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TWI871905B - 具有改善絕緣結構的記憶體元件的製備方法 - Google Patents

具有改善絕緣結構的記憶體元件的製備方法 Download PDF

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TWI871905B
TWI871905B TW113103363A TW113103363A TWI871905B TW I871905 B TWI871905 B TW I871905B TW 113103363 A TW113103363 A TW 113103363A TW 113103363 A TW113103363 A TW 113103363A TW I871905 B TWI871905 B TW I871905B
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黃仲麟
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南亞科技股份有限公司
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Abstract

本揭露提供一種記憶體元件的製備方法。該製備方法包括提供一基底，該基底具有一上表面；執行一第一蝕刻操作以形成一溝槽在該基底中；沉積一第一介電層在該溝槽中；形成一第一閘極電極在該溝槽中且橫向地被該第一介電層所圍繞；沉積一第二介電層在該第一閘極電極上的該溝槽中以及在該第一介電層的各側壁上；執行一第二蝕刻操作以移除該第一與第二介電層的各頂部；以及沉積一罩蓋層以填充該溝槽。

Description

具有改善絕緣結構的記憶體元件的製備方法
本申請案是2023年5月11日申請之第112117529號申請案的分割案，第112117529號申請案主張2022年12月19日申請之美國正式申請案第18/083,921號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種記憶體元件以及該記憶體元件的製備方法。特別是有關於該記憶體元件包括一改善絕緣結構，用以使多個記憶體元件相互電性絕緣。
隨著半導體產業在追求更高的元件效能以及更高的元件密度方面已經發展到先進的技術節點，其已經達到微影的先進精度。為了進一步縮減元件尺寸，必須按比例縮減元件的尺寸以及不同元件之間的距離。然而，隨著元件尺寸以及不同元件之間距離的縮減，尺寸與距離的精確控制出現了挑戰。
例如動態隨機存取記憶體(DRAM)或靜態隨機存取記憶體(SRAM)的一記憶體元件已被廣泛採用於現代半導體應用中。在開發具有更小元件尺寸以及更高功能的記憶體元件的問題中，在一記憶體元件中的一控制電晶體中的漏電流是一個具有挑戰性的問題。因此，有必要開發一種改善的記憶體元件的結構，以有效降低漏電流，使記憶體元件更加省電。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種記憶體元件的製備方法。該製備方法包括提供一基底，該基底具有一上表面；執行一第一蝕刻操作以形成一溝槽在該基底中；沉積一第一介電層在該溝槽中；形成一第一閘極電極在該溝槽中且橫向地被該第一介電層所圍繞；沉積一第二介電層在該第一閘極電極上的該溝槽中以及在該第一介電層的各側壁上；執行一第二蝕刻操作以移除該第一與第二介電層的各頂部；以及沉積一罩蓋層以填充該溝槽。
依據本揭露的一些實施例，該第二蝕刻操作包括一非等向性蝕刻操作。
依據本揭露的一些實施例該非等向性操作包括一乾蝕刻操作。
依據本揭露的一些實施例，該製備方法還包括沉積一第二閘極電極在該溝槽中且橫向地被該第二介電層所圍繞。
依據本揭露的一些實施例，該第一閘極電極與該第二閘極電極包含不同材料。
依據本揭露的一些實施例，該製備方法還包括移除該第二閘極電極的一厚度。
依據本揭露的一些實施例，該製備方法還包括沉積一第三介電層在該溝槽中以及在該第二閘極電極上。
依據本揭露的一些實施例，該第二蝕刻操作還移除該第三介電層覆蓋該第二閘極電極的一部分。
依據本揭露的一些實施例，該第二蝕刻操作形成一斜面在該第二與該第三介電層上，並造成該第三介電層的一頂部低於該第二介電層的一頂部。
依據本揭露的一些實施例，該第二蝕刻操作造成該斜 面以延伸到該第一介電層，並造成該第二介電層的該頂部低於該第一介電層的一頂部。
依據本揭露的一些實施例，該第二蝕刻操作造成該第一與該第二介電層的各頂部低於該基底的該上表面。
依據本揭露的一些實施例，該第一介電層與該第二介電層的沉積包括以沿著該溝槽的一側壁的一共形方式而沉積該第一與該第二介電層。
依據本揭露的一些實施例，該罩蓋層包括一中間部以及一下部，該中間部從在該第二蝕刻操作之後的該第一介電層的一頂部周圍的一第一位置到在該第二介電層正上方的一第二位置逐漸變細，該下部位在該中間部下方，其中該下部具有一大致均勻寬度。
依據本揭露的一些實施例，該製備方法還包括在該第一蝕刻操作之前形成源極/汲極區在該基底中。
依據本揭露的一些實施例，該第一與該第二介電層包含不同於該罩蓋層的一材料。
藉由該電性絕緣結構的該凹陷的上部，該電性絕緣結構可以更好地受到覆蓋的覆蓋層或介電層的保護。可以防止以其他方式形成在相鄰字元線之間的位元線縱樑(bit line stringer)的發生。結果，可以保持記憶體元件之間的電性絕緣，並且可以提高元件可靠度。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
儘管闡明本揭露的廣泛範圍的數值範圍與參數是近似值，但盡可能準確地報告具體實施例中闡述的數值。然而，任何數值都固有地包含某些誤差，這些誤差必然是由在相應測試測量中通常發現的偏差所引起的。此外，如本文所用，術語「大約」、「大致上」或「大致地」通常表示在衣給定值或範圍的10%、5%、1%或0.5%以內。或者，術語「大約」、「大致上」或「大致地」是指在所屬技術領域中具有通常知識者考慮時在平均值的可接受標準誤差內。除了在操作/工作例子中，或除非另有明確規定，所有數值範圍、數量、數值與百分比，例如材料數量、持續時間、溫度、操作條件、數量比率及其類似物在本文所揭露的應理解為在所有情況下均由術語「大約」、「大致上」或「大致地」修飾。因此，除非有相反說明，否則本揭露與所附申請專利範圍中所提出的數值參數是可以根據需要變化的近似值。至少，每個數值參數至少應根據報告的有效數字的數量並藉由應用普通的四捨五入技術來解釋。範圍在本文中可以表示為從一個端點到另一個端點或兩個端點之間。除非另有說明，否則本文揭露的所有範圍均包括端點。
整個本揭露所使用的術語「耦接」或「連接」是指兩個或多個對象之間的實體或電性連接。這些對像也可以被稱為經由資料或訊息的交換進行「耦接」或「連接」。這些「耦接」或「連接」的對像在某些情況下可能直接接觸，也可能經由其他中間對象間接接觸。
本揭露的實施例討論了由多個記憶體元件形成的一記憶體陣列以及形成一記憶體陣列的方法。在眾多類型的記憶體元件中，動態隨機存取記憶體(DRAM)以其低成本與良好的存取效率在現代電子元件的金字塔中得到了廣泛的認可與應用。根據本公開的一些實施例，採用雙功函數閘極電極架構，或者雙電極閘極架構來形成每個記憶體元件的字元線(或等效的閘極電極)，以提高記憶體元件的電性效能。然而，在具有雙功函數字元線的記憶體陣列的製造期間中，電性絕緣結構可能被清潔操作中使用的化學物質無意中損壞。結果，在電性絕緣結構的損壞部分中形成的導電縱梁可能導致不期望的短路。記憶體陣列的可靠度會相應地惡化。
為了解決上述問題，提出了一種修整電性絕緣結構的方法。經由對電性絕緣結構進行適當的修整或凹陷處理，然後形成一罩蓋層以覆蓋電性絕緣結構，修剪或凹陷的電性絕緣結構可以在後續操作中免受不必要的損壞。因此，雙功函數字元線方案可以有效且可靠地運行。
圖1A及圖1B分別是頂視示意圖以及剖視示意圖，例示本揭露一些實施例的記憶體陣列100。剖視圖是沿圖1A中的剖線AA所截取的。在一些實施例中，記憶體陣列100由多個DRAM單元形成。一DRAM單元，例如由圖1B中所示的記憶體元件110表示，通常包含經配置以儲存資料訊息的一記憶體元件(未單獨繪示)以及經配置以對記憶體元件執行存取操作的一控制單元， 例如一讀取操作以及一寫入操作。控制單元通常由一電晶體所實現，例如場效電晶體(FET)，例如金屬氧化物半導體(MOS)場效電晶體(MOSFET)。根據電晶體的不同架構，DRAM的控制單元可以包含一平面FET。然而，其他類型的FET，例如鰭型FET(FinFET)、環閘極(GAA)FET、奈米片FET、奈米線FET或類似物，也在本揭露的預期範圍內。
請參考圖1A及圖1B，記憶體陣列100包括多個控制單元，其中每個控制單元包括一主動區111，形成在一基底102中。從頂視圖來看，多個主動區111彼此平行配置。在一些實施例中，主動區111從頂視圖來看具有一卵形或橢圓形形狀。對每個控制單元而言，形成主動區111以包括形成的源極/汲極區。根據本揭露的一些實施例，記憶體陣列100還包括多個隔離區104，以界定並電性隔離主動區111。在一些實施例中，隔離區104包含一介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽或其他合適的介電材料。
根據本揭露的一些實施例，記憶體陣列100還包括多條字元線116，在基底102中延伸。字元線116可跨越主動區111，其中第一閘極電極122(字元線116的一部分)以及各字元線116兩側的源極/汲極區共同構成一電晶體或一控制單元。根據本揭露的一些實施例，記憶體陣列還包括多條位元線118，在基底102上延伸。位元線118電性耦接到相對應電晶體的源極/汲極區112的其中之一。類似地，記憶體陣列100可包括多條源極線(未在圖1A中單獨繪示，但在圖1B中繪示為元件編號119)，設置在基底102上以電性耦接到同一電晶體的另一源極/汲極區114。根據本揭露的一些實施例，從頂視圖來看，一角度形成在字元線116與主動區111之間，其中，該角度不是一直角，以增加字元線116、位元線118以及源極線119的走線效率。
根據本揭露的一些實施例，請參考圖1B，兩條字元線116被隔離區104所圍繞，並且也被稱為通過字元線116。通過字元線116經配置而成為非功能字元線116，並且藉由中間的隔離區104而與記憶體陣列100的其他特徵電性隔離。根據本揭露的一些實施例，未被隔離區104所包圍的其他三個例示的字元線116則形成在主動區111中並且緊鄰相對應的源極/汲極區112與114設置。因此，這些字元線116也稱為主動字元線116。主動字元線116經配置而成為功能字元線116並且用作各個記憶體元件110的電晶體的閘極電極。
根據本揭露的一些實施例，一第一介電層130以及一第二介電層140相繼形成在基底102上。在一些實施例中，第一介電層130與第二介電層140均包含一介電材料，例如氧化矽、氮化矽、氮氧化矽、碳化矽或類似物。在一些實施例中，第一介電層130與第二介電層140中的每一個包括一單層結構或一多層結構。根據本揭露的一些實施例，形成多個導電通孔132以穿過第一介電層130並且將源極/汲極區112電性耦接到相對應的位元線118。根據本揭露的一些實施例，形成多個導電通孔(未單獨繪示)以穿過第一介電層130與第二介電層140，並將源/汲區114電性耦接到相對應的源極線119。儘管未單獨繪示，但記憶體陣列100可以包括形成在第一介電層130或第二介電層140內的多個導電通孔，以將字元線116的閘極電極電性耦接到相對應的偏壓電壓源。
根據本揭露的一些實施例，位元線118、源極線119以及導電通孔132包含導電材料，例如鎢、鋁、鈦、鉭、金、銀、銅、其合金，或類似物。根據本揭露的一些實施例，使用微影以及沈積操作以形成位元線118、源極線119、導電通孔132與134。根據本揭露的一些實施例，沉積操作可以包括化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他合適的沉積方法。
根據本揭露的一些實施例，每條字元線116包括一第一閘極電極122、一第二閘極電極124、一罩蓋層126以及一電性絕緣結構128。在一些實施例中，電性絕緣結構128經配置以使第一閘極電極122與第二閘極電極124電性絕緣，並且使第一閘極電極122以及第二閘極電極124與記憶體陣列100的其他特徵電性絕緣。在一些實施例中，第一閘極電極122與第二閘極電極124包含不同的材料以提供不同的功函數，例如，第一閘極電極122包含一金屬閘極並且由一種或多種金屬材料所構成，同時第二閘極電極124包含摻雜多晶矽。具有不同功函數的閘極電極122與124在存取操作期間可能導致其周圍在字元線116附近的不同電場分佈，以及可以更好地控制洩漏電位，例如，稱為閘極誘發元件洩漏(GIDL)的效應，同時可以保持元件速度。在一些實施例中，字元線116中省略了第一閘極電極122以及第二閘極電極124的其中一個，因此在字元線116中僅使用一單功函數閘極電極。
圖2是放大示意圖，例示本揭露一些實施例如圖1A所示的記憶體陣列100的一部分A1。請參考圖2，部分A1顯示一記憶體元件110(不包括記憶體元件)，包括字元線(閘極電極)116以及源極/汲極區112、114。根據本揭露的一些實施例，電性絕緣結構128包含一第一絕緣層206、一第二絕緣層216以及一第三絕緣層226，其在本文中也稱為一第一介電層206、一第二介電層216以及一第三介電層226。根據本揭露的一些實施例，第一介電層206、第二介電層216以及第三介電層226中的至少一個或多個經配置而為記憶體元件110的電晶體的閘極介電層。在一些實施例中，第一介電層206、第二介電層216以及第三介電層226包含相同的介電材料，例如二氧化矽。在一些實施例中，第一介電層206、第二介電層216以及第三介電層226以一共形方式所形成。結果，一通道形成在沿著第一介電層206的下部在源極/汲極區112與源極/汲極區114之間的基底102中，其中藉由第一閘極電極208與第二閘極電極218所產生的電場而移動多個載子。在一些實施例中，記憶體元件110的通道周圍的總電場藉由具有不同功函數的第一閘極電極208與第二閘極電極218所共同形成。
根據本揭露的一些實施例，源極/汲極區112包含一第一摻雜區232以及一第二摻雜區234。在一些實施例中，第一摻雜區232或第二摻雜區234摻雜有不同於基底102的一摻雜物導電率，例如，基底102可以摻雜有P型摻雜物，例如硼、鎵或類似物，而第一摻雜區232或第二摻雜區234摻雜有N型摻雜物，例如磷、砷或類似物。在一些實施例中，第一摻雜區232具有一摻雜濃度，其小於第二摻雜區234的一摻雜濃度。舉例來說，第一摻雜區232具有一摻雜濃度，其在大約1E 12與大約1E 13atoms /cm 3之間的一範圍內，而第二摻雜區234具有一摻雜濃度，其在大約1E 14與大約1E 15atoms /cm 3之間的一範圍內。
根據本揭露的一些實施例，源極/汲極區114包含一第一摻雜區236以及一第二摻雜區238。在一些實施例中，第一摻雜區236或第二摻雜區238摻雜有不同於基底102的一摻雜物導電率，例如，基底102可以摻雜有P型摻雜物，例如硼、鎵或類似物，而第一摻雜區236或第二摻雜區238摻雜有N型摻雜物，例如磷、砷或類似物。在一些實施例中，第一摻雜區236具有一摻雜濃度，其小於第二摻雜區238的一摻雜濃度。舉例來說，第一摻雜區236具有一摻雜濃度，其在大約1E 12與大約1E 13atoms/cm 3之間的一範圍內，而第二摻雜區238具有一摻雜濃度，其在大約1E 14與大約1E 15atoms/cm 3之間的一範圍內。根據本揭露的一些實施例，源極/汲極區114具有一深度，其小於源極/汲極區112的一深度。
請參考圖1B及圖2，在兩條相鄰的通過字元線116之間的兩個相鄰的記憶體元件110包括兩條主動字元線116、一個源極/汲極區112以及兩個源極/汲極區114。兩個相鄰的記憶體元件110共享中心源極/汲極區112，可以進一步縮減元件尺寸。
根據本揭露的一些實施例，記憶體元件110包括一罩蓋層228，形成在第二閘極電極218上。根據本揭露的一些實施例，罩蓋層228是一介電層，其包含不同於第一介電層206、第二介電層216以及第三介電層226的介電材料。舉例來說，罩蓋層228包含氮化矽。在一些實施例中，罩蓋層228包括一上部228A、一中間部228B以及一下部228C。根據本揭露的一些實施例，上部228A從剖視圖來看具有一大致相等的寬度W1。根據本揭露的一些實施例，下部228C從剖視圖來看具有一大致相等的寬度W2。根據本揭露的一些實施例，從剖視來圖看，中間部228B從在第一介電層206的一頂部周圍的一第一位置228UA到在第二閘極電極218正上方的一第二位置228UB逐漸變細。
根據本揭露的一些實施例，第一介電層206排列在源極/汲極區112或114的一側壁處並且橫向地圍繞第一閘極電極208。根據本揭露的一些實施例，第一介電層206的一內側壁206S實體接觸或齊平於第一閘極電極208的一側壁208S。
根據本揭露的一些實施例，第二介電層216包括一外側壁216Q，沿第一介電層206的內側壁206S排列，並且橫向地圍繞第二閘極電極218。此外，第二介電層216具有一下部，在第二閘極電極218下方延伸。根據本揭露的一些實施例，第二介電層216的內側壁216S實體接觸或齊平於第二閘極電極218的側壁218S。
根據本揭露的一些實施例，第三介電層226具有一外側壁226Q，沿第二介電層216的內側壁216S排列，並且橫向圍繞罩蓋層228的一下部228C。根據本揭露的一些實施例，第三介電層226的外側壁226Q實體接觸或齊平罩蓋層228的下部228C的側壁。
根據本揭露的一些實施例，罩蓋層228實體接觸第二閘極電極218。根據本揭露的一些實施例，第三介電層226位在第二閘極電極218的一上表面上。
根據本公開的一些實施例，電性絕緣結構128的第一介電層206、第二介電層216以及第三介電層226至少部分地沿著源極/汲極區112或114的各側壁以一共形方式排列。根據本揭露的一些實施例，電性絕緣結構128具有一上部128U，從基底102的上表面102U凹陷。換言之，第一介電層206、第二介電層216以及第三介電層226的各頂部206T、216T及226T分別從基底102的上表面102U凹陷。根據本揭露的一些實施例，第三介電層226的頂部226T低於第二介電層216的頂部216T，而第二介電層216的頂部216T低於第一介電層206的頂部206T。在一些實施例中，電性絕緣結構128的上表面具有一斜面128P，從基底102的上表面102U附近的位置延伸到第二閘極電極218。根據本揭露的一些實施例，斜面128P呈一大致直線形狀。根據本揭露的一些實施例，斜面128P呈一大致彎曲的形狀。
圖3A到圖3N是剖視示意圖，例示本揭露一些實施例如圖2所示的記憶體陣列100的製備方法的各中間階段。應當理解，對於製備方法的其他實施例，可以在圖3A到圖3N所示的步驟之前、期間以及之後提供其他步驟，並且可以替換或去除下面描述的一些步驟。步驟的順序可以互換。
請參考圖3A，提供或接收一基底202。基底202可類似於圖1B中所示的基底102。根據本揭露的一些實施例，基底202包括一半導體材料，例如塊體矽。根據本揭露的一些實施例，基底202包括其他半導體材料，例如矽鍺、碳化矽、砷化鎵或類似物。根據本揭露的一些實施例，基底202是一p型半導體基底(受體型)或一n型半導體基底(施體型)。或者，基底202包括其他元素半導體，例如鍺；化合物半導體，包括砷化鎵、磷化鎵、磷化銦、砷化銦或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP；或其組合。根據本揭露的又一實施例，基底202包括用於形成絕緣體上半導體(SOI)基底的多個部分。在其他替代方案中，基底202可以包括一摻雜磊晶層、一梯度半導體層及/或覆蓋不同類型的另一半導體層的一半導體層，例如在矽鍺層上的一矽層。根據本揭露的一些實施例，基底202是包括一混合基底，該混合基底包括多個第一部分以及多個第二部分，該等第一部分包含一塊體矽基底，該等第二部分包含一SOI基底。
根據本揭露的一些實施例，一隔離區104(圖3A中未單獨繪示)形成在基底202中。隔離區104可用於界定字元線116的溝槽104T以及記憶體元件110的主動區111，包括源極/汲極區112與114。根據本揭露的一些實施例，隔離區104包含一介電材料，例如氮化矽、氧化矽、氮氧化矽或其他合適的介電材料。
在用於形成隔離區104的例示製程中，執行一蝕刻操作以蝕刻在基底202上的多個溝槽。蝕刻操作可以是一非等向性蝕刻，並且可以包括一乾蝕刻、一濕蝕刻、一RIE或類似製程。隨後，一介電材料沉積在該等溝槽中直到該等溝槽被填充為止。根據本揭露的一些實施例，一平坦化操作，例如機械研磨或化學機械研磨(CMP)被用於移除隔離區104的多餘材料並且使隔離區104的上表面與基底202的上表面202U齊平。
請參考圖3A，一遮罩層204形成在基底202上。根據本揭露的一些實施例，遮罩層204是一介電層並且類似於介電層130或140或兩者，如圖2所示。根據本揭露的一些實施例，遮罩層204包含氮化矽、氧化矽、氮氧化矽、碳化矽或其他合適的介電材料。根據本揭露的一些實施例，遮罩層204使用CVD、PVD、ALD、旋塗或類似製程而沉積在基底202上。根據本揭露的一些實施例，圖案化遮罩層204以包括一開口，以暴露用於隨後形成的字元線116的一區域。使用微影與蝕刻操作而圖案化遮罩層204。根據本揭露的一些實施例，蝕刻操作包括一乾蝕刻、一濕蝕刻、RIE或類似製程。根據本揭露的一些實施例，蝕刻操作包括一非等向性蝕刻操作。
一溝槽104T形成在基底202中。根據本揭露的一些實施例，以遮罩層204作為蝕刻遮罩而在基底202上執行一蝕刻操作。請參考圖1A，由於溝槽104T對應於字元線116，因此從頂視圖來看，溝槽104T包括一線形，延伸跨越多個相鄰的主動區111。根據本揭露的一些實施例，蝕刻操作包括一乾蝕刻、一濕蝕刻、一RIE或類似製程。根據本揭露的一些實施例，蝕刻操作包括一非等向性蝕刻操作。
請參考圖3B，摻雜區112與114形成在溝槽104T的兩側上的基底202中。根據本揭露的一些實施例，摻雜區112與114包括不同於基底202的摻雜物類型，例如N型。根據本揭露的一些實施例，摻雜區112與114作為相對應記憶體元件110的電晶體(控制單元)的源極/汲極區。根據本揭露的一些實施例，使用一個或多個離子植入操作而形成摻雜區112與114。
根據用於摻雜區112與114的一例示形成製程，一遮罩層(未單獨繪示)沉積在基底202上。遮罩層可以包含一光阻層或一介電層，例如一硬遮罩層。使用微影與蝕刻操作來圖案化遮罩層。根據本揭露的一些實施例，蝕刻操作包括一乾蝕刻、一濕蝕刻、其組合，例如反應性離子蝕刻(RIE)或類似製程。圖案化遮罩層界定摻雜區112與114的位置以及面積。執行一離子植入操作而將摻雜物以一預定摻雜濃度在一預定深度引入基底202中。根據本揭露的一些實施例，在離子植入操作之後執行一退火操作以活化植入的摻雜物，以將摻雜物擴散到預定的摻雜區輪廓中，並移除或修復基底202中的一些植入所引起的晶格損傷。根據本揭露的一些實施例，在完成離子植入操作之後，藉由剝離或刻蝕而移除遮罩層。
根據本揭露的一些實施例，摻雜區112或114的一輕度摻雜汲極(LDD)區232或236分別形成在基底202的一預定深度中。舉例來說，LDD區232與236具有一摻雜濃度，其在大約1E 12與大約1E 13atoms/cm 3之間的一範圍內。根據本揭露的一些實施例，LDD區232具有一底部，其比LDD區236的一底部更深。根據本揭露的一些實施例，經由控制離子植入操作的功率與劑量，LDD區232與236的上限可以低於上表面202U。
請參考圖3C，重度摻雜區234與238隨後形成在基底202的上表面202U周圍的基底202中。根據本揭露的一些實施例，重度摻雜區234或238具有一摻雜濃度，其在大約1E 14到大約1E 15atoms/cm 3的一範圍內。根據本揭露的一些實施例，重度摻雜區234與238作為後續所形成的導電通孔的接觸點，設置來降低源極/汲極區112、114的接觸電阻。
根據本揭露的一些實施例，溝槽104T具有一深度，其大於源極/汲極區112或114的深度，以防止短通道效應。根據本揭露的一些實施例，溝槽104T暴露源極/汲極區112或114的側壁，例如摻雜區232、234、236與238的側壁。
請參考圖1A及圖3C，根據本揭露的一些實施例，當離子植入操作完成時，可以摻雜源極/汲極區112與114以使彼此更靠近。根據本揭露的一些實施例，如圖1A所示，源極/汲極區112與114共同形成主動區111，從頂視圖來看呈卵形或橢圓形，其由隔離區104所界定。根據本揭露的一些實施例，當離子植入操作完成時，源極/汲極區112與114彼此接觸，並且將被後續所形成的字元線116所分開。
請參考圖3D，電性絕緣結構128的一第一介電層206形成在溝槽104T中並且沉積在溝槽104T的各側壁上。根據本揭露的一些實施例，第一介電層206以具有一大致均勻厚度的一共形方式而沉積在溝槽104T的各側壁上。根據本揭露的一些實施例，第一介電層206包括氧化矽並且使用CVD、PVD、ALD、熱氧化或類似製程所形成。根據本揭露的一些實施例，第一介電層206的一部分形成在遮罩層204的上表面上。根據本揭露的一些實施例，執行蝕刻操作以從遮罩層204上方的一位置移除第一介電層206的該部分。根據本揭露的一些實施例，保留第一介電層206在遮罩層204的側壁上的一部分。根據本揭露的一些實施例，第一介電層206加襯到摻雜區232、234、236與238的側壁。
請參考圖3E，第一閘極電極208沉積在溝槽104T中以及在溝槽104T位在第一介電層206上方的底部上。根據本揭露的一些實施例，第一閘極電極208填充溝槽104T的底部。第一閘極電極208可以被鄰近第一介電層206的第一介電層206的下部橫向圍繞或從其兩側圍繞。根據本揭露的一些實施例，第一閘極電極208包括鎢或氮化鈦。或者，第一閘極電極208包括多個金屬層的其中一個，例如銅、銅合金、錫、鎳、鎳合金、鋁、金、銀、鈦、氮化鈦、鉭、氮化鉭或類似物。根據本揭露的一些實施例，第一閘極電極包括功函數調整金屬，例如TiAl、TiAlN、TiAlC、TaC、TaCN、TaSiN、TaAlC、Mn、Zr、其組合或類似物。
請參考圖3F，將第一閘極電極208凹陷到一預定厚度。第一閘極電極208的凹陷可以包括一蝕刻操作，例如一乾蝕刻、一濕蝕刻、一RIE或類似製程。在凹陷之後，第一閘極電極208包括一大致平坦的上表面。根據本揭露的一些實施例，從製備方法中省略了將第一閘極電極208凹陷的步驟。
圖3G表示在溝槽104T中電性絕緣結構128的第二介電層216的形成。根據本揭露的一些實施例，第二介電層216包括類似於第一介電層206的一材料，例如氧化矽。根據本揭露的一些實施例，第二介電層216以具有一大致均勻厚度的一共形方式而沉積在第一介電層206的側壁上。第二介電層216可以被第一介電層206的中間部橫向圍繞或者從其兩側圍繞。根據本揭露的一些實施例，第二介電層216覆蓋第一閘極電極208的上表面。根據本揭露的一些實施例，使用CVD、PVD、ALD或類似製程而形成第二介電層216。根據本揭露的一些實施例，第二介電層216的一部分形成在遮罩層204的上表面之上。根據本揭露的一些實施例，執行蝕刻操作以從遮罩層204上方的一位置而移除第二介電層216的該部分。根據本揭露的一些實施例，保留第二介電層216在遮罩層204的上表面上方的該部分。
請參考圖3H，第二閘極電極218沉積在溝槽104T中以及在第二介電層216上方。根據本揭露的一些實施例，第二閘極電極218具有不同於第一閘極電極208的功函數，以在字元線116與記憶體元件110的通道周圍產生不同的電場。因此，第二閘極電極218包含不同於第一閘極電極208的一材料。根據本揭露的一些實施例，第二閘極電極218包含摻雜多晶矽。第二閘極電極218可以使用CVD、PVD、ALD或其他合適的沉積方法進行沉積。根據本揭露的一些實施例，第二閘極電極218的底部與各側壁被第二介電層216覆蓋並注滿。第二閘極電極218可以被鄰近第一介電層206的第二介電層216的下部橫向圍繞或從其兩側圍繞。
請參考圖3I，將第二閘極電極218凹陷到一預定厚度。第二閘極電極218的凹陷可以包括一蝕刻操作，例如一乾蝕刻、一濕蝕刻、一RIE或類似製程。在凹陷之後，第二閘極電極218包括一大致平坦的上表面。根據本揭露的一些實施例，從製備方法中省略了將第二閘極電極218凹陷的步驟。
圖3J表示在溝槽104T中的電性絕緣結構128的第三介電層226的形成。根據本揭露的一些實施例，第三介電層226包括類似於第一介電層206或第二介電層216的一材料，例如氧化矽。根據本揭露的一些實施例，第三介電層226以具有一大致均勻厚度的一共形方式沉積在第二介電層216的側壁上。第三介電層226可以被第二介電層216的上部橫向圍繞或者從其兩側圍繞。根據本揭露的一些實施例，第三介電層226覆蓋第二閘極電極218的上表面。根據本揭露的一些實施例，使用CVD、PVD、ALD或類似製程而形成第三介電層226。根據本揭露的一些實施例，執行蝕刻操作以從遮罩層204上方的一位置而移除第三介電層226的該部分。根據本揭露的一些實施例，保留第三介電層226在遮罩層204的上表面上的該部分。
請參考圖3K，執行一蝕刻操作230以使電性絕緣結構128的上部128U凹陷。根據本揭露的一些實施例，蝕刻操作230是非等向姓蝕刻操作以移除電性絕緣結構128的水平部分。非等向性蝕刻可以包括一乾蝕刻。在蝕刻操作230之後，移除在遮罩層204上的電性絕緣結構128的水平部分(例如，圖3J中所示的第一、第二與第三介電層206、216、226的部分128X的水平部分)和覆蓋第二閘極電極218的上表面的水平部分 (例如，圖3J所示的第三介電層226的部分128Y)。此外，也移除電性絕緣結構128在遮罩層204的側壁上的垂直部分128X(例如，圖3J中所示的部分128X的垂直部分)。結果，經由蝕刻操作230，電性絕緣結構128的上部128U低於基底202的上表面202U。換言之，第一介電層206、第二介電層216以及第三介電層226的頂部206T、216T與226T分別從基底202的上表面202U凹陷。
根據本揭露的一些實施例，第三介電層226具有一頂部226T，其低於第二介電層216的頂部216T，而第二介電層216具有一頂部216T，其低於第一介電層206的頂部206T。在一些實施例中，電性絕緣結構128的上表面具有一斜面128P，其從基底202的上表面202U周圍的一位置延伸到第二閘極電極218正上方的一位置。根據本揭露的一些實施例，斜面128P呈一大致直線形狀。根據本揭露的一些實施例，斜坡128P呈一大致彎曲的形狀。
圖3L表示在溝槽104T中形成罩蓋層228。根據本揭露的一些實施例，罩蓋層228包括不同於第一介電層206、第二介電層216或第三介電層226的一介電材料，例如氮化矽。根據本揭露的一些實施例，罩蓋層228包括類似於遮罩層204的一介電材料。根據本揭露的一些實施例，罩蓋層接觸遮罩層204的側壁。根據本揭露的一些實施例，罩蓋層228接觸第二閘極電極218的上表面。根據本揭露的一些實施例，罩蓋層228使用CVD、PVD、ALD或類似製程所形成。根據本揭露的一些實施例，執行一平坦化操作以移除遮罩層204上方的罩蓋層228的多餘材料並且使上表面228U齊平於遮罩層204的上表面。
在一些實施例中，罩蓋層228包括一上部228A、一中間部228B以及一下部228C。根據本揭露的一些實施例，上部228A從剖視圖來看具有一大致均勻的寬度W1。根據本揭露的一些實施例，下部228C從剖視圖來看具有一大致均勻的寬度W2。根據本揭露的一些實施例，從剖視圖來看，中間部228B從第一介電層206的頂部周圍的一第一位置228UA到第二閘極電極218正上方的一第二位置228UB逐漸變細。根據本揭露的一些實施例，中間部228B分別至少部分地覆蓋第一介電層206、第二介電層216與第三介電層226的頂部206T、216T與226T。根據本揭露的一些實施例，罩蓋層228垂直地覆蓋整個電性絕緣結構128。
請參考圖3M，在記憶體元件110上執行一清潔操作240。可以使用包括稀釋的氫氟酸(DHF)的一蝕刻劑來執行清潔操作240。根據本揭露的一些實施例，清潔操作240可以幫助移除在之前的操作例如一微影操作中未清除的顆粒或碎屑。根據本揭露的一些實施例，相對於罩蓋層228或遮罩層204，清潔操作240中使用的蝕刻劑或化學物質對電性絕緣結構128的第一介電層206、第二介電層216或第三介電層226具有選擇性。由於電性絕緣結構128完全被罩蓋層228所覆蓋，清潔操作240的化學幾乎不消耗罩蓋層228或遮罩層204。因此，電性絕緣結構128被罩蓋層228保護免受清潔操作240的蝕刻劑的影響。因此，經由清潔操作240可以提高記憶體元件110的元件可靠度。
請參考圖3N，導電通孔132沉積在遮罩層204中以電性耦接到摻雜區234。在一些實施例中，經由遮罩層204而蝕刻一開口以暴露摻雜區234的一上表面。一導電材料沉積在開口中以形成導電通孔。導電材料可以包括一摻雜矽或一金屬材料。
導電線242沉積在遮罩層204與罩蓋層228上，以電性耦接到導電通孔132。導電線242可以包含一導電材料，例如銅、鋁、鎢、鈦、氮化鈦、鉭、氮化鉭或類似物。可以使用CVD、PVD、ALD、電鍍或其他合適的沉積操作來形成導電線242。
圖4A到圖4C分別是剖視示意圖與頂視示意圖，例示本揭露一些比較的實施例的記憶體元件110的製備方法的各中間階段。製備方法在許多方面類似於用於形成記憶體元件110的製備方法，並且為了簡潔起見，在此省略這些類似的描述。用於形成記憶體元件110的製備方法與用於形成所提出的記憶體元件110的製備方法的不同，主要在於從製備方法中省略了參考圖3K所描述的凹陷操作。請參考圖4A，在參考圖3J沉積第三介電層226之後，製備方法繼續進行參考圖3L執行罩蓋層228的一沉積操作的步驟。類似於參考圖3M所執行的清潔操作240的一清潔操作。由於電性絕緣結構128在罩蓋層228的沉積之前沒有凹陷到基底的上表面202U之下，所以清潔操作的蝕刻劑對電性絕緣結構128的例如氧化矽的介電材料具有選擇性。結果，電性絕緣結構128的一個或多個凹陷128R形成在其表面上。根據一些實施例，從頂視圖來看，凹陷128R具有沿著字線116的兩側的一細長形狀(請參考圖4C)。
請參考圖4B及圖4C，導電線242沉積在遮罩層204、電性絕緣結構128與罩蓋層228上。導電線242的材料、配置以及形成方法與參考圖3N所描述的導電線的形成類似。經由導電線242的形成，凹陷128R也填充有導電線242的導電材料。
請參考圖3C及圖4C，由於從頂視圖來看形成字元線116(與對應的溝槽104T)以延伸跨過相鄰的主動區111，所以電性絕緣結構128也延伸跨過相鄰的主動區111。此外，與電性絕緣結構128垂直排列的凹陷128R也延伸跨過相鄰的主動區111。結果，隨後形成的導電線242產生電性連接相鄰主動區111的不期望的位元線縱樑242P。這將導致相鄰的記憶體元件110之間發生短路，並降低記憶體元件110的可靠度。
相反，如參考圖2及圖3K所示，所提出的凹陷電性絕緣結構128在形成罩蓋層228之前凹陷。因此，罩蓋層228將防止後續清潔操作240的清潔化學物質對電性絕緣結構128的潛在蝕刻。電性絕緣結構128在清潔操作240期間不會損壞。可以保持元件效能與可靠度。
圖5A及圖5B是流程示意圖，例示本揭露一些實施例記憶體元件的製備方法500。應當理解，對於製備方法500的額外實施例，可以在圖5A及圖5B所示的步驟之前、期間以及之後提供額外步驟，並且可以替換或去除下面描述的一些步驟。步驟的順序可以互換。
在步驟S502中，提供一基底，該基底包括一上表面。在步驟S504中，源極/汲極區形成在該基底中。在步驟S506，一溝槽蝕刻在該基底中。
在步驟S508中，一第一介電層沉積在該溝槽中。在步驟S510，一第一閘極電極沉積在該溝槽中，該第一閘極電極被第一介電層橫向圍繞，或者從該第一介電層的兩側圍繞。在步驟S512，移除該第一閘極電極的一厚度。在一些實施例中，步驟S512從製備方法500中被省略。
在步驟S514，一第二介電層沉積在該第一閘極電極上的該溝槽中以及在該第一介電層的各側壁上。
在步驟S516中，一第二閘極電極沉積在該溝槽中並且被該第一與該第二介電層橫向圍繞，或者被該第一與該第二介電層的兩側圍繞。在步驟S518中，移除該第二閘極電極的一厚度。在一些實施例中，從製備方法500中省略了步驟S518。
在步驟S520中，一第三介電層沉積在該第二閘極電極上的該溝槽中以及在該第二介電層的各側壁上。在步驟S522中，執行一蝕刻操作以移除該第一、該第二與該第三介電層的各頂部。
在步驟S524中，沉積一罩蓋層以填充該溝槽。在步驟S526中，在該記憶體元件上執行一清潔操作。在步驟S528中，一導電線沉積在該罩蓋層上。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
100:記憶體陣列 102:基底 102U:上表面 104:隔離區 104T:溝槽 110:記憶體元件 111:主動區 112:源極/汲極區 114:源極/汲極區 116:字元線 118:位元線 119:源極線 122:第一閘極電極 124:第二閘極電極 126:罩蓋層 128:電性絕緣結構 128P:斜面 128R:凹陷 128U:上部 128X:部分 128Y:部分 130:第一介電層 132:導電通孔 134:導電通孔 140:第二介電層 202:基底 202U:上表面 204:遮罩層 206:第一絕緣層/第一介電層 206S 內側壁 206T:頂部 208:第一閘極電極 208S:側壁 216:第二絕緣層/第二介電層 216Q:外側壁 216T:頂部 216S:內側壁 218:第二閘極電極 218S:側壁 226:第三絕緣層/第三介電層 226T:頂部 226Q:外側壁 228:罩蓋層 228A:上部 228B:中間部 228C:下部 228U:上表面 228UA:第一位置 228UB:第二位置 230:蝕刻操作 232:第一摻雜區 234:第二摻雜區 236:第一摻雜區 238:第二摻雜區 240:清潔操作 242:導電線 242P:位元線縱樑 500:製備方法 A1:部分 S502:步驟 S504:步驟 S506:步驟 S508:步驟 S510:步驟 S512:步驟 S514:步驟 S516:步驟 S518:步驟 S520:步驟 S522:步驟 S524:步驟 S526:步驟 S528:步驟 W1:寬度 W2:寬度
藉由參考詳細描述以及申請專利範圍而可以獲得對本揭露更完整的理解。本揭露還應理解為與圖式的元件編號相關聯，而圖式的元件編號在整個描述中代表類似的元件。 圖1A及圖1B分別是頂視示意圖以及剖視示意圖，例示本揭露一些實施例的記憶體陣列。 圖2是放大示意圖，例示本揭露一些實施例如圖1A所示的記憶體陣列的一部分。 圖3A到圖3N是剖視示意圖，例示本揭露一些實施例如圖2所示的記憶體元件的製備方法的各中間階段。 圖4A及圖4B是剖視示意圖，例示本揭露一些比較的實施例的記憶體元件的製備方法的各中間階段。 圖4C是頂視示意圖，例示本揭露一些比較的實施例記憶體元件的製備方法的中間階段。 圖5A及圖5B是流程示意圖，例示本揭露一些實施例記憶體元件的製備方法。
100:記憶體陣列
102:基底
104:隔離區
110:記憶體元件
112:源極/汲極區
114:源極/汲極區
116:字元線
118:位元線
119:源極線
122:第一閘極電極
124:第二閘極電極
126:罩蓋層
128:電性絕緣結構
130:第一介電層
132:導電通孔
140:第二介電層
A1:部分

Claims (15)

  1. 一種記憶體元件的製備方法，包括：提供一基底，該基底具有一上表面；執行一第一蝕刻操作以形成一溝槽在該基底中；沉積一第一介電層在該溝槽中；形成一第一閘極電極在該溝槽中且橫向地被該第一介電層所圍繞，其中該第一閘極電極藉由該第一介電層與該基板隔開；沉積一第二介電層在該第一閘極電極上的該溝槽中以及在該第一介電層的各側壁上；執行一第二蝕刻操作以移除該第一與第二介電層的各頂部，使得經該第二蝕刻的該第一介電層的一最頂端高於經該第二蝕刻的該第二介電層的一最頂端；以及沉積一罩蓋層以填充該溝槽，並覆蓋經該第二蝕刻的該第一介電層的該最頂端與經該第二蝕刻的該第二介電層的該最頂端。
  2. 如請求項1所述之的製備方法，其中第二蝕刻操作包括一非等向性蝕刻操作。
  3. 如請求項2所述之的製備方法，其中該非等向性操作包括一乾蝕刻操作。
  4. 如請求項1所述之的製備方法，還包括： 沉積一第二閘極電極在該溝槽中且橫向地被該第二介電層所圍繞。
  5. 如請求項4所述之的製備方法，該第一閘極電極與該第二閘極電極包含不同材料。
  6. 如請求項4所述之的製備方法，還包括：移除該第二閘極電極的一厚度。
  7. 如請求項4所述之的製備方法，還包括：沉積一第三介電層在該溝槽中以及在該第二閘極電極上。
  8. 如請求項7所述之的製備方法，其中該第二蝕刻操作還移除該第三介電層覆蓋該第二閘極電極的一部分。
  9. 如請求項7所述之的製備方法，其中該第二蝕刻操作形成一斜面在該第二與該第三介電層上，並造成該第三介電層的一頂部低於該第二介電層的一頂部。
  10. 如請求項9所述之的製備方法，其中該第二蝕刻操作造成該斜面以延伸到該第一介電層，並造成該第二介電層的該頂部低於該第一介電層的一頂部。
  11. 如請求項1所述之的製備方法，其中該第二蝕刻操作造成該第一與該第二介電層的各頂部低於該基底的該上表面。
  12. 如請求項1所述之的製備方法，其中該第一介電層與該第二介電層的沉積包括：以沿著該溝槽的一側壁的一共形方式而沉積該第一與該第二介電層。
  13. 如請求項1所述之的製備方法，其中該罩蓋層包括：一中間部，從在該第二蝕刻操作之後的該第一介電層的一頂部周圍的一第一位置到在該第二介電層正上方的一第二位置逐漸變細；以及一下部，位在該中間部下方，其中該下部具有一大致均勻寬度。
  14. 如請求項1所述之的製備方法，還包括：在該第一蝕刻操作之前形成源極/汲極區在該基底中。
  15. 如請求項1所述之的製備方法，其中該第一與該第二介電層包含不同於該罩蓋層的一材料。
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