[go: up one dir, main page]

TWI871749B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI871749B
TWI871749B TW112133558A TW112133558A TWI871749B TW I871749 B TWI871749 B TW I871749B TW 112133558 A TW112133558 A TW 112133558A TW 112133558 A TW112133558 A TW 112133558A TW I871749 B TWI871749 B TW I871749B
Authority
TW
Taiwan
Prior art keywords
information storage
layer
electrode
storage layer
sub
Prior art date
Application number
TW112133558A
Other languages
English (en)
Other versions
TW202429996A (zh
Inventor
朴正敏
林漢鎭
丁炯碩
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202429996A publication Critical patent/TW202429996A/zh
Application granted granted Critical
Publication of TWI871749B publication Critical patent/TWI871749B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/50—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures

Landscapes

  • Semiconductor Memories (AREA)
  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)

Abstract

一種半導體裝置包括多個記憶體胞元，所述多個記憶體胞元各自包括胞元電晶體及連接至胞元電晶體的憶容器，且憶容器包括：資訊儲存層，包含鐵電材料；第一電極及第二電極，連接至資訊儲存層的兩端；固定層，堆疊於資訊儲存層上且包含順電材料或反鐵電材料；以及第三電極，連接至固定層而不接觸資訊儲存層。

Description

半導體裝置
[相關申請案的交叉參考]
本申請案基於且主張優先於2022年9月19日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0118161號，所述韓國專利申請案的揭露內容全文併入本案供參考。
實施例是有關於一種半導體裝置，且更具體而言，是有關於一種具有多個記憶體胞元的半導體裝置。
本文中所使用的用語「憶容器（memcitor）」一般而言是指包括電容器的記憶體裝置，所述憶容器是揮發性的，且包括記憶體功能以使得可藉由以非揮發性方式施加電場來改變極化或電荷。
隨著電子行業的快速發展且根據使用者的需求，電子裝置正變得更加小型化及多功能，且容量變得更大。用於電子裝置的半導體裝置需要高度積體化的及大容量的記憶體胞元。
實施例是有關於一種包括多個記憶體胞元的半導體裝置，所述多個記憶體胞元各自包括胞元電晶體及連接至胞元電晶體的憶容器。憶容器包括：資訊儲存層，包含鐵電材料（ferroelectric material）；第一電極及第二電極，連接至資訊儲存層的兩端；固定層，堆疊於資訊儲存層上且包含順電材料（paraelectric material）或反鐵電材料（antiferroelectric material）；以及第三電極，連接至固定層而不接觸資訊儲存層。
根據實施例，提供一種半導體裝置，所述半導體裝置包括：基板；多條字元線，在第一方向上在基板上延伸且在垂直於第一方向的第二方向上彼此隔開；多條位元線，在第二方向上在基板上延伸且在第一方向上彼此隔開；以及多個記憶體胞元，佈置於字元線與位元線之間，且記憶體胞元中的每一者包括胞元電晶體及連接至胞元電晶體的憶容器。憶容器包括：資訊儲存層，包含鐵電材料；第一電極及第二電極，連接至資訊儲存層的兩端；固定層，不接觸第一電極及第二電極，堆疊於資訊儲存層上，且包含順電材料或反鐵電材料；以及第三電極，連接至固定層而不接觸資訊儲存層。所述多個記憶體胞元中的每一者的胞元電晶體的閘極、源極及汲極連接至所述多條字元線中的一者、所述多條位元線中的一者及憶容器的第二電極。
根據另一實施例，提供一種半導體裝置，所述半導體裝置包括：基板；多條字元線，在第一方向上在基板上延伸且在垂直於第一方向的第二方向上彼此隔開；多條位元線，在第二方向上在基板上延伸且在第一方向上彼此隔開；以及多個記憶體胞元，佈置於字元線與位元線之間且各自包括胞元電晶體及連接至胞元電晶體的憶容器。憶容器包括：資訊儲存層，包含具有斜方晶相（orthorhombic phase）的鐵電材料；第一電極及第二電極，連接至資訊儲存層的兩端；固定層，不接觸第一電極及第二電極，堆疊於資訊儲存層上，且包含具有斜方晶相的順電材料或反鐵電材料；以及第三電極，連接至固定層而不接觸資訊儲存層。所述多個記憶體胞元中的每一者的胞元電晶體的閘極、源極及汲極連接至所述多條字元線中的一者、所述多條位元線中的一者及憶容器的第二電極。
圖1是根據實施例的半導體裝置1000的等效電路圖。
參照圖1，半導體裝置1000可包括多條字元線WL及多條位元線BL，所述多條字元線WL在第一方向D1上延伸且在垂直於第一方向D1的第二方向D2上彼此隔開，所述多條位元線BL在第二方向D2上延伸且在第一方向D1上彼此隔開。在一些實施例中，第一方向D1及第二方向D2可為彼此正交的水平方向。然而，實施例並非僅限於此。舉例而言，第一方向D1及第二方向D2中的一者可為垂直方向，而另一者可為水平方向。
可在所述多條字元線WL與所述多條位元線BL之間佈置多個記憶體胞元MC。舉例而言，所述多個記憶體胞元MC中的每一者可佈置於所述多條字元線WL中的一條字元線WL與所述多條位元線BL中的一條位元線BL的相交部分處。所述多個記憶體胞元MC中的每一者可包括胞元電晶體CT及憶容器MCT。胞元電晶體CT可選擇記憶體胞元MC，且可在憶容器MCT中儲存資訊。胞元電晶體CT可串聯連接至憶容器MCT。憶容器MCT可包括第一電極EL1、第二電極EL2及第三電極EL3。將參照圖2A詳細闡述憶容器MCT的配置。在一些實施例中，胞元電晶體CT的閘極可連接至字元線WL，胞元電晶體CT的源極可連接至位元線BL，且胞元電晶體CT的汲極可連接至憶容器MCT的第二電極EL2。
圖2A及圖2B是闡述根據實施例的半導體裝置的記憶體胞元中所包括的憶容器MCT的配置及操作原理的視圖。
參照圖2A，憶容器MCT包括資訊儲存層FEL、堆疊於資訊儲存層FEL上的固定層FXL、連接至資訊儲存層FEL的兩端的第一電極EL1及第二電極EL2、以及連接至固定層FXL的第三電極EL3。憶容器MCT可被稱為資訊儲存元件。
資訊儲存層FEL可包含介電材料。固定層FXL可包含介電材料。第三電極EL3可連接至固定層FXL的不接觸資訊儲存層FEL的部分。第一電極EL1及第二電極EL2可不接觸固定層FXL，且第三電極EL3可不接觸資訊儲存層FEL。固定層FXL可夾置於資訊儲存層FEL與第三電極EL3之間。舉例而言，第一電極EL1可佈置於資訊儲存層FEL的頂表面上，第二電極EL2可佈置於資訊儲存層FEL的底表面上，且固定層FXL可佈置於資訊儲存層FEL的一側上。第三電極EL3可佈置於固定層FXL的與上面佈置有資訊儲存層FEL的側相對的側上。舉例而言，資訊儲存層FEL與第三電極EL3可分別佈置於固定層FXL的相對的側上。
資訊儲存層FEL可包含具有鐵電性的材料（即，鐵電材料）。固定層FXL可包含具有順電性的材料或具有反鐵電性的材料（例如，順電材料或反鐵電材料）。舉例而言，資訊儲存層FEL及固定層FXL中的每一者可包含氧化鉿、氧化鋯、摻雜釔的氧化鋯、摻雜釔的氧化鉿、摻雜鎂的氧化鋯、摻雜鎂的氧化鉿、摻雜矽的氧化鉿、摻雜矽的氧化鋯及摻雜鋇的氧化鈦中的一者。在一些實施例中，資訊儲存層FEL可包含氧化鉿（HfO 2），且固定層FXL可包含氧化鋯（ZrO 2）。
第一電極EL1、第二電極EL2及第三電極EL3中的每一者可包含金屬材料。舉例而言，第一電極EL1、第二電極EL2及第三電極EL3中的每一者可包含金屬、金屬氮化物、導電金屬氧化物、金屬碳化物及金屬矽化物中的至少一者。在一些實施例中，第一電極EL1、第二電極EL2及第三電極EL3中的每一者可包含鎢（W）、鋁（Al）、銅（Cu）、鈦（Ti）、鉭（Ta）、氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、碳氮化鎢或其組合。
在一些實施例中，資訊儲存層FEL可包含具有斜方晶相的鐵電材料。在一些實施例中，固定層FXL可包含具有四方相（tetragonal phase）的順電材料或反鐵電材料。
舉例而言，資訊儲存層FEL中所包含的鐵電材料可具有各種晶相。資訊儲存層FEL可包含具有斜方晶相主導厚度（orthorhombic phase dominant thickness）的鐵電材料。在一些實施例中，資訊儲存層FEL可具有堆疊式結構，堆疊式結構包括依序佈置於第一電極EL1與第二電極EL2之間的多個層（例如，多個子資訊儲存層）。在一些實施例中，形成資訊儲存層FEL的所述多個層中的每一者可包含鐵電材料。舉例而言，資訊儲存層FEL中所包括的所述多個鐵電層中的每一者可具有斜方晶相主導厚度。在其他實施例中，形成資訊儲存層FEL的所述多個層中的至少一者可包含鐵電材料，且至少一個其他層可包含順電材料或反鐵電材料。
舉例而言，固定層FXL中所包含的順電材料或反鐵電材料可具有各種晶相。固定層FXL可包含具有四方相主導厚度的順電材料或反鐵電材料。
第一電極EL1、第二電極EL2以及位於第一電極EL1與第二電極EL2之間的資訊儲存層FEL可形成電容器。第一電極EL1及第二電極EL2可為電容器的上部電極及下部電極。形成電容器的第一電極EL1、第二電極EL2及資訊儲存層FEL、以及固定層FXL及第三電極EL3可形成憶容器MCT。
可藉由將非揮發性記憶體功能與電容器（揮發性的）進行組合以藉由施加電場改變極化或電荷來獲得憶容器或憶容裝置（memcitance device）。憶容器（憶容裝置）將電容器（揮發性的）與藉由以例如非揮發性方式施加電場來改變憶容器（憶容裝置）的極化或電荷的記憶體功能進行組合。
一起參照圖2A及圖2B，當對資訊儲存層FEL及固定層FXL中的每一者施加電場E時，可在資訊儲存層FEL及固定層FXL中的每一者中出現極化P。在一些實施例中，在資訊儲存層FEL中出現的極化的方向可不同於在固定層FXL中出現的極化的方向。僅當對資訊儲存層FEL施加大的電場E時，才可在資訊儲存層FEL中出現足夠大的極化P。即使對固定層FXL施加小的電場E，亦可在固定層FXL中出現較在資訊儲存層FEL中出現的極化大的極化P。
當對憶容器MCT中所包括的資訊儲存層FEL及堆疊於資訊儲存層FEL上的固定層FXL中的每一者施加電場E時，由於在固定層FXL中出現極化P，因此即使對資訊儲存層FEL施加小的電場E，亦可在資訊儲存層FEL中出現極化P。亦即，相較於包括資訊儲存層FEL的電容器而言，即使施加小的電場E，亦可在包括資訊儲存層FEL及堆疊於資訊儲存層FEL上的固定層FXL的憶容器MCT中出現更大的極化P。
另外，在資訊儲存層FEL中出現的極化P的量值可根據施加至憶容器MCT中的固定層FXL的電場E的強度而變化。亦即，為在資訊儲存層FEL中產生極化P而施加至資訊儲存層FEL的電場E的強度可根據施加至憶容器MCT中的固定層FXL的電場E的強度而變化。
圖3A至圖3D是闡述根據實施例的半導體裝置的記憶體胞元中所包括的憶容器的操作的視圖。
參照圖3A至圖3D，當對第三電極EL3（即，連接至固定層FXL的第三電極EL3）施加第一升壓電壓（boosting voltage）Va且Va=0時，在固定層FXL中可不出現極化。在此種情形中，由於施加於第一電極EL1與第二電極EL2之間的第一電壓V1所引起的電場，可在資訊儲存層FEL中出現第一固定極化P1。第一電壓V1可具有大的值。亦即，當對第三電極EL3施加第一升壓電壓Va且Va=0時，亦即，當未對第三電極EL3施加電場時，當對資訊儲存層FEL施加大的電場時，可在資訊儲存層FEL中出現大的第一固定極化P1。
當對連接至固定層FXL的第三電極EL3施加小的第二升壓電壓Vb且Vb＞Va時，可在固定層FXL中出現小的極化。在此種情形中，由於施加於第一電極EL1與第二電極EL2之間的第二電壓V2所引起的電場，可在資訊儲存層FEL中出現第二固定極化P2。第二電壓V2可具有較第一電壓V1的值小的值。亦即，當對第三電極EL3施加第二升壓電壓Vb且Vb＞Va時，例如，當對第三電極EL3施加小的電場時，即使對資訊儲存層FEL施加小於第一電壓V1的第二電壓V2，亦可在資訊儲存層FEL中出現小於第一固定極化P1的第二固定極化P2。
相較於當對連接至固定層FXL的第三電極EL3施加第二升壓電壓Vb時在固定層FXL中出現的極化而言，當對第三電極EL3施加第三升壓電壓Vc且Vc＞Vb時，可在固定層FXL中出現更大的極化。在此種情形中，由於施加於第一電極EL1與第二電極EL2之間的第三電壓V3產生的電場，可在資訊儲存層FEL中出現第三固定極化P3。第三電壓V3可具有較第二電壓V2的值小的值。亦即，當對第三電極EL3施加第三升壓電壓Vc且Vc＞Vb時，即使對資訊儲存層FEL施加小於第二電壓V2的第三電壓V3，亦可在資訊儲存層FEL中出現小於第二固定極化P2的第三固定極化P3。
相較於當對連接至固定層FXL的第三電極EL3施加第三升壓電壓Vc時在固定層FXL中出現的極化而言，當對第三電極EL3施加第四升壓電壓Vd且Vd＞Vc時，可在固定層FXL中出現更大的極化。在此種情形中，由於施加於第一電極EL1與第二電極EL2之間的第四電壓V4產生的電場，可在資訊儲存層FEL中出現第四固定極化P4。第四電壓V4可具有較第三電壓V3的值小的值。亦即，當對第三電極EL3施加第四升壓電壓Vd且Vd＞Vc時，即使對資訊儲存層FEL施加小於第三電壓V3的第四電壓V4，亦可在資訊儲存層FEL中出現小於第三固定極化P3的第四固定極化P4。
在資訊儲存層FEL中出現的用語「第一固定極化P1」、「第二固定極化P2」、「第三固定極化P3」及「第四固定極化P4」可指當未對資訊儲存層FEL施加電壓時在資訊儲存層FEL中出現的極化。當對資訊儲存層FEL施加第一電壓V1、第二電壓V2、第三電壓V3及第四電壓V4時，電場會施加至資訊儲存層FEL。然後，在施加第一電壓V1、第二電壓V2、第三電壓V3及第四電壓V4之後，可移除電場而不對資訊儲存層FEL施加電場。在本說明書中，用語「固定極化」是指即使不施加電場亦得以維持的極化，且當施加電場時會出現極化。固定極化可為鐵電材料的自發極化（spontaneous polarization）。
第一電壓V1、第二電壓V2、第三電壓V3及第四電壓V4可等於或大於臨限電壓，其中由於當對固定層FXL施加第一升壓電壓Va、第二升壓電壓Vb、第三升壓電壓Vc及第四升壓電壓Vd時施加至資訊儲存層FEL的電壓產生的電場，即使當移除施加至資訊儲存層FEL的電場時，亦可出現零電場極化（即，第一固定極化P1、第二固定極化P2、第三固定極化P3及第四極化P4）。
施加至固定層FXL的電壓越大，可在資訊儲存層FEL中產生固定極化的電壓越小。施加至固定層FXL的電壓越大，在資訊儲存層FEL中出現的固定極化越小。施加至固定層FXL的電壓越小，可在資訊儲存層FEL中產生固定極化的電壓越大。施加至固定層FXL的電壓越小，在資訊儲存層FEL中出現的固定極化越大。亦即，可在資訊儲存層FEL中產生固定極化的電壓的量值及在資訊儲存層FEL中出現的固定極化的量值可與施加至固定層FXL的電壓的量值成反比。
當對固定層FXL施加大的電壓時，由於可在資訊儲存層FEL中產生固定極化的電壓的量值可能減小，因此包括各自包含憶容器MCT的多個記憶體胞元的半導體裝置的操作功率可能會減小。
圖4A及圖4B是闡述根據實施例的半導體裝置的記憶體胞元中所包括的憶容器的操作的曲線圖。
一起參照圖3A、圖3B、圖3C、圖3D、圖4A及圖4B，當對資訊儲存層FEL施加第一電壓V1且對固定層FXL施加第一升壓電壓Va時，可在資訊儲存層FEL中出現第一固定極化P1。當對資訊儲存層FEL施加第二電壓V2且對固定層FXL施加第二升壓電壓Vb時，可在資訊儲存層FEL中出現第二固定極化P2。當對資訊儲存層FEL施加第三電壓V3且對固定層FXL施加第三升壓電壓Vc時，可在資訊儲存層FEL中出現第三固定極化P3。當對資訊儲存層FEL施加第四電壓V4且對固定層FXL施加第四升壓電壓Vd時，可在資訊儲存層FEL中出現第四固定極化P4。亦即，由於可在資訊儲存層FEL中出現的固定極化的量值根據施加至固定層FXL的電壓及施加至資訊儲存層FEL的電壓而變化，因此多階位元（multi-level bit）可儲存於包括資訊儲存層FEL及固定層FXL的憶容器MCT中。
因此，包括各自包含憶容器MCT的多個記憶體胞元的半導體裝置可儲存大量的資訊。
圖5A至圖5C是闡述根據實施例的半導體裝置的記憶體胞元中所包括的憶容器MCTa、MCTb及MCTc的配置的視圖。
參照圖5A，憶容器MCTa可包括資訊儲存層FELa、堆疊於資訊儲存層FELa上的固定層FXL、連接至資訊儲存層FELa的兩端的第一電極EL1及第二電極EL2、以及連接至固定層FXL的第三電極EL3。
資訊儲存層FELa可具有包括第一子資訊儲存層FEL1及第二子資訊儲存層FEL2的堆疊式結構。舉例而言，憶容器MCTa可包括位於第二電極EL2上的第一子資訊儲存層FEL1、位於第一子資訊儲存層FEL1上的第二子資訊儲存層FEL2、位於第二子資訊儲存層FEL2上的第一電極EL1、堆疊於第一子資訊儲存層FEL1及第二子資訊儲存層FEL2上的固定層FXL、以及連接至固定層FXL的第三電極EL3。在圖5A中示出固定層FXL接觸第一子資訊儲存層FEL1及第二子資訊儲存層FEL2二者。然而，實施例並非僅限於此。固定層FXL可接觸其中第一子資訊儲存層FEL1與第二子資訊儲存層FEL2形成堆疊式結構的資訊儲存層FELa，且可不接觸第一電極EL1及第二電極EL2。舉例而言，固定層FXL可接觸第一子資訊儲存層FEL1且可不接觸第二子資訊儲存層FEL2。舉例而言，固定層FXL可不接觸第一子資訊儲存層FEL1，而是可接觸第二子資訊儲存層FEL2。在一些實施例中，固定層FXL可接觸第一子資訊儲存層FEL1及第二子資訊儲存層FEL2二者。
在一些實施例中，第一子資訊儲存層FEL1及第二子資訊儲存層FEL2中的每一者可包含鐵電材料。在其他實施例中，第一子資訊儲存層FEL1及第二子資訊儲存層FEL2中的一者（FEL1或FEL2）可包含鐵電材料，且子資訊儲存層中的另一者（FEL1或FEL2）可包含順電材料或反鐵電材料。
資訊儲存層FELa可在第一電極EL1與第二電極EL2之間的方向上具有第一厚度TFE。固定層FXL可具有第二厚度TFX且可堆疊於資訊儲存層FELa上。亦即，固定層FXL的第二厚度TFX可為固定層FXL在與資訊儲存層FELa的接觸固定層FXL的表面垂直的方向上的厚度。第一子資訊儲存層FEL1及第二子資訊儲存層FEL2可在第一電極EL1與第二電極EL2之間的方向上分別具有第一子厚度T1及第二子厚度T2。第一厚度TFE可為約10埃（Å）至約100埃，且第二厚度TFX可為約5埃至約50埃。第一子厚度T1及第二子厚度T2中的每一者可為約5埃至約50埃。
在第一子資訊儲存層FEL1及第二子資訊儲存層FEL2中出現的固定極化的方向可不同於在固定層FXL中出現的極化的方向。在第一子資訊儲存層FEL1及第二子資訊儲存層FEL2中可出現不同方向的固定極化。舉例而言，當對固定層FXL施加電壓以使得在固定層FXL中出現向上的極化時，在第一子資訊儲存層FEL1及第二子資訊儲存層FEL2中可在彼此不同的對角線方向上出現向下的固定極化。舉例而言，當對固定層FXL施加電壓以使得在固定層FXL中在12點鐘的方向上出現極化時，在第一子資訊儲存層FEL1中可在約3:30（或4:30）至約5:30的方向上出現固定極化，且在第二子資訊儲存層FEL2中可在約7:30至約8:30的方向上出現固定極化。在同一平面上，例如，在由第一子資訊儲存層FEL1及第二子資訊儲存層FEL2堆疊的方向以及資訊儲存層FELa及固定層FXL堆疊的方向形成的平面上，在固定層FXL中可順時針或逆時針地出現極化，在第一子資訊儲存層FEL1中可順時針或逆時針地出現固定極化，且在第二子資訊儲存層FEL2中可順時針或逆時針地出現固定極化。
因此，當在固定層FXL中出現極化時，儘管對資訊儲存層FELa施加低的電壓以使得產生小的電場，但亦可在短時間內在第一子資訊儲存層FEL1及第二子資訊儲存層FEL2中出現固定極化。
參照圖5B，憶容器MCTb可包括資訊儲存層FELb、堆疊於資訊儲存層FELb上的固定層FXL、連接至資訊儲存層FELb的兩端的第一電極EL1及第二電極EL2、以及連接至固定層FXL的第三電極EL3。
資訊儲存層FELb可具有包括第一子資訊儲存層FEL1、第二子資訊儲存層FEL2及第三子資訊儲存層FEL3的堆疊式結構。舉例而言，憶容器MCTb可包括位於第二電極EL2上的第一子資訊儲存層FEL1、位於第一子資訊儲存層FEL1上的第二子資訊儲存層FEL2、位於第二子資訊儲存層FEL2上的第三子資訊儲存層FEL3、位於第三子資訊儲存層FEL3上的第一電極EL1、堆疊於第一子資訊儲存層FEL1、第二子資訊儲存層FEL2及第三子資訊儲存層FEL3上的固定層FXL、以及連接至固定層FXL的第三電極EL3。
在一些實施例中，第一子資訊儲存層FEL1、第二子資訊儲存層FEL2及第三子資訊儲存層FEL3中的每一者可包含鐵電材料。在其他實施例中，第一子資訊儲存層FEL1、第二子資訊儲存層FEL2及第三子資訊儲存層FEL3中的至少一者可包含鐵電材料，且至少一個其他子資訊儲存層可包含順電材料或反鐵電材料。
在第一子資訊儲存層FEL1、第二子資訊儲存層FEL2及第三子資訊儲存層FEL3中可出現不同方向的固定極化。在同一平面上，例如，在由第一子資訊儲存層FEL1、第二子資訊儲存層FEL2及第三子資訊儲存層FEL3堆疊的方向以及資訊儲存層FELb及固定層FXL堆疊的方向形成的平面上，在固定層FXL中可順時針或逆時針地出現極化，在第一子資訊儲存層FEL1中可順時針或逆時針地出現固定極化。在第二子資訊儲存層FEL2中可順時針或逆時針地出現固定極化，且在第三子資訊儲存層FEL3中可順時針或逆時針地出現固定極化。
因此，當在固定層FXL中出現極化時，儘管對資訊儲存層FELb施加低的電壓以使得產生小的電場，但亦可在短時間內在第一子資訊儲存層FEL1、第二子資訊儲存層FEL2及第三子資訊儲存層FEL3中出現固定極化。
參照圖5C，憶容器MCTc可包括資訊儲存層FELc、堆疊於資訊儲存層FELc上的固定層FXL、連接至資訊儲存層FELc的兩端的第一電極EL1及第二電極EL2、以及連接至固定層FXL的第三電極EL3。
資訊儲存層FELc可具有包括第一子資訊儲存層至第n子資訊儲存層FEL1、FEL2、…、FELn-1及FELn的堆疊式結構。舉例而言，憶容器MCTc中所包括的資訊儲存層FELc可具有其中第一子資訊儲存層至第n子資訊儲存層FEL1、FEL2、…、FELn-1及FELn依序佈置於第二電極EL2與第一電極EL1之間的堆疊式結構。
在一些實施例中，第一子資訊儲存層至第n子資訊儲存層FEL1、FEL2、…、FELn-1及FELn中的每一者可包含鐵電材料。在其他實施例中，第一子資訊儲存層至第n子資訊儲存層FEL1、FEL2、…、FELn-1及FELn中的至少一者可包含鐵電材料，且至少一個其他子資訊儲存層可包含順電材料或反鐵電材料。
在資訊儲存層FELc中所包括的第一子資訊儲存層至第n子資訊儲存層FEL1、FEL2、…、FELn-1及FELn中可出現與可在固定層FXL中出現極化的方向不同的方向的固定極化。在一些實施例中，在資訊儲存層FELc中所包括的第一子資訊儲存層至第n子資訊儲存層FEL1、FEL2、…、FELn-1及FELn中可出現相同方向（例如，與可在固定層FXL中出現極化的方向相反的方向）的固定極化。在其他實施例中，在資訊儲存層FELc中所包括的第一子資訊儲存層至第n子資訊儲存層FEL1、FEL2、…、FELn-1及FELn中出現的固定極化中的至少一些固定極化可面對與在同一平面上（例如，在由第一子資訊儲存層至第n子資訊儲存層FEL1、FEL2、…、FELn-1及FELn堆疊的方向以及資訊儲存層FELc及固定層FXL堆疊的方向形成的平面上）的子資訊儲存層中的其他子資訊儲存層中出現的固定極化所面對的方向不同的方向，在固定層FXL中可出現順時針方向或逆時針方向的極化且在第一子資訊儲存層至第n子資訊儲存層FEL1、FEL2、…、FELn-1及FELn中可出現順時針方向或逆時針方向的固定極化。
圖6是闡述根據實施例的半導體裝置1的主要組件的示意性平面佈局。
參照圖6，半導體裝置1可包括形成於記憶體胞元區CR中的多個主動區ACT。在一些實施例中，主動區ACT可佈置於記憶體胞元區CR中，以在相對於彼此正交的第一水平方向（X方向）與第二水平方向（Y方向）的對角線方向上具有長軸。主動區ACT可構成圖7A所示的多個主動區118。
多條字元線WL可在整個主動區ACT上在第一水平方向（X方向）上彼此平行地延伸。多個閘極介電層Gox可夾置於主動區ACT與字元線WL之間。在一些實施例中，閘極介電層Gox可沿第一水平方向（X方向）彼此平行地延伸以覆蓋字元線WL的側及底部。
所述多條位元線BL可沿與第一水平方向（X方向）相交的第二水平方向（Y方向）在彼此平行的所述多條字元線WL上延伸。多個搭接接墊LP中的每一者可自所述多條位元線BL中的每兩條鄰近的位元線之間延伸至所述多條位元線BL中的每兩條鄰近的位元線中的一者的上部部分。在一些實施例中，搭接接墊LP可在第一水平方向（X方向）及第二水平方向（Y方向）上佈置成一排。
可在所述多個搭接接墊LP上形成多個儲存節點SN。儲存節點SN可形成於位元線BL上。儲存節點SN可為多個電容器的下部電極（即，多個憶容器的第二電極）。儲存節點SN可分別經由搭接接墊LP連接至主動區ACT。
圖7A及圖7B是示出根據實施例的半導體裝置1的剖視圖。具體而言，圖7A及圖7B是沿圖6所示線A-A'及B-B'截取的剖視圖。
一起參照圖7A及圖7B，半導體裝置1可包括由多個裝置隔離層116界定的多個主動區118、具有與所述多個主動區118交叉的多個字元線溝渠120T的基板110、佈置於所述多個字元線溝渠120T中的多條字元線120、多個位元線結構140及多個憶容器190。
基板110可包含例如矽（Si）、結晶Si、複晶Si或非晶Si。在其他實施例中，基板110可包含例如鍺（Ge）等半導體元素、或者選自矽鍺（SiGe）、碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）及磷化銦（InP）的至少一種化合物半導體。在一些實施例中，基板110可具有絕緣體上矽（silicon on insulator，SOI）結構。舉例而言，基板110可包括掩埋氧化物（buried oxide，BOX）層。基板110可包括導電區，例如摻雜雜質的阱或摻雜雜質的結構。
主動區118可為基板110的由裝置隔離溝渠116T限制的部分。在平面圖中，主動區118可為具有短軸及長軸的長島的形式。在一些實施例中，主動區118可被佈置成在相對於第一水平方向（X方向）及第二水平方向（Y方向）的對角線方向上具有長軸。主動區118可沿長軸方向延伸成具有實質上相同的長度且可以恆定的節距重複地佈置。主動區118可構成圖6所示的所述多個主動區ACT。
裝置隔離層116可填充裝置隔離溝渠116T。主動區118可由所述多個裝置隔離層116界定於基板110中。
在一些實施例中，裝置隔離層116中的每一者可包括三層，包括第一裝置隔離層、第二裝置隔離層及第三裝置隔離層。然而，實施例並非僅限於此。作為實例，第一裝置隔離層可共形地覆蓋裝置隔離溝渠116T中的每一者的內表面及底表面。舉例而言，第二裝置隔離層可共形地覆蓋第一裝置隔離層。舉例而言，第三裝置隔離層可覆蓋第二裝置隔離層且可填充裝置隔離溝渠116T中的每一者。在一些實施例中，所述多個裝置隔離層116中的每一者可包括包含一種類型的絕緣層的單層、包含兩種類型的絕緣層的雙層或者包含至少四種類型的絕緣層的組合的多層。
可在所述多個裝置隔離層116及所述多個主動區118上佈置多個胞元接墊圖案XL。在一些實施例中，一對胞元接墊圖案XL可彼此隔開地佈置於一個主動區118上。舉例而言，彼此隔開的所述一對胞元接墊圖案XL可在長軸方向上佈置於主動區118的兩個側上。導電層可覆蓋裝置隔離層116及主動區118。胞元接墊圖案XL可包含Si、Ge、W、WN、鈷（Co）、鎳（Ni）、Al、鉬（Mo）、釕（Ru）、Ti、TiN、Ta、TaN、Cu或其組合。舉例而言，胞元接墊圖案XL可包含複晶矽。
字元線溝渠120T可形成於包括由所述多個裝置隔離層116界定的所述多個主動區118的基板110中以及所述多個胞元接墊圖案XL中。字元線溝渠120T可為在第一水平方向（X方向）上彼此平行地延伸的線的形式，與主動區118交叉，且沿第二水平方向（Y方向）以實質上相等的間隔進行佈置。在一些實施例中，可在所述多個字元線溝渠120T中的每一者的底表面上形成階梯。
可在字元線溝渠120T中依序形成多個閘極介電層122、多條字元線120及多個掩埋絕緣層124。字元線120可構成圖6所示的所述多條字元線WL。字元線120可為在第一水平方向（X方向）上彼此平行地延伸的線的形式，與主動區118交叉，且沿第二水平方向（Y方向）以實質上相等的間隔進行佈置。所述多條字元線120中的每一者的頂表面可處於較基板110的頂表面低的垂直水準處。所述多條字元線120中的每一者的底表面可為凹凸形狀的，且可在所述多個主動區118中的每一者中形成鞍鰭場效電晶體（fin field effect transistor，FET）。
在本說明書中，水準或垂直水準意指與基板110的主表面或頂表面垂直的方向（Z方向）上的高度。亦即，位於相同的水準或恆定的水準處意指在垂直方向（Z方向）上距基板110的主表面或頂表面的高度相同或恆定，而位於低/高的垂直水準處意指在垂直方向（Z方向）上距基板110的主表面的高度為低/高。
字元線120可填充字元線溝渠120T的下部部分。字元線120中的每一者可具有下部字元線層120a及上部字元線層120b的堆疊式結構。舉例而言，下部字元線層120a中的每一者可共形地覆蓋字元線溝渠120T中的每一者的下部部分的內壁及底表面，且閘極介電層122中的每一者位於下部字元線層120a中的每一者與字元線溝渠120T中的每一者之間。舉例而言，所述多個上部字元線層120b中的每一者可覆蓋所述多個下部字元線層120a中的每一者，且可使用位於上部字元線層120b中的每一者與字元線溝渠120T中的每一者之間的所述多個閘極介電層122中的每一者填充所述多個字元線溝渠120T中的每一者的下部部分。在一些實施例中，下部字元線層120a可包含金屬材料或導電金屬氮化物，例如Ti、TiN、Ta或TaN。在一些實施例中，所述多個上部字元線層120b可包含例如經摻雜的複晶矽、例如W等金屬材料、例如WN、TiSiN或WSiN等導電金屬氮化物或其組合。
可在基板110的位於字元線120中的每一者的兩個側上的主動區118中的每一者中佈置藉由將雜質離子植入至所述多個主動區118中的每一者中而形成的源極區及汲極區。
所述多個閘極介電層122中的每一者可覆蓋所述多個字元線溝渠120T中的每一者的內壁及底表面。所述多個閘極介電層122可構成圖6所示的所述多個閘極介電層Gox。在一些實施例中，所述多個閘極介電層122中的每一者可自所述多條字元線120中的每一者與所述多個字元線溝渠120T中的每一者之間延伸至掩埋絕緣層124與所述多個字元線溝渠120T中的每一者之間。所述多個閘極介電層122可包含選自氧化矽、氮化矽、氮氧化矽、氧化物/氮化物/氧化物（oxide/nitride/oxide，ONO）及介電常數高於氧化矽的介電常數的高介電常數（high-k）介電材料的至少一者。舉例而言，所述多個閘極介電層122中的每一者可具有約10至約25的介電常數。在一些實施例中，所述多個閘極介電層122可包含選自氧化鉿（HfO）、矽酸鉿（HfSiO）、氮氧化鉿（HfON）、氮氧化鉿矽（HfSiON）、氧化鑭（LaO）、氧化鑭鋁（LaAlO）、氧化鋯（ZrO）、矽酸鋯（ZrSiO）、氮氧化鋯（ZrON）、氮氧化鋯矽（ZrSiON）、氧化鉭（TaO）、氧化鈦（TiO）、氧化鋇鍶鈦（BaSrTiO）、氧化鋇鈦（BaTiO）、氧化鍶鈦（SrTiO）、氧化釔（YO）、氧化鋁（AlO）及氧化鉛鈧鉭（PbScTaO）的至少一者。舉例而言，所述多個閘極介電層122可包含HfO 2、Al 2O 3、HfAlO 3、Ta 2O 3或TiO 2。
所述多個掩埋絕緣層124可覆蓋所述多條字元線120，且可填充所述多個字元線溝渠120T的上部部分。因此，所述多個掩埋絕緣層124可在第一水平方向（X方向）上彼此平行地延伸。在一些實施例中，所述多個掩埋絕緣層124中的每一者的頂表面可位於與所述多個胞元接墊圖案XL中的每一者的頂表面的垂直水準實質上相同的垂直水準處。所述多個掩埋絕緣層124中的每一者可包括選自氧化矽、氮化矽、氮氧化矽及其組合的至少一種材料層。舉例而言，所述多個掩埋絕緣層124可包含氮化矽。
所述多個胞元接墊圖案XL可在第一水平方向（X方向）及第二水平方向（Y方向）上以矩陣形式進行佈置。所述多個胞元接墊圖案XL可藉由在第一水平方向（X方向）上延伸的所述多個掩埋絕緣層124及對在第二水平方向（Y方向）上延伸的多個隔離溝渠XO的至少部分進行填充的多個隔離絕緣圖案DSP而彼此隔離開及絕緣。所述多個隔離溝渠XO可在第二水平方向（Y方向）上在所述多個胞元接墊圖案XL之間延伸。
可在所述多個胞元接墊圖案XL及所述多個掩埋絕緣層124上佈置多個絕緣層圖案。在一些實施例中，所述多個絕緣層圖案中的每一者可具有包括第一絕緣層圖案112及第二絕緣層圖案114的堆疊式結構。在一些實施例中，第二絕緣層圖案114可厚於第一絕緣層圖案112。舉例而言，第一絕緣層圖案112可具有約50埃至約90埃的厚度，並且第二絕緣層圖案114可厚於第一絕緣層圖案112，且可具有約60埃至約100埃的厚度。
在所述多個隔離溝渠XO中的每一者中，在平面圖中具有在第二水平方向（Y方向）上延伸的線形狀的線溝渠XOL與在平面圖中具有圓形形狀的孔溝渠XOH可彼此連接，且可在第二水平方向（Y方向）上彼此交替。所述多個裝置隔離層116、所述多個主動區118及所述多個掩埋絕緣層124可暴露於所述多個隔離溝渠XO的底表面。
所述多個主動區118中的每一者相較於所述多個裝置隔離層116中的每一者及所述多個掩埋絕緣層124中的每一者可更多地暴露於所述多個孔溝渠XOH中的每一者的底表面。所述多個胞元接墊圖案XL中的每一者、所述多個第一絕緣層圖案112中的每一者以及所述多個第二絕緣層圖案114中的每一者可暴露於所述多個隔離溝渠XO中的每一者的側壁。在第一水平方向（X方向）上，孔溝渠XOH的寬度可大於線溝渠XOL的寬度。在一些實施例中，孔溝渠XOH的底表面可位於較線溝渠XOL的底表面的垂直水準低的垂直水準處。亦即，在所述多個隔離溝渠XO中的每一者中，孔溝渠XOH的深度可大於線溝渠XOL的深度。
所述多個隔離絕緣圖案DSP中的每一者可包括對線溝渠XOL進行填充的隔離絕緣線DSL及覆蓋孔溝渠XOH的側壁的隔離絕緣間隔件DSS。在所述多個隔離絕緣圖案DSP中的每一者中，在平面圖中具有在第二水平方向（Y方向）上延伸的線形狀的隔離絕緣線DSL與在平面圖中具有在第二水平方向（Y方向）上延伸的環形狀的隔離絕緣間隔件DSS可彼此連接且可在第二水平方向（Y方向）上彼此交替。在第一水平方向（X方向）上，所述多個隔離絕緣間隔件DSS中的每一者的外邊緣的寬度可大於所述多條隔離絕緣線DSL中的每一者的寬度。所述多條隔離絕緣線DSL中的每一者可連接至所述多個隔離絕緣間隔件DSS中的每一者且與所述多個隔離絕緣間隔件DSS中的每一者進行積體化。在一些實施例中，隔離絕緣圖案DSP的頂表面可位於與第二絕緣層圖案114的頂表面的垂直水準相同的垂直水準處且可與第二絕緣層圖案114的頂表面共面。
所述多條隔離絕緣線DSL中的每一者可夾置於所述多個胞元接墊圖案XL之中的在第一水平方向（X方向）上鄰近的每兩個胞元接墊圖案之間，且可將每兩個鄰近的胞元接墊圖案彼此隔離開及絕緣。隔離絕緣間隔件DSS可覆蓋暴露於所述多個隔離溝渠XO中的每一者的側壁的所述多個胞元接墊圖案XL中的每一者、所述多個第一絕緣層圖案112中的每一者以及所述多個第二絕緣層圖案114中的每一者。隔離絕緣間隔件DSS可環繞直接接觸導電圖案134的位於孔溝渠XOH中的下部部分，以將直接接觸導電圖案134與相鄰的胞元接墊圖案XL隔離開及絕緣。在孔溝渠XOH的側壁上，隔離絕緣間隔件DSS可在第一水平方向（X方向）上具有等於或大於線溝渠XOL的寬度的1/2且小於孔溝渠XOH的寬度的1/2的厚度。
在一些實施例中，可藉由極紫外（extreme ultraviolet，EUV）微影製程形成所述多個隔離絕緣圖案DSP。舉例而言，可藉由使用由EUV微影製程形成的遮罩圖案作為蝕刻遮罩的蝕刻製程來形成所述多個隔離溝渠XO，且可形成所述多個隔離絕緣圖案DSP以填充所述多個隔離溝渠XO的至少部分。所述多個隔離絕緣圖案DSP中的每一者中所包括的所述多條隔離絕緣線DSL中的每一者及所述多個隔離絕緣間隔件DSS中的每一者可藉由單次EUV微影製程形成，而非利用微影製程形成。
在平面圖中，胞元接墊圖案XL在第二水平方向（Y方向）上的兩個側可為線性的，以接觸掩埋絕緣層124並在第一水平方向（X方向）上延伸。在平面圖中，所述多個胞元接墊圖案XL中的每一者的兩個側中的一者可在第一水平方向（X方向）上接觸所述多條隔離絕緣線DSL中的每一者且可在第二水平方向（Y方向）上延伸，而另一側可為弧形狀的以接觸所述多個隔離絕緣間隔件DSS中的每一者且凹進所述多個胞元接墊圖案XL中的每一者中。
多個直接接觸導電圖案134中的每一者可填充孔溝渠XOH的使主動區118中的源極區藉由第二絕緣層圖案114及第一絕緣層圖案112而被暴露出的部分。在一些實施例中，孔溝渠XOH可延伸至主動區118（即，源極區）中。所述多個直接接觸導電圖案134可包含例如經摻雜的複晶矽。在一些實施例中，所述多個直接接觸導電圖案134中的每一者可包括磊晶矽層。所述多個直接接觸導電圖案134可構成圖6所示的多個直接接觸件DC。
所述多個位元線結構140可佈置於第二絕緣層圖案114上。所述多個位元線結構140中的每一者可包括位元線147及覆蓋位元線147的絕緣頂蓋線148。所述多個位元線結構140可在與基板110的主表面平行的第二水平方向（Y方向）上彼此平行地延伸。所述多條位元線147可構成圖6所示的所述多條位元線BL。所述多條位元線147可分別經由所述多個直接接觸導電圖案134電性連接至所述多個主動區118。在一些實施例中，位元線結構140可更包括位於第二絕緣層圖案114與位元線147之間的導電半導體圖案132。導電半導體圖案132可包含例如經摻雜的複晶矽。
所述多個隔離絕緣圖案DSP可沿所述多條位元線147及包括所述多條位元線147的所述多個位元線結構140的底部在第二水平方向（Y方向）上延伸。所述多個隔離絕緣圖案DSP及所述多條位元線147或者所述多個隔離絕緣圖案DSP及所述多個位元線結構140的至少部分可在垂直方向（Z方向）上交疊。
所述多個胞元接墊圖案XL可佈置於所述多個主動區118上，且所述多個位元線結構140中的每一者包括位於每兩個鄰近的胞元接墊圖案之間的所述多條位元線147。所述多個胞元接墊圖案XL可佈置於所述多個主動區118上，且所述多條字元線120中的每一者位於每兩個鄰近的胞元接墊圖案之間。亦即，所述多個胞元接墊圖案XL可以矩陣形式進行佈置，且所述多條字元線120中的每一者在第一水平方向（X方向）上在所述多個主動區118上位於每兩個鄰近的胞元接墊圖案之間，且所述多個位元線結構140中的每一者在第二水平方向（Y方向）上在所述多個主動區118上位於每兩個鄰近的胞元接墊圖案之間。
位元線147可具有線形式的第一金屬性導電圖案145及第二金屬性導電圖案146的堆疊式結構。在一些實施例中，第一金屬性導電圖案145可包含TiN或Ti-Si-N（TSN），且第二金屬性導電圖案146可包含W或鎢及矽化鎢（WSi x）。在一些實施例中，第一金屬性導電圖案145可用作擴散障壁。在一些實施例中，多條絕緣頂蓋線148可包含氮化矽。
多個絕緣間隔件結構150中的每一者可覆蓋所述多個位元線結構140中的每一者的兩個側壁。所述多個絕緣間隔件結構150中的每一者可包括第一絕緣間隔件152、第二絕緣間隔件154及第三絕緣間隔件156。在一些實施例中，所述多個絕緣間隔件結構150中的每一者可延伸至所述多個孔溝渠XOH中的每一者中，以覆蓋所述多個直接接觸導電圖案134中的每一者的兩個側壁。第二絕緣間隔件154可包含介電常數較第一絕緣間隔件152及第三絕緣間隔件156的介電常數低的材料。在一些實施例中，第一絕緣間隔件152及第三絕緣間隔件156可包含氮化物，且第二絕緣間隔件154可包含氧化物。在一些實施例中，第一絕緣間隔件152及第三絕緣間隔件156可包含氮化物，且第二絕緣間隔件154可包含相對於第一絕緣間隔件152及第三絕緣間隔件156具有蝕刻選擇性的材料。舉例而言，第一絕緣間隔件152及第三絕緣間隔件156可包含氮化物，且第二絕緣間隔件154可包括空氣間隔件。在一些實施例中，所述多個絕緣間隔件結構150中的每一者可包括包含氧化物的第二絕緣間隔件154及包含氮化物的第三絕緣間隔件156。
多個絕緣柵欄165中的每一者可夾置於在一對相鄰的位元線結構140之間彼此面對的一對絕緣間隔件結構150之間。所述多個絕緣柵欄165可在沿彼此面對的一對絕緣間隔件結構150的行中（即，在第二水平方向（Y方向）上）彼此隔開。舉例而言，所述多個絕緣柵欄165可包含氮化物。
在一些實施例中，所述多個絕緣柵欄165可穿過所述多個第二絕緣層圖案114及所述多個第一絕緣層圖案112延伸至所述多個掩埋絕緣層124中。然而，實施例並非僅限於此。在其他實施例中，所述多個絕緣柵欄165可穿過所述多個第二絕緣層圖案114及所述多個第一絕緣層圖案112且可不延伸至所述多個掩埋絕緣層124中，可延伸至所述多個第二絕緣層圖案114中而不穿過所述多個第二絕緣層圖案114，或者可穿過所述多個第二絕緣層圖案114且可延伸至所述多個第一絕緣層圖案112中而不穿過所述多個第一絕緣層圖案112。作為另外一種選擇，所述多個絕緣柵欄165可被形成為使得所述多個絕緣柵欄165的底表面可接觸所述多個第二絕緣層圖案114的頂表面，而不延伸至所述多個第二絕緣層圖案114中。
在所述多條位元線147之間，可在所述多個絕緣柵欄165之間限制多個接觸孔160H。沿各自覆蓋所述多個位元線結構140中的每一者的兩個側壁的所述多個絕緣間隔件結構150之中彼此面對的一對絕緣間隔件結構150，亦即，在第二水平方向（Y方向）上，所述多個接觸孔160H中的每一者與所述多個絕緣柵欄165中的每一者可彼此交替。所述多個接觸孔160H中的每一者的內部空間可由覆蓋所述多條位元線147之中兩條相鄰的位元線147中的每一者的側壁的所述多個絕緣間隔件結構150中的每一者、所述多個絕緣柵欄165中的每一者以及所述多個胞元接墊圖案XL中的每一者限制。在一些實施例中，所述多個接觸孔160H中的每一者可自所述多個絕緣間隔件結構150中的每一者與所述多個絕緣柵欄165中的每一者之間延伸至所述多個主動區118中的每一者上的所述多個胞元接墊圖案XL中的每一者中。
多個搭接接墊170可填充所述多個接觸孔160H以接觸所述多個胞元接墊圖案XL且可延伸至所述多個位元線結構140上。所述多個搭接接墊170可彼此隔離開，使得凹槽170R位於每兩個鄰近的搭接接墊之間。所述多個搭接接墊170中的每一者可包括導電障壁層及位於導電障壁層上的導電接墊材料層。舉例而言，導電障壁層可包含金屬、導電金屬氮化物或其組合。在一些實施例中，導電障壁層可具有Ti/TiN的堆疊式結構。在一些實施例中，導電接墊材料層可包含W。在一些實施例中，可在所述多個搭接接墊170中的每一者與所述多個胞元接墊圖案XL中的每一者之間形成金屬矽化物層。金屬矽化物層可包含矽化鈷（CoSi x）、矽化鎳（NiSi x）或矽化錳（MnSi x）。然而，實施例並非僅限於此。
所述多個搭接接墊170可分別經由所述多個胞元接墊圖案XL連接至所述多個主動區118。所述多個搭接接墊170可構成圖6所示的所述多個搭接接墊LP。
凹槽170R可被填充絕緣結構175。在一些實施例中，絕緣結構175可包括層間絕緣層及蝕刻終止層。舉例而言，層間絕緣層可包含氧化物，且蝕刻終止層可包含氮化物。在圖8A及圖8B中示出所述多個絕緣結構175的頂表面位於與所述多個搭接接墊170的頂表面的垂直水準相同的垂直水準處。然而，實施例並非僅限於此。舉例而言，藉由填充所述多個凹槽170R並覆蓋所述多個搭接接墊170的頂表面，所述多個絕緣結構175的頂表面可位於較所述多個搭接接墊170的頂表面的垂直水準高的垂直水準處。
在一些實施例中，可在所述多個搭接接墊170及所述多個絕緣結構175上佈置多個電容器接墊182及環繞所述多個電容器接墊182的多個蝕刻終止層180。所述多個電容器接墊182可分別接觸所述多個搭接接墊170。所述多個搭接接墊170可分別電性連接至所述多個電容器接墊182。
包括多個下部電極191、電容器介電層193及上部電極195的多個電容器結構可佈置於所述多個電容器接墊182及所述多個蝕刻終止層180上。所述多個下部電極191可分別接觸所述多個電容器接墊182。所述多個下部電極191可分別電性連接至所述多個電容器接墊182。在一些實施例中，可省略所述多個電容器接墊182及所述多個蝕刻終止層180，包括所述多個下部電極191、電容器介電層193及上部電極195的所述多個電容器結構可佈置於所述多個搭接接墊170及絕緣結構175上，且所述多個下部電極191可分別接觸所述多個搭接接墊170。
電容器介電層193可共形地覆蓋所述多個下部電極191的表面。在一些實施例中，電容器介電層193可成一體地形成於恆定區（例如，胞元區塊）中，以覆蓋所述多個下部電極191的表面。所述多個下部電極191可構成圖6所示的所述多個儲存節點SN。
所述多個下部電極191中的每一者可為柱的形式，其內部被填充成具有圓形水平橫截面。然而，實施例並非僅限於此。在一些實施例中，所述多個下部電極191中的每一者可為圓柱的形式。所述多個下部電極191中的每一者的底部是封閉的。在一些實施例中，所述多個下部電極191可在第一水平方向（X方向）或第二水平方向（Y方向）上以鋸齒形式進行佈置。在其他實施例中，所述多個下部電極191可在第一水平方向（X方向）及第二水平方向（Y方向）上以矩陣形式進行佈置。所述多個下部電極191可包含摻雜雜質的矽、例如W或Co等金屬或者例如氮化鈦等導電金屬化合物。
電容器介電層193可包含鐵電材料。舉例而言，電容器介電層193可包含氧化鉿、氧化鋯、摻雜釔的氧化鋯、摻雜釔的氧化鉿、摻雜鎂的氧化鋯、摻雜鎂的氧化鉿、摻雜矽的氧化鉿、摻雜矽的氧化鋯及摻雜鋇的氧化鈦中的一者。在一些實施例中，電容器介電層193可包含氧化鉿（HfO 2）。
上部電極195可包含W、Al、Cu、Ti、Ta、TiN、TaN、WN、碳氮化鎢或其組合。
可在所述多個蝕刻終止層180上佈置多個固定層197，且可在所述多個蝕刻終止層180中佈置電性連接至所述多個固定層197的多個固定層電極199。所述多個固定層197可接觸電容器介電層193。舉例而言，電容器介電層193可夾置於所述多個固定層197與所述多個下部電極191之間。
所述多個下部電極191、電容器介電層193、上部電極195、所述多個固定層197及所述多個固定層電極199可構成所述多個憶容器190。上部電極195、電容器介電層193、所述多個下部電極191、所述多個固定層197及所述多個固定層電極199可包括參照圖1至圖5B闡述的第一電極EL1、資訊儲存層FEL、FELa及FELb、第二電極EL2、固定層FXL以及第三電極EL3。所述多個主動區118中的每一者、所述多條字元線120中的每一者以及所述多個閘極介電層122中的每一者可構成胞元電晶體。半導體裝置1中所包括的所述多個胞元電晶體及所述多個憶容器190可在垂直方向（Z方向）上進行佈置。
圖8A及圖8B是示出根據實施例的半導體裝置1a的剖視圖。具體而言，圖8A及圖8B是沿與圖6所示線A-A'對應的部分截取的剖視圖。在圖8A及圖8B中，將不再重複先前參照圖7A及圖7B給出的說明。
參照圖8A，半導體裝置1a包括由多個裝置隔離層116界定的多個主動區118、具有與所述多個主動區118交叉的多個字元線溝渠120T的基板110、佈置於所述多個字元線溝渠120T中的多條字元線120、多個位元線結構140及多個憶容器190a。
所述多個憶容器190a可包括多個下部電極191、電容器介電層193a、上部電極195、多個固定層197及多個固定層電極199。電容器介電層193a可具有包括第一電容器介電層193-1及第二電容器介電層193-2的堆疊式結構。舉例而言，第一電容器介電層193-1及第二電容器介電層193-2可構成圖5A所示的第一子資訊儲存層FEL1及第二子資訊儲存層FEL2。
第一電容器介電層193-1及第二電容器介電層193-2可依序堆疊於所述多個下部電極191上。在一些實施例中，第二電容器介電層193-2可夾置於第一電容器介電層193-1與所述多個固定層197之間。所述多個固定層197可接觸第二電容器介電層193-2，且可不直接接觸第一電容器介電層193-1。
參照圖8B，半導體裝置1b包括由多個裝置隔離層116界定的多個主動區118、具有與所述多個主動區118交叉的多個字元線溝渠120T的基板110、佈置於所述多個字元線溝渠120T中的多條字元線120、多個位元線結構140及多個憶容器190b。
所述多個憶容器190b可包括多個下部電極191、電容器介電層193b、上部電極195、多個固定層197及多個固定層電極199。電容器介電層193b可具有包括第一電容器介電層193-3及第二電容器介電層193-4的堆疊式結構。舉例而言，第一電容器介電層193-3及第二電容器介電層193-4可為圖5A所示的第一子資訊儲存層FEL1及第二子資訊儲存層FEL2。
第一電容器介電層193-3及第二電容器介電層193-4可依序堆疊於所述多個下部電極191上。在一些實施例中，第二電容器介電層193-4可夾置於第一電容器介電層193-3與所述多個固定層197之間。所述多個固定層197可接觸第一電容器介電層193-3及第二電容器介電層193-4二者。舉例而言，第一電容器介電層193-3可共形地覆蓋所述多個下部電極191及所述多個蝕刻終止層180，且第二電容器介電層193-4可覆蓋第一電容器介電層193-3。所述多個固定層197可自所述多個固定層電極199穿過第一電容器介電層193-3延伸至第二電容器介電層193-4中。
圖9是示出根據實施例的半導體裝置2的佈局圖，且圖10是沿圖9所示線X1-X1'及Y1-Y1'截取的剖視圖。
參照圖9及圖10，半導體裝置2可包括基板210、多條第一導電線220、多個通道層230、多個閘極電極240、多個閘極絕緣層250及多個憶容器290。半導體裝置2可包括包含垂直通道電晶體（vertical channel transistor，VCT）的記憶體裝置。VCT可指其中所述多個通道層230中的每一者的通道長度在垂直方向上自基板210延伸的結構。
可在基板210上具有下部絕緣層212。所述多條第一導電線220可在第一水平方向（X方向）上彼此隔開且可在第二水平方向（Y方向）上延伸。多個第一絕緣圖案222可佈置於下部絕緣層212上以填充所述多條第一導電線220之間的空間。第一絕緣圖案222可在第二水平方向（Y方向）上延伸，且第一絕緣圖案222中的每一者的頂表面可位於與所述多條第一導電線220中的每一者的頂表面的水準相同的水準處。所述多條第一導電線220可用作半導體裝置2的多條位元線。
在實施例中，所述多條第一導電線220可包含經摻雜的複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，作為非限制性實例，所述多條第一導電線220可包含經摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、鉑（Pt）、Ni、Co、TiN、TaN、WN、氮化鈮（NbN）、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合。所述多條第一導電線220中的每一者可包括上述材料的單層或多層。在實施例中，所述多條第一導電線220可包含二維半導體材料。二維半導體材料可包括石墨烯、碳奈米管或其組合。
所述多個通道層230可在第一水平方向（X方向）及第二水平方向（Y方向）上在所述多條第一導電線220上佈置成彼此隔開的矩陣。所述多個通道層230中的每一者可在第一水平方向（X方向）上具有第一寬度，且在垂直方向（Z方向）上具有第一高度。第一高度可大於第一寬度。舉例而言，作為非限制性實例，第一高度可為第一寬度的約2倍至10倍。所述多個通道層230中的每一者的底部可用作第一源極/汲極區（未示出），所述多個通道層230中的每一者的上部部分可用作第二源極/汲極區（未示出），且所述多個通道層230中的每一者的位於第一源極/汲極區與第二源極/汲極區之間的部分可用作通道區（未示出）。
在實施例中，所述多個通道層230中的每一者可包含氧化物半導體，且舉例而言，氧化物半導體可包括In xGa yZn zO、In xGa ySi zO、In xSn yZn zO、In xZn yO、Zn xO、Zn xSn yO、Zn xO yN、Zr xZn ySn zO、Sn xO、Hf xIn yZn zO、Ga xZn ySn zO、Al xZn ySn zO、Yb xGa yZn zO、In xGa yO或其組合。所述多個通道層230中的每一者可包括氧化物半導體的單層或多層。在一些實例中，所述多個通道層230中的每一者可具有較矽的帶隙能量大的帶隙能量。舉例而言，所述多個通道層230中的每一者可具有約1.5電子伏（eV）至約5.6電子伏的帶隙能量。舉例而言，當所述多個通道層230中的每一者具有約2.0電子伏至約4.0電子伏的帶隙能量時，所述多個通道層230中的每一者可具有最佳通道效能。舉例而言，作為非限制性實例，所述多個通道層230可為複晶的或非晶的。在實施例中，所述多個通道層230可包含二維半導體材料。二維半導體材料可包括例如石墨烯、碳奈米管或其組合。
所述多個閘極電極240中的每一者可在第一水平方向（X方向）上在所述多個通道層230中的每一者的第一側壁及第二側壁上延伸。所述多個閘極電極240中的每一者可包括與所述多個通道層230中的每一者的第一側壁面對的第一子閘極電極240P1及和與所述多個通道層230中的每一者的第一側壁相對的第二側壁面對的第二子閘極電極240P2。作為非限制性實例，當所述多個通道層230中的每一者佈置於所述多個第一子閘極電極240P1中的每一者與所述多個第二子閘極電極240P2中的每一者之間時，半導體裝置2可具有雙閘極電晶體結構。在一些實施方案中，可省略第二子閘極電極240P2，且可僅形成與通道層230的第一側壁面對的第一子閘極電極240P1，使得可實施單閘極電晶體結構。
所述多個閘極電極240可包含經摻雜的複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，作為非限制性實例，所述多個閘極電極240可包含經摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合。
所述多個閘極絕緣層250中的每一者可環繞所述多個通道層230中的每一者的側壁且可夾置於所述多個通道層230中的每一者與所述多個閘極電極240中的每一者之間。舉例而言，如圖9所示，所述多個通道層230中的每一者的所有側壁可被所述多個閘極絕緣層250中的每一者環繞，且所述多個閘極電極240中的每一者的一些部分可接觸所述多個閘極絕緣層250中的每一者。在其他實施例中，所述多個閘極絕緣層250中的每一者可在所述多個閘極電極240中的每一者延伸的方向（即，第一水平方向（X方向））上延伸，且在所述多個通道層230中的每一者的側壁之中，只有與所述多個閘極電極240中的每一者面對的兩個側壁可接觸所述多個閘極絕緣層250中的每一者。
在實施例中，所述多個閘極絕緣層250中的每一者可包括氧化矽層、氮氧化矽層、介電常數較氧化矽層的介電常數高的高介電常數介電層或其組合。高介電常數介電層可包含金屬氧化物或金屬氮氧化物。舉例而言，作為非限制性實例，可用作所述多個閘極絕緣層250中的每一者的高介電常數介電層可包含HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Al 2O 3或其組合。
參照圖10，多個第二絕緣圖案232可在第二水平方向（Y方向）上在所述多個第一絕緣圖案222上延伸，且所述多個通道層230中的每一者可佈置於所述多個第二絕緣圖案232中的每兩個鄰近的第二絕緣圖案之間。另外，在所述多個第二絕緣圖案232中的每兩個鄰近的第二絕緣圖案之間，可在所述多個通道層230中的每兩個鄰近的通道層之間的空間中佈置多個第一掩埋層234中的每一者及多個第二掩埋層236中的每一者。所述多個第一掩埋層234中的每一者可佈置於所述多個通道層230中的每兩個鄰近的通道層之間的空間的底部上，且所述多個第二掩埋層236中的每一者可填充所述多個通道層230中的每兩個鄰近的通道層之間的空間的位於所述多個第一掩埋層234中的每一者上的剩餘部分。所述多個第二掩埋層236中的每一者的頂表面可位於與所述多個通道層230中的每一者的頂表面相同的水準處。所述多個第二掩埋層236中的每一者可覆蓋所述多個閘極電極240中的每一者的頂表面。所述多個第二絕緣圖案232中的每一者可包括與所述多個第一絕緣圖案222中的每一者連續的材料層。所述多個第二掩埋層236中的每一者可包括與所述多個第一掩埋層234中的每一者連續的材料層。
可在所述多個通道層230上分別佈置多個電容器接觸件260。電容器接觸件260可分別與所述多個通道層230在垂直方向上交疊，且可佈置成矩陣以在第一水平方向（X方向）及第二水平方向（Y方向）上彼此隔開。作為非限制性實例，電容器接觸件260可包含經摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合。上部絕緣層262可在所述多個第二絕緣圖案232及所述多個第二掩埋層236上環繞電容器接觸件260的側壁。
可在上部絕緣層262及電容器接觸件260上佈置多個電容器接墊282及環繞所述多個電容器接墊282的多個蝕刻終止層280。包括多個下部電極291、電容器介電層293及上部電極295的多個電容器結構可佈置於電容器接墊282及蝕刻終止層280上。
所述多個下部電極291可分別接觸所述多個電容器接墊282。所述多個下部電極291可分別電性連接至所述多個電容器接墊282。在一些實施例中，可省略電容器接墊282及蝕刻終止層280。包括下部電極291、電容器介電層293及上部電極295的所述多個電容器結構可佈置於電容器接觸件260及上部絕緣層262上。所述多個下部電極291可分別接觸所述多個電容器接觸件260。
可在蝕刻終止層280上佈置多個固定層297。可在蝕刻終止層280中佈置電性連接至固定層297的多個固定層電極299。固定層297可接觸電容器介電層293。舉例而言，電容器介電層293可夾置於固定層297與下部電極291之間。
下部電極291、電容器介電層293、上部電極295、所述多個固定層297及固定層電極299可構成憶容器290。上部電極295、電容器介電層293、下部電極291、固定層297及固定層電極299可包括參照圖1至圖5B所述的第一電極EL1、資訊儲存層FEL、FELa及FELb、第二電極EL2、固定層FXL以及第三電極EL3。所述多個通道層230中的每一者、閘極電極240中的每一者及閘極絕緣層250中的每一者可構成胞元電晶體。半導體裝置2中所包括的胞元電晶體及憶容器290可在垂直方向（Z方向）上進行佈置。
圖11是根據實施例的半導體裝置3的等效電路圖。
參照圖11，半導體裝置3可為三維半導體裝置。半導體裝置3可包括多個子胞元陣列SCA。所述多個子胞元陣列SCA可在第一水平方向（X方向）上進行佈置。
所述多個子胞元陣列SCA中的每一者可包括多條位元線BL、多條字元線WL及多個胞元電晶體CT。所述多個胞元電晶體CT中的每一者可佈置於所述多條字元線WL中的每一者與所述多條位元線BL中的每一者之間。
所述多條位元線BL可包括與基板隔開以佈置於基板上方的多個導電圖案（例如，多條金屬線）。所述多條位元線BL可在第二水平方向（Y方向）上延伸。所述多個子胞元陣列SCA中的每一者中的位元線BL可在垂直方向（Z方向）上彼此間隔開。
所述多條字元線WL可包括在垂直方向（Z方向）上自基板延伸的多個導電圖案（例如，多條金屬線）。子胞元陣列SCA中的每一者中的字元線WL可在第二水平方向（Y方向）上彼此間隔開。
所述多個胞元電晶體CT中的每一者的閘極可連接至所述多條字元線WL中的每一者。所述多個胞元電晶體CT中的每一者的源極可連接至所述多條位元線BL中的每一者。所述多個胞元電晶體CT中的每一者的汲極可連接至所述多個憶容器MCT中的每一者。所述多個憶容器MCT中的每一者可自所述多個胞元電晶體CT中的每一者在第一水平方向（X方向）上進行佈置。所述多個胞元電晶體CT中的每一者及所述多個憶容器MCT中的每一者可構成記憶體胞元MC。
圖12是示出根據實施例的半導體裝置3的立體圖。
一起參照圖11及圖12，參照圖11闡述的半導體裝置3中所包括的所述多個子胞元陣列SCA中的一者可設置於基板SUB上。基板SUB可為或者包括Si基板、Ge基板或SiGe基板。
舉例而言，可在基板SUB上設置包括第一層至第三層L1、L2及L3的堆疊式結構SS。堆疊式結構SS的第一層至第三層L1、L2及L3可彼此間隔開且可在垂直方向（Z方向）上進行堆疊。第一層至第三層L1、L2及L3中的每一者可包括多個半導體圖案SP、多個記憶體胞元MC及位元線BL。
所述多個半導體圖案SP可為在第一水平方向（X方向）上延伸的線、條或柱的形式。舉例而言，所述多個半導體圖案SP可包含Si、Ge或SiGe。所述多個半導體圖案SP中的每一者可包括通道區CH、第一雜質區SD1及第二雜質區SD2。通道區CH可夾置於第一雜質區SD1與第二雜質區SD2之間。通道區CH可對應於參照圖11闡述的胞元電晶體CT的通道。第一雜質區SD1及第二雜質區SD2可對應於參照圖11闡述的胞元電晶體CT的源極及汲極。
在所述多個半導體圖案SP中的每一者中，第一雜質區SD1及第二雜質區SD2可被摻雜雜質。因此，第一雜質區SD1及第二雜質區SD2可具有n型或p型導電性。第一雜質區SD1可形成於所述多個半導體圖案SP中的每一者的上部部分中。
所述多個憶容器MCT中的每一者可連接至所述多個半導體圖案SP中的每一者的一端。所述多個憶容器MCT可分別連接至所述多個半導體圖案SP的所述多個第二雜質區SD2。憶容器MCT可包括參照圖1至圖5B闡述的憶容器MCT、MCTa、MCTb或MCTc。半導體裝置3中所包括的所述多個胞元電晶體CT及所述多個憶容器MCT可在第一水平方向（X方向）上進行佈置。
所述多條位元線BL可為在第二水平方向（Y方向）上延伸的線或條的形式。位元線BL可彼此隔開並在垂直方向（Z方向）上進行堆疊。所述多條位元線BL可包含導電材料。舉例而言，導電材料可包含經摻雜的半導體材料（經摻雜的矽或經摻雜的鍺）、導電金屬氮化物（氮化鈦或氮化鉭）、金屬（W、Ti或Ta）以及金屬半導體化合物（矽化鎢、矽化鈷或矽化鈦）中的一者。所述多條位元線BL可包括參照圖11闡述的所述多條位元線BL。
在第一層至第三層L1、L2及L3之中，將詳細闡述第一層L1。第一層L1的半導體圖案SP可彼此隔開並在第二水平方向（Y方向）上進行堆疊。第一層L1的半導體圖案SP可位於相同的第一水準處。第一層L1的位元線BL可連接至第一層L1的半導體圖案SP中的每一者的一端。舉例而言，位元線BL可直接連接至第一雜質區SD1。作為另一實例，位元線BL可經由金屬矽化物電性連接至第一雜質區SD1。第二層L2及第三層L3的詳細說明可實質上相同於先前給出的第一層L1的說明。
可在基板SUB上設置穿過堆疊式結構SS的多個閘極電極GE。所述多個閘極電極GE可為在垂直方向（Z方向）上延伸的線或柱的形式。所述多個閘極電極GE可在第二水平方向（Y方向）上進行佈置。在平面圖中，堆疊的半導體圖案SP可夾置於一對閘極電極GE之間。所述多個閘極電極GE可在所述多個垂直地堆疊的半導體圖案SP的側壁上在垂直方向上延伸。
舉例而言，在所述多個閘極電極GE之中，第一對閘極電極GE可鄰近於第一層L1的半導體圖案SP之中的第一半導體圖案SP、第二層L2的半導體圖案SP之中的第一半導體圖案SP以及第三層L3的半導體圖案SP之中的第一半導體圖案SP。在所述多個閘極電極GE之中，第二對閘極電極GE可鄰近於第一層L1的半導體圖案SP之中的第二半導體圖案SP、第二層L2的半導體圖案SP之中的第二半導體圖案SP以及第三層L3的半導體圖案SP之中的第二半導體圖案SP。
所述多個閘極電極GE可鄰近於所述多個半導體圖案SP的所述多個通道區CH。所述多個閘極電極GE可設置於所述多個通道區CH的側壁上且可在垂直方向（Z方向）上延伸。閘極絕緣層GI可夾置於一對閘極電極GE與通道區CH之間。閘極絕緣層GI可包括選自高介電常數介電層、氧化矽層、氮化矽層及氮氧化矽層或其組合的一個單層。舉例而言，高介電常數介電層可包含氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅中的至少一者。
所述多個閘極電極GE可包含導電材料。導電材料可包括經摻雜的半導體材料、導電金屬氮化物、金屬及金屬半導體化合物中的一者。所述多個閘極電極GE可包括參照圖11闡述的所述多條字元線WL。
可在基板SUB上設置沿堆疊式結構SS的一側在第二水平方向（Y方向）上延伸的絕緣結構ISS。所述多個半導體圖案SP的另一端可接觸絕緣結構ISS。絕緣結構ISS可包括氧化矽層、氮化矽層及氮氧化矽層中的至少一者。
儘管未示出，但堆疊式結構SS中的空的空間可被填充絕緣材料。舉例而言，絕緣材料可包括氧化矽層、氮化矽層及氮氧化矽層中的至少一者。
根據以上內容，實施例提供一種具有能夠儲存高度積體化的及大容量的資訊的多個記憶體胞元的半導體裝置。
本文中揭露了實例性實施例，且儘管採用了特定用語，但其僅出於一般性及描述性的含義使用及加以解釋，而並非出於限制的目的。在一些情況下，對於本申請案提出申請時此項技術中具有通常知識者而言顯而易見的是，除非另外特別指明，否則結合特定實施例闡述的特徵、特性及/或元件可單獨使用，或者與結合其他實施例闡述的特徵、特性及/或元件組合使用。因此，熟習此項技術者應理解，可在不背離以下申請專利範圍中所述的本發明的精神及範圍的條件下對其作出形式及細節上的各種改變。
1、1a、1b、2、3、1000:半導體裝置 110、210、SUB:基板 112:第一絕緣層圖案 114:第二絕緣層圖案 116:裝置隔離層 116T:裝置隔離溝渠 118、ACT:主動區 120、WL:字元線 120a:下部字元線層 120b:上部字元線層 120T:字元線溝渠 122、Gox:閘極介電層 124:掩埋絕緣層 132:導電半導體圖案 134:直接接觸導電圖案 140:位元線結構 145:第一金屬性導電圖案 146:第二金屬性導電圖案 147、BL:位元線 148:絕緣頂蓋線 150:絕緣間隔件結構 152:第一絕緣間隔件 154:第二絕緣間隔件 156:第三絕緣間隔件 160H:接觸孔 165:絕緣柵欄 170、LP:搭接接墊 170R:凹槽 175、ISS:絕緣結構 180、280:蝕刻終止層 182、282:電容器接墊 190、190a、190b、290、MCT、MCTa、MCTb、MCTc:憶容器 191、291:下部電極 193、193a、193b、293:電容器介電層 193-1、193-3:第一電容器介電層 193-2、193-4:第二電容器介電層 195、295:上部電極 197、297、FXL:固定層 199、299:固定層電極 212:下部絕緣層 220:第一導電線 222:第一絕緣圖案 230:通道層 232:第二絕緣圖案 234:第一掩埋層 236:第二掩埋層 240、GE:閘極電極 240P1:第一子閘極電極 240P2:第二子閘極電極 250、GI:閘極絕緣層 260:電容器接觸件 262:上部絕緣層 A-A'、B-B'、X1-X1'、Y1-Y1':線 CH:通道區 CR:記憶體胞元區 CT:胞元電晶體 D1:第一方向 D2:第二方向 DC:直接接觸件 DSL:隔離絕緣線 DSP:隔離絕緣圖案 DSS:隔離絕緣間隔件 E:電場 EL1:第一電極 EL2:第二電極 EL3:第三電極 FEL、FELa、FELb、FELc:資訊儲存層 FEL1:第一子資訊儲存層 FEL2:第二子資訊儲存層 FEL3:第三子資訊儲存層 FELn-1:第n-1子資訊儲存層 FELn:第n子資訊儲存層 L1:第一層 L2:第二層 L3:第三層 P:極化 P1:第一固定極化 P2:第二固定極化 P3:第三固定極化 P4:第四固定極化 SCA:子胞元陣列 SD1:第一雜質區 SD2:第二雜質區 SN:儲存節點 SP:半導體圖案/第一半導體圖案/第二半導體圖案 SS:堆疊式結構 T1:第一子厚度 T2:第二子厚度 TFE:第一厚度 TFX:第二厚度 MC:記憶體胞元 V1:第一電壓 V2:第二電壓 V3:第三電壓 V4:第四電壓 Va:第一升壓電壓 Vb:第二升壓電壓 Vc:第三升壓電壓 Vd:第四升壓電壓 X、Y、Z:方向 XL:胞元接墊圖案 XO:隔離溝渠 XOH:孔溝渠 XOL:線溝渠
藉由參照附圖詳細闡述示例性實施例，對於熟習此項技術者而言特徵將變得顯而易見，在附圖中： 圖1是根據實施例的半導體裝置的等效電路圖。 圖2A及圖2B是闡述根據實施例的半導體裝置的記憶體胞元中所包括的憶容器的配置及操作原理的視圖。 圖3A至圖3D是闡述根據實施例的半導體裝置的記憶體胞元中所包括的憶容器的操作的視圖。 圖4A及圖4B是闡述根據實施例的半導體裝置的記憶體胞元中所包括的憶容器的操作的曲線圖。 圖5A至圖5C是闡述根據實施例的半導體裝置的記憶體胞元中所包括的憶容器的配置的視圖。 圖6是闡述根據實施例的半導體裝置的主要組件的示意性平面佈局。 圖7A及圖7B是示出根據實施例的半導體裝置的剖視圖。 圖8A及圖8B是示出根據實施例的半導體裝置的剖視圖。 圖9是示出根據實施例的半導體裝置的佈局圖，且圖10是沿圖9所示線X1-X1'及Y1-Y1'截取的剖視圖。 圖11是根據實施例的半導體裝置的等效電路圖。 圖12是示出根據實施例的半導體裝置的立體圖。
1:半導體裝置
110:基板
112:第一絕緣層圖案
114:第二絕緣層圖案
116:裝置隔離層
116T:裝置隔離溝渠
118:主動區
132:導電半導體圖案
134:直接接觸導電圖案
140:位元線結構
145:第一金屬性導電圖案
146:第二金屬性導電圖案
147:位元線
148:絕緣頂蓋線
150:絕緣間隔件結構
152:第一絕緣間隔件
154:第二絕緣間隔件
156:第三絕緣間隔件
160H:接觸孔
170:搭接接墊
170R:凹槽
175:絕緣結構
180:蝕刻終止層
182:電容器接墊
190:憶容器
191:下部電極
193:電容器介電層
195:上部電極
197:固定層
199:固定層電極
A-A':線
DSL:隔離絕緣線
DSP:隔離絕緣圖案
DSS:隔離絕緣間隔件
X、Y、Z:方向
XL:胞元接墊圖案
XO:隔離溝渠
XOH:孔溝渠
XOL:線溝渠

Claims (8)

  1. 一種半導體裝置，包括多個記憶體胞元，所述多個記憶體胞元各自包括胞元電晶體及連接至所述胞元電晶體的憶容器(memcitor)，其中：所述憶容器包括：資訊儲存層，包含鐵電材料；第一電極及第二電極，連接至所述資訊儲存層的兩端；固定層，堆疊於所述資訊儲存層上且包含順電材料或反鐵電材料；以及第三電極，連接至所述固定層而不接觸所述資訊儲存層，其中所述資訊儲存層具有斜方晶相，且其中所述固定層具有四方相。
  2. 如請求項1所述的半導體裝置，其中所述第一電極及所述第二電極分別佈置於所述資訊儲存層的頂表面及底表面上，其中所述固定層佈置於所述資訊儲存層的一側上，且其中所述第三電極佈置於所述固定層的與上面佈置有所述資訊儲存層的一側相對的一側上。
  3. 如請求項1所述的半導體裝置，其中所述資訊儲存層具有堆疊式結構，所述堆疊式結構包括依序佈置於所述第一電極與所述第二電極之間的多個子資訊儲存層，且其中所述固定層接觸所述多個子資訊儲存層中的每一者。
  4. 如請求項1所述的半導體裝置，其中所述資訊儲存層具有堆疊式結構，所述堆疊式結構包括依序佈置於所述第一電極與所述第二電極之間的多個子資訊儲存層，並且 其中所述固定層接觸所述多個子資訊儲存層之中的至少一個子資訊儲存層，而不接觸所述多個子資訊儲存層之中的至少一個其他子資訊儲存層。
  5. 如請求項1所述的半導體裝置，其中在所述資訊儲存層中產生固定極化而施加於所述第一電極與所述第二電極之間的電壓的量值與被施加至所述第三電極的電壓的量值成反比，且其中在所述資訊儲存層中出現的固定極化的量值與被施加至所述第三電極的所述電壓的所述量值成反比。
  6. 一種半導體裝置，包括：基板；多條字元線，在第一方向上在所述基板上延伸且在垂直於所述第一方向的第二方向上彼此隔開；多條位元線，在所述第二方向上在所述基板上延伸且在所述第一方向上彼此隔開；以及多個記憶體胞元，佈置於所述多條字元線與所述多條位元線之間且各自包括胞元電晶體及連接至所述胞元電晶體的憶容器，其中所述憶容器包括：資訊儲存層，包含鐵電材料；第一電極及第二電極，連接至所述資訊儲存層的兩端；固定層，不接觸所述第一電極及所述第二電極，堆疊於所述資訊儲存層上，且包含順電材料或反鐵電材料；以及第三電極，連接至所述固定層而不接觸所述資訊儲存層， 其中所述資訊儲存層包含具有斜方晶相主導厚度的鐵電材料，且其中所述固定層包含具有四方相主導厚度的順電材料或反鐵電材料。
  7. 如請求項6所述的半導體裝置，其中在所述資訊儲存層中出現的極化的方向不同於在所述固定層中出現的極化的方向。
  8. 一種半導體裝置，包括：基板；多條字元線，在第一方向上在所述基板上延伸且在垂直於所述第一方向的第二方向上彼此隔開；多條位元線，在所述第二方向上在所述基板上延伸且在所述第一方向上彼此隔開；以及多個記憶體胞元，佈置於所述多條字元線與所述多條位元線之間且各自包括胞元電晶體及連接至所述胞元電晶體的憶容器，其中所述憶容器包括：資訊儲存層，包含具有斜方晶相的鐵電材料；第一電極及第二電極，連接至所述資訊儲存層的兩端；固定層，不接觸所述第一電極及所述第二電極，堆疊於所述資訊儲存層上，且包含具有四方相的順電材料或反鐵電材料；以及第三電極，連接至所述固定層而不接觸所述資訊儲存層，並 且其中所述多個記憶體胞元中的每一者的所述胞元電晶體的閘極、源極及汲極連接至所述多條字元線中的一者、所述多條位元線中的一者及所述憶容器的所述第二電極，其中所述資訊儲存層具有堆疊式結構，所述堆疊式結構包括依序佈置於所述第一電極與所述第二電極之間的多個子資訊儲存層，且其中所述多個子資訊儲存層中的至少一些子資訊儲存層具有與所述多個子資訊儲存層中的其餘子資訊儲存層的極化方向不同的極化方向。
TW112133558A 2022-09-19 2023-09-05 半導體裝置 TWI871749B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2022-0118161 2022-09-19
KR1020220118161A KR20240039508A (ko) 2022-09-19 2022-09-19 반도체 소자

Publications (2)

Publication Number Publication Date
TW202429996A TW202429996A (zh) 2024-07-16
TWI871749B true TWI871749B (zh) 2025-02-01

Family

ID=90200431

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112133558A TWI871749B (zh) 2022-09-19 2023-09-05 半導體裝置

Country Status (4)

Country Link
US (1) US20240099017A1 (zh)
KR (1) KR20240039508A (zh)
CN (1) CN117729775A (zh)
TW (1) TWI871749B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230074349A (ko) * 2021-11-19 2023-05-30 삼성전자주식회사 반도체 장치
CN119325333A (zh) * 2024-10-16 2025-01-17 上海交通大学 一种新型超低功耗多态无损读取铁电忆容器及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1449047A (zh) * 2002-04-02 2003-10-15 惠普公司 存储器结构
CN101834271A (zh) * 2010-03-02 2010-09-15 清华大学 磁电随机存储单元及具有该磁电随机存储单元的存储器
US20150060969A1 (en) * 2013-08-29 2015-03-05 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing semiconductor device
TWI481920B (zh) * 2014-04-14 2015-04-21 Jiann Lih Optical Co Ltd 護目鏡之結構
US20210202690A1 (en) * 2019-12-27 2021-07-01 Kepler Computing Inc. Ferroelectric capacitor integrated with logic
TW202133408A (zh) * 2019-12-27 2021-09-01 美商凱普勒運算公司 鐵電記憶體陣列的整合方法
TW202137498A (zh) * 2019-12-27 2021-10-01 美商凱普勒運算公司 柱狀電容器及其製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1449047A (zh) * 2002-04-02 2003-10-15 惠普公司 存储器结构
CN101834271A (zh) * 2010-03-02 2010-09-15 清华大学 磁电随机存储单元及具有该磁电随机存储单元的存储器
US20150060969A1 (en) * 2013-08-29 2015-03-05 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing semiconductor device
TWI481920B (zh) * 2014-04-14 2015-04-21 Jiann Lih Optical Co Ltd 護目鏡之結構
US20210202690A1 (en) * 2019-12-27 2021-07-01 Kepler Computing Inc. Ferroelectric capacitor integrated with logic
TW202133408A (zh) * 2019-12-27 2021-09-01 美商凱普勒運算公司 鐵電記憶體陣列的整合方法
TW202137498A (zh) * 2019-12-27 2021-10-01 美商凱普勒運算公司 柱狀電容器及其製造方法

Also Published As

Publication number Publication date
TW202429996A (zh) 2024-07-16
CN117729775A (zh) 2024-03-19
US20240099017A1 (en) 2024-03-21
KR20240039508A (ko) 2024-03-26

Similar Documents

Publication Publication Date Title
US12336171B2 (en) Semiconductor memory device and method of manufacturing the same
TWI809521B (zh) 半導體記憶體裝置
TWI871749B (zh) 半導體裝置
US20230180456A1 (en) Semiconductor memory devices
KR20230123345A (ko) 반도체 메모리 소자
CN116709768A (zh) 半导体器件及其制造方法
KR20230103389A (ko) 반도체 장치 및 그 제조 방법
KR20240030820A (ko) 집적회로 소자
US20240357801A1 (en) Semiconductor memory device
US12532456B2 (en) Semiconductor device including capacitor block
US20250176170A1 (en) Semiconductor memory device
US20250056811A1 (en) Memory device and manufacturing method thereof
US20250159899A1 (en) Semiconductor memory device
US20240015975A1 (en) Semiconductor devices
US20240147695A1 (en) Semiconductor memory devices
US20250280524A1 (en) Semiconductor memory devices
US20240179888A1 (en) Semiconductor memory devices
US20240363678A1 (en) Semiconductor devices
US20240164084A1 (en) Semiconductor device
KR20250057447A (ko) 반도체 장치
TW202441706A (zh) 半導體元件
KR20240103841A (ko) 집적회로 소자
KR20240166216A (ko) 반도체 장치