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TWI871743B - 互補式場效電晶體裝置及其形成方法 - Google Patents

互補式場效電晶體裝置及其形成方法 Download PDF

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TWI871743B
TWI871743B TW112132382A TW112132382A TWI871743B TW I871743 B TWI871743 B TW I871743B TW 112132382 A TW112132382 A TW 112132382A TW 112132382 A TW112132382 A TW 112132382A TW I871743 B TWI871743 B TW I871743B
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forming
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silicon
passivation layer
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林政明
吳俊毅
邱宗凱
溫偉源
思雅 廖
Original Assignee
台灣積體電路製造股份有限公司
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Publication date
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Abstract

一種形成互補式場效電晶體(CFET)裝置的方法，包括：在鰭片上方形成垂直堆疊的複數個通道區；在複數個通道區之第一子集與複數個通道區之第二子集之間形成隔離結構；在複數個通道區及隔離結構周圍形成閘極介電材料；在閘極介電材料周圍形成功函數材料；在功函數材料周圍形成含矽鈍化層；在形成含矽鈍化層之後，移除含矽鈍化層的設置於複數個通道區之第一子集周圍的第一部分，並保留含矽鈍化層的設置於複數個通道區之第二子集周圍的第二部分；以及在移除含矽鈍化層之第一部分之後，在複數個通道區周圍形成閘極填充材料。

Description

互補式場效電晶體裝置及其形成方法
本揭露係關於半導體裝置，且特別係關於互補式場效電晶體裝置及其形成方法。
半導體裝置用於多種電子應用，諸如舉例而言，個人電腦、手機、數位相機、及其他電子設備。半導體裝置通常係藉由在半導體基板上方順序沉積絕緣層或介電層、導電層、及半導體層，並使用微影術對各種材料層進行圖案化以在其上形成電路組件及元件來製造的。
半導體工藝藉由不斷減小最小特徵尺寸來不斷提高各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，從而允許更多的組件整合至給定面積中。然而，隨著最小特徵尺寸的減小，出現了額外問題。
在一些實施例中，一種形成一互補式場效電晶體裝置的方法包含以下步驟：在一鰭片上方形成垂直堆疊的複數個通道區；在該些通道區之一第一子集與該些通道區之一第二子集之間形成一隔離結構；在該些通道區及該隔離結構周圍形成一閘極介電材料；在該閘極介電材料周圍形成一功函數材料；在該功函數材料周圍形成一含矽鈍化層；在形成該含矽鈍化層之後，移除該含矽鈍化層之設置於該些通道區之該第一子集周圍的一第一部分，並保留該含矽鈍化層之設置於該些通道區之該第二子集周圍的一第二部分；及在移除該含矽鈍化層之該第一部分之後，在該些通道區周圍形成一閘極填充材料。
在一些實施例中，一種形成一互補式場效電晶體裝置的方法包含以下步驟：形成在一基板上方突出的一鰭片；在該鰭片上方形成一第一複數個通道區及一第二複數個通道區，其中該第一複數個通道區與該第二複數個通道區沿著垂直於該基板之一主上表面的一垂直方向對準；在該第一複數個通道區及該第二複數個通道區周圍形成一閘極介電層；在該閘極介電層周圍形成一功函數層；使用一含矽氣體在該功函數層周圍形成一鈍化層；在形成該鈍化層之後，使用一犧牲材料覆蓋該鈍化層的設置於該第二複數個通道區周圍的一第二部分，其中該鈍化層的設置於該第一複數個通道區周圍的該第一部分由該犧牲材料暴露；移除 該鈍化層的該暴露之第一部分；及在移除該鈍化層的該暴露之第一部分之後，在該第一複數個通道區及該第二複數個通道區周圍形成一閘極填充材料。
在一些實施例中，一種互補式場效電晶體裝置包含一鰭片，在一基板之上突出；p型源極/汲極區，在該鰭片上方；多個第一通道區，在該些p型源極/汲極區之間；n型源極/汲極區，在該鰭片上方；多個第二通道區，在該些n型源極/汲極區之間；及一閘極結構，在該鰭片上方、在該些第一通道區周圍、且在該些第二通道區周圍。該閘極結構包含一閘極介電材料，在該些第一通道區及該些第二通道區周圍；一功函數材料，在該閘極介電材料周圍；一含矽鈍化層，覆蓋該些第二通道區周圍的該功函數材料，其中在該些第一通道區周圍的該功函數材料由該含矽鈍化層暴露；及一閘極填充材料，在該些第一通道區及該些第二通道區周圍，其中該閘極填充材料自該些第一通道區連續延伸至該些第二通道區。
50:基板
52:多層堆疊
54A:第一虛設層
54B:第二虛設層
56L:下部半導體層
56U:上部半導體層
62:鰭片
64A:第一虛設奈米結構
64B:第二虛設奈米結構
66L:下部半導體奈米結構
66M:中間半導體奈米結構
66U:上部半導體奈米結構
70:隔離區
72:虛設介電層
74:虛設閘極層
76:遮罩層
82:虛設介電質
84:虛設閘極
85:虛設閘極堆疊
86:遮罩
90:閘極間隔物
94:源極/汲極凹槽
98:內部間隔物
100:介電隔離層
108L:下部磊晶源極/汲極區
108U:上部磊晶源極/汲極區
112:第一CESL
114:第一ILD
122:第二CESL
124:第二ILD
126:凹槽
128:開口
132:閘極介電質
134L:下部閘電極
134U:上部閘電極
135:虛線
162:介面層
164:閘極填充材料
166:覆蓋層
168:功函數層
169:鈍化層
182:虛設填充材料
182U:182之上表面
184:虛設襯裡層
300:CFET裝置
300A:CFET裝置
1000:方法
1010~1070:方塊
本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的維度可為了論述清楚經任意地增大或減小。
第1圖繪示根據一些實施例的以三維視圖的互補式場效電晶體(complementary field-effect transistor， CFET)示意圖之實例。
第2圖至第11圖、第12A圖、及第12B圖係根據實施例的處於各種製造階段的CFET裝置之剖面圖。
第13圖至第15圖係根據另一實施例的處於各種製造階段的CFET裝置之剖面圖。
第16圖係根據一些實施例的形成CFET裝置的方法之流程圖。
以下揭示內容提供用於實施本揭露的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。在整個論述中，除非另有規定，否則不同圖中的相同或相似的參考數字係指由相同或相似材料使用相同或相似形成方法形成的相同或類似元件。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在......下方」、「在......之下」、「下部」、「在......之上」、「上部」及類似者，來描述諸圖中繪示之一個元件或特徵與另一(多個)元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在 使用或操作時的不同定向。器件可另外定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述符可類似地加以相應解釋。
根據各種實施例，形成CFET。CFET包括下部奈米結構FET及上部奈米結構FET。隔離結構(亦稱為奈米結構隔離材料)形成於下部奈米結構FET之奈米結構與上部奈米結構FET之奈米結構之間。閘極介電材料及p型功函數材料形成於下部奈米結構FET及上部奈米結構FET之通道區周圍。隨後，使用(用含矽氣體執行的)處理(treatment)製程在p型功函數材料上方形成含矽鈍化層。移除奈米結構FET(例如，下部奈米結構FET、或上部奈米結構FET)中之第一者之通道區周圍的含矽鈍化層之第一部分，而奈米結構FET中之第二者之通道區周圍的含矽鈍化層之第二部分保留下來並用作(除功函數層以外的)第二功函數材料，以調整奈米結構FET中之第二者(例如，n型奈米結構FET)的臨界電壓。奈米結構FET中之第一者形成為p型奈米結構FET，奈米結構FET中之第二者形成為n型奈米結構FET。接下來，在下部奈米結構FET及上部奈米結構FET之通道區周圍形成閘極填充材料(例如，金屬材料)，以在一個步驟中形成共同金屬閘極(common metal gate)。與藉由回蝕製程移除上部金屬閘極、接著用最終上部金屬閘極進行替換的雙重金屬閘極製程不同，本揭示之方法在一個步驟中形成共同金屬閘極而無需進行上部閘極回蝕，這簡化了製程並避免了由上部 閘極回蝕製程引起的裝置損壞及性能下降。所揭示之方法亦消除了形成用於n型奈米結構FET的厚n型功函數材料的需要，從而提高了裝置積體密度。
第1圖繪示根據一些實施例的CFET示意圖之實例。第1圖係三維視圖，其中為了便於繪示而省略了CFET的一些特徵。
CFET包括多個垂直堆疊之奈米結構FET(例如，奈米線FET、奈米片FET、多橋通道(multi bridge channel，MBC)FET、奈米帶FET、閘極全環繞(GAA，gate-all-around)FET、或類似者)。舉例而言，CFET可包括第一裝置類型(例如，n型/p型)之下部奈米結構FET以及與第一裝置類型相反的第二裝置類型(例如，p型/n型)之上部奈米結構FET。具體地，CFET可包括下部PMOS電晶體以及上部NMOS電晶體，或者CFET可包括下部NMOS電晶體以及上部PMOS電晶體。奈米結構FET中之各者包括半導體奈米結構66(包括下部半導體奈米結構66L及上部半導體奈米結構66U)，其中半導體奈米結構66做為奈米結構FET的通道區(亦稱為通道層、半導體通道區、或半導體通道層)。半導體奈米結構66可係奈米片、奈米線、或類似者。下部半導體奈米結構66L用於下部奈米結構FET，上部半導體奈米結構66U用於上部奈米結構FET。奈米結構隔離材料(第1圖中未明確繪示，見第13圖中的100)可用於將上部半導體奈米結構66U與下部半導體奈米結構66L分離開並電隔離開。
閘極介電質132沿著半導體奈米結構66之頂表面、側壁、及底表面。閘電極134(包括下部閘電極134L及上部閘電極134U)在閘極介電質132上方並在半導體奈米結構66周圍。源極/汲極區108(包括下部磊晶源極/汲極區108L及上部磊晶源極/汲極區108U)設置於閘極介電質132及閘電極134之相對側上。源極/汲極區108可係指源極或汲極，單獨地或共同地取決於上下文。可形成隔離特徵以分離源極/汲極區108中之所需者及/或閘電極134中之所需者。舉例而言，下部閘電極134L可以可選地藉由隔離層與上部閘電極134U分離開。或者，下部閘電極134L可耦合至上部閘電極134U。此外，上部磊晶源極/汲極區108U可藉由一或多個介電層與下部磊晶源極區108L分離開。通道區、閘極、及源極/汲極區之間的隔離特徵允許垂直堆疊之電晶體，從而提高了裝置密度。因為CFET之垂直堆疊性質，所以示意圖亦可稱為堆疊電晶體(stacking transistors)或重疊電晶體(folding transistors)。
第1圖進一步繪示後續諸圖中使用的參考剖面。剖面A-A'平行於CFET之半導體奈米結構66之縱軸，且在例如CFET之源極/汲極區108之間的電流流動的方向上。剖面B-B'垂直於剖面A-A'並沿著CFET之閘電極134之縱軸。剖面C-C'平行於剖面B-B'並延伸穿過CFET之源極/汲極區108。為了清楚起見，後續諸圖參考這些參考剖面。
第2圖至第11圖、第12A圖、及第12B圖係根據實施例的處於各種製造階段的CFET裝置300之剖面圖。第2圖、第3圖、及第4圖係三維視圖，顯示與第1圖類似的三維視圖。第5圖、第6圖、第7A圖、及第12A圖繪示沿著與第1圖中參考剖面A-A'類似剖面的剖面圖。第7B圖、第8圖至第11圖及第12B圖繪示沿著與第1圖中參考剖面B-B'類似剖面的剖面圖。
在第2圖中提供基板50。基板50可係半導體基板，諸如體半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板、或類似者，其可經摻雜(例如，用p型或n型摻雜劑)或無摻雜。基板50可係晶圓，諸如矽晶圓。一般而言，SOI基板係在絕緣體層上形成的半導體材料之層。絕緣體層可係例如埋入式氧化物(buried oxide，BOX)層、氧化矽層、或類似者。絕緣體層安置於基板上，通常係矽基板或玻璃基板。亦可使用其他基板，諸如多層基板或梯度基板。在一些實施例中，基板50之半導體材料可包括矽；鍺；化合物半導體，包括碳摻雜矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦；或其組合物。
在基板50上方形成多層堆疊52。多層堆疊52包括交替的虛設層54(包括第一虛設層54A及第二虛設層54B)與半導體層56(包括下部半導體層56L及上部半導 體層56U)。下部半導體層56L及第一虛設層54A之子集設置於第二虛設層54B之下。上部半導體層56U及第一虛設層54A之另一子集設置於第二虛設層54B之上。如隨後更詳細地描述的，虛設層54將經移除且半導體層56將經圖案化以形成CFET之通道區。具體地，下部半導體層56L將經圖案化以形成CFET之下部奈米結構FET之通道區，上部半導體層56U將經圖案化以形成CFET之上部奈米結構FET之通道區。
多層堆疊52繪示為包括六個虛設層54及六個半導體層56。應理解，多層堆疊52可包括任意數目之虛設層54及半導體層56。多層堆疊52中之每一層可藉由諸如氣相磊晶(vapor phase epitaxy，VPE)或分子束磊晶(molecular beam epitaxy，MBE)的製程來生長，藉由諸如化學氣相沉積(chemical vapor deposition，CVD)或原子層沉積(atomic layer deposition，ALD)、或類似者的製程來沉積。
第一虛設層54A由第一半導體材料形成，第二虛設層54B由第二半導體材料形成。第一及第二半導體材料可選自基板50之候選半導體材料。隨後將更詳細地描述第一虛設層54A及第二虛設層54B之半導體材料。第一與第二半導體材料彼此具有高蝕刻選擇性。如此，在隨後的處理中，第二虛設層54B之材料可以比第一虛設層54A之材料更快的速度經移除。
半導體層56(包括下部半導體層56L及上部半導 體層56U)由一或多個半導體材料形成。半導體材料可選自基板50之候選半導體材料。在一些實施例中，半導體層56由IV-V族材料或III-V族材料形成。下部半導體層56L與上部半導體層56U可由相同的半導體材料形成，或者可由不同的半導體材料形成。在一些實施例中，下部半導體層56L及上部半導體層56U均由適合用於p型裝置及n型裝置的半導體材料，諸如矽形成。在一些實施例中，下部半導體層56L由適合用於p型裝置的半導體材料(諸如鍺或矽鍺)形成，而上部半導體層56U由適合用於n型裝置的半導體材料，諸如矽或碳摻雜矽形成。隨後將更詳細地描述半導體層56之半導體材料。半導體層56之半導體材料具有相對於虛設層54之半導體材料的高蝕刻選擇性。如此，在隨後的處理中，虛設層54之材料可以比半導體層56之材料更快的速度經移除。
多層堆疊52中之一些層可比多層堆疊52中之其他層厚。第二虛設層54B之厚度可不同於(例如，大於或小於)第一虛設層54A中之各者之厚度。在一些實施例中，第二虛設層54B具有大厚度，諸如比第一虛設層54A中之各者大的厚度。第二虛設層54B形成為大厚度允許在隨後的處理中更容易地移除第二虛設層54B。此外，半導體層56中之各者之厚度可不同於(例如，大於或小於)第一虛設層54A及/或第二虛設層54B中之各者之厚度。在一些實施例中，半導體層56中之各者可比虛設層54中之各者厚。
在一些實施例中，第一虛設層54A由具有第一鍺原子百分數的矽鍺形成，第二虛設層54B由具有高於第一鍺原子百分數的第二鍺原子百分數的矽鍺形成。第二鍺原子百分數與第一鍺原子百分數之間的差值可高於約30%，且可在約30%與約70%之間的範圍內。更高的鍺原子百分數允許以比蝕刻第一虛設層54A更快的速度蝕刻第二虛設層54B，並允許在隨後的蝕刻製程期間完全移除第二虛設層54B，如下文所述。
在第3圖中，在基板50中形成鰭片62，並在多層堆疊52中形成奈米結構64、66(包括第一虛設奈米結構64A、第二虛設奈米結構64B、下部半導體奈米結構66L、中間半導體奈米結構66M、及上部半導體奈米結構66U)。在一些實施例中，奈米結構64、66及鰭片62可藉由在多層堆疊52及基板50中蝕刻溝槽而分別形成於多層堆疊52中及基板50中。蝕刻可係任何可接受的蝕刻製程，諸如反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者、或其組合。蝕刻可係非等向性的。藉由蝕刻多層堆疊52形成奈米結構64、66可自第一虛設層54A界定第一虛設奈米結構64A、自第二虛設層54B界定第二虛設奈米結構64B、自下部半導體層56L中之一些界定下部半導體奈米結構66L、自上部半導體層56U中之一些界定上部半導體奈米結構66U、以及自下部半導體層56L中之一些及上部半導體層56U中之一些界定中間半導體奈米結構66M。第一 虛設奈米結構64A與第二虛設奈米結構64B可進一步統稱為虛設奈米結構64。下部半導體奈米結構66L與上部半導體奈米結構66U可進一步統稱為半導體奈米結構66。
如隨後更詳細地描述的，將移除虛設奈米結構64以形成CFET之通道區。具體地，下部半導體奈米結構66L將做為CFET之下部奈米結構FET的通道區。此外，上部半導體奈米結構66U將做為CFET之上部奈米結構FET的通道區。
中間半導體奈米結構66M係在第二虛設奈米結構64B直接之上/之下(例如，與之接觸)的半導體奈米結構66。取決於隨後形成之源極/汲極區的高度，中間半導體奈米結構66M可鄰接或可不鄰接任何源極/汲極區，並可做為或可不做為CFET的功能通道區。第二虛設奈米結構64B隨後將由隔離結構替換。隔離結構與中間半導體奈米結構66M可界定下部奈米結構FET及上部奈米結構FET之邊界。
鰭片62及奈米結構64、66可藉由任何適合的方法進行圖案化。舉例而言，可使用一或多個光學微影術製程(包括雙重圖案化或多重圖案化製程)來對鰭片62及奈米結構64、66進行圖案化。一般而言，雙重圖案化或多重圖案化製程將光學微影術與自對準製程相進行組合，從而允許產生具有例如比使用單一直接光學微影術製程可獲得的節距更小節距的圖案。舉例而言，在一個實施例中， 在基板上方形成犧牲層，並使用光學微影術製程進行圖案化。使用自對準製程在經圖案化犧牲層旁邊形成間隔物。接著移除犧牲層，接著可使用剩餘的間隔物對鰭片62及奈米結構64、66進行圖案化。在一些實施例中，遮罩(或其他層)可保留於奈米結構64、66上。
儘管鰭片62及奈米結構64、66中之各者繪示為在整個過程中具有恆定的寬度，但在其他實施例中，鰭片62及/或奈米結構64、66可具有錐形側壁，使得鰭片62及/或奈米結構64及66中之各者的寬度在朝向基板50的方向上連續增加。在此類實施例中，奈米結構64、66中之各者可具有不同的寬度且在剖面視圖中呈梯形。
在第4圖中，相鄰於鰭片62形成隔離區70。隔離區70可藉由在基板50、鰭片62、及奈米結構64、66上方以及相鄰鰭片62之間沉積絕緣材料來形成。絕緣材料可係諸如氧化矽的氧化物、氮化物、類似物、或其組合物，並可藉由高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition，HDP-CVD)、可流動化學氣相沉積(flowable chemical vapor deposition，FCVD)、類似者、或其組合形成。可使用藉由任何可接受製程形成的其他絕緣材料。在一些實施例中，絕緣材料係藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，則可執行退火製程。在實施例中，絕緣材料形成為使得過量的絕緣材料覆蓋奈米結構64、66。儘管絕緣材料繪示為單層，但一些實施例可利用多層。舉例而言， 在一些實施例中，可首先沿著基板50、鰭片62、及奈米結構64、66之表面形成襯裡(未單獨繪示)。此後，可在襯裡上方形成填充材料，諸如前述絕緣材料中之一者。
接著對絕緣材料施加移除製程，以移除奈米結構64、66上方的多餘絕緣材料。在一些實施例中，可利用平坦化製程，諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合、或類似者。平坦化製程暴露奈米結構64、66，使得在平坦化製程完成之後奈米結構64及66之頂表面與絕緣材料係平齊的。
接著使絕緣材料凹陷以形成隔離區70。絕緣材料凹陷使得鰭片62之上部部分自相鄰的隔離區70之間突出。此外，隔離區70之頂表面可具有如圖所示的平坦表面、凸表面、凹表面(諸如碟形)、或其組合。隔離區70之頂表面可藉由適當的蝕刻形成為平坦的、凸的、及/或凹的。可使用蝕刻製程，諸如對絕緣材料具有選擇性的蝕刻製程(例如，以比蝕刻鰭片62及奈米結構64、66之材料更快的速度選擇性地蝕刻絕緣材料)來使隔離區70凹陷。舉例而言，可使用例如使用稀氫氟(dHF)酸來移除氧化物。
在第4圖中，虛設介電層72形成於鰭片62及/或奈米結構64、66上。虛設介電層72可係例如氧化矽、氮化矽、其組合物、或類似物，並可根據可接受的技術來沉積或熱生長。在虛設介電層72上方形成虛設閘極層74，並在虛設閘極層74上方形成遮罩層76。虛設閘極層74可沉積於虛設介電層72上方，接著諸如藉由CMP進行平 坦化。遮罩層76可沉積於虛設閘極層74上方。虛設閘極層74可係導電或非導電材料，並可選自包括非晶矽、多晶矽(聚矽)、多晶矽鍺(聚SiGe)、或類似物的群組。虛設閘極層74可藉由物理氣相沉積(physical vapor deposition，PVD)、CVD、濺射沉積、或用於沉積被選材料的其他技術來沉積。虛設閘極層74可由對絕緣材料具有高蝕刻選擇性的其他材料形成。遮罩層76可包括例如氮化矽、氧氮化矽、或類似物。在所示實施例中，虛設介電層72覆蓋隔離區70，使得虛設介電層72在虛設閘極層74與隔離區70之間延伸。在另一實施例中，虛設介電層72僅覆蓋鰭片62及/或奈米結構64、66。
接下來，在第5圖中，使用可接受的光學微影術及蝕刻技術對遮罩層76進行圖案化以形成遮罩86。接著將遮罩86之圖案轉移至虛設閘極層74及虛設介電層72，以分別形成虛設閘極84及虛設介電質82。虛設閘極84與虛設介電質82統稱為虛設閘極堆疊85。虛設閘極84覆蓋奈米結構64、66之個別通道區。遮罩86之圖案可用於將虛設閘極84中之各者與相鄰虛設閘極84實體分離開。虛設閘極84亦可具有實質上垂直於個別鰭片62之長度方向的長度方向。遮罩86可以可選地在進行圖案化之後經移除，諸如藉由任何可接受的蝕刻技術。
在第5圖中，閘極間隔物90形成於奈米結構64、66上方以及遮罩86(若存在)、虛設閘極84、及虛設介電質82的暴露之側壁上。閘極間隔物90可藉由共形地形 成一或多個介電材料並隨後蝕刻介電材料來形成。可接受的介電材料可包括氧化矽、氮化矽、氧氮化矽、氧碳氮化矽、或類似物，其可藉由諸如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、或類似者的沉積製程來形成。可使用藉由任何可接受製程形成的其他介電材料。可執行任何可接受的蝕刻製程，諸如乾式蝕刻，以對介電材料進行圖案化。蝕刻可係非等向性的。在蝕刻時，介電材料具有留在虛設閘極84之側壁上的部分(從而形成閘極間隔物90)。鰭片間隔物亦可形成為形成閘極間隔物90的部分。
在奈米結構64、66及鰭片62中形成源極/汲極凹槽94。隨後將在源極/汲極凹槽94中形成磊晶源極/汲極區。源極/汲極凹槽94可延伸穿過奈米結構64、66並進入鰭片62中。鰭片62可經蝕刻，使得源極/汲極凹槽94之底表面設置於隔離區70之頂表面之上、之下、或與之平齊。源極/汲極凹槽94可藉由使用非等向性蝕刻製程，諸如RIE、NBE、或類似者蝕刻奈米結構64、66及基板50來形成。閘極間隔物90及虛設閘極84在用於形成源極/汲極凹槽94的蝕刻製程期間遮蔽奈米結構64、66及鰭片62的部分。可使用單個蝕刻製程或多個蝕刻製程來蝕刻奈米結構64、66及鰭片62中之每一層。在源極/汲極凹槽94達到所需深度之後，可使用定時蝕刻製程來終止對源極/汲極凹槽94的蝕刻。
接下來，在第6圖中，形成內部間隔物98及介電 隔離層100。形成內部間隔物98及介電隔離層100(亦稱為隔離結構100)可包括側向蝕刻虛設奈米結構64A並移除虛設奈米結構64B的蝕刻製程。蝕刻製程可係等向性的，並可對虛設奈米結構64之材料具有選擇性，使得虛設奈米結構64以比蝕刻半導體奈米結構66更快的速度經蝕刻。蝕刻製程亦可對虛設奈米結構64B之材料具有選擇性，使得虛設奈米結構64B以比蝕刻虛設奈米結構64A更快的速度經蝕刻。以這一方式，可在不完全移除虛設奈米結構64A的情況下自中間半導體奈米結構66M之間完全移除虛設奈米結構64B。在虛設奈米結構64B由具有高鍺原子百分數的鍺或矽鍺形成、虛設奈米結構64A由具有低鍺原子百分數的矽鍺形成、且半導體奈米結構66由不含鍺的矽形成的一些實施例中，蝕刻製程可包含使用氯氣的乾式蝕刻製程，有或沒有電漿。因為虛設閘極堆疊85包覆於半導體奈米結構66之側壁周圍(見第4圖)，所以虛設閘極堆疊85可支撐上部半導體奈米結構66U，使得上部半導體奈米結構66U在移除虛設奈米結構64B時不會塌陷。此外，儘管虛設奈米結構64A之側壁繪示為在蝕刻之後係直的，但側壁可係凹的或凸的。
內部間隔物98形成於凹陷之虛設奈米結構64A之側壁上，且介電隔離層100形成於中間半導體奈米結構66M之間。如隨後更詳細地描述的，隨後將在源極/汲極凹槽94中形成源極/汲極區，且虛設奈米結構64A將由對應閘極結構替換。內部間隔物98做為隨後形成之源極/汲極 區與隨後形成之閘極結構之間的隔離特徵。此外，內部間隔物98可用於防止後續蝕刻製程(諸如用於形成閘極結構的蝕刻製程)對後續形成之源極/汲極區的損壞。另一方面，介電隔離層100用於將上部半導體奈米結構66U(全體)與下部半導體奈米結構66L(全體)隔離開。此外，中間半導體奈米結構66M與介電隔離層100可界定下部奈米結構FET及上部奈米結構FET之邊界。
內部間隔物98及介電隔離層100可藉由在源極/汲極凹槽94中、虛設奈米結構64A之側壁上、以及中間半導體奈米結構66M之間共形地沉積絕緣材料、接著蝕刻絕緣材料來形成。絕緣材料可係非低k介電材料，其可係含碳介電材料，諸如氧碳氮化矽、氧碳化矽、或類似物。絕緣材料可藉由沉積製程，諸如ALD、CVD、或類似者來形成。絕緣材料之蝕刻可係非等向性的或等向性的。在蝕刻時，絕緣材料具有保留於虛設奈米結構64A之側壁中的部分(從而形成內部間隔物98)，並具有保留於中間半導體奈米結構66M之間的部分(由此形成介電隔離層100)。
同樣如第6圖所示，形成下部磊晶源極/汲極區108L及上部磊晶源極/汲極區108U。下部磊晶源極/汲極區108L形成於源極/汲極凹槽94之下部部分中。下部磊晶源極/汲極區108L與下部半導體奈米結構66L接觸，而不與上部半導體奈米結構66U接觸。內部間隔物98使下部磊晶源極/汲極區108L與虛設奈米結構64A電絕緣， 虛設奈米結構將在隨後的製程中用替換閘極來替換。
下部磊晶源極/汲極區108L磊晶地生長，並具有適合用於下部奈米結構FET之裝置類型(p型或n型)的導電型。當下部磊晶源極/汲極區108L係n型源極/汲極區時，個別材料可包括矽或碳摻雜矽，其摻雜有n型摻雜劑，諸如磷、砷、或類似物。當下部磊晶源極/汲極區108L係p型源極/汲極區時，個別材料可包括矽或矽鍺，其摻雜有p型摻雜劑，諸如硼、銦、或類似物。下部磊晶源極/汲極區108L可經原位摻雜，且可或可不植入有對應p型或n型摻雜劑。在下部磊晶源極/汲極區108L的磊晶生長期間，可遮蔽上部半導體奈米結構66U以防止在上部半導體奈米結構66U上的非所需磊晶生長。在生長下部磊晶源極/汲極區108L之後，接著可移除上部半導體奈米結構66U上的遮罩。
作為用於形成下部磊晶源極/汲極區108L的磊晶製程之結果，下部磊晶源極區/汲極區108L之上表面具有側向向外擴展超出奈米結構64及66之側壁的小平面。在一些實施例中，在磊晶製程完成之後，相鄰下部磊晶源極/汲極區108L保持分離開。在其他實施例中，這些小平面導致同一FET之相鄰下部磊晶源極/汲極區108L合併。
在下部磊晶源極/汲極區108L上方形成第一接觸蝕刻終止層(contact etch stop layer，CESL)112及第一層間介電質(interlayer dielectric，ILD)114。第一CESL 112可由對第一ILD 114之蝕刻具有高蝕刻 選擇性的介電材料，諸如氮化矽、氧化矽、氧氮化矽、或類似物形成，其可藉由任何適合的沉積製程，諸如CVD、ALD、或類似者形成。第一ILD 114可由介電材料形成，其可藉由任何適合的方法，諸如CVD、電漿增強CVD(plasma-enhanced CVD，PECVD)、或FCVD來沉積。第一ILD 114之可應用介電材料可包括磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼磷矽玻璃(BPSG)、無摻雜矽玻璃(USG)、氧化矽、或類似物。
形成製程可包括沉積共形CESL層，沉積用於第一ILD 114的材料，接著係平坦化製程，且接著係回蝕製程。在一些實施例中，首先蝕刻第一ILD 114，留下未蝕刻之第一CESL 112。接著執行非等向性蝕刻製程以移除第一CESL 112的高於凹陷之第一ILD 114的部分。在凹陷之後，上部半導體奈米結構66U之側壁經暴露。
接著在源極/汲極凹槽94之上部部分中形成上部磊晶源極/汲極區108U。上部磊晶源極/汲極區108U可自上部半導體奈米結構66U的暴露之表面磊晶生長。上部磊晶源極/汲極區108U之材料可選自用於形成下部源極/汲極區108L的材料之相同候選群組，這取決於上部磊晶源極區/汲極區108U之所需導電型。上部磊晶源極/汲極區108U之導電型可與下部磊晶源極/汲極區108L之導電型相反。舉例而言，可與下部磊晶源極/汲極區108L相反地摻雜上部磊晶源極/汲極區108U。上部磊晶源極/汲極區108U可經原位摻雜及/或植入有n型或p型摻雜劑。相 鄰上部源極/汲極區108U可在磊晶製程之後保持分離開或者可合併。
在形成磊晶源極/汲極區108U之後，形成第二CESL 122及第二ILD 124。材料及形成方法可分別類似於第一CESL 112及第一ILD 114之材料及形成方法，且在此不再詳細討論。形成製程可包括沉積用於第二CESL 122及第二ILD 124的層，並執行平坦化製程以移除對應層的多餘部分。在平坦化製程之後，第二ILD 124、第二CESL 122、閘極間隔物90、及遮罩86之頂表面共面(在製程變化內)。平坦化製程可使遮罩86保持未移除(如圖所示)，或者可移除遮罩86，在這種情況下，第二ILD 124之頂表面與虛設閘極堆疊85之頂表面平齊。
接下來，在第7A圖至第7B圖中，遮罩86(若尚未移除)經移除，例如，藉由CMP製程。接下來，在一或多個蝕刻步驟中移除虛設閘極堆疊85，使得在閘極間隔物90之間形成凹槽126。在一些實施例中，藉由非等向性乾式蝕刻製程來移除虛設閘極84及虛設介電質82。舉例而言，蝕刻製程可包括乾式蝕刻製程，其使用選擇性蝕刻虛設閘極84之材料的反應氣體。凹槽126中之各者暴露及/或上覆奈米結構64、66的部分，這些部分做為所得裝置中的通道區。奈米結構64、66的用作通道區的部分設置於下部磊晶源極/汲極區108L之相鄰對之間或上部磊晶源極/汲極區108U之相鄰對之間。在移除期間，虛設介電質82可在蝕刻虛設閘極84時用作蝕刻終止層。接著可 在移除虛設閘極84之後移除虛設介電質82。
接著移除第一虛設奈米結構64A之剩餘部分，以在半導體奈米結構66之間的區中形成開口128。第一虛設奈米結構64A之剩餘部分可藉由任何可接受的蝕刻製程來移除，蝕刻製程以比蝕刻半導體奈米結構66、內部間隔物98、及隔離結構100之材料更快的速度選擇性地蝕刻第一虛設奈米結構64A之材料。蝕刻可係等向性的。舉例而言，當第一虛設奈米結構64A由矽鍺形成、半導體奈米結構66由矽形成、內部間隔物98由氧碳氮化矽形成、且隔離結構100由氧碳氮化矽形成時，蝕刻製程可係使用四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)、或類似物的濕式蝕刻。在一些實施例中，執行修整製程(未單獨繪示)以減小半導體奈米結構66的暴露之部分的厚度並擴大開口128。第7B圖顯示第7A圖之CFET裝置300，但沿著第1圖之剖面B-B'。
接下來，在第8圖中，在奈米結構66之外表面處形成介面層162。在一些實施例中，介面層162由II-VI族材料之氧化物或IV族材料之氧化物形成。在所示實施例中，介面層162係奈米結構66之材料的氧化物，並藉由氧化製程(例如，熱氧化製程)形成。換言之，介面層162係藉由將奈米結構66之外部部分轉化(例如，氧化)成奈米結構66之材料的氧化物而形成的。結果，在所示實施例中，介面層162未形成於例如隔離結構100及隔離區70上。在其他實施例中，介面層162係藉由沉積製程(例如，CVD) 形成的，在這種情況下，介面層162亦形成於例如隔離結構100及隔離區70上。在一些實施例中，省略了介面層162。這些及其他變化完全旨在包括於本揭露之範疇內。作為實例，介面層162之厚度可在約0.5nm與約2nm之間。
接下來，在介面層162上方並沿著隔離結構100之側壁(例如，共形地)形成閘極介電層132，使得閘極介電層132共形地襯墊凹槽126及開口128。具體地，閘極介電層132形成於鰭片62之頂表面上；半導體奈米結構66之頂表面、側壁、及底表面上；沿著隔離結構100之側壁；以及沿著閘極間隔物90之側壁。閘極介電層132包覆於半導體奈米結構66的所有(例如，四個)側面周圍。閘極介電層132亦可形成於第二ILD 124及閘極間隔物90之頂表面上，且可形成於鰭片62之側壁上(例如，在隔離區70之頂表面在鰭片62之頂表面之下的實施例中)。
閘極介電層132可包括諸如氧化矽或金屬氧化物的氧化物、諸如金屬矽酸鹽的矽酸鹽、其組合物、其多層、或類似物。閘極介電層132可包括具有大於約7.0的k值的高介電常數(高k)材料，諸如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛、及其組合物的金屬氧化物或矽酸鹽。閘極介電層132之形成方法可包括分子束沉積(molecular-beam deposition，MBD)、ALD、PECVD、及類似者。作為實例，閘極介電層132之厚度可在約1nm與約5nm之間。
接下來，在閘極介電層132上共形且連續地形成覆蓋層166(其係可選的(optional))及功函數層168。覆蓋層166用於保護下伏閘極介電層132，且因此亦可稱為高k覆蓋層。覆蓋層166可使用諸如物理氣相沉積(physical vapor deposition，PVD)、CVD、ALD、PECVD、或類似者的適合形成方法由TiN、TiSiN、TaN、TaSiN、及類似物形成。在一些實施例中，省略了覆蓋層166。
功函數層(亦稱為功函數調諧層)由適合用於待形成之裝置類型(例如，n型或p型)的功函數材料(亦稱為功函數調諧金屬或功函數調諧材料)形成。p型功函數調諧金屬之實例包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、或其組合物。n型功函數調諧金屬之實例包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、或其組合物。功函數值與功函數層之材料組成相關聯，因此，選擇功函數層之材料以調諧其功函數值，從而在待形成之裝置中達成目標臨界電壓V t 。
在一些實施例中，功函數層168係p型功函數層，且由TiN形成。可執行適合的形成方法，諸如CVD、PVD、ALD、或類似者，以形成功函數層168。作為實例，功函數層168之厚度可係2.5nm或更小。
仍然參考第8圖，在功函數層168上形成鈍化層169，以共形地襯墊凹槽126。在所示實施例中，鈍化層 169形成於奈米結構66周圍、沿著隔離結構100之側壁、沿著鰭片62之頂表面及側壁、以及在隔離區70之上表面上。鈍化層169亦可形成為沿著閘極間隔物90之側壁、在第二ILD 124及閘極間隔物90之頂表面上。
在一些實施例中，藉由用含矽氣體處理功函數層168來形成鈍化層169(亦可稱為含矽鈍化層)。含矽氣體可係例如SiH4、Si2H6、或類似物。在一些實施例中，處理製程係熱製程，其中供應含矽氣體以與氣體形式的功函數層168接觸並反應，從而形成鈍化層169。在一些實施例中，處理製程係電漿製程，其中含矽氣體點燃成(ignited)含矽氣體之電漿，且含矽氣體之電漿與功函數層168反應以形成鈍化層169。
在實施例中，功函數層168由TiN形成，且在處理製程期間，自含矽氣體解離的原子與TiN結合以形成含矽鈍化層169。在一些實施例中，當最初藉由上述處理製程形成時，含矽鈍化層169係矽層，接著矽層藉由環境空氣中的氧(部分)氧化以形成氧化矽。因此，含矽鈍化層169包含氧化矽。注意，在一些實施例中，由於氧化矽係藉由氧擴散至含矽鈍化層169中而形成的，所以含矽鈍化層169中的氧濃度具有梯度。舉例而言，當沿著含矽鈍化層169之厚度方向(例如，垂直於奈米結構66之側壁的方向)量測時，含矽鈍化層169之表面部分(例如，暴露於環境的外部部分)具有最高氧濃度，而內部部分(例如，接觸功函數層168的部分)具有最低氧濃度。換言之，含矽鈍化 層169中的氧濃度(例如，氧的原子百分數)沿著厚度方向朝向功函數層168減小。在一些實施例中，在含矽鈍化層169與功函數層168之間的介面處氧的濃度為零。換言之，含矽鈍化層169之內部部分(例如，在含矽鈍化層169與功函數層168之間的介面處)可係最初形成之矽材料且不含氧。
在一些實施例中，形成含矽鈍化層169的處理製程在約200℃與約500℃之間的溫度下執行。在一些實施例中，處理製程之壓力在約3托與約10托之間，且處理製程之持續時間在約60秒與約600秒之間。作為實例，含矽鈍化層169之厚度小於1nm，諸如在約0.5nm與約1nm之間。處理製程可係在形成功函數層168之後執行的原位製程或非原位製程。處理製程可在ALD工具或CVD工具，例如，用於形成功函數層168的工具中執行。在所示實施例中，含矽鈍化層169填充(例如，完全填充)垂直相鄰奈米結構66之間的間隙、以及奈米結構66與鰭片62之間的間隙。
接下來，在第9圖中，形成虛設填充材料182，以填充凹槽126之下部部分。虛設填充材料182由介電材料形成，諸如基於SiOC的材料，其中基於SiOC的材料中碳之原子百分數(at%)在約0at%與約10at%之間，且基於SiOC材料中的氧的原子百分數在約0at%與約50at%之間。虛設填充材料182可使用諸如CVD、PECVD、FCVD、或類似者的適合形成方法來形成。可形成虛設填 充材料182以首先完全填充凹槽126，接著執行回蝕製程以使虛設填充材料182之上表面182U凹陷。在一些實施例中，在凹陷之後，虛設填充材料182之上表面182U在隔離結構100之上表面與下表面之間。換言之，虛設填充材料182覆蓋鈍化層169之下部部分並暴露鈍化層169之上部部分。
接下來，在虛設填充材料182上方並沿著鈍化層169之上部部分(例如，鈍化層169的設置於虛設填充材料182之上表面182U之上的部分)(例如，共形地)形成虛設襯裡層184。虛設襯裡層184由對虛設填充材料182具有高蝕刻選擇性的材料(例如，介電材料)形成。在一些實施例中，虛設襯裡層184由金屬氧化物，諸如氧化鋁或氧化鈦形成。可使用適合的沉積製程，諸如PVD、CVD、PECVD、ALD、或類似者來形成虛設襯裡層184。
接下來，在第10圖中，移除虛設填充材料182，以暴露鈍化層169的設置於虛設填充材料182之上表面182U(見第9圖)下方的下部部分。在所示實施例中，虛設襯裡層184的沿著虛設填充材料182之上表面182U的部分亦經移除。在一些實施例中，在奈米結構66上方(例如，直接上方)形成蝕刻遮罩(未繪示)，以覆蓋(例如，保護)奈米結構66免受隨後之蝕刻製程的影響。執行第一蝕刻製程(其係非等向性蝕刻製程)，以移除虛設襯裡層184的沿著虛設填充材料182之上表面182U的部分。接下來，執行第二蝕刻製程(其係使用對虛設填充材料182具有選 擇性(例如，具有更高蝕刻速度)的蝕刻劑的選擇性蝕刻製程)，以移除虛設填充材料182而不實質上侵蝕其他材料。第二蝕刻製程可係非等向性的或等向性的。在其他實施例中，使用蝕刻遮罩執行單一非等向性蝕刻製程以移除虛設填充材料182及虛設襯裡層184的沿著虛設填充材料182之上表面182U的部分。在移除虛設填充材料182之後，虛設襯裡層184覆蓋鈍化層169之上部部分並暴露鈍化層169之下部部分。
接下來，在第11圖中，移除鈍化層169的暴露之下部部分(例如，未由虛設襯裡層184覆蓋的部分)，隨後移除虛設襯裡層184。
在一些實施例中，執行使用對鈍化層169具有選擇性(例如，具有更高蝕刻速度)的蝕刻劑的蝕刻製程，以移除鈍化層169的暴露之下部部分而不實質上侵蝕其他材料。蝕刻製程可係等向性的。接下來，執行使用對虛設襯裡層184具有選擇性(例如，具有更高蝕刻速度)的蝕刻劑的另一蝕刻製程，以移除虛設襯裡層184而不實質上侵蝕其他材料。用於移除虛設襯裡層184的蝕刻製程可係等向性蝕刻製程。
在移除鈍化層169的暴露之下部部分及虛設襯裡層184之後，隔離結構100之下的奈米結構66L/66M由功函數層168(例如，p型功函數層)圍繞，且隔離結構100之上的奈米結構66U/66M由功函數層168及鈍化層169之上部部分圍繞。在第11圖之實例中，待形成於CFET 裝置300中的下部奈米結構FET係p型電晶體，且功函數層168(例如，p型功函數層)係用於p型電晶體的功函數調諧層；待形成於CFET裝置300中的上部奈米結構FET係n型電晶體，且功函數層168(例如，p型功函數層)與鈍化層169(例如，含矽鈍化層)一起用作n型電晶體的功函數調諧層，以調諧n型電晶體之臨界電壓V t 。
接下來，如第12B圖中所示，在凹槽126中形成閘極填充材料164，以填充(例如，完全填充)或過度填充凹槽126。可執行諸如CMP的平坦化製程，以移除閘極填充材料164之多餘部分，這些多餘部分設置於第二ILD124之上表面上方及閘極間隔物90之上表面上方。在平坦化製程之後，閘極填充材料164的在虛線135之下的剩餘部分與功函數層168的在虛線135之下的剩餘部分可統稱為下部奈米結構FET之下部閘極134L；閘極填充材料164的在虛線135之上的剩餘部分、功函數層168的在虛線135之上的剩餘部分、以及鈍化層169可統稱為上部奈米結構FET之上部閘極134U。虛線135在隔離結構100之上表面與下表面之間，並用作上部閘電極134U與下部閘電極134L之間的概念劃界，但應理解，閘極填充材料164自上部閘電極134U至下部閘電極134L無介面地連續延伸。介面層162(若形成)、閘極介電層132(亦稱為閘極介電層)、覆蓋層166(若形成)、及對應閘電極134(包括上部閘電極134U及/或下部閘電極134L)可統稱為CFET裝置300之「閘極結構」。
第12A圖繪示第12B圖之CFET裝置300，但沿著剖面A-A'。注意，為了簡化並避免混亂，在第12A圖中未繪示上部閘電極134U及下部閘電極134L之細節(例如，子層)。此外，未繪示介面層162及覆蓋層166，但應理解，可形成這些層，如第12B圖中所示。
在一些實施例中，閘極填充材料164係含金屬導電材料，諸如鎢、鈦、氮化鈦、鉭、氮化鉭、碳化鉭、鋁、釕、鈷、其組合物、其多層、或類似物。適合的形成方法，諸如CVD、PVD、PECVD、或類似者，可用於形成閘極填充材料164。
注意，在第12B圖中，閘極填充材料164自上部閘電極134U連續延伸至下部閘電極134L，例如，自奈米結構66之最上表面(例如，最上奈米結構66U之上表面)連續延伸至奈米結構66之最下表面(例如，最下奈米結構66L之下表面)。具體而言，在上部閘電極134U與下部閘電極134L之間不形成介電層來將其分離開。上部閘電極134U與下部閘電極134L可統稱為CFET裝置300之共同金屬閘極。在第12B圖之實例中，閘極填充材料164接觸(例如，實體接觸)上部閘電極134U之含矽鈍化層169，並接觸(例如，實體接觸)下部閘電極134L之功函數層168。
以上揭示的用於形成共同金屬閘極的方法具有許多優點。舉例而言，習知n型金屬閘極通常需要帶有額外覆蓋層(其可為約1nm厚)的厚(例如，厚於3nm)的n 型功函數調諧層(例如，TiAl)，以為n型金屬閘極提供足夠低的功函數。厚n型功函數調諧層及覆蓋層可增加金屬閘極之尺寸，這會降低積體密度並提高裝置成本。相反，本文揭示之方法使用薄功函數層168(例如，p型功函數調諧材料)及鈍化層169作為n型金屬閘極之功函數調諧層，這會減小n型金屬閘極中的功函數層之厚度，從而避免上述問題。此外，藉由使用雙層結構用於n型金屬閘極之功函數調諧材料(例如，168及169)，達成了n型金屬閘極之較佳臨限值調諧能力。
本文揭示之方法的另一優點係，形成上部閘電極134U及下部閘電極134L而無需移除及替換上部金屬閘極。為了理解這一優點，考慮一參考方法，其中在第7A圖及第7B圖之處理之後，在上部奈米結構FET及下部奈米結構FET兩者中形成第一類型(例如，p型)之金屬閘極。接著，例如藉由蝕刻製程來移除上部奈米結構FET之閘電極。接下來，在下部奈米結構FET之閘電極之上表面上形成介電層，以將下部閘電極與隨後形成之上部閘電極隔離開。在形成介電層之後，形成用於上部奈米結構FET的第二類型(例如，n型)之閘極。在參考方法中，移除上部奈米結構FET之閘電極的蝕刻製程可能損壞下伏結構(例如，下部奈米結構FET之閘極)，且可能導致裝置故障。所揭示之用於形成共同金屬閘極的方法消除了移除上部奈米結構FET之閘電極的需要，從而避免了對裝置的損壞。由於更簡單及更少的處理步驟，所揭示之方法亦減少了製造時 間及成本。
如熟習此項技術者容易理解的，在第12A圖及第12B圖之處理之後可執行額外的處理，以完成CFET裝置300之製造。舉例而言，可形成源極/汲極接觸插座、閘極接觸插座、及互連結構，以互連所形成之電氣組件並形成功能電路。此處不再討論細節。
第13圖至第15圖繪示根據另一實施例的處於各種製造階段的CFET裝置300A。第13圖至第15圖之處理可替換第9圖至第11圖、第12A圖、及第12B圖之處理。換言之，第2圖至第8圖及第13圖至第15圖繪示用於製造CFET裝置300A的各種處理步驟。
第13圖之處理跟著第8圖之處理。在第13圖中，在鈍化層169上方形成虛設填充材料182。可形成虛設填充材料182以首先完全填充凹槽126，接著執行回蝕製程以使虛設填充材料182之上表面182U凹陷。在一些實施例中，在凹陷之後，虛設填充材料182之上表面182U在隔離結構100之上表面與下表面之間。換言之，虛設填充材料182覆蓋鈍化層169之下部部分並暴露鈍化層169之上部部分。
接下來，在第14圖中，使用對鈍化層169具有選擇性(例如，具有更高的蝕刻速度)的蝕刻劑執行選擇性蝕刻製程，從而移除鈍化層169的暴露之上部部分，而不實質上侵蝕其他材料。接下來，例如，藉由使用對虛設填充材料182具有選擇性(例如，具有更高的蝕刻速度)的蝕 刻劑執行選擇性蝕刻製程來移除虛設填充材料182。在移除虛設填充材料182之後，設置於隔離結構100之上的奈米結構66U/66M周圍的功函數層168經暴露，且設置於隔離結構100之下的奈米結構66L/66M周圍的功函數層168由鈍化層169之下部部分覆蓋。
接下來，在第15圖中，在凹槽126中形成閘極填充材料164，以填充(例如，完全填充)或過度填充凹槽126。可執行諸如CMP的平坦化製程，以移除閘極填充材料164之多餘部分，這些多餘部分設置於第二ILD 124之上表面上方及閘極間隔物90之上表面上方。在平坦化製程之後，閘極填充材料164的在虛線135之上的剩餘部分與虛線135之上的功函數層168可統稱為上部奈米結構FET之上部閘電極134U；閘極填充材料164的在虛線135之下的剩餘部分、虛線135之下的功函數層168、以及鈍化層169可統稱為下部奈米結構FET之下部閘電極134L。虛線135在隔離結構100之上表面與下表面之間，並用作上部閘電極134U與下部閘電極134L之間的概念劃界。
注意，在第15圖之實例中，上部奈米結構FFT係p型FET，下部奈米結構FET係n型FET。虛線135之下的功函數層168與鈍化層169一起用作下部奈米結構FET之下部閘電極134L的功函數調諧材料。
第15圖顯示CFET裝置300A的沿著第1圖之剖面B-B'的剖面圖。CFET裝置300A沿著第1圖之剖 面A-A'的對應剖面圖與第12A圖相同或相似，此處不再重複細節。注意，如上所述，CFET裝置300A之上部閘電極140U及下部閘電極140L各個包含來自CFET裝置300之上部閘電極140U及下部閘電極140L的材料之不同子層。
實施例可達成優點。藉由使用功函數層168及鈍化層169作為n型FET之功函數調諧材料，所揭示之方法消除了形成用於n型FET的厚n型功函數調諧層的需要，從而提高了積體密度並降低了裝置成本。此外，所揭示之方法不需要移除及替換上部閘電極的處理步驟，從而簡化了製造製程，降低了成本，並避免了由用於移除上部閘電極所用的蝕刻製程引起的裝置損壞。
第16圖係根據一些實施例的形成CFET裝置的方法1000之流程圖。應理解，第16圖中所示的實施例方法僅係許多可能的實施例中之一實例。一般技藝人士將認識到許多變化、替代及修改。舉例而言，如第16圖中所示的各種步驟可經添加、移除、替換、重新配置、或重複。
參考第16圖，在方塊1010處，形成垂直堆疊於鰭片上方的複數個通道區。在方塊1020處，在複數個通道區之第一子集與複數個通道區之第二子集之間形成隔離結構。在方塊1030處，在複數個通道區及隔離結構周圍形成閘極介電材料。在方塊1040處，在閘極介電材料周圍形成功函數材料。在方塊1050處，在功函數材料周圍形成含矽鈍化層。在方塊1060處，在形成含矽鈍化層之 後，移除含矽鈍化層的設置於複數個通道區之第一子集周圍的第一部分，並保留含矽鈍化層的設置於複數個通道區之第二子集周圍的第二部分。在方塊1070處，在移除含矽鈍化層之第一部分之後，在複數個通道區周圍形成閘極填充材料。
在實施例中，一種形成互補式場效電晶體(complementary field-effect transistor，CFET)裝置的方法包括：形成垂直堆疊於鰭片上方的複數個通道區；在複數個通道區之第一子集與複數個通道區之第二子集之間形成隔離結構；在複數個通道區及隔離結構周圍形成閘極介電材料；在閘極介電材料周圍形成功函數材料；在功函數材料周圍形成含矽鈍化層；在形成含矽鈍化層之後，移除含矽鈍化層的設置於複數個通道區之第一子集周圍的第一部分，並保留含矽鈍化層的設置於複數個通道區之第二子集周圍的第二部分；以及在移除含矽鈍化層之第一部分之後，在複數個通道區周圍形成閘極填充材料。在實施例中，閘極填充材料由導電材料形成，其中閘極填充材料自複數通道區的背離鰭片的最上表面連續延伸至複數個通道區的面對鰭片的最下表面。在實施例中，閘極填充材料接觸設置於複數個通道區之第二子集周圍的含矽鈍化層，並接觸複數個通道區之第一子集周圍的功函數材料。在實施例中，方法進一步包括：在複數個通道區之第一子集之相對末端上形成第一源極/汲極區；在複數個通道區之第二子集的相對末端上形成第二源極/汲極區，其中第一源 極/汲電區與第二源極/汲極區係不同類型之源極/汲極區；以及在第一源極/汲極區與第二源極/汲電區之間形成介電層並將第一源極/汲極區與第二源極/汲電區分離開。在實施例中，功函數材料係p型功函數材料，其中第一源極/汲極區係p型源極/汲極區，第二源極/源極區係n型源極/汲極區。在實施例中，形成含矽鈍化層包含用含矽氣體處理功函數材料。在實施例中，處理功函數材料包含使用含矽氣體執行熱製程或電漿製程以處理功函數材料。在實施例中，複數個通道區之第二子集在複數個通道區之第一子集與鰭片之間。在實施例中，移除含矽鈍化層之第一部分包含：形成虛設填充材料以覆蓋含矽鈍化層的在複數個通道區之第二子集周圍的第二部分，其中含矽鈍化層的在複數個通道區之第一子集周圍的第一部分由虛設填充材料暴露；在形成虛設填充材料之後，移除含矽鈍化層的暴露之第一部分；以及在移除含矽鈍化層的暴露之第一部分之後，移除虛設填充材料。在實施例中，複數個通道區之第一子集在複數個通道區之第二子集與鰭片之間。在實施例中，移除含矽鈍化層之第一部分包含：形成虛設填充材料以覆蓋含矽鈍化層的在複數個通道區之第一子集周圍的第一部分，其中含矽鈍化層的在複數個通道區之第二子集周圍的第二部分由虛設填充材料暴露；在形成虛設填充材料之後，在虛設填充材料上方形成虛設襯裡層，其中虛設襯裡層形成以覆蓋含矽鈍化層之第二部分；在形成虛設襯裡層之後，移除虛設填充材料以暴露含矽鈍化層之第一部分；在移除 虛設填充材料之後，使用虛設襯裡層作為蝕刻遮罩選擇性地移除含矽鈍化層之第一部分；以及在移除含矽鈍化層之第一部分之後，移除虛設襯裡層。
在實施例中，一種形成互補式場效電晶體(complementary field-effect transistor，CFET)裝置的方法，該方法包括：形成在基板之上突出的鰭片；在鰭片上方形成第一複數個通道區及第二複數個通道區，其中第一複數個通道區與第二複數個通道區沿著垂直於基板之主上表面的垂直方向對準；在第一複數個通道區及第二複數個通道區周圍形成閘極介電層；在閘極介電層周圍形成功函數層；使用含矽氣體在功函數層周圍形成鈍化層；在形成鈍化層之後，使用犧牲材料覆蓋鈍化層的設置於第二複數個通道區周圍的第二部分，其中藉由犧牲材料暴露鈍化層的設置於第一複數個通道區周圍的第一部分；移除鈍化層的暴露之第一部分；以及在移除鈍化層的暴露之第一部分之後，在第一複數個通道區及第二複數個通道區周圍形成閘極填充材料。在實施例中，功函數層係p型功函數層。在實施例中，方法進一步包括：在第一複數個通道區之相對末端上形成p型源極/汲極區；以及在第二複數個通道區之相對末端上形成n型源極/汲極區，其中p型源極/汲極區與n型源極/汲極區沿著垂直方向對準。在實施例中，第一複數個通道區設置於第二複數個通道區與鰭片之間。在實施例中，方法進一步包括：在第一複數個通道區中之相鄰通道區之間以及在第二複數個通道區中之相鄰通 道區之間形成內部間隔物；以及在第一複數個通道區與第二複數個通道區之間形成隔離結構。
在實施例中，一種互補式場效電晶體(complementary field-effect transistor，CFET)裝置包括：在基板之上突出的鰭片；在鰭片上方的p型源極/汲極區；在p型源極/汲極區之間的第一通道區；在鰭片上方的n型源極/汲極區；在n型源極/汲極區之間的第二通道區；以及在鰭片上方、在第一通道區周圍、且在第二通道區周圍的閘極結構，其包含：在第一通道區及第二通道區周圍的閘極介電材料；在閘極介電材料周圍的功函數材料；在第二通道區周圍覆蓋功函數材料的含矽鈍化層，其中在第一通道區周圍的功函數材料由含矽鈍化層暴露；以及在第一通道區及第二通道區周圍的閘極填充材料，其中閘極填充材料自第一通道區連續延伸至第二通道區。在實施例中，p型源極/汲極區及n型源極/汲極區沿著垂直於基板之主上表面的垂直方向堆疊。在實施例中，閘極填充材料接觸含矽鈍化層並接觸在第一通道區周圍的功函數材料。在實施例中，第一通道區在第二通道區與基板之間。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本 文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。
66L:下部半導體奈米結構
66U:上部半導體奈米結構
108L:下部磊晶源極/汲極區
108U:上部磊晶源極/汲極區
132:閘極介電質
134L:下部閘電極
134U:上部閘電極

Claims (10)

  1. 一種形成一互補式場效電晶體裝置的方法，該方法包含：在一鰭片上方形成垂直堆疊的複數個通道區；在該些通道區之一第一子集與該些通道區之一第二子集之間形成一隔離結構；在該些通道區及該隔離結構周圍形成一閘極介電材料；在該閘極介電材料周圍形成一功函數材料；在形成該功函數材料之後，在該功函數材料周圍形成一含矽鈍化層；在形成該含矽鈍化層之後，移除該含矽鈍化層之設置於該些通道區之該第一子集周圍的一第一部分，並保留該含矽鈍化層之設置於該些通道區之該第二子集周圍的一第二部分；及在移除該含矽鈍化層之該第一部分之後，在該些通道區周圍形成一閘極填充材料。
  2. 如請求項1所述之方法，更包含：在該些通道區之該第一子集的相對末端上形成第一源極/汲極區；在該些通道區之該第二子集的相對末端上形成第二源極/汲極區，其中該第一源極/汲電區與該第二源極/汲極區係不同類型之源極/汲極區；及在該第一源極/汲極區與該第二源極/汲電區之間形成一 介電層，並將該第一源極/汲極區與該第二源極/汲電區分離開。
  3. 如請求項1所述之方法，其中形成該含矽鈍化層包含：用一含矽氣體處理該功函數材料。
  4. 如請求項1所述之方法，其中該些通道區之該第二子集在該些通道區之該第一子集與該鰭片之間。
  5. 如請求項1所述之方法，其中該些通道區之該第一子集在該些通道區之該第二子集與該鰭片之間。
  6. 一種形成一互補式場效電晶體裝置的方法，該方法包含：形成在一基板上方突出的一鰭片；在該鰭片上方形成一第一複數個通道區及一第二複數個通道區，其中該第一複數個通道區與該第二複數個通道區沿著垂直於該基板之一主上表面的一垂直方向對準；在該第一複數個通道區及該第二複數個通道區周圍形成一閘極介電層；在該閘極介電層周圍形成一功函數層；在形成該功函數層之後，使用一含矽氣體在該功函數層周圍形成一鈍化層；在形成該鈍化層之後，使用一犧牲材料覆蓋該鈍化層的 設置於該第二複數個通道區周圍的一第二部分，其中該鈍化層的設置於該第一複數個通道區周圍的該第一部分由該犧牲材料暴露；移除該鈍化層的該暴露之第一部分；及在移除該鈍化層的該暴露之第一部分之後，在該第一複數個通道區及該第二複數個通道區周圍形成一閘極填充材料。
  7. 如請求項6所述之方法，更包含：在該第一複數個通道區中之多個相鄰者之間以及在該第二複數個通道區中之多個相鄰者之間形成多個內部間隔物；及在該第一複數個通道區與該第二複數個通道區之間形成一隔離結構。
  8. 一種互補式場效電晶體裝置，包含：一鰭片，在一基板之上突出；p型源極/汲極區，在該鰭片上方；多個第一通道區，在該些p型源極/汲極區之間；n型源極/汲極區，在該鰭片上方；多個第二通道區，在該些n型源極/汲極區之間；及一閘極結構，在該鰭片上方、在該些第一通道區周圍、且在該些第二通道區周圍，該閘極結構包含：一閘極介電材料，在該些第一通道區及該些第二通道 區周圍；一功函數材料，在該閘極介電材料周圍；一含矽鈍化層，覆蓋該些第二通道區周圍的該功函數材料，其中該含矽鈍化層包含氧，其中在該些第一通道區周圍的該功函數材料由該含矽鈍化層暴露；及一閘極填充材料，在該些第一通道區及該些第二通道區周圍，其中該閘極填充材料自該些第一通道區連續延伸至該些第二通道區。
  9. 如請求項8所述之互補式場效電晶體裝置，其中該些p型源極/汲極區及該些n型源極/汲極區沿著垂直於該基板之一主上表面的一垂直方向堆疊。
  10. 如請求項8所述之互補式場效電晶體裝置，其中該閘極填充材料接觸該含矽鈍化層並接觸在該些第一通道區周圍的該功函數材料。
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