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TWI871607B - 半導體記憶體裝置 - Google Patents

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TWI871607B
TWI871607B TW112112660A TW112112660A TWI871607B TW I871607 B TWI871607 B TW I871607B TW 112112660 A TW112112660 A TW 112112660A TW 112112660 A TW112112660 A TW 112112660A TW I871607 B TWI871607 B TW I871607B
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盧知訓
金範書
金成吉
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體記憶體裝置，可包含：基底，包含在基底上由元件隔離層限定的主動區域；字元線，與主動區域交叉且在第一方向上延伸；位元線，在基底上與主動區域交叉且在第二方向上延伸；以及位元線接觸件，直接連接至位元線及主動區域。位元線接觸件可位於基底與位元線之間。位元線接觸件可包含直接連接至主動區域的下部位元線接觸件及位於下部位元線接觸件上且與下部位元線接觸件接觸的上部位元線接觸件。下部位元線接觸件的上部表面在第二方向上的寬度可大於上部位元線接觸件的下部表面在第二方向上的寬度。

Description

半導體記憶體裝置
相關申請案的交叉參考
本申請案主張2022年4月6日在韓國智慧財產局申請的韓國專利申請案第10-2022-0042766號的優先權及自所述申請案產生的所有權益，所述申請案的全部內容以引用方式併入本文中。
本揭露是關於一種半導體記憶體裝置及其製造方法，且更具體而言，是關於一種具有彼此相交的多個線路及節點墊的半導體記憶體裝置及其製造方法。
隨著半導體元件愈來愈高度整合，個別電路圖案變得更小型化，以便在同一區域上實施更多半導體元件。亦即，隨著半導體元件的整合程度增加，半導體元件的組件的設計規則逐漸減少。
在高度按比例縮放的半導體元件中，形成多個線路及插入於所述線路之間的多個內埋接觸件BC的製程可變得愈來愈複雜及困難。
本揭露的態樣提供一種能夠改良可靠性及效能的半導體記憶體裝置。
本揭露的態樣亦提供一種用於製造能夠改良可靠性及效能的半導體裝置的方法。
然而，本揭露的態樣不限於本文中所闡述的彼等態樣。藉由參考下文給出的本揭露的詳細描述，本揭露的上述及其他態樣對於本揭露涉及的所屬領域中具通常知識者而言將變得更顯而易見。
根據本發明概念的實施例，半導體記憶體裝置可包含：基底；元件隔離層，位於基底上，元件隔離層限定基底的主動區域；字元線，與主動區域交叉，字元線在第一方向上延伸；位元線，與主動區域交叉，位元線在基底上在第二方向上延伸，第二方向不同於第一方向；以及位元線接觸件，直接連接至位元線及主動區域，位元線接觸件位於基底與位元線之間。位元線接觸件可包含直接連接至主動區域的下部位元線接觸件及下部位元線接觸件上的上部位元線接觸件。下部位元線接觸件可與上部位元線接觸件接觸。下部位元線接觸件的上部表面在第二方向上的寬度可大於上部位元線接觸件的下部表面在第二方向上的寬度。
根據本發明概念的實施例，半導體記憶體裝置可包含：基底；元件隔離層，位於基底上，元件隔離層限定基底的主動區域，基底的主動區域包含第一部分及第二部分，第一部分位於主動區域的中心區處，且第二部分位於主動區域的兩側處；位元線，在基底上在第一方向上延伸；位元線接觸件，位於基底與位元線之間，位元線接觸件直接連接至主動區域的第一部分，位元線接觸件包含下部接觸區域及下部接觸區域上的上部接觸區域；以及位元線間隔件，位於位元線接觸件的下部接觸區域上，位元線間隔件沿著位元線接觸件的上部接觸區域的側壁及位元線的側壁延伸。在下部接觸區域與上部接觸區域之間的邊界處，下部接觸區域在第二方向上的寬度可大於上部接觸區域在第二方向上的寬度。
根據本發明概念的實施例，半導體記憶體裝置可包含：基底；元件隔離層，位於基底上，元件隔離層限定基底的主動區域，主動區域在第一方向上延伸，主動區域包含第一部分及第二部分，第一部分位於主動區域的中心區處，且第二部分位於主動區域的兩側處；字元線，位於基底及元件隔離層上，字元線在第二方向上延伸且橫跨主動區域的第一部分與主動區域的第二部分；位元線接觸件，連接至主動區域的第一部分；節點連接墊，位於基底上且連接至主動區域的第二部分；位元線，連接至位元線接觸件且在第三方向上延伸，位元線位於位元線接觸件上；以及電容器，位於節點連接墊上且連接至節點連接墊。位元線接觸件可包含直接連接至主動區域的第一部分的下部位元線接觸件及下部位元線接觸件上的上部位元線接觸件。下部位元線接觸件可與上部位元線接觸件接觸。下部位元線接觸件的上部表面在第三方向上的寬度可大於上部位元線接觸件的下部表面在第三方向上的寬度。
圖1為根據一些實例實施例的半導體記憶體裝置的示意性佈局。圖2為僅示出圖1的字元線及主動區域的佈局。圖3為沿著圖1的線A-A截取的實例橫截面圖。圖4為沿著圖1的線B-B截取的實例橫截面圖。圖5為圖3的部分P的放大圖。圖6為圖4的部分Q的放大圖。圖7為示意性地示出沿著圖5的掃描線的雜質濃度的視圖。
在根據一些實例實施例的半導體記憶體裝置的圖式中，示出動態隨機存取記憶體（dynamic random access memory；DRAM），但本揭露不限於此。
參考圖1及圖2，根據一些實例實施例的半導體記憶體裝置可包含多個主動區域ACT。
單元主動區域ACT可由形成於基底（圖3中的100）中的單元元件隔離層105限定。由於半導體記憶體裝置的設計規則減少，因此單元主動區域ACT可如所示出以對角線或斜線的條形狀安置。舉例而言，單元主動區域ACT可在第三方向DR3上延伸。
可安置在第一方向DR1上跨單元主動區域ACT延伸的多個閘極電極。多個閘極電極可延伸為彼此平行。多個閘極電極可為例如多個字元線WL。字元線WL可以相等間隔安置。可根據設計規則判定字元線WL的寬度或字元線WL之間的間隔。
各單元主動區域ACT可由在第一方向DR1上延伸的兩個字元線WL劃分成三個部分。單元主動區域ACT可包含儲存連接部分103b及位元線連接部分103a。位元線連接部分103a可定位於單元主動區域ACT的中心部分處，且儲存連接部分103b可定位於單元主動區域ACT的末端部分處。
舉例而言，位元線連接部分103a可為連接至位元線BL的區域，且儲存連接部分103b可為連接至資訊儲存部分（圖4中的190）的區域。換句話說，位元線連接部分103a可對應於共用汲極區域，且儲存連接部分103b可對應於源極區域。各字元線WL及鄰近各字元線WL的位元線連接部分103a及儲存連接部分103b可構成電晶體。
在與字元線WL正交的第二方向DR2上延伸的多個位元線BL可安置於字元線WL上。多個位元線BL可延伸為彼此平行。位元線BL可以相等間隔安置。可根據設計規則判定位元線BL的寬度或位元線BL之間的間隔。
第四方向DR4可與第一方向DR1、第二方向DR2以及第三方向DR3正交。第四方向DR4可為基底100的厚度方向。
根據一些實例實施例的半導體記憶體裝置可包含形成於單元主動區域ACT上的各種接觸件配置。各種接觸件配置可包含例如直接接觸件DC、節點墊XP、著陸墊LP以及類似者。
此處，直接接觸件DC可指將單元主動區域ACT電連接至位元線BL的接觸件。節點墊XP可為將單元主動區域ACT連接至電容器的下部電極（圖4中的191）的連接墊。歸因於配置結構，節點墊XP與單元主動區域ACT之間的接觸區域可較小。因此，可引入導電著陸墊LP以增加與單元主動區域ACT的接觸區域及與電容器的下部電極（圖4中的191）的接觸區域。
著陸墊LP可安置於節點墊XP與電容器的下部電極（圖4中的191）之間。藉由經由著陸墊LP之引入來增加接觸區域，單元主動區域ACT與電容器的下部電極191之間的接觸電阻可減小。
直接接觸件DC可連接至位元線連接部分103a。節點墊XP可連接至儲存連接部分103b。
由於節點墊XP安置於單元主動區域ACT的兩個末端部分處，著陸墊LP可鄰近於單元主動區域ACT的兩個末端安置且與節點墊XP至少部分地重疊。換句話說，節點墊XP可經形成以在彼此相鄰的字元線WL之間及在彼此相鄰的位元線BL之間與單元主動區域ACT及單元元件隔離層（圖4中的105）重疊。
字元線WL可形成於內埋於基底100中的結構中。字元線WL可跨直接接觸件DC或節點墊XP之間的單元主動區域ACT安置。如所示出，兩個字元線WL可跨一個單元主動區域ACT安置。由於單元主動區域ACT在第三方向DR3上延伸，因此字元線WL可與單元主動區域ACT具有小於90度的角度。
直接接觸件DC及節點墊XP可對稱地安置。因此，直接接觸件DC及節點墊XP可安置於沿著第一方向DR1及第二方向DR2的直線上。同時，不同於直接接觸件DC及節點墊XP，著陸墊LP可在其中位元線BL延伸的第二方向DR2上以Z字形形狀安置。另外，著陸墊LP可經安置以在其中字元線WL延伸的第一方向DR1上與各位元線BL的同一側部分重疊。
舉例而言，第一線的著陸墊LP中的各者可與對應位元線BL的左側重疊，且第二線的著陸墊LP中的各者可與對應位元線BL的右側重疊。
參考圖1至圖7，根據一些實例實施例的半導體記憶體裝置可包含多個單元閘極結構110、多個位元線結構140ST、多個節點連接墊125、多個位元線接觸件146以及資訊儲存部分190。
基底100可為矽基底或絕緣體上矽（silicon-on-insulator；SOI）。不同於此，基底100可包含矽鍺、絕緣體上矽鍺（silicon germanium on insulator；SGOI）、銻化銦、鉛碲化合物、砷化銦、磷化銦、砷化鎵或銻化鎵，但不限於此。
單元元件隔離層105可形成於基底100中。單元元件隔離層105可具有具備極佳元件隔離特性的淺溝槽隔離（shallow trench isolation；STI）結構。單元元件隔離層105可限定記憶體單元區域中的單元主動區域ACT。
由單元元件隔離層105限定的單元主動區域ACT可具有包含短軸及長軸的長島狀形狀，如圖1及圖2中所示出。單元主動區域ACT可具有傾斜形狀以相對於形成於單元元件隔離層105中的字元線WL具有小於90度的角度。另外，單元主動區域ACT可具有傾斜形狀以相對於形成於單元元件隔離層105上的位元線BL具有小於90度的角度。
單元元件隔離層105可包含例如氧化矽層、氮化矽層及氮氧化矽層中的至少一者，但不限於此。
單元元件隔離層105示出為形成為單一絕緣層，但其僅出於方便解釋起見，且本揭露不限於此。單元元件隔離層105可根據彼此相鄰的單元主動區域ACT之間的間隔距離形成為單一絕緣層或多個絕緣層。
在圖4及圖6中，單元元件隔離層的上部表面105US及基底100的上部表面示出為處於同一平面上，但此僅出於方便解釋起見，且本揭露不限於此。
單元閘極結構110形成於基底100及單元元件隔離層105中。單元閘極結構110可跨單元元件隔離層105及由單元元件隔離層105限定的單元主動區域ACT形成。
單元閘極結構110形成於基底100及單元元件隔離層105中。單元閘極結構110可包含單元閘極溝槽115、單元閘極絕緣層111、單元閘極電極112、單元閘極頂蓋圖案113以及單元閘極頂蓋導電層114。
此處，單元閘極電極112可對應於字元線WL。舉例而言，單元閘極電極112可為圖1的字元線WL。替代地，相較於如所示出，單元閘極結構110可不包含單元閘極頂蓋導電層114。
儘管未示出，單元閘極溝槽115可在單元元件隔離層105中相對較深，且在單元主動區域ACT中相對較淺。字元線WL的底部表面可為彎曲的。亦即，單元閘極溝槽115在單元元件隔離層105中的深度可大於單元閘極溝槽115在單元主動區域ACT中的深度。
單元閘極絕緣層111可沿著單元閘極溝槽115的側壁及底部表面延伸。單元閘極絕緣層111可沿著單元閘極溝槽115的至少一部分的剖面延伸。
單元閘極絕緣層111可包含例如氧化矽、氮化矽、氮氧化矽或介電常數高於氧化矽的高k材料中的至少一者。高k材料可包含例如以下中的至少一者：氮化硼、氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅以及其組合。
單元閘極電極112可安置於單元閘極絕緣層111上。單元閘極電極112可填充單元閘極溝槽115的一部分。單元閘極頂蓋導電層114可沿著單元閘極電極112的上部表面延伸。
單元閘極電極112可包含以下中的至少一者：金屬、金屬合金、導電金屬氮化物、導電金屬碳氮化物、導電金屬碳化物、金屬矽化物、摻雜半導體材料、導電金屬氮氧化物以及導電金屬氧化物。單元閘極電極112可包含例如以下中的至少一者：TiN、TaC、TaN、TiSiN、TaSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、Al、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrOx、RuOx以及其組合，但不限於此。
單元閘極頂蓋導電層114可包含例如多晶矽、多晶矽-鍺、非晶矽以及非晶矽-鍺中的一者，但不限於此。
單元閘極頂蓋圖案113可安置於單元閘極電極112及單元閘極頂蓋導電層114上。單元閘極頂蓋圖案113可填充在形成單元閘極電極112及單元閘極頂蓋導電層114之後剩餘的單元閘極溝槽115。單元閘極絕緣層111示出為沿著單元閘極頂蓋圖案113的側壁延伸，但不限於此。
單元閘極頂蓋圖案113可包含例如以下中的至少一者：氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN）以及其組合。
在圖3中，單元閘極頂蓋圖案的上部表面113US示出為位於與單元裝置隔離層的上部表面105US相同的平面上，但不限於此。
儘管未示出，但雜質摻雜區域可形成於單元閘極結構110的至少一側上。雜質摻雜區域可為電晶體的源極/汲極區域。雜質摻雜區域可形成於圖2的儲存連接部分103b及位元線連接部分103a中。
在圖2中，當包含各字元線WL及鄰近於各字元線WL的位元線連接部分103a及儲存連接部分103b的電晶體為n通道金屬氧化物半導體（n-channel metal oxide semiconductor；NMOS）時，儲存連接部分103b及位元線連接部分103a可包含摻雜n型雜質中的至少一者，例如磷（P）、砷（As）、銻（Sb）以及鉍（Bi）。當包含各字元線WL及鄰近各字元線WL的位元線連接部分103a及儲存連接部分103b的電晶體為p通道金屬氧化物半導體（p-channel metal oxide semiconductor；PMOS）時，儲存連接部分103b及位元線連接部分103a可包含摻雜p型雜質，例如硼（B）。
位元線結構140ST可包含單元導電線140及單元線頂蓋層144。單元導電線140可安置於基底100及其中形成單元閘極結構110的單元元件隔離層105上。單元導電線140可與單元元件隔離層105及由單元元件隔離層105限定的單元主動區域ACT相交。單元導電線140可形成為與單元閘極結構110相交。此處，單元導電線140可對應於位元線BL。舉例而言，單元導電線140可為圖1的位元線BL。
單元導電線140可包含例如以下中的至少一者：摻雜雜質的半導體材料、導電矽化物化合物、導電金屬氮化物、二維（two-dimensional；2D）材料、金屬以及金屬合金。在根據一些實例實施例的半導體記憶體裝置中，2D材料可為金屬材料及/或半導體材料。2D材料可包含二維同素異形體或二維化合物，且可包含例如以下中的至少一者：石墨烯、二硫化鉬（MoS 2）、二硒化鉬（MoSe 2）、二硒化鎢（WSe 2）以及二硫化鎢（WS 2），但不限於此。亦即，由於上述2D材料僅作為實例列出，因此可包含於本揭露的半導體記憶體裝置中的2D材料不受上述材料限制。
單元導電線140示出為單層，但其僅出於方便解釋起見，且本揭露不限於此。亦即，在一些實施例中，儘管未繪示，但單元導電線140可包含多個導電層，導電材料堆疊於所述多個導電層上。
單元線頂蓋層144可安置於單元導電線140上。單元線頂蓋層144可沿著單元導電線140的上部表面在第二方向DR2上延伸。單元線頂蓋層144可包含例如以下中的至少一者：氮化矽層、氮氧化矽、碳氮化矽以及碳氮氧化矽。
在根據一些實例實施例的半導體記憶體裝置中，單元線頂蓋層144可包含氮化矽層。單元線頂蓋層144示出為單層，但不限於此。
位元線接觸件146可形成於單元導電線140與基底100之間。單元導電線140可安置於位元線接觸件146上。
位元線接觸件146可安置於單元主動區域ACT的位元線連接部分103a與單元導電線140之間。位元線接觸件146可安置於在第二方向DR2上彼此相鄰的單元閘極電極112之間。位元線接觸件146可直接連接至位元線連接部分103a。
在平面圖中，位元線接觸件146可具有圓形或橢圓形形狀。位元線接觸件146的平面區域可大於位元線連接部分103a及一個單元導電線140的重疊區域。位元線接觸件146的平面區域可大於一個位元線連接部分103a的平面區域。
位元線接觸件146可將單元導電線140及基底100彼此電連接。此處，位元線接觸件146可對應於直接接觸件DC。
位元線接觸件146包含下部位元線接觸件146B及上部位元線接觸件146U。下部位元線接觸件146B直接連接至上部位元線接觸件146U。
下部位元線接觸件146B連接至基底100。下部位元線接觸件146B直接連接至位元線連接部分103a。
上部位元線接觸件146U安置於下部位元線接觸件146B上。上部位元線接觸件146U與下部位元線接觸件146B接觸。上部位元線接觸件的下部表面146U_BS直接連接至下部位元線接觸件的上部表面146B_US。
位元線接觸件146可包含連接至單元導電線140的上部表面146US。位元線接觸件的上部表面146US包含於上部位元線接觸件146U中。
下部位元線接觸件146B包含半導體材料。下部位元線接觸件146B包含使用磊晶生長方法形成的半導體磊晶圖案。
上部位元線接觸件146U包含半導體材料。上部位元線接觸件146U可包含多晶半導體材料、非晶態半導體材料以及單晶半導體材料中的一者。
位元線接觸件146可更包含雜質堆積區域146_IPR。雜質堆積區域146_IPR形成於位元線接觸件146中。
雜質堆積區域146_IPR可接近上部位元線接觸件146U與下部位元線接觸件146B之間的界面形成。雜質堆積區域146_IPR可沿著上部位元線接觸件146U與下部位元線接觸件146B之間的界面形成。
雜質堆積區域146_IPR可為其中相較於位元線接觸件146的其他區域堆積更多堆積雜質的區域。雜質堆積區域146_IPR可為其中堆積堆積雜質的區域。
圖7不意謂除雜質堆疊區域146_IPR以外的位元線接觸件146的區域不包含堆疊雜質。堆積雜質可包含例如碳及氮中的至少一者，但不限於此。
在形成上部位元線接觸件146U的製造製程中，包含碳或氮的矽前驅物可用於上部位元線接觸件146U。在此情況下，堆積於雜質堆積區域146_IPR中的堆積雜質可包含例如，碳或氮中的至少一者。
在圖7中，堆積雜質可在上部位元線接觸件146U與下部位元線接觸件146B之間的界面處快速增加。另外，下部位元線接觸件146B中的堆積雜質的濃度可隨距上部位元線接觸件的下部表面146U_BS的距離增加而逐漸減小。
上部位元線接觸件146U與下部位元線接觸件146B之間的界面示出為突出的，但本揭露不限於此。替代地，相較於如所示出，上部位元線接觸件146U與下部位元線接觸件146B之間的界面可不突出。
然而，由於雜質堆積區域146_IPR可經由成份分析識別，因此上部位元線接觸件146U與下部位元線接觸件146B之間的界面可經由雜質堆積區域146_IPR識別。
在圖3及圖5中，下部位元線接觸件的上部表面146B_US在第二方向DR2上的寬度W11大於上部位元線接觸件的下部表面146U_BS在第二方向DR2上的寬度W12。下部位元線接觸件的上部表面146B_US在第二方向DR2上的寬度W11大於位元線接觸件的上部表面146US在第二方向DR2上的寬度。
在根據一些實例實施例的半導體記憶體裝置中，下部位元線接觸件的上部表面146B_US可為平坦表面。此處，下部位元線接觸件的上部表面146B_US可具有如圖3中所示出的橫截面圖中所說明的形狀。
在圖4及圖6中，位元線接觸件146可包含下部接觸區域146_BR及上部接觸區域146_UR。位元線接觸件146可包含限定於下部接觸區域146_BR與上部接觸區域146_UR之間的區域邊界146_IF。位元線接觸件的區域邊界146_IF可限定於在第一方向DR1上截取的橫截面圖中。可基於稍後將描述的位元線間隔件150的最下部部分而限定位元線接觸件的區域邊界146_IF。
在位元線接觸件的區域邊界146_IF處，下部接觸區域146_BR在第一方向DR1上的寬度W21大於上部接觸區域146_UR在第一方向DR1上的寬度W22。舉例而言，下部接觸區域146_BR可包含下部位元線接觸件146B且可不包含上部位元線接觸件146U。上部接觸區域146_UR可包含上部位元線接觸件146U且可不包含下部位元線接觸件146B。下部接觸區域146_BR的側壁可為下部位元線接觸件的側壁146B_SW，且上部接觸區域146_UR的側壁可為上部位元線接觸件的側壁146U_SW。位元線接觸件的區域邊界146_IF可為上部位元線接觸件146U與下部位元線接觸件146B之間的界面。
節點連接墊125可安置於基底100上。節點連接墊125可安置於單元主動區域ACT的儲存連接部分103b上。節點連接墊125連接至儲存連接部分103b。
節點連接墊125可安置於在第一方向DR1上彼此相鄰的單元導電線140之間。儘管未示出，但節點連接墊125可安置於在第二方向DR2上彼此相鄰的單元閘極電極112之間。
基於單元元件隔離層的上部表面105US，節點連接墊的上部表面125US低於位元線接觸件的上部表面146US。基於單元元件隔離層的上部表面105US，節點連接墊的上部表面125US低於單元導電線的下部表面140BS。
節點連接墊125可將資訊儲存部分190及基底100彼此電連接。此處，節點連接墊125可對應於節點墊XP。節點連接墊125可包含例如以下中的至少一者：摻雜雜質的半導體材料、導電矽化物化合物、導電金屬氮化物、金屬以及金屬合金。
墊隔離結構145ST可在第一方向DR1上隔離彼此相鄰的節點連接墊125。儘管未示出，但墊隔離結構145ST可在第二方向DR2上隔離彼此相鄰的節點連接墊125。墊隔離結構145ST覆蓋節點連接墊的上部表面125US。
墊隔離結構145ST可包含墊隔離圖案145及上部單元絕緣層130。上部單元絕緣層130可安置於墊隔離圖案145上。
當節點連接墊125包含在第一方向DR1上彼此間隔開的第一節點連接墊及第二節點連接墊時，墊隔離圖案145可在第一方向DR1上使第一節點連接墊與第二節點連接墊彼此隔離。儘管未示出，但墊隔離圖案145亦可在第二方向DR2上隔離彼此相鄰的節點連接墊125。
上部單元絕緣層130覆蓋節點連接墊的上部表面125US。當節點連接墊125包含在第一方向DR1上彼此間隔開的第一節點連接墊及第二節點連接墊時，上部單元絕緣層130可覆蓋第一節點連接墊的上部表面及第二節點連接墊的上部表面。
上部單元絕緣層的上部表面130US可位於與位元線接觸件的上部表面146US相同的平面上。亦即，基於單元元件隔離層的上部表面105US，上部單元絕緣層的上部表面130US的高度可與位元線接觸件的上部表面146US的高度相同。
墊隔離圖案145及上部單元絕緣層130可安置於在第二方向DR2上彼此相鄰的位元線接觸件146之間。單元導電線140可安置於墊隔離結構145ST的上部表面上。單元導電線140可安置於上部單元絕緣層的上部表面130US上。墊隔離結構145ST的上部表面可為上部單元絕緣層的上部表面130US。墊隔離結構145ST的上部表面可位於與單元導電線的下部表面140BS相同的平面上。單元導電線的下部表面BS可位於與位元線接觸件的上部表面146US相同的平面上。
墊隔離圖案145可包含例如以下中的至少一者：氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN）以及其組合。
上部單元絕緣層130可為單層，但如所示出，上部單元絕緣層130可為包含第一上部單元絕緣層131及第二上部單元絕緣層132的多層。舉例而言，第一上部單元絕緣層131可包含氧化矽層，且第二上部單元絕緣層132可包含氮化矽層，但本揭露不限於此。上部單元絕緣層130在第一方向DR1上的寬度示出為隨距基底100的距離增加而減小，但本揭露不限於此。
位元線間隔件150可安置於單元導電線140及單元線頂蓋層144的側壁上。
在單元導電線140上形成位元線接觸件146的部分中，位元線間隔件150可安置於單元導電線140、單元線頂蓋層144以及位元線接觸件146的側壁上。
在圖4及圖6中，位元線間隔件150可安置於單元導電線140的側壁、單元線頂蓋層144的側壁以及上部接觸區域146_UR的側壁上。位元線間隔件150安置於下部接觸區域146_BR上。下部接觸區域146_BR定位於位元線間隔件150的下部側上。位元線間隔件150在第四方向DR4上與下部接觸區域146_BR重疊。
在單元導電線140上未形成位元線接觸件146的剩餘部分中，位元線間隔件150可安置於上部單元絕緣層130上。
位元線間隔件150示出為單層，但其僅出於方便解釋起見且本揭露不限於此。亦即在一些實施例中，儘管未繪示，但位元線間隔件150亦可具有多層結構。位元線間隔件150可包含例如以下中的一者：氧化矽層、氮化矽層、氮氧化矽層（SiON）、碳氮氧化矽層（SiOCN）、空氣以及其組合，但不限於此。
第一位元線接觸件間隔件147安置於下部位元線接觸件的側壁146B_SW上。第一位元線接觸件間隔件147與下部位元線接觸件的側壁146B_SW接觸。在根據一些實例實施例的半導體記憶體裝置中，下部位元線接觸件的整個側壁146B_SW可與第一位元線接觸件間隔件147接觸。
在圖3及圖5中，第一位元線接觸件間隔件147可安置於位元線接觸件146與墊隔離圖案145之間。第一位元線接觸件間隔件147可相較於下部位元線接觸件的上部表面146B_US在第四方向DR4上突起。第一位元線接觸件間隔件147示出為延伸直至單元導電線的下部表面140BS，但本揭露不限於此。
在圖4及圖6中，第一位元線接觸件間隔件147可沿著下部位元線接觸件的側壁146B_SW及位元線間隔件的側壁150_SW延伸。位元線間隔件150可安置於第一位元線接觸件間隔件147與上部接觸區域146_UR之間。
第一位元線接觸件間隔件147可包含例如氮化矽（SiN）、氮氧化矽（SiON）以及氧化矽（SiO 2）中的至少一者。第一位元線接觸件間隔件147示出為單層，但其僅出於方便解釋起見其本揭露不限於此。在以下描述中，第一位元線接觸件間隔件147將描述為包含氮化矽。
在一些實施例中，儘管未繪示，但第一位元線接觸件間隔件147可不安置於下部位元線接觸件的側壁146B_SW上。第一位元線接觸件間隔件147亦可在位元線接觸件146的製造期間經移除。
第二位元線接觸件間隔件148安置於下部位元線接觸件146B上。第二位元線接觸件間隔件148沿著上部位元線接觸件的側壁146U_SW延伸。
第二位元線接觸件間隔件148覆蓋下部位元線接觸件的上部表面146B_US的一部分。第二位元線接觸件間隔件148可與下部位元線接觸件的上部表面146B_US接觸。
第二位元線接觸件間隔件148安置於第一位元線接觸件間隔件147與位元線接觸件146之間。更具體而言，第二位元線接觸件間隔件148安置於第一位元線接觸件間隔件147與上部位元線接觸件146U之間。
第二位元線接觸件間隔件148可包含第二下部位元線接觸件間隔件148A及第二上部位元線接觸件間隔件148B。第二上部位元線接觸件間隔件148B安置於第二下部位元線接觸件間隔件148A上。第二下部位元線接觸件間隔件148A安置於第二上部位元線接觸件間隔件148B與第一位元線接觸件間隔件147之間。
舉例而言，第二下部位元線接觸件間隔件148A可包含氧化矽，且第二上部位元線接觸件間隔件148B可包含氮化矽，但本揭露不限於此。在一些實施例中，儘管未繪示，但第二位元線接觸件間隔件148可為單層或可包含三個或大於三個層。
儲存墊160可安置於各節點連接墊125上。儲存墊160可電連接至節點連接墊125。儲存墊160可連接至單元主動區域ACT的儲存連接部分103b。此處，儲存墊160可對應於著陸墊LP。
在根據一些實例實施例的半導體記憶體裝置中，儲存墊160可延伸至節點連接墊125以連接至節點連接墊125。儲存墊160可與位元線結構140ST的上部表面的一部分重疊。
儲存墊160可包含例如以下中的至少一者：摻雜雜質的半導體材料、導電矽化物化合物、導電金屬氮化物、導電金屬碳化物、金屬以及金屬合金。
墊隔離絕緣層180可形成於儲存墊160及位元線結構140ST上。舉例而言，墊隔離絕緣層180可安置於單元線頂蓋層144上。墊隔離絕緣層180可限定形成多個隔離區域的儲存墊160。
墊隔離絕緣層180不覆蓋儲存墊的上部表面160US。墊隔離絕緣層180可填充墊隔離凹槽。墊隔離凹槽可隔離彼此相鄰的儲存墊160。舉例而言，儲存墊的上部表面160US可位於與墊隔離絕緣層的上部表面180US相同的平面上。
墊隔離絕緣層180可包含絕緣材料，且可將多個儲存墊160彼此電隔離。舉例而言，墊隔離絕緣層180可包含例如以下中的至少一者：氧化矽層、氮化矽層、氮氧化矽層、碳氮氧化矽層以及碳氮化矽層，但不限於此。
蝕刻止擋層165可安置於儲存墊160及墊隔離絕緣層180上。蝕刻止擋層165可包含以下中的至少一者：氮化矽層、碳氮化矽層、氮化矽硼層（SiBN）、氮氧化矽層以及碳氧化矽層。
資訊儲存部分190可安置於儲存墊160上。資訊儲存部分190可電連接至儲存墊160。資訊儲存部分190的一部分可安置於蝕刻止擋層165中。
資訊儲存部分190可包含例如電容器，但不限於此。資訊儲存部分190包含下部電極191、電容器介電層192以及上部電極193。舉例而言，上部電極193可為具有板形狀的板狀上部電極。
下部電極191可安置於儲存墊160上。下部電極191示出為具有柱狀形狀，但不限於此。下部電極191亦可具有圓柱形形狀。
電容器介電層192形成於下部電極191上。電容器介電層192可沿著下部電極191的剖面形成。上部電極193形成於電容器介電層192上。上部電極193可包圍下部電極191的外部側壁。上部電極193示出為單層，但此僅出於方便解釋起見，且本揭露不限於此。
下部電極191及上部電極193中的各者可包含例如以下各者：摻雜半導體材料、導電金屬氮化物（例如，氮化鈦、氮化鉭、氮化鈮、氮化鎢或類似物）、金屬（例如，釕、銥、鈦、鉭或類似物）、導電金屬氧化物（例如，氧化銥、氧化鈮或類似物）以及類似物，但不限於此。
電容器介電層192可包含例如以下中的一者：氧化矽、氮化矽、氮氧化矽、高k材料以及其組合，但不限於此。在根據一些實例實施例的半導體記憶體裝置中，電容器介電層192可包含其中依序堆疊氧化鋯、氧化鋁以及氧化鋯的堆疊層結構。在根據一些實例實施例的半導體記憶體裝置中，電容器介電層192可包含含有鉿（Hf）的介電層。在根據一些實例實施例的半導體記憶體裝置中，電容器介電層192可具有鐵電材料層及順電材料層的堆疊層結構。
圖8及圖9為分別用於描述根據一些實例實施例的半導體裝置的視圖。圖10及圖11為用於描述根據一些實例實施例的半導體裝置的視圖。出於方便解釋起見，將主要描述不同於參考圖1至圖7所描述的彼等點的點。出於參考目的，圖8至圖10為圖3的部分P的放大圖，且圖11為圖4的部分Q的放大圖。
參考圖8，在根據一些實例實施例的半導體記憶體裝置中，第一位元線接觸件間隔件147覆蓋下部位元線接觸件的側壁146B_SW的一部分。
下部位元線接觸件146B的一部分相較於第一位元線接觸件間隔件147的最下部部分朝向基底100突起。
參考圖9，在根據一些實例實施例的半導體記憶體裝置中，下部位元線接觸件的上部表面146B_US可包含小面146B_USF。
下部位元線接觸件的上部表面146B_US的小面146B_USF自第一位元線接觸件間隔件147延伸。下部位元線接觸件的上部表面146B_US可包含連接至小面146B_USF的平面區域146B_USP。在一些實施例中，儘管未繪示，但下部位元線接觸件的上部表面146B_US可不包含平面區域146B_USP。
參考圖10及圖11，在根據一些實例實施例的半導體記憶體裝置中，下部位元線接觸件146B可覆蓋上部位元線接觸件的側壁146U_SW的一部分。
上部位元線接觸件146U的一部分可凹入至下部位元線接觸件146B中。下部位元線接觸件的上部表面146B_US可高於上部位元線接觸件的下部表面146U_BS。
雜質堆積區域146_IPR可沿著上部位元線接觸件的側壁146U_SW及上部位元線接觸件的凹入至下部位元線接觸件146B中的下部表面146U_BS形成。
在圖11中，下部接觸區域146_BR可包含下部位元線接觸件146B及凹入至下部位元線接觸件146B中的上部位元線接觸件146U。
在位元線接觸件的邊界區域146_IF處，上部位元線接觸件146U在第一方向DR1上的寬度小於上部位元線接觸件的下部表面146U_BS在第一方向DR1上的寬度。
圖12至圖14為分別用於描述根據一些實例實施例的半導體裝置的視圖。出於方便解釋起見，將主要描述不同於參考圖1至圖7所描述的彼等點的點。
出於參考目的，圖12至圖14為圖4的部分Q的放大圖。即使圖4的部分Q如圖12至圖14中所示出改變，圖3的部分P的放大圖亦可與圖5相同。
參考圖12，在根據一些實例實施例的半導體記憶體裝置中，上部接觸區域146_UR可包含下部位元線接觸件146B及上部位元線接觸件146U的一部分。
下部位元線接觸件的上部表面146B_US包含於上部接觸區域146_UR中。下部接觸區域146_BR包含下部位元線接觸件146B的剩餘部分。
參考圖13，在根據一些實例實施例的半導體記憶體裝置中，下部接觸區域146_BR可包含上部位元線接觸件146U及下部位元線接觸件146B的一部分。
上部位元線接觸件的下部表面146U_BS包含於下部接觸區域146_BR中。上部接觸區域146_UR包含上部位元線接觸件146U的剩餘部分。
第二位元線接觸件間隔件148可安置於位元線間隔件150與下部位元線接觸件146B之間。
參考圖14，在根據一些實例實施例的半導體記憶體裝置中，位元線接觸件146不包含下部接觸區域（圖6中的146_BR）。
位元線間隔件150延伸直至位元線連接部分103a。
圖15至圖17為用於描述根據一些實例實施例的半導體記憶體裝置的視圖。出於方便解釋起見，將主要描述不同於參考圖1至圖7所描述的彼等點的點。
出於參考目的，圖16為圖15的部分P的放大圖。作為實例，即使圖15的部分P如圖16中所示出改變，圖4的部分Q的放大圖可與圖6、圖12以及圖14相同。作為另一實例，當圖15的部分P如圖16中所示出改變時，圖4的部分Q的放大圖可與圖17而非圖13相同。
參考圖15至圖17，在根據一些實例實施例的半導體記憶體裝置中，位元線接觸件氣隙146AG可安置於下部位元線接觸件146B與單元導電線140之間。
在位元線接觸件146的製造期間，第二位元線接觸件間隔件（圖3中的148）可經移除。在此情況下，位元線接觸件氣隙146AG可見於如圖15中所示出的橫截面圖中。
上部接觸區域146_UR可包含上部位元線接觸件146U且可不包含下部位元線接觸件146B。包含於上部接觸區域146_UR中的上部位元線接觸件146U可包含具有不同寬度的第一部分及第二部分。上部位元線接觸件146U的第一部分可安置於上部位元線接觸件146U的第二部分與下部位元線接觸件146B之間。
圖18及圖19為分別用於描述根據一些實例實施例的半導體裝置的視圖。出於方便解釋起見，將主要描述不同於參考圖1至圖7所描述的彼等點的點。
參考圖18及圖19，根據一些實例實施例的半導體記憶體裝置可更包含安置於節點連接墊125與儲存墊160之間的儲存接觸件120。
儲存接觸件120將節點連接墊125與儲存墊160彼此連接。儲存接觸件120可包含例如以下中的至少一者：摻雜雜質的半導體材料、導電矽化物化合物、導電金屬氮化物、金屬以及金屬合金。
在圖18中，儲存接觸件120的上部表面可位於與單元線頂蓋層的上部表面144US相同的層級上。
在圖19中，儲存接觸件120的上部表面低於單元線頂蓋層的上部表面144US。
圖20至圖22為用於描述根據一些實例實施例的半導體記憶體裝置的視圖。出於方便解釋起見，將主要描述不同於參考圖1至圖7所描述的彼等點的點。
出於參考目的，圖20為根據一些實例實施例的半導體記憶體裝置的示意性佈局。圖21及圖22為沿著圖20的線A-A及線B-B截取的橫截面圖。
參考圖20至圖22，根據一些實例實施例的半導體記憶體裝置包含將單元主動區域ACT連接至電容器的下部電極191的內埋接觸件BC，但不包含節點墊（圖1中的XP）。
著陸墊LP可安置於內埋接觸件BC與電容器的下部電極191之間。
下部單元絕緣層135可形成於基底100及單元元件隔離層105上。更具體而言，下部單元絕緣層135可安置於基底100及其中未形成位元線接觸件146的單元元件隔離層105上。下部單元絕緣層135可安置於基底100與單元導電線140之間及單元元件隔離層105與單元導電線140之間。
下部單元絕緣層135可為單層，但如所示出，下部單元絕緣層135可為包含第一下部單元絕緣層136及第二下部單元絕緣層137的多層。舉例而言，第一下部單元絕緣層136可包含氧化矽層，且第二下部單元絕緣層137可包含氮化矽層，但不限於此。在一些實施例中，儘管未繪示，但下部單元絕緣層135亦可包含三個或大於三個絕緣層。
位元線接觸件146的一部分可凹入至單元導電線140中。舉例而言，上部位元線接觸件146U的一部分可凹入至單元導電線140中。基於單元元件隔離層的上部表面105US，位元線接觸件的上部表面146US高於單元導電線的下部表面140BS。
位元線接觸件的上部表面146US可突起高於下部單元絕緣層135的上部表面。基於單元元件隔離層的上部表面105US，位元線接觸件的上部表面146US的高度高於下部單元絕緣層135的上部表面的高度。
第一位元線接觸件間隔件147的一部分及第二位元線接觸件間隔件148的一部分安置於位元線接觸件146與單元導電線140之間。
多個儲存接觸件120可安置於在第一方向DR1上彼此相鄰的單元導電線140之間。儲存接觸件120可在彼此相鄰的單元導電線140之間與基底100及單元元件隔離層105重疊。儲存接觸件120可連接至單元主動區域ACT的儲存連接部分（圖2中的103b）。此處，儲存接觸件120可對應於內埋接觸件BC。
多個儲存接觸件120可包含例如以下中的至少一者：摻雜雜質的半導體材料、導電矽化物化合物、導電金屬氮化物、金屬以及金屬合金。
儲存墊160可形成於儲存接觸件120上。儲存墊160可電連接至儲存接觸件120。
圖23至圖39為用於描述根據一些實例實施例的製造半導體記憶體裝置的方法的中間步驟視圖。在製造方法的所述之中，將簡要地描述或省略與參考圖1至圖22所描述的內容重疊的內容。
出於參考目的，圖24及圖25為分別沿著圖21的線A-A及線B-B截取的橫截面圖。
參考圖23至圖25，單元元件隔離層105可形成於基底100中。
基底100可包含由單元元件隔離層105限定的單元主動區域ACT。單元主動區域ACT可具有在第三方向DR3上延伸的條形狀。
參考圖26及圖27，單元閘極電極112形成於基底100及單元元件隔離層105中。
單元閘極電極112可在第一方向DR1上延伸得較長。單元閘極電極112可在第二方向DR2上彼此間隔開。
更具體而言，在第一方向DR1上延伸的單元閘極結構110形成於基底100及單元元件隔離層105中。單元閘極結構110可包含單元閘極溝槽115、單元閘極絕緣層111、單元閘極電極112、單元閘極頂蓋圖案113以及單元閘極頂蓋導電層114。
單元閘極電極112與單元主動區域（圖23中的ACT）相交。藉由單元閘極電極112，單元主動區域ACT可劃分成位元線連接部分103a及儲存連接部分103b。
單元主動區域ACT包含定位於單元主動區域ACT的中心部分處的位元線連接部分103a及定位於單元主動區域ACT的末端部分處的儲存連接部分103b。
參考圖28及圖29，節點連接墊125及墊隔離圖案145可形成於基底100上。
節點連接墊125連接至儲存連接部分103b。節點連接墊125可藉由在第一方向DR1及第二方向DR2上延伸的墊隔離圖案145隔離。在平面圖中，墊隔離圖案145可具有柵格形狀。
上部單元絕緣層130形成於墊隔離圖案145上。上部單元絕緣層130包含位元線接觸件開口130_OP。位元線接觸件開口130_OP在第四方向DR4上與位元線連接部分103a重疊。
包含墊隔離圖案145及上部單元絕緣層130的墊隔離結構145ST形成於基底100上。
參考圖30及圖31，藉由使用上部單元絕緣層130作為遮罩而在基底100中形成位元線接觸件凹槽146_R。
蝕刻經由位元線接觸件開口130_OP暴露的墊隔離圖案145及節點連接墊125。隨後，可移除與位元線接觸件開口130_OP重疊的基底100、單元元件隔離層105以及單元閘極頂蓋圖案113。
由此，位元線接觸件凹槽146_R形成於對應於位元線接觸件開口130_OP的區域中。
隨後，位元線接觸件間隔件147沿著位元線接觸件凹槽146_R的側壁形成。
位元線接觸件凹槽146_R暴露基底100的一部分。位元線接觸件凹槽146_R暴露位元線連接部分103a。
參考圖32及圖33，下部位元線接觸件146B形成於位元線接觸件凹槽146_R中。
下部位元線接觸件146B使用磊晶生長方法形成。下部位元線接觸件146B填充位元線接觸件凹槽146_R的一部分。下部位元線接觸件146B覆蓋第一位元線接觸件間隔件147的一部分。
參考圖34及圖35，第二位元線接觸件間隔件148形成於下部位元線接觸件146B上。
第二位元線接觸件間隔件148覆蓋下部位元線接觸件146B的上部表面的一部分。第二位元線接觸件間隔件148沿著位元線接觸件凹槽146_R的側壁形成。第二位元線接觸件間隔件148沿著第一位元線接觸件間隔件147的剩餘部分形成。第二位元線接觸件間隔件148可與第一位元線接觸件間隔件147接觸。
參考圖36及圖37，上部接觸層146U_P形成於下部位元線接觸件146B上。
上部接觸層146U_P填充位元線接觸件凹槽146_R。第二位元線接觸件間隔件148安置於第一位元線接觸件間隔件147與上部接觸層146U_P之間。
上部接觸層146U_P與下部位元線接觸件146B接觸。上部接觸層146U_P可經由沈積製程形成。
上部接觸層146U_P示出為不覆蓋上部單元絕緣層130的上部表面，但其僅出於方便解釋起見且本揭露不限於此。
參考圖38及圖39，單元導電層140P及單元頂蓋層144P可形成於上部接觸層146U_P及上部單元絕緣層130上。
隨後，參考圖3及圖4，藉由圖案化單元頂蓋層144P及單元導電層140P形成單元導電線140及單元線頂蓋層144。亦即，形成在第二方向DR2上延伸得較長的位元線結構140ST。
另外，上部接觸層146U_P可經圖案化以形成上部位元線接觸件146U。
隨後，位元線間隔件150及儲存襯墊160可形成。另外，連接至儲存墊160的資訊儲存部分190可形成於儲存墊160上。
儘管上文已參考隨附圖式描述本揭露的一些實例實施例，但本發明概念可以各種不同形式實施。本揭露涉及到的本領域的技術人員可理解，本發明概念可在不脫離本發明概念的精神及範疇的情況下以其他特定形式實施。因此，應理解，上文所描述的實例實施例在所有態樣中均為說明性的而非限制性的。
100:基底 103a:位元線連接部分 103b:儲存連接部分 105:單元元件隔離層 105US、113US、125US、130US、144US、146US、146B_US、160US、180US:上部表面 110:單元閘極結構 111:單元閘極絕緣層 112:單元閘極電極 113:單元閘極頂蓋圖案 114:單元閘極頂蓋導電層 115:單元閘極溝槽 120:儲存接觸件 125:節點連接墊 130:上部單元絕緣層 130_OP:位元線接觸件開口 131:第一上部單元絕緣層 132:第二上部單元絕緣層 135:下部單元絕緣層 136:第一下部單元絕緣層 137:第二下部單元絕緣層 140:單元導電線 140BS、146U_BS:下部表面 140ST:位元線結構 140P:單元導電層 144:單元線頂蓋層 144P:單元頂蓋層 145:墊隔離圖案 145ST:墊隔離結構 146:位元線接觸件 146AG:位元線接觸件氣隙 146B:下部位元線接觸件 146_BR:下部接觸區域 146B_SW、146U_SW、150_SW:側壁 146B_USF:小面 146B_USP:平面區域 146_IF:區域邊界/邊界區域 146_IPR:雜質堆積區域 146_R:位元線接觸件凹槽 146U:上部位元線接觸件 146U_P:上部接觸層 146_UR:上部接觸區域 147:第一位元線接觸件間隔件 148:第二位元線接觸件間隔件 148A:第二下部位元線接觸件間隔件 148B:第二上部位元線接觸件間隔件 150:位元線間隔件 160:儲存墊 165:蝕刻止擋層 180:墊隔離絕緣層 190:資訊儲存部分 191:下部電極 192:電容器介電層 193:上部電極 A-A、B-B:線 ACT:主動區域 BC:內埋接觸件 BL:位元線 DC:直接接觸件 DR1:第一方向 DR2:第二方向 DR3:第三方向 DR4:第四方向 LP:著陸墊 P、Q:部分 W11、W12、W21、W22:寬度 WL:字元線 XP:節點墊
本揭露的上述及其他態樣及特徵將藉由參考隨附圖式詳細描述其實例實施例而變得更顯而易見，在隨附圖式中： 圖1為根據一些實例實施例的半導體記憶體裝置的示意性佈局。 圖2為僅示出圖1的字元線及主動區域的佈局。 圖3為沿著圖1的線A-A截取的實例橫截面圖。 圖4為沿著圖1的線B-B截取的實例橫截面圖。 圖5為圖3的部分P的放大圖。 圖6為圖4的部分Q的放大圖。 圖7為示意性地示出沿著圖5的掃描線的雜質濃度的視圖。 圖8及圖9為分別用於描述根據一些實例實施例的半導體裝置的視圖。 圖10及圖11為用於描述根據一些實例實施例的半導體裝置的視圖。 圖12至圖14為分別用於描述根據一些實例實施例的半導體裝置的視圖。 圖15至圖17為用於描述根據一些實例實施例的半導體記憶體裝置的視圖。 圖18及圖19為分別用於描述根據一些實例實施例的半導體裝置的視圖。 圖20至圖22為用於描述根據一些實例實施例的半導體記憶體裝置的視圖。 圖23至圖39為用於描述根據一些實例實施例的製造半導體記憶體裝置的方法的中間步驟視圖。
100:基底
103a:位元線連接部分
105:單元元件隔離層
105US、113US、130US、144US、146US、160US、180US:上部表面
110:單元閘極結構
111:單元閘極絕緣層
112:單元閘極電極
113:單元閘極頂蓋圖案
114:單元閘極頂蓋導電層
115:單元閘極溝槽
130:上部單元絕緣層
131:第一上部單元絕緣層
132:第二上部單元絕緣層
140:單元導電線
140ST:位元線結構
140BS:下部表面
144:單元線頂蓋層
145:墊隔離圖案
146U:上部位元線接觸件
146B:下部位元線接觸件
146:位元線接觸件
147:第一位元線接觸件間隔件
148:第二位元線接觸件間隔件
160:儲存墊
165:蝕刻止擋層
180:墊隔離絕緣層
192:電容器介電層
193:上部電極
A-A:線
DR1:第一方向
DR2:第二方向
DR4:第四方向
P:部分

Claims (9)

  1. 一種半導體記憶體裝置，包括：基底；元件隔離層，位於所述基底上，所述元件隔離層限定所述基底的主動區域；字元線，與所述主動區域交叉，所述字元線在第一方向上延伸；位元線，與所述主動區域交叉，所述位元線在所述基底上在第二方向上延伸，所述第二方向不同於所述第一方向；位元線接觸件，直接連接至所述位元線及所述主動區域，所述位元線接觸件位於所述基底與所述位元線之間，其中所述位元線接觸件包含直接連接至所述主動區域的下部位元線接觸件及所述下部位元線接觸件上的上部位元線接觸件，所述下部位元線接觸件與所述上部位元線接觸件接觸；第一位元線接觸件間隔件，位於所述下部位元線接觸件的側壁上且與所述下部位元線接觸件的所述側壁接觸；以及位元線間隔件，位於所述上部位元線接觸件與所述第一位元線接觸件間隔件之間並與所述上部位元線接觸件和所述第一位元線接觸件間隔件接觸，其中所述下部位元線接觸件的上部表面在所述第二方向上的寬度大於所述上部位元線接觸件的下部表面在所述第二方向上的寬度，且其中所述第一位元線接觸件間隔件自所述下部位元線接觸件的所述上部表面突起。
  2. 如請求項1所述的半導體記憶體裝置，更包括：第二位元線接觸件間隔件，沿著所述上部位元線接觸件的側壁延伸，其中所述第二位元線接觸件間隔件覆蓋所述下部位元線接觸件的所述上部表面的一部分，以及所述第二位元線接觸件間隔件位於所述第一位元線接觸件間隔件與所述上部位元線接觸件之間。
  3. 如請求項1所述的半導體記憶體裝置，其中相對於所述元件隔離層的上部表面，所述位元線接觸件的上部表面高於所述位元線的下部表面。
  4. 如請求項1所述的半導體記憶體裝置，其中所述位元線接觸件的上部表面位於與所述位元線的下部表面相同的平面上。
  5. 如請求項1所述的半導體記憶體裝置，其中所述位元線接觸件更包含其中雜質沿著所述下部位元線接觸件與所述上部位元線接觸件之間的界面堆積的雜質堆積區域，以及所述雜質包含碳及氮中的至少一者。
  6. 一種半導體記憶體裝置，包括：基底；元件隔離層，位於所述基底上，所述元件隔離層限定所述基底的主動區域，所述基底的所述主動區域包含第一部分及第二部分，所述第一部分位於所述主動區域的中心區處，且所述第二部分位於所述主動區域的兩側處； 位元線，在所述基底上在第一方向上延伸；位元線接觸件，位於所述基底與所述位元線之間，所述位元線接觸件直接連接至所述主動區域的所述第一部分，所述位元線接觸件包含下部接觸區域及所述下部接觸區域上的上部接觸區域；位元線間隔件，位於所述位元線接觸件的所述下部接觸區域上，所述位元線間隔件沿著所述位元線接觸件的所述上部接觸區域的側壁及所述位元線的側壁延伸並與所述位元線接觸件的所述上部接觸區域的所述側壁和所述位元線的所述側壁接觸；以及位元線接觸件間隔件，沿著所述位元線間隔件的側壁與所述下部接觸區域的側壁延伸並與所述位元線間隔件的所述側壁和所述下部接觸區域的所述側壁接觸，其中在所述下部接觸區域與所述上部接觸區域之間的邊界處，所述下部接觸區域在第二方向上的寬度大於所述上部接觸區域在所述第二方向上的寬度，且其中所述位元線接觸件間隔件自所述下部接觸區域的上部表面突起。
  7. 如請求項6所述的半導體記憶體裝置，更包括：節點連接墊，位於所述基底上，所述節點連接墊連接至所述主動區域的所述第二部分，其中所述節點連接墊的上部表面低於所述位元線的下部表面。
  8. 如請求項7所述的半導體記憶體裝置，更包括：墊隔離圖案，位於所述基底上；以及 上部單元絕緣層，位於所述墊隔離圖案上且覆蓋所述節點連接墊的所述上部表面。
  9. 一種半導體記憶體裝置，包括：基底；元件隔離層，位於所述基底上，所述元件隔離層限定所述基底的主動區域，所述主動區域在第一方向上延伸，所述主動區域包含第一部分及第二部分，所述第一部分位於所述主動區域的中心區處，且所述第二部分位於所述主動區域的兩側處；字元線，位於所述基底及所述元件隔離層上，所述字元線在第二方向上延伸且橫跨所述主動區域的所述第一部分與所述主動區域的所述第二部分；位元線接觸件，連接至所述主動區域的所述第一部分；節點連接墊，位於所述基底上且連接至所述主動區域的所述第二部分；位元線，連接至所述位元線接觸件且在第三方向上延伸，所述位元線位於所述位元線接觸件上，其中所述位元線接觸件包含直接連接至所述主動區域的所述第一部分的下部位元線接觸件及所述下部位元線接觸件上的上部位元線接觸件，所述下部位元線接觸件與所述上部位元線接觸件接觸；第一位元線接觸件間隔件，位於所述下部位元線接觸件的側壁上且與所述下部位元線接觸件的所述側壁接觸；位元線間隔件，位於所述上部位元線接觸件與所述第一位元線接觸件間隔件之間並與所述上部位元線接觸件和所述第一位元線接觸件間隔件接觸； 電容器，位於所述節點連接墊上且連接至所述節點連接墊，其中所述下部位元線接觸件的上部表面在所述第三方向上的寬度大於所述上部位元線接觸件的下部表面在所述第三方向上的寬度，且其中所述第一位元線接觸件間隔件自所述下部位元線接觸件的所述上部表面突起。
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