[go: up one dir, main page]

TWI871585B - 測試裝置及其測試方法 - Google Patents

測試裝置及其測試方法 Download PDF

Info

Publication number
TWI871585B
TWI871585B TW112107535A TW112107535A TWI871585B TW I871585 B TWI871585 B TW I871585B TW 112107535 A TW112107535 A TW 112107535A TW 112107535 A TW112107535 A TW 112107535A TW I871585 B TWI871585 B TW I871585B
Authority
TW
Taiwan
Prior art keywords
voltage
voltage value
memory device
peripheral
test
Prior art date
Application number
TW112107535A
Other languages
English (en)
Other versions
TW202420319A (zh
Inventor
邱耀昌
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Publication of TW202420319A publication Critical patent/TW202420319A/zh
Application granted granted Critical
Publication of TWI871585B publication Critical patent/TWI871585B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)

Abstract

一種測試裝置方法包括：將記憶體裝置的核心電壓設置為第一電壓值，並將記憶體裝置的週邊電壓設置為第二電壓值；透過基於核心電壓和至少一個週邊電壓來存取記憶體裝置而測試記憶體裝置；將核心電壓調整到第三電壓值，並將記憶體裝置的至少一個週邊電壓調整到第四電壓值；透過基於核心電壓和至少一個週邊電壓來讀取記憶體裝置而測試記憶體裝置；將核心電壓調整到第五電壓值，並將記憶體裝置的至少一個週邊電壓調整到第六電壓值；以及透過基於核心電壓和至少一個週邊電壓來讀取記憶體裝置而測試記憶體裝置。

Description

測試裝置及其測試方法
本發明大體來說涉及一種測試裝置及其測試方法，且更具體來說，涉及用於驗證電壓效應對記憶體裝置的影響的測試方法。
在動態隨機存取記憶體（dynamic random access memory，DRAM）中，工作電壓的變化總是影響DRAM的性能。在常規技術中，主要依賴於分析人員花費大量的時間在來自測試設備的測試儀器上，並且在測試過程期間測試操作不能被中斷（以便不影響前後差異的結果）。
然而，在產品開發的早期階段，如何有效地縮短DRAM的驗證時間和分析效率對於設計者來說是極其重要的，因此需要創建一種簡單且快速的驗證方法。
本發明提供一種用於快速驗證電壓效應對記憶體裝置的影響的測試裝置及其測試方法。
所述測試裝置方法包括：將記憶體裝置的核心電壓設置為第一電壓值，並將記憶體裝置的週邊電壓設置為第二電壓值；透過基於具有第一電壓值的核心電壓和具有第二電壓值的至少一個週邊電壓來存取記憶體裝置而測試記憶體裝置；將核心電壓調整到第三電壓值，並將記憶體裝置的至少一個週邊電壓調整到第四電壓值；透過基於具有第三電壓值的核心電壓和具有第四電壓值的至少一個週邊電壓來讀取記憶體裝置而測試記憶體裝置；將核心電壓調整到第五電壓值，並將記憶體裝置的至少一個週邊電壓調整到第六電壓值；以及透過基於具有第五電壓值的核心電壓和具有第六電壓值的至少一個週邊電壓來讀取記憶體裝置而測試記憶體裝置。
所述測試裝置包括控制器。所述控制器被配置成：將記憶體裝置的核心電壓設置為第一電壓值，並將記憶體裝置的週邊電壓設置為第二電壓值；透過基於具有第一電壓值的核心電壓和具有第二電壓值的至少一個週邊電壓來存取記憶體裝置而測試記憶體裝置；將核心電壓調整到第三電壓值，並將記憶體裝置的至少一個週邊電壓調整到第四電壓值；透過基於具有第三電壓值的核心電壓和具有第四電壓值的至少一個週邊電壓來讀取記憶體裝置而測試記憶體裝置；將核心電壓調整到第五電壓值，並將記憶體裝置的至少一個週邊電壓調整到第六電壓值；以及透過基於具有第五電壓值的核心電壓和具有第六電壓值的至少一個週邊電壓來讀取記憶體裝置而測試記憶體裝置。
總而言之，本公開的測試裝置提供一種用於根據聯合電子裝置工程委員會（Joint Electron Device Engineering Council，JEDEC）規範來驗證低電壓條件、正常電壓條件和高電壓條件對記憶體裝置的性能影響的測試方法。本公開的測試結果可被提供用於過程分析，並且可創建一種簡單且快速的驗證方案。如此一來，提高了記憶體裝置的驗證時間和分析效率。
為了使上述內容更容易理解，以下結合附圖詳細闡述幾個實施例。
現將詳細參照本發明的優選實施例，所述優選實施例的實例在附圖中示出。在圖式及說明中盡可能使用相同的參考編號指代相同或類似的部件。
請參照圖1，圖1示出根據本公開實施例的測試方法的流程圖。在步驟S110中，可將記憶體裝置的核心電壓設置為第一電壓值，並且可將儲存單元的至少一個週邊電壓設置為第二電壓值。在步驟S120中，可透過基於具有第一電壓值的核心電壓和具有第二電壓值的至少一個週邊電壓來存取記憶體裝置而測試記憶體裝置。詳細來說，在步驟S120中，可首先將至少一個測試圖案寫入記憶體裝置的儲存陣列中的多個儲存單元，且然後可透過讀取記憶體裝置的儲存陣列中的所有儲存單元來獲得讀出資訊。此外，可透過將至少一個測試圖案與讀出資訊進行比較來產生第一測試結果。
在本實施例中，所述至少一個測試圖案可由設計者預設和確定。所述至少一個測試圖案的大小和值可由設計者設置，而沒有特別的限制。舉例來說，在一個實施例中，所述至少一個測試圖案的數量可為1。一個具有8位元的測試圖案可被預設，並且可被重複寫入儲存陣列中的每8個儲存單元中。測試圖案的值可為16進制的0x55、0xAA或任何其他值。在一些實施例中，所述至少一個測試圖案的數量可大於1，並且測試圖案中的每一者可由計數器產生。舉例來說，如果計數器是遞增計數器，那麼測試圖案可為十六進位的0x00、0x01、0x02、0x03…等。如果計數器是遞減計數器，那麼測試圖案可為十六進位的0xFF、0xFE、0xFD、0xFC…等。
在步驟S130中，將核心電壓設置為第三電壓值，並且將至少一個週邊電壓設置為第四電壓值。在本實施例中，第三電壓值不同於步驟S110中的第一電壓值，並且第三電壓值可小於第一電壓值。第四電壓值不同於步驟S110中的第二電壓值，並且第四電壓值可小於第二電壓值。在步驟S140中，可透過基於具有第三電壓值的核心電壓和具有第四電壓值的至少一個週邊電壓來讀取記憶體裝置而再次測試記憶體裝置。此外，可透過將在步驟S110中寫入儲存陣列的至少一個測試圖案與透過步驟S140獲得的讀出資料進行比較來產生第二測試結果。
請注意，步驟S130和步驟S140可形成迴圈，並且可重複執行。在每個迴圈中，核心電壓可降低第一階躍電壓，並且至少一個週邊電壓可降低第二階躍電壓。第一階躍電壓與第二階躍電壓可不同，並且可設置在5毫伏到10毫伏之間。
在步驟S150中，將核心電壓設置為第五電壓值，並且將至少一個週邊電壓設置為第六電壓值。在本實施例中，第五電壓值不同於步驟S110中的第一電壓值，並且第五電壓值可大於第一電壓值。第六電壓值不同於步驟S110中的第二電壓值，並且第六電壓值可大於第二電壓值。在步驟S160中，可透過基於具有第五電壓值的核心電壓和具有第六電壓值的至少一個週邊電壓來讀取記憶體裝置而再次測試記憶體裝置。此外，可透過將在步驟S110中寫入儲存陣列的至少一個測試圖案與透過步驟S160獲得的讀出資料進行比較來產生第三測試結果。
請注意，步驟S150和步驟S160可形成迴圈，並且可重複執行。在每個迴圈中，核心電壓可增加第三階躍電壓，並且至少一個週邊電壓可增加第四階躍電壓。第三階躍電壓與第四階躍電壓可不同，並且可設置在5毫伏到10毫伏之間。
透過對第一測試結果、第二測試結果和第三測試結果進行組合，可驗證電壓變化效應對記憶體裝置的影響。如此一來，可根據電壓變化效應的影響來調整用於製作記憶體裝置的製程參數，並且可增強記憶體裝置的性能。
此處應注意，步驟S110到步驟S160中的所有步驟都可在後臺模式下實行。對於嵌入在電子裝置中的記憶體裝置，電子裝置可透過執行程式來設置後臺模式，並且可根據程式的設置在後臺模式下實行步驟S110到步驟S160。如此一來，本公開的測試方法不會佔用電子裝置太多的工作時間，且可快速驗證電壓變化效應的影響。
請參照圖2，圖2為根據本公開另一實施例的測試方法的流程圖。在步驟S210中，將記憶體裝置設置為正常電壓條件，並且將測試圖案寫入儲存陣列的所有儲存單元。舉例來說，在正常電壓條件下，可將記憶體裝置的儲存陣列的核心電壓設置為0.6 V，可將儲存陣列的第一週邊電壓設置為1.8 V，且可將儲存陣列的第二週邊電壓設置為1.1 V。基於核心電壓、第一週邊電壓和第二週邊電壓，可將預設測試圖案寫入儲存陣列的所有儲存單元中。
在步驟S220中，在正常電壓條件下，讀取儲存陣列的所有儲存單元，並且可獲得讀出資訊。此外，透過將讀出資訊與測試圖案進行比較，可獲得第一測試結果。
在步驟S230中，可將記憶體裝置改變為低電壓條件。在所述低電壓條件下，可將儲存陣列的核心電壓調整為0.57 V，將儲存陣列的第一週邊電壓設置為1.7 V，並可將第二週邊電壓調整為1.06 V。此外，在步驟S230中，透過基於低電壓條件讀取儲存陣列的所有儲存單元，可獲得另一讀出資訊。
透過將在步驟S230中獲得的讀出資訊與測試圖案進行比較，可獲得第二測試結果。
此處應注意，核心電壓、第一週邊電壓和第二週邊電壓不需要一次調整到位。可在多個電壓調整步驟期間逐步調整第一週邊電壓和第二週邊電壓，並且可在電壓調整步驟中的每一者中透過多個階躍電壓分別調整第一週邊電壓和第二週邊電壓。此外，對於調整步驟中的每一者來說，可讀取儲存陣列的所有儲存單元，並將其與測試圖案進行比較，以獲得第二測試結果。
在步驟S240中，可將記憶體裝置改變為高電壓條件。在高電壓條件下，可將儲存陣列的核心電壓調整為0.65 V，可將儲存陣列的第一週邊電壓設置為1.95 V，且可將第二週邊電壓調整為1.17 V。此外，在步驟S240中，透過基於高電壓條件讀取儲存陣列的所有儲存單元，可獲得另一讀出資訊。
透過將在步驟S240中獲得的讀出資訊與測試圖案進行比較，可獲得第三測試結果。
當然，在步驟S240中，核心電壓、第一週邊電壓和第二週邊電壓也不需要一次調整到位。可在多個電壓調整步驟期間逐步調整第一週邊電壓和第二週邊電壓，並且可在電壓調整步驟中的每一者中透過多個階躍電壓分別調整第一週邊電壓和第二週邊電壓。此外，對於調整步驟中的每一者來說，可讀取儲存陣列的所有儲存單元，並將其與測試圖案進行比較，以獲得第三測試結果。
此處應注意，步驟S210到步驟S240中的所有步驟也可在後臺模式下實行。電子裝置可透過執行程式來設置後臺模式以測試記憶體裝置，並且可根據程式的設置在後臺模式下實行步驟S210到步驟S240。如此一來，本公開的測試方法不會佔用電子裝置太多的工作時間，且可快速驗證電壓變化效應的影響。
請參照圖3，圖3示出根據本公開實施例的測試裝置。測試裝置300耦合到被測記憶體裝置301。測試裝置300包括控制器310、測試圖案提供器320和電壓發生器330。控制器310可耦合到記憶體裝置301。控制器310被配置成實行步驟S110到步驟S160或步驟S210到步驟S240來測試記憶體裝置301。步驟S110到步驟S160和步驟S210到步驟S240的細節已在上述實施例中進行了闡述，且在此不再贅述。
控制器310可為具有計算功能的處理器。作為另外一種選擇，控制器310可為使用硬體描述語言（hardware description language，HDL）或所屬領域相關技術人員眾所周知的任何數位電路設計方法設計的硬體電路，並透過現場可程式設計閘陣列（field programmable gate array，FPGA）、複雜可程式設計邏輯裝置（complex programmable logic device，CPLD）或應用專用積體電路（application-specific integrated circuit，ASIC）來實施。
測試圖案提供器320耦合到控制器310。測試圖案提供器320用於提供至少一個測試圖案來測試記憶體裝置301。在一個實施例中，測試圖案提供器320可包括用於儲存至少一個預設測試圖案的記憶體裝置，並提供儲存的測試圖案用於測試記憶體裝置301。在另一實施例中，測試圖案提供器320可為用於透過實行計數操作來產生測試圖案的計數器。此外，測試圖案提供器320可為用於根據預定的數位序列來提供測試圖案的數位電路。
電壓發生器330耦合到記憶體裝置301，並被配置成向記憶體裝置301產生核心電壓VC和至少一個週邊電壓VP。記憶體裝置301的核心電路接收核心電壓VC作為工作電壓，並且記憶體裝置301的至少一個週邊電路接收至少一個週邊電壓VP作為工作電壓。在本公開的測試步驟期間，控制器310可向電壓發生器330發送命令以調整核心電壓VC和至少一個週邊電壓VP。
電壓發生器330可為所屬領域中的技術人員眾所周知的任何類型的電壓調節電路，且所述電壓調節電路可根據外部命令來調整所產生的電壓。
總而言之，本公開提供了一種用於在不同電壓條件下測試記憶體裝置的測試方法。透過在不同電壓條件期間讀取儲存在儲存單元中的測試圖案，並將讀出資訊與寫入的測試圖案進行比較，本公開的測試步驟可在後臺實行，並且可快速驗證電壓變化效應的影響。如此一來，可根據電壓變化效應的影響來改善記憶體裝置的製程參數，且可相應地提高記憶體裝置的性能。
對於所屬領域中的技術人員來說將顯而易見的是，在不背離本公開的範圍或精神的情況下，可對所公開的實施例作出各種修改和變化。鑒於前述內容，本公開旨在涵蓋落入所附申請專利範圍書及其等效形式的範圍內的修改和變化。
300:測試裝置 301:記憶體裝置 310:控制器 320:測試圖案提供器 330:電壓發生器 S110、S120、S130、S140、S150、S160、S210、S220、S230、S240:步驟 VC:核心電壓 VP:週邊電壓
本文包括附圖以提供對本公開的進一步理解，且附圖被併入本說明書中並構成本說明書的一部分。圖式示出本公開的示例性實施例且與說明一同用於闡釋本公開的原理。 圖1示出根據本公開實施例的測試方法的流程圖。 圖2示出根據本公開的另一實施例的測試方法的流程圖。 圖3示出根據本公開實施例的測試裝置。
S110、S120、S130、S140、S150、S160:步驟

Claims (18)

  1. 一種用於記憶體裝置的測試方法，包括：將記憶體裝置的核心電壓設置為第一電壓值，並將所述記憶體裝置的至少一個週邊電壓設置為第二電壓值；透過基於具有所述第一電壓值的所述核心電壓和具有所述第二電壓值的所述至少一個週邊電壓來存取所述記憶體裝置而測試所述記憶體裝置；將所述核心電壓從所述第一電壓值調低到第三電壓值，並將所述記憶體裝置的所述至少一個週邊電壓從所述第二電壓值調低到第四電壓值；透過基於具有所述第三電壓值的所述核心電壓和具有所述第四電壓值的所述至少一個週邊電壓來讀取所述記憶體裝置而測試所述記憶體裝置；將所述核心電壓從所述第三電壓值調高到第五電壓值，並將所述記憶體裝置的所述至少一個週邊電壓從所述第四電壓值調高到第六電壓值；以及透過基於具有所述第五電壓值的所述核心電壓和具有所述第六電壓值的所述至少一個週邊電壓來讀取所述記憶體裝置而測試所述記憶體裝置。
  2. 如請求項1所述的測試方法，其中所述第五電壓值大於所述第一電壓值。
  3. 如請求項1所述的測試方法，其中所述第六電壓值大於所述第二電壓值。
  4. 如請求項1所述的測試方法，其中所述核心電壓小於所述至少一個週邊電壓。
  5. 如請求項1所述的測試方法，其中透過基於具有所述第一電壓值的所述核心電壓和具有所述第二電壓值的所述至少一個週邊電壓來存取所述記憶體裝置而測試所述記憶體裝置的步驟包括：將至少一個測試圖案寫入所述記憶體裝置的儲存陣列的所有多個儲存單元；讀取所述儲存陣列的所有所述多個儲存單元以獲得讀出資訊；以及透過將所述至少一個測試圖案與所述讀出資訊進行比較來產生測試結果。
  6. 如請求項1所述的測試方法，其中將所述核心電壓調整到所述第三電壓值並將所述記憶體裝置的所述至少一個週邊電壓調整到所述第四電壓值的步驟包括：將所述核心電壓從所述第一電壓值降低第一階躍電壓，並將所述至少一個週邊電壓從所述第二電壓值降低第二階躍電壓。
  7. 如請求項6所述的測試方法，其中所述第一階躍電壓和所述第二階躍電壓中的每一者在5毫伏到10毫伏之間。
  8. 如請求項6所述的測試方法，其中將所述核心電壓調整到所述第五電壓值並將所述記憶體裝置的所述至少一個週邊電壓調整到所述第六電壓值的步驟包括：將所述核心電壓從所述第三電壓值增加第三階躍電壓，並將所述至少一個週邊電壓從所述第四電壓值增加第四階躍電壓。
  9. 如請求項8所述的測試方法，其中所述第三階躍電壓和所述第四階躍電壓中的每一者在5毫伏到10毫伏之間。
  10. 一種用於測試記憶體裝置的測試裝置，包括：控制器，耦合到所述記憶體裝置，其中所述控制器被配置成：將所述記憶體裝置的核心電壓設置為第一電壓值，並將所述記憶體裝置的至少一個週邊電壓設置為第二電壓值；透過基於具有所述第一電壓值的所述核心電壓和具有所述第二電壓值的所述至少一個週邊電壓來存取所述記憶體裝置而測試所述記憶體裝置；將所述核心電壓從所述第一電壓值調低到第三電壓值，並將所述記憶體裝置的所述至少一個週邊電壓從所述第二電壓值調低到第四電壓值；透過基於具有所述第三電壓值的所述核心電壓和具有所述第四電壓值的所述至少一個週邊電壓來讀取所述記憶體裝置而測試所述記憶體裝置； 將所述核心電壓從所述第三電壓值調高到第五電壓值，並將所述記憶體裝置的所述至少一個週邊電壓從所述第四電壓值調高到第六電壓值；以及透過基於具有所述第五電壓值的所述核心電壓和具有所述第六電壓值的所述至少一個週邊電壓來讀取所述記憶體裝置而測試所述記憶體裝置。
  11. 如請求項10所述的測試裝置，其中所述第五電壓值大於所述第一電壓值。
  12. 如請求項10所述的測試裝置，其中所述第六電壓值大於所述第二電壓值。
  13. 如請求項10所述的測試裝置，其中所述核心電壓小於所述至少一個週邊電壓。
  14. 如請求項10所述的測試裝置，其中所述控制器還被配置成：將至少一個測試圖案寫入所述記憶體裝置的儲存陣列的所有多個儲存單元；讀取所述儲存陣列的所有所述多個儲存單元以獲得讀出資訊；以及透過將所述至少一個測試圖案與所述讀出資訊進行比較來產生測試結果。
  15. 如請求項10所述的測試裝置，其中所述控制器還被配置成： 將所述核心電壓從所述第一電壓值降低第一階躍電壓，並將所述至少一個週邊電壓從所述第二電壓值降低第二階躍電壓。
  16. 如請求項15所述的測試裝置，其中所述控制器還被配置成：將所述核心電壓從所述第三電壓值增加第三階躍電壓，並將所述至少一個週邊電壓從所述第四電壓值增加第四階躍電壓。
  17. 如請求項10所述的測試裝置，還包括：電壓發生器，耦合到所述控制器，提供所述核心電壓和所述至少一個週邊電壓。
  18. 如請求項10所述的測試裝置，還包括：測試圖案提供器，耦合到所述控制器，用於提供至少一個測試圖案。
TW112107535A 2022-10-31 2023-03-02 測試裝置及其測試方法 TWI871585B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/978,199 2022-10-31
US17/978,199 US12154644B2 (en) 2022-10-31 2022-10-31 Test device and test method thereof

Publications (2)

Publication Number Publication Date
TW202420319A TW202420319A (zh) 2024-05-16
TWI871585B true TWI871585B (zh) 2025-02-01

Family

ID=90790925

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112107535A TWI871585B (zh) 2022-10-31 2023-03-02 測試裝置及其測試方法

Country Status (3)

Country Link
US (1) US12154644B2 (zh)
CN (1) CN117953951A (zh)
TW (1) TWI871585B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7715260B1 (en) * 2008-12-01 2010-05-11 United Microelectronics Corp. Operating voltage tuning method for static random access memory
US20150115929A1 (en) * 2013-10-25 2015-04-30 Texas Instruments Incorporated Method and apparatus for generating piece-wise linear regulated supply
TWI719841B (zh) * 2020-02-25 2021-02-21 世界先進積體電路股份有限公司 測試電路及電子裝置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12266414B2 (en) * 2022-06-14 2025-04-01 Samsung Electronics Co., Ltd. Memory device and test method of memory device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7715260B1 (en) * 2008-12-01 2010-05-11 United Microelectronics Corp. Operating voltage tuning method for static random access memory
US20150115929A1 (en) * 2013-10-25 2015-04-30 Texas Instruments Incorporated Method and apparatus for generating piece-wise linear regulated supply
TWI719841B (zh) * 2020-02-25 2021-02-21 世界先進積體電路股份有限公司 測試電路及電子裝置

Also Published As

Publication number Publication date
US20240145024A1 (en) 2024-05-02
CN117953951A (zh) 2024-04-30
TW202420319A (zh) 2024-05-16
US12154644B2 (en) 2024-11-26

Similar Documents

Publication Publication Date Title
US8050901B2 (en) Prediction and control of NBTI of integrated circuits
US6496952B1 (en) Semiconductor integrated circuit device, method of manufacturing the device, and computer readable medium
JP2948437B2 (ja) 論理シミュレーション用のデータ作成方法
CN112164416B (zh) 一种存储器测试方法、存储器芯片及存储器系统
US11923042B2 (en) Apparatus, memory device, and method reducing clock training time
CN114822673A (zh) 芯片测试方法及其装置、计算机设备及其可读存储介质
JP2012133887A (ja) 半導体メモリのコラム選択信号制御装置及び方法
JP2606082B2 (ja) 半導体集積回路
TWI871585B (zh) 測試裝置及其測試方法
US12160231B2 (en) Apparatuses and methods for compensating for crosstalk noise at input receiver circuits
US20250140305A1 (en) Apparatuses and methods for input receiver circuits and receiver masks for same
Kraft et al. Efficient coding scheme for DDR4 memory subsystems
CN120973611B (zh) 自适应slt测试方法、装置、设备和介质
TW202147323A (zh) 電阻式記憶體裝置以及其可靠度提升方法
JP7742470B1 (ja) フラッシュメモリ装置及びそのプログラミング方法
CN104766625B (zh) 存储器信号相位调整方法
CN118692521A (zh) 一种mram
JP3032887B2 (ja) ダイナミック・メモリーの製造後の簡易検査法
Masoumian et al. Modeling and Analysis of Aging Impact on SRAM PUFs for Advanced FinFET Technology Nodes
CN116264099A (zh) 测试方法及测试系统
CN119229921A (zh) Dram芯片、测试系统、测试方法及存储介质
CN117594107A (zh) 用于检测存储器故障的测试方法和测试电路
CN113628652A (zh) 电阻式存储装置及其写入电压的调整方法
TW202141498A (zh) 電阻式記憶裝置及其寫入電壓的調整方法
JP2004164753A (ja) メモリ装置及びメモリ装置の動作制御方法