TWI870747B

TWI870747B - 記憶體元件、記憶體系統和用於操作包括記憶體單元陣列的記憶體元件的方法

Info

Publication number: TWI870747B
Application number: TW111150186A
Authority: TW
Inventors: 石蕾; 段竺琴; 鄧佳梁
Original assignee: 大陸商長江存儲科技有限責任公司
Priority date: 2022-08-18
Filing date: 2022-12-27
Publication date: 2025-01-21
Also published as: US12159676B2; TWI887178B; TW202516519A; US20250061949A1; TW202410046A; CN117594094A; US20240062831A1

Abstract

一種記憶體元件包括記憶體單元陣列和週邊電路。記憶體單元陣列包括第一記憶體單元和第二記憶體單元。週邊電路包括頁緩衝器電路和控制邏輯。頁緩衝器電路分別耦合到第一記憶體單元和第二記憶體單元，並且包括感測出(SO)節點和快取記憶體儲存單元。控制邏輯耦合到頁緩衝器電路並且被配置為：回應於接收到指示對第二記憶體單元執行讀取操作的暫停命令，而暫停在對第一記憶體單元的編程操作；控制頁緩衝器電路以儲存與編程操作的暫停相關聯的暫停的編程資訊；透過SO節點和快取記憶體儲存單元發起對第二記憶體單元的讀取操作。

Description

記憶體元件、記憶體系統和用於操作包括記憶體單元陣列的記憶體元件的方法

本發明涉及記憶體元件及其操作方法。

快閃記憶體是一種可以被電擦除和重新編程的低成本、高密度、非揮發性的固態儲存介質。快閃記憶體包括NOR快閃記憶體和NAND快閃記憶體。快閃記憶體可以執行各種操作(例如，讀取、編程(寫入)和擦除)，以將每個記憶體單元的閾值電壓改變為期望準位。對於NAND快閃記憶體，可以在塊級執行擦除操作，並且可以在頁級執行編程操作或讀取操作。

在一個方面中，一種記憶體元件包括記憶體單元陣列和耦合到記憶體單元陣列的週邊電路。記憶體單元陣列包括第一記憶體單元和第二記憶體單元。週邊電路包括頁緩衝器和控制邏輯。頁緩衝器至少包括分別耦合到第一記憶體單元和第二記憶體單元的頁緩衝器電路。頁緩衝器電路包括感測出(SO)節點和快取記憶體儲存單元。控制邏輯耦合到頁緩衝器並且被配置為：回應於接收到指示對第二記憶體單元執行讀取操作的暫停命令，而暫停對第一記憶體單元的編程操作。控制電路還被配置為：控制頁緩衝器電路以儲存與編程操作的暫停相關聯的暫停的編程資訊；並且透過SO節點和快取記憶體儲存單元發起對第二記憶體單元的讀取操作。

在另一方面中，一種系統包括被配置為儲存資料的記憶體元件以及耦合到記憶體元件的記憶體控制器。記憶體元件包括記憶體單元陣列和耦合到記憶體單元陣列的週邊電路。記憶體單元陣列包括第一記憶體單元和第二記憶體單元。週邊電路包括頁緩衝器和耦合到頁緩衝器的控制邏輯。頁緩衝器至少包括分別耦合到第一記憶體單元和第二記憶體單元的頁緩衝器電路。頁緩衝器電路包括SO節點和快取記憶體儲存單元。控制邏輯耦合到頁緩衝器，並且被配置為：回應於接收到指示對第二記憶體單元執行讀取操作的暫停命令，而暫停對第一記憶體單元的編程操作。快取記憶體儲存單元回應於編程操作的暫停而處於空閒狀態。控制邏輯還被配置為透過SO節點和快取記憶體儲存單元發起對第二記憶體單元的讀取操作。記憶體控制器被配置為控制記憶體元件。

在又一方面中，提供了一種用於操作包括記憶體單元陣列的記憶體元件的方法。記憶體單元陣列包括耦合到頁緩衝器中的頁緩衝器電路的第一記憶體單元和第二記憶體單元。頁緩衝器電路包括SO節點和快取記憶體儲存單元。回應於接收到指示對第二記憶體單元執行讀取操作的暫停命令，而暫停對第一記憶體單元的編程操作。控制頁緩衝器電路以儲存與編程操作的暫停相關聯的暫停的編程資訊。透過SO節點和快取記憶體儲存單元發起對第二記憶體單元的讀取操作

100:系統

102:記憶體系統

104,300:記憶體元件

106:記憶體控制器

108:主機

202:記憶體卡

204:記憶體卡連接器

206:SSD

208:SSD連接器

301:記憶體單元陣列

302:週邊電路

304:塊

306:記憶體單元

308:NAND記憶體串

310:源極選擇柵(SSG)電晶體

312:汲極選擇閘極(DSG)電晶體

313:DSG線

314:源極線

315:SSG線

316:位元線(BL)

318:字元線

320:頁

402:襯底

404:記憶體堆疊體

406:閘極導電層

408:閘極到閘極電介質層

412:溝道結構

414:阱

416:溝道插塞

418:記憶體膜

420:半導體溝道

422:阻擋層

424:儲存層

426:隧穿層

430:縫隙結構

432:DSG切口

434:指狀物

504:頁緩衝器/感測放大器

506:列解碼器/位元線驅動器

508:行解碼器/字元線驅動器

510:電壓發生器

512:控制邏輯

514:寄存器

516:介面

518:資料匯流排

602:頁緩衝器電路

604:偏置電路

606:資料儲存單元

608:快取記憶體儲存單元

610:位元線(BL)儲存單元

612:感測儲存單元(DS)

650:頁緩衝器電路的部分

660:輸入電路

662:資料輸出緩衝器

664:預充電電路

720:處理器

722:記憶體

726:主機輸入/輸出(I/O)介面

728:暫停處理單元

730:元件I/O介面

902,904,906,908,910,912,914,916,918,920,922:行

1000,1100:方法

1002,1004,1006,1102,1104,1106,1108,1110,1112,1114:操作

併入本文並且形成說明書的一部分的圖式示出了本發明的方面，並且與描述一起進一步用於解釋本發明的原理並且使相關領域的技術人員能夠製成和使用本發明。

圖1示出了根據本發明的一些方面的具有記憶體元件的系統的方塊圖。

圖2A示出了根據本發明的一些方面的具有記憶體元件的記憶體卡的圖。

圖2B示出了根據本發明的一些方面的具有記憶體元件的固態驅動器(SSD，solid-state drive)的圖。

圖3示出了根據本發明的一些方面的包括週邊電路的記憶體元件的示意圖。

圖4A和圖4B分別示出了根據本發明的一些方面的包括NAND記憶體串的記憶體單元陣列的截面的側視圖和平面圖。

圖5A示出了根據本發明的一些方面的包括記憶體單元陣列和週邊電路的記憶體元件的方塊圖。

圖5B示出了展示根據本發明的一些方面的用於一條3位元資料的示例性三位元二進位值的圖形表示。

圖6A示出了根據本發明的一些方面的頁緩衝器的示例性結構的詳細方塊圖。

圖6B示出了根據本發明的一些方面的記憶體控制器的示例性結構的詳細方塊圖。

圖6C示出了根據本發明的一些方面的圖6B中的頁緩衝器電路的一部分的電路圖。

圖7示出了根據本發明的一些方面的記憶體控制器的示例性結構的詳細方塊圖。

圖8是示出了根據本發明的一些方面的在執行讀取操作期間儲存在頁緩衝器電路中的示例性暫停的編程資訊的圖形表示。

圖9是示出了根據本發明的一些方面的用於讀取頁資料的一部分的示例性過程的圖形表示。

圖10示出了根據本發明的一些方面的用於操作記憶體元件的示例性方法的流程圖。

圖11示出了根據本發明的一些方面的用於操作記憶體元件的另一示例性方法的流程圖。

將參考圖式描述本發明。

儘管討論了具體的配置和佈置，但是應當理解，這樣做僅僅是出於說明的目的。這樣，在不脫離本發明的範圍的情況下，可以使用其他配置和佈置。此外，本發明也可以用於各種其他應用。如本發明中描述的功能和結構特徵可以彼此組合、調整和修改，並且以在圖式中未具體描繪的方式，使得這些組合、調整和修改在本發明的範圍內。

一般地，術語可以至少部分地從上下文中的使用來理解。例如，至少部分地取決於上下文，如本文所用的術語“一個或多個”可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，諸如“一”或“所述”的術語同樣可以被理解為傳達單數用法或傳達複數用法，這至少部分地取決於上下文。另外，術語“基於”可以被理解為不一定旨在傳達排他的一組因素，並且可以替代地允許存在不一定明確描述的附加因素，這同樣至少部分地取決於上下文。

NAND快閃記憶體元件可以在頁/字元線級執行編程(寫入)操作，即同時對耦合到同一選擇字元線的所有記憶體單元進行編程。由於每個編程操作花費相對長的時間(例如，數百微秒(μS))(因為每個編程操作可能涉及多個遍(pass)，每個遍具有施加編程脈衝和驗證脈衝的多個週期)，因此NAND快閃記憶體元件通常支援在對一頁的編程操作期間的中斷，以暫停正在進行的編程操作並且切換到另一操作(例如，對另一頁的讀取操作)。一旦完成其他操作，就可以繼續(resume)暫停的編程操作，以對初始頁進行編程。在這種情況下，NAND快閃記憶體元件可以支援編程操作暫停特徵。

在編程操作的暫停週期期間(例如，在編程操作暫停的時間與編程操作繼續的時間之間)，NAND快閃記憶體元件可以以破壞模式或非破壞模式實施。例如，如果NAND快閃記憶體元件以破壞模式實施，則與暫停的編程操作相關聯的暫停的編程資訊不會儲存在NAND快閃記憶體元件中。在這種情況下，為了支援NAND快閃記憶體元件中的編程操作暫停特徵，所有暫停的編程資訊都需要儲存在控制NAND快閃記憶體元件的記憶體控制器中。結果，記憶體控制器的快取記憶體資源和頻寬資源被記憶體控制器中的暫停的編程資訊的儲存所消耗或佔用。如果編程操作暫停頻繁發生，則記憶體控制器的性能可能會隨著暫停的編程資訊在記憶體控制器中的頻繁儲存而降低。

在另一示例中，如果NAND快閃記憶體元件以非破壞模式實施，則所有暫停的編程資訊可以儲存在NAND快閃記憶體元件中。然而，對於當前的三級單元(TLC，riple-level cell)NAND快閃記憶體元件(在透過位元線耦合到相應記憶體串的每個頁緩衝器電路中具有5個鎖存器)或當前的四級單元(QLC，quad-level cell)NAND快閃記憶體元件(在透過位元線耦合到相應記憶體串的每個頁緩衝器電路中具有6個鎖存器)，由於有限數量的鎖存器包括在每個頁緩衝器電路中，因此在非破壞模式下難以支援記憶體元件中的編程操作暫停特徵。

具體地，如果編程操作被讀取操作中斷，並且對同一記憶體串執行編程操作和讀取操作，則使用相同的頁緩衝器電路來執行編程操作和讀取操作。關於每個頁緩衝器電路中具有5個鎖存器的TLC NAND快閃記憶體元件，暫停的編程資訊可以包括要儲存在頁緩衝器電路的4個鎖存器中的4條編程資訊(例如，如圖8的表2所示)。在這種情況下，只有一個鎖存器處於空閒狀態，並且只有一個鎖存器可以在編程操作的暫停期間用於讀取操作。由於在現有讀取方案下執行讀取操作需要至少兩個鎖存器(例如，感測鎖存器和另一鎖存器)，因此由於頁緩衝器電路中缺少一個鎖存器而不能由頁緩衝器電路執行讀取操作。

類似地，關於在每個頁緩衝器電路中具有6個鎖存器的QLC NAND快閃記憶體元件，暫停的編程資訊可以包括要儲存在頁緩衝器電路的5個鎖存器中的5條編程資訊(例如，如圖8的表3所示)。在這種情況下，只有一個鎖存器處於空閒狀態，並且只有一個鎖存器可以在編程操作的暫停期間用於讀取操作。因此，由於頁緩衝器電路中缺少一個鎖存器，因此在當前讀取方案下需要至少兩個空閒鎖存器的讀取操作不能由頁緩衝器電路執行。

為瞭解決上述記憶體元件中的鎖存器短缺問題，可以將一個多的鎖存器添加到TLC NAND快閃記憶體元件或QLC NAND快閃記憶體元件的每個頁緩衝器電路，使得記憶體元件可以在非破壞模式下支援編程操作暫停特徵。然而，在每個頁緩衝器電路中多添加一個多的鎖存器可能會大大增加頁緩衝器的電路面積，這可能會對記憶體元件的設計和製造產生影響。記憶體元件的成本也可能增加。

為瞭解決一個或多個上述問題，本發明引入了一種解決方案，該解決方案利用來自記憶體元件的頁緩衝器電路的SO節點和快取記憶體儲存單元在編程操作的暫停期間發起讀取操作，其中透過頁緩衝器電路對記憶體元件的第一選擇記憶體單元執行編程操作，並且透過頁緩衝器電路對記憶體元件的第二選擇記憶體單元執行讀取操作。第一選擇記憶體單元和第二選擇記憶體單元在三維(3D)NAND記憶體串中，並且耦合到頁緩衝器電路。

具體地，本文公開的解決方案可以回應於接收到指示對第二選擇記憶體單元執行讀取操作的暫停命令而暫停對第一選擇記憶體單元的編程操作。本文公開的方案可以透過感測來自第二選擇記憶體單元的頁資料的每一部分來發起對第二選擇記憶體單元的讀取操作，其中包括頁資料的N個部分的一條N位元元資料儲存在第二選擇記憶體單元中，並且N為大於1的正整數。例如，在從第二選擇記憶體單元中讀出頁資料的每個部分之前，本文公開的解決方案可以初始控制頁緩衝器電路的SO節點和快取記憶體儲存單元以準備感測頁資料的部分(例如，可以對SO節點進行預充電，並且可以初始化快取記憶體儲存單元)。接下來，本文公開的解決方案可以控制SO節點和快取記憶體儲存單元，以基於與頁資料的部分相關聯的多個讀取次數和多個感測準位來從第二選擇記憶體單元感測頁資料的部分。

在讀取操作完成之後，由於與編程操作相關聯的所有暫停的編程資訊都儲存在頁緩衝器電路中，因此可以透過頁緩衝器電路進行編程操作。因此，透過使用SO節點和快取記憶體儲存單元進行讀取操作，記憶體元件可以在非破壞模式下支援編程操作暫停特徵。結果，在本文公開的解決方案中，不需要添加任何附加的儲存單元到頁緩衝器電路，來支援非破壞模式下的編程操作暫停特徵。

圖1示出了根據本發明的一些方面的具有記憶體元件的示例性系統100的方塊圖。系統100可以是行動電話、臺式電腦、膝上型電腦、平板電腦、車輛電腦、遊戲控制台、印表機、定位裝置、可穿戴電子裝置、智慧感測器、虛擬實境(VR，virtual reality)裝置、增強現實(AR，argument reality)裝置或者其中具有儲存器的任何其他合適的電子裝置。如圖1中所示，系統100可以包括主機108和記憶體系統102，記憶體系統102具有一個或多個記憶體元件104和記憶體控制器106。主機108可以是電子裝置的處理器(例如，中央處理單元(CPU，central processing unit))或者片上系統(SoC，system-on-chip)(例如，應用處理器(AP，application processor))。主機108可以被配置為將資料發送到記憶體元件104或從記憶體元件104接收資料。為了將資料發送到記憶體元件104或從記憶體元件104接收資料，主機108可以將除資料以外的指令發送到記憶體系統102。

記憶體元件104可以是本發明中公開的任何記憶體元件。如以下詳細公開的，記憶體元件104(例如，NAND快閃記憶體元件)可以支援由中斷觸發的編程操作暫停。記憶體元件104可以包括例如在NAND記憶體串中的記憶體單元。

與本發明的一些方面一致，在一些實施方式中，記憶體元件104可以回應於對記憶體元件104的讀取操作的中斷而暫停正在進行的編程操作。記憶體元件104可以儲存與編程操作相關聯的暫停的編程資訊。關於對其上執行讀取操作的記憶體單元的選擇行，記憶體元件104可以利用耦合到記憶體單元的選擇行的頁緩衝器電路的SO節點和快取記憶體儲存單元來執行讀取操作。當讀取操作完成時，記憶體元件104可以使用暫停的編程資訊來進行編程操作。下面參考圖2A-6C和圖8-11更詳細地描述記憶體元件104。

根據一些實施方式，記憶體控制器106耦合到記憶體元件104和主機108，並且被配置為控制記憶體元件104。記憶體控制器106可以管理儲存在記憶體元件104中的資料，並且與主機108通信。在一些實施方式中，記憶體控制器106被設計為用於在低占空比環境中操作，如安全數位(SD，secure digital)卡、緊湊型快閃記憶體(CF，compact Flash)卡、通用序列匯流排(USB，universal serial bus)快閃記憶體驅動器、或用於在諸如個人計算器、數位相機、行動電話等的電子裝置中使用的其他介質。在一些實施方式中，記憶體控制器106被設計為用於在高占空比環境SSD或嵌入式多媒體卡(eMMC，embedded multi-media-card)中操作，SSD或eMMC用作諸如智慧型電話、平板電腦、膝上型電腦等的移動裝置的資料儲存器以及企業儲存陣列。記憶體控制器106可以被配置為控制記憶體元件104的操作(例如，讀取、擦除和編程操作)。例如，基於從主機108接收的指令，記憶體控制器106可以將各種命令(例如，編程命令、讀取命令、擦除命令等)傳輸到記憶體元件104，以控制記憶體元件104的操作。

與本發明的一些方面一致，在一些實施方式中，記憶體控制器106將編程命令發送到記憶體元件104，以發起由記憶體元件104執行的編程操作。在正在進行的編程操作期間，可能例如從主機108發生中斷/暫停，並且記憶體控制器106可以被配置為將一個或多個暫停命令傳輸到記憶體元件104，以在編程操作期間引起一個或多個暫停。在一些實施方式中，一旦由每個暫停觸發的其他操作(例如，讀取操作)完成，記憶體控制器106就可以進一步被配置將繼續命令傳輸到記憶體元件104以繼續暫停的編程操作。下面參考圖7更詳細地描述記憶體控制器106。

記憶體控制器106還可以被配置為管理關於儲存在或要儲存在記憶體元件104中的資料的各種功能，包括但不限於故障區塊管理、垃圾收集、邏輯到物理位元址轉換、損耗均衡等。在一些實施方式中，記憶體控制器106還被配置為處理關於從記憶體元件104讀取的或者被寫入到記憶體元件104的資料的改錯碼(ECC，error correction code)。記憶體控制器106還可以執行任何其他合適的功能，例如，格式化記憶體元件104。記憶體控制器106可以根據特定通信協定與外部裝置(例如，主機108)通信。例如，記憶體控制器106可以透過各種介面協定中的至少一種與外部裝置通信，介面協定例如USB協定、MMC協定、週邊部件互連(PCI，peripheral component interconnection)協定、PCI高速(PCI-E)協定、高級技術附件(ATA，advanced technology attachment)協定、串列ATA協定、並行ATA協定、小型電腦小型介面(SCSI，small computer small interface)協定、增強型小型磁片介面(ESDI，enhanced small disk interface)協定、集成驅動電子裝置(IDE，integrated drive electronics)協定、Firewire協定等。

記憶體控制器106和一個或多個記憶體元件104可以集成到各種類型的存放裝置中，例如，包括在相同封裝(例如，通用快閃記憶體儲存(UFS，universal Flash storage)封裝或eMMC封裝)中。也就是說，記憶體系統102可以實施並且封裝到不同類型的終端電子產品中。在如圖2A中所示的一個示例中，記憶體控制器106和單個記憶體元件104可以集成到記憶體卡202中。記憶體卡202可以包括PC卡(PCMCIA(personal computer memory card international association)，個人電腦記憶體卡國際協會)、CF卡、智慧媒體(SM，smart media)卡、記憶體棒、多媒體卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。記憶體卡202還可以包括被配置為將記憶體卡202耦合到主機(例如，圖1中的主機108)的記憶體卡連接器204。在如圖2B中所示的另一示例中，記憶體控制器106和多個記憶體元件104可以集成到SSD 206中。SSD 206還可以包括被配置為將SSD 206耦合到主機(例如，圖1中的主機108)的SSD連接器208。在一些實施方式中，SSD 206的儲存容量和/或操作速度大於記憶體卡202的儲存容量和/或操作速度。

圖3示出了根據本發明的一些方面的包括週邊電路302的示例性記憶體元件300的示意電路圖。記憶體元件300可以是圖1中的記憶體元件104的示例。記憶體元件300可以包括記憶體單元陣列301和耦合到記憶體單元陣列301的週邊電路302。記憶體單元陣列301可以是NAND快閃記憶體單元陣列，其中，記憶體單元306以NAND記憶體串308的陣列提供，每個NAND記憶體串308在襯底(未示出)上方垂直地延伸。在一些實施方式中，每個NAND記憶體串308包括串聯耦合並且垂直地堆疊的多個記憶體單元306。每個記憶體單元306可以保持連續類比值，例如，電壓或電荷，所述連續類比值取決於在記憶體單元306的區域內捕獲的電子的數量。每個記憶體單元306可以是包括浮柵電晶體的浮柵類型的記憶體單元，或者是包括電荷捕獲電晶體的電荷捕獲類型的記憶體單元。

在一些實施方式中，每個記憶體單元306是具有兩種可能的記憶體狀態並且因此可以儲存一位元資料的單級單元(SLC，single-level cell)。例如，第一記憶體狀態“0”可以對應於第一電壓範圍，並且第二記憶體狀態“1”可以對應於第二電壓範圍。在一些實施方式中，每個記憶體單元306是能夠以多於四個的記憶體狀態儲存多於單個位元的資料的多級單元(MLC)。例如，MLC可以每單元儲存兩位元，每單元儲存三位元(又被稱為TLC)，或者每單元儲存四位元(QLC)。每個MLC可以被編程為採取可能的標稱儲存值的範圍。在一個示例中，如果每個MLC儲存兩位元資料，則MLC可以被編程為透過將三個可能的標稱儲存值中的一個標稱儲存值寫入到該單元而從擦除狀態採取三個可能的編程級中的一個編程級。第四標稱儲存值可以用於擦除狀態。

如圖3中所示，每個NAND記憶體串308還可以包括在其源極端處的源極選擇閘極(SSG，source select gate)電晶體310和在其汲極端處的汲極選擇閘極(DSG，drain select gate)電晶體312。SSG電晶體310和DSG電晶體312可以被配置為在讀取和編程操作期間啟動選擇的NAND記憶體串308(陣列的列)。在一些實施方式中，同一塊304中的NAND記憶體串308的源極透過同一源極線(SL，source line)314(例如，公共SL)耦合。換句話說，根據一些實施方式，同一塊304中的所有NAND記憶體串308具有陣列公共源極(ACS，array common source)。根據一些實施方式，每個NAND記憶體串308的汲極耦合到相應的位元線316，可以經由輸出匯流排(未示出)從位元線316讀取或寫入資料。在一些實施方式中，每個NAND記憶體串308被配置為透過經由一條或多條DSG線313將DSG選擇電壓或DSG取消選擇電壓施加到相應的DSG電晶體312的閘極和/或透過經由一條或多條SSG線315將SSG選擇電壓或SSG取消選擇電壓施加到相應的SSG電晶體310的閘極而被選擇或被取消選擇。

如圖3中所示，NAND記憶體串308可以被組織為多個塊304，多個塊304的每個塊可以具有公共源極線314(例如，耦合到地)。在一些實施方式中，每個塊304是用於擦除操作的基本資料單位，即，同一塊304上的所有記憶體單元306同時被擦除。為了擦除選擇塊304中的記憶體單元306，可以利用擦除電壓(Vers)(例如，高正電壓(例如，20V或更高))偏置耦合到選擇塊304以及與選擇塊304在同一面中的未選擇塊304的源極線314。相鄰NAND記憶體串308的記憶體單元306可以透過字元線318耦合，字元線318選擇記憶體單元306的哪一行受讀取操作和編程操作的影響。在一些實施方式中，每條字元線318耦合到記憶體單元306的頁320，頁320是用於編程操作和讀取操作的基本資料單位。以位元為單位的一頁320的大小可以與一個塊304中由字元線318耦合的NAND記憶體串308的數量相關。每條字元線318可以包括在相應的頁320上的每個記憶體單元306處的多個控制閘極(閘極電極)以及耦合控制閘極的閘極線。

圖4A和圖4B分別示出了根據本發明的一些方面的包括NAND記憶體串308的示例性記憶體單元陣列301的截面的側視圖和平面圖。如圖4A中所示，NAND記憶體串308可以在襯底402上方垂直地延伸穿過記憶體堆疊體404。襯底402可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI，silicon on insulator)、絕緣體上鍺(GOI，germanium on insulator)或者任何其他合適的材料。應當注意，x軸、y軸和z軸包括在圖4A中以進一步示出記憶體元件中的部件的空間關係。襯底402包括在x-y平面中橫向地延伸的兩個橫向表面：在晶片的正側上的頂表面(記憶體元件形成在頂表面上)，以及在與晶片的正側相對的背側上的底表面。z軸垂直於x軸和y軸兩者。如本文所用，當襯底402在z方向(垂直於x-y平面的垂直方向)上定位在記憶體元件的最低平面中時，在z方向上相對於記憶體元件的襯底402來確定記憶體元件的一個部件(例如，層或者元件)是在另一部件(例如，層或者元件)“上”、“上方”還是“下方”。在整個本發明中應用用於描述空間關係的相同概念。

記憶體堆疊體404可以包括交錯的閘極導電層406和閘極到閘極電介質層408。記憶體堆疊體404中的閘極導電層406和閘極到閘極電介質層408的對的數量可以確定記憶體單元陣列301中的記憶體單元306的數量。閘極導電層406可以包括導電材料，導電材料包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。在一些實施方式中，每個閘極導電層406包括金屬層，例如，鎢層。在一些實施方式中，每個閘極導電層406包括摻雜多晶矽層。每個閘極導電層406可以包括記憶體單元306的控制閘極、DSG電晶體312的閘極或SSG電晶體310的閘極，並且可以在記憶體堆疊體404的上部部分中橫向地延伸作為DSG線313、在記憶體堆疊體404的下部部分中橫向地延伸作為SSG線315、或者在DSG線313與SSG線315之間橫向地延伸作為字元線318。應當理解，儘管圖4A中示出了一條SSG線315和一條DSG線313，但是在其他示例中SSG線315的數量和DSG線313的數量(以及分別耦合到SSG線315和DSG線313的SSG電晶體310和DSG電晶體312的數量)可以變化。

如圖4A中所示，NAND記憶體串308包括垂直地延伸穿過記憶體堆疊體404的溝道結構412。在一些實施方式中，溝道結構412包括填充有(一種或多種)半導體材料(例如，作為半導體溝道420)和(一種或多種)電介質材料(例如，作為記憶體膜418)的溝道開口。在一些實施方式中，半導體溝道420包括矽，例如，多晶矽。在一些實施方式中，記憶體膜418是包括隧穿層426、儲存層424(又稱為“電荷捕獲層”)和阻擋層422的複合電介質層。溝道結構412可以具有圓柱形狀(例如，柱形狀)。根據一些實施方式，半導體溝道420、隧穿層426、儲存層424和阻擋層422以此順序從柱的中心朝向柱的外表面徑向佈置。隧穿層426可以包括氧化矽、氮氧化矽或其任何組合。儲存層424可以包括氮化矽、氮氧化矽或其任何組合。阻擋層422可以包括氧化矽、氮氧化矽、高介電常數(高k)電介質或其任何組合。在一個示例中，記憶體膜418可以包括氧化矽/氮氧化矽/氧化矽(ONO)的複合層。

根據一些實施方式，如圖4A中所示，阱414(例如，P阱和/或N阱)形成在襯底402中，並且NAND記憶體串308的源極與阱414接觸。例如，源極線314可以耦合到阱414，以在擦除操作期間將擦除電壓施加到阱414(即，NAND記憶體串308的源極)。在一些實施方式中，NAND記憶體串308還包括在汲極端處的溝道插塞416。

如圖4B的平面圖中所示，記憶體單元陣列301的NAND記憶體串308可以由縫隙結構430(例如，閘極線縫隙(GLS，gate line slit))佈置為塊304，縫隙結構430在相鄰的塊304之間電分離字元線318，使得可以在讀取操作、編程操作和擦除操作中單獨地控制每個塊304。在一個示例中，每個縫隙結構430可以沿著x方向(例如，字元線方向)延伸，並且多個塊304可以沿著 y方向(例如，位元線方向)佈置。在一些實施方式中，每個塊304還可以由DSG切口432劃分為更小的區域(例如，指狀物434)，DSG切口432在相鄰的指狀物434之間電分離DSG線313，使得可以在讀取操作和編程操作中單獨地控制不同指狀物434中的DSG線313。

返回參考圖3，週邊電路302可以透過位元線316、字元線318、源極線314、SSG線315和DSG線313耦合到記憶體單元陣列301。週邊電路302可以包括任何合適的類比、數位以及混合訊號電路，以用於透過經由位元線316、字元線318、源極線314、SSG線315和DSG線313將電壓訊號和/或電流訊號施加到每個目標(選擇)記憶體單元306以及從每個目標(選擇)記憶體單元306感測電壓訊號和/或電流訊號來促進記憶體單元陣列301的操作。週邊電路302可以包括使用金屬-氧化物-半導體(MOS，metal-oxide-semiconductor)技術形成的各種類型的週邊電路。例如，圖5A示出了一些示例性週邊電路，週邊電路302包括頁緩衝器/感測放大器504、列解碼器/位元線驅動器506、行解碼器/字元線驅動器508、電壓發生器510、控制邏輯512、寄存器暫存器514、介面516和資料匯流排518。應當理解，在一些示例中，還可以包括圖5A中未示出的附加週邊電路。

頁緩衝器/感測放大器504可以被配置為根據來自控制邏輯512的控制訊號從記憶體單元陣列301讀取資料以及向記憶體單元陣列301編程(寫入)資料。在一個示例中，頁緩衝器/感測放大器504可以儲存要被編程到記憶體單元陣列301的一個頁320中的一頁編程資料(寫入資料)。在另一示例中，頁緩衝器/感測放大器504可以執行編程驗證操作，以確保資料已經被正確地編程到耦合到選擇字元線318的選擇記憶體單元306中。在又一示例中，頁緩衝器 /感測放大器504還可以感測來自位元線316的表示儲存在記憶體單元306中的資料位元值的低功率訊號，並且在讀取操作中將小電壓擺幅放大到可識別的邏輯準位。列解碼器/位元線驅動器506可以被配置為由控制邏輯512控制，並且透過施加從電壓發生器510產生的位元線電壓來選擇一個或多個NAND記憶體串308。

行解碼器/字元線驅動器508可以被配置為由控制邏輯512根據控制訊號來控制，並且選擇/取消選擇記憶體單元陣列301的塊304並且選擇/取消選擇塊304的字元線318。行解碼器/字元線驅動器508還可以被配置為使用從電壓發生器510產生的字元線電壓來驅動字元線318。在一些實施方式中，行解碼器/字元線驅動器508還可以使用從電壓發生器510產生的SSG電壓和DSG電壓來選擇/取消選擇並且驅動SSG線315和DSG線313。

電壓發生器510可以被配置為由控制邏輯512來控制，並且產生要供應到記憶體單元陣列301的各種字元線電壓(例如，讀取電壓、編程電壓、透過電壓、驗證電壓)、SSG電壓(例如，選擇/取消選擇電壓)、DSG電壓(例如，選擇/取消選擇電壓)、位元線電壓(例如，地電壓)和源極線電壓(例如，地電壓)。

控制邏輯512可以耦合到上文描述的每個週邊電路，並且被配置控制每個週邊電路的操作。寄存器514可以耦合到控制邏輯512，並且包括狀態寄存器、命令寄存器和位址寄存器，以用於儲存用於控制每個週邊電路的操作的狀態資訊、命令操作碼(OP碼)和命令位址。

在一些實施方式中，控制邏輯512可以接收由記憶體控制器(例如，圖1中的記憶體控制器106)發出的編程命令，並且將控制訊號發送到各種週邊電路(例如，行解碼器/字元線驅動器508、列解碼器/位元線驅動器506和電壓發生器510)，以發起對耦合到選擇字元線318的選擇記憶體單元306的編程操作。回應於正在進行的編程操作期間接收到由記憶體控制器發出的暫停命令，控制邏輯512可以將控制訊號發送到各種週邊電路(例如，行解碼器/字元線驅動器508、列解碼器/位元線驅動器506和電壓發生器510)，以暫停編程操作並且發起由暫停命令觸發的另一操作(例如，讀取操作)。在一些實施方式中，寄存器514被配置為儲存暫停的編程操作的資訊，例如編程頁、編程遍和暫停編程操作的編程/驗證週期等，這些資訊對於繼續暫停的編程操作是所需要的。在一些實施方式中，控制邏輯512被配置為檢查來自寄存器514的狀態寄存器的其他操作的狀態。根據一些實施方式，回應於其他操作(例如，讀取操作)的完成，控制邏輯512還被配置為檢索儲存在寄存器514中的暫停的編程操作的資訊，並且將控制訊號發送到各種週邊電路(例如，行解碼器/字元線驅動器508、列解碼器/位元線驅動器506和電壓發生器510)，以基於從寄存器514檢索的資訊而繼續暫停的編程操作。下文參考圖6A-6C以及圖8-11更詳細地描述控制邏輯512。

介面516可以耦合到控制邏輯512，並且充當控制緩衝器以將從記憶體控制器(例如，圖1中的記憶體控制器106)接收到的控制命令(例如，編程命令和暫停命令)緩衝並且中繼到控制邏輯512，並且將從控制邏輯512接收到的資訊)緩衝並且中繼到記憶體控制器。介面516還可以經由資料匯流排518耦合到列解碼器/位元線驅動器506，並且充當資料登錄/輸出(I/O)介面和資料緩衝器以緩衝並且中繼去往/來自記憶體單元陣列301的資料。

在記憶體單元陣列301中的每個記憶體單元306可以被配置為以處於2^N個準位中的一個準位儲存一條N位元資料，其中N是大於1的整數(例如，對於MLC，N=2；對於TLC，N=3；對於QLC，N=4等)。N位元資料可以分別包括2^N個準位的2^N條資料。每個準位可以對應於記憶體單元306的2^N個閾值電壓(Vth)範圍中的一個範圍。以TLC為例，其中N=3，記憶體單元306可以被編程為8個準位中的一個準位，該8個準位包括擦除狀態的1個準位和編程狀態的7個準位。每個準位可以對應於記憶體單元306的相應閾值電壓(Vth)範圍。例如，對應於最低閾值電壓範圍的準位可以被認為是準位0，對應於次低閾值電壓範圍的準位可以是被認為是準位1，依此類推，直到對應於最高閾值電壓範圍的準位7。

另一方面，每個準位可以對應於要儲存在選擇記憶體單元306中的2^N條N位元資料中的一條N位元資料。在一些實施方式中，2^N條N位元資料可以表示為格雷碼(形式)。格雷碼(也稱為反射二進位碼(RBC，reflected binary code)或反射二進位(RB reflected binary))是二進位數字字系統的排序，使得兩個連續值僅在一位(二進位數字字)上不同。例如，圖5B的表1示出了表示在8個準位(LV0至LV7)和8條3位元資料之間的一對一映射的二進位碼的示例。如表1所示，每條3位元資料可以包括三位元二進位值(b1、b2和b3)。在一個示例中，準位1可以對應於具有值001的一條3位元資料。在另一示例中，準位7可以對應於具有值100的另一條3位元資料。

還參考圖5A，在編程操作中，具有N頁(也稱為N條)的N位元資料的資料頁可以用於對耦合到選擇字元線318的記憶體單元306的選擇行進行編程。換句話說，週邊電路302可以被配置為基於當前資料頁對記憶體單元306的選擇行進行編程。當前資料頁具有N條N位元資料(例如，總共N×N位)，並且每條N位元資料包括來自當前資料頁的N位元。在一些實施方式中，使用者資料透過資料匯流排518被傳輸到頁緩衝器/感測放大器504，並且頁緩衝器/感測放大器504被配置為基於預設格雷碼將使用者資料轉換成每個資料頁，以被編程到記憶體單元306的相應行中。基於定義每個編程準位和相應條的N位元資料的映射的預設格雷碼，控制邏輯512被配置為向頁緩衝器/感測放大器504發送控制訊號(例如，使能訊號)，以允許頁緩衝器/感測放大器504為相應編程操作產生對應的資料頁。在正在進行的編程操作期間，當前資料頁可以臨時儲存在頁緩衝器/感測放大器504中，並且頁緩衝器/感測放大器504可以被配置為透過對應位元線316向每個記憶體單元306(耦合到選擇字元線318)提供對應條的N位元資料。對應條的N位元資料可以包括頁資料的N個部分(例如，來自當前資料頁的N位元，其中頁資料的每個部分對應於來自當前資料頁的N位元的相應位)。

例如，對於N=3，記憶體單元306的選擇行(例如，頁)可以包括耦合到選擇字元線318的3個選擇記憶體單元306。當前資料頁可以包括3條3位元資料，包括例如110(第一條3位元資料)、001(第二條3位元資料)和101(第三條3位元資料)。在對記憶體單元306的選擇行進行的編程操作期間，對應於110的準位4、對應於001的準位1和對應於101的準位6分別被編程到3個選擇記憶體單元306中。在該示例中，第一條、第二條或第三條3位元資料中的每一條3位元資料可以包括頁資料的3個部分，其中頁資料的每個部分對應於來自第一條、第二或條或第三條3位元資料的對應的3位元中的相應位。

還參考圖5A，在讀取操作中，可以透過對應的位元線316從記憶體單元306的選擇行中讀出具有儲存在耦合到選擇字元線318的記憶體單元306的選擇行中的N條N位元資料的資料頁。例如，控制邏輯512被配置為向頁緩衝器/感測放大器504(和任何其他合適的週邊電路)發送控制訊號(例如，使能訊號)，以允許頁緩衝器/感測放大器504從記憶體單元306的選擇行讀取資料頁並且將資料頁輸出到I/O介面516。

圖6A示出了根據本發明的一些方面的頁緩衝器(例如，頁緩衝器/感測放大器504)的示例性結構的詳細方塊圖。在一些實施方式中，圖6A中的頁緩衝器包括多個頁緩衝器電路602，每個頁緩衝器電路602耦合到位元線316中的相應一條位元線。換句話說，每個頁緩衝器電路602可以透過對應位元線316耦合到記憶體單元306(例如，NAND記憶體串308)的相應列，並且被配置為臨時儲存用於在編程操作中編程相應的選擇記憶體單元306(耦合到選擇字元線318和對應的位元線316)的一條N位元資料。所有頁緩衝器電路602一起可以臨時儲存整個當前資料頁(例如，N條N位元資料)，該當前資料頁用於在編程操作中編程耦合到選擇字元線318的記憶體單元306的選擇行(例如，記憶體單元306的頁320)。如上所述，在一些實施方式中，每個頁緩衝器電路602還被配置為預處理從資料匯流排518接收到的使用者資料的相應部分，並且基於預設格雷碼將其轉換為對應條的N位元資料。對應條的N位元資料可以包括頁資料的N個部分(例如，來自當前資料頁的N位元)。例如，對於其中N=3的TLC，每個頁緩衝器電路602可以被配置為臨時儲存如圖5B的表1所示的分別對應8個準位的當前資料頁的8組3位中的相應組。

在一些實施方式中，每個頁緩衝器電路602可以包括多個儲存單元和偏置電路604。多個儲存單元可以包括N-1個資料儲存單元(D1，...，DN-1)606、快取記憶體儲存單元(DC)608、位元線(BL)儲存單元(DL)610和感測儲存單元(DS)612。

在基於當前資料頁對記憶體單元306的選擇行進行編程的正在進行的編程操作期間，N-1個資料儲存單元606中的每一個資料儲存單元可以被配置為儲存來自一條N位元資料的頁資料的相應部分(例如，來自當前資料頁的對應N位元的相應位)。結果，N-1個資料儲存單元606可以儲存來自一條N位元資料的頁資料的N-1個部分(例如，來自當前資料頁的對應N位元的N-1位)。

根據一些實施方式，為了減少儲存單元的數量和頁緩衝器電路602的大小，快取記憶體儲存單元608的數量被限制為一，即，單個快取記憶體儲存單元608同時只能儲存單個位元的資料。現有的多快取記憶體資料載入方案可能要求每個頁緩衝器電路602中的資料儲存單元的數量至少與用於編程對應的選擇記憶體單元306的一條N位元資料中的位元數相同，即N個資料儲存單元，因為單個快取記憶體儲存單元專用於快取記憶體下一資料頁的資料。與現有方案不同並且與本發明的範圍一致，圖6A中的頁緩衝器電路602中的單個快取記憶體儲存單元608還可以被配置為儲存來自當前資料頁的對應N位元中的一位。也就是說，根據一些實施方式，快取記憶體儲存單元608被配置為順序地儲存來自當前資料頁的對應N位元中的一位元和來自下一資料頁的對應N位元中的每一位。換句話說，快取記憶體儲存單元608可以以時分方式充當資料儲存單元和快取記憶體儲存單元，以替換每個頁緩衝器電路602中的資料儲存單元606中的一個資料儲存單元。在一些實施方式中，如圖6A所示，每個頁緩衝器電路602中的資料儲存單元606的數量因此變為N-1(D1至DN-1)。與現有的多快取記憶體資料載入方案相比，資料儲存單元606和快取記憶體儲存單元608的總數可以從N+1減少到N。

應當理解，總共N個資料儲存單元606和快取記憶體儲存單元608可以透過基於當前資料頁編程記憶體單元的當前選擇行時快取記憶體下一資料頁的N位元的N-1位元來減少資料載入視窗，但不能完全避免資料載入視窗。因此，與本發明的範圍一致，在一些實施方式中，每個頁緩衝器電路602中用於儲存非資料頁資訊的另一儲存單元被配置為順序儲存非資料頁資訊和下一資料頁的N位元中的一位，由此使得能夠快取記憶體當前編程操作中下一資料頁的所有N-1位元，以避免資料載入視窗。也就是說，頁緩衝器電路602可以包括多用途儲存單元，該儲存單元可以儲存非資料頁資訊並且以時分方式快取記憶體下一資料頁的資料。

在一些實施方式中，感測儲存單元(DS)612和BL儲存單元(DL)610可以被配置為儲存非資料頁資訊，即，除了資料頁中的資料位元之外的任何資訊。例如，感測儲存單元(DS)612可以被配置為儲存指示由頁緩衝器/感測放大器504執行的當前操作是讀取操作還是編程操作的資訊。BL儲存單元(DL)610(例如，3BL儲存單元)可以被配置為儲存耦合到頁緩衝器電路602的相應位元線316的偏置資訊。在一些實施方式中，BL儲存單元610可以是多用途儲存單元，它以時分方式充當BL儲存單元和快取記憶體儲存單元。偏置電路604可以耦合到相應的位元線316，並且被配置為在編程操作中將位元線電壓施加到耦合到相應位元線316的對應選擇記憶體單元306。根據用於編程選擇記憶體單元306的N位元資料，取決於對應選擇記憶體單元306是否透過相應準位的驗證，例如，高電壓準位和低電壓準位可以用作位元線電壓以偏置相應的位元線316。在一些實施方式中，為了優化閾值電壓分佈，例如，擴大相鄰準位之間的讀取餘量並且減小每個準位的寬度，中電壓準位也用於偏置位元線電壓。也就是說，三個電壓準位(例如，高、中和低)可以被施加到相應的位元線316(本文稱為3BL)。在一些實施方式中，施加到相應位元線316的電壓準位(例如，3BL偏壓)是儲存在BL儲存單元610中的非資料頁資訊。

應當理解，雖然本文將BL儲存單元610描述為多用途儲存單元的示例，但是頁緩衝器電路602中的任何合適的非資料頁儲存單元(例如，感測儲存單元612或圖6A中未示出的任何其他非資料頁儲存單元)在一些示例中可以用作多用途儲存單元，而無需將額外的儲存單元添加到頁緩衝器電路602。還應當理解，頁緩衝器電路602中的每個儲存單元(包括每個資料儲存單元606、快取記憶體儲存單元608、BL儲存單元610和感測儲存單元612)可以是具有用於儲存單個資料位元的兩個穩定狀態的任何電路，例如鎖存器或觸發器。在一個示例中，資料儲存單元606、快取記憶體儲存單元608、BL儲存單元610和感測儲存單元612中的每一個可以包括鎖存器。在一些實施方式中，頁緩衝器電路602具有5鎖存器配置，該配置包括一個快取記憶體鎖存器、兩個資料鎖存器、一個3BL鎖存器和一個用於TLC記憶體元件的感測鎖存器。在一些實施方式中，頁緩衝器電路602具有6鎖存器配置，該配置包括一個快取記憶體鎖存器、三個資料鎖存器、一個3BL鎖存器和一個用於QLC記憶體元件的感測鎖存器。

本文參考圖6A示出了用於在非破壞模式下編程操作的暫停期間發起讀取操作的示例性過程。最初，控制邏輯512可以從記憶體控制器106接收編程命令以發起對記憶體單元306(包括第一記憶體單元306)的第一選擇行的編程操作。如果發出對記憶體單元306(包括第二記憶體單元306)的第二選擇行執行讀取操作的讀取命令以中斷編程操作，則控制邏輯512可以接收由記憶體控制器106發出的暫停命令。暫停命令可以指示暫停對記憶體單元(包括第一記憶體單元306)的第一選擇行的正在進行的編程操作，並且發起對記憶體單元(包括第二記憶體單元306)的第二選擇行306的讀取操作。第一記憶體單元和第二記憶體單元306可以在相同的NAND記憶體串308中，並且透過相同的位元線316耦合到相同的頁緩衝器電路602。然後，控制邏輯512可以將控制訊號發送到各種週邊電路(例如，行解碼器/字元線驅動器508、列解碼器/位元線驅動器506和電壓發生器510)，以暫停編程操作並且發起由暫停命令觸發的讀取操作。

具體地，控制邏輯512可以被配置為回應於接收到指示對記憶體單元306(包括第二記憶體單元306)的第二選擇行執行讀取操作的暫停命令而暫停對記憶體單元306(包括第一記憶體單元306)的第一選擇行的編程操作。控制邏輯512可以控制頁緩衝器電路602來儲存與暫停的編程操作相關聯的暫停的編程資訊。

例如，編程操作可以被配置為將處於2^N個準位中的一個準位的一條N位元資料寫入到第一記憶體單元306，其中所述一條N位元資料包括頁資料的N個部分(例如，來自當前資料頁中的N位元)。暫停的編程資訊可以包括與編程操作相關聯的N+1條編程資訊(例如，包括禁止資訊和頁資料的N個部分)。禁止資訊可以包括與編程操作相關聯的任何非資料頁資訊，並且可以用於在讀取操作完成時繼續對第一記憶體單元306的編程操作。例如，禁止資訊可以指示對第一記憶體單元306的編程驗證是否已經透過。控制邏輯512可以控制頁緩衝器電路602以將頁資料的N個部分和禁止資訊儲存在N+1個儲存單元中(例如，包括感測儲存單元612、BL儲存單元610和N-1個資料儲存單元606)。在這種情況下，快取記憶體儲存單元608處於空閒狀態。下麵參考圖8更詳細地說明儲存在頁緩衝器電路602中的示例性暫停的編程資訊。

接下來，回應於快取記憶體儲存單元608處於空閒狀態，控制邏輯512可以被配置為透過頁緩衝器電路602的快取記憶體儲存單元608和SO節點發起對第二記憶體單元306的讀取操作。頁緩衝器電路602的SO節點可以是耦合到偏置電路604、感測儲存單元612、BL儲存單元610、N-1個資料儲存單元606或快取記憶體儲存單元608中的至少一個的感測出(sense out)節點。例如，SO節點可以是連接線中的任何節點，該連接線連接到偏置電路604、感測儲存單元612、BL儲存單元610、N-1個資料儲存單元606或快取記憶體儲存單元608中的每一個(例如，如圖6B-6C中所示)。

在一些應用中(例如，在沒有編程操作的暫停的正常讀取操作中)，耦合到NAND記憶體串308(包括第一記憶體單元和第二記憶體單元306)的感測儲存單元612被配置為被優化用於感測儲存在第一記憶體單元或第二記憶體單元306中的資料(例如，電壓準位)。快取記憶體儲存單元608耦合到介面516以從介面516接收資料或向介面516發送資料。因此，感測儲存單元612可以用於感測儲存在第一記憶體單元或第二記憶體單元306中的資料，並且將感測的資料轉發到快取記憶體儲存單元608，使快取記憶體儲存單元608將感測的資料輸出到介面516。然而，在正在進行的編程操作的暫停期間，感測儲存單元612被編程操作的暫停佔用。例如，感測儲存單元612可以用於在編程操作的暫停期間儲存頁資料的N個部分或禁止資訊中的一個，並且不能用於執行讀取操作。結果，控制邏輯512不使用感測儲存單元612，而是透過如本文所公開的頁緩衝器電路602的快取記憶體儲存單元608和SO節點來發起對第二記憶體單元306的讀取操作。

在一些實施方式中，讀取操作可以被配置為從第二記憶體單元306讀取處於2^N準位中的一個準位的一條N位元資料，其中所述一條N位元資料包括頁資料的N個部分。為了發起對第二記憶體單元306的讀取操作，控制邏輯512可以被配置為透過SO節點和快取記憶體儲存單元608逐一地感測來自第二記憶體單元306的頁資料的N個部分中的每一個部分，如下文更詳細描述的。例如，頁資料的N個部分可以分別包括額外頁(XP)資料、上頁(UP)資料、中間頁(MP)資料和下頁(LP)資料。控制邏輯512可以被配置為使用SO節點和快取記憶體儲存單元608從第二記憶體單元306逐一地讀取XP資料、UP資料、MP資料和LP資料中的每一個。

與本發明的某些方面一致，本文提供了SO節點的工作原理。注意，SO節點的連接線中可能存在寄生電容器。當SO節點被預充電(或放電)時，連接線中的寄生電容器被預充電(或放電)。然後，如果感測準位(例如，感測電壓準位)被施加到耦合到頁緩衝器電路602的選擇記憶體單元，則SO節點相應地被放電(例如，感測準位越高，SO節點放電就越快)。然後，可以基於SO節點的位值來確定要從選擇記憶體單元感測的頁資料的相應部分。

最初，為了從第二記憶體單元306讀取頁資料的每個部分，控制邏輯512可以控制SO節點和快取記憶體儲存單元608以準備首先感測頁資料的部分。例如，控制邏輯512可以設置快取記憶體儲存單元608以發起儲存在快取記憶體儲存單元608中的感測結果(例如，可以發起快取記憶體儲存單元608以儲存位元值“1”)。控制邏輯512還可以控制頁緩衝器電路602以對SO節點進行預充電(例如，SO節點可以被預充電以儲存位元值“1”)。

接下來，控制邏輯512可以控制SO節點和快取記憶體儲存單元608以基於與頁資料的部分相關聯的多個讀取次數來感測頁資料的部分。在一些實施方式中，控制邏輯512可以分別確定與頁資料的部分相關聯的多個讀取次數和用於多個讀取次數的多個感測準位。可以基於記憶體元件的操作方案來確定多個讀取次數和多個感測準位。下面參考圖9更詳細地說明示例性操作方案及其相關聯的讀取次數和感測準位。控制邏輯512可以控制頁緩衝器電路602以將多個感測準位分別施加到第二記憶體單元306，來更新儲存在快取記憶體儲存單元608中的感測結果。例如，對於來自多個感測準位的每個感測準位，控制邏輯512可以控制頁緩衝器電路602以將感測準位施加到第二記憶體單元306，使得SO節點被放電。然後，控制邏輯512可以控制頁緩衝器電路602以基於儲存在SO節點中的資料值來更新快取記憶體儲存單元608中的感測結果。在將感測準位施加到第二記憶體單元306之後，控制邏輯512還可以控制頁緩衝器電路602以在將下一感測準位施加到第二記憶體單元306之前對SO節點進行預充電。透過將多個感測準位逐一地施加到第二記憶體單元306，儲存在快取記憶體儲存單元608中的感測結果可以遞增地更新。

在將多個感測準位中的每一個感測準位分別施加到第二記憶體單元306之後，控制邏輯512可以控制頁緩衝器電路602以將來自快取記憶體儲存單元608的感測結果作為頁資料的一部分輸出到介面516。下面參考圖9更詳細地描述用於從選擇記憶體單元讀取(或感測)頁資料的一部分(例如，LP資料)的示例性過程。

透過執行如上所述的操作，儲存在第二記憶體單元306中的頁資料的N個部分可以透過SO節點和快取記憶體儲存單元608被逐一地讀出。因此，完成對第二記憶體單元306的讀取操作。回應於讀取操作的完成，控制邏輯512可以控制頁緩衝器電路602以使用儲存在頁緩衝器電路602中的暫停的編程資訊來進行對第一記憶體單元306的編程操作。

圖6B示出了根據本發明的一些方面的頁緩衝器電路(例如，頁緩衝器電路602)的示例性結構的詳細方塊圖。在圖6B中，偏置電路604的輸出耦合到SO節點。N-1個資料儲存單元606、快取記憶體儲存單元608、感測儲存單元612和BL儲存單元610分別耦合到SO節點。圖6B中的頁緩衝器電路602的一部分650(包括偏置電路604、感測儲存單元612、BL儲存單元610和快取記憶體儲存單元608)在下文中參考圖6C更詳細地示出。在一些實施方式中，N-1個資料儲存單元606中的每一個資料儲存單元可以具有類似於感測儲存單元612、BL儲存單元610或快取記憶體儲存單元608的結構。因此，N-1個資料儲存單元606的結構未在圖6C中示出。

圖6C示出了根據本發明的一些方面的頁緩衝器電路602的一部分(例如，部分650)的電路圖。感測儲存單元612、BL儲存單元610、快取記憶體儲存單元608和偏置電路604的示例性電路結構在圖6C中示出。圖6C中所示的頁緩衝器電路602的部分650還可以包括輸入電路660、資料輸出(DO)緩衝器662和預充電電路664。在一些實施方式中，預充電電路664可以回應於預充電訊號(例如，Prech_all)而操作以對SO節點進行預充電。輸入電路660可以被配置為接收旨在被編程到記憶體元件中的編程資料。例如，在編程操作期間，來自介面516的編程資料可以經由輸入電路660輸入到快取記憶體儲存單元608。對於本文描述的讀取操作，儲存在快取記憶體儲存單元608中的感測結果可以透過資料輸出緩衝器662輸出到介面516。

圖7示出了根據本發明的一些方面的記憶體控制器(例如，記憶體控制器106)的示例性結構的詳細方塊圖。記憶體控制器106可以包括處理器720、記憶體722、主機輸入/輸出(I/O)介面726、暫停處理單元728或元件I/O介面730中的至少一個。

處理器720可以是任何合適類型的處理器，例如中央處理單元(CPU)、微處理器、片上系統(SoC)或應用處理器(AP)等。處理器720可以包括各種計算架構，包括複雜指令集電腦(CISC，complex instruction set computer)架構、精簡指令集電腦(RISC，reduced instruction set computer)架構或實施指令集組合的架構。雖然在圖7中只示出了單個處理器，但可以包括多個處理器。處理器720可被配置為向記憶體722發送資料或從記憶體722接收資料。例如，處理器720可以被配置為從記憶體722接收指令並且執行該指令以提供本文所述的功能。

記憶體722儲存可以包括用於執行本文所述技術的部分或全部的代碼或常式的資料。記憶體722可以是動態隨機存取記憶體(DRAM dynamic random access memory，)元件、靜態隨機存取記憶體(SRAM，static random access memory)元件、硬碟驅動器、軟碟機、CD ROM元件、DVD ROM元件、DVD RAM元件、DVD RW元件、快閃記憶體元件(例如，NAND快閃記憶體元件)、或一些其他合適的記憶體元件。

主機I/O介面726可以是將記憶體控制器106耦合到主機108的介面。例如，主機I/O介面726可以包括網路介面、通用序列匯流排(USB)、平行匯流排介面(PBI，parallel bus interface)、雷電介面(thunderbolt)或能夠向主機108輸出資料或從主機108接收資料的任何其他合適類型的介面中的一個或多個。類似地，元件I/O介面730可以是將記憶體控制器106耦合到記憶體元件104的介面。例如，元件I/O介面730可以包括能夠向記憶體元件104輸出資料或從記憶體元件104接收資料的任何合適類型的介面。

暫停處理單元728可以分別耦合到記憶體控制器106的其他部件。在一些實施方式中，暫停處理單元728可以被配置為透過元件I/O介面730將從主機108接收到的命令(例如，編程命令、讀取命令或暫停命令)發送到記憶體元件104的控制邏輯512。在一些實施方式中，暫停處理單元728可以被配置為回應於經由主機I/O介面726從主機108接收到暫停命令來處理編程操作的暫停。

具體地，暫停處理單元728可以將暫停命令發送到記憶體元件104的控制邏輯512，以暫停對第一記憶體單元306的正在進行的編程操作，並且發起對第二記憶體單元306的讀取操作。第一第二記憶體單元和第二記憶體單元306透過相同的位元線316耦合到相同的頁緩衝器電路602。此外，回應於對第二記憶體單元306的讀取操作的完成，暫停處理單元728可以被配置為經由元件 I/O介面730向記憶體元件104的頁緩衝器電路602發送繼續命令，以使編程操作透過頁緩衝器電路602進行。

在一些實施方式中，暫停處理單元728可以包括被配置為提供本文描述的功能的可編程邏輯元件(PLD，programmable logic device)(例如，現場可編程邏輯陣列(FPGA，field-programmable logic array))。在一些實施方式中，回應於執行儲存在記憶體722中的指令或其他資料，處理器720可以被配置為實施暫停處理單元728的功能。

圖8是示出了根據本發明的一些方面的在執行讀取操作期間儲存在頁緩衝器電路(例如，頁緩衝器電路602)中的示例性暫停的編程資訊的圖形表示。暫停的編程資訊與對第一記憶體單元306的編程操作相關聯，其中編程操作被對第二記憶體單元306執行的讀取操作中斷。第一記憶體單元和第二記憶體單元306都透過同一位元線316耦合到頁緩衝器電路602。

圖8的表2示出了在執行關於TLC記憶體元件的讀取操作期間儲存在頁緩衝器電路602中的暫停的編程資訊，其中頁緩衝器電路602具有5鎖存器配置。在表2中，編程操作被配置為將處於8個準位中的一個準位的一條3位元資料編程到第一記憶體單元306，其中該條3位元資料包括頁資料的3個部分(例如，來自當前資料頁的3位元)。作為示例，與編程操作相關聯的禁止資訊(INH)儲存在感測儲存單元612中，並且頁資料的3個部分(分別表示為UP資料、MP資料和LP資料)分別儲存在BL儲存單元610、資料儲存單元(D2)606和資料儲存單元(D1)606中。

圖8的表3示出了在執行關於QLC記憶體元件的讀取操作期間儲存在頁緩衝器電路602中的暫停的編程資訊，其中頁緩衝器電路602具有6鎖存器配置。在表3中，編程操作被配置為將處於16個準位中的一個準位的一條4位元資料編程到第一記憶體單元306，其中該條4位元資料包括頁資料的4個部分(例如，來自當前資料頁的4位元)。作為示例，與編程操作相關聯的禁止資訊儲存在感測儲存單元612中，並且頁資料的4個部分(分別表示為LP資料、MP資料、UP資料和XP資料)分別儲存在資料儲存單元(D1)606、資料儲存單元(D2)606、資料儲存單元(D3)606和BL儲存單元610中。

根據表2和表3可以注意到，只有一個儲存單元(例如，快取記憶體儲存單元608)處於空閒狀態，並且可以在編程操作的暫停期間用於讀取操作。與本發明的某些方面一致，可以在編程操作的暫停期間透過使用如本文公開的SO節點和快取記憶體儲存單元608來發起讀取操作。

圖9是示出了根據本發明的一些方面的用於讀取頁資料(例如，LP資料)的部分的示例性過程的圖形表示。下面結合參考圖6C描述圖9。在一些實施方式中，格雷碼可以用於處於將2^N個準位中的一個準位的一條N位元資料編程到記憶體單元。例如，可以使用格雷碼翻譯/編碼首先翻譯/編碼二進位編碼值形式的一條N位元資料，以形成格雷編碼的編程值。然後將格雷編碼的編程值編程到記憶體單元中和從記憶體單元中讀取該編程值。

例如，對於QLC NAND快閃記憶體元件，操作方案(例如，8-16方案或16-16方案)可以用於編程操作和讀取操作。根據8-16方案，記憶體單元首先在粗略編程遍(例如，非最後編程遍)中被編程到8個中間準位中的一個準位，並且然後在精細編程遍(例如，最後編程遍)被編程到16個準位中的一個準位(16個閾值電壓準位對應於QLC NAND快閃記憶體單元的16個狀態)。根據16-16方案，記憶體單元首先在粗略編程遍中被編程為16個較寬分佈的準位中的一個準位，並且然後在精細編程遍中被重新編程為16個較窄分佈的電壓準位中的一個準位。為了在8-16方案或16-16方案下讀取記憶體單元的編程準位，在記憶體單元上施加相應的讀取電壓(例如，相應的感測準位)以讀取並且確定記憶體單元的狀態。

以QLC NAND快閃記憶體單元為例，以下關於16-16方案的應用提供圖9的下述描述。應當理解，相對於其他方案(例如8-16方案)和其他類型的儲存單元，可以執行類似的操作。圖9的表4示出了用於QLC NAND快閃記憶體單元的編程操作和讀取操作的16-16方案中的格雷碼查閱資料表(LUT，look-up table)。表4描述了在QLC NAND快閃記憶體單元的狀態與格雷編碼編程值之間的映射關係。關於使用16-16方案的編程操作，對應的格雷編碼編程值(例如，4位元資料)用於執行粗略編程遍和精細編程遍。關於讀取操作，為了使用16-16方案讀取QLC NAND快閃記憶體單元的狀態，可能需要3、4、4和4個讀取次數來讀取分別儲存在QLC NAND快閃記憶體單元中的格雷編碼編程值的LP資料、MP資料、UP資料和XP資料。

例如，表4的行902分別說明瞭關於LP資料的擦除狀態的準位(準位0)和編程狀態的15個準位(從準位1到準位15)的位值。在表4的行902中，位值改變了3次，並且因此讀取LP資料需要3個讀取次數。也就是說，當編程準位從準位1變為準位2時，位值從“1”變為“0”；當編程準位從準位7變為準位8時，位值從“0”變為“1”；並且當編程準位從準位13變為準位14時，位值再次從“1”變為“0”。因此，可以基於位值的變化來確定對應於3個讀取次數的3個感測準位。例如，3個感測準位可以分別包括準位2、準位8和準位14。3個感測準位可以分別施加到記憶體單元以更新快取記憶體儲存單元608中的LP資料的感測結果，如下麵參考圖9的表5更詳細描述的。

類似地，讀取MP資料需要4個讀取次數，其中4個感測準位分別為準位3、準位7、準位9和準位13。此外，讀取UP資料需要4個讀取次數，其中4個感測準位分別為準位5、準位10、準位12和準位15。此外，讀取XP資料需要4個讀取次數，其中4個感測準位分別為準位1、準位4、準位6和準位11。

圖9的表5示出了關於在記憶體單元中編程的各種電壓準位的在LP資料的讀取過程期間儲存(或鎖存)在SO節點和快取記憶體儲存單元608中的位元值。各種電壓準位可以包括對應於擦除狀態(“E”)的準位0、對應於第一編程狀態(“P1”)的準位1、...、以及對應於第15編程狀態(“P15”)的準位15。

在一些實施方式中，為了讀取LP資料，控制邏輯512可以控制SO節點和快取記憶體儲存單元608以準備感測LP資料。具體地，控制邏輯512可以設置快取記憶體儲存單元608以發起儲存在快取記憶體儲存單元608中的感測結果，使得感測結果被發起為具有位值“1”。控制邏輯512還可以控制頁緩衝電路602以對SO節點進行預充電，使得SO節點儲存位元值“1”。例如，如表5的行904所示，快取記憶體儲存單元608被發起為具有位值“1”(例如，設置C=1)，而不管記憶體單元處於哪個狀態(例如，擦除狀態或編程狀態)。如表5的行906所示，SO節點被預充電以具有位值“1”(例如，配置圖6C的Prech_all訊號，使得圖6C的預充電電路664可以對SO節點進行預充電)，而不管記憶體單元處於哪種狀態。

在一些實施方式中，控制邏輯512可以基於表4的行902來分別確定用於LP資料的3個讀取次數和用於3個讀取次數的3個感測準位。3個感測準位是準位2、準位8、和準位14，它們基於表4的行902中LP資料的位元值的變化來進行確定。控制邏輯512可以控制SO節點和快取記憶體儲存單元608以基於與LP資料相關聯的3個讀取次數與3個感測準位來感測LP資料。

具體地，控制邏輯512可以控制頁緩衝器電路602以將第一感測準位(例如，準位2)施加到記憶體單元以更新在快取記憶體儲存單元608中的感測結果。例如，控制邏輯512可以控制頁緩衝器電路602以將第一感測準位(例如，準位2)施加到記憶體單元，使得SO節點放電(例如，感測@L2)。儲存在SO節點中的位元值分別關於記憶體單元的不同狀態(例如，狀態“E”、“P1”、...、“P15”)顯示在表5的行908中。也就是說，如果記憶體單元處於擦除狀態或P1狀態，則儲存在SO節點中的位元值從“1”(如906行所示)變為“0”(如908行所示)；或者，如果記憶體單元處於P2-P15狀態中的一個狀態，則儲存在SO節點中的位元值仍然為“1”(如行908所示)。此外，控制邏輯512可以控制頁緩衝器電路602以基於儲存在SO節點中的位元值來更新快取記憶體儲存單元608中的感測結果(例如，配置圖6C的RST_C訊號以基於儲存在SO節點中的位元值來重置快取記憶體儲存單元608)。例如，如表5的行910所示，如果記憶體單元處於擦除狀態或P1狀態，則快取記憶體儲存單元608中儲存的位元值仍為“1”；或者，如果記憶體單元處於P2-P15狀態中的一個狀態，則儲存在快取記憶體儲存單元608中的位元值從“1”(如行904所示)變為“0”(如行910所示)。

在將第一感測準位(例如，準位2)施加到記憶體單元之後，控制邏輯512可以控制頁緩衝器電路602以在將第二感測準位(例如，準位8)施加到記憶體單元之前對SO節點進行預充電，如表5的行912所示。也就是說，圖6C的Prech_all訊號被設置為使得預充電電路664被配置為再次對SO節點進行預充電。然後，控制邏輯512可以控制頁緩衝器電路602以將第二感測準位(例如，準位8)施加到記憶體單元以更新快取記憶體儲存單元608中的感測結果。例如，控制邏輯512可以控制頁緩衝器電路602以將第二感測準位(例如，準位8)施加到記憶體單元，使得SO節點被放電(例如，感測@L8)。儲存在SO節點中的位元值分別關於記憶體單元的不同狀態(例如，狀態“E”、“P1”、...、“P15”)顯示在表5的行914中。此外，控制邏輯512可以控制頁緩衝器電路602以基於儲存在SO節點中的位元值來更新快取記憶體儲存單元608中的感測結果(例如，配置圖6C的SET_C訊號以基於基於SO節點中儲存的位元值來設置快取記憶體儲存單元608)，如表5的行916所示。

此外，在將第二感測準位(例如，準位8)施加到記憶體單元之後，控制邏輯512可以控制頁緩衝器電路602以在將第三感測準位(例如，準位14)施加到記憶體單元之前對SO節點進行預充電，如表5的行918所示。也就是說，圖6C的Prech_all訊號被設置為使得預充電電路664被配置為再次對SO節點進行預充電。然後，控制邏輯512可以控制頁緩衝器電路602以將第三感測準位(例如，準位14)施加到記憶體單元以更新快取記憶體儲存單元608中的感測結果。例如，控制邏輯512可以控制頁緩衝器電路602以將第三感測準位(例如，準位14)施加到記憶體單元，使得SO節點被放電(例如，感測@L14)。儲存在SO節點中的位元值分別關於記憶體單元的不同狀態顯示在表5的行920 中。此外，控制邏輯512可以控制頁緩衝器電路602以基於儲存在SO節點中的位元值來更新快取記憶體儲存單元608中的感測結果(例如，配置圖6C的RST_C訊號以基於儲存在SO節點中的位元值來重置快取記憶體儲存單元608)，如表5的行922所示。

在將3個感測準位(例如，準位2、準位8和準位14)中的每一個感測準位分別施加到記憶體單元之後，控制邏輯512可以控制頁緩衝器電路602將感測結果608作為LP資料從快取記憶體儲存單元608輸出到介面516。注意，在施加3個感測準位之後，在快取記憶體儲存單元608中儲存的關於記憶體單元的不同狀態的感測結果與關於被編程到記憶體單元的不同電壓準位的LP資料的位元值相同。也就是說，表4的行902中所示的LP資料的位元值與表5的行922中所示的感測結果相同。例如，關於編程狀態P1，在施加3個感測準位之後，快取記憶體儲存單元608中的感測結果為“1”，這與表4的行902中關於準位1的LP資料的位元值“1”相同。結果，快取記憶體儲存單元608可以用於正確地讀出LP資料。

透過執行如上所述的那些操作，MP資料、UP資料和XP資料可以分別透過SO節點和快取記憶體儲存單元608被逐一讀出。因此，完成對記憶體單元的讀取操作。

圖10示出了根據本發明的一些方面的用於操作記憶體元件的示例性方法1000的流程圖。記憶體元件可以是本文公開的任何合適的記憶體元件，例如記憶體元件300。方法1000可以由週邊電路302(例如控制邏輯512)來實施。應當理解，方法1000中所示的操作可能不是窮舉的，並且也可以在任何所示操作之前、之後或之間執行其他操作。此外，一些操作可以同時執行，或者以與圖1所示不同的循序執行。

在一些實施方式中，記憶體元件可以包括記憶體單元306陣列，記憶體單元306陣列包括例如第一記憶體單元306和第二記憶體單元306。第一記憶體單元和第二記憶體單元306可以在耦合到頁緩衝器/感測放大器504中的頁緩衝器電路(例如，頁緩衝器電路602)的NAND記憶體串308中。

參考圖10，方法1000開始於操作1002，其中回應於接收到指示對第二記憶體單元306執行讀取操作的暫停命令而暫停對第一記憶體單元306的編程操作。例如，如果編程操作被對第二記憶體單元306的讀取操作中斷，則控制器邏輯512可以暫停對第一記憶體單元306的編程操作。

方法1000進行到操作1004，如圖10所示，其中控制頁緩衝器電路602以儲存與編程操作的暫停相關聯的暫停的編程資訊。例如，編程操作被配置為將處於2^N個準位中的一個準位的一條N位元資料寫入到第一記憶體單元306，其中該條N位元資料包括頁資料的N個部分。然後，暫停的編程資訊包括例如與編程操作相關聯的頁資料的N個部分和禁止資訊。控制邏輯512可以控制頁緩衝器電路602以將頁資料的N個部分和禁止資訊分別儲存在頁緩衝器電路602的感測儲存單元612、BL儲存單元610和N-1個資料儲存單元606中。在這種情況下，頁緩衝器電路602的快取記憶體儲存單元608處於空閒狀態。

方法1000進行到操作1006，如圖10所示，其中透過SO節點和快取記憶體儲存單元608發起對第二記憶體單元306的讀取操作。例如，讀取操作被配置為從第二記憶體單元306讀取處於2^N個準位中的一個準位的一條N位元資料，其中該條N位元資料包括頁資料的N個部分。最初，對於來自儲存在第二記憶體單元306中的頁資料的N個部分中的頁資料的每個部分，控制邏輯512可以控制SO節點和快取記憶體儲存單元608以準備感測頁資料的部分。接下來，控制邏輯512可以控制SO節點和快取記憶體儲存單元608以基於與頁資料的該部分相關聯的多個讀取次數來感測頁資料的該部分。透過經由SO節點和快取記憶體儲存單元608逐一地感測儲存在第二記憶體單元306中的頁資料的N部分中的每個部分，可以在編程操作的暫停期間實現對第二記憶體單元306的讀取操作。

圖11示出了根據本發明的一些方面的用於操作記憶體元件的另一示例性方法1100的流程圖。記憶體元件可以是本文所公開的任何合適的記憶體元件，例如記憶體元件300。方法1100可以由週邊電路302(例如控制邏輯512)來實施。應當理解，方法1100中所示的操作可能不是窮舉的，並且也可以在任何所示操作之前、之後或之間執行其他操作。此外，一些操作可以同時執行，或者以與圖11所示不同循序執行。

在一些實施方式中，記憶體元件可以包括記憶體單元306陣列，記憶體單元306陣列包括例如第一記憶體單元306和第二記憶體單元306。第一記憶體單元和第二記憶體單元306來自耦合到頁緩衝器/感測放大器504中的頁緩衝器電路602的NAND記憶體串308。

參考圖11，方法1100開始於操作1102，其中接收編程命令。例如，控制邏輯512可以接收指示對第一記憶體單元306執行編程操作的編程命令。

方法1100進行到操作1104，如圖11所示，其中發起對第一記憶體單元306的編程操作。例如，控制邏輯512可以發起對第一記憶體單元306的編程操作。

在一些實施方式中，控制邏輯512透過介面516從記憶體控制器106接收編程命令，並且作為回應，將控制訊號至少發送到行解碼器/字元線驅動器508、列解碼器/位元線驅動器506和電壓發生器510以發起對耦合到選擇字元線318的第一記憶體單元306的編程操作。取決於要編程的狀態的數量(即，每個記憶體單元306中的位元數，例如SLC、MLC、TLC、QLC等)，可以執行一個編程遍或多個編程遍。在每個編程遍中，一個或多個編程/驗證週期(例如，N-1、N、N+1、N+2、...)可以依次包括在編程操作中。在編程操作期間，在任何編程/驗證週期中，透過行解碼器/字元線驅動器508將編程電壓(即，包括一個或多個編程脈衝(例如，Vpgm_n-1、Vpgm_n、Vpgm_n+1和Vpgm_n+2)的電壓脈衝訊號)施加到選擇字元線318以對耦合到選擇字元線318的第一記憶體單元306進行編程。例如，上述8-16方案或16-16方案可以用於對第一記憶體單元306執行編程操作。

方法1100進行到操作1106，如圖11所示，其中接收暫停命令。例如，控制邏輯512可以接收指示對第一記憶體單元306的編程操作被對第二記憶體單元306的讀取操作中斷的暫停命令。

方法1100進行到操作1108，如圖11所示，其中暫停對第一記憶體單元306的編程操作。例如，控制邏輯512可以回應於接收到暫停命令而暫停編程操作。

在一些實施方式中，控制邏輯512可以被配置為在編程操作期間例如從記憶體控制器106接收暫停命令。根據一些實施方式，當中斷發生時，由記憶體控制器106發出暫停命令。該中斷可以是主機(例如，圖1中的主機108)的任何請求，該請求需要中斷由記憶體元件300執行的正在進行的編程操作，使得可以以及時的方式處理事件。例如，在當前執行的編程操作完成之前，可能需要立即對記憶體單元陣列301的頁320執行讀取操作。在一些實施方式中，當在選擇字元線318上施加編程脈衝時發生中斷。還應當理解，中斷(以及暫停命令的接收)可以發生在任何編程/驗證週期(包括第一週期、最後一個週期或者任何中間週期)或在單個編程/驗證週期中。還應當理解，中斷事件的數量和產生的暫停命令可以在不同的編程操作期間變化，例如，從0(即，正常的編程操作)到與編程脈衝相同的數量。回應於接收到暫停命令，週邊電路302可以被配置為暫停正在進行的編程操作。

方法1100進行到操作1110，如圖11所示，其中控制頁緩衝器電路602以儲存與編程操作的暫停相關聯的暫停的編程資訊。例如，控制邏輯512被配置為將與編程操作的暫停相關聯的暫停的編程資訊儲存在頁緩衝器電路602中。

方法1100進行到操作1112，如圖11所示，其中透過頁緩衝器電路602的SO節點和快取記憶體儲存單元608發起對第二記憶體單元306的讀取操作。例如，控制邏輯512可以將控制訊號發送到頁緩衝器電路602和其他週邊電路302(例如，行解碼器/字元線驅動器508、列解碼器/位元線驅動器506、電壓發生器510等)以對第二記憶體單元306執行讀取操作。

方法1100進行到操作1114，如圖11所示，其中回應於讀取操作的完成，控制頁緩衝器電路602以使用暫停的編程資訊來繼續對第一記憶體單元306的編程操作。例如，回應於讀取操作的完成，包括控制邏輯512的週邊電路302可以被配置為進行暫停的編程操作。在一些實施方式中，控制邏輯512被配置為將控制訊號發送到頁緩衝器電路602、行解碼器/字元線驅動器508、列解碼器/位元線驅動器506和/或電壓發生器510，以基於暫停的編程資訊來進行暫停的編程操作。

結合參考上述圖6A-11，在正在進行的編程操作的暫停期間，本文公開的解決方案可以利用頁緩衝器電路的儲存單元(例如，快取記憶體儲存單元)以及SO節點來發起讀取操作。由於與編程操作相關聯的所有暫停的編程資訊都儲存在頁緩衝器電路中，因此可以在讀取操作完成之後透過頁緩衝器電路來繼續編程操作。因此，透過使用SO節點和快取記憶體儲存單元進行讀取操作，在非破壞模式下記憶體元件可以支援編程操作暫停特徵。

在本文公開的解決方案中，由於在編程操作的暫停期間沒有在讀取操作中使用感測儲存單元，因此與使用感測儲存單元進行讀取操作的正常讀取操作相比，可能會產生更大的陣列公共源極(ACS，array common source)雜訊。因此，可以在本文公開的解決方案中潛在地引入更高的故障位元數目(FBC，failed bit count)。例如，由於快取記憶體儲存單元沒有像感測儲存單元那樣針對讀取操作進行優化，因此可能由於在編程操作的暫停期間在讀取操作中使用快取記憶體儲存單元而潛在地引入更高的FBC。為了降低本文公開的解決方案中的FBC，可以調整快取記憶體儲存單元的大小和/或其他參數以降低ACS雜訊。也可以延長SO節點的放電時間以降低ACS雜訊。因此，本文公開的解決方案中的FBC可以透過調整快取記憶體儲存單元的大小和/或其他參數以及延長SO節點的放電時間來降低。

根據本發明的一個方面，一種記憶體元件包括記憶體單元陣列和耦合到記憶體單元陣列的週邊電路。記憶體單元陣列包括第一記憶體單元和第二記憶體單元。週邊電路包括頁緩衝器和控制邏輯。頁緩衝器至少包括分別耦合到第一記憶體單元和第二記憶體單元的頁緩衝器電路。頁緩衝器電路包括SO節點和快取記憶體儲存單元。控制邏輯耦合到頁緩衝器並且被配置為：回應於接收到指示對第二記憶體單元執行讀取操作的暫停命令，而暫停對第一記憶體單元的編程操作。控制電路還被配置為：控制頁緩衝器電路以儲存與編程操作的暫停相關聯的暫停的編程資訊；並且透過SO節點和快取記憶體儲存單元發起對第二記憶體單元的讀取操作。

在一些實施方式中，讀取操作被配置為從第二記憶體單元讀取處於2^N個準位中的第一準位的第一條N位元資料。第一條N位元資料包括第一頁資料的N個部分，並且N是大於1的整數。

在一些實施方式中，為了透過SO節點和快取記憶體儲存單元發起對第二記憶體單元的讀取操作，控制邏輯還被配置為：對於儲存在第二記憶體單元中的第一頁資料的每個部分，控制SO節點和快取記憶體儲存單元以準備感測第一頁資料的部分；並且控制SO節點和快取記憶體儲存單元以基於與第一頁資料的部分相關聯的多個讀取次數來感測第一頁資料的部分。

在一些實施方式中，為了控制SO節點和快取記憶體儲存單元以準備感測第一頁資料的部分，控制邏輯還被配置為：設置快取記憶體儲存單元以發起儲存在快取記憶體儲存單元中的感測結果；以及控制頁緩衝器電路對SO節點進行預充電。

在一些實施方式中，為了控制SO節點和快取記憶體儲存單元以基於多個讀取次數來感測第一頁資料的部分，控制邏輯還被配置為：確定用於第一頁資料的部分的多個讀取次數；分別確定用於多個讀取次數的多個感測準位；以及控制頁緩衝器電路以將多個感測準位分別施加到第二記憶體單元，以更新快取記憶體儲存單元中的感測結果。

在一些實施方式中，控制邏輯還被配置為：回應於分別施加到第二記憶體單元的多個感測準位，控制頁緩衝器電路以輸出儲存在快取記憶體儲存單元中的感測結果作為第一頁資料的部分。

在一些實施方式中，為了控制頁緩衝器電路以將多個感測準位分別施加到第二記憶體單元，以更新快取記憶體儲存單元中的感測結果，控制邏輯還被配置為：對於來自多個感測準位中的每個感測準位，控制頁緩衝器電路以將感測準位施加到第二記憶體單元，使得SO節點放電；以及控制頁緩衝器電路以基於儲存在SO節點中的資料值來更新快取記憶體儲存單元中的感測結果。

在一些實施方式中，控制邏輯還被配置為：在將感測準位施加到第二記憶體單元之後，控制頁緩衝器電路以在將下一感測準位施加到第二記憶體單元之前對SO節點進行預充電。

在一些實施方式中，控制邏輯還被配置為：回應於讀取操作的完成，控制頁緩衝器電路以使用暫停的編程資訊來繼續對第一記憶體單元的編程操作。

在一些實施方式中，第一記憶體單元和第二記憶體單元在三維(3D)NAND記憶體串中。

在一些實施方式中，編程操作被配置為將處於2^N個準位中的第二準位的第二條N位元資料寫入到第一記憶體單元。第二條N位元資料包括第二頁資料的N個部分，並且N是大於1的整數。頁緩衝器電路還包括感測儲存單元、位元線儲存單元和N-1個資料儲存單元。暫停的編程資訊包括與編程操作相關聯的第二頁資料的N個部分和禁止資訊。為了控制頁緩衝器電路以儲存暫停的編程資訊，控制邏輯被配置為：控制頁緩衝器電路以將第二頁資料的N個部分和禁止資訊分別儲存在感測儲存單元、位元線儲存單元和N-1個資料儲存單元中。

根據本發明的另一方面，一種系統包括被配置為儲存資料的記憶體元件以及耦合到記憶體元件的記憶體控制器。記憶體元件包括記憶體單元陣列和耦合到記憶體單元陣列的週邊電路。記憶體單元陣列包括第一記憶體單元和第二記憶體單元。週邊電路包括頁緩衝器和耦合到頁緩衝器的控制邏輯。頁緩衝器至少包括分別耦合到第一記憶體單元和第二記憶體單元的頁緩衝器電路。頁緩衝器電路包括SO節點和快取記憶體儲存單元。控制邏輯耦合到頁緩衝器，並且被配置為：回應於接收到指示對第二記憶體單元執行讀取操作的暫停命令，而暫停對第一記憶體單元的編程操作。快取記憶體儲存單元回應於編程操作的暫停而處於空閒狀態。控制邏輯還被配置為透過SO節點和快取記憶體儲存單元發起對第二記憶體單元的讀取操作。記憶體控制器被配置為控制記憶體元件。

在一些實施方式中，控制邏輯還被配置為：回應於讀取操作的完成，控制頁緩衝器電路以使用與編程操作的暫停相關聯的暫停的編程資訊來繼續對第一記憶體單元的編程操作。

在一些實施方式中，為了暫停對第一記憶體單元的編程操作，控制邏輯還被配置為：控制頁緩衝器電路以將與編程操作的暫停相關聯的暫停的編程資訊儲存在頁緩衝器電路中。

根據本發明的又一方面，提供了一種用於操作包括記憶體單元陣列的記憶體元件的方法。記憶體單元陣列包括耦合到頁緩衝器中的頁緩衝器電路的第一記憶體單元和第二記憶體單元。頁緩衝器電路包括SO節點和快取記憶體儲存單元。回應於接收到指示對第二記憶體單元執行讀取操作的暫停命令，而暫停對第一記憶體單元的編程操作。控制頁緩衝器電路以儲存與編程操作的暫停相關聯的暫停的編程資訊。透過SO節點和快取記憶體儲存單元發起對第二記憶體單元的讀取操作。

在一些實施方式中，透過SO節點和快取記憶體儲存單元發起對第二記憶體單元的讀取操作包括：對於儲存在第二記憶體單元中的第一頁資料的每個部分，控制SO節點和快取記憶體儲存單元以準備感測第一頁資料的部分；並且控制SO節點和快取記憶體儲存單元以基於與第一頁資料的部分相關聯的多個讀取次數來感測第一頁資料的部分。

在一些實施方式中，控制SO節點和快取記憶體儲存單元以準備感測第一頁資料的部分包括：設置快取記憶體儲存單元以發起儲存在快取記憶體儲存單元中的感測結果；以及控制頁緩衝器電路對SO節點進行預充電。

在一些實施方式中，控制SO節點和快取記憶體儲存單元以基於多個讀取次數來感測第一頁資料的部分包括：確定用於第一頁資料的部分的多個讀取次數；分別確定用於多個讀取次數的多個感測準位；以及控制頁緩衝器電路以將多個感測準位分別施加到第二記憶體單元，以更新快取記憶體儲存單元中的感測結果。

在一些實施方式中，回應於分別施加到第二記憶體單元的多個感測準位，控制頁緩衝器電路以輸出儲存在快取記憶體儲存單元中的感測結果作為第一頁資料的部分。

在一些實施方式中，控制頁緩衝器電路以將多個感測準位分別施加到第二記憶體單元，以更新快取記憶體儲存單元中的感測結果，包括：對於來自多個感測準位中的每個感測準位，控制頁緩衝器電路以將感測準位施加到第二記憶體單元，使得SO節點放電；以及控制頁緩衝器電路以基於儲存在SO節點中的資料值來更新快取記憶體儲存單元中的感測結果。

在一些實施方式中，在將感測準位施加到第二記憶體單元之後，控制頁緩衝器電路以在將下一感測準位施加到第二記憶體單元之前對SO節點進行預充電。

在一些實施方式中，回應於讀取操作的完成，控制頁緩衝器電路以使用暫停的編程資訊來繼續對第一記憶體單元的編程操作。

在一些實施方式中，編程操作被配置為將處於2^N個準位中的第二準位的第二條N位元資料寫入到第一記憶體單元。第二條N位元資料包括第二頁資料的N個部分，並且N是大於1的整數。頁緩衝器電路還包括感測儲存單元、位元線儲存單元和N-1個資料儲存單元。暫停的編程資訊包括與編程操作相關聯的第二頁資料的N個部分和禁止資訊控制頁緩衝器電路以儲存暫停的編程資訊包括：控制邏輯被配置為：控制頁緩衝器電路以將第二頁資料的N個部分和禁止資訊分別儲存在感測儲存單元、位元線儲存單元和N-1個資料儲存單元中。

具體實施方式的前述描述可以容易地修改和/或適用於各種應用。因此，基於本文所呈現的教導和指導，此類適應和修改旨在落入所公開的實施方式的等同物的含義和範圍內。

本發明的廣度和範圍不應受到任何上述示例性實施方式的限制，而應僅根據所附權利要求及其等同物來定義。

300:記憶體元件