TWI870332B - 用以製造半導體接合結構的方法 - Google Patents
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Abstract
提供用以製造半導體接合結構的方法。方法包含：形成第一半導體結構；形成第二半導體結構；使第一半導體結構混成接合於第二半導體結構。形成第一半導體結構包含：將硼引入第一基板以在第一基板中形成摻雜區；在第一基板上形成第一介電層；在第一介電層中形成第一導電接墊。形成第二半導體結構包含：在第二基板上形成第二介電層；在第二介電層中形成第二導電接墊。第一導電接墊接合第二導電接墊。第一介電層接合第二介電層。
Description
本發明係有關於半導體製造方法，且特別有關於用以製造半導體接合結構的方法。
晶圓對晶圓接合製程(wafer-to-wafer bonding process)可用以接合多個晶圓以得到半導體裝置結構，其為實現三維積體電路高密度堆疊整合的關鍵技術之一。現行的晶圓接合製程通常包含對準(alignment)、接合(bonding)、蝕刻(etching)、研磨(polishing)等步驟，且需要使用氫氧化四甲基銨(tetramethylammonium hydroxide; TMAH)。然而，氫氧化四甲基銨的毒性與處理成本高，現行的晶圓接合製程亦容易造成結構損傷。
本發明提供用以製造半導體接合結構的方法，其在基板中形成摻雜區，摻雜區可作為研磨停止層，因此可不使用氫氧化四甲基銨，並可避免結構損傷。
根據一些實施例，提供用以製造半導體裝置結構的方法。方法包含：形成第一半導體結構；形成第二半導體結構；使第一半導體結構混成接合於第二半導體結構。形成第一半導體結構包含：將硼引入第一基板以在第一基板中形成摻雜區；在第一基板上形成第一介電層；在第一介電層中形成第一導電接墊。形成第二半導體結構包含：在第二基板上形成第二介電層；在第二介電層中形成第二導電接墊。第一導電接墊接合第二導電接墊。第一介電層接合第二介電層。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下。
圖式係簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製。在以下製造方法中，所述操作之間可能存在一或更多種附加操作，並且操作之順序可變化。因此，說明書和圖式僅作敘述實施例之用，而非用以限縮本發明保護範圍。以下是以相同/類似的符號表示相同/類似的元件做說明。
說明書與申請專利範圍中用以修飾元件的序數例如「第一」、「第二」等，並不隱含及代表結構中的特定位置、或排列順序、或製造順序，該些序數僅是用來清楚區分具有相同命名的多個元件。說明書與申請專利範圍中所使用的空間相關用語，例如「上」、「上方」、「之上」、「高於」、「頂部」、「下」、「下方」、「之下」、「低於」、「底部」等，是用以敘述一個元件與另一個元件的在圖式中的相對空間或位置關係，而且這些空間或位置關係可以是直接的或非直接的（有其他元件配置於這兩個元件之間），除非另有指明。空間相關用語可涵蓋以其他方位顯示的結構，而不侷限於圖式繪示的方位。結構可被翻轉或旋轉各種角度，並且本文使用的空間相關敘述可被相應地解釋。說明書與申請專利範圍中所使用的單數形式「一」和「該」也旨在包含複數形式，除非上下文另有清楚說明。說明書與申請專利範圍中所使用的「及/或」包含一或更多個列出項目的任意組合與所有組合。
此外，說明書與隨附申請專利範圍中的用語「電性連接」可代表多個元件形成歐姆接觸(ohmic contact)、可代表電流流經多個元件之間、也可代表多個元件具有操作上的關聯性。操作上的關聯性可例如是一元件用以驅動另一元件，但電流可不直接流過這兩個元件之間。說明書與隨附申請專利範圍中的用語「沉積」包含但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)與磊晶成長(epitaxial growth)。根據待形成的材料種類，本發明所屬技術領域中具有通常知識者可選擇用於形成材料的合適技術。
說明書與隨附申請專利範圍中的用語「蝕刻」包含但不限於乾式蝕刻與溼式蝕刻。說明書與隨附申請專利範圍中的用語「研磨處理」包含但不限於機械研磨處理（例如使用研磨輪之輪磨(grinding)）、化學機械研磨處理(chemical-mechanical polishing; CMP)與離子研磨處理(ion milling)。說明書與隨附申請專利範圍中的用語「蝕刻」與「研磨處理」可互相取代，本發明所屬技術領域中具有通常知識者可依據結構與材料選擇合適的移除技術。
第1圖至第7圖係繪示根據一實施例之半導體接合結構的製造方法。
請參照第1圖。第1圖是半導體接合結構的製造方法中的一個階段的結構示意圖。提供基板100。基板100是半導體基板。半導體基板可包含半導體材料或由半導體材料製成。半導體材料例如是矽、鍺、砷化鎵、碳化矽、氮化鎵等。在一實施例中，基板100包含單晶矽或由單晶矽製成。在一實施例中，基板100是矽晶圓。在一實施例中，基板100是空白晶圓(blanket wafer)。
將硼（硼原子或硼離子）引入基板100以在基板100中形成摻雜區102。硼可植入基板100的表面100U。硼可植入基板100的整個表面100U或部分表面100U。摻雜區102可以是摻雜硼的半導體材料。在一實施例中，摻雜區102是摻雜硼的矽或摻雜硼的單晶矽。在一實施例中，可通過高溫擴散摻雜處理或離子佈植摻雜處理以將硼引入基板100以形成摻雜區102。摻雜區102中的硼的濃度可以是任意數值。例如，摻雜區102中的硼的濃度可介於約
原子/立方公分(atoms/cm
3)至約
原子/立方公分之間。例如，在基板100由單晶矽製成的情況下，摻雜區102中的硼的濃度可約為
原子/立方公分。摻雜區102的厚度可介於約5奈米至約100奈米之間，但本發明不以此為限。摻雜區102的表面102U可和基板100的表面100U共平面。
請參照第2圖。第2圖是半導體接合結構的製造方法中的一個階段的結構示意圖。在基板100上形成墊氧化層104、裝置層106與介電層108，在介電層108中形成導電接墊110與阻障層112，以形成半導體結構10。墊氧化層104介於摻雜區102與裝置層106之間。墊氧化層104介於摻雜區102與介電層108之間。裝置層106介於墊氧化層104與介電層108之間。阻障層112介於導電接墊110與介電層108之間。阻障層112可覆蓋導電接墊110的側表面與底表面。裝置層106可包含主動裝置及/或被動裝置。主動裝置例如是電晶體、矽控整流器(silicon controlled rectifier)等。被動裝置例如是電阻器、電容器、電感器等。墊氧化層104可包含氧化物材料，氧化物材料例如是氧化矽(SiO
x)。介電層108可包含介電材料，介電材料例如氧化矽(SiO
x)、氮化矽(SiN
x)、碳氮化矽(SiC
xN
y)等。阻障層112可包含金屬阻障材料，金屬阻障材料例如鉭、氮化鉭、鈷、釕、鈦、氮化鈦等。導電接墊110可包含導電材料，導電材料例如是銅、鋁、鎢、鉭、鈦、氮化鈦、氮化鉭、或其任意組合。裝置層106中的主動裝置及/或被動裝置可電性連接導電接墊110與阻障層112。
在一實施例中，可通過沉積處理以在摻雜區102的表面102U上形成墊氧化層104。可通過沉積處理及蝕刻處理以在墊氧化層104上形成裝置層106。可通過沉積處理以在裝置層106上形成介電層108。可通過蝕刻處理以移除部分的介電層108，再通過沉積處理以形成介電層108中的導電接墊110與阻障層112。導電接墊110的上表面110U可向內凹陷；或者，導電接墊110的上表面110U可大致平整且和介電層108的上表面108U共平面。裝置層106可形成於半導體製程中的前段製程(front-end-of-line; FEOL)與後段製程(back-end-of-line; BEOL)中。
請參照第3圖。第3圖是半導體接合結構的製造方法中的一個階段的結構示意圖。形成半導體結構20。半導體結構20之形成可包含以下步驟。提供基板200。在基板200上形成墊氧化層204、裝置層206與介電層208，在介電層208中形成導電接墊210與阻障層212，以形成半導體結構20。墊氧化層204介於基板200與介電層208之間。裝置層206介於墊氧化層204與介電層208之間。阻障層212介於導電接墊210與介電層208之間。阻障層212可覆蓋導電接墊210的側表面與底表面。裝置層206可包含主動裝置及/或被動裝置。主動裝置例如是電晶體、矽控整流器等。被動裝置例如是電阻器、電容器、電感器等。墊氧化層204可包含氧化物材料，氧化物材料例如是氧化矽(SiO
x)。介電層208可包含介電材料，介電材料例如氧化矽(SiO
x)、氮化矽(SiN
x)、碳氮化矽(SiC
xN
y)等。阻障層212可包含金屬阻障材料，金屬阻障材料例如鉭、氮化鉭、鈷、釕、鈦、氮化鈦等。導電接墊210可包含導電材料，導電材料例如是銅、鋁、鎢、鉭、鈦、氮化鈦、氮化鉭、或其任意組合。裝置層206中的主動裝置及/或被動裝置可電性連接導電接墊210與阻障層212。
在一實施例中，可通過沉積處理以在基板200的表面200U上形成墊氧化層204。可通過沉積處理及蝕刻處理以在墊氧化層204上形成裝置層206。可通過沉積處理以在裝置層206上形成介電層208。可通過蝕刻處理以移除部分的介電層208，再通過沉積處理以形成介電層208中的導電接墊210與阻障層212。導電接墊210的上表面210U可向內凹陷；或者，導電接墊210的上表面210U可大致平整且和介電層208的上表面208U共平面。裝置層206可形成於半導體製程中的前段製程與後段製程中。
請參照第4圖與第5圖。第4圖是半導體接合結構的製造方法中的一個階段的結構示意圖。第5圖是半導體接合結構的製造方法中的另一個階段的結構示意圖。使半導體結構10混成接合(hybrid bonding)於半導體結構20。在一實施例中，可使半導體結構10的導電接墊110和半導體結構20的導電接墊210互相對準；接著可使半導體結構10與半導體結構20分別沿著第4圖所示的箭頭方向移動以使半導體結構10的介電層108接觸半導體結構20的介電層208且使半導體結構10的導電接墊110接觸半導體結構20的導電接墊210；接著，可通過固態接合技術以使半導體結構10的介電層108接合於半導體結構20的介電層208且使半導體結構10的導電接墊110接合於半導體結構20的導電接墊210。固態接合技術例如是熔融接合(fusion bonding)、熱壓接合(thermal compression bonding)等。在一實施例中，半導體結構10的導電接墊110與半導體結構20的導電接墊210會在接合的過程中再成長(re-grow)並互相接合，從而接合後的導電接墊110與導電接墊210之間可不存在接合界面。在半導體結構10混成接合於半導體結構20之後，導電接墊110可電性連接導電接墊210。
在此實施例中，半導體結構10與半導體結構20之接合可被理解為晶圓對晶圓接合(wafer-to-wafer bonding)製程。混成接合至少涉及金屬對金屬的接合（例如導電接墊110與導電接墊210之接合）以及非金屬對非金屬接合（例如介電層108與介電層208之接合）。混成接合技術不同於傳統的凸塊(bump)接合技術。相較於傳統的凸塊接合技術，混成接合技術可有效降低接點間距、降低接點尺寸、以及提升每單位面積的接點數量，因此採用混成接合技術形成的半導體接合結構具有厚度低、可靠性高、高整合密度與支援高資料傳輸速度等特質。
在半導體結構10混成接合於半導體結構20之後，可進行切割處理以移除一部分的基板100，剩餘的基板100可定義為基板100A（如第5圖所示）。在此實施例中，切割處理可移除摻雜區102周圍的基板100。在一實施例中，在進行切割處理之前，可從基板100的背面進行研磨處理以降低基板100的厚度。在一實施例中，切割處理係可省略的。
在基板200上形成半導體膜530。半導體膜530可覆蓋介電層108的側表面、裝置層106的側表面、墊氧化層104的側表面、基板100A的側表面與表面100L、半導體結構20的介電層208的側表面、半導體結構20的裝置層206的側表面、半導體結構20的墊氧化層204的側表面、以及半導體結構20的基板200的表面200U的一部分。基板100A的表面100L背對介電層108。半導體膜530可包含半導體材料或由半導體材料製成。半導體材料例如是矽、鍺、砷化鎵、碳化矽、氮化鎵等。基板100/100A對一研磨處理的抗性與半導體膜530對此研磨處理的抗性可相同或實質相同。即，半導體膜530的材料與基板100/100A的材料可具有相同或相似的研磨速率。在一實施例中，半導體膜530與基板100/100A皆包含矽。在一實施例中，半導體膜530包含非晶(amorphous)矽或由非晶矽製成。
請參照第6圖與第7圖。第6圖是半導體接合結構的製造方法中的一個階段的結構示意圖。第7圖是半導體接合結構的製造方法中的另一個階段的結構示意圖。移除一部分的半導體膜530與基板100A以使摻雜區102暴露並形成如第7圖所示的半導體接合結構70，剩餘的半導體膜530可定義為半導體膜530B。在一實施例中，可通過研磨處理以移除基板100A與半導體膜530在基板100A的側表面與基板100A的表面100L上的部分（或可理解為半導體膜530的頂部）以暴露摻雜區102的表面102L。摻雜區102的表面102L相對於摻雜區102的表面102U。當研磨處理到達摻雜區102時控制其停止。由於基板100A對研磨處理的抗性與半導體膜530對研磨處理的抗性相同或實質相同，所以經研磨處理後，半導體膜530B（即半導體膜530的剩餘部分）的端面530E與摻雜區102的表面102L等高或實質等高。
在一實施例中，移除一部分的半導體膜530與基板100A以使摻雜區102暴露之步驟可包含：通過機械研磨處理（包含粗研磨處理與細研磨處理）以移除半導體膜530在基板100A的表面100L上的部分以及一部分的基板100A並形成如第6圖所示的結構，剩餘的半導體膜530可定義為半導體膜530A，剩餘的基板100A可定義為基板100B；接著，通過化學機械研磨處理以移除基板100B與半導體膜530A在基板100B的側表面上的部分以暴露摻雜區102的表面102L並形成如第7圖所示的半導體接合結構70。基板100A的厚度可大於基板100B的厚度。
對半導體材料進行硼摻雜可降低其研磨速率（提升對研磨處理的抗性），使得摻雜區102的研磨速率低於基板100A/100B與半導體膜530/530A的研磨速率，因此可精確控制研磨處理的停止時間，避免過度研磨造成結構損傷。摻雜區102可作為研磨停止層。
在一比較例中，半導體結構10不包含摻雜區，當半導體結構10與半導體結構20接合之後，進行研磨處理以移除半導體結構10的基板。在此比較例中，由於半導體結構10不包含摻雜區，進行研磨處理時容易過度研磨而造成墊氧化層損傷。
在另一比較例中，半導體結構10不包含摻雜區，當半導體結構10與半導體結構20接合之後，會以四乙氧基矽烷(tetraethoxysilane; TEOS)層覆蓋所形成的結構，接著通過研磨處理移除四乙氧基矽烷層的頂部並使基板暴露，接著以氫氧化四甲基銨作為蝕刻液進行蝕刻處理以移除基板並保留原本形成於基板側表面上的四乙氧基矽烷層，接著以氫氧化四甲基銨作為研磨助劑進行化學機械研磨處理以移除原本形成於基板側表面上的四乙氧基矽烷層。在此比較例中，雖然通過分別移除基板與原本形成於基板側表面上的四乙氧基矽烷層來避免墊氧化層損傷，但原本形成於基板側表面上的四乙氧基矽烷層的體積小故容易在研磨處理中斷裂；一旦發生斷裂，研磨處理就會造成墊氧化層損傷。此外，此比較例將氫氧化四甲基銨用於蝕刻處理與研磨處理，氫氧化四甲基銨的毒性與處理成本高，容易造成生物與環境之危害。
本發明提供之用以製造半導體接合結構的方法在基板中形成摻雜區，摻雜區可作為研磨停止層以精確控制研磨處理的停止時間，可有效避免結構損傷。並且，本發明提供之方法可不需使用氫氧化四甲基銨，可提升製程安全性，可降低製程複雜度與成本。
應注意的是，如上所述之圖式、結構和步驟，是用以敘述本發明之部分實施例或應用例，本發明並不限制於上述結構和步驟之範圍與應用態樣。其他不同結構態樣之實施例，例如不同內部組件的已知構件都可應用，其示例之結構和步驟可根據實際應用之需求而調整。因此圖式之結構僅用以舉例說明之，而非用以限制本發明。通常知識者當知，應用本發明之相關結構和步驟過程，例如半導體裝置層中的相關元件和層的排列方式或構型，或製造步驟細節等，都可能依實際應用樣態所需而可能有相應的調整和變化。
綜上所述，雖然本發明已以實施例揭露如上，然而其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍前提下，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10,20:半導體結構
100,100A,100B,200:基板
100L,100U,102L,102U,200U:表面
102:摻雜區
104,204:墊氧化層
106,206:裝置層
108,208:介電層
108U,110U,208U,210U:上表面
110,210:導電接墊
112,212:阻障層
530,530A,530B:半導體膜
530E:端面
第1圖至第7圖係繪示根據本發明之一實施例之半導體接合結構的製造方法。
70:半導體接合結構
102:摻雜區
102L,102U:表面
104,204:墊氧化層
106,206:裝置層
108,208:介電層
110,210:導電接墊
112,212:阻障層
200:基板
530B:半導體膜
530E:端面
Claims (12)
- 一種用以製造半導體接合結構的方法，包含： 形成一第一半導體結構，包含： 將硼引入一第一基板以在該第一基板中形成一摻雜區； 在該第一基板上形成一第一介電層；及 在該第一介電層中形成一第一導電接墊； 形成一第二半導體結構，包含： 在一第二基板上形成一第二介電層；及 在該第二介電層中形成一第二導電接墊；以及 使該第一半導體結構混成接合於該第二半導體結構，其中該第一導電接墊接合該第二導電接墊，該第一介電層接合該第二介電層。
- 如請求項1所述之方法，更包含： 在使該第一半導體結構混成接合於該第二半導體結構之後，在該第二基板上形成一半導體膜。
- 如請求項2所述之方法，其中該半導體膜與該第一基板包含矽。
- 如請求項3所述之方法，更包含： 移除該第一基板與一部分的該半導體膜以使該摻雜區暴露。
- 如請求項4所述之方法，其中移除該第一基板與該部分的該半導體膜之後，該半導體膜的一剩餘部分的一端面與該摻雜區的一表面實質等高。
- 如請求項1所述之方法，更包含： 形成一半導體膜以覆蓋該第一介電層的一側表面、該第二介電層的一側表面、該第一基板的一側表面、以及該第一基板的一表面，該第一基板的該表面背對該第一介電層。
- 如請求項6所述之方法，其中該第一基板對一研磨處理的抗性與該半導體膜對該研磨處理的抗性相同或實質相同。
- 如請求項7所述之方法，更包含： 移除該第一基板與該半導體膜在該第一基板的該側表面與該第一基板的該表面上的一部分以暴露該摻雜區。
- 如請求項1所述之方法，更包含： 形成介於該摻雜區與該第一介電層之間的一第一墊氧化層；以及 形成介於該第二基板與該第二介電層之間的一第二墊氧化層。
- 如請求項1所述之方法，更包含： 形成介於該第一導電接墊與該第一介電層之間的一第一阻障層；以及 形成介於該第二導電接墊與該第二介電層之間的一第二阻障層。
- 如請求項1所述之方法，其中該摻雜區包含硼與矽。
- 如請求項1所述之方法，更包含： 使用一化學機械研磨處理移除該第一基板以使該摻雜區暴露。
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| TW113132061A TWI870332B (zh) | 2024-08-26 | 2024-08-26 | 用以製造半導體接合結構的方法 |
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| TWI870332B true TWI870332B (zh) | 2025-01-11 |
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ID=95151884
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| TW (1) | TWI870332B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5728624A (en) * | 1992-07-28 | 1998-03-17 | Harris Corporation | Bonded wafer processing |
| US6274892B1 (en) * | 1998-03-09 | 2001-08-14 | Intersil Americas Inc. | Devices formable by low temperature direct bonding |
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| TW201732888A (zh) * | 2010-12-03 | 2017-09-16 | 波音公司 | 直接的晶圓接合 |
| TW202133283A (zh) * | 2020-02-17 | 2021-09-01 | 大陸商長江存儲科技有限責任公司 | 混合晶圓鍵合方法及其結構 |
-
2024
- 2024-08-26 TW TW113132061A patent/TWI870332B/zh active
Patent Citations (5)
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