TWI870061B - 半導體裝置及其製造方法 - Google Patents

Abstract

本揭露實施例提供製造具有平坦鈍化表面的再分佈層(RDL)結構。一些實施例提供了位於鈍化層下方之用於化學機械研磨的停止層。一些實施例提供了用於用於鈍化研磨之額外的鈍化沉積厚度以及犧牲鈍化層。一些實施例提供了藉由插入虛擬圖案物件以調整圖案密度的修改後RDL圖案。

Description

半導體裝置及其製造方法

本揭露係有關於一種半導體裝置及其製造方法，特別係有關於一種具有包含平坦表面之再分佈層(RDL)結構的半導體裝置及其製造方法。

半導體裝置被用於各種電子應用，例如個人電腦、手機、數位相機及其他電子設備。 半導體裝置的製造，通常藉由在半導體基板上依序形成絕緣或介電層、導電層及半導體層的材料以在半導體基板上形成電路組件與元件來進行。

半導體積體電路(integrated circuit, IC)已經經歷了快速的成長。技術在IC材料與設計上的進步已經產生許多世代的IC，其中每一世代都具有比先前世代更小且更複雜的電路。然而，這些進步也增加了處理及製造IC的複雜性，並且為了實現這些進步，需要在IC的製程及製造上有著相應的發展。在IC演進的過程中，功能密度(即：每單位晶片面積之互連裝置的數量)通常會增加，而幾何尺寸(即：使用製造製程所能創建的最小組件)則會減少。

舉例來說，IC被形成在半導體基板上，並且可被切割為單獨的裝置晶粒(die)或IC晶片。每個IC晶片可以例如藉由接合(bond)而附接至中介層(interposer)、重組晶圓(reconstituted wafer)或是其他晶粒以形成封裝或裝置。 為了滿足各種選路(routing)需求，可在IC晶片上形成導電金屬線的再分佈層(redistribution layer, RDL)，以將接合連接(bond connection)從晶片的邊緣重新選路(reroute)到中心，或是通常將接合連接分散到比IC晶片更大的區域。 可以在RDL周圍實施一或多層的鈍化層，並且可在一或多層的鈍化層上方形成附加的聚酰亞胺(polyimide)層。鈍化層及聚酰亞胺層通常是非平面的，反映出RDL的形貌(topographic)特性。

在IC演進的過程中，平坦的RDL鈍化表面對於多重RDL製程以及系統整合單晶片(system-on-integrated chip, SoIC)製程的接合能力是理想的。

本揭露實施例提供一種半導體裝置的製造方法。上述半導體裝置的製造方法包括：於第一介電層之中以及之上形成再分佈層(RDL)特徵，其中再分佈層特徵包括：接觸通孔，設置於第一介電層內；以及接觸銲墊，與接觸通孔連接且位於第一介電層上方，其中一凹槽與接觸銲墊一起形成且位於接觸通孔之上；於再分佈層特徵及第一介電層上方沉積化學機械研磨(CMP)停止層；在化學機械研磨停止層上方沉積第一鈍化層，其中第一鈍化層填充上述凹槽；研磨第一鈍化層以暴露化學機械研磨停止層；以及在第一鈍化層以及化學機械研磨停止層上方沉積第二鈍化層。

本揭露實施例提供一種半導體裝置的製造方法。上述半導體裝置的製造方法包括：於第一介電層之中以及之上形成再分佈層(RDL)特徵，其中再分佈層特徵包括接觸通孔，設置於第一介電層內；以及接觸銲墊，與上述接觸通孔連接且位於第一介電層上方，其中第一凹槽被形成在接觸銲墊旁邊；於再分佈層特徵上方沉積第一鈍化層，其中第一鈍化層填充第一凹槽，並且第二凹槽形成在第一鈍化層中且位於第一凹槽上方；在第一鈍化層上沉積犧牲鈍化層，其中犧牲鈍化層填充第二凹槽；藉由研磨移除犧牲鈍化層以及第一鈍化層的一部分；以及在第一鈍化層上方沉積第二鈍化層。

本揭露實施例提供一種半導體裝置。上述半導體裝置包括：第一介電層；再分佈層(RDL)特徵，設置於第一介電層之中以及之上，其中再分佈層特徵包括：接觸通孔，設置於第一介電層內；以及接觸銲墊，與接觸通孔連接且位於第一介電層上方，其中第一凹槽形成在接觸銲墊中且位於接觸通孔之上；化學機械研磨(CMP)停止層，設置於再分佈層特徵上；第一鈍化層，設置於第一凹槽中以及化學機械研磨停止層的第一部分上；以及第二鈍化層，設置於第一鈍化層以及化學機械研磨停止層的第二部分上，其中化學機械研磨停止層的第一部分具有第一厚度，化學機械研磨停止層的第二部分具有第二厚度，並且第一厚度大於第二厚度。

以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各部件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形之實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸之實施例。此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置間之關係。

進一步來說，本揭露可能會使用空間相對術語，例如「在…下方」、「下方」、「低於」、「在…上方」、「上方」、「頂部」、「高於」及類似詞彙，以便於敘述圖式中一個元件或特徵與其他元件或特徵間之關係。除了圖式所描繪之方位外，空間相對術語亦欲涵蓋使用中或操作中之裝置其不同方位。設備可能會被轉向不同方位(旋轉90度或其他方位)，而此處所使用之空間相對術語則可相應地進行解讀。

在許多IC晶片上，會形成導電金屬線的再分佈層(redistribution layer, RDL)以將接合連接(bond connection)從晶片的邊緣重新選路(reroute)到中心，或是通常將接合連接分佈到比IC晶片更大的區域。RDL結構是為了多層RDL設計以及系統整合單晶片(SoIC)封裝而形成的。本揭露一些實施例提供了形成具有平坦之鈍化(passivation)表面的RDL結構的方法。一些實施例提供了設置在鈍化層下方之用於化學機械研磨(chemical mechanical polishing, CMP)的停止層。一些實施例提供了鈍化沉積的額外厚度以及用於鈍化研磨的犧牲鈍化層。一些實施例提供了藉由插入虛擬圖案物件(dummy pattern object)來調整圖案密度以產生修改後RDL圖案。

現在將參照圖式更加詳細地描述本揭露的多種態樣。第1圖係根據本揭露實施例所示，用於製造半導體裝置之方法100的流程圖。方法100僅為範例，且並非旨於將本揭露限制在方法100中所明確說明的內容。附加的操作可被提供於方法100之前、之中或是之後，且對於方法100的附加實施例，所述的一些操作可被取代、消除或是移動。為使說明簡化，本文並未詳細描述所有的操作。

下文結合第2A圖至第2F圖描述方法100，第2A圖至第2G圖係根據本揭露實施例所示，半導體裝置200在多種製造階段中的示意性截面圖。

在方法100的操作102中，RDL特徵214被形成在基板202上方，如第2A圖所示。半導體裝置200包括其上已形成有各種薄層的基板202。基板202可為體(bulk)半導體基板、絕緣層上半導體(semiconductor-on-insulator, SOI)基板或其他半導體基板，基板202可以是經摻雜的(例如：以p型或n型摻雜物摻雜)或是未摻雜的。一般而言，SOI基板包括形成在絕緣體層上的半導體材料層。舉例來說，絕緣體層可為埋入式氧化物(buried oxide, BOX)層、氧化矽層或是其他絕緣材料。絕緣體層被提供於矽或玻璃基板上。基板202可由矽或是其他半導體材料製成。舉例來說，基板202為矽晶圓。在一些範例中，基板202由化合物半導體所製成，例如碳化矽、砷化鎵、砷化銦或磷化銦。在一些範例中，基板202由合金半導體所製成，例如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP。

各種微電子元件可被形成在基板202之中或之上，例如包括源極/汲極及/或閘極的電晶體組件、包括淺溝槽隔離(shallow trench isolation, STI)的隔離結構或任何其他合適的元件。電子元件可包括主動電子元件，例如場效電晶體(field-effect transistor, FET)、金屬氧化物半導體場效電晶體(metal-oxide- semiconductor field-effect transistor, MOSFET)、互補式金屬氧化物半導體(complementary metal-oxide-semiconductor, CMOS)電晶體、雙極性電晶體(bipolar transistor)、高壓電晶體、高頻電晶體、記憶體單元及/或其組合。電子元件可包括被動電子元件，例如電阻器、電容器及電感器。電子元件可在基板202上形成各種功能性電路，例如記憶體單元以及邏輯電路。基板202中的這些不同薄層及特徵的詳細說明被省略。

半導體裝置200亦包括互連結構204。互連結構204可為多層互連(multi-layered interconnect, MLI)結構中的其中一個互連層，互連結構204形成在基板202上方，且可以包括在半導體裝置200的各種微電子元件之間提供互連(例如：佈線(wiring))的多個圖案化介電層及導電層。在互連結構204與基板202之間可以存在中間層或元件，但是為使說明簡化，並未顯示出這些薄層或元件。互連結構204可包括各種導電特徵及金屬間介電(intermetal dielectric, IMD)層，以分隔及隔離多個各式各樣的導電組件。互連結構204包括多個層級(level)的IMD層，每個層級中設置有導電組件，以提供通往設置於下方基板202中之各種電子元件的電性路徑。導電組件可包括導電通孔以及導線(conductive line)。導電通孔提供從電子元件到導電特徵以及不同層級中的導線之間的垂直電性選路。舉例來說，互連結構204的最底部導線，可以電性連接至設置於電子元件中之電晶體中的源極/汲極區域和閘極電極層上方的導電接點。互連結構204可包括藉由導線垂直連接之多個層級(例如：五至十個層級)的導電通孔。導電組件的尺寸從更靠近電子元件的下方層級朝上方層級逐漸增加。導電組件的最頂部層級通常被稱為頂部金屬層或頂部導電特徵。

導電組件可以包括接點、通孔或金屬線。導電組件可由一或多種導電材料製成，例如金屬、金屬合金、金屬氮化物或是矽化物。舉例來說，導電組件由銅、鋁、鋁銅合金、鈦、氮化鈦、鉭、氮化鉭、氮化鈦矽、鋯、金、銀、鈷、鎳、鎢、氮化鎢、氮化鎢矽、鉑、鉻、鉬、鉿、銥、其他合適的導電材料或其組合所製成。在一些實施例中，不同層級的導電組件由相同的材料製成，例如選自由鋁、鋁矽、銅、鎢等金屬及各種合金所組成的群組。在一個實施例中，導電組件均由銅所製成。在其他實施例中，不同層級的導電組件由不同的材料製成。舉例來說，較低層級的導電組件可由銅或鎢形成，而較高層級的導電組件則可由鋁或鋁合金形成。導電組件可被襯墊(line)以阻障層(barrier layer)，阻障層由氮化鈦、鉭、氮化鉭或其組合形成。

在一些實施例中，使用諸如雙鑲嵌(damascene)製程的鑲嵌製程逐層形成導電組件。在雙鑲嵌製程中，利用兩次蝕刻製程在IMD層中形成通孔開口以及溝槽開口，其中溝槽開口位於通孔開口上方。通孔開口與溝槽開口被填充以導電材料。接著，藉由諸如化學機械研磨(CMP)製程的平坦化製程移除溝槽開口之外的導電材料，以在IMD層中的溝槽開口與通孔開口中形成導電組件。

IMD層可包括多層介電材料，如交替設置的層間介電(interlayer dielectric layer, ILD)層及蝕刻停止層(etch stop layer, ESL)。ILD層可包括正矽酸乙酯(tetraethylorthosilicate, TEOS)形成的氧化物、未摻雜之矽酸鹽玻璃或摻雜的氧化矽，例如硼磷矽酸鹽玻璃(borophosphosilicate glass, BPSG)、熔融石英玻璃(fused silica glass, FSG)、磷矽酸鹽玻璃(phosphosilicate glass, PSG)、硼摻雜之矽玻璃(boron doped silicon glass, BSG)、有機矽酸鹽玻璃(organosilicate glass, OSG)、SiOC及/或任何合適的低k值介電材料(例如：所具有之介電常數低於二氧化矽的材料)。作為一個範例，ILD組件包括二氧化矽或低k值介電材料，其k值(介電常數)小於二氧化矽的k值(約為3.9)。在一些實施例中，低k值介電材料包括諸如SiOCH的多孔(porous)有機矽酸鹽薄膜、正矽酸乙酯(TEOS)氧化物、未摻雜之矽酸鹽玻璃、摻雜之氧化矽，例如硼磷矽酸鹽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、氟摻雜之二氧化矽、碳摻雜之二氧化矽、多孔二氧化矽、多孔碳摻雜之二氧化矽、氮碳化矽(SiCN)、碳氮氧化矽(SiOCN)、旋塗(spin-on)矽基聚合物(silicon based polymeric)介電質或其組合。前述低k值介電材料中的一些由於其低介電常數，因而可被稱為極低k值(extreme low-k, ELK)介電材料。ESL層可為SiNx、SiCxNy、AlNx、AlOx、AOxNy、SiOx、SiCx、SiOxCy或是其他合適的材料。

如第2A圖所示，半導體裝置200包括其中形成有頂部導線(conductor)208的頂部互連層206。在一些實施例中，頂部互連層206中的頂部導線208，可被嵌入於類似上述ILD組件的介電材料中。為了改善機械強度，頂部互連層206中的頂部導線208可被形成為具有大於互連結構204中之其他金屬線的厚度。頂部導線208可包括銅以及鋁。在一個範例中，頂部導線208可由包括5%銅以及95%鋁的鋁銅合金形成。與導電性更強的銅金屬線相比，由鋁銅合金形成的金屬線更加經濟並且能更好地黏著到周圍的介電層，例如由氧化矽或氮化矽製成的介電層。儘管並未顯示，但頂部互連層206可被襯墊以由氮化鈦、鉭、氮化鉭或其組合形成的阻障層，以阻擋銅、鋁以及氧的擴散。

鈍化層210可被沉積在頂部互連層206上。在一些實施例中，鈍化層210可由未摻雜石英玻璃(undoped silica glass, USG)形成。在一些實施例中，可在鈍化層210與頂部互連層206之間設置蝕刻停止層(ESL)。儘管第2A圖中僅顯示了一層，但是鈍化層210可以包括兩層或更多層。ESL可以包括碳氮化矽(SiCN)、碳氮氧化矽(SiOCN)、碳氧化矽(SiOC)、或是氮化矽(SiN)或其組合。

在一些實施例中，金屬絕緣體金屬(metal- insulator-metal, MIM)結構，例如MIM結構212，可被形成在鈍化層210中。MIM結構包括與介電層交錯的複數金屬層，並且用作一或多個電容器。在一些實施例中，複數金屬層可以包括頂部金屬層、中間金屬層以及底部金屬層，其中的每一者作為電容器極板(capacitor plate)。在一些實施例中，為了增加電容值，MIM結構中的介電層可以包括k值大於二氧化矽的高k值介電材料。在一些實施例中，介電層可包括氧化鋯(ZrO2)、氧化鋁(Al2O3)、或其他高k值介電材料或其組合。

RDL特徵214被形成為穿過鈍化層210以及位於鈍化層210上。RDL特徵214被配置為進行連接，以提供通往頂部導線208的電性連接。在一些實施例中，RDL特徵214包括接觸通孔216以及接觸銲墊(contact pad)218。在那些實施例中，首先在鈍化層210內形成開口211以暴露頂部導線208的一部分。在形成MIM結構時，接觸通孔216貫穿MIM結構。開口211可藉由合適的微影圖案化製程以及蝕刻來形成。在形成開口211之後，光阻及遮罩層可被移除以暴露鈍化層210以及開口211底部處的頂部導線208。

在一些實施例中，種晶層215被沉積在包括開口211之側壁的鈍化層210上以及開口211的底部處的頂部導線208上。在一些實施例中，種晶層215可藉由毯覆式(blanket)沉積來形成。舉例來說，種晶層215可藉由物理氣相沉積來形成。種晶層215可以是導電層，例如金屬層以用於後續沉積。種晶層215可為包括銅、鋁、鈦、其合金或其多層的金屬種晶層。在一些實施例中，種晶層215包括諸如鈦層的第一金屬層，以及位於第一金屬層上方之諸如銅層的第二金屬層。在其他實施例中，種晶層215包括單一金屬層，例如銅層，其可以由實質上純粹的銅或銅合金形成。

接著，執行微影圖案化製程以在種晶層215上方形成RDL圖案。RDL圖案可暴露種晶層215之將要形成RDL特徵214的區域。然後，藉由合適的沉積製程(例如：電鍍(electroplating)、無電電鍍(electroless plating)或其他選擇性沉積製程)形成RDL特徵214。在一些實施例中，RDL特徵214包括鋁或鋁合金。鋁合金的範例包括鋁以及銅。

如第2A圖所示，RDL特徵214包括形成在鈍化層210中的接觸通孔216以及形成在鈍化層210上方的接觸銲墊218。接觸通孔216連接至接觸銲墊218。接觸銲墊218與接觸通孔216形成通往頂部導線208的導電路徑。因此，包括接觸通孔216的RDL特徵214為功能性RDL特徵。在一些實施例中，半導體裝置200包括可選用的虛擬(dummy)RDL特徵214a。虛擬RDL特徵214a被配置以提供圖案密度調整，並且不會連接到用於電性連接至互連結構204的任何接觸通孔。在一些實施例中，虛擬RDL特徵214a可包括形成在鈍化層210上的接觸銲墊218a。

在沉積RDL特徵214之後，圖案化光阻層及其下方的種晶層215被移除，以暴露下方的鈍化層210。如第2A圖所示，在形成之後，RDL特徵214以及可選用的虛擬RDL特徵214a(如果存在的話)具有非平面的形貌。舉例來說，凹槽220形成在接觸通孔216上方，並且溝槽或間隙222形成在相鄰的RDL特徵214與虛擬RDL特徵214a之間。RDL特徵214與虛擬RDL特徵214a具有頂部表面218t。凹槽220及間隙222低於頂部表面218t。RDL特徵214與虛擬RDL特徵214a的非平面形貌特性，可能會被轉移到隨後沉積的鈍化層及聚酰亞胺(polyimide)層，因而產生空隙(void)以及非平面的表面。本揭露的實施例包括用於消除空隙並改善RDL層之平坦度的製程操作。

在方法100的操作104中，蝕刻停止層224被沉積在半導體裝置200上方，如第2B圖所示。蝕刻停止層224可包括一或多層的介電材料，例如氮氧化矽(SiON)、氮化矽(SiN)、碳氮化矽(SiCN)、碳氮氧化矽(SiOCN)、碳氧化矽(SiOC)或其組合。在一些實施例中，蝕刻停止層224包括包含SiON的第一子層以及包含SiN的第二子層。第一子層被沉積在RDL特徵214以及暴露的鈍化層210上。在一些實施例中，第一子層為SiON層，所具有的厚度介於約100埃(angstrom)與約300埃之間，例如約200埃。第二子層被沉積在第一子層上。在一些實施例中，第二子層為SiN層，所具有的厚度介於約500埃與約1000埃之間，例如約750埃。

在方法100的操作106中，第一鈍化層226被沉積在蝕刻停止層224上方，如第2C圖所示。第一鈍化層226可包括一或多層氧化矽或是具有與氧化矽類似特性的材料。在沉積第一鈍化層226之後，RDL特徵214之間的間隙222以及RDL特徵214內的凹槽220被填充。如第2C圖所示，RDL特徵214的非平面形貌特性轉移到了第一鈍化層226的頂部表面226t。在一些實施例中，RDL特徵214之間的間隙222以及RDL特徵214內的凹槽220演變成了第一鈍化層226中的凹槽227。在一些實施例中，凹槽227可以具有深度dH，深度dH由頂部表面226t的高點226th與頂部表面226t的低點226tl之間的垂直距離所定義。

在一些實施方式中，第一鈍化層226可包括使用兩個不同沉積製程形成的兩個子層。在一個實施例中，第一鈍化層226可包括沉積在蝕刻停止層224上的底部介電層，以及沈積在底部介電層上的頂部介電層。在一些實施例中，底部介電層可包括未摻雜石英玻璃(USG)，而頂部介電層則可以包括藉由高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition, HDP- CVD)形成的氧化矽。在一些實施例中，底部介電層可為USG，所具有的厚度處於約1500埃與約2500埃之間的範圍內，例如約2000埃。在一些實施例中，頂部介電層可為HDP形成的氧化矽，所具有厚度處於約20k埃與約35k埃之間的範圍內，例如約27k埃。在此配置中，底部介電層或USG的沉積速率大於HDP-CVD製程的沉積速率，進而增加半導體裝置200的產量並降低製造成本。因為HDP- CVD製程更加適合間隙填充，因此頂部介電層被沉積來填充RDL特徵214之間的間隙222以及RDL特徵214內的凹槽220，同時沒有任何空隙。

在方法100的操作108中，犧牲層228被沉積在第一鈍化層226上方，如第2D圖所示。犧牲層228被沉積在第一鈍化層226上方，以為更有效的平坦化製程提供額外的厚度。在一些實施例中，犧牲層228可以是具有與第一鈍化層226或是第一鈍化層226之頂部介電層相似的研磨速率的介電層。在一些實施例中，犧牲層228包括USG。因為USG具有比其他矽氧化物更快的沉積速率，因此在犧牲層228中使用USG可以改善製造半導體裝置200的產量。替代性地，犧牲層228可為任何合適的材料。

犧牲層228可具有厚度T1。在一些實施例中，犧牲層的厚度Tl大於凹槽227的深度dH。犧牲層228的厚度T1介於約3k埃至約30k埃之間，例如約20k埃。如果厚度T1薄於3k埃，則第一鈍化層226中的凹槽227可能無法被填滿。如果厚度T1大於30k埃，則犧牲層228可能會產生額外的應力，並在半導體裝置200上造成不希望出現的翹曲(warpage)。

在方法100的操作110中，執行諸如CMP的平坦化製程以移除犧牲層228以及第一鈍化層226的一部分，並產生平坦表面226f，如第2E圖所示。在一些實施例中，CMP製程可以移除所有的犧牲層228。犧牲層228確保第一鈍化層226在CMP之後具有平坦表面226f。在一些實施例中，CMP製程可以移除厚度在約30k埃與約40k埃範圍內的材料，例如約40k埃。在CMP製程之後，第一鈍化層226的上方介電層，即藉由HDP形成的氧化矽，可以具有介於約5k埃至約9k埃之間的厚度。平坦表面226f由透過HDP形成的氧化矽構成。

在方法100的操作112中，第二鈍化層230被沉積在第一鈍化層226的平坦表面226f上方，如第2F圖所示。第二鈍化層230可包括氮化矽。第二鈍化層230可以使用任何合適的沉積製程來形成，例如化學氣相沉積(CVD)。如第2F圖所示，第二鈍化層230具有實質上平坦的頂部表面230f。

在方法100的操作114中，可以執行後續製程以形成後續RDL，或是促進需要在最頂部鈍化層上具有平坦之頂部表面的封裝方案，如第2G圖所示。舉例來說，可以形成穿過第二鈍化層230、第一鈍化層226以及蝕刻停止層224的開口232以暴露接觸銲墊218，使得導電通孔可被形成在開口232中以用於第二RDL特徵。

第3圖係根據本揭露實施例所示，用於製造半導體裝置之方法300的流程圖。第4A圖至第4H圖係根據方法300所示，半導體裝置400在多種製造階段中的示意性截面圖。

方法300的操作302類似於方法100的操作102，在操作302中，RDL特徵214被形成在基板202上方，如第4A圖所示。如第4A圖所示，RDL特徵214包括形成在鈍化層210中的接觸通孔216，以及形成在鈍化層210上方的接觸銲墊218。RDL特徵214及虛擬RDL特徵214a的頂部表面218t是非平面的，包括相鄰的RDL特徵之間的間隙422以及位於接觸通孔216上方的凹槽420。方法300包括消除空隙並改善RDL層之平坦度的製程操作。

在方法300的操作304中，蝕刻停止層424被沉積在半導體裝置400上方，如第4B圖所示。蝕刻停止層424類似於半導體裝置200的蝕刻停止層224。蝕刻停止層424可包括包含SiON的第一子層及包含SiN的第二子層。在一些實施例中，第一子層為SiON層，所具有的厚度介於約100埃與約300埃之間，例如約200埃。第二子層被沉積在第一子層上。在一些實施例中，第二子層為SiN層，所具有的厚度介於約500埃與約1000埃之間，例如約750埃。

在方法300的操作305中，CMP停止層425被沉積在蝕刻停止層424上方，如第4B圖所示。CMP停止層425可以包括成分不同於將要形成之鈍化層的材料。在沉積於CMP停止層425上方之鈍化層的平坦化期間，CMP停止層425可被用於發出終點訊號。在一些實施例中，CMP停止層425可以選自相對於鈍化層材料(例如：藉由HDP形成的氧化矽以及USG)具有高研磨速率選擇性的材料。CMP停止層425可被用於在CMP期間實現鈍化層的額外減少。在一些實施例中，CMP停止層425亦可選自合適的材料，這些材料包含的元素不包括在將被研磨的鈍化層中。

在一些實施例中，CMP停止層425可為介電材料，例如氮化矽(SiN)、碳氮化矽(SiCN)、碳氧化矽(SiOC)、碳氮氧化矽(SiOCN)、氮氧化矽(SiON)或其組合。在一些實施例中，CMP停止層425為SiN層，SiN層可被連續地設置在蝕刻停止層424的第二子層上方，使得CMP停止層425與蝕刻停止層424的第二子層是一個複合(combined)SiN層。在一些實施例中，複合SiN層所具有的厚度可為蝕刻停止層424之第一子層(SiON)的厚度的5倍至10倍。舉例來說，複合SiN層所具有的厚度可介於約500埃至約3000埃之間，例如約2000埃。如果CMP停止層425薄於500埃，則CMP停止層425可能無法用作停止層。如果CMP停止層425太厚，則將花費額外的時間進行過研磨(over polish)。過研磨操作是指在檢測到CMP停止層425之後執行的CMP製程，以確保移除CMP停止層425上方的所有薄層。在其他實施例中，CMP停止層425可以包括與蝕刻停止層424不同的材料。

在方法300的操作306中，第一鈍化層426被沉積在CMP停止層425上方，如第4C圖所示。第一鈍化層426可包括一或多層氧化矽或是具有與氧化矽相似特性的材料。在沉積第一鈍化層426之後，RDL特徵214之間的間隙422以及RDL特徵214內的凹槽420被填充。如第4C圖所示，RDL特徵214的非平面形貌特性轉移到了第一鈍化層426的頂部表面426t。

在一些實施例中，第一鈍化層426可以包括使用兩種不同的沉積製程形成的兩個子層。在一個實施例中，第一鈍化層426可包括沉積在CMP停止層425上的底部介電層426 _b，以及沈積在底部介電層426 _b上的頂部介電層426 _u。在一些實施例中，底部介電層426 _b可包括未摻雜石英玻璃(USG)，而頂部介電層可包括藉由高密度電漿化學氣相沉積(HDP-CVD)形成的氧化矽。在一些實施例中，底部介電層426 _b可為USG，所具有的厚度處於約1500埃與約2500埃之間的範圍內，例如約2000埃。在一些實施例中，頂部介電層426 _u可為HDP形成的氧化矽，所具有的厚度處於約20k埃與約35k埃之間的範圍內，例如約27k埃。在此配置中，底部介電層426 _b或USG的沉積速率大於HDP-CVD製程的沉積速率，進而增加半導體裝置400的產量並降低製造成本。因為HDP-CVD製程更加適合間隙填充，因此頂部介電層被沉積來填充RDL特徵214之間的間隙422以及RDL特徵214內的凹槽420，同時沒有任何空隙

在方法300的操作308中，執行諸如CMP的平坦化製程以移除第一鈍化層426的一部分，並產生平坦表面426f，如第4D圖所示。在一些實施例中，CMP製程結束於當CMP停止層425被CMP製程所暴露的時候。舉例來說，當CMP停止層425的徵兆被CMP製程暴露時，CMP製程停止。範例性的徵兆可以是來自CMP停止層425的代表性元素(例如：氮)以一定的濃度出現在消耗的研磨漿料(slurry)中。在操作308之後，半導體裝置400的頂部表面包括CMP停止層425的頂部表面425t以及第一鈍化層426的頂部表面426t。頂部表面425t與426t形成實質上平坦的表面。CMP停止層425防止RDL特徵214被CMP製程移除，並且使平坦的表面成為可能。因為CMP停止層425之設置於接觸銲墊218上方的部分可被移除，因此CMP停止層425在接觸銲墊218上方較薄並且在接觸通孔216上方較厚。

凹槽420底部處的區域A被放大以顯示其中的各個薄層。在區域A中，蝕刻停止層424被設置在接觸通孔216上方；具有完整厚度的CMP停止層425被設置在蝕刻停止層424上方；底部介電層426 _b被設置在CMP停止層425上方；以及頂部介電層426 _u被設置在底部介電層426 _b上。

凹槽420頂部角落處的區域B被放大以顯示其中的各個薄層。在區域B中，蝕刻停止層424被設置在接觸銲墊218上方； 具有完整厚度的CMP停止層425被設置在凹槽420之側壁上的蝕刻停止層424上方；具有部分厚度的CMP停止層425a被設置在水平表面上之蝕刻停止層424上方；底部介電層426 _b被設置在凹槽420之側壁上的CMP停止層425上方；CMP停止層425暴露於水平表面上；以及頂部介電層426 _u被設置在凹槽420中之底部介電層426 _b上。

在方法300的操作310中，第二鈍化層428被沉積在第一鈍化層426以及CMP停止層425的平坦表面426f上方，如第4E圖所示。第二鈍化層428可以包括沉積到目標厚度的USG。第4E圖中的區域B被放大以顯示凹槽420之頂部角落處的各個薄層。在操作310後的區域B中，第二鈍化層428於接觸銲墊218上方與CMP停止層425接觸，於凹槽420(或間隙422)的邊緣或邊界處與蝕刻停止層424及底部介電層426b接觸，並且於凹槽420(或間隙422)上方與頂部介電層426u接觸。第二鈍化層428亦具有實質上平坦的頂部表面428f。

在方法300的操作312中，第三鈍化層430被沉積在第二鈍化層428之平坦的頂部表面428f上方，如第4F圖所示。第三鈍化層430可以包括氮化矽。第三鈍化層430可以使用任何合適的沉積製程(例如：CVD)來形成。如第4F圖所示，第三鈍化層430具有實質上平坦的頂部表面430f。

在方法300的操作314中，可以執行後續製程以形成後續RDL，或是促進需要在最頂部鈍化層上具有平坦之頂部表面的封裝方案，如第4G圖所示。舉例來說，可以形成穿過第三鈍化層430、第二鈍化層428、CMP停止層425以及蝕刻停止層424的開口432以暴露接觸銲墊218，使得導電通孔可被形成在開口432中以用於第二RDL特徵。

在一些實施例中，可選用的第四鈍化層429可被設置在第二鈍化層428與第三鈍化層430之間，如第4H圖的半導體裝置400a所示。在一些實施例中，第四鈍化層429可為藉由HDP-CVD製程進行沉積之HDP形成的氧化矽。

第5圖係根據本揭露實施例所示，用於製造半導體裝置之方法500的流程圖。方法500可被用於製造具有減少之圖案負載(pattern loading)以及改善之製程均勻性的RDL結構。第6A圖至第6B圖係根據方法500所示，半導體裝置600在多種製造階段中的示意性平面圖。

在方法500的操作502中，接收並分析IC設計佈局以進行圖案修改，如第6A圖所示。於此範例中，ID設計佈局為再分佈層(RDL)圖案。應注意的是，ID設計佈局可為圖案負載可能需要改進之任何薄層的圖案。第6A圖示意性地顯示了單一IC晶片的電路區域602。在製造期間，複數電路區域602可被排列在半導體基板上以一起製造。複數電路區域602可以藉由切割道(scribe line)彼此分隔。

在一些實施例中，可以計算電路區域602的圖案密度及/或圖案密度均勻性，以確定是否需要圖案修改。圖案密度是衡量單位面積內存在多少設計特徵的指標。圖案密度可以根據圖案物件的特性，例如電路區域內之圖案物件的寬度、長度、間隔、形狀及其他特性，以特定的公式來計算。根據IC晶片與個別薄層的電路設計，圖案物件可能是不均勻地分佈在整個電路區域上，導致了圖案密度變化所引起的製程不均勻。

於第6A圖的範例中，RDL圖案物件610不均勻地分佈在電路區域602中。在一些實施例中，於操作502中，電路區域602可以根據圖案密度而被劃分為不同的區域。舉例來說，電路區域602可被劃分為具有較高圖案密度的第一區域604以及具有較低圖案密度的第二區域606。可以計算諸如第一區域604及第二區域606知個別區域的圖案密度。此外，可以從個別區域的圖案密度來計算電路區域602的整體圖案密度。

在方法500的操作504中，當整體圖案密度及/或個別圖案密度的變化不在預定範圍內時，可以產生修改後圖案。如第6B圖所示，可以藉由插入虛擬圖案物件612來產生修改後圖案，以調整電路區域602中的整體圖案密度及/或減少個別區域(例如：第一區域604、第二區域606)的圖案密度之間的變化。在一些實施例中，虛擬圖案物件612被插入到具有低圖案密度的區域中，使得所有區域中的圖案密度均處在約50%與約70%之間的範圍內。虛擬圖案物件612可以用來形成不具備功能的電路物件。舉例來說，虛擬圖案物件612可被用來形成RDL結構中的虛擬接觸銲墊，例如半導體裝置200、400中的接觸銲墊218a。虛擬接觸銲墊並未電性連接至下方的接觸特徵，因此不會影響IC晶片的電路功能。作為電路設計的一部分，RDL圖案物件610連接到下面的接觸特徵。

在一些實施例中，虛擬圖案物件612可被插入至具有低圖案密度的區域中，例如第二區域606。虛擬圖案物件612的尺寸、形狀、間隔、指向(orientation)及排列可以經過選擇，以達成目標中的整體圖案密度及/或改善圖案密度均勻性。在一些實施例中，虛擬圖案物件612可為接觸銲墊，具有處於約0.5微米與約10微米之間的範圍內的寬度，以及處於約20微米與約200微米之間的範圍內的長度。在一些實施例中，虛擬圖案物件612之間的間隔可以處於約0.5微米與約10微米之間的範圍內。

在一些實施例中，虛擬圖案物件612的指向可被設置為用來平衡附近的RDL圖案物件610及/或虛擬圖案物件612。平衡虛擬圖案物件612與RDL圖案物件610的指向可以減少IC晶片及基板上的翹曲。

如果僅存在水平或垂直的圖案物件(例如：RDL圖案物件610、虛擬圖案物件612)，則可能在晶片上發生翹曲。因此，需要插入水平與垂直的兩種虛擬圖案物件612以平衡垂直及水平方向上的翹曲。水平排列的虛擬圖案物件612可被用來控制沿著垂直方向的翹曲，而垂直排列的虛擬圖案物件612可被用來控制沿著水平方向的翹曲。在一些實施例中，具有水平排列之虛擬圖案物件612的區域以及具有垂直排列之虛擬圖案物件612的區域被交替設置。進一步地，虛擬圖案物件612的方向可以與功能性之RDL圖案物件610的方向協調以平衡翹曲。舉例來說，當RDL圖案物件610垂直排列時，虛擬圖案物件612可以沿著水平方向排列以防止基板中的翹曲。

在方法500的操作506中，可以使用修改後圖案來製造RDL結構。RDL結構可以使用任何合適的製程順序來製造。在一些實施例中，RDL結構可以具有使用本揭露之方法100或300的平坦表面。

在插入虛擬圖案物件612之後，虛擬圖案物件612與功能性的RDL圖案物件610在相同的RDL層中形成並且使用相同的光罩同時形成。在一些實施例中，虛擬圖案物件612的材料與功能性之RDL圖案物件610的材料相同，例如AlCu。替代性地，虛擬圖案物件612可由其他導電材料形成。

使用方法100、300製造的RDL結構具有平坦的表面並且在鈍化層中不具有空隙，因此消除了針孔試驗失敗(pin hole test failure)。使用了具有插入之虛擬圖案物件的修改後圖案的RDL結構，可以減少製程期間的圖案負載。當所有區域中的圖案密度均介於50％與70％之間時，CMP製程期間的圖案負載可以減少到目標範圍內。對於CMP製程，圖案負載可以是指晶圓中心和晶圓邊緣之間的表面高度差。

第6C圖為顯示了不同圖案密度(表示為PD%)下之圖案負載的示意性圖表。在第6C圖中，曲線620指示在不同圖案密度下，於CMP製程之後晶圓邊緣處的表面高度(表示為W/E)，而曲線622則是指示在不同圖案密度下，於CMP製程之後晶圓中心處的表面高度(表示為W/C)。當圖案負載處於約50%與約70%之間的範圍內時，圖案負載會減少至低於3k埃。因為圖案負載降低，例如從5k埃降低到3k埃，因此不同區域中的薄層之間的厚度差異得以減少。當接觸通孔的開口形成在不同區域的薄層中時，接觸通孔的開口所需的蝕刻深度之間的差異也得到減少，因此帶來了較大的蝕刻窗口。較大的蝕刻窗口可以提供更好的蝕刻製程性能，並且蝕刻製程後之接觸通孔的凹槽填充會更加均勻。因此，接觸通孔的電阻得以降低並且RDL結構的性能得到改善。

本文所述的多種實施例或範例提供了優於現有技術的許多優點。藉由在CMP製程之前於鈍化中使用CMP停止層或額外的厚度，本揭露的實施例減少了鈍化層中的空隙形成，並消除了針孔試驗失敗。藉由將虛擬圖案物件插入RDL圖案中，本揭露的實施例消除了CMP圖案負載，增加了鈍化層的蝕刻窗口，並且降低了接觸通孔電阻。

應理解的是，並非所有優點都必須在本文中討論，所有的實施例或範例均不需要特定的優點，並且其他實施例或範例可以提供不同的優點。

本揭露一些實施例提供了一種半導體裝置的製造方法，包括：於第一介電層之中以及之上形成再分佈層(RDL)特徵，其中再分佈層特徵包括：接觸通孔，設置於第一介電層內；以及接觸銲墊，與接觸通孔連接且位於第一介電層上方，其中一凹槽與接觸銲墊一起形成且位於接觸通孔之上；於再分佈層特徵及第一介電層上方沉積化學機械研磨(CMP)停止層；在化學機械研磨停止層上方沉積第一鈍化層，其中第一鈍化層填充上述凹槽；研磨第一鈍化層以暴露化學機械研磨停止層；以及在第一鈍化層以及化學機械研磨停止層上方沉積第二鈍化層。

在一或多個實施例中，上述半導體裝置的製造方法更包括在沉積化學機械研磨停止層之前，於再分佈層特徵上沉積蝕刻停止層。在一或多個實施例中，蝕刻停止層的沉積包括於再分佈層特徵上沉積第一子層，以及在第一子層上沉積第二子層。

在一或多個實施例中，化學機械研磨停止層的沉積包括持續地沉積第二子層的材料。在一或多個實施例中，第一子層具有一第一厚度，化學機械研磨停止層與第二子層共同具有第二厚度，並且第二厚度為第一厚度的5倍到10倍。

在一或多個實施例中，上述半導體裝置的製造方法更包括與再分佈層特徵同時形成虛擬特徵。在一或多個實施例中，第二鈍化層的沉積包括藉由高密度電漿沉積來沉積氧化矽層。在一或多個實施例中，第二鈍化層的沉積更包括在氧化矽層上沉積未摻雜石英玻璃。

本揭露一些實施例提供了一種半導體裝置的製造方法，包括：於第一介電層之中以及之上形成再分佈層(RDL)特徵，其中再分佈層特徵包括接觸通孔，設置於第一介電層內；以及接觸銲墊，與上述接觸通孔連接且位於第一介電層上方，其中第一凹槽被形成在接觸銲墊旁邊；於再分佈層特徵上方沉積第一鈍化層，其中第一鈍化層填充第一凹槽，並且第二凹槽形成在第一鈍化層中且位於第一凹槽上方；在第一鈍化層上沉積犧牲鈍化層，其中犧牲鈍化層填充第二凹槽；藉由研磨移除犧牲鈍化層以及第一鈍化層的一部分；以及在第一鈍化層上方沉積第二鈍化層。

在一或多個實施例中，第一凹槽具有第一深度，犧牲鈍化層具有第一厚度，並且第一厚度對第一深度的比大於2：1。在一或多個實施例中，犧牲鈍化層包括未摻雜石英玻璃。

在一或多個實施例中，第一鈍化層的沉積包括沉積包括未摻雜石英玻璃的第一子層，以及沉積第二子層，第二子層包括藉由高密度電漿沉積形成的氧化矽。

在一或多個實施例中，上述半導體裝置的製造方法更包括與再分佈層特徵同時形成虛擬特徵。在一或多個實施例中，上述半導體裝置的製造方法更包括藉由插入複數虛擬圖案物件至再分佈層圖案來產生修改後再分佈層圖案。在一或多個實施例中，修改後再分佈圖案具有介於約50%至約70%的圖案密度。

本揭露一些實施例提供了一種半導體裝置，包括：第一介電層；再分佈層(RDL)特徵，設置於第一介電層之中以及之上，其中再分佈層特徵包括：接觸通孔，設置於第一介電層內；以及接觸銲墊，與接觸通孔連接且位於第一介電層上方，其中第一凹槽形成在接觸銲墊中且位於接觸通孔之上；化學機械研磨(CMP)停止層，設置於再分佈層特徵上；第一鈍化層，設置於第一凹槽中以及化學機械研磨停止層的第一部分上；以及第二鈍化層，設置於第一鈍化層以及化學機械研磨停止層的第二部分上，其中化學機械研磨停止層的第一部分具有第一厚度，化學機械研磨停止層的第二部分具有第二厚度，並且第一厚度大於第二厚度。

在一或多個實施例中，上述半導體裝置更包括蝕刻停止層，設置於再分佈層特徵與化學機械研磨停止層之間。在一或多個實施例中，蝕刻停止層具有第三厚度，並且第一厚度介於第三厚度的5倍至10倍之間。

在一或多個實施例中，化學機械研磨停止層包括SiN，而蝕刻停止層包括SiON。在一或多個實施例中，第一鈍化層包括透過高密度電漿沉積所形成的氧化矽，而第二鈍化層包括未摻雜石英玻璃。

前述內文概述多項實施例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露之態樣。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。

100: 方法 102-114: 操作 200: 半導體裝置 202: 基板 204: 互連結構 206: 頂部互連層 208: 頂部導線 210: 鈍化層 211: 開口 212: MIM結構 214: RDL特徵 214a: 虛擬RDL特徵 215: 種晶層 216: 接觸通孔 218: 接觸銲墊 218a: 接觸銲墊 218t: 頂部表面 220: 凹槽 222: 間隙 224: 蝕刻停止層 226: 第一鈍化層 226f: 平坦表面 226t: 頂部表面 226th: 高點 226tl: 低點 227: 凹槽 228: 犧牲層 230: 第二鈍化層 230f: 頂部表面 232: 開口 300: 方法 302-314: 操作 400: 半導體裝置 400a: 半導體裝置 420: 凹槽 422: 間隙 424: 蝕刻停止層 425: CMP停止層 425a: CMP停止層 425t: 頂部表面 426: 第一鈍化層 426 _b: 底部介電層 426f: 平坦表面 426t: 頂部表面 426 _u: 頂部介電層 428: 第二鈍化層 428f: 頂部表面 429: 第四鈍化層 430: 第三鈍化層 430f: 頂部表面 432: 開口 500: 方法 502-506: 操作 600: 半導體裝置 602: 電路區域 604: 第一區域 606: 第二區域 610: RDL圖案物件 612: 虛擬圖案物件 620: 曲線 622: 曲線 A: 區域 B: 區域 dH: 深度 T1: 厚度

本揭露之態樣自後續實施方式及圖式可以得到更佳的理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製。事實上，各種特徵之尺寸可能任意增加或減少以使論述清晰易懂。 第1圖係根據本揭露實施例所示，用於製造半導體裝置之方法的流程圖。 第2A圖至第2G圖係根據本揭露實施例所示，半導體裝置在多種製造階段中的示意性截面圖。 第3圖係根據本揭露實施例所示，用於製造半導體裝置之方法的流程圖。 第4A圖至第4H圖係根據本揭露實施例所示，半導體裝置在多種製造階段中的示意性截面圖。 第5圖係根據本揭露實施例所示，用於製造半導體裝置之方法的流程圖。 第6A圖係半導體裝置之主要RDL圖案的示意性平面圖。 第6B圖係根據本揭露實施例所示，修改後RDL圖案的示意性平面圖。 第6C圖係顯示了不同圖案密度下之圖案負載的示意性圖表。

100: 方法 102-114: 操作

Claims (9)

1. 一種半導體裝置的製造方法，包括：於一第一介電層之中以及之上形成一再分佈層特徵，其中上述再分佈層特徵包括：一接觸通孔，設置於上述第一介電層內；以及一接觸銲墊，與上述接觸通孔連接且位於上述第一介電層上方，其中一凹槽與上述接觸銲墊一起形成且位於上述接觸通孔之上；在上述再分佈層特徵上沉積一蝕刻停止層；於沉積上述蝕刻停止層之後，在上述再分佈層特徵及上述第一介電層和上述蝕刻停止層上方沉積一化學機械研磨停止層；在上述化學機械研磨停止層上方沉積一第一鈍化層，其中上述第一鈍化層填充上述凹槽；研磨上述第一鈍化層以暴露上述化學機械研磨停止層；以及在上述第一鈍化層以及上述化學機械研磨停止層上方沉積一第二鈍化層。
2. 如請求項1之半導體裝置的製造方法，其中上述蝕刻停止層的沉積包括：在上述再分佈層特徵上沉積一第一子層；以及在上述第一子層上沉積一第二子層；其中上述化學機械研磨停止層的沉積包括持續地沉積上述第二子層的材料。
3. 如請求項2之半導體裝置的製造方法，其中上述第一子層具有一第一厚度，上述化學機械研磨停止層與上述第二子層共同具有一第二厚度，並且上述第二厚度為上述第一厚度的5倍到10倍。
4. 一種半導體裝置的製造方法，包括：於一第一介電層之中以及之上形成一再分佈層特徵，並且在形成上述再分佈層特徵的同時形成一虛擬特徵，其中上述再分佈層特徵包括：一接觸通孔，設置於上述第一介電層內；以及一接觸銲墊，與上述接觸通孔連接且位於上述第一介電層上方，其中一第一凹槽被形成在上述接觸銲墊旁邊；於上述再分佈層特徵上方沉積一第一鈍化層，其中上述第一鈍化層填充上述第一凹槽，並且一第二凹槽形成在上述第一鈍化層中且位於上述第一凹槽上方；在上述第一鈍化層上沉積一犧牲鈍化層，其中上述犧牲鈍化層填充上述第二凹槽；藉由研磨移除上述犧牲鈍化層以及上述第一鈍化層的一部分；以及在上述第一鈍化層上方沉積一第二鈍化層。
5. 如請求項4之半導體裝置的製造方法，其中上述第一凹槽具有一第一深度，上述犧牲鈍化層具有一第一厚度，並且上述第一厚度對上述第一深度的比大於2：1。
6. 如請求項5之半導體裝置的製造方法，其中上述犧牲鈍化層包括未摻雜石英玻璃，並且上述第一鈍化層的沉積包括：沉積包括未摻雜石英玻璃的一第一子層；以及沉積一第二子層，上述第二子層包括藉由高密度電漿沉積形成的氧化矽。
7. 如請求項4之半導體裝置的製造方法，更包括：藉由插入複數虛擬圖案物件至一再分佈層圖案來產生一修改後再分佈層圖案。
8. 一種半導體裝置，包括：一第一介電層；一再分佈層特徵，設置於上述第一介電層之中以及之上，其中上述再分佈層特徵包括：一接觸通孔，設置於上述第一介電層內；以及一接觸銲墊，與上述接觸通孔連接且位於上述第一介電層上方，其中一第一凹槽形成在上述接觸銲墊中且位於上述接觸通孔之上；一化學機械研磨停止層，設置於上述再分佈層特徵上；一蝕刻停止層，設置於上述再分佈層特徵與上述化學機械研磨停止層之間；一第一鈍化層，設置於上述第一凹槽中以及上述化學機械研磨停止層的一第一部分上；以及一第二鈍化層，設置於上述第一鈍化層以及上述化學機械研磨停 止層的一第二部分上，其中上述化學機械研磨停止層的上述第一部分具有一第一厚度，上述化學機械研磨停止層的上述第二部分具有一第二厚度，並且上述第一厚度大於上述第二厚度。
9. 如請求項8之半導體裝置，其中上述蝕刻停止層具有一第三厚度，並且上述第一厚度介於上述第三厚度的5倍至10倍之間。

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