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TWI869758B - 半導體結構及其形成方法 - Google Patents

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TWI869758B
TWI869758B TW112101184A TW112101184A TWI869758B TW I869758 B TWI869758 B TW I869758B TW 112101184 A TW112101184 A TW 112101184A TW 112101184 A TW112101184 A TW 112101184A TW I869758 B TWI869758 B TW I869758B
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黃麟淯
呂旻軒
煒業 盧
李弘貿
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Abstract

本揭露描述了一種設置於半導體基板中的內埋導電結構及其形成方法。結構包含磊晶區，設置於基板上且相鄰於奈米結構閘極層及奈米結構通道層；第一矽化物層，設置於磊晶區的頂部之內；以及第一導電結構，設置於第一矽化物層的頂表面上。結構更包含第二矽化物層，設置於磊晶區的底部之內；以及第二導電結構，設置於第二矽化物層的底表面上且貫穿基板，其中第二導電結構包含第一金屬層，與第二矽化物層接觸；以及第二金屬層，與第一金屬層接觸。

Description

半導體結構及其形成方法
本發明實施例是關於半導體結構，特別是關於半導體基板中的內埋導電結構。
隨著半導體技術的進步，現代社會對更高的儲存容量、更快的處理系統、更高的性能、以及更低的成本的需求越來越高。為了滿足這些需求，半導體產業持續微縮化具有三維（three-dimensional；3D）電晶體之半導體裝置的尺寸，諸如全繞式閘極場效電晶體（gate-all-around field-effect transistors；GAAFETs）以及鰭式場效電晶體（fin field-effect transistors；finFETs）。可形成互連結構於全繞式閘極場效電晶體以及鰭式場效電晶體上以將電晶體電性地耦合至積體電路（integrated circuit；IC）中的其他元件。
本發明實施例提供一種半導體結構，包含磊晶區，設置於基板上且相鄰於奈米結構閘極層及奈米結構通道層；第一矽化物層，設置於磊晶區的頂部之內；第一導電結構，設置於第一矽化物層的頂表面上；第二矽化物層，設置於磊晶區的底部之內；以及第二導電結構，設置於第二矽化物層的底表面上且貫穿基板，其中第二導電結構包含第一金屬層，與第二矽化物層接觸；以及第二金屬層，與第一金屬層接觸。
本發明實施例提供一種半導體結構，包含金屬填充層，貫穿基板的底部；金屬蓋層，設置於金屬填充層的頂表面上，其中金屬蓋層的頂表面位於基板的頂表面上方；源極∕汲極區，設置於基板上且包含第一矽化物層，位於源極∕汲極區的頂部之內，及第二矽化物層，位於源極∕汲極區的底部之內，其中第二矽化物層的底表面與金屬蓋層的頂表面接觸；源極∕汲極接觸件結構，與第一矽化物層的頂表面接觸；以及閘極結構，相鄰設置於源極∕汲極接觸件結構。
本發明實施例提供一種半導體結構的形成方法，包含形成磊晶區於基板上；形成第一矽化物層於磊晶區的頂部之內；形成第一導電結構於第一矽化物層的頂表面上；移除基板的一部分及磊晶區的底部以形成開口；形成第二矽化物層於開口所露出的磊晶區之內；以及形成第二導電結構於開口中，包含形成第一金屬層於第二矽化物層的底表面上；以及形成第二金屬層於第一金屬層的底表面上。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。如同本揭露所使用，第一元件形成於第二元件上代表了第一元件與第二元件為直接接觸而形成。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
值得注意的是，說明書中提到的「一實施例」、「實施例」、「例示性實施例」、「示例」等，表示所描述的實施例可以包含特定的特徵、結構、或特性，但並非所有實施例都需要包含特定的特徵、結構、或特性。此外，上述用語並非都是指同一實施例。此外，當特定的特徵、結構、或特性被描述為與實施例相關時，在本發明所屬技術領域中具有通常知識者的知識範圍之內，無論是否明確地描述，都會在與其他實施例相關時實現此特定的特徵、結構、或特性。
應理解的是，本揭露的用詞或者術語僅是為了描述的目的而非作出限制，本揭露的說明書之用詞或術語應由相關技術領域中具有通常知識者根據本揭露的教示來解釋。
在一些實施例中，用詞「大約」以及「實質上」可以代表給定的數值在5％範圍之內的變異（例如，數值的±1％、±2％、±3％、±4％、±5％）。這些數值僅是作為示例且不意圖作出限制。用詞「大約」以及「實質上」可以代表相關技術領域中具有通常知識者根據本揭露的教示所解釋的數值的百分比。
除非另行說明，否則對第1、3、4、5、6、7、8、9、10、11圖以及第12圖中具有相同標號的元件的討論將適用於彼此。
隨著半導體技術的進步，現代社會對更高的儲存容量、更快的處理系統、更高的性能、以及更低的成本的需求越來越高。為了滿足這些需求，半導體產業持續微縮化具有三維（3D）電晶體之半導體裝置的尺寸，諸如全繞式閘極場效電晶體（GAAFETs）以及鰭式場效電晶體（finFETs）。在鰭式場效電晶體中，鰭片結構可形成於基板上。在全繞式閘極場效電晶體中，鰭片結構可形成於基板上，奈米結構閘極層可形成於鰭片結構上，而奈米結構通道層可形成於奈米結構閘極層上。在鰭式場效電晶體與全繞式閘極場效電晶體兩者中，閘極結構可形成於鰭片結構的第一部分上，而源極∕汲極（source∕drain；S∕D）區可形成於鰭片結構的第二部分上。頂矽化物層可形成於源極∕汲極區的頂部之內。源極∕汲極接觸件結構可形成於頂矽化物層上。閘極接觸件結構可形成於閘極結構上。互連結構（interconnect structures）可形成於源極∕汲極接觸件結構與閘極接觸件結構上。互連結構可將源極∕汲極接觸件結構以及閘極接觸件結構電性地耦合至互連結構的金屬導孔（vias）以及金屬導線。
為了減小互連結構的尺寸，內埋（buried）導電結構，諸如埋入式電源軌（buried power rail），可形成於基板中且低於源極∕汲極區。由於電性耦合功能可藉由內埋導電結構來達成，因此內埋導電結構可降低互連結構的膜層總數。底矽化物層可形成於源極∕汲極區的底部之內。為了避免底矽化物層遭受氧化，可形成阻障層（barrier layers）於底矽化物層下方。內埋導電結構襯件（liners）以及金屬填充層可形成於阻障層下方。阻障層可藉由使用以氮為主的電漿製程氮化底矽化物層來形成。以氮為主的電漿製程可能將底矽化物層的一部分轉化為阻障層。因此，減少了底矽化物層的厚度。以氮為主的電漿製程亦可能藉由轟擊（bombardment）移除底矽化物層的多個部分，進一步減少了底矽化物層的厚度。由於減少了底矽化物層的厚度，增加了內埋導電結構的電阻且半導體裝置的性能可能被降低。
本揭露提供了具有降低電阻的內埋導電結構的例示性半導體裝置以及其例示性製造方法。可形成金屬蓋層於底矽化物層下方以防止底矽化層遭受氧化。內埋導電結構襯件以及金屬填充層可形成於金屬蓋層下方。金屬蓋層可藉由原子層沉積（atomic layer deposition；ALD）製程或者化學氣相沉積（chemical vapor deposition；CVD）製程來形成。由於金屬蓋層沉積於底矽化物層下方，底矽化物層將不會轉化為阻障層。由於金屬蓋層不使用電漿製程來形成，亦不會產生可能移除底矽化物層的多個部分的轟擊。因此，底矽化物層可維持其厚度。由於底矽化物層維持了其厚度，內埋導電結構的電阻可為低電阻，而可增加半導體裝置的性能。在一些實施例中，金屬蓋層可作為晶種（seed）層以在由下往上（bottom-up）的形成方式中促進金屬填充層的形成。在一些實施例中，金屬蓋層可作為膠（glue）層以改善金屬填充層的黏合。
第1圖是根據一些實施例，繪示出具有內埋導電結構138的半導體裝置100的剖面示意圖。半導體裝置100可包含基板102、奈米結構通道層104、內間隔物106、奈米結構閘極層108、間隔物110、閘極結構112、蝕刻停止層114（etch stop layers；ESLs）、層間介電層116（interlayer dielectric；ILD）、中段（middle-end-of-the-line；MEOL）與後段（back-end-of-the-line；BEOL）結構118、源極∕汲極區120、頂矽化物層122、源極∕汲極接觸件結構124、源極∕汲極接觸件結構襯件126、硬遮罩層128、內埋導電結構襯件130、底矽化物層132、金屬蓋層134、以及金屬填充層136。在一些實施例中，半導體裝置100可包含約2至約6個交替的奈米結構通道層104以及奈米結構閘極層108。在一些實施例中，半導體裝置100可為鰭式場效電晶體（finFET），其並未包含奈米結構通道層104、內間隔物106、或者奈米結構閘極層108。
基板102可為半導體材料，諸如矽（Si）、鍺（Ge）、矽鍺（SiGe）、絕緣體上覆矽（silicon-on-insulator；SOI）結構、以及上述之組合。此外，基板102可摻雜p型摻質（dopants），諸如硼（B）、銦（In）、鋁（Al）、以及鎵（Ga），或可摻雜n型摻質，諸如磷（P）以及砷（As）。基板102可具有厚度H4，其範圍為約20奈米至約50奈米、範圍為約15奈米至約80奈米、以及範圍為約10奈米至約100奈米。
奈米結構通道層104可設置於基板102上且介於相鄰的奈米結構閘極層108之間。奈米結構通道層104可為半導體材料。在一些實施例中，奈米結構通道層104可具有與基板102相同的半導體材料。舉例來說，奈米結構通道層104可包含矽（Si）。在一些實施例中，奈米結構通道層104可具有與基板102相同的結晶方向（crystalline orientation）。
奈米結構閘極層108可設置於基板102上且介於相鄰的奈米結構通道層104之間。閘極結構112可設置於奈米結構閘極層108以及奈米結構通道層104上。閘極結構112以及奈米結構閘極層108可包含多膜層結構。閘極結構112以及奈米結構閘極層108可包含閘極介電層112B以及閘極介電層108B。在一些實施例中，閘極介電層112B以及閘極介電層108B可包含絕緣材料，諸如氧化矽（SiO x）、氮化矽（SiN）、氮碳化矽（SiCN）、氮碳氧化矽（SiOCN）、氧化鍺（GeO x）、氧化矽鍺（SiGeO x）、以及上述之組合。在一些實施例中，閘極介電層112B以及閘極介電層108B可包括高介電常數介電材料，諸如氧化鉿（HfO 2）、氧化鈦（TiO 2）、氧化鋯鉿（HfZrO）、氧化鉭（Ta 2O 3）、矽酸鉿（HfSiO 4）、氧化鋯（ZrO 2）、矽酸鋯（ZrSiO 2）、以及上述之組合。高介電常數介電材料可具有大於約3.9的介電常數。閘極介電層112B以及閘極介電層108B可具有範圍為約1奈米至約10奈米的厚度。
閘極結構112以及奈米結構閘極層108可包含閘極電極112A以及閘極電極108A。在一些實施例中，閘極電極112A以及閘極電極108A可包含設置於閘極介電層112B以及閘極介電層108B上的導電層。導電層可具有多膜層（未繪示於第1圖）。閘極電極112A以及閘極電極108A可包含設置於閘極介電層112B以及閘極介電層108B上的功函數金屬層（work function metal；WFM）（未繪示於第1圖），以及包含設置於功函數金屬層上的閘極金屬填充層（未繪示於第1圖）。在一些實施例中，功函數金屬層可包含鈦鋁（TiAl）、碳化鈦鋁（TiAlC）、鉭鋁（TaAl）、碳化鉭鋁（TaAlC）、摻雜鋁的鈦（Ti）、摻雜鋁的氮化鈦（TiN）、摻雜鋁的鉭（Ta）、摻雜鋁的氮化鉭（TaN）、其他合適的以鋁為主的材料、實質上不含鋁（例如，不具有Al）的以鈦為主或以鉭為主的氮化物或合金，諸如TiN、氮矽化鈦（TiSiN）、鈦金合金（Ti-Au）、鈦銅合金（Ti-Cu）、TaN、氮矽化鉭（TaSiN）、鉭金合金（Ta-Au）、鉭銅合金（Ta-Cu）、以及上述之組合。功函數金屬層可具有範圍為約2奈米至約20奈米的厚度。閘極金屬填充層可包含合適的導電材料，諸如鎢（W）、低氟鎢（low-fluorine tungsten；LFW）、Ti、銀（Ag）、釕（Ru）、鉬（Mo）、銅（Cu）、鈷（Co）、Al、銥（Ir）、鎳（Ni）、金屬合金、以及上述之組合。閘極金屬填充層可具有範圍為約2奈米至約100奈米的厚度。
源極∕汲極區120可設置於基板102上且相鄰於奈米結構閘極層108以及奈米結構通道層104。源極∕汲極區120可為半導體材料。在一些實施例中，源極∕汲極區120可具有與基板102以及奈米結構通道層104相同的半導體材料。舉例來說，源極∕汲極區120可包含Si或SiGe。在一些實施例中，源極∕汲極區120可為磊晶的Si或磊晶的SiGe。在一些實施例中，源極∕汲極區120可具有與基板102以及奈米結構通道層104相同的結晶方向。源極∕汲極區120可摻雜p型摻質，諸如B以及其他合適的p型摻質。源極∕汲極區120可摻雜n型摻質，諸如P以及其他合適的n型摻質。在一些實施例中，源極∕汲極區120可摻雜與基板102相同的摻質。源極∕汲極區120的摻質濃度可為約1×10 20atoms∕cm 3至約3×10 22atoms∕cm 3。在一些實施例中，源極∕汲極區120可具有高於基板102的摻質濃度。舉例來說，源極∕汲極區120可具有基板102的約10倍至約100倍高的摻質濃度。源極∕汲極區120可具有厚度H5，其範圍為約30奈米至約60奈米、範圍為約20奈米至約80奈米、以及範圍為約10奈米至約100奈米。
內間隔物106可介於奈米結構閘極層108與源極∕汲極區120之間。間隔物110可介於閘極結構112與源極∕汲極接觸件結構124之間。蝕刻停止層114（ESLs）可設置於閘極結構112上。層間介電層116（ILD）可設置於蝕刻停止層114上。內間隔物106、間隔物110、蝕刻停止層114、以及層間介電層116可包含絕緣材料，諸如SiO x、SiN、SiCN、SiOCN、SiGeO x、以及上述之組合。內間隔物106可具有範圍為約1奈米至約10奈米的厚度。間隔物110可具有範圍為約1奈米至約20奈米的厚度。蝕刻停止層114可具有範圍為約1奈米至約20奈米的厚度。層間介電層116可具有範圍為約5奈米至約500奈米的厚度。
硬遮罩層128可設置於基板102的底表面上。硬遮罩層128可包含絕緣材料，諸如碳氧化矽（SiCO）、SiO x、SiN、SiCN、SiOCN、SiGeO x、以及上述之組合。硬遮罩層128可具有厚度H7，其範圍為約20奈米至約50奈米、範圍為約15奈米至約80奈米、以及範圍為約10奈米至約100奈米。
中段（MEOL）與後段（BEOL）結構118可設置於源極∕汲極接觸件結構124以及層間介電層116（ILD）上。中段與後段結構118可包含多膜層的互連結構（未繪示於第1圖）。每個互連結構可包含金屬間介電層（inter-metal dielectric；IMD）（未繪示於第1圖）以及金屬導孔與內嵌於金屬間介電層之內的金屬導線（未繪示於第1圖）。中段與後段結構118可電性地耦合至源極∕汲極接觸件結構124以及閘極接觸件結構（未繪示於第1圖）。中段與後段結構118可具有範圍為約50奈米至約5000微米的厚度。
頂矽化物層122可設置於源極∕汲極區120的頂部之內。在一些實施例中，頂矽化物層122可佔據源極∕汲極區120的整個頂表面。在一些實施例中，頂矽化物層122可佔據源極∕汲極區120的頂表面，其實質上近似於源極∕汲極接觸件結構124的底表面。在一些實施例中，頂矽化物層122可具有實質上平坦的頂表面以及實質上平坦的底表面。底矽化物層132可設置於源極∕汲極區120的底部之內。在一些實施例中，底矽化物層132可佔據源極∕汲極區120的整個底表面。在一些實施例中，底矽化物層132可佔據源極∕汲極區120的底表面，其實質上近似於金屬蓋層134的頂表面或者金屬填充層136的頂表面。在一些實施例中，底矽化物層132可具有曲面的頂表面、曲面的底表面、或者曲面的頂表面以及曲面的底表面兩者。
頂矽化物層122以及底矽化物層132可包含矽化鈦（TiSi）、矽化鈷（CoSi）、矽化鎳（NiSi）、矽化釕（RuSi）、矽化鉬（MoSi）、矽化鎢（WSi）、或上述之組合。頂矽化物層122可具有厚度H8，其範圍為約5奈米至約20奈米、範圍為約3奈米至約25奈米、以及範圍為約1奈米至約30奈米。底矽化物層132可具有厚度H3，其範圍為約5奈米至約10奈米、範圍為約3奈米至約15奈米、以及範圍為約1奈米至約20奈米。若厚度H3大於20奈米，底矽化物層132可能佔據太多源極∕汲極區120的空間，且載子的總數可能降低。若厚度H3小於1奈米，內埋導電結構138的電阻可能會太大。若內埋導電結構138的電阻大於約500歐姆（Ohm；Ω），則代表了內埋導電結構138的電阻可能太大。
金屬蓋層134可設置於底矽化物層132的底表面上。在一些實施例中，金屬蓋層134可具有曲面的頂表面、曲面的底表面、或曲面的頂表面與曲面的底表面兩者。在一些實施例中，金屬蓋層134的頂表面可位於基板102的頂表面上方。金屬蓋層134可包含導電材料，諸如W、Mo、或上述之組合。金屬蓋層134可具有厚度H2，其範圍為約5奈米至約10奈米、範圍為約3奈米至約15奈米、以及範圍為約1奈米至約20奈米。厚度H2與厚度H3之間的比例H2∕H3可為約0.7至約0.8、可為約0.6至約0.9、以及可為約0.5至約1。若厚度H2大於20奈米，或者若比例H2∕H3大於1，金屬蓋層134可能佔據太多源極∕汲極區120的空間，且載子的總數可能降低。若厚度H2小於1奈米，或者若比例H2∕H3小於0.5，金屬蓋層134不能有效地防止底矽化物層132的氧化。若有大於約80％的底矽化物層132被氧化，則代表金屬蓋層134不能有效地防止底矽化物層132的氧化。
源極∕汲極接觸件結構襯件126可設置於頂矽化物層122的頂表面上。源極∕汲極接觸件結構襯件126的外側側壁可與層間介電層116（ILD）、蝕刻停止層114（ESLs）、以及間隔物110接觸。源極∕汲極接觸件結構襯件126的內側側壁可與源極∕汲極接觸件結構124接觸。源極∕汲極接觸件結構襯件126的底表面可與頂矽化物層122接觸。內埋導電結構襯件130可設置於底矽化物層132的底表面上。內埋導電結構襯件130的外側側壁可與基板102以及硬遮罩層128接觸。內埋導電結構襯件130的內側側壁可與金屬填充層136以及金屬蓋層134接觸。內埋導電結構襯件130的頂表面可與底矽化物層132接觸。
源極∕汲極接觸件結構襯件126以及內埋導電結構襯件130可包含碳化矽（SiC）、SiCO、SiO x、SiN、SiCN、SiOCN、SiGeO x、氧化鑭（La 2O 3）、氧化鋁（Al 2O 3）、氮氧化鋁（AlON）、ZrO 2、HfO 2、氧化鋅（ZnO）、氮化鋯（ZrN）、氧化鋯鋁（ZrAlO）、TiO 2、Ta 2O 3、氧化釔（YO）、氮碳化鉭（TaCN）、鋯矽（ZrSi）、HfZrO、HfSiO 4、矽酸鋯（ZrSiO 2），以及上述之組合。源極∕汲極接觸件結構襯件126以及內埋導電結構襯件130可具有寬度W1，其範圍為約3奈米至約6奈米、範圍為約2奈米至約8奈米、以及範圍為約1奈米至約10奈米。在一些實施例中，半導體裝置100可能不包含源極∕汲極接觸件結構襯件126及∕或內埋導電結構襯件130。
源極∕汲極接觸件結構124可設置於頂矽化物層122的頂表面上。在一些實施例中，源極∕汲極接觸件結構124可具有實質上平坦的底表面。金屬填充層136可設置於金屬蓋層134的底表面上。在一些實施例中，金屬填充層136可具有曲面的頂表面以及實質上平坦的底表面。金屬填充層136可貫穿（traverse through）基板102以及硬遮罩層128。在一些實施例中，金屬填充層136的頂表面可位於基板102的頂表面下方。在一些實施例中，金屬填充層136可實質上與源極∕汲極接觸件結構124在第一方向對準，諸如在方向X對準。在一些實施例中，金屬填充層136可實質上與源極∕汲極接觸件結構124在第二方向對準，諸如在方向Y對準。源極∕汲極接觸件結構124以及金屬填充層136可包含導電材料，諸如Co、W、Ru、Al、Mo、Ti、Cu、或上述之組合。在一些實施例中，金屬填充層136可具有與金屬蓋層134相同的導電材料。在一些實施例中，金屬填充層136可具有與金屬蓋層134不同的導電材料。
源極∕汲極接觸件結構124可具有寬度W3，其範圍為約20奈米至約60奈米、範圍為約15奈米至約80奈米、以及範圍為約10奈米至約100奈米。在一些實施例中，源極∕汲極接觸件結構124的頂部寬度可大於底部寬度。源極∕汲極接觸件結構124可具有厚度H6，其範圍為約10奈米至約50奈米、範圍為約8奈米至約80奈米、以及範圍為約5奈米至約100奈米。金屬填充層136在其底表面周圍可具有寬度W2，其範圍為約10奈米至約30奈米、範圍為約8奈米至約40奈米、以及範圍為約5奈米至約50奈米。金屬填充層136在其頂表面周圍可具有寬度W4，其範圍為約8奈米至約28奈米、範圍為約7奈米至約38奈米、以及範圍為約5奈米至約48奈米。在一些實施例中，金屬填充層136的底部寬度可大於頂部寬度。金屬填充層136可具有厚度H1，其範圍為約15奈米至約45奈米、範圍為約8奈米至約70奈米、以及範圍為約5奈米至約100奈米。厚度H1與厚度H2之間的比例H1∕H2可為約3至約5、可為約2至約8、以及可為約1至約10。若比例H1∕H2小於約1，金屬蓋層134可能佔據太多源極∕汲極區120的空間，且載子的總數可能降低。若比例H1∕H2大於約10，金屬蓋層134不能有效地防止底矽化物層132的氧化。若有大於約80％的底矽化物層132被氧化，則代表金屬蓋層134不能有效地防止底矽化物層132的氧化。
第2圖是根據一些實施例，繪示出製造具有如第1圖所繪示的內埋導電結構138的半導體裝置100的方法200的流程示意圖。為了繪示的目的，第2圖中所繪示的操作將參見如第3圖至第12圖所繪示的製造半導體裝置100的例示性製造製程來描述。第3圖至第12圖是根據一些實施例，繪示出半導體裝置100在製造的各種階段的剖面示意圖。可執行額外的製造操作於方法200的各種操作之間，且這些操作為了簡單起見而被省略。這些額外的製造操作亦在本揭露的精神與範圍之內。此外，並非所有本揭露所提供的操作都需要被執行。此外，一些操作可以同時執行或者以不同於第2圖所繪示的順序執行。第3圖至第12圖中的元件與上方描述的第1圖中的元件具有相同的標號。值得注意的是，方法200可能不會形成完整的半導體裝置100。因此，應理解的是，可提供額外的製程於方法200之前、期間、以及之後，且一些其他製程在本揭露可能只進行簡要描述。
參見第2圖，在操作202中，形成包含源極∕汲極區的前側結構於基板上。舉例來說，如第3圖所繪示，包含源極∕汲極區120的前側結構可形成於基板102上。可形成超晶格（superlattice）結構於基板102上。超晶格結構可包含多個奈米結構SiGe層（未繪示於第3圖）磊晶地成長於基板102上，以及包含多個奈米結構通道層104磊晶地成長於多個奈米結構SiGe層上。超晶格結構可藉由光學微影圖案化製程或雙重圖案化製程來圖案化。多晶矽可藉由化學氣相沉積（CVD）製程坦覆（blanket）沉積於圖案化的超晶格結構上方。多晶矽可藉由光學微影圖案化製程來圖案化，以形成多晶矽結構（未繪示於第3圖）。多晶矽結構可形成於圖案化的超晶格結構的第一部分上。可藉由化學氣相沉積製程或物理氣相沉積（physical vapor deposition；PVD）製程沉積間隔物110於多晶矽結構上。可藉由乾式蝕刻製程或濕式蝕刻製程移除圖案化的超晶格結構的第二部分，以形成源極∕汲極區開口。奈米結構SiGe層的端部可藉由乾式蝕刻製程來移除，以形成內間隔物開口。可藉由化學氣相沉積製程或物理氣相沉積製程沉積內間隔物106於內間隔物開口中。
可磊晶地成長源極∕汲極區120於源極∕汲極區開口中。例如但不限於，可使用來源氣體磊晶地成長源極∕汲極區120，諸如矽烷（SiH 4）、四氯化矽（SiCl 4）、三氯矽烷（trichlorosilane；TCS）、以及二氯矽烷（SiH 2Cl 2以及dichlorosilane；DSC）。可使用氫（H 2）作為反應氣體，以減少上述氣體。舉例來說，H 2可與Cl結合以形成氯化氫（HCl），令Si磊晶地成長於源極∕汲極區120中。磊晶成長期間的成長溫度之範圍可為約700℃至約1250℃，取決於所使用的氣體。在一些實施例中，基板102可作為源極∕汲極區120的晶種層。源極∕汲極區120可在其磊晶成長製程期間使用p型摻質，諸如B、In、以及Ga，或者使用n型摻質，諸如P以及As，進行原位（in-situ）摻雜。對於p型原位摻雜來說，可使用p型摻雜前趨物（precursors），諸如二硼烷（B 2H 6）、三氟化硼（BF 3）、以及其他的p型摻雜前趨物來進行。對於n型原位摻雜來說，可使用n型摻雜前趨物，諸如磷化氫（PH3）、砷化氫（AsH3）、以及其他的n型摻雜前趨物來進行。
多晶矽結構可藉由乾式蝕刻製程來移除，以形成閘極結構開口。奈米結構SiGe層可藉由乾式蝕刻製程來移除，以形成閘極層開口。可以藉由電漿增強化學氣相沉積（plasma-enhanced chemical vapor deposition；PECVD）製程、化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、或原子層沉積（ALD）製程沉積閘極介電層112B以及閘極介電層108B於閘極結構開口以及閘極層開口中。可以藉由電漿增強化學氣相沉積製程、化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、或金屬有機化學氣相沉積（metal organic chemical vapor deposition；MOCVD）製程沉積功函數金屬層（WFM）（未繪示於第3圖）於沉積閘極介電層112B以及閘極介電層108B上。可以藉由電漿增強化學氣相沉積製程、化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、金屬有機化學氣相沉積製程、或濺鍍（sputtering）製程沉積閘極金屬填充層（未繪示於第3圖）於功函數金屬層上。在將多晶矽結構替換為閘極結構112，以及將奈米結構SiGe層替換為奈米結構閘極層108之後，可以藉由化學氣相沉積製程沉積蝕刻停止層114（ESLs）於閘極結構112上。可以藉由化學氣相沉積製程或者物理氣相沉積製程沉積層間介電層116（ILD）於蝕刻停止層114上。
層間介電層116（ILD）以及蝕刻停止層114（ESLs）的多個部分可藉由乾式蝕刻製程來移除，以形成源極∕汲極接觸件結構開口。可藉由化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、或原子層沉積（ALD）製程沉積金屬於源極∕汲極區120被源極∕汲極接觸件結構開口所露出的頂部之內，並接著進行熱退火（anneal）製程來形成頂矽化物層122。在一些實施例中，可藉由使用以金屬作為佈植物的離子佈植製程來形成頂矽化物層116。可藉由化學氣相沉積製程或原子層沉積製程沉積源極∕汲極接觸件結構襯件126於源極∕汲極接觸件結構開口中。可藉由化學氣相沉積製程、金屬有機化學氣相沉積（MOCVD）製程、物理氣相沉積製程、濺鍍製程、或電鍍製程沉積源極∕汲極接觸件結構124於源極∕汲極接觸件結構開口中、於頂矽化物層122上、以及於源極∕汲極接觸件結構襯件126上。在一些實施例中，可執行化學機械平坦化（chemical mechanical planarization；CMP）處理以平坦化源極∕汲極接觸件結構124以及層間介電層116（ILD）的多個頂表面。
可形成中段（MEOL）與後段（BEOL）結構118於源極∕汲極接觸件結構124以及層間介電層116（ILD）上。每層的中段與後段結構118可藉由：（i）藉由物理氣相沉積（PVD）製程或化學氣相沉積（CVD）製程沉積金屬間介電層（IMD）；（ii）藉由乾式蝕刻製程或濕式蝕刻製程形成金屬導孔開口以及金屬導線開口於金屬間介電層中；（iii）藉由化學氣相沉積製程、金屬有機化學氣相沉積（MOCVD）製程、物理氣相沉積製程、濺鍍製程、或電鍍製程沉積金屬於金屬導孔開口以及金屬導線開口中來形成金屬導孔以及金屬導線；以及（iv）執行化學機械平坦化（CMP）處理以將金屬導孔以及金屬導線的多個頂表面與金屬間介電層的頂表面平坦化。
參見第2圖，在操作204中，翻轉並薄化基板。舉例來說，如第4圖所繪示，可翻轉以及薄化基板102。基板102可藉由機械研磨（grinding）處理、化學機械平坦化（CMP）處理、濕式蝕刻製程、或乾式蝕刻製程來薄化。
參見第2圖，在操作206中，可沉積硬遮罩層於基板上。舉例來說，如第5圖所繪示，可沉積硬遮罩層128於基板102上。硬遮罩層128可藉由化學氣相沉積（CVD）製程或物理氣相沉積（PVD）製程來沉積。
參見第2圖，在操作208中，移除硬遮罩層、基板、以及源極∕汲極區的多個部分，以形成內埋導電結構開口。舉例來說，如第6圖所繪示，可移除硬遮罩層128、基板102、以及源極∕汲極區120的多個部分，以形成內埋導電結構開口602。可藉由乾式蝕刻製程或濕式蝕刻製程來移除硬遮罩層128、基板102、以及源極∕汲極區120的多個部分。在一些實施例中，乾式蝕刻製程可包含蝕刻劑，其具有（i）含氧氣體；（ii）甲烷（CH 4）；（iii）含氟氣體（例如，四氟化碳（CF 4）、六氟化硫（SF 6）、二氟甲烷（CH 2F 2）、三氟甲烷（CHF 3）、及∕或六氟乙烷（C 2F 6））；（iv）含氯氣體（例如，氯（Cl 2）、氯仿（CHCl 3）、四氯化碳（CCl 4）、及∕或三氯化硼（BCl 3））；（v）含溴氣體（例如，溴化氢（HBr）、及∕或溴仿（CHBr 3））；（vi）含碘氣體；（vii）其他合適的蝕刻氣體及∕或電漿；或（viii）上述之組合。在一些實施例中，濕式蝕刻製程可包含在稀釋氫氟酸（diluted hydrofluoric acid ；DHF）、氫氧化鉀（KOH）溶液、過氧化氫（H 2O 2）、氨（NH 3）、含有氫氟酸（HF）、硝酸（HNO 3）、乙酸（CH 3COOH）的溶液、或上述之組合中的蝕刻。形成內埋導電結構開口602的蝕刻製程可為定時蝕刻。在一些實施例中，形成內埋導電結構開口602的區域可藉由光阻層（未繪示於第6圖）來定義。
參見第2圖，在操作210中，沉積內埋導電結構襯件於內埋導電結構開口中。舉例來說，如第7圖所繪示，可沉積內埋導電結構襯件130於內埋導電結構開口602中。內埋導電結構襯件130可藉由化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、電漿增強化學氣相沉積（PECVD）製程、或原子層沉積（ALD）製程來沉積。
參見第2圖，在操作212中，移除內埋導電結構襯件的多個部分。舉例來說，如第8圖所繪示，可移除內埋導電結構襯件130的多個部分。可藉由乾式蝕刻製程移除內埋導電結構襯件130位於硬遮罩層128上方以及源極∕汲極區120上的多個部分。乾式蝕刻製程可為定向式（directional）蝕刻製程，其在水平方向上（諸如在方向X上以及方向Y上）以大於在垂直方向上（諸如在方向Z上）的速率移除內埋導電結構襯件130。在一些實施例中，在水平方向上的蝕刻速率與在垂直方向上的蝕刻速率之間的比例可為約2至約100。
參見第2圖，在操作214中，形成底矽化物層於被內埋導電結構開口所露出的源極∕汲極區之內。舉例來說，如第9圖所繪示，可形成底矽化物層132於被內埋導電結構開口602所露出的源極∕汲極區120之內。可以藉由化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程、或原子層沉積（ALD）製程沉積金屬於被內埋導電結構開口602所露出的源極∕汲極區120之內，並接著進行熱退火製程來形成底矽化物層132。在一些實施例中，底矽化物層132可以藉由使用以金屬作為佈植物的離子佈植製程來形成。
參見第2圖，在操作216中，形成金屬蓋層於底矽化物層上。舉例來說，如第10圖所繪示，可形成金屬蓋層134於底矽化物層132上。可藉由化學氣相沉積（CVD）製程或原子層沉積（ALD）製程來形成金屬蓋層134。例如但不限於，金屬蓋層134可使用來源氣體來沉積，諸如氯化鎢（WCl x）或氯化鉬（MoCl x）。可使用氫（H 2）作為反應氣體，以減少上述氣體。舉例來說，H 2可與Cl結合以形成氯化氫（HCl），令鎢（W）或鉬（Mo）沉積於底矽化物層132上。沉積的成長溫度之範圍可為約200℃至約300℃、可為約150℃至約400℃、以及可為約100℃至約500℃，取決於所使用的氣體。沉積腔室（chamber）中的壓力之範圍可為約5 Torr至約50 Torr、可為約1 Torr至約75 Torr、以及可為約0.1 Torr至約100 Torr，取決於所使用的氣體。若壓力大於約100 Torr，或者若溫度大於約500℃，金屬蓋層134可能佔據太多源極∕汲極區120的空間，且載子的總數可能降低。若壓力小於約0.1 Torr，或者若溫度小於約100℃，金屬蓋層134不能有效地防止底矽化物層132的氧化。若有大於約80％的底矽化物層132被氧化，則代表金屬蓋層134不能有效地防止底矽化物層132的氧化。
金屬蓋層134可選擇性地形成於金屬表面上而不形成於介電表面上。舉例來說，金屬蓋層134可選擇性地形成於底矽化物層132上而不形成於內埋導電結構襯件130的側壁上。由於金屬蓋層134為沉積於底矽化物層132上，底矽化物層132不可能有任何轉化（conversion）。由於金屬蓋層134不使用電漿製程來形成，亦不會產生可能移除底矽化物層132的多個部分的轟擊。因此，底矽化物層132可維持其厚度。因為維持了底矽化物層132的厚度，內埋導電結構138的電阻可為低電阻，而可增加半導體裝置100的性能。
參見第2圖，在操作218中，沉積金屬填充層於內埋導電結構開口中。舉例來說，如第11圖所繪示，可沉積金屬填充層136於內埋導電結構開口602中。在一些實施例中，可藉由化學氣相沉積（CVD）製程沉積金屬填充層136。例如但不限於，金屬填充層136可使用來源氣體來沉積，諸如氟化鎢（WF x）、WCl x、氟化鉬（MoF x）、MoCl x、或氧化釕（RuO x）。可使用氫（H 2）或氨（NH 3）作為反應氣體，以減少上述氣體。舉例來說，H 2可與Cl結合以形成氯化氫（HCl），H 2可與F結合以形成氟化氫（HF），或者H 2可與O結合以形成H 2O，令鎢（W）、鉬（Mo）、或釕（Ru）沉積於金屬蓋層134上。沉積的成長溫度之範圍可為約100℃至約450℃，取決於所使用的氣體。沉積腔室中的壓力之範圍可為約1 mTorr至約50 Torr，取決於所使用的氣體。在一些實施例中，可藉由電鍍製程來沉積金屬填充層136。例如但不限於，電鍍混合物可包含氯化鈷（CoCl x）、氧硫化鈷（CoS xO y）、氯化銅（CuCl x）、或氧硫化銅（CuS xO y）。電鍍混合物可包含如對二甲基氨基苯甲醛（dimethylaminobenzaldehyde；DMBA）、氯化銨（NH 4Cl）、BO xH y、CoC xH yN z、CH xO y、以及上述之組合的溶液。電鍍混合物的溫度之範圍可為約10℃至約70℃。電鍍混合物的pH值之範圍可為約6至約10。
金屬填充層136可選擇性地形成於金屬表面上而不形成於介電表面上。舉例來說，金屬填充層136可選擇性地形成於金屬蓋層134上，且不形成於內埋導電結構襯件130的側壁上。在一些實施例中，金屬蓋層134可作為晶種層以在由下往上的形成方式中促進金屬填充層136的形成。在一些實施例中，金屬蓋層134可作為膠層以改善金屬填充層136的黏合。
參見第2圖，在操作220中，對金屬填充層進行拋光。舉例來說，如第12圖所繪示，可對金屬填充層136進行拋光。位於硬遮罩層128的頂表面上方的金屬填充層136可藉由化學機械拋光（CMP）處理進行拋光。在化學機械拋光處理之後，可翻轉基板102，且可形成如第1圖所繪示的半導體裝置100。
本揭露提供了一種具有降低電阻的內埋導電結構（例如，內埋導電結構138）的例示性半導體裝置（例如，半導體裝置100）以及其例示性製造方法（例如，方法200）。可形成金屬蓋層（例如，金屬蓋層134）於底矽化物層（例如，底矽化物層132）下方以防止底矽化層遭受氧化。內埋導電結構襯件（例如，內埋導電結構襯件130）以及金屬填充層（例如，金屬填充層136）可形成於金屬蓋層下方。金屬蓋層可藉由原子層沉積（ALD）製程或者化學氣相沉積（CVD）製程來形成。由於金屬蓋層沉積於底矽化物層下方，底矽化物層將不會轉化為阻障層。由於金屬蓋層不使用電漿製程來形成，亦不會產生可能移除底矽化物層的多個部分的轟擊。因此，底矽化物層可維持其厚度。由於底矽化物層維持了其厚度，內埋導電結構的電阻可為低電阻，而可增加半導體裝置的性能。在一些實施例中，金屬蓋層可作為晶種層以在由下往上的形成方式中促進金屬填充層的形成。在一些實施例中，金屬蓋層可作為膠層以改善金屬填充層的黏合。
在一些實施例中，提供了一種半導體結構，包含磊晶區，設置於基板上且相鄰於奈米結構閘極層及奈米結構通道層；第一矽化物層，設置於磊晶區的頂部之內；以及第一導電結構，設置於第一矽化物層的頂表面上。半導體結構更包含第二矽化物層，設置於磊晶區的底部之內；以及第二導電結構，設置於第二矽化物層的底表面上且貫穿基板，其中第二導電結構包含第一金屬層，與第二矽化物層接觸；以及第二金屬層，與第一金屬層接觸。
在一些實施例中，半導體結構更包含內間隔物，介於磊晶區與奈米結構閘極層之間。在一些實施例中，半導體結構更包含介電層，設置於基板的底表面上，其中第二金屬層貫穿介電層以及基板的底部。在一些實施例中，第二導電結構更包含襯件，且其中襯件的外側側壁與基板接觸，襯件的內側側壁與第一金屬層及第二金屬層接觸，且襯件的頂表面與第二矽化物層接觸。在一些實施例中，第一金屬層包含鎢（W）、鉬（Mo）、或上述之組合，且其中第一金屬層的厚度為約1奈米至約20奈米。在一些實施例中，第二金屬層包含鈷（Co）、鎢（W）、釕（Ru）、鋁（Al）、鉬（Mo）、鈦（Ti）、銅（Cu）、或上述之組合，且其中第二金屬層的厚度為約5奈米至約100奈米。在一些實施例中，第二金屬層的厚度與第一金屬層的厚度之間的比例為約1至約10。在一些實施例中，第二矽化物層包含矽化鈦（TiSi）、矽化鈷（CoSi）、矽化鎳（NiSi）、矽化釕（RuSi）、矽化鉬（MoSi）、矽化鎢（WSi）、或上述之組合，且其中第二矽化物層的厚度為約1奈米至約10奈米。在一些實施例中，第二矽化物層的厚度與第一金屬層的厚度之間的比例為約0.5至約1。在一些實施例中，半導體結構更包含閘極結構，設置於奈米結構通道層上；以及間隔物，介於閘極結構與第一導電結構之間。
在另一些實施例中，提供了一種半導體結構，包含金屬填充層，貫穿基板的底部；以及金屬蓋層，設置於金屬填充層的頂表面上，其中金屬蓋層的頂表面位於基板的頂表面上方。半導體結構更包含源極∕汲極區，設置於基板上且包含第一矽化物層，位於源極∕汲極區的頂部之內，及第二矽化物層，位於源極∕汲極區的底部之內，其中第二矽化物層的底表面與金屬蓋層的頂表面接觸。半導體結構更包含源極∕汲極接觸件結構，與第一矽化物層的頂表面接觸；以及閘極結構，相鄰設置於前述源極∕汲極接觸件結構。
在一些實施例中，半導體結構更包含奈米結構閘極層及奈米結構通道層，介於基板與閘極結構之間；內間隔物，介於源極∕汲極區與奈米結構閘極層之間；以及間隔物，介於閘極結構與源極∕汲極接觸件結構之間。在一些實施例中，半導體結構更包含襯件，其中襯件的外側側壁與基板接觸，襯件的內側側壁與金屬填充層及金屬蓋層接觸，且襯件的頂表面與第二矽化物層接觸。在一些實施例中，金屬填充層的厚度與金屬蓋層的厚度之間的比例為約1至約10。在一些實施例中，第二矽化物層的厚度與金屬蓋層的厚度之間的比例為約0.5至約1。在一些實施例中，金屬填充層以及源極∕汲極接觸件結構為實質上對準。
在又一些實施例中，提供了一種半導體結構的形成方法，包含形成磊晶區於基板上；形成第一矽化物層於磊晶區的頂部之內；以及形成第一導電結構於第一矽化物層的頂表面上。半導體結構的形成方法更包含移除基板的一部分及磊晶區的底部以形成開口；以及形成第二矽化物層於開口所露出的磊晶區之內。半導體結構的形成方法更包含形成第二導電結構於開口中，包含形成第一金屬層於第二矽化物層的底表面上；以及形成第二金屬層於第一金屬層的底表面上。
在一些實施例中，半導體結構的形成方法更包含沉積襯件於開口中；移除襯件的一部分以露出磊晶區；形成第二矽化物層與襯件及磊晶區接觸；以及選擇性地沉積第一金屬層於第二矽化物層上。在一些實施例中，形成第一金屬層包含選擇性地沉積金屬於第二矽化物層上，且其中形成第二金屬層包含選擇性地沉積金屬於第一金屬層上。在一些實施例中，形成第一金屬層包含選擇性地沉積第一金屬於第二矽化物層上，且其中形成第二金屬層包含選擇性地沉積不同於第一金屬的第二金屬於第一金屬層上。
應理解的是，本揭露內容的詳細描述部分而非摘要部分旨在用於解釋申請專利範圍。本揭露內容的摘要部分可以闡述發明人所設想的本揭露的一個或多個但不是所有可能的實施例，且因此，不旨在以任何方式限制所附之申請專利範圍。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及∕或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可以在不違背本發明之精神和範圍下，做各式各樣的改變、取代、以及替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:半導體裝置 102:基板 104:奈米結構通道層 106:內間隔物 108:奈米結構閘極層 108A:閘極電極 108B:閘極介電層 110:間隔物 112:閘極結構 112A:閘極電極 112B:閘極介電層 114:蝕刻停止層 116:層間介電層 118:中段與後段結構 120:源極∕汲極區 122:頂矽化物層 124:源極∕汲極接觸件結構 126:源極∕汲極接觸件結構襯件 128:硬遮罩層 130:內埋導電結構襯件 132:底矽化物層 134:金屬蓋層 136:金屬填充層 138:內埋導電結構 200:方法 202∕204∕206:操作 208∕210∕212:操作 214∕216∕218∕220:操作 602:內埋導電結構開口 H1:厚度 H2:厚度 H3:厚度 H4:厚度 H5:厚度 H6:厚度 H7:厚度 H8:厚度 W1:寬度 W2:寬度 W3:寬度 W4:寬度 X:方向 Y:方向 Z:方向
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1圖是根據一些實施例，繪示出基板中具有內埋導電結構的半導體裝置的剖面示意圖。 第2圖是根據一些實施例，繪示出製造基板中具有內埋導電結構的半導體裝置的方法的流程示意圖。 第3、4、5、6、7、8、9、10、11圖以及第12圖是根據一些實施例，繪示出基板中具有內埋導電結構的半導體裝置在其製造製程的各種階段的剖面示意圖。
100:半導體裝置
102:基板
104:奈米結構通道層
106:內間隔物
108:奈米結構閘極層
108A:閘極電極
108B:閘極介電層
110:間隔物
112:閘極結構
112A:閘極電極
112B:閘極介電層
114:蝕刻停止層
116:層間介電層
118:中段與後段結構
120:源極汲極區
122:頂矽化物層
124:源極汲極接觸件結構
126:源極汲極接觸件結構襯件
128:硬遮罩層
130:內埋導電結構襯件
132:底矽化物層
134:金屬蓋層
136:金屬填充層
138:內埋導電結構
H1:厚度
H2:厚度
H3:厚度
H4:厚度
H5:厚度
H6:厚度
H7:厚度
H8:厚度
W1:寬度
W2:寬度
W3:寬度
W4:寬度
X:方向
Y:方向
Z:方向

Claims (10)

  1. 一種半導體結構，包括：一磊晶區，設置於一基板上且相鄰於一奈米結構閘極層及一奈米結構通道層；一第一矽化物層，設置於該磊晶區的一頂部之內；一第一導電結構，設置於該第一矽化物層的頂表面上；一第二矽化物層，設置於該磊晶區的一底部之內；以及一第二導電結構，設置於該第二矽化物層的底表面上且貫穿(traversing)該基板，其中該第二導電結構包括：一第一金屬層，與該第二矽化物層接觸；以及一第二金屬層，與該第一金屬層接觸，其中該第一金屬層的頂表面位於該基板的頂表面上方。
  2. 如請求項1之半導體結構，更包括：一內間隔物，介於該磊晶區與該奈米結構閘極層之間。
  3. 如請求項1之半導體結構，更包括：一介電層，設置於該基板的底表面上，其中該第二金屬層貫穿該介電層以及該基板的一底部。
  4. 如請求項1之半導體結構，其中該第二導電結構更包括：一襯件(liner)，且其中該襯件的一外側側壁與該基板接觸，該襯件的一內側側壁與該第一金屬層及該第二金屬層接觸，且該襯件的頂表面與該第二矽化物層接觸。
  5. 如請求項1至請求項4中任一項之半導體結構，更包括：一閘極結構，設置於該奈米結構通道層上；以及一間隔物，介於該閘極結構與該第一導電結構之間。
  6. 一種半導體結構，包括：一金屬填充層，貫穿一基板的一底部；一金屬蓋層，設置於該金屬填充層的頂表面上，其中該金屬蓋層的頂表面位於該基板的頂表面上方；一源極/汲極(source/drain；S/D)區，設置於該基板上且包括：一第一矽化物層，位於該源極/汲極區的一頂部之內，及一第二矽化物層，位於該源極/汲極區的一底部之內，其中該第二矽化物層的底表面與該金屬蓋層的頂表面接觸；一源極/汲極接觸件結構，與該第一矽化物層的頂表面接觸；以及一閘極結構，相鄰設置於該源極/汲極接觸件結構。
  7. 如請求項6之半導體結構，其中該金屬填充層以及該源極/汲極接觸件結構為實質上對準。
  8. 一種半導體結構的形成方法，包括：形成一磊晶區於一基板上；形成一第一矽化物層於該磊晶區的一頂部之內；形成一第一導電結構於該第一矽化物層的頂表面上；移除該基板的一部分及該磊晶區的一底部以形成一開口；形成一第二矽化物層於該開口所露出的該磊晶區之內；以及形成一第二導電結構於該開口中，包括：形成一第一金屬層於該第二矽化物層的底表面上；以及形成一第二金屬層於該第一金屬層的底表面上。
  9. 如請求項8之半導體結構的形成方法，其中形成該第一金屬層包括：選擇性地沉積一金屬於該第二矽化物層上，且其中形成該第二金屬層包括： 選擇性地沉積該金屬於該第一金屬層上。
  10. 如請求項8之半導體結構的形成方法，其中形成該第一金屬層包括：選擇性地沉積一第一金屬於該第二矽化物層上，且其中形成該第二金屬層包括：選擇性地沉積不同於該第一金屬的一第二金屬於該第一金屬層上。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230420578A1 (en) * 2022-06-24 2023-12-28 Intel Corporation Varactor device with backside electrical contact
US20260006888A1 (en) * 2024-06-26 2026-01-01 Applied Materials, Inc. Selective process for simultaneous pfet epi hardmask and nfet partial bottom dielectric isolation layer formation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201603187A (zh) * 2014-07-01 2016-01-16 台灣積體電路製造股份有限公司 半導體裝置及接觸結構的形成方法
US20180166551A1 (en) * 2015-11-30 2018-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-Gate Device and Method of Fabrication Thereof
US20200350205A1 (en) * 2017-06-30 2020-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating a semiconductor device having a liner layer with a configured profile

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102527382B1 (ko) * 2016-06-21 2023-04-28 삼성전자주식회사 반도체 소자
KR102861948B1 (ko) * 2020-12-24 2025-09-18 삼성전자주식회사 반도체 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201603187A (zh) * 2014-07-01 2016-01-16 台灣積體電路製造股份有限公司 半導體裝置及接觸結構的形成方法
US20180166551A1 (en) * 2015-11-30 2018-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-Gate Device and Method of Fabrication Thereof
US20200350205A1 (en) * 2017-06-30 2020-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating a semiconductor device having a liner layer with a configured profile

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