TWI869095B

TWI869095B - 電子封裝件及其製法

Info

Publication number: TWI869095B
Application number: TW112147251A
Authority: TW
Inventors: 張馨尹; 劉怡彣; 李秀容; 陳婉柔; 孫芝潔; 梁凱倫
Original assignee: 矽品精密工業股份有限公司
Priority date: 2023-12-05
Filing date: 2023-12-05
Publication date: 2025-01-01
Also published as: TW202524687A; CN120109118A; US20250183185A1

Abstract

一種電子封裝件及其製法。該電子封裝件包括承載結構及電子元件。該承載結構具有相對之第一側及第二側，且包括至少一絕緣層及結合該至少一絕緣層之至少一線路層。該電子元件係設於該承載結構之該第一側。該承載結構之各該線路層的位於該電子元件下方之反應區域中的部分係被挖空，以減少高頻訊號傳輸時的訊號干擾，且提升高頻傳輸的可靠度。

Description

電子封裝件及其製法

本發明係有關一種半導體封裝製程，且特別係有關一種電子封裝件及其製法。

圖1係為習知覆晶(flip chip)結構之半導體封裝件1之剖視示意圖。半導體封裝件1包括半導體晶片16、複數銲錫凸塊17、封裝基板10、以及複數銲球18。半導體晶片16係藉由銲錫凸塊17結合至封裝基板10上。銲球18係設於封裝基板10之下方。封裝基板10包括綠漆層131及132、設於綠漆層131及132之間的絕緣層111及112、結合絕緣層111及112之線路層121~123、以及電性連接線路層121~123之導電穿孔141及142。

傳統之高頻訊號傳輸路徑係自銲錫凸塊經由線路層與導電穿孔而串接至銲球，例如，圖1所示之高頻訊號傳輸路徑15係自一銲錫凸塊17經由線路層121~123與導電穿孔141~142而串接至一銲球18，但這種傳輸路徑容易造成較大之訊號干擾。

因此，如何克服此缺點，實為目前業界亟欲解決之技術問題。

為解決上述問題，本發明提供一種電子封裝件，包括：承載結構，具有相對之第一側及第二側，且包括至少一絕緣層及結合該至少一絕緣層之至少一線路層；以及電子元件，係設於該承載結構之該第一側，其中，該承載結構之該線路層位於該電子元件下方之反應區域中的部分係被挖空。

本發明另提供一種電子封裝件之製法，包括：形成承載結構，其中，該承載結構具有相對之第一側及第二側，且包括至少一絕緣層及結合該至少一絕緣層之至少一線路層；以及將電子元件設於該承載結構之該第一側；其中，該承載結構之該線路層位於該電子元件下方之反應區域中的部分被挖空。

本發明係在該電子元件下方之反應區域中挖空線路層，以減少高頻訊號傳輸時的訊號干擾，且提升高頻傳輸的可靠度，以解決習知因高頻訊號傳輸僅經由封裝基板中之線路與穿孔串接至封裝基板下側之銲球端，而容易造成較大訊號干擾之技術問題。

1:半導體封裝件

10:封裝基板

15:傳輸路徑

16:半導體晶片

17:銲錫凸塊

18:銲球

111,112:絕緣層

121~123:線路層

131,132:綠漆層

141,142:導電穿孔

2:電子封裝件

20:承載結構

25:傳輸路徑

26:第一電子元件

27:第二電子元件

28:導電凸塊

29:導電元件

201:第一側

202:第二側

211~213:絕緣層

221~224:線路層

231,232:防銲層

241~243,341~343:導電穿孔

311~314,321~324:導電線路

D:反應區域

圖1係為習知半導體封裝件之剖視示意圖。

圖2至圖4係為本發明之電子封裝件在其製法中的各階段之剖視示意圖。

圖5至圖7係為本發明之電子封裝件的承載結構中之局部橫切上視示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，在本技術領域具有通常知識者可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

圖2至圖4係為本發明之電子封裝件2在其製法中的各階段之剖視示意圖。在該製法中，首先如圖2所示，形成承載結構20的絕緣層212、線路層222與223、以及和前述之線路層與絕緣層位於同層之其他結構。於本實施例中，形成該絕緣層212及線路層222與223例如為銅箔基板，並於該承載結構20中定義有一反應區域D，其主要移除該銅箔基板對應該反應區域D之銅箔部分。另外，於本實施例中，在該反應區域D外之絕緣層212中形成有電性連接該線路層222與223之導電穿孔242；在該反應區域D內之絕緣層212中形成有導電線路312,313,322,323以及電性連接該導電線路312,313,322,323導電穿孔342。

如圖3所示，形成承載結構20的絕緣層211與213、線路層221與224、以及和前述之線路層與絕緣層位於同層之其他結構。於本實施例中，形成該絕緣層211與213及線路層221與224例如為銅箔基板，同樣於該反應區域D內移除該銅箔基板之銅箔部分。另外，於本實施例中，在該反應區域D外之絕緣層211與213中形成有導電穿孔241,243；在該反應區域D內之絕緣層211與213中形成有導電線路311,314,321,324以及導電穿孔341,343。

形成絕緣層211~213之材質係為聚對二唑苯(polybenzoxazole,PBO)、聚醯亞胺(polyimide,PI)、預浸材(prepreg,PP)或其它介電材。形成線路層221~224、導電線路311~314與321~324及導電穿孔241~243與341~343之材質係為銅。

如圖4所示，在承載結構20之第一側201形成防銲層(solder mask)231，且在承載結構20之與第一側201相對的第二側202形成防銲層232。防銲層231與232可為綠漆、石墨或其它防焊材。

另外，在防銲層231形成複數開孔，以將第一電子元件26通過該複數開孔其中一部分設於承載結構20之第一側201之反應區域D，且將第二電子元件27藉由複數導電凸塊28通過該複數開孔其中另一部分設於承載結構20之第一側201之非反應區域。

在本實施例中，第一電子元件26係為整合被動元件(integrated passive devices,IPD)。整合被動元件具有元件尺寸小、薄型化、高頻介電損耗小、導熱係數高、熱膨脹係數低、在高頻時的等效串聯阻抗與電感性能更優異、能穩定電壓、可靠性高、以及易於封裝和組裝等優良特性。

導電凸塊28可為銲錫凸塊、銅凸塊或其它材質。

第二電子元件27係為主動元件、被動元件或其二者之組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及/或電感。

於本實施例中，第二電子元件27係為主動元件，其採用覆晶方式藉由複數導電凸塊28電性連接承載結構20中之線路結構。或者，第二電子元件27可用打線方式藉由複數導線(圖略)電性連接承載結構20中之線路結構，第二電子元件27亦可直接接觸承載結構20中之線路結構。

另外，在防銲層232形成複數開孔，以將複數導電元件29通過該複數開孔設於承載結構20之第二側202。導電元件29可為銅柱等金屬柱、包覆有絕緣塊之金屬凸塊、銲球(solder ball)、或具有核心銅球之銲球等。

如圖4所示，本發明之電子封裝件2包括第一電子元件26、第二電子元件27、複數導電凸塊28、複數導電元件29、以及承載結構20。

承載結構20可為無核心層(coreless)形式線路結構之封裝基板。

承載結構20可包括至少一絕緣層及結合該至少一絕緣層之至少一線路層，於本實施例中，承載結構20包括絕緣層211~213及線路層221~224。此外，承載結構20復包括防銲層231與232、導電穿孔241~243與341~343、以及導電線路311~314與321~324。

線路層221經由導電凸塊28電性連接第二電子元件27。導電線路311經由導電凸塊28電性連接第二電子元件27，且電性連接第一電子元件26。導電線路321電性連接第一電子元件26。

線路層222經由導電穿孔241電性連接線路層221。導電線路312經由導電穿孔341電性連接導電線路311。導電線路322經由導電穿孔341電性連接導電線路321。

線路層223經由導電穿孔242電性連接線路層222。導電線路313經由導電穿孔342電性連接導電線路312。導電線路323經由導電穿孔342電性連接導電線路322。

線路層224經由導電穿孔243電性連接線路層223，且電性連接導電元件29。導電線路314經由導電穿孔343電性連接導電線路313，且電性連接導電元件29。導電線路324經由導電穿孔343電性連接導電線路323，且電性連接導電元件29。

線路層221~224及導電線路311~314與321~324組成承載結構20之線路結構。該線路結構內嵌於絕緣層211~213中，且分為四層。該線路結構之第一層包括線路層221、導電線路311及導電線路321。該線路結構之第二層包括線路層222、導電線路312及導電線路322。該線路結構之第三層包括線路層223、導電線路313及導電線路323。該線路結構之第四層包括線路層224、導電線路314及導電線路324。導電穿孔241~243與341~343係設於該線路結構之各層之間，用於電性連接該線路結構之各層。本實施例之線路結構係以四層為例，但於其它實施態樣亦可為其它層數，而不以本實施例為限。

承載結構20復包括傳輸路徑25。傳輸路徑25可包括至少一導電線路及電性連接各該導電線路之至少一導電穿孔，例如圖4所示，傳輸路徑25包括導電線路311~314及電性連接導電線路311~314之導電穿孔341~343，其中，導電線路311電性連接導電凸塊28，且導電線路314電性連接導電元件29。

經由導電線路311~314及導電穿孔341~343，傳輸路徑25電性連接第一電子元件26及第二電子元件27，且電性連接設於承載結構20之第一側201的導電凸塊28及設於承載結構20之第二側202的導電元件29。因此，傳輸路徑25可用於將第二電子元件27所輸出之高頻訊號通過第一電子元件26自承載結構20之第一側201的導電凸塊28傳輸至第二側202的導電元件29。換言之，傳輸路徑25係藉由第一電子元件26串接承載結構20之第一側201的導電凸塊28及第二側202之導電元件29。另外，上述之高頻訊號係指頻率為4.8GHz至7.2GHz之電訊號。

請同時參照圖4至圖7，其中，圖5至圖7分別為電子封裝件2之承載結構20中的線路結構之第一層、第二層及第三層的位於第一電子元件26下方之反應區域D中的部分之上視示意圖。在承載結構20中，係將線路層221~224(銅箔部分)之位於第一電子元件26下方的反應區域D中之部分挖空，且於反應區域D及其鄰近區域中形成導電線路311~314、導電線路321~324及複數導電穿孔341~343。

由圖4至圖7可知，傳輸路徑25(包括導電線路311~314及電性連接導電線路311~314之導電穿孔341~343，其中，導電線路311電性連接導電凸塊28，且導電線路314電性連接導電元件29)至少部分通過承載結構20中之反應區域D。藉此，在反應區域D中挖空的線路層221~224能減少高頻訊號傳輸時的訊號干擾。

本發明藉由第一電子元件26串接承載結構20第一側之導電凸塊端及第二側之導電元件端，當訊號進入時能達到濾波功能，並能穩定電壓，以降低電子元件之損害。另外，本發明係在第一電子元件26下方之反應區域D中挖空線路層221~224，以減少高頻訊號傳輸時的訊號干擾，且提升高頻傳輸的可靠度，以解決習知因高頻訊號傳輸僅經由封裝基板中之線路與穿孔串接至封裝基板下側之銲球端，而容易造成較大訊號干擾之技術問題。

上述實施形態僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何在本技術領域具有通常知識者均可在不違背本發明之精神及範疇下，對上述實施形態進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。