TWI868621B - 半導體結構及其形成方法 - Google Patents

Abstract

本揭露提供了一種位於介電材料內的導電結構，以及此結構及裝置的製造方法。例示的方法包括：提供在第一介電層中具有導電部件的基板；沉積第二介電層於第一介電層及導電部件之上；蝕刻第二介電層以形成穿過第二介電層的空腔，其中所述空腔具有凸狀輪廓的底部；沿著空腔的底部沉積阻障層；以及沉積導電材料於空腔中，以形成與導電部件電性連接的結構。

Description

半導體結構及其形成方法

本揭露實施例是關於半導體技術，特別是關於一種具有凸狀底部的半導體結構及其形成方法。

半導體裝置的微縮化，導致了在前幾世代之大幾何尺寸下未曾出現的挑戰。

舉例而言，由於空腔（如：介層窗（via）及溝槽（trench））的深寬比增加，以金屬線（例如：銅）的填充空隙在微縮維度下會變得更有挑戰性。再者，在雙鑲嵌製程（dual damascene process）中，介層窗與溝槽之間的間隔會變得更小。在微縮維度下，在溝槽輪廓上形成阻障層（如：TaN）會變得更加困難。

本揭露實施例提供一種半導體結構的形成方法，包括：提供在第一介電層中具有導電部件的基板；沉積第二介電層於導電部件及第一介電層之上；蝕刻第二介電層以形成穿過第二介電層的空腔，所述空腔具有凸狀輪廓的底部；沿著空腔的底部沉積阻障層；以及沉積導電材料於空腔中，以形成電性連接至導電部件的結構。

本揭露另一實施例提供一種半導體結構的形成方法，包括：進行蝕刻製程以蝕刻材料而形成溝槽，所述溝槽以由所述材料形成的溝槽側壁以及由所述材料形成的溝槽底部為其邊界；所述材料具有上表面，其中所述溝槽側壁自上表面向下延伸，並在低該上表面之第一深度的溝槽角落與所述溝槽底部相交；其中所述溝槽底部在離上表面的第二深度處具有中央部；以及其中所述第二深度小於第一深度。

本揭露實施例更包括一種半導體結構，包括：位於基板之上的介電材料；以及位於介電材料中的導電結構，其中所述導電結構具有在基板上第一高度的角落相接的底表面以及側表面，其中所述底表面在基板上大於第一高度的第二高度處包括中央部。

以下揭露提供了許多的實施例或範例，用於實施本揭露之不同元件。各元件和其配置的具體範例描述如下，以簡化本揭露實施例之說明。當然，這些僅僅是範例，並非用以限定。舉例而言，敘述中若提及第一元件形成在第二元件上或之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本揭露實施例可能在各種範例中重複參考數字以及／或字母。如此重複是為了簡明和清晰之目的，而非用以表示所討論的不同實施例及／或配置之間的關係。

再者，其中可能用到與空間相對用詞，例如「之上」、「位於…上」、「上方」、「較高的」、「頂」、「之下」、「在…下方」、「位於…下」、「下」、「較低的」、「底」、「側」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。

當空間相關用詞（如：上文所例示者）用於描述第一元件與相關之第二元件時，第一元件可為直接在其他元件上，或可存在中間元件或膜層。當指涉一元件或膜層在另一元件或膜層「上」，其係直接在其他元件或膜層上且與之接觸。

在本文某些實施例中，「材料層（materail layer）」係包括至少50wt%所指材料的膜層，例如：包括至少60wt%所指材料、至少75wt%所指材料、或至少90wt%所指材料；以及稱為「材料（materaial）」的膜層包括至少50wt%所指材料，例如：包括至少60wt%所指材料、至少75wt%所指材料、或至少90wt%所指材料。舉例而言，在某些實施例中，各個氮化鈦層及氮化鈦的膜層，係包括至少50wt%、至少60wt%、至少75wt%、或至少90wt%的氮化鈦。

為了簡化，本文可能不會詳細描述關於常規半導體裝置製造的常規技術。再者，本文所描述之各種操作及製程，可併入本文所未詳細描述之具有附加功能之更全面的流程或製程中。尤其是，半導體裝置製造中的各種製程皆為習知，故為了簡化，本文針對許多常規製程，將僅簡短提及或完全省略而不提供習知製程之細節。如所屬技術領域中具有通常知識者在完整閱讀本揭露後可輕易明白地，本文揭露之結構可與各種技術一起應用，且可併入各種半導體裝置及產品。再者，須注意的是，半導體裝置結構包括數量可變的組件，故所繪示的單一組件可代表多個組件。

本文所描述的實施例提供了導電互連件的形成方法。尤其，本文所描述的實施例可提供來減少在導電互連件（如：金屬線、插塞、或導孔）中形成孔洞（void）。例如，本文所描述的實施例，可提供來形成沿著形成於介電材料中的空腔之側壁及底部的連續的阻障層（continuous barrier layer）。連續的阻障層（即：沒有孔洞或其他斷連（disconnection）的阻障層）係透過形成具有所欲輪廓之空腔來形成。

具體而言，在例示的方法期間，蝕刻一材料以形成空腔。所述蝕刻製程被設計及控制為形成在空腔的底表面之上，所述底表面係由未經蝕刻的剩餘材料所形成且具有凸狀輪廓（convex profile）。換句話說，蝕刻製程的深度在空腔的側壁較大，而在空腔的中央區較小。因此，空腔之下的底表面在中央區具有較高的高度且在周圍具有較低的高度。這樣的空腔輪廓已證實可促進內襯空腔之連續的阻障層的形成。接著，可以額外的導電材料填充阻障層之上的剩餘空腔。導電互連件（如：金屬線）係由填充金屬導電材料所形成，並包括阻障層。

當由空腔之下未蝕刻的材料所形成之底表面定義出凸狀輪廓時，形成在空腔內的導電互連件具有與底表面之凸狀輪廓互補的凹狀輪廓（concave profile）。具體而言，導電互連件具有深度較淺的中間區以及深度較深的外周。

如本文所使用，空腔之下的底表面或形成於空腔內的導電互連件的「輪廓（profile）」，係指沿著垂直於下方基板的垂直平面截取的剖面，且其平行於本文圖式之圖紙的平面。

雖然本文所描述之蝕刻製程及蝕刻的結構可用於任何所欲的製造階段，但在某些實施例中，所述製程及結構係以連結後段（back end of line, BEOL）製程的形式描述。例如，在用於製造導電互連結構的先介層窗（via-first）鑲嵌程序或先溝槽（trench-first）鑲嵌程序期間，可使用所述製程及結構。第1-10圖繪示出一般的先介層窗鑲嵌程序，而第11-20圖則繪示出一般的先溝槽鑲嵌程序。

參照第1圖，其顯示了半導體結構100之製程的初始步驟。

在第1圖中，在基板（未繪示）之上形成第一層（介電材料）10。第一層10可視為層間介電層（interlaeyr dielectric, ILD）或金屬間介電層（intermetal dielectric, IMD）。再者，在第一層10內形成導電接觸件20。可在第一層10及導電接觸件20之上形成蝕刻停止層30。如所繪示，在蝕刻停止層30之上形成第二層（介電材料）40，如：層間介電層（ILD）。再者，在第二層40之上形成可選的蝕刻停止層50。如所示，在蝕刻停止層50之上形成第三層（介電材料）60，如：金屬間介電層（IMD）。

在第2圖中，開始介層窗的形成製程。在第2圖中， 在第三層60之上形成遮罩70（如：光阻），並將其圖案化以在結構100的揭開部分（uncovered portion）101之上形成開口71。

在第3圖中，進行蝕刻製程以蝕刻穿過第三層60的揭開部分101、蝕刻停止層50、及第二層40。所述蝕刻製程可落於（land on）蝕刻停止層30。因此，形成了介層窗（via）110。

在第4圖中，移除遮罩70的剩餘部分。

在第5圖中，開始溝槽的形成。在第5圖中，在第三層60之上及介層窗110中的蝕刻停止層30之上形成遮罩80（如：光阻），並將其圖案化以在結構100的揭開部分102之上形成開口81。

在第6圖中，進行蝕刻製程以蝕刻穿過第三層60的揭開部分102。所述蝕刻製程可落於蝕刻停止層50及介層窗110內的蝕刻停止層30。因此，形成了與介層窗110相連的溝槽120。此空洞可統稱為介層窗-溝槽空腔130。

在第7圖中，移除了遮罩80的剩餘部分。再者，移除蝕刻停止層30的揭開部分101以露出部分導電接觸件20。

如第7圖所示，介層窗-溝槽空腔130具有由導電接觸件20所形成的介層窗底部21、由第二層40所形成的介層窗側壁41、部分由蝕刻停止層50所形成的溝槽底部51、以及由第三層60所形成的溝槽側壁61。如下文將於第21-28圖中更詳細描述的，可形成具有凸狀輪廓的溝槽底部51，以促進導電互連件的形成。

第8-10圖繪示出在介層窗-溝槽空腔130內形成導電互連件200。

如第8圖所示，沿著介層窗-溝槽空腔130的底部及側壁以及結構100的頂表面105之上形成阻障層210。

在第9圖中，導電材料220沉積在阻障層210之上並填充介層窗-溝槽空腔130的剩餘部分。

在第10圖中，進行平坦化製程以移除在結構100的頂表面105之上的部分阻障層210及導電材料220。因此，完成了導電互連件200。再者，蝕刻停止層230形成在結構100的頂表面105之上以用於接下來的雙鑲嵌製程。

第11-20圖繪示出先溝槽的鑲嵌程序。

參照第11圖，其顯示了半導體結構100之製程的初始步驟。

在第11圖中，在基板（未繪示）之上形成第一層（介電材料）10。再者，在第一層10內形成導電接觸件20。可在第一層10及導電接觸件20之上形成蝕刻停止層30。如所繪示，在蝕刻停止層30之上形成第二層（介電材料）40，如：層間介電層（ILD）。再者，在第二層40之上形成可選的蝕刻停止層50。如所繪示，在蝕刻停止層50之上形成第三層（介電材料）60，如：金屬間介電層（IMD）。

在第12圖中，開始溝槽的形成製程。在第12圖中， 在第三層60之上形成遮罩80（如：光阻），並將其圖案化以在結構100的揭開部分102之上形成開口81。

在第13圖中，進行蝕刻製程以蝕刻穿過第三層60的揭開部分102。所述蝕刻製程可落於蝕刻停止層50。因此，形成了溝槽120。

在第14圖中，移除遮罩80的剩餘部分。

在第15圖中，開始介層窗的形成。在第15圖中，在第三層60之上及揭開部分102中的蝕刻停止層50之上形成遮罩70（如：光阻），並將其圖案化以在結構100的揭開部分101之上形成開口71。再者，移除蝕刻停止層50的揭開部分101。

在第16圖中，進行蝕刻製程以蝕刻穿過第二層40的揭開部分101。所述蝕刻製程可落於蝕刻停止層30。因此，形成了介層窗110。此空洞可統稱為介層窗-溝槽空腔130。

在第17圖中，移除遮罩80的剩餘部分。如所繪示，介層窗110與溝槽120相連。此空洞可統稱為介層窗-溝槽空腔130。

如第17圖所示，介層窗-溝槽空腔130具有由導電接觸件20所形成的介層窗底部21、由第二層40所形成的介層窗側壁41、部分由蝕刻停止層50所形成的溝槽底部51、以及由第三層60所形成的溝槽側壁61。如下文將於第21-28圖中更詳細描述的，可形成具有凸狀輪廓的溝槽底部51，以促進導電互連件的形成。

第18-20圖繪示出在介層窗-溝槽空腔130內形成導電互連件200。

如第18圖所示，沿著介層窗-溝槽空腔130的底部及側壁以及結構100的頂表面105之上形成阻障層210。

在第19圖中，導電材料220沉積在阻障層210之上並填充介層窗-溝槽空腔130的剩餘部分。

在第20圖中，進行平坦化製程以移除在結構100的頂表面105之上的部分阻障層210及導電材料220。因此，完成了導電互連件200。再者，蝕刻停止層230形成在結構100的頂表面105之上。

在第1-10圖及第11-20圖的實施例中，結構100的元件可相同。例如，例示的第一層10、第二層40、及第三層60可單獨地選自低k材料；例示的導電接觸件20可為銅；且例示的蝕刻停止層30及蝕刻停止層50可單獨地選自低k材料，且所述低k材料對於所選的蝕刻劑具有較鄰近的介電層不同的蝕刻速率；例示的阻障層210可為物理氣相沉積的氮化鉭（physical vapor deposited tantalum nitride, PVD TaN）；以及例示的導電材料220可為由 銅種晶沉積（迴銲（reflow））及銅電鍍所形成的銅。

第21圖是根據本文的實施例，繪示出在半導體結構100中形成空腔300（如：溝槽空腔）。如所繪示，結構100包括在基板500之上的介電層400。

在介電層400中形成繪示之空腔300，使得介電層400形成包括第一空腔側壁311及相對之第二空腔側壁312的空腔側壁310，以及形成空腔底部320。

空腔底部320在橫向之x-方向上自地一端點321延伸至第二端點322，且其具有在第一端點321及第二端點322之間的中央部323。在例示的實施例中，空腔底部320具有凸狀輪廓，即： 空腔底部320在垂直的z-方向上自第一端點321及第二端點322升起至中央部323的頂點。

空腔底部320在空腔角落330與空腔側壁310相交，空腔角落330包括空腔的第一角落331及空腔的第二角落332。具體而言，空腔底部320的第一端點321在第一角落331與第一空腔側壁311相會；且空腔底部320的第二端點322在第二角落332與第二空腔側壁312相會。

如所繪示，所述蝕刻製程在空腔周圍301沿著空腔側壁310將介電層400蝕刻至最大空腔深度D1，且在中央部302將介電層400蝕刻至最小空腔深度D2。每一個空腔深度D1、D2皆係從介電層400的頂表面401測量。因此，空腔底部320的第一端點321及、第一角落331、空腔底部320的第二端點322、及第二角落332 位於最大空腔深度D1，且空腔底部320的中央部323位於最小空腔深度D2。

另外，空腔底部320的位置可視為與下方的基板500有關。例如，空腔底部320的第一端點321、第一角落331、空腔底部320的第二端點322、及第二角落332位於基板500之上最低表面的高度H1，且空腔底部320的中央部323位於基板500之上最高表面的高度H2。

如所繪示，空腔底部320形成為具有高度差dH，高度差dH等於表面高度H1、H2的差，且等於空腔深度D1、D2的差。

在例示的實施例中，最大空腔深度D1為30至80 奈米（nm）。例如，最大空腔深度D1可為至少30nm、如：至少35 nm、例如至少40nm、如：至少 45nm、或至少50nm。再者，最大空腔深度D1可為最多80nm、如：最多75nm、例如最多50nm、例如最多45nm、如：最多40nm。

在例示的實施例中，高度差dH為0.5至3奈米（nm）。例如，高度差dH可為至少0.5nm、例如至少1nm、如：至少1.5nm、例如2nm、如：至少2.5nm、例如至少3nm。再者，高度差dH可為最多3nm、例如最多2.5nm、如：最多2nm、例如最多1.5nm、如：最多1nm、例如最多0.5nm。

第22圖的結構100與第21圖的結構100相同，且係為了描繪清晰的目的而提供。在第22圖中，空腔300繪示為具有臨界尺寸（critical dimension, CD）或寬度W1。在例示的實施例中，寬度W1為10至200奈米（nm）。

交互參照第21圖及第22圖，第一空腔側壁311與空腔底部320以角度A1相交，且第二空腔側壁312與空腔底部320以角度A2相交。在例示的實施例中，每一個角度A1及A2皆為60至90度。再者，在例示的實施例中，角度A1與角度A2的差或Δ（delta）小於2度，如：小於1度。例如，角度A1及角度A2的Δ範圍為1至2度。

在例示的實施例中，每一個角度A1及角度A2皆為銳角，即：小於90度。例如，例示的角度A1及角度A2小於85度，如：小於80度、例如小於75度、如：小於70度、例如小於65度。 再者，在例示的實施例中，每一個角度A1及角度A2皆大於60度、如：大於65度、例如大於70度、如：大於75度、例如大於80度、如：大於85度。

須注意的是，第21圖及第22圖繪示出單一介電層400。然而，本揭露亦考慮到介電層400可能包括介電子層（dielctric sublayer）或可由不同的介電材料層來形成，例如：由ILD、IMD、及／或蝕刻停止層形成。在某些實施例中，空腔底部320係由單一材料或子層所形成。在其他實施例中，空腔底部320係由多於一種介電層400的材料或子層所形成。

再者，須注意的是，在開始蝕刻製程前，沒有任何介電層400內的結構或子層形成為具有凸狀的空腔底表部320。換句話說，所述蝕刻製程並不落於由空腔底部320所定義的結構。相較之下，所述蝕刻製程以相較於蝕刻中央部323更快的速率蝕刻第一端點321及第二端點322。因此，空腔底部320的凸狀輪廓源自於形成空腔300的蝕刻製程，而非源自於更早進行的製造或蝕刻製程。再者，若繼續形成空腔300的蝕刻製程，則會蝕刻空腔底部320之額外的介電材料。

為了在凸狀的空腔底部320之上形成空腔300，可使用電漿蝕刻製程（plasma etching process）。據信在電漿蝕刻製程期間，離子在入射空腔側壁時會反射，並再撞擊（re-impinge）至鄰近側壁的空腔底表面，導致側壁附近會微溝槽化（micro-trenching）而形成凸狀底表面。再者，據信微溝槽化現象隨著射頻偏壓功率（RF bias power）增加而增加，如：射頻偏壓功率為10至500瓦。另外，據信微溝槽化現象隨著游離能而增加，如：游離能為10至500電子伏特（eV）。此外，據信使用相對較重的稀釋氣體，例如氬氣（Ar），以增加衝擊效應（bombardment effect）而增加鄰近空腔側壁之空腔底部的蝕刻，會增加微溝槽化現象。

在例示的實施例中，可搭配電感式耦合電漿（inductively coupled plasma, ICP）或電容式耦合電漿（capacitively coupled plasma, CCP）等蝕刻工具進行所述蝕刻製程。在例示的實施例中，所述蝕刻製程可在3至150毫托（mTorr）的壓力下進行。在例示的實施例中，所述蝕刻製程可在-80至140˚C的溫度下進行。在例示的實施例中，所述蝕刻製程可搭配大於30瓦的射頻偏壓功率來進行。在例示的實施例中，所述蝕刻製程可搭配氬（Ar）的稀釋氣體。

根據第21-22圖所繪示之空腔300的形成，例示的方法可繼續形成阻障層。

如第23圖所示，沿著空腔側壁310及空腔底部320、以及介電層400的頂表面401之上形成連續的阻障層600。例如，可透過物理氣相沉積（PVD）保形地沉積氮化鉭（TaN）之阻障層600。

如第23圖所進一步繪示的，可在阻障層600之上沉積導電材料700並以其填充空腔300。在例示的實施例中，導電材料700為金屬，如：銅。再者，在例示的實施例中，導電材料700係先以種晶層沉積再進行電鍍來形成。

在第24圖中，進行平坦化製程以移除在頂表面401之上的部分阻障層600及導電材料700。因此，導電互連件800形成在空腔300內。例示的導電互連件800為金屬線。第23-24圖繪示不包括介層窗的位置，並在圖案化其他位置之介層窗後形成金屬填充物。因此，第24圖繪示出的位置與第26圖係在相同的階段，但其是在無介層窗（via-less）的位置。第23-24圖繪示出先溝槽製程。

第25-26圖繪示出在介層窗-溝槽空腔300內形成導電互連件800。在第25圖中，在基板500之上的介電層400中形成溝槽120。可透過類似於就第21圖及第22圖所描述的製程形成溝槽120。再者，如所繪示，在介電層400中形成介層窗110。可透過類似於就第2-3圖或第15-16圖之製程（即：先介層窗或先溝槽製程）形成介層窗110。如所繪示，介層窗110落於導電接觸件20。

如第26圖所繪示，沿著溝槽側壁61及溝槽底部51、介層窗側壁41及介層窗底部21，形成連續的阻障層600。如進一步繪示於第26圖的，在阻障層600之上形成導電材料700並以其填充空腔300。再者，在第26圖中，進行平坦化製程以移除在頂表面401之上的部分阻障層600及導電材料700。因此，導電互連件800 形成在介層窗-溝槽空腔300內。

第27圖繪示出形成在介層窗-溝槽空腔300中的導電互連件800的另一實施例。在第27圖中，介層窗110沿著第一空腔側壁311與溝槽120對準。可利用相同於上文所描述之製程形成此結構，並搭配遮罩對準及蝕刻製程。

搭配第21-22圖交互參照第26-27圖，可見第26-27圖的溝槽底部51視為第21-22圖的空腔底部320，且提供了所描述之各自的深度D1、D2、高度H1、H2、寬度W1、及角度A1、A2（或在第27圖之實施例中的直角的角度A2）。換句話說，蝕刻介層窗以形成如介層窗-溝槽空腔的空腔之額外的製程，並沒有改變具有凸狀輪廓的空腔底部得以改善在其上形成阻障層的益處。

第28圖是根據一些例示的實施例，繪示出在介電層400中的多個空腔300（包括溝槽空腔及介層窗-溝槽空腔）中形成多個導電互連件800。如所繪示，空腔300（及形成於其上的導電互連件800）可形成為不同的臨界尺寸或寬度。例如，大空腔305可形成為具有寬度W2，而小空腔306可形成為具有小於寬度W2的寬度W3。每一個寬度W2及寬度W3皆為10至200奈米（nm）。在本文所描述的製程期間，形成於介電層400中的大空腔之寬度比小空腔之寬度，可等於或小於20:1、15:1、12:1、10:1、8:1、6:1、5:1、2:1、或1.5:1。在本文所描述的製程期間，形成於介電層400中的大空腔之寬度比小空腔之寬度，可等於或大於1.5:1、2:1、5:1、6:1、8:1、10:1、12:1、或15:1。

如上文就第第22圖所提醒的，每一個空腔可形成為具有角度A1及角度A2的角落。交互參照第22圖及第28圖，須注意的是，在大寬度空腔（如：大空腔305）內的角度A1及角度A2，可大於在小寬度空腔內的角度A1及角度A2。例如，在大寬度空腔與小寬度空腔之間的角度差（Δ範圍）可小於約5度。

須注意的是，對於溝槽空腔（如第21-24圖所繪示者）而言，具有凸狀輪廓的空腔底部形成了溝槽空腔及形成於空腔內的導電互連件的最低深度。再者，須注意的是，對於介層窗-溝槽空腔（如第25-27圖所繪示者）而言，具有凸狀輪廓的空腔底部並沒有形成與其結合的介層窗-溝槽空腔或形成於其中的導電互連件的最低深度。相較之下，在這些實施例中，介層窗自凸狀的溝槽底部向下延伸至接觸其下的導電結構。不論介層窗有無自凸狀溝槽底部向下延伸，本文申請專利範圍皆涵蓋具有凸狀輪廓之溝槽底部的上述兩者。因此，空腔底部可位於溝槽空腔的最底部，或位於包括更深的介層窗底部之介層窗-溝槽空腔的中間高度。

本文描述了製造半導體結構的方法，其關於在凸狀底部之上的空腔中形成導電互連件。進一步製成可包括形成額外的介電層及金屬層、鈍化、及封裝，或其他後段（BEOL）製程。所述凸狀溝槽輪廓可存在於單鑲嵌製程（例如：metal-0）或雙鑲嵌製程（metal-1至top metal）期間。

本文描述了一種方法，包括：提供在第一介電層中具有導電部件的基板；沉積第二介電層於第一介電層及導電部件之上；蝕刻第二介電層以形成穿過第二介電層的空腔，其中所述空腔具有凸狀輪廓的底部；沿著空腔的底部沉積阻障層；以及沉積導電材料於空腔中，以形成與導電部件電性連接的結構。

在某些實施例中，所述方法更包括：形成介層窗於導電部件上。

在某些實施例中，空腔的底部係由第二介電層所形成。

在某些實施例中，蝕刻第二介電層以形成穿過第二介電層的空腔的步驟，包括：形成具有與底部以60˚至90˚之角度相交的側壁的空腔。

在某些實施例中，蝕刻第二介電層以形成穿過第二介電層的空腔的步驟，包括：形成空腔，所述空腔具有與底部的第一端以第一角度相交的第一側壁，以及與底部的第二端以第二角度相交的第二側壁；其中，第一角度與第二角度之間的差不大於2˚。

在某些實施例中，蝕刻第二介電層以形成穿過第二介電層的空腔的步驟，包括：形成具有約30nm至約80nm之深度的空腔。

在某些實施例中，沿著空腔的底部沉積阻障層的步驟，包括：沿著空腔的側壁沉積阻障層，從而形成內襯空腔。 在這些實施例中，在空腔中沉積導電材料可包括：以金屬材料填充內襯空腔。

在某些實施例中，蝕刻第二介電層以形成穿過第二介電層的空腔的步驟，包括：蝕刻第二介電層以形成溝槽，以及蝕刻第二介電層以形成一介層窗，其中空腔為介層窗-溝槽空腔（via-trench cavity），且其中在蝕刻第二介電層以形成溝槽以及蝕刻第二介電層以形成介層窗之後，介層窗自溝槽的底部穿過第二介電層延伸至金屬接觸件。在這些實施例中，沿著空腔的底部沉積阻障層的步驟，包括：形成阻障層於介層窗-溝槽空腔的露出表面之上，從而形成內襯介層窗-溝槽空腔。再者，在這些實施例中，沉積導電材料於介層窗-溝槽空腔的步驟，包括：以金屬材料填充內襯空腔。

本文描述了一種方法，包括：進行蝕刻製程以蝕刻材料而形成溝槽，所述溝槽以由所述材料形成的溝槽側壁以及由所述材料形成的溝槽底部為其邊界；其中所述材料具有上表面，其中所述溝槽側壁自上表面向下延伸，並在低於上表面的第一深度的溝槽角落與溝槽底部相交；其中溝槽底部在離上表面的第二深度處具有中央部；以及其中第二深度小於第一深度。

在某些實施例中，溝槽側壁與溝槽底部在溝槽角落形成60˚至90˚的角度，且其中第二深度至少小於第一深度0.5奈米（nm）。

在某些實施例中，蝕刻製程包括電漿蝕刻製程。

在某些實施例中，所述方法更包括：形成導電結構於溝槽中，其中導電結構具有與溝槽側壁接觸的側表面，以及與溝槽底部接觸的底表面。

本文提供一種半導體結構，包括：位於基板之上的介電材料；以及位於介電材料中的導電結構，其中導電結構具有在基板上第一高度的角落相接的底表面以及側表面，其中底表面在基板上大於第一高度的第二高度處包括中央部。

在某些實施例中，第二高度至少大於第一高度0.5奈米（nm）。

在某些實施例中，底表面與側表面在角落以60˚至90˚的角度相交。

在某些實施例中，底表面與側表面直接接觸介電材料。

在某些實施例中，導電結構包括直接接觸介電材料的阻障層，且其中導電結構包括位於阻障層之上的金屬。

以上概述數個實施例之部件，以便在本揭露所屬技術領域中具有通常知識者可更易理解本揭露實施例的觀點。在本揭露所屬技術領域中具有通常知識者應理解，他們能以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本揭露所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍之下，做各式各樣的改變、取代和替換。

10:第一層 20:導電接觸件 21:介層窗（via）底部 30, 50:蝕刻停止層 40:第二層 41:介層窗側壁 51:溝槽底部 60:第三層 61:溝槽側壁 70, 80:遮罩 71, 81:開口 100:結構 101, 102:揭開部分（uncovered portion） 105:頂表面 120:溝槽 130:介層窗-溝槽空腔（via-trench cavity） 200:導電互連件 210:阻障層 220:導電材料 230:蝕刻停止層 300:空腔 301:空腔周圍 302:中央部 305:大空腔 306:小空腔 310:空腔側壁 311:第一空腔側壁 312:第二空腔側壁 320:空腔底部 321:第一端點 322:第二端點 323:中央部 330:空腔角落 331:第一角落 332:第二角落 400:介電層 401:頂表面 500:基板 600:阻障層 700:導電材料 800:導電互連件 A1, A2:角度 D1, D2:空腔深度 dH:高度差 H1, H2:高度 W1, W2, W3:寬度

配合所附圖式及以下之詳細描述，可以最好地理解本揭露之各個方面。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，為了討論上的清晰，各種特徵之尺寸可任意地放大或縮小。 第1-10圖是根據一些實施例，繪示出在形成介層窗-溝槽空腔（via-trench cavity）之製造製程的序列步驟期間，一半導體結構的一部分的剖面示意圖。 第11-20圖是根據一些實施例，繪示出在形成介層窗-溝槽空腔之製造製程的序列步驟期間，一半導體結構的一部分的剖面示意圖。 第21-22圖是根據第1-10圖或第11-20圖的製程，繪示出將溝槽空腔蝕刻至材料的剖面示意圖。 第23-24圖是根據一些實施例，繪示出第21圖及第22圖之溝槽空腔之進一步製程的剖面示意圖。 第25-26圖是根據第1-10圖或第11-20圖之製程，繪示出介層窗-溝槽空腔之製程的剖面示意圖。 第27圖是根據一些實施例，繪示出介層窗-溝槽空腔之另一實施例的剖面示意圖。 第28圖是根據一些實施例，繪示出形成於介電層中的溝槽空腔及介層窗-溝槽空腔中的複數個導電互連件的剖面示意圖。

20:導電接觸件

51:溝槽底部

100:結構

110:介層窗(via)

120:溝槽

300:空腔

311:第一空腔側壁

320:空腔底部

800:導電互連件

Claims (9)

1. 一種半導體結構的形成方法，包括：提供一基板，該基板具有在一第一介電層中的一導電部件；沉積一第二介電層於該導電部件及該第一介電層之上；蝕刻該第二介電層以形成穿過該第二介電層的一空腔，其中該空腔具有凸狀輪廓的一底部；沿著該空腔的該底部沉積一阻障層；以及沉積一導電材料於該空腔中，以形成電性連接至該導電部件的一結構。
2. 如請求項1之半導體結構的形成方法，其中蝕刻該第二介電層以形成穿過該第二介電層的該空腔的步驟，包括：形成該空腔，該空腔具有與該底部的一第一端以一第一角度相交的一第一側壁，以及與該底部的一第二端以一第二角度相交的一第二側壁；其中，該第一角度與該第二角度之間的差不大於2°。
3. 如請求項1或2之半導體結構的形成方法，其中蝕刻該第二介電層以形成穿過該第二介電層的該空腔的步驟，包括：形成具有約30nm至約80nm之深度的該空腔。
4. 如請求項1或2之半導體結構的形成方法，其中沿著該空腔的該底部沉積該阻障層的步驟，包括：沿著該空腔的一側壁沉積該阻障層，從而形成一內襯空腔(lined cavity)。
5. 如請求項1或2之半導體結構的形成方法，其中蝕刻該第二介電層以形成穿過該第二介電層的該空腔的步驟，包括：蝕刻該第二介電層以形成一溝槽，以及蝕刻該第二介電層以形 成一介層窗(via)，其中該空腔為一介層窗-溝槽空腔(via-trench cavity)，且其中在蝕刻該第二介電層以形成該溝槽以及蝕刻該第二介電層以形成該介層窗之後，該介層窗自該溝槽的該底部穿過該第二介電層延伸至一金屬接觸件。
6. 一種半導體結構的形成方法，包括：進行一蝕刻製程以蝕刻一材料而形成一溝槽，該溝槽以由該材料所形成的一溝槽側壁以及由該材料所形成的一溝槽底部為其邊界；其中該材料具有一上表面，其中該溝槽側壁自該上表面向下延伸，並在低於該上表面的一第一深度的一溝槽角落與該溝槽底部相交；其中該溝槽底部在離該上表面的一第二深度處具有一中央部；以及其中該第二深度小於該第一深度。
7. 一種半導體結構，包括：一介電材料，位於一基板之上；以及一導電結構，位於該介電材料中，其中該導電結構具有在該基板上一第一高度的一角落相接的一底表面以及一側表面，其中該底表面在該基板上大於該第一高度的一第二高度處包括一中央部，其中該導電結構包括直接接觸該介電材料的一阻障層，且其中該導電結構包括位於該阻障層之上的一金屬。
8. 如請求項7之半導體結構，其中該第二高度至少大於該第一高度0.5奈米(nm)。
9. 如請求項7或8之半導體結構，其中該底表面與該側 表面在該角落以60°至90°的一角度相交。

Images