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TWI868362B - 積體電路 - Google Patents

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TWI868362B
TWI868362B TW110116798A TW110116798A TWI868362B TW I868362 B TWI868362 B TW I868362B TW 110116798 A TW110116798 A TW 110116798A TW 110116798 A TW110116798 A TW 110116798A TW I868362 B TWI868362 B TW I868362B
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Inventor
姜熙元
金珉修
Original Assignee
南韓商三星電子股份有限公司
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Publication date
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Abstract

根據發明概念一些示例性實施例的積體電路包括：基底，包括井，井包含第一導電類型的摻雜物；第一裝置區，位於井上，第一裝置區在平行於基底的第一方向上延伸；以及第一隔離元件，位於井內，第一隔離元件在第一方向上延伸，所述第一隔離元件包括：第一電源軌，被配置成接收電源電壓；以及第一摻雜區，位於第一電源軌與井之間，第一摻雜區被配置成將電源電壓自第一電源軌傳送至井，且包含第一導電類型的摻雜物。

Description

積體電路
一些示例性實施例是有關於一種積體電路，且更具體而言，是有關於一種包括標準單元的積體電路及/或製作所述積體電路的方法。
[相關申請案的交叉參考]
本申請案主張於2020年5月13日在韓國智慧財產局提出申請的韓國專利申請案第10-2020-0057188號的權益，所述韓國專利申請案的揭露內容全文併入本案供參考。
近來，隨著積體電路的配置已變得複雜且半導體製作製程變得精細，大量半導體裝置被整合於積體電路中。在積體電路中，裝置的閘極長度逐漸減小，及/或連接半導體裝置的配線的寬度正在減小。隨著配線的橫截面積減小，存在配線電阻增加及/或發生電遷移(electromigration，EM)的問題。由於電遷移，可能存在配線開路及/或不同配線之間發生短路的問題。
一些示例性實施例可提供一種包括標準單元的積體電路及/或製作所述積體電路的方法，所述標準單元具有改善的電源軌的電阻特性及/或電遷移(EM)特性。
根據一些示例性實施例，一種積體電路可包括：基底，包括井，所述井包含第一導電類型的摻雜物；第一裝置區，位於所述井上，所述第一裝置區在平行於所述基底的第一方向上延伸；以及第一隔離元件，位於所述井內，所述第一隔離元件在所述第一方向上延伸，所述第一隔離元件包括：第一電源軌，被配置成接收電源電壓；以及第一摻雜區，位於所述第一電源軌與所述井之間，所述第一摻雜區被配置成將所述電源電壓自所述第一電源軌傳送至所述井，且包含所述第一導電類型的摻雜物。
根據一些示例性實施例，一種積體電路可包括：第一標準單元，包括在第一方向上延伸且彼此間隔開的第一裝置區與第二裝置區，所述第一標準單元位於基底上；第一隔離元件，位於所述第一標準單元在第二方向上的邊界上；以及第二隔離元件，位於所述第一標準單元在所述第二方向的反方向上的邊界上。所述第一隔離元件包括第一電源軌，且所述第二隔離元件包括第二電源軌。所述第一電源軌及所述第二電源軌被配置成電性連接至所述第一標準單元的所述基底。
根據一些示例性實施例，一種積體電路可包括：標準單元，包括基底，所述基底具有井，所述井包含第一導電類型的摻雜物；第一隔離元件，在第一方向上延伸且位於所述標準單元在 第二方向上的邊界上，所述第一隔離元件包括第一電源軌及與所述第一電源軌的下部部分及所述井接觸的第一摻雜區；以及第二隔離元件，在所述第一方向上延伸且位於所述標準單元在所述第二方向的反方向上的邊界上，所述第二隔離元件包括第二電源軌及與所述第二電源軌及所述基底接觸的第二摻雜區。所述標準單元更包括：第一裝置區，在所述井上在第一方向上延伸且包含所述第一導電類型的摻雜物；第二裝置區，位於所述基底上，在所述第一方向上延伸且包含第二導電類型的摻雜物；以及多條閘極線，在與所述第一方向垂直的第二方向上延伸且在所述第一方向上彼此間隔開。
10、10a:積體電路
1000:計算系統
1100:處理器
1200:輸入/輸出裝置
1300:網路介面
1400:隨機存取記憶體(RAM)
1400_1:程式
1500:唯讀記憶體(ROM)
1600:儲存器裝置/儲存器
1600_1:資料庫
1700:匯流排
A1-A1'、A2-A2'、B1-B1'、B2-B2'、D-D'、Y1-Y1'、Y2-Y2':線
C1、C1':第一接觸件
C2、C2':第二接觸件
C11、C21:第一接觸件圖案
C12、C22:第二接觸件圖案
CB:胞元邊界
D10:標準單元庫
D11:RTL資料
D20:網路連線表資料
D30:佈局資料
DC:資料
DT:隔離溝渠
DTI:裝置隔離層/隔離絕緣層
F1:第一鰭
F2:第二鰭
GI:閘極絕緣層
GL:閘極線
IC:積體電路
IL:裝置絕緣層
LC、LTC、LTCa、LTCb:標準單元
N11、N12、N13、N21、N22、N23:奈米線
NDA:N型摻雜區
NDT:第一隔離溝渠
NDTI:第一隔離層
NS1:第一奈米片堆疊
NS2:第二奈米片堆疊
NS11、N12、NS13、NS21、N22、NS23:奈米片
NW1:第一奈米線堆疊
NW2:第二奈米線堆疊
N-well:井
PDA:P型摻雜區
PDT:第二隔離溝渠
PDTI:第二隔離層
PR:電源軌
PR1、PR1':第一電源軌
PR2、PR2':第二電源軌
P-SUB:基底
RX1:第一裝置區
RX2:第二裝置區
S10、S20、S30、S40、S50、S51、S52:步驟
SD1:第一源極/汲極區
SD2:第二源極/汲極區
W1、W1':第一通孔
W2、W2':第二通孔
W11、W21:第一通孔圖案
W12、W22:第二通孔圖案
X、Y、Z:軸
結合所附圖式閱讀以下詳細說明，將更清楚地理解發明概念的一些示例性實施例，在所附圖式中：所附圖式為了便於例示可能未按比例縮放，且可能示出放大及/或縮小後的組件。
圖1是根據發明概念一些示例性實施例的積體電路的一部分的示意圖。
圖2是示出根據發明概念一些示例性實施例的積體電路中所包括的標準單元的佈局的圖。
圖3A、圖3B、圖4及圖5是根據發明概念一些示例性實施 例的積體電路中所包括的標準單元的剖視圖。
圖6是示出根據發明概念一些示例性實施例的積體電路中所包括的標準單元的佈局的圖。
圖7A及圖7B是根據發明概念一些示例性實施例的積體電路中所包括的標準單元的剖視圖。
圖8是示出根據發明概念一些示例性實施例的積體電路中所包括的標準單元的佈局的圖。
圖9A及圖9B是根據發明概念一些示例性實施例的積體電路中所包括的標準單元的剖視圖。
圖10是根據發明概念一些示例性實施例的積體電路的一部分的示意圖。
圖11是示出根據發明概念一些示例性實施例的積體電路中所包括的標準單元的佈局的圖。
圖12是根據發明概念一些示例性實施例的積體電路中所包括的沿著圖11所示線D-D'截取的標準單元的剖視圖。
圖13是示出根據發明概念一些示例性實施例的製作積體電路的方法的流程圖。
圖14是示出根據發明概念一些示例性實施例的包括對程式進行儲存的記憶體的計算系統的方塊圖。
圖1是根據發明概念一些示例性實施例的積體電路10 的一部分的示意圖。圖1是示出積體電路10的佈局的平面圖，積體電路10包括位於由X軸與Y軸構成/界定的平面上的多個標準單元。
參照圖1，標準單元是積體電路10的佈局的單位(unit)，且積體電路10可包括多個不同的標準單元。舉例而言，積體電路10可包括邏輯胞元、填充胞元(filler cell)、鉗位胞元(tie cell)及邏輯-鉗位(logic-tie cell)胞元中的至少一者。標準單元可具有根據可變/定義/預定規範的結構，且可排列成多個列。
積體電路10可包括在其中排列標準單元的列的邊界處在X軸方向上延伸的電源軌PR。舉例而言，可向電源軌PR中的每一者施加/供應正電源電壓、地電壓或負電源電壓中的每一者。電源軌PR可形成於隔離溝渠(例如，在圖3中更詳細論述的隔離溝渠DT)內，所述隔離溝渠被形成為在X軸方向上延伸且可將標準單元彼此電性隔開。亦即，電源軌PR可端視前段(Front End Of Line，FEOL)製程而形成或在所述前段製程期間形成。因此，在根據發明概念的積體電路10中，儘管用於形成標準單元中所形成的半導體裝置的圖案的寬度逐漸減小，但形成於隔離溝渠中的電源軌PR的寬度可被形成為相對寬。可防止積體電路10增加電源軌PR的電阻或者減小增加電源軌PR的電阻的可能性，及/或防止產生電遷移(EM)(例如，導致開路及/或短路的金屬移動)或者減小產生所述電遷移的可能性。
在一些示例性實施例中，積體電路10可包括邏輯-鉗位 胞元及填充胞元。邏輯-鉗位胞元可為同時(例如，立刻)實行邏輯胞元的功能與鉗位胞元的功能的標準單元。鉗位胞元可意指或對應於被附加地放置以向基底或井區施加電壓的胞元。
填充胞元可在X軸方向上鄰近邏輯-鉗位胞元放置，或者在-X軸方向上鄰近邏輯-鉗位胞元放置。鄰近邏輯-鉗位胞元放置填充胞元，藉此將訊號路由至邏輯-鉗位胞元或自邏輯-鉗位胞元路由訊號。此外，填充胞元可為用於在排列邏輯胞元之後填充剩餘空間的胞元或對應於所述胞元，且可為非電性激活的虛設胞元或對應於所述虛設胞元。
舉例而言，邏輯-鉗位胞元可向穿過接觸電源軌PR的摻雜區的基底(例如，圖3所示基底P-SUB及/或基底中所形成的井區(例如，圖3所示N-well))提供電壓。因此，邏輯-鉗位胞元可藉由形成於邏輯-鉗位胞元中的各種電晶體來實行邏輯胞元的功能且同時實行鉗位胞元的功能。根據發明概念一些示例性實施例的積體電路10可包括邏輯-鉗位胞元，藉此減少被附加地放置以向基底或井區施加電壓的鉗位胞元的數目。因此，可減小積體電路10的總面積。
在一些示例性實施例中，電源軌PR連接至在上面形成有電源軌PR的基底(例如，圖3A所示基底P-SUB)下方在Z軸方向上放置的電力分接胞元(power tap cell)，藉此可向電源軌PR施加電壓。舉例而言，可在積體電路10中或積體電路10內形成矽穿孔(through silicon via，TSV)，且電源軌PR可經由TSV連 接至在Z軸方向上在下方放置的電力分接胞元。作為另外一種選擇或附加地，在一些示例性實施例中，可將電力分接胞元放置於與圖1所示X-Y平面相同的平面上，即放置於與邏輯-鉗位胞元相同的平面上。
圖2是示出根據發明概念一些示例性實施例的積體電路中所包括的標準單元的佈局的圖。圖2中所示標準單元LTC是圖1所示邏輯-鉗位胞元的實例。
如本文中所使用的，X軸方向及Y軸方向可分別被稱為第一水平方向及第二水平方向，且Z軸方向可被稱為垂直方向。由X軸與Y軸組成/界定的平面可被稱為水平平面。相對於其他組件在+Z軸方向上排列的組件可被指位於其他組件上方，且相對於其他組件在-Z軸方向上排列的組件可被指位於其他組件下方。在圖式中，為了便於例示，可僅示出一些層。
參照圖2，積體電路可包括由胞元邊界CB界定的標準單元LTC。標準單元LTC可構成/對應於包括鰭式場效電晶體(fin field effect transistor，FinFET)裝置的邏輯-鉗位胞元。然而，根據發明概念的標準單元LTC是實例，且標準單元LTC可構成/對應於包括垂直場效電晶體(vertical field-effect transistor，VFET)裝置及/或例如平面電晶體等另一裝置的邏輯-鉗位胞元。
標準單元LTC可包括在X軸方向上彼此平行延伸的多個主動區。舉例而言，標準單元LTC可包括第一裝置區RX1及第二裝置區RX2。
在一些示例性實施例中，可在第一裝置區RX1及第二裝置區RX2中的每一者中形成多個鰭。可在第一裝置區RX1中形成多個第一鰭F1，且可在第二裝置區RX2中形成多個第二鰭F2。第一鰭F1的數目可與第二鰭F2的數目相同或不同。所述多個第一鰭F1及所述多個第二鰭F2中的每一者可為/對應於鰭型主動區。
在圖2中，在第一裝置區RX1及第二裝置區RX2中的每一者中分別形成有三個第一鰭F1及三個第二鰭F2。然而，根據發明概念的標準單元LTC並不限於此。在第一裝置區RX1及第二裝置區RX2中的每一者中所形成的鰭的數目在實施方式方面可發生變化，且可彼此相同或可彼此不同。
舉例而言，第一裝置區RX1及第二裝置區RX2可包含：半導體，例如Si或Ge；或者化合物半導體，例如SiGe、SiC、GaAs、InAs或InP。作為另外一種選擇或附加地，第一裝置區RX1及第二裝置區RX2可包括導電區，例如，具有/摻雜有雜質的井或具有/摻雜有雜質的結構。
舉例而言，第一裝置區RX1可為/對應於形成於基底上且摻雜有例如磷及/或砷等N型雜質或包含所述N型雜質的N-well，並且第二裝置區RX2可為摻雜有例如硼等P型雜質或包含所述P型雜質的基底。然而，根據發明概念的標準單元LTC並不限於此，且第二裝置區RX2可為/對應於形成於基底上且摻雜有P型雜質的P井。
標準單元LTC可包括在Y軸方向上彼此平行延伸的多條閘極線GL。所述多條閘極線GL可放置於第一裝置區RX1及第二裝置區RX2上。所述多條閘極線GL可形成電晶體以及第一裝置區RX1及第二裝置區RX2中的每一者。舉例而言，所述多條閘極線GL中的每一者可形成第一裝置區RX1及P通道金屬氧化物半導體(P-channel metal-oxide-semiconductor，PMOS)電晶體，且閘極線GL中的每一者可形成第二裝置區RX2及N通道金屬氧化物半導體(N-channel metal-oxide-semiconductor，NMOS)電晶體。所述多個MOS電晶體中的每一者可為/對應於具有三維結構的MOS電晶體，在三維結構中，通道分別形成於所述多個第一鰭F1及所述多個第二鰭F2的頂部及兩個側壁上。
閘極線GL中的每一者可被排列成在X軸方向上以特定/預定間隔彼此間隔開，且可以週期性方式排列或可不以週期性方式排列。所述多條閘極線GL可包含金屬材料，例如鎢(W)及鉭(Ta)、其氮化物、其矽化物、及/或經摻雜的多晶矽。
可分別在標準單元LTC在Y軸方向上的胞元邊界CB及在-Y軸方向上的胞元邊界CB中放置用於向標準單元LTC供應電力的第一電源軌PR1及第二電源軌PR2。第一電源軌PR1及第二電源軌PR2可在X軸方向上延伸。如圖2中所示，第一電源軌PR1及第二電源軌PR2被闡述為放置於標準單元LTC的胞元邊界CB上，但發明概念並不限於此。第一電源軌PR1及第二電源軌PR2中的至少一者可放置於標準單元LTC內，且電源軌的數目可發生 變化。
在一些示例性實施例中，在Y軸方向上的橫截面中，第一電源軌PR1的下表面的寬度可具有處於約32奈米與48奈米之間的值，第一電源軌PR1的上表面的寬度可具有處於約52奈米與78奈米之間的值，且第一電源軌PR1的高度可具有處於約52奈米與78奈米之間的值；然而，示例性實施例並不限於此。在一些示例性實施例中，在Y軸方向上的橫截面中，基底P-SUB的主表面與第一電源軌PR1的側表面之間的角度可具有處於約66度與100度之間的值。然而，此是第一電源軌PR1的示例性大小，且可不同地配置第一電源軌PR1的大小及形狀。第一電源軌PR1的說明可同樣適用於第二電源軌PR2。
可向第一電源軌PR1施加正電源電壓，且可向第二電源軌PR2施加地電壓(或負電壓)。形成於標準單元LTC內的半導體裝置可自第一電源軌PR1接收正電源電壓/被供應正電源電壓，且可自第二電源軌PR2接收地電壓/被供應地電壓。舉例而言，形成於第一裝置區RX1中的第一鰭F1可經由第一接觸件C1及第一通孔W1連接至第一電源軌PR1，以接收正電源電壓。作為另外一種選擇或附加地，例如，形成於第二裝置區RX2中的第二鰭F2可經由第二接觸件C2及第二通孔W2連接至第二電源軌PR2，以接收地電壓。如本文中所使用的，例如「接觸件」及「通孔」等用語可對應於積體裝置/積體電路中所包括的結構組件。舉例而言，「接觸件」及/或「通孔」可與將積體裝置的一個層連接至積體 裝置的另一層的導電元件對應。
在一些示例性實施例中，第一電源軌PR1及第二電源軌PR2可包含金屬材料，例如W、Co或摻雜有雜質的多晶矽中的至少一者或者矽鍺。舉例而言，第一電源軌PR1可包含摻雜有/具有N型雜質的多晶矽，且第二電源軌PR2可包含摻雜有/具有P型雜質的多晶矽。
根據基於積體電路的結構的期望功能，標準單元LTC可更包括用於電晶體及佈線的附加圖案。舉例而言，標準單元LTC可更包括形成於多個金屬層(在+Z方向上分層的金屬層)上的圖案。
圖3A、圖4及圖5是根據發明概念一些示例性實施例的積體電路中所包括的沿著圖2所示線A1-A1'截取的標準單元的剖視圖。圖3B是根據發明概念一些示例性實施例的積體電路中所包括的沿著圖2所示線A2-A2'截取的標準單元的剖視圖。
參照圖2、圖3A及圖3B，標準單元LTC可包括形成於基底P-SUB上的第一裝置區RX1及第二裝置區RX2。在一些示例性實施例中，第二裝置區RX2可形成於摻雜有/具有P型雜質的基底P-SUB上，且第一裝置區RX1可形成於基底P-SUB中所形成的N-well中。
基底P-SUB可包含：半導體材料，例如矽、鍺或矽鍺；或者III-V族化合物，例如GaAs、AlGaAs、InAs、InGaAs、InSb、GaSb、InGaSb、InP、GaP、InGaP、InN、GaN、InGaN等。在一 些示例性實施例中，基底P-SUB可為/對應於絕緣體上矽(silicon-on-insulator，SOI)基底或絕緣體上鍺(germanium-on-insulator，GOI)基底。在一些示例性實施例中，基底P-SUB可摻雜有/可具有P型雜質。
在標準單元LTC內在第一裝置區RX1與第二裝置區RX2之間可形成有隔離溝渠DT。可在隔離溝渠DT中填充絕緣材料(例如，氧化物及/或氮化物)，以形成裝置隔離層DTI。第一裝置區RX1及第二裝置區RX2可藉由裝置隔離層DTI彼此隔開。
在標準單元LTC在Y軸方向上的邊界上可形成有第一隔離溝渠NDT，且在-Y軸的邊界上可形成有第二隔離溝渠PDT。可藉由在第一隔離溝渠NDT內填充導電材料來形成第一電源軌PR1，且可藉由在第二隔離溝渠PDT內填充導電材料來形成第二電源軌PR2。如本文中所使用的，第一隔離溝渠NDT及第二隔離溝渠PDT可對應於其中包括隔離元件的溝渠。隔離元件可包括以下將更詳細地論述的電源軌及摻雜區。
所述多個第一鰭F1與所述多個第二鰭F2可在X軸方向上彼此平行延伸。如圖3A及圖3B中所示，在所述多個第一鰭F1及所述多個第二鰭F2中的每一者之間可形成有裝置絕緣層IL(例如，氧化物及/或氮化物)。多個第一鰭F1及多個第二鰭F2可在第一裝置區RX1及第二裝置區RX2中在裝置絕緣層IL之上以鰭形狀突出。
可形成在Y軸方向上延伸的多個閘極絕緣層GI及多個 閘極線GL。所述多個閘極絕緣層GI及所述多個閘極線GL可覆蓋所述多個第一鰭F1及所述多個第二鰭F2中的每一者的上表面及兩個側壁、裝置絕緣層IL的上表面、隔離絕緣層DTI的上表面以及第一電源軌PR1及第二電源軌PR2。所述多個第一鰭F1的上表面及所述多個第二鰭F2的上表面可在閘極線GL中的每一者的兩側處凹陷，且在凹陷區中可形有第一源極/汲極區SD1及第二源極/汲極區SD2。第一源極/汲極區SD1及第二源極/汲極區SD2中的每一者與閘極線GL可藉由其間的閘極絕緣層GI及絕緣間隔件彼此間隔開。在一些示例性實施例中，第一源極/汲極區SD1的形狀與第二源極/汲極區SD2的形狀可彼此不同；然而，示例性實施例並不限於此，且第一源極/汲極區SD1的形狀可與第二源極/汲極區SD2的形狀相同。
第一源極/汲極區SD1及第二源極/汲極區SD2可由自其中所述多個第一鰭F1及所述多個第二鰭F2中的每一者凹陷的區磊晶生長的(利用同質或異質選擇性磊晶生長(selective epitaxial growth，SEG)製程或其組合生長的)半導體磊晶層形成。第一源極/汲極區SD1及第二源極/汲極區SD2可包括磊晶生長的Si層、磊晶生長的SiC層、及/或多個磊晶生長的SiGe層。
可在(直接在)第一源極/汲極區SD1上形成第一接觸件C1，且形成於第一裝置區RX1中的第一鰭F1可經由第一接觸件C1及第一通孔W1連接至第一電源軌PR1。可經由第一接觸件C1及第一通孔W1向第一源極/汲極區SD1提供/施加電源電壓。 可在(直接在)第二源極/汲極區SD2上形成第二接觸件C2，且形成於第二裝置區RX2中的第二鰭F2可經由第二接觸件C2及第二通孔W2連接至第二電源軌PR2。可經由第二接觸件C2及第二通孔W2向第二源極/汲極區SD2提供電源電壓。在一些示例性實施例中，第一接觸件C1可包括形成於不同層上的導電圖案。舉例而言，第一接觸件C1可包括形成於與上面形成有第一接觸件圖案C11的層不同的層上的第一接觸件圖案C11及第二接觸件圖案C12。在一些示例性實施例中，第二接觸件圖案C12可形成於相較於上面形成有第一接觸件圖案C11的層較上的層上。
第一接觸件圖案C11可被形成為接觸第一源極/汲極區SD1，且第二接觸件圖案C12可被形成為接觸第一通孔W1。在一些示例性實施例中，第一接觸件圖案C11與第二接觸件圖案C12可被形成為彼此接觸。
在一些示例性實施例中，第二接觸件C2可包括形成於不同層上的導電圖案。舉例而言，第二接觸件C2可包括形成於與上面形成有第一接觸件圖案C21的層不同的層上的第一接觸件圖案C21及第二接觸件圖案C22。在一些示例性實施例中，第二接觸件圖案C22可形成於相較於上面形成有第一接觸件圖案C21的層較上的層上。
第一接觸件圖案C21可被形成為接觸第二源極/汲極區SD2，且第二接觸件圖案C22可被形成為接觸第二通孔W2。附加地或作為另外一種選擇，第一接觸件圖案C21與第二接觸件圖案 C22可被形成為彼此接觸。
在圖3A中，儘管第一接觸件C1及第二接觸件C2中的每一者包括兩種不同的接觸件圖案，但根據發明概念的標準單元並不限於此。可根據與形成於標準單元中的其他組件的關係不同地修改及形成構成/對應於第一接觸件C1及第二接觸件C2中的每一者的接觸件圖案。
第一通孔W1及第二通孔W2可被形成為穿透在Z軸方向上使鄰近層絕緣的絕緣層。可藉由利用單一蝕刻製程形成通孔孔洞，且然後填充導電材料來形成第一通孔W1，例如可利用鑲嵌製程來形成第一通孔W1。亦可藉由利用單個蝕刻製程形成通孔孔洞，且然後填充導電材料來形成第二通孔W2，例如可利用鑲嵌製程來形成第二通孔W2。第一通孔W1及第二通孔W2可被形成為寬度朝向-Z軸方向逐漸減小。
在根據發明概念的包括標準單元LTC的積體電路中，第一電源軌PR1及第二電源軌PR2可形成於標準單元LTC的邊界上所形成的第一隔離溝渠NDT及第二隔離溝渠PDT內。舉例而言，嵌入式電源軌可形成於積體電路中。因此，即使標準單元LTC中所形成的導電圖案的寬度減小(例如，隨著增加整合/收縮製程)，仍可能不會減小第一電源軌PR1的寬度及第二電源軌PR2的寬度。可防止增加第一電源軌PR1的電阻及第二電源軌PR2的電阻或者減小增加所述電阻的可能性，及/或可防止在第一電源軌PR1及第二電源軌PR2中發生電遷移或者減小發生所述電遷移的可能 性。
在第一電源軌PR1之下可形成有摻雜有/具有N型雜質的N型摻雜區NDA。N型摻雜區NDA可形成於第一電源軌PR1與井N-well之間，且N型摻雜區NDA可接觸第一電源軌PR1及井N-well。在第二電源軌PR2之下可形成有摻雜有/具有P型雜質的P型摻雜區PDA。P型摻雜區PDA可形成於第二電源軌PR2與基底P-SUB之間。在一些示例性實施例中，可藉由將離子植入至基底P-SUB中來形成N型摻雜區NDA及P型摻雜區PDA；然而，示例性實施例並不限於此，且可使用其他製程來將N型雜質及/或P型雜質結合至基底P-SUB中。
第一電源軌PR1可經由N型摻雜區NDA向N-well提供正電源電壓，且第二電源軌PR2可經由P型摻雜區PDA向基底P-SUB提供地電壓。因此，標準單元LTC可實行鉗位胞元的功能，同時實行邏輯胞元的功能，且可藉由減少被排列成向基底或摻雜井提提供電壓的鉗位胞元的數目來減小根據發明概念的包括標準單元LTC的積體電路的面積。
參照圖4，可形成用於將形成於第一鰭F1上的第一源極/汲極區SD1連接至第一電源軌PR1的第一接觸件C1'。作為另外一種選擇或附加地，可形成用於將形成於第二鰭F2上的第二源極/汲極區SD2連接至第二電源軌PR2的第二接觸件C2'。
在一些示例性實施例中，第一接觸件C1'及第二接觸件C2'中的每一者可被形成為在Y軸方向上延伸。此處，第一接觸件 C1'可被形成為接觸(例如，直接接觸)第一通孔W1及第一源極/汲極區SD1，且第二接觸件C2'可被形成為接觸第二通孔W2及第二源極/汲極區SD2。舉例而言，與第一接觸件C1'的第一通孔W1接觸的表面和與第一接觸件C1'的第一源極/汲極區SD1接觸的表面可形成於同一層上。作為另外一種選擇或附加地，例如，與第二接觸件C2'的第二通孔W2接觸的表面和與第二接觸件C2'的第二源極/汲極區SD2接觸的表面可形成於同一層上。
參照圖5，形成於第一鰭F1上的第一源極/汲極區SD1可經由第一接觸件C1及第一通孔W1'自第一電源軌PR1接收電源電壓。形成於第二鰭F2中的第二源極/汲極區SD2可經由第二接觸件C2及第二通孔W2'自第二電源軌PR2被提供地電壓。
在一些示例性實施例中，第一通孔W1'可包括第一通孔圖案W11及形成於第一通孔圖案W11上的第二通孔圖案W12。可藉由利用導電材料分別填充藉由對應的單獨蝕刻製程形成的通孔孔洞(例如，利用鑲嵌製程)來形成第一通孔W1'的第一通孔圖案W11及第二通孔圖案W12。第一通孔圖案W11及第二通孔圖案W12可被形成為使得寬度朝向-Z軸方向逐漸減小。在一些示例性實施例中，在第一通孔圖案與第二通孔圖案彼此接觸的接觸表面上，第一通孔圖案的寬度與第二通孔圖案的寬度彼此不同。在一些示例性實施例中，第一通孔圖案W11可接觸第一電源軌PR1，且第二通孔圖案W12可接觸第一接觸件C1。
此外，在一些示例性實施例中，第二通孔W2'可包括第 一通孔圖案W21及形成於第一通孔圖案W21上的第二通孔圖案W22。可藉由利用導電材料分別填充藉由對應的單獨蝕刻製程形成的通孔孔洞(例如，利用鑲嵌製程)來形成第一通孔W1'的第一通孔圖案W21及第二通孔圖案W22。第一通孔圖案W21及第二通孔圖案W22可被形成為寬度朝向-Z軸方向逐漸減小。在一些示例性實施例中，在第一通孔圖案與第二通孔圖案彼此接觸的接觸表面上，第一通孔圖案的寬度與第二通孔圖案的寬度彼此不同。在一些示例性實施例中，第一通孔圖案W21可接觸第二電源軌PR2，且第二通孔圖案W22可接觸第二接觸件C2。
在圖5中，第一通孔W1'及第二通孔W2'中的每一者包括兩種不同的通孔圖案，但根據發明概念的標準單元並不限於此。可根據形成通孔圖案的方法而不同地改變構成第一通孔W1'及第二通孔W2'中的每一者的通孔圖案的數目及形狀。
圖6是示出根據發明概念一些示例性實施例的積體電路中所包括的標準單元的佈局的圖。圖7A及圖7B是根據發明概念一些示例性實施例的積體電路中所包括的分別沿著圖6所示線B1-B1'及圖6所示線B2-B2'截取的標準單元的剖視圖。圖6中所示標準單元LTCa是圖1所示邏輯-鉗位胞元的實例。在圖6中，與圖2中相同的符號的冗餘說明被省略。此外，除非另有明確陳述，否則示例性實施例並不意指相互排斥。
參照圖6、圖7A及圖7B，積體電路可包括由胞元邊界CB限制/界定的標準單元LTCa。標準單元LTCa可包括在X軸方 向上彼此平行延伸的第一裝置區RX1與第二裝置區RX2。
在一些示例性實施例中，在第一裝置區RX1及第二裝置區RX2中的每一者上可形成有作為主動區的多條奈米線。在第一裝置區RX1上可形成有第一奈米線堆疊NW1，且在第二裝置區RX2上可形成有第二奈米線堆疊NW2。第一奈米線堆疊NW1及第二奈米線堆疊NW2中的每一者可在X軸方向上延伸。圖6及圖7中所示第一奈米線堆疊NW1及第二奈米線堆疊NW2的數目是為了便於說明而示出，且根據發明概念的標準單元LTCa並不限於此，且可具有多於或少於圖6及圖7中所示的數目。
第一奈米線堆疊NW1及第二奈米線堆疊NW2可用作電晶體的通道。舉例而言，第一奈米線堆疊NW1可摻雜有/包含N型雜質，並且形成/對應於PMOS電晶體。另一方面，第二奈米線堆疊NW2可摻雜有/包含P型雜質，且形成/對應於NMOS電晶體。在一些示例性實施例中，第一奈米線堆疊NW1及第二奈米線堆疊NW2可由Si、Ge或SiGe製成。在一些示例性實施例中，第一奈米線堆疊NW1及第二奈米線堆疊NW2可由InGaS、InAs、GaSb、InSb或其組合形成。
第一奈米線堆疊NW1及第二奈米線堆疊NW2中的每一者可包括在第一鰭F1的上表面及第二鰭F2的上表面上在垂直方向(Z軸方向)上彼此交疊的多條奈米線N11至N13及N21至N23。在一些示例性實施例中，第一奈米線堆疊NW1及第二奈米線堆疊NW2中的每一者被示出為由三條奈米線構成，但示例性實施例並 不限於此。舉例而言，第一奈米線堆疊NW1及第二奈米線堆疊NW2中的每一者可包括至少兩條奈米線，且奈米線的數目並不限於此。
閘極線GL可環繞所述多條奈米線N11至N13及N21至N23中的每一者，同時覆蓋第一鰭F1及第二鰭F2上的第一奈米線堆疊NW1及第二奈米線堆疊NW2。所述多條奈米線N11至N13及N21至N23可具有被閘極線GL環繞的全環繞閘極(gate-all-around，GAA)結構。閘極絕緣層GI可位於第一奈米線堆疊NW1與閘極線GL之間，以及位於第二奈米線堆疊NW2與閘極線GL之間。
可在第一源極/汲極區SD1上放置第一接觸件C1，且可在第二源極/汲極區SD2上放置第二接觸件C2。第一源極/汲極區SD1可經由第一接觸件C1及第一通孔W1自第一電源軌PR1接收電源電壓。第二源極/汲極區SD2可經由第二接觸件C2及第二通孔W2自第二電源軌PR2接收地電壓或負電壓。
可分別在標準單元LTCa在Y軸方向上的胞元邊界CB及在-Y軸方向上的胞元邊界CB上放置用於向標準單元LTCa供應電力的第一電源軌PR1及第二電源軌PR2。第一電源軌PR1及第二電源軌PR2可在X軸方向上延伸。此處，第一電源軌PR1可形成於第一隔離溝渠NDT中，且第二電源軌PR2可形成於第二隔離溝渠PDT中。
第一通孔W1可形成於第一電源軌PR1上以接觸第一電 源軌PR1，且第二通孔W2可形成於第二電源軌PR2上以接觸第二電源軌PR2。在一些示例性實施例中，第一通孔W1及第二通孔W2可形成於藉由單個蝕刻製程形成的通孔孔洞中，或者第一通孔W1及第二通孔W2可包括分別藉由多個蝕刻製程形成的通孔圖案。
在一些示例性實施例中，第一通孔W1可接觸第一接觸件C1，且第二通孔W2可接觸第二接觸件C2。作為另外一種選擇或附加地，在一些示例性實施例中，第一通孔W1可接觸第二接觸件圖案，第一源極/汲極區SD1可接觸形成於與第二接觸件圖案不同的層上的第一接觸件圖案，且第一接觸件圖案與第二接觸件圖案可彼此接觸。作為另外一種選擇或附加地，第二通孔W2可接觸第二接觸件圖案，第二源極/汲極區SD2可接觸形成於與第二接觸件圖案不同的層上的第一接觸件圖案，且第一接觸件圖案與第二接觸件圖案可彼此接觸。
根據發明概念的包括標準單元LTCa的積體電路包括被放置於標準單元LTCa的邊界上所形成的第一隔離溝渠NDT及第二隔離溝渠PDT內的第一電源軌PR1及第二電源軌PR2，所述第一電源軌PR1及第二電源軌PR2是嵌入式電源軌。因此，即使標準單元LTCa中所形成的導電圖案的寬度減小，仍可防止第一電源軌PR1的寬度及第二電源軌PR2的寬度減小或者減小所述寬度減小的可能性。
在第一電源軌PR1之下可形成有N型摻雜區NDA，且 在第二電源軌PR2之下可形成有P型摻雜區PDA。第一電源軌PR1可經由N型摻雜區NDA向N-well提供電源電壓。第二電源軌PR2可經由P型摻雜區PDA向基底P-SUB提供地電壓或負電壓。因此，標準單元LTCa可同時實行邏輯胞元的功能與鉗位胞元的功能，且可藉由減少被放置以向基底或摻雜井提供電壓的鉗位胞元的數目來減小根據發明概念的包括標準單元LTCa的積體電路的面積。
圖8是示出根據發明概念一些示例性實施例的積體電路中所包括的標準單元的佈局的圖。圖9A及圖9B是根據發明概念一些示例性實施例的積體電路中所包括的分別沿著圖8所示線Y1-Y1'及圖8所示線Y2-Y2'截取的標準單元的剖視圖。圖8中所示標準單元LTCb是圖1所示邏輯-鉗位胞元的實例。在圖8中，與圖2中相同的符號的冗餘說明被省略。此外，除非另有明確陳述，否則示例性實施例並不意指相互排斥。
參照圖8、圖9A及圖9B，積體電路可包括由胞元邊界CB限制的標準單元LTCb。標準單元LTCb可包括在X軸方向上彼此平行延伸的第一裝置區RX1與第二裝置區RX2。
在一些示例性實施例中，在第一裝置區RX1及第二裝置區RX2中的每一者上可形成有作為主動區的奈米片。在第一裝置區RX1上可形成有第一奈米片堆疊NS1，且在第二裝置區RX2上可形成有第二奈米片堆疊NS2。第一奈米片堆疊NS1及第二奈米片堆疊NS2中的每一者可在X軸方向上延伸。
第一奈米片堆疊NS1及第二奈米片堆疊NS2可用作/對應於電晶體的通道。舉例而言，第一奈米片堆疊NS1可摻雜有/包含N型雜質且形成PMOS電晶體。另一方面，第二奈米片堆疊NS2可摻雜有P型雜質且形成NMOS電晶體。在一些示例性實施例中，第一奈米片堆疊NS1及第二奈米片堆疊NS2可由Si、Ge或SiGe製成/包含Si、Ge或SiGe。在一些示例性實施例中，第一奈米片堆疊NS1及第二奈米片堆疊NS2可由InGaS、InAs、GaSb、InSb或其組合形成。
第一奈米片堆疊NS1及第二奈米片堆疊NS2中的每一者可包括在第一鰭F1的上表面及第二鰭F2的上表面上在垂直方向(Z軸方向)上彼此交疊的多個奈米片NS11至NS13及NS21至NS23。在此實例中，第一奈米片堆疊NS1及第二奈米片堆疊NS2中的每一者被示出為具有三個奈米片，但本發明的技術思想不限於所述實例。舉例而言，第一奈米片堆疊NS1及第二奈米片堆疊NS2中的每一者可包括至少兩個奈米片，且奈米片的數目並不限於此。
閘極線GL可環繞所述多個奈米片NS11至NS13及NS21至N23中的每一者，同時覆蓋第一鰭F1及第二鰭F2上的第一奈米片堆疊NS1及第二奈米片堆疊NS2。所述多個奈米片NS11至NS13及NS21至NS23可具有被閘極線GL環繞的全環繞閘極(GAA)結構。閘極絕緣層GI可位於第一奈米片堆疊NS1與閘極線GL之間，以及位於第二奈米片堆疊NS2與閘極線GL之間。
可在(直接在)第一源極/汲極區SD1上放置第一接觸件C1，且可在(直接在)第二源極/汲極區SD2上放置第二接觸件C2。第一源極/汲極區SD1可經由第一接觸件C1及第一通孔W1自第一電源軌PR1接收電源電壓。第二源極/汲極區SD2可經由第二接觸件C2及第二通孔W2自第二電源軌PR2接收地電壓。
可分別在標準單元LTCa在Y軸方向上的胞元邊界CB及在-Y軸方向上的胞元邊界CB上放置用於向標準單元LTCa供應電力的第一電源軌PR1及第二電源軌PR2。第一電源軌PR1及第二電源軌PR2可在X軸方向上延伸。此處，第一電源軌PR1可形成於第一隔離溝渠NDT中，且第二電源軌PR2可形成於第二隔離溝渠PDT中。
根據發明概念的包括標準單元LTCb的積體電路包括被放置於標準單元LTCb的邊界上所形成的第一隔離溝渠NDT及第二隔離溝渠PDT內的第一電源軌PR1及第二電源軌PR2，所述第一電源軌PR1及第二電源軌PR2是嵌入式電源軌。因此，即使標準單元LTCb中所形成的導電圖案的寬度減小，仍可防止第一電源軌PR1的寬度及第二電源軌PR2的寬度減小或者減小所述寬度減小的可能性。
第一電源軌PR1可經由N型摻雜區NDA向N-well提供電源電壓，且第二電源軌PR2可經由P型摻雜區PDA向基底P-SUB提供地電壓或負電壓。因此，標準單元LTCb可同時實行邏輯胞元的功能與鉗位胞元的功能，且可藉由減少被放置以向基底 或摻雜井提供電壓的鉗位胞元的數目來減小根據發明概念的包括標準單元LTCb的積體電路的面積。
圖10是根據發明概念一些示例性實施例的積體電路10a的一部分的示意圖。圖10是示出在由X軸與Y軸構成的平面中包括多個標準單元的積體電路10a的佈局的平面圖。
參照圖10，積體電路10a可包括多個不同的標準單元。在一些示例性實施例中，積體電路10a可包括邏輯胞元及填充胞元。積體電路10a可更包括圖2至圖9中闡述的標準單元，即邏輯-鉗位胞元。作為另外一種選擇或附加地，積體電路10a可更包括鉗位胞元。
積體電路10a可在其中放置標準單元的列的邊界處在X軸方向上延伸且包括電源軌PR。舉例而言，可向電源軌PR中的每一者施加正電源電壓或地電壓(或負電源電壓)。電源軌PR可形成於隔離溝渠(例如，圖11中的DT)內，所述隔離溝渠被形成為在X軸方向上延伸，以將標準單元彼此電性隔開。因此，在根據發明概念的積體電路10a中，儘管標準單元中所形成的半導體裝置的圖案的寬度逐漸減小，但形成於隔離溝渠中的電源軌PR的寬度可被形成為相對寬。可防止積體電路10a增加電源軌PR的電阻或者減小增加電源軌PR的電阻的可能性，及/或防止產生電遷移(EM)或者減小產生所述電遷移的可能性。
圖11是示出根據發明概念一些示例性實施例的積體電路中所包括的標準單元的佈局的圖。圖12是根據發明概念一些示 例性實施例的積體電路中所包括的沿著圖11所示線D-D'截取的標準單元的剖視圖。圖11中所示標準單元LC是圖10所示邏輯胞元的實例。針對圖11，與圖2中相同的符號的冗餘說明被省略。此外，除非另有明確陳述，否則示例性實施例並不意指相互排斥。
參照圖11及圖12，積體電路可包括由胞元邊界CB界定的標準單元LC。標準單元LC可包括形成於基底P-SUB上的第一裝置區RX1及第二裝置區RX2。在一些示例性實施例中，第二裝置區RX2可形成於摻雜有/具有P型雜質的基底P-SUB上，且第一裝置區RX1可形成於基底P-SUB內所形成的N-well中。用作PMOS電晶體的通道的第一鰭F1可形成於第一裝置區RX1中，且第二鰭F2可形成於第二裝置區RX2中作為NMOS電晶體的通道。然而，根據發明概念的標準單元LC可包括作為電晶體的通道進行操作的多條奈米線(例如圖6所示標準單元LTCa)或者可包括用作電晶體的通道的奈米片(例如圖8所示標準單元LTCb)。
標準單元LC可包括在Y軸方向上彼此平行延伸的多條閘極線GL。所述多條閘極線GL可放置於第一裝置區RX1及第二裝置區RX2上。所述多條閘極線GL中的每一者可形成/對應於第一裝置區RX1及PMOS電晶體，且所述多條閘極線GL中的每一者可形成/對應於第二裝置區RX2及NMOS電晶體。
可分別在標準單元LC在Y軸方向上的胞元邊界CB及在-Y軸方向上的胞元邊界CB上放置用於向標準單元LC供應電力的第一電源軌PR1'及第二電源軌PR2'。第一電源軌PR1'及第二電 源軌PR2'可在X軸方向上延伸。如圖所示，第一電源軌PR1'及第二電源軌PR2'被闡述為放置於標準單元LC的胞元邊界CB上。第一電源軌PR1'及第二電源軌PR2'中的至少一者可放置於標準單元LC內，且電源軌的數目可發生變化。
可向第一電源軌PR1'施加正電源電壓，且可向第二電源軌PR2'施加地電壓或負電源電壓。形成於標準單元LC內的半導體裝置可自第一電源軌PR1'接收正電源電壓且自第二電源軌PR2'接收地電壓。舉例而言，形成於第一裝置區RX1中的第一鰭F1可經由第一接觸件C1及第一通孔W1連接至第一電源軌PR1'，以接收正電源電壓。作為另外一種選擇或附加地，例如，形成於第二裝置區RX2中的第二鰭F2可經由第二接觸件C2及第二通孔W2連接至第二電源軌PR2'，以接收地電壓。
在標準單元LTC內在第一裝置區RX1與第二裝置區RX2之間可形成有隔離溝渠DT。可在隔離溝渠DT中填充絕緣材料以形成裝置隔離層DTI。第一裝置區RX1與第二裝置區RX2可藉由裝置隔離層DTI彼此隔開。
在標準單元LC在Y軸方向上的邊界上可形成有第一隔離溝渠NDT。可藉由在第一隔離溝渠NDT內填充絕緣材料來形成第一隔離層NDTI。在標準單元LC在-Y軸方向上的邊界上可形成有第二隔離溝渠PDT。可藉由在第二隔離溝渠PDT中填充絕緣材料來形成第二隔離層PDTI。標準單元LC可藉由第一裝置隔離層NDTI與在Y軸方向上鄰近標準單元LC放置的其他標準單元電性 絕緣，且可藉由第二裝置隔離層PDTI與在Y軸方向上鄰近標準單元LC放置的其他標準單元電性絕緣。
可藉由在第一隔離溝渠NDT內填充導電材料來形成第一電源軌PR1'，且可藉由在第二隔離溝渠PDT內填充導電材料來形成第二電源軌PR2'。舉例而言，對第一裝置隔離層NDTI及第二裝置隔離層PDTI中的每一者的一部分進行蝕刻，且然後利用導電材料分別填充經蝕刻的部分。因此，可形成第一電源軌PR1'及第二電源軌PR2'。在一些示例性實施例中，第一電源軌PR1'及第二電源軌PR2'可包含金屬材料，例如W、Co及/或經雜質摻雜的多晶矽、或者SiGe。
在第一鰭F1上可形成有第一源極/汲極區SD1，且可經由第一接觸件C1及第一通孔W1向第一源極/汲極區SD1提供電源電壓。在第二鰭F2上可形成有第二源極/汲極區SD2，且可經由第二接觸件C2及第二通孔W2向第二源極/汲極區SD2提供地電壓。
在一些示例性實施例中，第一接觸件C1可被形成為接觸(例如，直接接觸)第一通孔W1及第一源極/汲極區SD1，且第二接觸件C2可被形成為接觸(例如，直接接觸)第二通孔W2及第二源極/汲極區SD2。在一些示例性實施例中，第一通孔W1可接觸第二接觸件圖案C12，第一源極/汲極區SD1可接觸形成於與第二接觸件圖案C12不同的層上的第一接觸件圖案C11，且第一接觸件圖案C11與第二接觸件圖案C12可彼此接觸。作為另外 一種選擇或附加地，第二通孔W2可接觸第二接觸件圖案C22，第二源極/汲極區SD2可接觸形成於與第二接觸件圖案C22不同的層上的第一接觸件圖案C21，且第一接觸件圖案C21與第二接觸件圖案C22可彼此接觸。
在一些示例性實施例中，可藉由利用單個蝕刻製程形成通孔孔洞，且然後填充導電材料(例如，利用鑲嵌製程)來形成第一通孔W1。亦可藉由利用單個蝕刻製程形成通孔孔洞，且然後填充導電材料(例如，利用鑲嵌製程)來形成第二通孔W2。第一通孔W1及第二通孔W2可被形成為寬度朝向-Z軸方向逐漸減小。作為另外一種選擇或附加地，在一些示例性實施例中，第一通孔W1及第二通孔W2中的每一者可更包括第一通孔圖案及形成於第一通孔圖案上的第二通孔圖案，且在第一通孔圖案與第二通孔圖案彼此接觸的接觸表面上，第一通孔圖案的寬度與第二通孔圖案的寬度彼此不同。
根據發明概念的包括標準單元LC的積體電路包括形成於標準單元LC的邊界上所形成的第一隔離溝渠NDT及第二隔離溝渠PDT內的第一電源軌PR1'及第二電源軌PR2'，所述第一電源軌PR1'及第二電源軌PR2'是嵌入式電源軌。因此，即使標準單元LTC中所形成的導電圖案的寬度減小，仍可防止第一電源軌PR1'的寬度及第二電源軌PR2'的寬度減小。可防止增加第一電源軌PR1'的電阻及第二電源軌PR2'的電阻或者減小增加所述電阻的可能性，及/或可防止在第一電源軌PR1'及第二電源軌PR2'中發生電 遷移或者減少發生所述電遷移的可能性。
圖13是示出根據發明概念一些示例性實施例的製作積體電路的方法的流程圖。
參照圖13，標準單元庫D10可包括關於標準單元的資訊，例如功能資訊、特性資訊、佈局資訊等。標準單元庫D10可包括定義標準單元的佈局的資料DC。舉例而言，資料DC可包括定義圖2所示標準單元LTC的結構的資料、定義圖6所示標準單元LTCa的結構的資料、定義圖8所示標準單元LTCb的結構的資料及定義圖11所示標準單元LC的結構的資料中的至少一者。由資料DC定義的標準單元可為藉由包括嵌入式電源軌而具有改善的電源軌的電阻及/或EM特性的標準單元。作為另外一種選擇或附加地，由資料DC定義的標準單元可同時實行邏輯胞元的功能與鉗位胞元的功能。
在步驟S10中，可實行用於自暫存器傳輸級(Register Transfer Level，RTL)資料D11產生網路連線表資料D20的邏輯合成操作。舉例而言，半導體設計工具(例如，邏輯合成工具)可藉由自以硬體描述語言(hardware description language，HDL)(例如超高速積體電路(Very High Speed Integrated Circuit，VHSIC)硬體描述語言(VHSIC Hardware Description Language，VHDL)及/或Verilog)編寫的RTL資料D11參考標準單元庫D10實行邏輯合成來產生包括位元流及/或網路連線表的網路連線表資料D20。標準單元庫D10可包括關於根據發明概念的一些示例性 實施例的標準單元的良好效能的資訊，且標準單元可藉由在邏輯合成過程中參考此種資訊而被包括於積體電路(IC)中。
在步驟S20中，可實行用於自網路連線表資料D20產生佈局資料D30的放置及路由(Place & Routing，P&R)操作。佈局資料D30可具有例如(舉例而言)GDSII等格式，且可包括標準單元及內連線的幾何資訊。
舉例而言，半導體設計工具(例如，P&R工具)可自網路連線表資料D20參考標準單元庫D10來排列多個標準單元。半導體設計工具可參考資料DC選擇由網路連線表資料D20定義的標準單元佈局中的一者，且可排列標準單元的所選佈局。
在步驟S20中，可進一步實行產生內連線的操作。內連線可將輸出引腳電性連接至標準單元的輸入引腳，且可包括例如至少一個通孔及至少一個導電圖案。
在步驟S30中，可實行光學鄰近校正(Optical Proximity Correction，OPC)。OPC可指藉由校正例如由用於製作IC的半導體製程中所包括的光微影中的光特性引起的折射等畸變現象來形成具有期望形狀的圖案的操作，且罩幕上的圖案可藉由將OPC應用於佈局資料D30來確定。在一些示例性實施例中，可在步驟S30中有限地修改IC的佈局。在步驟S30中對IC的有限修改是用於改善/優化IC的結構的後製程，且可被稱為設計拋光。
在步驟S40中，可實行製造罩幕的操作。舉例而言，當將OPC應用於佈局資料D30時，可界定罩幕上的圖案以形成多個 層中所形成的圖案，且可製造用於形成所述多個層中的每一者的圖案的至少一個罩幕(或光罩幕)。
在步驟S50中，可實行製作IC的操作。舉例而言，可藉由使用在步驟S40中製造的至少一個罩幕將多個層圖案化來製作IC。步驟S50可包括步驟S51及S52。
在步驟S51中，可實行前段(FEOL)製程。FEOL可指在IC的製作製程中在基底上形成單個裝置(例如電晶體、電容器、電阻器等)的製程。舉例而言，FEOL可包括對晶片進行平坦化及清潔、形成溝渠、形成井、形成閘極線以及利用例如化學機械平坦化(chemical mechanical planarization，CMP)、光微影製程、濕式蝕刻及/或乾式蝕刻、離子植入、擴散等製程形成源極及汲極；然而，示例性實施例並不限於此。
當IC包括圖2所示標準單元LTC、圖6所示標準單元LTCa、圖8所示標準單元LTCb以及圖11所示標準單元LC中的至少一者時，可在步驟S51中在隔離溝渠區內形成提供電源電壓或地電壓的電源軌。舉例而言，在步驟S51中，可形成嵌入式電源軌。
在步驟S52中，可實行後段(back-end-of-line，BEOL)製程。BEOL可指在IC的製作製程中對單個元件(例如電晶體、電容器、電阻器等)進行內連的製程。舉例而言，BEOL可包括利用例如化學蒸鍍、擴散、離子植入等製程來實行閘極、源極及汲極區的矽化、添加介電質、實行平坦化、形成孔洞、添加金屬層、 形成通孔以及形成鈍化層；然而，示例性實施例並不限於此。然後，可將IC封裝於半導體封裝中且用作各種應用的組件。
圖14是示出根據發明概念一些示例性實施例的包括對程式進行儲存的記憶體的計算系統1000的方塊圖。可在計算系統1000中實行根據發明概念一些示例性實施例的用於製作IC的方法(例如，用於製作圖13所示積體電路的方法)中所包括的步驟中的至少一些步驟。計算系統1000可為例如桌上型電腦、工作站、伺服器等固定計算系統，或者可為例如膝上型電腦等可攜式計算系統。
參照圖14，計算系統1000可包括處理器1100、輸入/輸出裝置1200、網路介面1300、隨機存取記憶體(random access memory，RAM)1400、唯讀記憶體(read only memory，ROM)1500及儲存器裝置1600。處理器1100、輸入/輸出裝置1200、網路介面1300、RAM 1400、ROM 1500及儲存器裝置1600可連接至匯流排1700且經由匯流排1700彼此通訊。
處理器1100可被稱為處理單元，且包括能夠執行任意指令集(例如，英特爾架構-32(Intel Architecture-32，IA-32)、64位元擴展IA-32、x86-64、增強精簡指令集(Reduced instruction set computing，RISC)效能優化架構-效能計算(Performance Optimization With Enhanced RISC-Performance Computing，PowerPC)、可擴充處理器架構(scalable processor architecture，Sparc)、每秒百萬指令(million instructions per second，MIPS)、 橡果RISC機器(Acorn RISC Machine，ARM)、IA-64等)的至少一個核，如微處理器、應用處理器(application processor，AP)、數位訊號處理器(digital signal processor，DSP)、或圖形處理單元(graphic processing unit，GPU)。舉例而言，處理器1100可經由匯流排1700存取記憶體(即RAM 1400或ROM 1500)，且執行儲存於RAM 1400或ROM 1500中的指令。
RAM 1400可儲存根據發明概念一些示例性實施例的用於製作積體電路的程式1400_1或1400_1的至少一部分，且程式1400_1可使處理器1100實行製作積體電路的方法(例如，圖10所示方法)中所包括的步驟中的至少一些步驟。舉例而言，程式1400_1可包括可由處理器1100執行的多個指令，且程式1400_1中所包括的所述多個指令可使處理器1100實行製作圖13中所示積體電路的方法中所包括的步驟中的至少一些步驟。
即使供應至計算系統1000的電力被切斷，儲存器裝置1600仍不會丟失所儲存的資料。舉例而言，儲存器裝置1600可包括非揮發性記憶體裝置，及/或可包括例如磁帶、光盤或磁盤等儲存媒體。另外，儲存器裝置1600可為可自計算系統1000移除的。儲存器裝置1600可儲存根據發明概念的一些示例性實施例的程式1400_1，且在處理器1100執行程式1400_1之前，程式1400_1或程式1400_1的至少一部分可自儲存器1600被加載至RAM 1400中。作為另外一種選擇，儲存器裝置1600可儲存以程式化語言編寫的文件，且由編譯器等自文件產生的程式1400_1或程式1400_1 的至少一部分可被加載至RAM 1400中。儲存器裝置1600可儲存資料庫1600_1，且資料庫1600_1可包括設計積體電路所需的資訊，例如，圖13所示標準單元庫D10。
儲存器裝置1600可儲存將由處理器1100處理的資料或者由處理器1100處理的資料。舉例而言，處理器1100可藉由根據程式1400_1處理儲存於儲存器裝置1600中的資料來產生資料，且可將所產生的資料儲存於儲存器裝置1600中。舉例而言，儲存器裝置1600可儲存圖13所示RTL資料D11、網路連線表資料D20及/或佈局資料D30。
輸入/輸出裝置1200可包括輸入裝置(例如鍵盤及/或定點製作)以及輸出裝置(例如顯示裝置及列印機)。舉例而言，使用者可經由輸入/輸出裝置1200觸發處理器1100對程式1400_1的執行，可輸入圖13所示RTL資料D11及/或網路連線表資料D20，且可檢查圖13所示佈局資料D30。
網路介面1300使得能夠存取計算系統1000外部的網路。舉例而言，網路可包括多個計算系統及通訊鏈路，且通訊鏈路可包括有線鏈路、光學鏈路、無線鏈路或任何其他形式的鏈路。
儘管已參照發明概念的實施例具體示出及闡述了發明概念，但應理解，在不背離以下申請專利範圍的精神及範圍的條件下，可在本文中在形式及細節上進行各種改變。
A1-A1':線
C1:第一接觸件
C2:第二接觸件
C11、C21:第一接觸件圖案
C12、C22:第二接觸件圖案
DT:隔離溝渠
DTI:裝置隔離層
F1:第一鰭
F2:第二鰭
IL:裝置絕緣層
NDA:N型摻雜區
NDT:第一隔離溝渠
N-well:井
PDA:P型摻雜區
PDT:第二隔離溝渠
PR1:第一電源軌
PR2:第二電源軌
P-SUB:基底
RX1:第一裝置區
RX2:第二裝置區
SD1:第一源極/汲極區
SD2:第二源極/汲極區
W1:第一通孔
W2:第二通孔
X、Y、Z:軸

Claims (10)

  1. 一種積體電路，包括： 基底，包括井，所述井包含第一導電類型的摻雜物； 第一裝置區，在所述井上，所述第一裝置區在平行於所述基底的第一方向上延伸；以及 第一隔離元件，在所述井內，所述第一隔離元件在所述第一方向上延伸，所述第一隔離元件包括： 第一電源軌，被配置成接收電源電壓；以及 第一摻雜區，在所述第一電源軌與所述井之間，所述第一摻雜區被配置成將所述電源電壓自所述第一電源軌傳送至所述井，且包含所述第一導電類型的摻雜物。
  2. 如請求項1所述的積體電路，更包括： 第二裝置區，在所述基底上，所述第二裝置區在所述第一方向上延伸；以及 第二隔離元件，在所述基底內，所述第二隔離元件與所述第一隔離元件分隔開且在所述第一方向上延伸，所述第二隔離元件包括： 第二電源軌，被配置成接收地電壓；以及 第二摻雜區，在所述第二電源軌與所述基底之間，所述第二摻雜區被配置成將所述地電壓自所述第二電源軌傳輸至所述基底，所述第二摻雜區包含第二導電類型的摻雜物， 其中所述基底包含所述第二導電類型的摻雜物。
  3. 如請求項1所述的積體電路，更包括： 多個鰭，在所述第一裝置區中； 源極/汲極區，在所述多個鰭上； 接觸件，在所述源極/汲極區上，所述接觸件在平行於所述基底的方向上延伸；以及 通孔，接觸所述第一電源軌且在垂直於所述基底的方向上延伸， 其中所述接觸件及所述通孔將所述源極/汲極區連接至所述第一電源軌。
  4. 如請求項1所述的積體電路，更包括： 奈米片，在所述第一裝置區中； 源極/汲極區，在所述奈米片上； 接觸件，在所述源極/汲極區上，所述接觸件在平行於所述基底的方向上延伸；以及 通孔，接觸所述第一電源軌且在垂直於所述基底的方向上延伸， 其中所述接觸件及所述通孔將所述源極/汲極區連接至所述第一電源軌。
  5. 一種積體電路，包括： 第一標準單元，包括在第一方向上延伸且彼此間隔開的第一裝置區與第二裝置區，所述第一標準單元在基底上； 第一隔離元件，在所述第一標準單元的在第二方向上的邊界上；以及 第二隔離元件，在所述第一標準單元的在所述第二方向的反方向上的邊界上，其中 所述第一隔離元件包括第一電源軌，且 所述第二隔離元件包括第二電源軌， 其中所述第一電源軌及所述第二電源軌被配置成電性連接至所述第一標準單元的所述基底。
  6. 如請求項5所述的積體電路，更包括： 第一摻雜區，接觸所述第一電源軌的底表面且包含第一導電類型的摻雜物；以及 第二摻雜區，接觸所述第二電源軌的下部部分且包含第二導電類型的摻雜物。
  7. 如請求項5所述的積體電路，更包括： 第二標準單元； 第三隔離元件，在所述第二標準單元的在所述第二方向上的邊界上，所述第三隔離元件包括第三電源軌；以及 第四隔離元件，在所述第二標準單元的在所述第二方向的所述反方向上的邊界上，所述第四隔離元件包括第四電源軌，其中 所述第三隔離元件包括第一裝置隔離層且環繞所述第三電源軌，且 所述第四隔離元件包括第二裝置隔離層且環繞所述第四電源軌。
  8. 如請求項5所述的積體電路，更包括： 多個第一鰭，形成於所述第一裝置區中； 第一源極/汲極區，在所述多個第一鰭上； 第一接觸件，在所述第一源極/汲極區上且在平行於所述基底的方向上延伸； 第一通孔，接觸所述第一電源軌且在垂直於所述基底的方向上延伸； 多個第二鰭，在所述第二裝置區中； 第二源極/汲極區，在所述多個第二鰭上； 第二接觸件，在所述第二源極/汲極區上且在平行於所述基底的方向上延伸；以及 第二通孔，接觸所述第二電源軌且在垂直於所述基底的方向上延伸， 其中所述第一接觸件及所述第一通孔將所述第一源極/汲極區連接至所述第一電源軌，且 所述第二接觸件及所述第二通孔將所述第二源極/汲極區連接至所述第二電源軌。
  9. 如請求項8所述的積體電路，其中所述第一通孔及所述第二通孔中的每一者包括第一通孔圖案及在所述第一通孔圖案上的第二通孔圖案，且 其中在所述第一通孔圖案與所述第二通孔圖案彼此接觸的接觸表面上，所述第一通孔圖案的寬度與所述第二通孔圖案的寬度彼此不同。
  10. 一種積體電路，包括： 標準單元，包括具有井的基底，所述井包含第一導電類型的摻雜物； 第一隔離元件，在第一方向上延伸且在所述標準單元的在第二方向上的邊界上，所述第一隔離元件包括第一電源軌及與所述第一電源軌的下部部分及所述井接觸的第一摻雜區；以及 第二隔離元件，在所述第一方向上延伸且在所述標準單元的在所述第二方向的反方向上的邊界上，所述第二隔離元件包括第二電源軌及與所述第二電源軌及所述基底接觸的第二摻雜區； 其中所述標準單元更包括： 第一裝置區，在所述井上在所述第一方向上延伸且包含所述第一導電類型的摻雜物； 第二裝置區，在所述基底上在所述第一方向上延伸且包含第二導電類型的摻雜物；以及 多條閘極線，在與所述第一方向垂直的所述第二方向上延伸且在所述第一方向上彼此間隔開。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12457801B2 (en) * 2021-08-12 2025-10-28 Taiwan Semiconductor Manufacturing Company Ltd. APR placement for hybrid sheet cells
US12431428B2 (en) * 2021-08-27 2025-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for power delivery
US20230317803A1 (en) * 2022-03-31 2023-10-05 Intel Corporation Transistor backside routing layers with contacts having varying depths
US12451422B2 (en) 2022-10-11 2025-10-21 Samsung Electronics Co., Ltd. Semiconductor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200135634A1 (en) * 2018-10-26 2020-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Buried Power Rail and Method Forming Same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000010184A (ko) * 1998-07-30 2000-02-15 김덕중 트랜치구조를 갖는 바이폴라트랜지스터 및 그 제조방법
US8008716B2 (en) * 2006-09-17 2011-08-30 Alpha & Omega Semiconductor, Ltd Inverted-trench grounded-source FET structure with trenched source body short electrode
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US8507957B2 (en) 2011-05-02 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layouts with power rails under bottom metal layer
KR20140046655A (ko) * 2012-10-09 2014-04-21 삼성전자주식회사 핀 트랜지스터 및 이를 포함하는 반도체 집적 회로
US9455343B2 (en) 2013-09-27 2016-09-27 Intel Corporation Hybrid phase field effect transistor
KR102177431B1 (ko) 2014-12-23 2020-11-11 주식회사 키 파운드리 반도체 소자
US9502414B2 (en) 2015-02-26 2016-11-22 Qualcomm Incorporated Adjacent device isolation
KR102472135B1 (ko) * 2016-10-06 2022-11-29 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10319808B2 (en) 2017-04-03 2019-06-11 Fuji Electric Co., Ltd. Semiconductor device
KR102475281B1 (ko) * 2017-04-11 2022-12-08 삼성전자주식회사 표준 셀 및 이를 포함하는 집적 회로
US11211330B2 (en) 2017-05-01 2021-12-28 Advanced Micro Devices, Inc. Standard cell layout architectures and drawing styles for 5nm and beyond
US10586765B2 (en) 2017-06-22 2020-03-10 Tokyo Electron Limited Buried power rails
US11251113B2 (en) 2017-12-27 2022-02-15 Intel Corporation Methods of embedding magnetic structures in substrates

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200135634A1 (en) * 2018-10-26 2020-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Buried Power Rail and Method Forming Same

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