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TWI868122B - 半導體裝置以及半導體裝置的製造方法 - Google Patents

半導體裝置以及半導體裝置的製造方法 Download PDF

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TWI868122B
TWI868122B TW109111427A TW109111427A TWI868122B TW I868122 B TWI868122 B TW I868122B TW 109111427 A TW109111427 A TW 109111427A TW 109111427 A TW109111427 A TW 109111427A TW I868122 B TWI868122 B TW I868122B
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掛端哲
佐藤優一
芝崎篤
種村和幸
廣瀬貴史
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日商半導體能源研究所股份有限公司
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Abstract

提供一種電晶體特性偏差小的半導體裝置。該半導體裝置包括如下製造步驟：形成第一至第三絕緣體；在第三絕緣體上依次形成第四絕緣體、第一氧化膜、第二氧化膜、第三氧化膜、第一導電膜、第一絕緣膜、第二導電膜；將其加工為島狀而形成第一氧化物、第二氧化物、第一氧化物層、第一導電層、第一絕緣層、第二導電層；去除第二導電層；在第四絕緣體、第一氧化物、第二氧化物、第一氧化物層、第一導電層、第一絕緣層上形成第五及第六絕緣體；藉由形成到達第二氧化物的開口，形成第三氧化物、第四氧化物、第一導電體、第二導電體、第七絕緣體、第八絕緣體；在開口中形成第五氧化物、第九絕緣體、第三導電體，其中第五絕緣體利用偏壓濺射法形成。

Description

半導體裝置以及半導體裝置的製造方法
本發明的一個實施方式係關於一種電晶體、半導體裝置及電子裝置。另外，本發明的一個實施方式係關於一種半導體裝置的製造方法。另外，本發明的一個實施方式係關於一種半導體晶片及模組。
注意，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。除了電晶體等的半導體元件之外，半導體電路、運算裝置或記憶體裝置也是半導體裝置的一個實施方式。顯示裝置(液晶顯示裝置、發光顯示裝置等)、投影裝置、照明設備、電光裝置、蓄電裝置、記憶體裝置、半導體電路、攝像裝置、電子裝置等有時包括半導體裝置。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式係關於一種物體、方法或製造方法。另外，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。
此外，藉由使用形成在具有絕緣表面的基板 上的半導體薄膜構成電晶體的技術受到注目。該電晶體被廣泛地應用於積體電路(IC)、影像顯示裝置(也簡單地記載為顯示裝置)等電子裝置。作為可以應用於電晶體的半導體薄膜，矽類半導體材料被廣泛地周知。另外，作為其他材料，氧化物半導體受到關注。
在氧化物半導體中，發現了既不是單晶也不是非晶的CAAC(c-axis aligned crystalline：c軸配向結晶)結構及nc(nanocrystalline：奈米晶)結構(參照非專利文獻1及非專利文獻2)。
非專利文獻1及非專利文獻2中公開了一種使用具有CAAC結構的氧化物半導體製造電晶體的技術。
[非專利文獻1]S. Yamazaki et al., “SID Symposium Digest of Technical Papers”, 2012, volume 43, issue 1, p.183-186
[非專利文獻2]S. Yamazaki et al., “Japanese Journal of Applied Physics”, 2014, volume 53, Number 4S, p.04ED18-1-04ED18-10
本發明的一個實施方式的目的之一是提供一種電晶體特性的偏差小的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種高可靠性的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種 具有良好的電特性的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種通態電流大的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種能夠實現微型化或高積體化的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種低功耗的半導體裝置。
注意，這些目的的記載不妨礙其他目的的存在。此外，本發明的一個實施方式不需要實現所有上述目的。另外，這些目的之外的目的根據說明書、圖式、申請專利範圍等的記載來看是自然明瞭的，可以從說明書、圖式、申請專利範圍等的記載得出上述以外的目的。
本發明的一個實施方式是一種半導體裝置的製造方法，包括如下步驟：依次形成第一絕緣體至第三絕緣體；在第三絕緣體上依次形成第四絕緣體、第一氧化膜、第二氧化膜、第三氧化膜、第一導電膜、第一絕緣膜、第二導電膜；將第一氧化膜、第二氧化膜、第三氧化膜、第一導電膜、第一絕緣膜及第二導電膜加工為島狀而形成第一氧化物、第二氧化物、第一氧化物層、第一導電層、第一絕緣層、第二導電層；去除第二導電層；在第四絕緣體、第一氧化物、第二氧化物、第一氧化物層、第一導電層及第一絕緣層上形成第五絕緣體；在第五絕緣體上形成第六絕緣體；在第一氧化物層、第一導電層、第一絕緣層、第五絕緣體及第六絕緣體中形成到達第二氧化物的開口；藉由形成該開口，從第一氧化物層形成第三氧化物及第四氧化物，從第一導電層形成第一導電體及第二導電 體，從第一絕緣層形成第七絕緣體及第八絕緣體；在開口中形成第五氧化物、第五氧化物上的第九絕緣體及第九絕緣體上的第三導電體，其中第五絕緣體利用偏壓濺射法形成。
本發明的一個實施方式是一種半導體裝置的製造方法，包括如下步驟：依次形成第一絕緣體至第三絕緣體；在第三絕緣體上依次形成第四絕緣體、第一氧化膜、第二氧化膜、第三氧化膜、第一導電膜、第一絕緣膜、第二導電膜；將第一氧化膜、第二氧化膜、第三氧化膜、第一導電膜、第一絕緣膜及第二導電膜加工為島狀而形成第一氧化物、第二氧化物、第一氧化物層、第一導電層、第一絕緣層、第二導電層；去除第二導電層；在第四絕緣體、第一氧化物、第二氧化物、第一氧化物層、第一導電層及第一絕緣層上形成第五絕緣體；在第一氧化物層、第一導電層、第一絕緣層及第五絕緣體中形成到達第二氧化物的開口；在形成該開口時，從第一氧化物層形成第三氧化物及第四氧化物，從第一導電層形成第一導電體及第二導電體，從第一絕緣層形成第六絕緣體及第七絕緣體；在開口中形成第五氧化物、第五氧化物上的第八絕緣體、第八絕緣體上的第三導電體；在第五絕緣體、第五氧化物、第八絕緣體、第三導電體上形成第九絕緣體，其中第九絕緣體利用偏壓濺射法形成。
在上述半導體裝置的製造方法中，第一絕緣體至第三絕緣體較佳為使用包括多個處理室的裝置在減壓 下連續地形成。
在上述半導體裝置的製造方法中，第一氧化膜至第三氧化膜較佳為使用包括多個處理室的裝置在減壓下連續地形成。
在上述半導體裝置的製造方法中，第一導電膜、第一絕緣膜及第二導電膜較佳為使用包括多個處理室的裝置在減壓下連續地形成。
在上述半導體裝置的製造方法中，第一絕緣體至第三絕緣體、第一氧化膜至第三氧化膜、第一導電膜、第一絕緣膜、第二導電膜及第五氧化物較佳為利用濺射法形成。
根據本發明的一個實施方式可以提供一種電晶體特性的偏差小的半導體裝置。另外，根據本發明的一個實施方式可以提供一種高可靠性的半導體裝置。另外，根據本發明的一個實施方式可以提供一種具有良好的電特性的半導體裝置。另外，根據本發明的一個實施方式可以提供一種通態電流大的半導體裝置。另外，根據本發明的一個實施方式可以提供一種能夠實現微型化或高積體化的半導體裝置。另外，根據本發明的一個實施方式可以提供一種低功耗的半導體裝置。
注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個實施方式不需要實現所有上述效果。另外，這些效果之外的效果根據說明書、圖式、申請專利範圍等的記載來看是自然明瞭的，可以從說明書、圖 式、申請專利範圍等的記載得出上述以外的效果。
M1:電晶體
M2:電晶體
M3:電晶體
M4:電晶體
M5:電晶體
M6:電晶體
100:電容器
110:導電體
112:導電體
115:導電體
120:導電體
125:導電體
130:絕緣體
140:導電體
142:絕緣體
145:絕緣體
150:絕緣體
152:絕緣體
153:導電體
154:絕緣體
156:絕緣體
200:電晶體
200_n:電晶體
200_1:電晶體
200a:電晶體
200b:電晶體
200T:電晶體
205:導電體
205a:導電體
205b:導電體
210:絕緣體
212:絕緣體
214:絕緣體
216:絕緣體
217:絕緣體
218:導電體
222:絕緣體
224:絕緣體
230:氧化物
230a:氧化物
230A:氧化膜
230b:氧化物
230B:氧化膜
230c:氧化物
230C:氧化膜
230d:氧化物
230D:氧化膜
240:導電體
240a:導電體
240b:導電體
241:絕緣體
241a:絕緣體
241b:絕緣體
242:導電體
242a:導電體
242A:導電膜
242b:導電體
242B:導電層
242c:導電體
243:氧化物
243a:氧化物
243A:氧化膜
243b:氧化物
243B:氧化物層
246:導電體
246a:導電體
246b:導電體
248:導電層
248A:導電膜
250:絕緣體
250A:絕緣膜
260:導電體
260a:導電體
260A:導電膜
260b:導電體
260B:導電膜
265:密封部
265a:密封部
265b:密封部
271:絕緣體
271a:絕緣體
271A:絕緣膜
271b:絕緣體
271B:絕緣層
271c:絕緣體
272:絕緣體
274:絕緣體
280:絕緣體
282:絕緣體
283:絕緣體
286:絕緣體
290:記憶體器件
292:電容器件
292a:電容器件
292b:電容器件
294:導電體
294a:導電體
294b:導電體
300:電晶體
311:基板
313:半導體區域
314a:低電阻區域
314b:低電阻區域
315:絕緣體
316:導電體
320:絕緣體
322:絕緣體
324:絕緣體
326:絕緣體
328:導電體
330:導電體
350:絕緣體
352:絕緣體
354:絕緣體
356:導電體
411:元件層
413:電晶體層
415:記憶體器件層
415_1:記憶體器件層
415_3:記憶體器件層
415_4:記憶體器件層
420:記憶體器件
424:導電體
440:導電體
470:記憶單元
600:半導體裝置
601:半導體裝置
610:單元陣列
610_n:單元陣列
610_1:單元陣列
700:電子構件
702:印刷電路板
704:電路板
711:模子
712:連接盤
713:電極焊盤
714:引線
720:記憶體裝置
721:驅動電路層
722:記憶體電路層
730:電子構件
731:插板
732:封裝基板
733:電極
735:半導體裝置
901:邊界區域
902:邊界區域
910:結構
911:基板
912:絕緣體
913:絕緣體
914:絕緣體
915:絕緣體
916:絕緣體
1001:佈線
1002:佈線
1003:佈線
1004:佈線
1005:佈線
1006:佈線
1400:記憶體裝置
1411:週邊電路
1420:行電路
1430:列電路
1440:輸出電路
1460:控制邏輯電路
1470:記憶單元陣列
1471:記憶單元
1472:記憶單元
1473:記憶單元
1474:記憶單元
1475:記憶單元
1476:記憶單元
1477:記憶單元
1478:記憶單元
在圖式中：[圖1A]是本發明的一個實施方式的半導體裝置的俯視圖，[圖1B]至[圖1D]是本發明的一個實施方式的半導體裝置的剖面圖。
[圖2A]是說明IGZO的結晶結構的分類的圖，[圖2B]是說明石英玻璃的XRD光譜的圖，[圖2C]是說明結晶性IGZO的XRD光譜的圖，[圖2D]是說明結晶性IGZO的奈米束電子繞射圖案的圖。
[圖3A]是本發明的一個實施方式的半導體裝置的俯視圖，[圖3B]至[圖3D]是本發明的一個實施方式的半導體裝置的剖面圖。
[圖4A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖，[圖4B]至[圖4D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。
[圖5A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖，[圖5B]至[圖5D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。
[圖6A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖，[圖6B]至[圖6D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。
[圖7A]是示出本發明的一個實施方式的半導體裝置的 製造方法的俯視圖，[圖7B]至[圖7D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。
[圖8A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖，[圖8B]至[圖8D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。
[圖9A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖，[圖9B]至[圖9D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。
[圖10A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖，[圖10B]至[圖10D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。
[圖11A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖，[圖11B]至[圖11D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。
[圖12A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖，[圖12B]至[圖12D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。
[圖13A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖，[圖13B]至[圖13D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。
[圖14A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖，[圖14B]至[圖14D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。
[圖15A]是示出本發明的一個實施方式的半導體裝置 的製造方法的俯視圖，[圖15B]至[圖15D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。
[圖16A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖，[圖16B]至[圖16D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。
[圖17A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖，[圖17B]至[圖17D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。
[圖18A]是示出本發明的一個實施方式的半導體裝置的製造方法的俯視圖，[圖18B]至[圖18D]是示出本發明的一個實施方式的半導體裝置的製造方法的剖面圖。
[圖19A]是本發明的一個實施方式的半導體裝置的俯視圖，[圖19B]至[圖19D]是本發明的一個實施方式的半導體裝置的剖面圖。
[圖20A]是本發明的一個實施方式的半導體裝置的俯視圖，[圖20B]至[圖20D]是本發明的一個實施方式的半導體裝置的剖面圖。
[圖21A]及[圖21B]是根據本發明的一個實施方式的半導體裝置的剖面圖。
[圖22]是示出根據本發明的一個實施方式的記憶體裝置的結構的剖面圖。
[圖23]是示出根據本發明的一個實施方式的記憶體裝置的結構的剖面圖。
[圖24]是根據本發明的一個實施方式的半導體裝置的 剖面圖。
[圖25A]及[圖25B]是根據本發明的一個實施方式的半導體裝置的剖面圖。
[圖26]是根據本發明的一個實施方式的半導體裝置的剖面圖。
[圖27]是根據本發明的一個實施方式的半導體裝置的剖面圖。
[圖28]是說明用來製造本發明的一個實施方式的半導體裝置的裝置的俯視圖。
[圖29A]是示出根據本發明的一個實施方式的記憶體裝置的結構例子的方塊圖，[圖29B]是根據本發明的一個實施方式的記憶體裝置的立體圖。
[圖30A]至[圖30H]是示出根據本發明的一個實施方式的記憶體裝置的結構例子的電路圖。
[圖31]是以層級示出各種記憶體裝置的圖。
[圖32A]及[圖32B]是根據本發明的一個實施方式的半導體裝置的示意圖。
[圖33A]及[圖33B]是說明電子構件的一個例子的圖。
[圖34A]至[圖34E]是根據本發明的一個實施方式的記憶體裝置的示意圖。
[圖35A]至[圖35H]是示出根據本發明的一個實施方式的電子裝置的圖。
[圖36A]是根據實施例的樣本的示意圖，[圖36B]是示出根據實施例的TDS分析結果的圖。
下面，參照圖式對實施方式進行說明。注意，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在下面所示的實施方式所記載的內容中。
在圖式中，為顯而易見，有時誇大表示大小、層的厚度或區域。因此，本發明並不侷限於圖式中的尺寸。此外，在圖式中，示意性地示出理想的例子，因此本發明不侷限於圖式所示的形狀或數值等。例如，在實際的製程中，有時由於蝕刻等處理而層或光阻遮罩等被非意圖性地蝕刻，但是為了便於理解有時不反映於圖式中。另外，在圖式中，有時在不同的圖式之間共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。此外，當表示具有相同功能的部分時有時使用相同的陰影線，而不特別附加元件符號。
另外，尤其在俯視圖(也稱為平面圖)或立體圖等中，為了便於對發明的理解，有時省略部分組件的記載。另外，有時省略部分隱藏線等的記載。
此外，在本說明書等中，為了方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。因此，例如可以將“第一”適當地替換為“第二”或 “第三”等來進行說明。另外，本說明書等中所記載的序數詞與用於指定本發明的一個實施方式的序數詞有時不一致。
在本說明書等中，為方便起見，使用了“上”、“下”等表示配置的詞句，以參照圖式說明組件的位置關係。另外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於說明書中所說明的詞句，根據情況可以適當地換詞句。
例如，在本說明書等中，當明確地記載為“X與Y連接”時，意味著如下情況：X與Y電連接；X與Y在功能上連接；X與Y直接連接。因此，不侷限於圖式或文中所示的連接關係等規定的連接關係，圖式或文中所示的連接關係以外的連接關係也在圖式或文中公開了。在此，X和Y為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。
在本說明書等中，電晶體是指至少包括閘極、汲極以及源極這三個端子的組件。電晶體在汲極(汲極端子、汲極區域或汲極電極)與源極(源極端子、源極區域或源極電極)之間具有形成通道的區域(以下也稱為通道形成區域)，並且透過通道形成區域電流能夠流過源極和汲極之間。注意，在本說明書等中，通道形成區域是指電流主要流過的區域。
另外，在使用極性不同的電晶體的情況或電路工作中的電流方向變化的情況等下，源極及汲極的功能 有時互相調換。因此，在本說明書等中，有時源極和汲極可以相互調換。
注意，通道長度例如是指電晶體的俯視圖中的半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極互相重疊的區域或者通道形成區域中的源極(源極區域或源極電極)和汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不限定於一個值。因此，在本說明書中，通道長度是通道形成區域中的任一個值、最大值、最小值或平均值。
通道寬度例如是指在電晶體的俯視圖中半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極互相重疊的區域或者垂直於通道長度方向的方向的長度。另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限定於一個值。因此，在本說明書中，通道寬度是通道形成區域中的任一個值、最大值、最小值或平均值。
在本說明書等中，根據電晶體的結構，有時形成通道的區域中的實質上的通道寬度(以下，也稱為“實效通道寬度”)和電晶體的俯視圖所示的通道寬度(以下，也稱為“外觀上的通道寬度”)不同。例如，在閘極電極覆蓋半導體的側面時，有時因為實效的通道寬度大於外觀上的 通道寬度，所以不能忽略其影響。例如，在微型且閘極電極覆蓋半導體的側面的電晶體中，有時形成在半導體的側面上的通道形成區域的比例增高。在此情況下，實效的通道寬度大於外觀上的通道寬度。
在上述情況下，有時難以藉由實測估計實效通道寬度。例如，為了根據設計值估計實效通道寬度，需要一個假設，亦即已知半導體的形狀。因此，當半導體的形狀不確定時，難以準確地測量實效通道寬度。
在本說明書中，在簡單地描述為“通道寬度”時，有時是指外觀上的通道寬度。或者，在本說明書中，在簡單地描述為“通道寬度”時，有時是指實效通道寬度。注意，藉由對剖面TEM影像等進行分析等，可以決定通道長度、通道寬度、實效通道寬度、外觀上的通道寬度等的值。
注意，半導體的雜質例如是指半導體的主要成分之外的元素。例如，濃度小於0.1原子%的元素可以說是雜質。在包含雜質時，例如有時發生半導體的缺陷態密度的提高或者結晶性的降低等。當半導體是氧化物半導體時，作為改變半導體的特性的雜質，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半導體的主要成分外的過渡金屬等，例如有氫、鋰、鈉、矽、硼、磷、碳、氮等。另外，有時水也用作雜質。另外，例如在雜質混入時，有時在氧化物半導體中形成氧空位(有時稱為VO：oxygen vacancy)。
注意，在本說明書等中，氧氮化矽是指氧含量大於氮含量的物質。此外，氮氧化矽是指氮含量大於氧含量的物質。
注意，在本說明書等中，也可以將“絕緣體”稱為“絕緣膜”或“絕緣層”。另外，也可以將“導電體”稱為“導電膜”或“導電層”。另外，也可以將“半導體”稱為“半導體膜”或“半導體層”。
在本說明書等中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
在本說明書等中，金屬氧化物(metal oxide)是指廣義上的金屬的氧化物。金屬氧化物被分為氧化物絕緣體、氧化物導電體(包括透明氧化物導電體)和氧化物半導體(Oxide Semiconductor，也可以簡稱為OS)等。例如，在將金屬氧化物用於電晶體的半導體層的情況下，有時將該金屬氧化物稱為氧化物半導體。換言之，在記為OS電晶體的情況下，這意味著包含金屬氧化物或氧化物半導體的電晶體。
注意，在本說明書等中，常關閉是指：在不對閘極施加電位或者對閘極施加接地電位時流過電晶體的 每通道寬度1μm的汲極電流在室溫下為1×10-20A以下，在85℃下為1×10-18A以下，或在125℃下為1×10-16A以下。
實施方式1
在本實施方式中，使用圖1A至圖21B對包括根據本發明的一個實施方式的電晶體200的半導體裝置的一個例子及其製造方法進行說明。
<半導體裝置的結構例子1>
使用圖1A至圖1D說明包括電晶體200的半導體裝置的結構。圖1A至圖1D是包括電晶體200的半導體裝置的俯視圖及剖面圖。圖1A是該半導體裝置的俯視圖。另外，圖1B至圖1D是該半導體裝置的剖面圖。在此，圖1B是沿著圖1A中的點劃線A1-A2的剖面圖，該剖面圖相當於電晶體200的通道長度方向上的剖面圖。圖1C是沿著圖1A中的點劃線A3-A4的剖面圖，該剖面圖相當於電晶體200的通道寬度方向上的剖面圖。圖1D是在圖1A中由點劃線A5-A6表示的部分的剖面圖。在圖1A的俯視圖中，為了明確起見，省略一部分組件。
本發明的一個實施方式的半導體裝置包括：基板(未圖示)上的絕緣體212、絕緣體212上的絕緣體214、絕緣體214上的電晶體200、電晶體200上的絕緣體280、絕緣體280上的絕緣體282、絕緣體282上的絕緣體283。絕緣體212、絕緣體214、絕緣體280、絕緣體282及 絕緣體283被用作層間膜。另外，該半導體裝置還包括與電晶體200所包括的導電體242(導電體242a、導電體242b)電連接且被用作插頭的導電體240(導電體240a及導電體240b)。此外，還包括與被用作插頭的導電體240的側面接觸的絕緣體241(絕緣體241a及絕緣體241b)。另外，在絕緣體283上及導電體240上設置與導電體240電連接且被用作佈線的導電體246(導電體246a及導電體246b)。另外，導電體246上及絕緣體283上設置絕緣體286。
以絕緣體280、絕緣體282、絕緣體283以及電晶體200所包括的絕緣體271a及絕緣體272的開口的內壁接觸的方式設置絕緣體241a，以絕緣體241a的側面接觸的方式設置導電體240a的第一導電體，其內側設置導電體240a的第二導電體。此外，以與絕緣體271b、絕緣體272、絕緣體280、絕緣體282及絕緣體283的開口的內壁接觸的方式設置絕緣體241b，以與絕緣體241b的側面接觸的方式設置導電體240b的第一導電體，並且在其內側設置導電體240b的第二導電體。在此，導電體240的頂面的高度與重疊於導電體246的區域的絕緣體283的頂面的高度可以大致對齊。另外，在電晶體200中，層疊有導電體240的第一導電體與導電體240的第二導電體，但是本發明不侷限於此。例如，導電體240也可以具有單層結構或者三層以上的疊層結構。另外，在結構體具有疊層結構的情況下，有時按形成順序賦予序數以進行區別。
[電晶體200]
如圖1A至圖1D所示，電晶體200包括：絕緣體214上的絕緣體216；以埋入絕緣體214或絕緣體216的方式配置的導電體205(導電體205a及導電體205b)；絕緣體216上及導電體205上的絕緣體222；絕緣體222上的絕緣體224；絕緣體224上的氧化物230a；氧化物230a上的氧化物230b；氧化物230b上的氧化物243(氧化物243a及氧化物243b)及氧化物230c；氧化物243a上的導電體242a；導電體242a上的絕緣體271a；氧化物243b上的導電體242b；導電體242b上的絕緣體271b；氧化物230c上的氧化物230d；氧化物230d上的絕緣體250；位於絕緣體250上且與氧化物230c的一部分重疊的導電體260(導電體260a及導電體260b)；以及與絕緣體224的一部分、氧化物230a的側面、氧化物230b的側面、氧化物243a的側面、導電體242a的側面、絕緣體271a的側面、絕緣體271a的頂面、絕緣體271a的頂面、絕緣體271b的側面及導電體242b的側面接觸的絕緣體272。另外，氧化物230c與氧化物243a的側面、氧化物243b的側面、導電體242a的側面、導電體242b的側面、絕緣體271a的側面、絕緣體271b的側面及絕緣體272的側面接觸。在此，如圖1B及圖1C所示，導電體260的頂面與絕緣體250的頂面、氧化物230d的頂面及氧化物230c的頂面大致對齊。另外，絕緣體282與導電體260、絕緣體250、氧化物230d、氧化物230c及絕緣體280的各頂面接觸。
以下，有時將絕緣體271a和絕緣體271b統稱 為絕緣體271。
在絕緣體280設置到達氧化物230b的開口。該開口內配置有氧化物230d、氧化物230c、絕緣體250及導電體260。另外，在電晶體200的通道長度方向上，導電體242a及氧化物243a與導電體242b及氧化物243b間設置有導電體260、絕緣體250、氧化物230d及氧化物230c。絕緣體250具有與導電體260的側面接觸的區域及與導電體260的底面接觸的區域。另外，在與氧化物230b重疊的區域中，氧化物230c具有與氧化物230b接觸的區域、隔著氧化物230d及絕緣體250與導電體260的側面重疊的區域、隔著氧化物230d及絕緣體250與導電體260的底面重疊的區域。
氧化物230較佳為包括配置在絕緣體224上的氧化物230a、配置在氧化物230a上的氧化物230b、配置在氧化物230b上且其至少一部分接觸於氧化物230b的氧化物230c、配置在氧化物230c上的氧化物230d。藉由在氧化物230b的下方設置氧化物230a，可以抑制雜質從形成在氧化物230a的下方的結構物向氧化物230b擴散。另外，藉由在氧化物230c的上方設置氧化物230d，可以抑制雜質從形成在氧化物230d的上方的結構物向氧化物230c擴散。
注意，在電晶體200中氧化物230具有氧化物230a、氧化物230b、氧化物230c與氧化物230d的四層疊層結構，但是本發明不侷限於此。例如，可以採用氧化物230b的單層、氧化物230a與氧化物230b的兩層結構、氧化物230b與氧化物230c的兩層結構、氧化物230a、氧化物 230b與氧化物230c的三層結構或者五層以上的疊層結構，氧化物230a、氧化物230b、氧化物230c及氧化物230d也可以各自具有疊層結構。
導電體260被用作第一閘極(也稱為頂閘極)電極，導電體205被用作第二閘極(也稱為背閘極)電極。另外，絕緣體250被用作第一閘極絕緣體，絕緣體224被用作第二閘極絕緣體。另外，導電體242a被用作源極和汲極中的一方，導電體242b被用作源極和汲極中的另一方。另外，氧化物230的與導電體260重疊的區域的至少一部分被用作通道形成區域。
在電晶體200中，作為包括通道形成區域的氧化物230(氧化物230a、氧化物230b、氧化物230c及氧化物230d)較佳為使用能用作半導體的金屬氧化物(以下，也稱為氧化物半導體)。
另外，能用作半導體的金屬氧化物的能帶間隙為2eV以上，較佳為2.5eV以上。如此，藉由使用能帶間隙大的金屬氧化物，可以減少電晶體的關態電流(off-state current)。
作為氧化物230，例如較佳為使用包含銦、元素M及鋅的In-M-Zn氧化物(元素M為選自鋁、鎵、釔、錫、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種)等的金屬氧化物。另外，作為氧化物230也可以使用In-Ga氧化物、In-Zn氧化物、銦氧化物。
在此，較佳的是，用於氧化物230b或氧化物230c的金屬氧化物中的相對於元素M的In的原子個數比大於用於氧化物230a或氧化物230d的金屬氧化物中的相對於元素M的In的原子個數比。
如此，藉由在氧化物230b或氧化物230c的下方配置氧化物230a，可以抑制雜質及氧從形成在氧化物230a的下方的結構物向氧化物230b或氧化物230c擴散。
另外，藉由在氧化物230b或氧化物230c上配置氧化物230d，可以抑制雜質從形成在氧化物230d的上方的結構物向氧化物230b或氧化物230c擴散。另外，藉由在氧化物230b或氧化物230c上配置氧化物230d，可以抑制氧從氧化物230b或氧化物230c向上方擴散。
另外，氧化物230a至氧化物230d除了氧以外還包含共同元素(作為主要成分)，所以可以降低氧化物230a、氧化物230b、氧化物230c及氧化物230d的各介面的缺陷態密度。此時，載子的主要路徑為氧化物230b、氧化物230c或其附近，例如氧化物230b與氧化物230c的介面。可以降低氧化物230b與氧化物230c的介面的缺陷態密度，所以介面散射給載子傳導帶來的影響小，因此可以得到高通態電流。
氧化物230b及氧化物230c較佳為都具有結晶性。尤其是，作為氧化物230b及氧化物230c較佳為使用CAAC-OS(c-axis aligned crystalline oxide semiconductor：c軸配向結晶氧化物半導體)。另外，氧化物230d也可以具 有結晶性。
CAAC-OS具有c軸配向性，其多個奈米晶在a-b面方向上連結而結晶結構具有畸變。畸變是指在多個奈米晶連結的區域中晶格排列一致的區域與其他晶格排列一致的區域之間的晶格排列的方向變化的部分。
奈米晶基本上為六角形，但是不侷限於正六角形，有時為非正六角形。另外，奈米晶有時在畸變中具有五角形或七角形等晶格排列。另外，在CAAC-OS中，即使在畸變附近也觀察不到明確的晶界(grain boundary)。亦即，可知由於晶格排列畸變，可抑制晶界的形成。這是由於CAAC-OS因為a-b面方向上的氧原子排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等而能夠包容畸變。
注意，確認到的明確的晶界(grain boundary)的晶體結構被稱為所謂的多晶(polycrystal)。晶界主要為再結合，載子被俘獲而電晶體的通態電流下降或電場效移動率下降的可能性提高。因此，觀察不到明確的晶界的CAAC-OS是在電晶體的半導體層具有適當的結晶結構的結晶性氧化物之一種。為了構成CAAC-OS，較佳為採用包含Zn的結構。例如，In-Zn氧化物及In-Ga-Zn氧化物與In氧化物相比抑制結界的發生，所以是較佳的。
CAAC-OS有具有層狀結晶結構(也稱為層狀結構)的傾向，在該層狀結晶結構中層疊有包含銦及氧的層(下面稱為In層)和包含元素M、鋅及氧的層(下面稱為 (M，Zn)層)。另外，銦和元素M彼此可以取代，在用銦取代(M，Zn)層中的元素M的情況下，也可以將該層表示為(In，M，Zn)層。另外，在用元素M取代In層中的銦的情況下，也可以將該層表示為(In，M)層。
如上所述，CAAC-OS具有結晶性高的緻密結構且是雜質、缺陷(氧空位Vo等)少的金屬氧化物。尤其是，藉由在形成金屬氧化物後以金屬氧化物不被多晶化的溫度(例如，400℃以上且600℃以下)進行加熱處理，可以使CAAC-OS具有結晶性更高的緻密結構。如此，藉由進一步提高CAAC-OS的密度，可以進一步降低該CAAC-OS中的雜質或氧的擴散。
另一方面，在CAAC-OS中不容易觀察明確的晶界，因此不容易發生起因於晶界的電子移動率的下降。因此，包含CAAC-OS的金屬氧化物的物理性質穩定。因此，具有CAAC-OS的金屬氧化物具有耐熱性及高可靠性。
另外，在從電晶體的通道長度的剖面看時，較佳的是，氧化物230b設置有槽部且氧化物230c埋入於該槽部。此時，氧化物230c以覆蓋該槽部的內壁(側壁及底面)的方式配置。另外，氧化物230c的膜厚度較佳為與該槽部的深度大致相同。
藉由採用上述結構，即使在形成用於埋入導電體260等的開口時相當於開口底部的氧化物230b的表面上形成有損傷區域，也可以去除該損傷區域。由此，可以抑制起因於損傷區域的電晶體200的電特性的不良。
在圖1等中，埋入有導電體260等的開口(包括氧化物230b的槽部)的側面與氧化物230b的被形成面大致垂直，但是本實施方式不侷限於此。例如，該開口的底部也可以為具有平緩曲面的U字型形狀。另外，例如，該開口的側面也可以傾斜於氧化物230b的被形成面。
另外，如圖1C所示，在從電晶體200的通道寬度的剖面看時，也可以在氧化物230b的側面與氧化物230b的頂面之間具有彎曲面。就是說，該側面的端部和該頂面的端部也可以彎曲(以下，也稱為圓形)。
上述彎曲面的曲率半徑較佳為大於0nm且小於與導電體242重疊的區域的氧化物230b的膜厚度或者小於不具有上述彎曲面的區域的一半長度。明確而言，上述彎曲面的曲率半徑大於0nm且為20nm以下，較佳為1nm以上且15nm以下，更佳為2nm以上且10nm以下。藉由採用上述形狀，可以提高在後面製程中形成的絕緣體250及導電體260的該槽部的覆蓋性。另外，也可以防止不具有上述彎曲面的區域的長度減小而抑制電晶體200的通態電流、移動率的下降。由此，可以提供一種具有良好電特性的半導體裝置。
氧化物230較佳為具有化學組成互不相同的多個氧化物層的疊層結構。明確而言，用於氧化物230a的金屬氧化物中的相對於主要成分的金屬元素的元素M的原子數比較佳為大於用於氧化物230b的金屬氧化物中的相對於主要成分的金屬元素的元素M的原子數比。另外，用於 氧化物230a的金屬氧化物中的相對於In的元素M的原子個數比較佳為大於用於氧化物230b的金屬氧化物中的相對於In的元素M的原子個數比。另外，用於氧化物230b的金屬氧化物中的相對於元素M的In的原子個數比較佳為大於用於氧化物230a的金屬氧化物中的相對於元素M的In的原子個數比。
注意，為了使氧化物230c成為載子的主要路徑，較佳的是，氧化物230c中的相對於主要成分的金屬元素的銦的原子個數比大於氧化物230b中的相對於主要成分的金屬元素的銦的原子個數比。藉由將銦的含量多的金屬氧化物用於通道形成區域，可以增大電晶體的通態電流。因此，藉由使氧化物230c中的相對於主要成分的金屬元素的銦的原子個數比大於氧化物230b中的相對於主要成分的金屬元素的銦的原子個數比，可以使氧化物230c成為載子的主要路徑。
另外，較佳的是，氧化物230c的導帶底比氧化物230a及氧化物230b的導帶底更遠離於真空能階。換言之，氧化物230c的電子親和力較佳為大於氧化物230a及氧化物230b的電子親和力。此時，載子的主要路徑成為氧化物230c。
作為評價電晶體的可靠性的參數，例如可以舉出藉由電晶體的+GBT(Gate Bias Temperature：閘極偏壓溫度)應力測試測得的漂移電壓(Vsh)。漂移電壓(Vsh)定義為：在電晶體的汲極電流(Id)-閘極電壓(Vg)曲線中，曲 線上的傾斜度最大的點的切線與Id=1pA的直線交叉的Vg。另外，Vsh的變化量以△Vsh表示。
在電晶體的+GBT應力測試中，△Vsh有時隨著時間經過向負方向漂移。另外，△Vsh有時示出向負方向和正方向的兩者變動而不向負方向變動的舉動。注意，在本說明書等中，有時將上述舉動稱為+GBT應力測試中的△Vsh的鋸齒形舉動。
藉由作為氧化物230c使用作為主要成分不包含元素M的金屬氧化物或元素M的比例少的金屬氧化物，例如可以降低△Vsh、抑制△Vsh的鋸齒形舉動並提高電晶體的可靠性。
另外，氧化物230b及氧化物230c較佳為具有CAAC-OS等的結晶性的氧化物。CAAC-OS等的具有結晶性的氧化物具有雜質及缺陷(氧空位等)少的結晶性高的緻密結構。因此，可以抑制源極電極或汲極電極從氧化物230b抽出氧。因此，即使進行加熱處理也可以減少從氧化物230b被抽出的氧，所以電晶體200對製程中的高溫度(所謂熱積存；thermal budget)也很穩定。
另外，較佳為作為氧化物230c使用CAAC-OS，並且氧化物230c所包含的結晶的c軸較佳為沿大致垂直於氧化物230c的被形成面或頂面的方向配向。CAAC-OS具有容易將氧向垂直於c軸的方向上移動的性質。因此，可以將氧化物230c所包含的氧高效率地供應到氧化物230b。
氧化物230d較佳為包含構成用於氧化物230c的金屬氧化物的金屬元素中的至少一個，更佳為包含所有該金屬元素。例如，較佳的是，作為氧化物230c使用In-M-Zn氧化物、In-Zn氧化物或銦氧化物，作為氧化物230d使用In-M-Zn氧化物、M-Zn氧化物或元素M的氧化物。由此，可以降低氧化物230c與氧化物230d的介面的缺陷態密度。
較佳的是，使氧化物230d的導帶底比氧化物230c的導帶底更接近於真空能階。換言之，氧化物230d的電子親和力較佳為小於氧化物230c的電子親和力。在此情況下，氧化物230d較佳為使用可用於氧化物230a或氧化物230b的金屬氧化物。此時，載子的主要路徑成為氧化物230c。
另外，氧化物230d較佳為比氧化物230c抑制氧的擴散或透過的金屬氧化物。藉由在絕緣體250與氧化物230c之間設置氧化物230d，可以防止絕緣體280所包含的氧擴散到絕緣體250。由此，該氧可以藉由氧化物230c高效地供應到氧化物230b。
另外，當用於氧化物230d的金屬氧化物中的相對於主要成分的金屬元素的In的原子數比小於用於氧化物230c的金屬氧化物中的相對於主要成分的金屬元素的In的原子數比時，可以抑制In擴散到絕緣體250一側。由於絕緣體250被用作閘極絕緣體，因此在In進入絕緣體250等的情況下導致電晶體的特性不良。因此，藉由在氧化物 230c與絕緣體250之間設置氧化物230d，可以提供一種可靠性高的半導體裝置。
在此，在氧化物230a、氧化物230b、氧化物230c及氧化物230d的接合部中，導帶底平緩地變化。換言之，也可以將上述情況表達為氧化物230a、氧化物230b、氧化物230c及氧化物230d的接合部的導帶底連續地變化或者連續地接合。為此，較佳為降低形成在氧化物230a與氧化物230b的介面、氧化物230b與氧化物230c的介面以及氧化物230c與氧化物230d的介面的混合層的缺陷態密度。
明確而言，藉由使氧化物230a與氧化物230b、氧化物230b與氧化物230c以及氧化物230c與氧化物230d除了包含氧之外還包含共同元素作為主要成分，可以形成缺陷態密度低的混合層。例如，在氧化物230b為In-M-Zn氧化物的情況下，作為氧化物230a、氧化物230c及氧化物230d也可以使用In-M-Zn氧化物、M-Zn氧化物、元素M的氧化物、In-Zn氧化物、銦氧化物等。
明確而言，作為氧化物230a使用In：M：Zn=1：3：4[原子個數比]或其附近的組成或者In：M：Zn=1：1：0.5[原子個數比]或其附近的組成的金屬氧化物，即可。另外，作為氧化物230b，使用In：M：Zn=1：1：1[原子個數比]或其附近的組成、或者In：M：Zn=4：2：3[原子個數比]或其附近的組成的金屬氧化物，即可。另外，作為氧化物230c，使用In：M：Zn=4：2：3[原子個數比]或其附近的組成、In：M：Zn=5：1：3[原子個數比] 或其附近的組成、或者In：M：Zn=10：1：3[原子個數比]或其附近的組成的金屬氧化物，或者銦氧化物即可。注意，附近的組成包括所希望的原子個數比的±30%的範圍。另外，作為元素M較佳為使用鎵。另外，作為氧化物230d，使用In：M：Zn=1：3：4[原子個數比]或其附近的組成、M：Zn=2：1[原子個數比]或其附近的組成、M：Zn=2：5[原子個數比]或其附近的組成的金屬氧化物、或者元素M的氧化物，即可。
另外，在藉由濺射法形成金屬氧化物時，上述原子個數比不侷限於所形成的金屬氧化物的原子個數比，而也可以是用於金屬氧化物的形成的濺射靶材的原子個數比。
藉由作為氧化物230a、氧化物230b、氧化物230c及氧化物230d採用上述結構，可以降低氧化物230a與氧化物230b的介面、氧化物230b與氧化物230c的介面及氧化物230c與氧化物230d的介面的缺陷態密度。因此，介面散射給載子傳導帶來的影響減少，從而電晶體200可以得到大通態電流及高頻率特性。
注意，氧化物230c也可以設置在每個電晶體200中。換言之，電晶體200的氧化物230c也可以不接觸於與該電晶體200相鄰的電晶體200的氧化物230c。另外，也可以將電晶體200的氧化物230c和相鄰於該電晶體200的電晶體200的氧化物230c分離。換言之，氧化物230c也可以不配置在電晶體200和相鄰於該電晶體200的電晶體200之 間。
在多個電晶體200配置在通道寬度方向上的半導體裝置具有上述結構時，在電晶體200中分別獨立地設置氧化物230c。因此，可以抑制電晶體200和相鄰於該電晶體200的電晶體200之間產生寄生電晶體而可以抑制產生上述洩漏路徑。因此，可以提供一種具有良好電特性且可以實現微型化或高積體化的半導體裝置。
例如，當將在電晶體200的通道寬度方向上彼此相對的電晶體200的氧化物230c的側端部和相鄰於該電晶體200的電晶體200的氧化物230c的側端部之距離表示為L1時，將L1設定為大於0nm。另外，當將在電晶體200的通道寬度方向上彼此相對的電晶體200的氧化物230a的側端部和相鄰於該電晶體200的電晶體200的氧化物230a的側端部之距離表示為L2時，相對於L2的L1的比(L1/L2)的值較佳為大於0且小於1，更佳為0.1以上且0.9以下，進一步較佳為0.2以上且0.8以下。另外，L2也可以為彼此相對的電晶體200的氧化物230b的側端部和相鄰於電晶體200的電晶體200的氧化物230b的側端部之距離。
藉由減小上述相對於L2的L1的比(L1/L2)，即使在電晶體200和相鄰於該電晶體200的電晶體200之間的不設置氧化物230c的區域產生錯位，也可以將電晶體200的氧化物230c和相鄰於該電晶體200的電晶體200的氧化物230c分離。
另外，藉由增大上述相對於L2的L1的比 (L1/L2)，即使減小電晶體200和相鄰於該電晶體200的電晶體200之間的間隔，也可以確保最小特徵尺寸的寬度，可以使半導體裝置進一步微型化或高積體化。
注意，導電體260、絕緣體250都在相鄰的電晶體200間共同使用。換言之，電晶體200的導電體260具有與該電晶體200相鄰的電晶體200的導電體260連續地設置的區域。另外，電晶體200的絕緣體250具有與該電晶體200相鄰的電晶體200的絕緣體250連續地設置的區域。
另外，藉由採用上述結構，氧化物230d在電晶體200和相鄰於該電晶體200的電晶體200之間具有接觸於絕緣體224的區域。電晶體200的氧化物230c及氧化物230d也可以與相鄰於該電晶體200的電晶體200的氧化物230c及氧化物230d彼此分離。
絕緣體212、絕緣體214、絕緣體271、絕緣體272、絕緣體282、絕緣體283及絕緣體286較佳為被用作抑制水、氫等雜質從基板一側或電晶體200的上方擴散到電晶體200的阻擋絕緣膜。因此，絕緣體212、絕緣體214、絕緣體271、絕緣體272、絕緣體282、絕緣體283及絕緣體286較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、銅原子等雜質的擴散的功能(不容易使上述雜質透過)的絕緣材料。另外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能(不容易使上述氧透過)的絕緣材料。
另外，在本說明書中，阻擋絕緣膜是指具有阻擋性的絕緣膜。注意，在本說明書中，阻擋性是指抑制所對應的物質的擴散的功能(也可以說透過性低)。或者，阻擋性是指具有俘獲或固定對應的物質(也稱為吸雜)的功能。
例如，較佳的是，作為絕緣體212、絕緣體283及絕緣體286使用氮化矽等，作為絕緣體214、絕緣體271、絕緣體272及絕緣體282使用氧化鋁等。由此，可以抑制水、氫等雜質經過絕緣體212及絕緣體214從基板一側擴散到電晶體200一側。或者，可以抑制絕緣體224等中的氧透過絕緣體212及絕緣體214擴散至基板一側。另外，可以抑制水、氫等的雜質從絕緣體280、導電體246等向氧化物230擴散。如此，較佳為採用由具有抑制水、氫等雜質及氧的擴散的功能的絕緣體212、絕緣體214、絕緣體271、絕緣體272、絕緣體282及絕緣體283圍繞電晶體200的結構。
另外，有時較佳為降低絕緣體212、絕緣體283及絕緣體286的電阻率。例如，藉由使絕緣體212、絕緣體283及絕緣體286的電阻率約為1×1013Ωcm，在半導體裝置製程的利用電漿等的處理中，有時絕緣體212、絕緣體283及絕緣體286可以緩和導電體205、導電體242、導電體260或導電體246的電荷積聚。絕緣體212、絕緣體283及絕緣體286的電阻率為1×1010Ωcm以上且1×1015Ωcm以下。
此外，絕緣體216及絕緣體280的介電常數較 佳為比絕緣體214低。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。例如，作為絕緣體216及絕緣體280，適當地使用氧化矽、氧氮化矽、氮氧化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽或具有空孔的氧化矽等。
另外，絕緣體212、絕緣體214及絕緣體216較佳為利用濺射法形成。藉由濺射法形成的絕緣體212、絕緣體214及絕緣體216的膜中的氫濃度低，所以是較佳的。另外，絕緣體212、絕緣體214及絕緣體216較佳為以不暴露於大氣環境的方式連續形成。藉由不暴露於大氣的方式形成，可以防止來自大氣環境的雜質或水分附著於絕緣體212、絕緣體214及絕緣體216上，從而可以保持絕緣體212與絕緣體214的介面及介面附近以及絕緣體214與絕緣體216的介面及介面附近的清潔，所以是較佳的。在後面說明能夠連續地進行成膜的裝置。
導電體205有時被用作第二閘極電極。在此情況下，藉由獨立地改變供應到導電體205的電位而不使其與供應到導電體260的電位聯動，可以控制電晶體200的臨界電壓(Vth)。尤其是，藉由對導電體205供應負電位，可以使電晶體200的Vth更大且可以減小關態電流。因此，與不對導電體205施加負電位時相比，在對導電體205施加負電位的情況下，可以減小對導電體260供應的電位為0V時的汲極電流。
導電體205以與氧化物230及導電體260重疊 的方式配置。另外，導電體205較佳為以填埋於絕緣體214或絕緣體216中的方式設置。
另外，如圖1A所示，導電體205較佳為比氧化物230a及氧化物230b中的不與導電體242a及導電體242b重疊的區域大。尤其是，如圖1C所示，導電體205較佳為延伸到氧化物230a及氧化物230b的通道寬度方向的側面的外側的區域。就是說，較佳為在氧化物230a及氧化物230b的通道寬度方向的側面的外側，導電體205和導電體260隔著絕緣體重疊。藉由具有上述結構，可以由被用作第一閘極電極的導電體260的電場和被用作第二閘極電極的導電體205的電場電圍繞氧化物230的通道形成區域。在本說明書中，將由第一閘極電極及第二閘極電極的電場電圍繞通道形成區域的電晶體的結構稱為surrounded channel(S-channel：圍繞通道)結構。
在本說明書等中，S-channel結構的電晶體是指由一對閘極電極中的一方及另一方的電場電圍繞通道形成區域的電晶體的結構。此外，本說明書等中公開的S-channel結構與Fin型結構及平面型結構不同。藉由採用S-channel結構，可以實現對短通道效應的耐性得到提高的電晶體，換言之，可以實現不容易發生短通道效應的電晶體。
此外，如圖1C所示，將導電體205延伸來用作佈線。但是，本發明不侷限於此，也可以在導電體205下設置被用作佈線的導電體。此外，不一定需要在每一個 電晶體中設置一個導電體205。例如，在多個電晶體中可以共同使用導電體205。
另外，在電晶體200中，導電體205層疊有導電體205a與導電體205b，但是本發明不侷限於此。例如，導電體205也可以具有單層結構或者三層以上的疊層結構。另外，在結構體具有疊層結構的情況下，有時按形成順序賦予序數以進行區別。
在此，作為導電體205a，較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、銅原子等雜質的擴散的功能的導電材料。另外，較佳為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能的導電材料。
藉由作為導電體205a使用具有抑制氧擴散的功能的導電材料，可以抑制導電體205b被氧化而導電率降低。作為具有抑制氧的擴散的功能的導電材料，例如，較佳為使用鉭、氮化鉭、釕、氧化釕等。由此，作為導電體205a可以採用上述導電材料的單層或疊層。例如，導電體205a可以具有鉭、氮化鉭、釕或氧化釕與鈦或氮化鈦的疊層結構。
作為導電體205b，較佳為使用以鎢、銅或鋁為主要成分的導電材料。在圖式中，導電體205b具有單層結構，但是也可以具有疊層結構，例如，可以採用鈦或氮化鈦和上述導電材料的疊層結構。
絕緣體222及絕緣體224被用作閘極絕緣體。
絕緣體222較佳為具有抑制氫(例如，氫原子、氫分子等中的至少一個)的擴散的功能。此外，絕緣體222較佳為具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能。例如，與絕緣體224相比，絕緣體222較佳為具有抑制氫和氧中的一者或兩者的擴散的功能。
絕緣體222較佳為使用包含鋁和鉿中的一者或兩者的氧化物的絕緣體。作為該絕緣體，較佳為使用氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。當使用這種材料形成絕緣體222時，絕緣體222被用作抑制氧從氧化物230釋放到基板一側或氫等雜質從電晶體200的周圍部擴散到氧化物230的層。因此，藉由設置絕緣體222，可以抑制氫等雜質擴散到電晶體200的內側，而可以抑制在氧化物230中生成氧空位。另外，可以抑制導電體205與絕緣體224或氧化物230所包含的氧起反應。
另外，例如也可以對上述絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔、氧化鋯。或者，也可以對上述絕緣體進行氮化處理。此外，絕緣體222還可以在上述絕緣體上層疊有氧化矽、氧氮化矽或氮化矽。
此外，作為絕緣體222，例如也可以以單層或疊層使用包含氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3)、(Ba，Sr)TiO3(BST)等所謂的high-k材料的絕緣體。當進行電晶體的微型化及高積體 化時，由於閘極絕緣體的薄膜化，有時發生洩漏電流等的問題。藉由作為被用作閘極絕緣體的絕緣體使用high-k材料，可以在保持物理厚度的同時降低電晶體工作時的閘極電位。
在此，在與氧化物230接觸的絕緣體224中，較佳為藉由加熱使氧脫離。例如，作為絕緣體224適當地使用氧化矽、氧氮化矽等，即可。藉由以與氧化物230接觸的方式設置包含氧的絕緣體，可以減少氧化物230中的氧空位，從而可以提高電晶體200的可靠性。
明確而言，作為絕緣體224較佳為使用藉由加熱使一部分氧脫離的氧化物材料，亦即具有過量氧區域的絕緣體材料。藉由加熱使氧脫離的氧化物是指在TDS(Thermal Desorption Spectroscopy：熱脫附譜)分析中的氧分子的脫離量為1.0×1018molecules/cm3以上，較佳為1.0×1019molecules/cm3以上，進一步較佳為2.0×1019molecules/cm3以上，或者3.0×1020molecules/cm3以上的氧化物膜。進行上述TDS分析時的膜的表面溫度較佳為在100℃以上且700℃以下，或者100℃以上且400℃以下的範圍內。
另外，也可以以彼此接觸的方式對上述具有過量氧區域的絕緣體和氧化物230進行加熱處理、微波處理和RF處理中的任一個或多個處理。藉由進行該處理，可以去除氧化物230中的水或氫。例如，在氧化物230中，發生氫進入氧空位而成的缺陷(VOH)的鍵合被切斷的反應， 換言之發生“VOH→VO+H”的反應，來實現脫氫化。在此產生的一部分氫有時鍵合於氧而作為H2O從氧化物230或氧化物230附近的絕緣體去除。另外，一部分氫有時擴散到導電體242或被導電體242俘獲(也稱為吸雜)。
另外，上述微波處理例如較佳為使用產生高密度電漿的功率的裝置或對基板一側施加RF的功率的裝置。例如，藉由使用包含氧的氣體並使用高密度電漿，可以生成高密度的氧自由基，並且藉由對基板一側施加RF，可以將由高密度電漿生成的氧自由基高效地引入氧化物230或氧化物230附近的絕緣體中。另外，在上述微波處理中，壓力為133Pa以上，較佳為200Pa以上，更佳為400Pa以上即可。另外，作為向進行微波處理的裝置內導入的氣體例如使用氧及氬，並且該微波處理在氧流量比(O2/(O2+Ar))為50%以下，較佳為10%以上且30%以下的條件下進行。
另外，在電晶體200的製造工程中，加熱處理較佳為在氧化物230的表面露出的狀態下進行。該加熱處理例如較佳為以100℃以上且600℃以下，更佳為以350℃以上且400℃以下進行。加熱處理在氮氣體或惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。例如，較佳為在氧氛圍下進行加熱處理。由此，對氧化物230供應氧，從而可以減少氧空位(VO)。加熱處理也可以在減壓狀態下進行。或者，加熱處理也可以在氮氣體或惰性氣體氛圍下進行加熱處理，然後 為了填補脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行加熱處理。或者，也可以在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行加熱處理之後，在氮氣體或惰性氣體氛圍下連續進行加熱處理。
藉由對氧化物230進行加氧化處理，可以使所供應的氧填補氧化物230中的氧空位，換言之可以促進“VO+O→null”的反應。再者，在所供應的氧與留在氧化物230中的氫起反應時，可以去除該氫作為H2O。由此，可以抑制留在氧化物230中的氫與氧空位再結合而形成VOH。
此外，絕緣體222及絕緣體224也可以具有兩層以上的疊層結構。此時，不侷限於使用相同材料構成的疊層結構，也可以是使用不同材料形成的疊層結構。
氧化物243(氧化物243a及氧化物243b)也可以設置在氧化物230b上。
氧化物243(氧化物243a及氧化物243b)較佳為具有抑制氧透過的功能。藉由在被用作源極電極或汲極電極的導電體242與氧化物230b之間配置具有抑制氧的透過的功能的氧化物243，導電體242與氧化物230b之間的電阻被減少，所以是較佳的。藉由採用這樣的結構，可以提高電晶體200的電特性及電晶體200的可靠性。另外，在能夠充分降低導電體242與氧化物230b間的電阻的情況下，也可以不設置氧化物243。
作為氧化物243也可以使用包含元素M的金屬氧化物。尤其是，作為元素M較佳為使用鋁、鎵、釔或錫。氧化物243的元素M的濃度較佳為比氧化物230b高。此外，作為氧化物243也可以使用氧化鎵。另外，作為氧化物243也可以使用In-M-Zn氧化物等金屬氧化物。明確而言，用於氧化物243的金屬氧化物中的相對於In的元素M的原子個數比較佳為大於用於氧化物230b的金屬氧化物中的相對於In的元素M的原子個數比。此外，氧化物243的厚度較佳為0.5nm以上且5nm以下，更佳為1nm以上且3nm以下，進一步較佳為1nm以上且2nm以下。另外，氧化物243較佳為具有結晶性。在氧化物243具有結晶性的情況下，可以有效地抑制氧化物230中的氧的釋放。例如，在氧化物243具有六方晶等結晶結構的情況下，有時可以抑制氧化物230中的氧的釋放。
注意，成為氧化物230a的氧化膜、成為氧化物230b的氧化膜及成為氧化物243的氧化膜較佳為以不暴露於大氣環境的方式連續地形成。藉由以不暴露於大氣的方式形成，可以防止大氣環境中的雜質或水分附著到成為氧化物230a的氧化膜、成為氧化物230b的氧化膜及成為氧化物243的氧化膜上，由此可以保持成為氧化物230a的氧化膜與成為氧化物230b的氧化膜的介面及介面附近以及成為氧化物230b的氧化膜與成為氧化物243的氧化膜的介面及介面附近的清潔，所以是較佳的。在後面說明能夠連續地進行成膜的裝置。
導電體242a設置在氧化物243a上，導電體242b設置在氧化物243b上。導電體242a及導電體242b分別用作電晶體200的源極電極或汲極電極。
作為導電體242(導電體242a及導電體242b)，例如較佳為使用包含鉭的氮化物、包含鈦的氮化物、包含鉬的氮化物、包含鎢的氮化物、包含鉭及鋁的氮化物、包含鈦及鋁的氮化物等。在本發明的一個實施方式中，尤其較佳為採用包含鉭的氮化物。此外，例如也可以使用氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物等。這些材料是不容易被氧化的導電材料或者即使吸收氧也維持導電性的材料，所以是較佳的。
在不設置氧化物243時，導電體242與氧化物230b或氧化物230c接觸，所以有時氧化物230b或氧化物230c中的氧向導電體242擴散而導電體242被氧化。當導電體242被氧化時，導電體242的導電率下降的可能性高。注意，也可以將氧化物230b或氧化物230c中的氧擴散到導電體242的情況稱為導電體242吸收氧化物230b或氧化物230c中的氧。
另外，在氧化物230b或氧化物230c中的氧向導電體242a及導電體242b擴散時，有時在導電體242a與氧化物230b間以及導電體242b與氧化物230b間或者在導電體242a與氧化物230c間以及導電體242b與氧化物230c間形成層。該層由於其氧含量比導電體242a或導電體242b多，因此可以估計具有絕緣性。此時，導電體242a或導電體 242b、該層、氧化物230b或氧化物230c的三層結構可以看作由金屬-絕緣體-半導體形成的三層結構，也可以看作MIS(Metal-Insulator-Semiconductor)結構或以MIS結構為主的二極體接合結構。
注意，有時包含在氧化物230b、氧化物230c等中的氫擴散到導電體242a或導電體242b。尤其是，藉由作為導電體242a及導電體242b使用包含鉭的氮化物，有時包含在氧化物230b、氧化物230c等中的氫容易擴散到導電體242a或導電體242b，該擴散的氫與導電體242a或導電體242b所包含的氮鍵合。也就是說，有時包含在氧化物230b、氧化物230c等中的氫被導電體242a或導電體242b吸收。
另外，有時在導電體242的側面和導電體242的頂面之間具有彎曲面。就是說，側面的端部和頂面的端部有時彎曲。例如，在該彎曲面在導電體242的端部具有3nm以上且10nm以下，更佳為5nm以上且6nm以下的曲率半徑。當端部不具有角部時，可以提高後面的成膜製程中的膜的覆蓋性。
絕緣體272以覆蓋氧化物230a、氧化物230b、氧化物243、導電體242、絕緣體271的側面的方式設置，較佳為具有至少對氧具有阻擋性的功能的絕緣膜。因此，絕緣體272較佳為具有抑制氧擴散的功能。例如，絕緣體272較佳為具有與絕緣體280相比進一步抑制氧的擴散的功能。作為絕緣體272例如較佳為形成包含鋁和鉿中 的一者或兩者的氧化物的絕緣體。
尤其是，絕緣體272較佳為藉由偏壓濺射法在含氧氛圍下形成氧化鋁或氧化鉿。偏壓濺射法是一邊對基板施加RF功率一邊進行濺射的方法。藉由對基板施加RF功率，基板的電位相對於電漿電位成為負電位(稱為偏置電位)，電漿中的+離子被該偏置電位加速而注入到基板。偏置電位可以根據施加到基板的RF功率的大小控制。
由此，藉由偏壓濺射法在含氧氛圍下形成氧化鋁或氧化鉿可以對絕緣體224注入氧。另外，藉由調整施加到基板的RF功率可以控制注入到絕緣體224的氧量，所以可以使注入到絕緣體224的氧量最佳化。
另外，絕緣體271以接觸於導電體242的頂面的方式設置，與絕緣體272同樣地具有至少對氧具有阻擋性的功能的絕緣膜。因此，絕緣體271較佳為具有抑制氧擴散的功能。例如，絕緣體271較佳為具有與絕緣體280相比進一步抑制氧的擴散的功能。絕緣體271較佳為使用包含鋁和鉿中的一者或兩者的氧化物的絕緣體。另外，作為絕緣體271例如使用包含氮化矽的絕緣體即可。
藉由設置上述絕緣體271及絕緣體272，可以將氧化物230a、氧化物230b、氧化物243及導電體242與絕緣體280隔開。因此，可以抑制氧從絕緣體280直接擴散到氧化物230a、氧化物230b、氧化物243及導電體242。由此，可以防止過量氧供應到氧化物230的源極區域及汲極區域而源極區域及汲極區域的載子濃度降低。另外，可以 防止導電體242過度地被氧化而使電阻率增大，由此可以抑制通態電流降低。
絕緣體250被用作閘極絕緣體。絕緣體250較佳為以與氧化物230c的頂面接觸的方式配置。絕緣體250可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽等。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。
絕緣體250與絕緣體224同樣地較佳為使用藉由加熱釋放氧的絕緣體形成。藉由作為絕緣體250以與氧化物230c的頂面的方式設置藉由加熱釋放氧的絕緣體，可以有效地對氧化物230b的通道形成區域供應氧而減少氧化物230b中的通道形成區域的氧空位。因此，可以提供抑制電特性變動而實現穩定的電特性並提高了可靠性的電晶體。與絕緣體224同樣，較佳為降低絕緣體250中的水、氫等雜質的濃度。絕緣體250的厚度較佳為1nm以上且20nm以下。
注意，在圖1B及圖1C中示出絕緣體250的結構為單層，但是也可以為兩層以上的疊層結構。在絕緣體250具有兩層的疊層結構時，較佳的是，絕緣體250的下層使用藉由加熱釋放氧的絕緣體形成，並且絕緣體250的上層使用具有抑制氧的擴散的功能的絕緣體形成。藉由具有上述結構，可以抑制包含在絕緣體250的下層的氧擴散到導電體260。換言之，可以抑制對氧化物230供應的氧量的 減少。另外，可以抑制包含在絕緣體250的下層的氧所導致的導電體260的氧化。例如，絕緣體250的下層可以使用可用於上述絕緣體250的材料形成，並且絕緣體250的上層可以使用與絕緣體222相同的材料形成。
注意，在作為絕緣體250的下層使用氧化矽或氧氮化矽等的情況下，作為絕緣體250的上層可以使用相對介電常數高的high-k材料的絕緣材料。藉由使閘極絕緣體具有絕緣體250的下層與絕緣體250的上層的疊層結構，可以形成具有熱穩定性且相對介電常數高的疊層結構。因此，可以在保持閘極絕緣體的物理厚度的同時降低在電晶體工作時施加的閘極電位。另外，可以減少被用作閘極絕緣體的絕緣體的等效氧化物厚度(EOT)。
明確而言，作為絕緣體250的上層可以使用選自鉿、鋁、鎵、釔、鋯、鎢、鈦、鉭、鎳、鍺、鎂等中的一種或兩種以上的金屬氧化物或者可用於氧化物230的金屬氧化物。特別是，較佳為使用包含鋁和鉿中的一者或兩者的氧化物的絕緣體。
此外，也可以在絕緣體250與導電體260之間設置金屬氧化物。該金屬氧化物較佳為抑制氧從絕緣體250擴散到導電體260。藉由設置抑制氧的擴散的金屬氧化物，從絕緣體250擴散到導電體260的氧被抑制。換言之，可以抑制對氧化物230供應的氧量的減少。另外，可以抑制包含在絕緣體250的氧所導致的導電體260的氧化。
注意，上述金屬氧化物較佳為具有第一閘極 電極的一部分的功能。例如，可以將可用於氧化物230的金屬氧化物作為上述金屬氧化物使用。在此情況下，藉由利用濺射法形成導電體260a，可以降低上述金屬氧化物的電阻率而使其成為導電體。上述導電體可以稱為OC(Oxide Conductor)電極。
藉由設置上述金屬氧化物，可以提高電晶體200的通態電流，而無需減少來自導電體260的電場的影響。另外，藉由利用絕緣體250及上述金屬氧化物的物理厚度保持導電體260與氧化物230之間的距離，可以抑制導電體260與氧化物230之間的洩漏電流。另外，藉由設置絕緣體250及上述金屬氧化物的疊層結構，可以容易調節導電體260與氧化物230之間的物理距離及從導電體260施加到氧化物230的電場強度。
導電體260被用作電晶體200的第一閘極電極。導電體260較佳為包括導電體260a以及配置在導電體260a上的導電體260b。例如，較佳為以包圍導電體260b的底面及側面的方式配置導電體260a。另外，如圖1B及圖1C所示，導電體260的頂面與絕緣體250的頂面及氧化物230c的頂面大致一致。雖然在圖1B及圖1C中導電體260具有導電體260a和導電體260b的兩層結構，但是也可以具有單層結構或三層以上的疊層結構。
在此，作為導電體260a，較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子、銅原子等雜質的擴散的功能的導電材料。另外，較佳 為使用具有抑制氧(例如，氧原子、氧分子等中的至少一個)的擴散的功能的導電材料。
此外，當導電體260a具有抑制氧的擴散的功能時，可以抑制絕緣體250所包含的氧使導電體260b氧化而導致導電率的下降。作為具有抑制氧的擴散的功能的導電材料，例如，較佳為使用鉭、氮化鉭、釕、氧化釕等。
另外，由於導電體260還被用作佈線，所以較佳為使用導電性高的導電體。例如，導電體260b可以使用鎢、銅或鋁為主要成分的導電材料。另外，導電體260b可以具有疊層結構，例如可以具有鈦或氮化鈦與上述導電材料的疊層結構。
另外，在電晶體200中，以填埋形成於絕緣體280等的開口的方式自對準地形成導電體260。藉由如此形成導電體260，可以在導電體242a和導電體242b之間的區域中無需對準並確實地配置導電體260。
另外，如圖1C所示，在電晶體200的通道寬度方向上，以絕緣體222的底面為基準，導電體260的導電體260不與氧化物230b重疊的區域的底面的高度較佳為比氧化物230b的底面的高度低。藉由採用被用作閘極電極的導電體260隔著絕緣體250等覆蓋氧化物230b的通道形成區域的側面及頂面的結構，容易使導電體260的電場作用於氧化物230b的通道形成區域整體。由此，可以提高電晶體200的通態電流及頻率特性。以絕緣體222的底面為基準時的氧化物230a及氧化物230b不與導電體260重疊的區域中 的導電體260的底面的高度和氧化物230b的底面的高度之差為0nm以上且100nm以下，較佳為3nm以上且50nm以下，更佳為5nm以上且20nm以下。
絕緣體280設置在絕緣體224、氧化物230、導電體242及絕緣體271上。此外，絕緣體280的頂面也可以被平坦化。
較佳的是，被用作層間膜的絕緣體280的介電常數低。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。絕緣體280例如較佳為使用與絕緣體216相同的材料形成。尤其是，由於氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。特別是，因為氧化矽、氧氮化矽、具有空孔的氧化矽等的材料容易形成包含藉由加熱脫離的氧的區域，所以是較佳的。
另外，較佳為降低絕緣體280中的水、氫等雜質的濃度。此外，較佳的是，絕緣體280的氫濃度低，並且絕緣體280包括氧過量區域或者包含過量氧，例如，可以使用與絕緣體216相同的材料形成。此外，絕緣體280也可以具有層疊上述材料的結構，例如，也可以具有藉由濺射法形成的氧化矽膜及層疊於其上且藉由化學氣相沉積(CVD：Chemical Vapor Deposition)法形成的氧氮化矽膜的疊層結構。另外，也可以在其上方還層疊氮化矽。
絕緣體282或絕緣體283較佳為被用作抑制水、氫等雜質從上方擴散到絕緣體280的阻擋絕緣膜。另外，絕緣體282或絕緣體283較佳為被用作抑制氧透過的阻 擋絕緣膜。作為絕緣體282及絕緣體283，例如使用氧化鋁、氮化矽或氮氧化矽等絕緣體，即可。例如，作為絕緣體282使用對氧具有高阻擋性的氧化鋁，並且作為絕緣體283使用對氫具有高阻擋性的氮化矽即可。
導電體240a及導電體240b較佳為使用以鎢、銅或鋁為主要成分的導電材料。此外，導電體240a及導電體240b也可以具有疊層結構。
當作為導電體240採用疊層結構時，作為與絕緣體283、絕緣體282、絕緣體280及絕緣體271接觸的導電體較佳為使用具有抑制水、氫等雜質的透過的功能的導電材料。例如，較佳為使用鉭、氮化鉭、鈦、氮化鈦、釕、氧化釕等。可以以單層或疊層使用具有抑制水、氫等雜質的透過的功能的導電材料。此外，可以防止包含在絕緣體283的上方的層的水、氫等雜質經過導電體240a及導電體240b混入到氧化物230。
作為絕緣體241a及絕緣體241b，例如使用氮化矽、氧化鋁或氮氧化矽等絕緣體，即可。因為絕緣體241a及絕緣體241b與絕緣體272及絕緣體271接觸地設置，所以可以抑制包含在絕緣體280等中的水、氫等雜質經過導電體240a及導電體240b混入氧化物230。尤其是，氮化矽對氫具有高阻擋性，所以是較佳的。此外，可以防止絕緣體280所包含的氧被導電體240a及導電體240b吸收。
可以以與導電體240a的頂面及導電體240b的頂面接觸的方式配置被用作佈線的導電體246(導電體246a 及導電體246b)。導電體246較佳為使用以鎢、銅或鋁為主要成分的導電材料。另外，該導電體可以具有疊層結構，例如，可以具有鈦或氮化鈦與上述導電材料的疊層結構。此外，該導電體也可以以嵌入絕緣體的開口中的方式形成。
絕緣體286設置在導電體246上及絕緣體283上。由此，導電體246的頂面及導電體246的側面與絕緣體286接觸，導電體246的底面與絕緣體283接觸。也就是說，導電體246可以採用由絕緣體283及絕緣體286包圍的結構。藉由採用這樣結構，可以抑制氧從外部透過而防止導電體246氧化。另外，可以防止水、氫等雜質從導電體246擴散到外部，所以是較佳的。
<半導體裝置的構成材料>
以下，說明可用於半導體裝置的構成材料。
<<基板>>
作為形成電晶體200的基板例如可以使用絕緣體基板、半導體基板或導電體基板。作為絕緣體基板，例如可以舉出玻璃基板、石英基板、藍寶石基板、穩定氧化鋯基板(釔安定氧化鋯基板等)、樹脂基板等。另外，作為半導體基板，例如可以舉出以矽或鍺等為材料的半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等構成的化合物半導體基板等。並且，還可以舉出在上述 半導體基板內部具有絕緣體區域的半導體基板，例如為SOI(Silicon On Insulator；絕緣層上覆矽)基板等。作為導電體基板，可以舉出石墨基板、金屬基板、合金基板、導電樹脂基板等。或者，可以舉出包含金屬氮化物的基板、包含金屬氧化物的基板等。再者，還可以舉出設置有導電體或半導體的絕緣體基板、設置有導電體或絕緣體的半導體基板、設置有半導體或絕緣體的導電體基板等。
<<絕緣體>>
作為絕緣體，有具有絕緣性的氧化物、氮化物、氧氮化物、氮氧化物、金屬氧化物、金屬氧氮化物、金屬氮氧化物等。
例如，當進行電晶體的微型化及高積體化時，由於閘極絕緣體的薄膜化，有時發生洩漏電流等的問題。藉由作為被用作閘極絕緣體的絕緣體使用high-k材料，可以在保持物理厚度的同時實現電晶體工作時的低電壓化。另一方面，藉由將相對介電常數較低的材料用於被用作層間膜的絕緣體，可以減少產生在佈線之間的寄生電容。因此，較佳為根據絕緣體的功能選擇材料。
作為相對介電常數較高的絕緣體，可以舉出氧化鎵、氧化鉿、氧化鋯、含有鋁及鉿的氧化物、含有鋁及鉿的氧氮化物、含有矽及鉿的氧化物、含有矽及鉿的氧氮化物或者含有矽及鉿的氮化物等。
另外，作為相對介電常數較低的絕緣體，可 以舉出氧化矽、氧氮化矽、氮氧化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽或樹脂等。
此外，藉由由具有抑制氫等雜質及氧的透過的功能的絕緣體圍繞使用金屬氧化物的電晶體，可以使電晶體的電特性穩定。作為具有抑制氫等雜質及氧的透過的功能的絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。明確而言，作為具有抑制氫等雜質及氧的透過的功能的絕緣體，可以使用氧化鋁、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等金屬氧化物、氮化鋁、氮氧化矽、氮化矽等金屬氮化物。
此外，被用作閘極絕緣體的絕緣體較佳為具有包含藉由加熱脫離的氧的區域的絕緣體。例如，藉由採用具有包含藉由加熱脫離的氧的區域的氧化矽或者氧氮化矽接觸於氧化物230的結構，可以填補氧化物230所包含的氧空位。
<<導電體>>
作為導電體，較佳為使用選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦、釕、銥、鍶和鑭等中的金屬元素、以上述金屬元素為成分的合金或者組合上述金屬元素的合金等。例如， 較佳為使用氮化鉭、氮化鈦、鎢、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物等。另外，氮化鉭、氮化鈦、包含鈦和鋁的氮化物、包含鉭和鋁的氮化物、氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物是不容易氧化的導電材料或者吸收氧也維持導電性的材料，所以是較佳的。此外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體以及鎳矽化物等矽化物。
另外，也可以層疊多個由上述材料形成的導電層。例如，也可以採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。另外，也可以採用組合包含上述金屬元素的材料和包含氮的導電材料的疊層結構。另外，也可以採用組合包含上述金屬元素的材料、包含氧的導電材料和包含氮的導電材料的疊層結構。
此外，在將氧化物用於電晶體的通道形成區域的情況下，作為被用作閘極電極的導電體較佳為採用組合包含上述金屬元素的材料和包含氧的導電材料的疊層結構。在此情況下，較佳為將包含氧的導電材料設置在通道形成區域一側。藉由將包含氧的導電材料設置在通道形成區域一側，從該導電材料脫離的氧容易被供應到通道形成區域。
尤其是，作為被用作閘極電極的導電體，較佳為使用包含氧及包含在被形成通道的金屬氧化物中的金屬元素的導電材料。此外，也可以使用包含上述金屬元素 及氮的導電材料。例如，也可以使用氮化鈦、氮化鉭等包含氮的導電材料。另外，也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有矽的銦錫氧化物。另外，也可以使用包含氮的銦鎵鋅氧化物。藉由使用上述材料，有時可以俘獲形成有通道的金屬氧化物所包含的氫。或者，有時可以俘獲從外方的絕緣體等混入的氫。
<<金屬氧化物>>
作為氧化物230，較佳為使用被用作半導體的金屬氧化物(氧化物半導體)。以下，將說明可用於根據本發明的氧化物230的金屬氧化物。
金屬氧化物較佳為至少包含銦或鋅。尤其較佳為包含銦及鋅。除此之外，較佳為還包含鋁、鎵、釔或錫等。或者，也可以包含硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等中的一種或多種。
在此考慮金屬氧化物為包含銦、元素M及鋅的In-M-Zn氧化物的情況。注意，元素M為鋁、鎵、釔或錫。作為可用作元素M的其他元素，有硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時也可以組合多個上述元素。
另外，在本說明書等中，有時將包含氮的金屬氧化物稱為金屬氧化物(metal oxide)。此外，也可以將 包含氮的金屬氧化物稱為金屬氧氮化物(metal oxynitride)。
[金屬氧化物的結構]
氧化物半導體(金屬氧化物)被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體例如有CAAC-OS、多晶氧化物半導體、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半導體等。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
另外，在包含銦、鎵和鋅的金屬氧化物的一種的In-Ga-Zn氧化物(以下，IGZO)是上述奈米晶時可能具有穩定的結構。尤其是，IGZO有在大氣中不容易進行晶體生長的傾向，所以有時與在IGZO由大結晶(在此，幾mm的結晶或者幾cm的結晶)形成時相比在IGZO由小結晶(例如，上述奈米結晶)形成時在結構上穩定。
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的金屬氧化物。a-like OS包含空洞或低密度區域。也就是說，a-like OS的結晶性比nc-OS及CAAC- OS的結晶性低。
氧化物半導體(金屬氧化物)具有各種結構及各種特性。本發明的一個實施方式的氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、nc-OS、CAAC-OS中的兩種以上。
另外，除了上述氧化物半導體之外還可以使用CAC(Cloud-Aligned Composite)-OS。
CAC-OS在材料的一部分中具有導電性的功能，在材料的另一部分中具有絕緣性的功能，作為材料的整體具有半導體的功能。此外，在將CAC-OS或CAC-metal oxide用於電晶體的活性層的情況下，導電性的功能是使被用作載子的電子(或電洞)流過的功能，絕緣性的功能是不使被用作載子的電子流過的功能。藉由導電性的功能和絕緣性的功能的互補作用，可以使CAC-OS或CAC-metal oxide具有開關功能(開啟/關閉的功能)。藉由在CAC-OS或CAC-metal oxide中使各功能分離，可以最大限度地提高各功能。
CAC-OS或CAC-metal oxide包括導電性區域及絕緣性區域。導電性區域具有上述導電性的功能，絕緣性區域具有上述絕緣性的功能。此外，在材料中，導電性區域和絕緣性區域有時以奈米粒子級分離。另外，導電性區域和絕緣性區域有時在材料中不均勻地分佈。此外，有時觀察到其邊緣模糊而以雲狀連接的導電性區域。
在CAC-OS或CAC-metal oxide中，有時導電 性區域及絕緣性區域以0.5nm以上且10nm以下，較佳為0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同能帶間隙的成分構成。例如，CAC-OS或CAC-metal oxide由具有起因於絕緣性區域的寬隙的成分及具有起因於導電性區域的窄隙的成分構成。在該結構中，當使載子流過時，載子主要在具有窄隙的成分中流過。此外，具有窄隙的成分與具有寬隙的成分互補作用，與具有窄隙的成分聯動地在具有寬隙的成分中載子流過。因此，在將上述CAC-OS或CAC-metal oxide用於電晶體的通道形成區域時，在電晶體的導通狀態中可以得到高電流驅動力，亦即大通態電流及高場效移動率。
就是說，也可以將CAC-OS或CAC-metal oxide稱為基質複合材料(matrix composite)或金屬基質複合材料(metal matrix composite)。
此外，在著眼於結晶結構時，有時氧化物半導體屬於與上述分類不同的分類。在此，使用圖2A說明氧化物半導體中的結晶結構的分類。圖2A是說明氧化物半導體，典型為IGZO(包含In、Ga、Zn的金屬氧化物)的結晶結構的分類的圖。
如圖2A所示那樣，IGZO大致分為“Amorphous(無定形)”、“Crystalline(結晶性)”、“Crystal(結晶)”。“Amorphous”包括completely amorphous。另外，在“Crystalline”中包含CAAC(c-axis-aligned crystalline)、 nc(nanocrystalline)及CAC(cloud-aligned composite)。另外，在“Crystalline”的分類中不包含single crystal(單晶)、poly crystal(多晶)及completely amorphous。“Crystal”包括single crystal及poly crystal。
另外，圖2A所示的粗框內的結構是介於“Amorphous(無定形)”與“Crystal(結晶)”之間的中間狀態，是屬於新穎的邊界區域(New crystalline phase)的結構。該結構位於Amorphous和Crystal的邊界區域。就是說，將該結構可以說是與在能量性上不穩定的“Amorphous(無定形)”或”Crystal(結晶)”完全不同的結構。
可以採用X射線繞射(XRD：X-Ray Diffraction)圖案評價膜或基板的結晶結構。在此，圖2B和圖2C示出使用石英玻璃及具有被分類為“Crystalline”的結晶結構的IGZO(也稱為結晶性IGZO)的XRD譜。此外，圖2B是石英玻璃的XRD譜，圖2C是結晶性IGZO的XRD譜。另外，圖2C所示的結晶性IGZO膜的組成是In：Ga：Zn=4：2：3[原子個數比]附近。此外，圖2C所示的結晶性IGZO的厚度為500nm。
如圖2B的箭頭所示，石英玻璃的XRD光譜的峰形狀大致為左右對稱。另一方面，如圖2C的箭頭所示，結晶性IGZO的XRD光譜的峰形狀不是左右對稱。XRD光譜的峰的形狀是左右不對稱明示結晶的存在。換言之，除非XRD光譜峰形狀左右對稱，否則不能說是Amorphous。在圖2C中，在2θ=31°或其附近表示結晶相(IGZO crystal phase)。可以推測XRD光譜的峰形狀為左右非對稱起因於該結晶相(微晶)。
明確而言，在圖2C所示的結晶性IGZO的XRD光譜中，在2θ=34°或其附近具有峰。另外，微晶在2θ=31°或其附近具有峰。在使用X射線繞射影像評價氧化物半導體膜時，如圖2C所示，比2θ=34°或其附近的峰更低角度一側的光譜的寬度變寬。這表示氧化物半導體膜中包括在2θ=31°或其附近具有峰的微晶。
另外，可以使用奈米束電子繞射法(NBED：Nano Beam Electron Diffraction)觀察的繞射圖案(也稱為奈米束電子繞射圖案)對膜或基板的結晶結構進行評價。圖2D示出在基板溫度為室溫的條件下形成IGZO膜的繞射圖案。圖2D所示的IGZO膜使用In：Ga：Zn=1：1：1[原子個數比]的氧化物靶材且利用濺射法形成。另外，在奈米束電子繞射中，以束徑為1nm進行電子繞射。
如圖2D所示，從以室溫形成的IGZO膜的繞射圖案觀察到斑點狀的圖案而沒有觀察到光暈圖案。因此可以估計為以室溫形成的IGZO膜處於不是晶態也不是非晶態的中間態，推測不能得出非晶態的結論。
[雜質]
在此，說明金屬氧化物中的各雜質的影響。
當雜質混入氧化物半導體時，有時形成缺陷能階或氧空位。因此，當雜質混入氧化物半導體的通道形 成區域時，使用氧化物半導體的電晶體的電特性容易變動，有時其可靠性降低。另外，當通道形成區域具有氧空位時，電晶體容易具有常開啟特性(不對閘極電極施加電壓也存在有通道而電流流過電晶體的特性)。
使用金屬氧化物的電晶體的電特性因金屬氧化物中的雜質及氧空位而變化且容易具有常開啟特性。另外，當在金屬氧化物包含超過適當值的過量氧的狀態下驅動該電晶體時，有時過剩的氧原子的化合價變化而該電晶體的電特性變化，由此可靠性降低。
因此，在電晶體中作為通道形成區域較佳為使用載子密度低的金屬氧化物。為了降低金屬氧化物的載子濃度，降低金屬氧化物中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為“高純度本質”或“實質上高純度本質”。注意，在本說明書等中，將通道形成區域的金屬氧化物的載子密度為1×1016cm-3以下的情況定義為高純度本質。
另外，通道形成區域的金屬氧化物的載子濃度較佳為1×1018cm-3以下，更佳為1×1017cm-3以下，進一步較佳為1×1016cm-3以下，更進一步較佳為小於1×1013cm-3，尤其較佳為小於1×1012cm-3。注意，對通道形成區域的金屬氧化物的載子濃度的下限值沒有特別的限制，例如可以設定為1×10-9cm-3。
作為金屬氧化物中的雜質，例如有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。特別是，由於包含在 金屬氧化物中的氫與鍵合到金屬原子的氧起反應而成為水，因此有時在金屬氧化物中形成氧空位。當金屬氧化物中的通道形成區域中包括氧空位時，電晶體有時具有常開啟特性。再者，在氫進入金屬氧化物中的氧空位時，有時氫鍵合於氧空位而形成VOH。氫進入氧空位的缺陷(VOH)用作施體，有時生成作為載子的電子。此外，氫的一部分鍵合到與金屬原子鍵合的氧而生成作為載子的電子。因此，使用包含多量氫的金屬氧化物的電晶體容易具有常開啟特性。另外，金屬氧化物中的氫受熱、電場等的作用容易移動，所以在金屬氧化物包含較多的氫時，電晶體的可靠性有可能降低。
在本發明的一個實施方式中，較佳為儘量減少氧化物230中的VOH而使氧化物230成為高純度本質或實質上高純度本質。為了獲得如此那樣的VOH十分降低的金屬氧化物，重要的是：去除金屬氧化物中的水分、氫等雜質(有時記為脫水、脫氫化處理)；以及對金屬氧化物供應氧而填補氧空位(有時記為加氧化處理)。藉由將VOH等雜質十分降低的金屬氧化物用於電晶體的通道形成區域，可以賦予穩定電特性。
氫進入氧空位的缺陷(VOH)會被用作金屬氧化物的施體。然而，難以定量地評價該缺陷。於是，在金屬氧化物中，有時不是使用施體濃度而是使用載子濃度進行評價。因此，在本說明書等中，作為金屬氧化物的參數，有時不是使用施體濃度而是使用假定不施加電場的狀 態下的載子濃度。換言之，本說明書等所記載的“載子濃度”有時也可以稱為“施體濃度”。另外，可以將本說明書等所記載的“載子濃度”換成為“載子密度”。
由此，較佳為儘可能減少金屬氧化物中的氫。明確而言，在金屬氧化物中，利用二次離子質譜(SIMS：Secondary Ion Mass Spectrometry)測得的氫濃度低於1×1020atoms/cm3，較佳為低於1×1019atoms/cm3，更佳為低於5×1018atoms/cm3，進一步較佳為低於1×1018atoms/cm3。藉由將氫等雜質被充分降低的金屬氧化物用於電晶體的通道形成區域，可以使電晶體具有穩定的電特性。
另外，有時上述缺陷能階包括陷阱能階。另外，被金屬氧化物的陷阱能階俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，在通道形成區域中具有陷阱態密度高的金屬氧化物電晶體的電特性有時不穩定。
另外，當在氧化物半導體的通道形成區域中存在雜質時，有時通道形成區域的結晶性降低。此外，有時與通道形成區域接觸的氧化物的結晶性降低。當通道形成區域的結晶性低時，有電晶體的穩定性或可靠性下降的傾向。此外，當與通道形成區域接觸的氧化物的結晶性低時，有時會形成介面能階，而導致電晶體的穩定性或可靠性下降。
因此，為了提高電晶體的穩定性或可靠性， 降低氧化物半導體的通道形成區域及其附近的雜質濃度是有效的。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
明確而言，在該氧化物半導體的通道形成區域及其附近，藉由SIMS測得的上述雜質的濃度為1×1018atoms/cm3以下，較佳為2×1016atoms/cm3以下。或者，在該氧化物半導體的通道形成區域及其附近，藉由利用EDX的元素分析測得的上述雜質的濃度為1.0atomic%以下。此外，在作為該氧化物半導體使用包含元素M的氧化物的情況下，在該氧化物半導體的通道形成區域及其附近，相對於元素M的上述雜質的濃度比小於0.10，較佳為小於0.05。在此，在算出上述濃度比時使用的元素M的濃度既可以為與算出上述雜質濃度的區域相同的區域的濃度，又可以為該氧化物半導體中的濃度。
另外，雜質濃度得到降低的金屬氧化物的缺陷態密度低，所以陷阱態密度有時也變低。
此外，在使用氧化物半導體的電晶體中，在氧化物半導體中的通道形成區域存在雜質及氧空位時，有時該氧化物半導體被低電阻化。另外，有時電特性容易變化而可靠性降低。
例如，矽的與氧的鍵能大於銦及鋅的與氧的鍵能。例如，在作為氧化物半導體使用In-M-Zn氧化物時，在矽混入該氧化物半導體的情況下，該氧化物半導體所包含的氧被矽奪取，有時在銦或鋅附近形成氧空位。
在將氧化物半導體用於通道形成區域的電晶體中，在通道形成區域形成有低電阻區域時，在該低電阻區域中容易產生電晶體的源極電極與汲極電極間的洩漏電流(寄生通道)。另外，因該寄生通道而容易發生電晶體的特性不良，諸如常開啟化、洩漏電流的增大、起因於應力施加的臨界電壓的變動(漂移)等。另外，在電晶體的加工精度低時，各電晶體的該寄生通道不均勻，因此電晶體特性產生偏差。
因此，在氧化物半導體的通道形成區域及其附近，上述雜質及氧空位較佳為儘量降低。
<<其他的半導體材料>>
可用於氧化物230的半導體材料不侷限於上述金屬氧化物。作為氧化物230也可以使用具有能帶間隙的半導體材料(不是零能帶間隙半導體的半導體材料)。例如，較佳為將矽等單個元素的半導體、砷化鎵等化合物半導體、用作半導體的層狀物質(也稱為原子層物質、二維材料等)等用於半導體材料。尤其是，較佳為將用作半導體的層狀物質用於半導體材料。
在此，在本說明書等中，層狀物質是具有層狀的結晶結構的材料群的總稱。層狀的結晶結構是由共價鍵或離子鍵等形成的層藉由如凡得瓦力那樣的比共價鍵或離子鍵弱的鍵合層疊的結構。層狀物質的每單位層內的導電性高，亦即二維導電性高。藉由將用作半導體且二維導 電性高的材料用於通道形成區域，可以提供一種通態電流的大的電晶體。
作為層狀物質，有石墨烯、矽烯(Silicene)、硫化物等。硫化物是包含硫的化合物。另外，硫是屬於第16族的元素的總稱，其中有氧、硫、硒、碲、釙、鉝。另外，作為硫化物，可以舉出過渡金屬硫族化合物、第13族硫族化合物等。
作為氧化物230，例如較佳為使用用作半導體的過渡金屬硫族化合物。明確而言，作為能夠用於氧化物230的過渡金屬硫族化合物，可以舉出：硫化鉬(典型的是MoS2)、硒化鉬(典型的是MoSe2)、鉬碲(典型的是MoTe2)、硫化鎢(典型的是WS2)、硒化鎢(典型的是WSe2)、鎢碲(典型的是WTe2)、硫化鉿(典型的是HfS2)、硒化鉿(典型的是HfSe2)、硫化鋯(典型的是ZrS2)、硒化鋯(典型的是ZrSe2)等。
<半導體裝置的變形例子1>
以下使用圖3A至圖3D說明本發明的一個實施方式的半導體裝置的一個例子。
圖3A是半導體裝置的俯視圖。另外，圖3B是沿著圖3A中的A1-A2的點劃線的部分的剖面圖。此外，圖3C是沿著圖3A中的點劃線A3-A4的部分的剖面圖。圖3D是對應圖3A中的點劃線A5-A6的部分的剖面圖。在圖3A的俯視圖中，為了明確起見，省略一部分組件。
注意，在圖3A至圖3D所示的半導體裝置中，對具有與<半導體裝置的結構例子1>所示的半導體裝置的組件相同的功能的組件附加相同的元件符號。在本節中，半導體裝置的構成材料可以使用在<半導體裝置的結構例子1>中進行了詳細說明的材料。
圖3A至圖3D所示的半導體裝置是圖1A至圖1D所示的半導體裝置的變形例子。圖3A至圖3D所示的半導體裝置與圖1A至圖1D所示的半導體裝置的不同之處在於絕緣體283的形狀。另外，圖3A至圖3D所示的半導體裝置包括絕緣體274，這一點也是與圖1A至圖1D所示的半導體裝置不同之處。
在圖3A至圖3D所示的半導體裝置中，絕緣體214、絕緣體216、絕緣體222、絕緣體224、絕緣體272、絕緣體280及絕緣體282被圖案化。另外，絕緣體283覆蓋絕緣體214、絕緣體216、絕緣體222、絕緣體224、絕緣體272、絕緣體280及絕緣體282。換言之，絕緣體283與絕緣體282的頂面及側面、絕緣體212的頂面接觸。由此，包括氧化物230等的絕緣體214、絕緣體216、絕緣體222、絕緣體224、絕緣體272、絕緣體280及絕緣體282由絕緣體283及絕緣體212從外部分離。換言之，電晶體200配置在由絕緣體283及絕緣體212密封的區域中。
例如，較佳的是，絕緣體214及絕緣體282使用俘獲氫並使氫固定的功能的材料形成，並且絕緣體212及絕緣體283使用具有抑制氫及氧的擴散的功能的材料形 成。典型的是，作為絕緣體214及絕緣體282可以使用氧化鋁。此外，作為絕緣體212、絕緣體283，典型地可以使用氮化矽。
藉由採用上述結構，可以抑制包含在上述被密封的區域以外的區域中的氫混入上述被密封的區域內。
另外，在圖3A至圖3D所示的電晶體200中，絕緣體212、絕緣體283具有單層的結構，但是本發明不侷限於此。例如，絕緣體212、絕緣體283都具有兩層以上的疊層結構。
絕緣體274被用作層間膜。絕緣體274的介電常數較佳為低於絕緣體214。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。絕緣體274例如可以使用與絕緣體280相同的材料形成。
<半導體裝置的製造方法>
接著，使用圖4A至圖18D說明圖3A至圖3D所示的本發明的一個實施方式的半導體裝置的製造方法。
在圖4A至圖18D中，每個圖式的A是俯視圖。另外，每個圖式中的B示出沿著A中的點劃線A1-A2的部分的剖面圖，該剖面圖相當於電晶體200的通道長度方向上的剖面圖。每個圖式中的C示出沿著A中的點劃線A3-A4的部分的剖面圖，該剖面圖相當於電晶體200的通道寬度方向上的剖面圖。此外，各圖D是沿著各圖A中的點劃線A5-A6所示的部分的剖面圖。為了明確起見，在每個圖 式中的A的俯視圖中省略部分組件。
首先，準備基板(未圖示)，在該基板上形成絕緣體212。絕緣體212可以利用濺射法、CVD法、分子束磊晶(MBE：Molecular Beam Epitaxy)法、脈衝雷射沉積(PLD：Pulsed Laser Deposition)法或原子層沉積(ALD：Atomic Layer Deposition)法等形成。
注意，CVD法可以分為利用電漿的電漿CVD(PECVD：Plasma Enhanced CVD)法、利用熱量的熱CVD(TCVD：Thermal CVD)法及利用光的光CVD(Photo CVD)法等。再者，CVD法可以根據使用的源氣體分為金屬CVD(MCVD：Metal CVD)法及有機金屬CVD(MOCVD：Metal Organic CVD)法。
藉由利用電漿CVD法，可以以較低的溫度得到高品質的膜。另外，因為在熱CVD法中不使用電漿，所以能夠減少對被處理物造成的電漿損傷。例如，包括在半導體裝置中的佈線、電極、元件(電晶體、電容器等)等有時因從電漿接收電荷而會產生電荷積聚(charge up)。此時，有時由於所累積的電荷而使包括在半導體裝置中的佈線、電極、元件等受損傷。另一方面，因為在不使用電漿的熱CVD法的情況下不產生上述因暴露於電漿而造成的損傷，所以能夠提高半導體裝置的良率。另外，在熱CVD法中，不產生成膜時的電漿損傷，因此能夠得到缺陷較少的膜。
注意，作為ALD法可以使用只使用熱能量使 前驅物及反應物起反應的熱ALD(Thermal ALD)法、利用使用等離子激發的反應物的PEALD(Plasma Enhanced ALD，電漿增強原子層沉積)法等。
另外，ALD法可以利用作為原子的性質的自調節性來沉積每一層的原子，從而發揮能夠形成極薄的膜、能夠對縱橫比高的結構形成膜、能夠以針孔等的缺陷少的方式形成膜、能夠形成覆蓋性優良的膜及能夠在低溫下形成膜等的效果。此外，在PEALD(Plasma Enhanced ALD)法中，藉由利用電漿，可以在更低溫下進行成膜，所以有時是較佳的。ALD法中使用的前驅物有時包含碳等雜質。因此，利用ALD法形成的膜有時與利用其它的成膜方法形成的膜相比包含更多的碳等雜質。另外，雜質的定量可以利用X射線光電子能譜(XPS：X-ray Photoelectron Spectroscopy)測定。
不同於從靶材等中被釋放的粒子沉積的成膜方法，CVD法及ALD法是因被處理物表面的反應而形成膜的形成方法。因此，藉由CVD法及ALD法形成的膜不易受被處理物的形狀的影響而具有良好的步階覆蓋性。尤其是，藉由ALD法形成的膜具有良好的步階覆蓋性和厚度均勻性，所以ALD法適合用於形成覆蓋縱橫比高的開口部的表面的膜。但是，ALD法的沉積速度比較慢，所以有時較佳為與沉積速度快的CVD法等其他成膜方法組合而使用。
CVD法或ALD法可以藉由調整源氣體的流量比控制所得到的膜的組成。例如，當使用CVD法或ALD法 時，可以藉由調整源氣體的流量比形成任意組成的膜。此外，例如，當使用CVD法或ALD法時，可以藉由一邊形成膜一邊改變源氣體的流量比來形成其組成連續變化的膜。在一邊改變源氣體的流量比一邊形成膜時，因為不需要傳送及調整壓力所需的時間，所以與使用多個成膜室進行成膜的情況相比可以縮短成膜時間。因此，有時可以提高半導體裝置的生產率。
在本實施方式中，作為絕緣體212利用濺射法形成氮化矽。
如此，藉由作為絕緣體212使用氮化矽等不容易使銅透過的絕緣體，即使作為絕緣體212的下方的層(未圖示)的導電體使用銅等容易擴散的金屬，也可以抑制該金屬透過絕緣體212向上方擴散。另外，藉由使用如氮化矽等不容易使水、氫等雜質透過的絕緣體，可以抑制絕緣體212的下方的層所包含的水、氫等雜質擴散。
接著，在絕緣體212上形成絕緣體214。絕緣體214可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成。在本實施方式中，作為絕緣體214，利用濺射法形成氧化鋁。
另外，較佳為絕緣體214的氫濃度低於絕緣體212的氫濃度。藉由作為絕緣體212利用濺射法形成氮化矽，可以形成氫濃度低的氮化矽。另外，在作為絕緣體214使用氧化鋁時，可以使其氫濃度低於絕緣體212。
在後面製程中，在絕緣體214上形成電晶體 200，與電晶體200相鄰的膜的氫濃度較佳為較低，氫濃度較高的膜較佳為以與電晶體200間隔地配置。
接著，在絕緣體214上形成絕緣體216。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成絕緣體216。在本實施方式中，作為絕緣體216利用濺射法形成氧化矽或氧氮化矽膜。
另外，絕緣體212、絕緣體214及絕緣體216較佳為以不暴露於大氣環境的方式在減壓下連續形成。藉由不暴露於大氣的方式形成，可以防止來自大氣環境的雜質或水分附著於絕緣體212、絕緣體214及絕緣體216上，從而可以保持絕緣體212與絕緣體214的介面及介面附近以及絕緣體214與絕緣體216的介面及介面附近的清潔，所以是較佳的。在連續地進行成膜時，例如可以使用多室方式的成膜裝置。藉由連續地進行成膜，可以縮短半導體裝置的製程的時間，所以是較佳的。
接著，在絕緣體216中形成到達絕緣體214的開口。開口例如包括槽或狹縫等。有時將形成有開口的區域稱為開口部。在形成該開口時，可以使用濕蝕刻，但是對微細加工來說乾蝕刻是較佳的。作為絕緣體214，較佳為選擇在對絕緣體216進行蝕刻以形成槽時用作蝕刻停止膜的絕緣體。例如，當作為形成槽的絕緣體216使用氧化矽膜或氧氮化矽時，絕緣體214較佳為使用氮化矽、氧化鋁、氧化鉿。
作為乾蝕刻裝置，可以使用包括平行平板型 電極的電容耦合式電漿(CCP：Capacitively Coupled Plasma)蝕刻裝置。包括平行平板型電極的電容耦合式電漿蝕刻裝置也可以採用對平行平板型電極中的一方施加高頻電壓的結構。另外，也可以採用對平行平板型電極中的一方施加不同的多個高頻電壓的結構。另外，也可以採用對平行平板型電極的各個施加頻率相同的高頻電壓的結構。另外，也可以採用對平行平板型電極的各個施加頻率不同的高頻電壓的結構。例如，作為具有高密度電漿源的乾蝕刻裝置，可以使用感應耦合電漿(ICP：Inductively Coupled Plasma)蝕刻裝置等。
在形成開口後，形成成為導電體205a的導電膜。該導電膜較佳為包含具有抑制氧透過的功能的導電體。例如，可以使用氮化鉭、氮化鎢、氮化鈦等。或者，可以使用具有抑制氧透過的功能的導電體與鉭、鎢、鈦、鉬、鋁、銅或鉬鎢合金的疊層膜。該導電膜可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成。
在本實施方式中，作為成為導電體205a的導電膜，採用多層結構。首先，利用濺射法進行氮化鉭的成膜，在該氮化鉭上層疊氮化鈦。藉由將這種金屬氮化物用於導電體205b的下層，即使作為後面說明的成為導電體205b的導電膜使用銅等容易擴散的金屬，也可以抑制該金屬從導電體205a擴散到外部。
接著，形成成為導電體205b的導電膜。該導電膜可以使用電鍍法、濺射法、CVD法、MBE法、PLD 法、ALD法等形成。在本實施方式中，作為成為導電體205b的導電膜，形成銅等低電阻導電材料。
接著，藉由進行CMP處理，去除成為導電體205a的導電膜以及成為導電體205b的導電膜的一部分，使絕緣體216露出。其結果是，只在開口部殘留導電體205a及導電體205b。由此，可以形成其頂面平坦的導電體205(參照圖4A至圖4D)。注意，有時由於該CMP處理而絕緣體216的一部分被去除。
注意，在上述製程中，以埋入於絕緣體216的開口的方式形成導電體205，但是本實施方式不侷限於此。例如，在絕緣體214上形成導電體205，在導電體205上形成絕緣體216，對絕緣體216進行CMP處理，由此去除絕緣體216的一部分，使導電體205的表面露出即可。
接著，在絕緣體216及導電體205上形成絕緣體222。作為絕緣體222，較佳為形成包含鋁和鉿中的一者或兩者的氧化物的絕緣體。另外，作為包含鋁和鉿中的一者或兩者的氧化物的絕緣體，較佳為使用氧化鋁、氧化鉿、包含鋁及鉿的氧化物(鋁酸鉿)等。包含鋁和鉿中的一者或兩者的氧化物的絕緣體對氧、氫及水具有阻擋性。當絕緣體222對氫及水具有阻擋性時，可以抑制電晶體200的周圍的結構體所包含的氫及水透過絕緣體222擴散到電晶體200的內側，從而可以抑制氧化物230中的氧空位的生成。
絕緣體222可以藉由濺射法、CVD法、MBE 法、PLD法、ALD法等形成。
接著，較佳為進行加熱處理。加熱處理以250℃以上且650℃以下的溫度，較佳為以300℃以上且500℃以下的溫度，更佳為以320℃以上且450℃以下的溫度進行即可。加熱處理在氮氣體或惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。例如，當在氮氣體和氧氣體的混合氛圍下進行加熱處理時，氧氣體的比例設為20%左右即可。加熱處理也可以在減壓狀態下進行。或者，加熱處理也可以在氮氣體或惰性氣體氛圍下進行加熱處理，然後為了填補脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行加熱處理。
另外，在上述加熱處理中使用的氣體較佳為被高度純化。例如，在上述加熱處理中使用的氣體所包含的水分量為1ppb以下，較佳為0.1ppb以下，更佳為0.05ppb以下即可。藉由使用高度純化了的氣體進行加熱處理，可以儘可能地防止水分等被絕緣體222等吸收。
在本實施方式中，作為加熱處理在形成絕緣體222後以氮氣體與氧氣體的流量比為4slm：1slm且400℃的溫度進行1小時的處理。藉由進行該加熱處理，可以去除絕緣體222所包含的水、氫等雜質。另外，在作為絕緣體222使用含鉿氧化物時，可以藉由進行該加熱處理提高絕緣體222的結晶性。此外，也可以在形成絕緣體224之後等進行加熱處理。
接著，在絕緣體222上形成絕緣體224。絕緣體224可以藉由濺射法、CVD法、MBE法、PLD法、ALD法等形成。在本實施方式中，作為絕緣體224利用ALD法形成氧化矽或氧氮化矽膜。絕緣體224較佳為使用減少或去除氫原子的氣體的成膜方法形成。由此，可以降低絕緣體224的氫濃度。絕緣體224在後面製程中成為與氧化物230a接觸的絕緣體224，所以如此那樣氫濃度得到降低是較佳的。
在此，為了在絕緣體224中形成過量氧區域，也可以在減壓狀態下進行包含氧的電漿處理。包含氧的電漿處理例如較佳為採用包括用來產生使用微波的高密度電漿的電源的裝置。或者，也可以包括對基板一側施加RF(Radio Frequency：射頻)的電源。藉由使用高密度電漿可以生成高密度氧自由基，且藉由對基板一側施加RF可以將由高密度電漿生成的氧自由基高效地導入絕緣體224中。或者，也可以在使用這種裝置進行包含惰性氣體的電漿處理之後，為填補脫離的氧而進行包含氧的電漿處理。此外，藉由適當地選擇該電漿處理的條件，可以去除絕緣體224所包含的水、氫等雜質。此時，也可以不進行加熱處理。
在此，也可以在絕緣體224上例如藉由濺射法進行氧化鋁的成膜，並對該氧化鋁進行CMP處理到達絕緣體224為止。藉由進行該CMP處理，可以進行絕緣體224表面的平坦化及絕緣體224表面的平滑化。藉由將該氧化 鋁配置於絕緣體224上進行CMP處理，容易檢測出CMP處理的終點。此外，有時由於絕緣體224的一部分藉由CMP處理被拋光而絕緣體224的厚度變薄，但是在絕緣體224的成膜時調整厚度，即可。藉由進行絕緣體224表面的平坦化及平滑化，有時可以防止下面進行成膜的氧化物的覆蓋率的降低並防止半導體裝置的良率的降低。此外，藉由在絕緣體224上利用濺射法進行氧化鋁的成膜，可以對絕緣體224添加氧，所以是較佳的。
接著，在絕緣體224上依次形成氧化膜230A以及氧化膜230B(參照圖4A至圖4D)。
氧化膜230A及氧化膜230B可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成。
例如，在利用濺射法形成氧化膜230A以及氧化膜230B的情況下，作為濺射氣體使用氧或者氧和稀有氣體的混合氣體。藉由提高濺射氣體所包含的氧的比例，可以增加形成的氧化膜中的過量氧。此外，在利用濺射法形成上述氧化膜的情況下，例如可以使用上述In-M-Zn氧化物等靶材。
尤其是，在形成氧化膜230A時，有時濺射氣體所包含的氧的一部分供應給絕緣體224。因此，該濺射氣體所包含的氧的比例可以為70%以上，較佳為80%以上，更佳為100%。
在使用濺射法形成氧化膜230B的情況下，藉由在包含在濺射氣體中的氧的比例為超過30%且100%以 下，較佳為70%以上且100%以下的條件下形成膜，可以形成氧過剩型氧化物半導體。將氧過剩型氧化物半導體用於通道形成區域電晶體可以得到比較高的可靠性。注意，本發明的一個實施方式不侷限於此。在利用濺射法形成氧化膜230B的情況下，當在濺射氣體所包含的氧的比例設定為1%以上且30%以下、較佳為5%以上且20%以下的情況下進行成膜時，形成氧缺乏型氧化物半導體。將氧缺乏型氧化物半導體用於通道形成區域電晶體可以具有較高的場效移動率。此外，藉由邊加熱基板邊形成膜，可以提高該氧化膜的結晶性。
在本實施方式中，利用濺射法使用In：Ga：Zn=1：3：4[原子個數比]的氧化物靶材形成氧化膜230A。另外，利用濺射法使用In：Ga：Zn=4：2：4.1[原子個數比]的氧化物靶材形成氧化膜230B。上述氧化膜可以根據氧化物230a及氧化物230b所需的特性適當地選擇成膜條件及原子個數比來形成。
接著，在氧化膜230B上形成氧化膜243A(參照圖4A至圖4D)。氧化膜243A可以使用濺射法、CVD法、MBE法、PLD法、ALD法等形成。氧化膜243A中的相對於In的Ga的原子個數比較佳為比氧化膜230B中的相對於In的Ga的原子個數比大。在本實施方式中，利用濺射法使用In：Ga：Zn=1：3：4[原子個數比]的氧化物靶材形成氧化膜243A。
較佳為在不暴露於大氣環境的情況下在減壓 下連續地形成氧化膜230A、氧化膜230B及氧化膜243A。藉由以不暴露於大氣的方式進行成膜，可以防止大氣環境中的雜質或水分附著到氧化膜230A、氧化膜230B及氧化膜243A上，從而可以保持氧化膜230A與氧化膜230B的介面及介面附近、氧化膜230B與氧化膜243A的介面及介面附近的清潔，所以是較佳的。例如，使用多室方式的成膜裝置即可。藉由連續地進行成膜，可以縮短半導體裝置的製程的時間，所以是較佳的。
接著，較佳為進行加熱處理。加熱處理在氧化膜230A、氧化膜230B及氧化膜243A不發生多晶化的溫度範圍內進行即可，可以在250℃以上且650℃以下，較佳為在400℃以上且600℃以下進行。加熱處理在氮氣體或惰性氣體氛圍下或者在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。例如，當在氮氣體和氧氣體的混合氛圍下進行加熱處理時，氧氣體的比例設為20%左右即可。加熱處理也可以在減壓狀態下進行。或者，加熱處理也可以在氮氣體或惰性氣體氛圍下進行加熱處理，然後為了填補脫離了的氧在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行加熱處理。
另外，在上述加熱處理中使用的氣體較佳為被高度純化。例如，在上述加熱處理中使用的氣體所包含的水分量為1ppb以下，較佳為0.1ppb以下，更佳為0.05ppb以下即可。藉由使用高度純化了的氣體進行加熱處理，可以儘可能地防止水分等被氧化膜230A、氧化膜230B及氧 化膜243A等吸收。
在本實施方式中，作為加熱處理，在氮氛圍下以550℃的溫度進行1小時的處理，接下來連續地在氧氛圍下以550℃的溫度進行1小時的處理。藉由進行該加熱處理，可以去除氧化膜230A、氧化膜230B以及氧化膜243A中的水、氫等雜質。再者，藉由進行該加熱處理，可以提高氧化膜230B的結晶性實現密度更高的緻密結構。由此，可以降低氧化膜230B中的氧或雜質的擴散。
接著，在氧化膜243A上形成導電膜242A(參照圖4A至圖4D)。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成導電膜242A。例如，作為導電膜242A利用濺射法形成氮化鉭即可。另外，在形成導電膜242A之前也可以進行加熱處理。該加熱處理也可以在減壓下進行，並其中以不暴露於大氣的方式連續地形成導電膜242A。藉由進行這種處理，可以去除附著於氧化膜243A的表面等的水分及氫，而且減少氧化膜230A、氧化膜230B及氧化膜243A中的水分濃度及氫濃度。加熱處理的溫度較佳為100℃以上且400℃以下。在本實施方式中，將加熱處理的溫度設定為200℃。
接著，在導電膜242A上形成絕緣膜271A(參照圖4A至圖4D)。絕緣膜271A可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。作為絕緣膜271A，較佳為使用具有抑制氧的透過的功能的絕緣膜。例如，作為絕緣膜271A利用濺射法或ALD法形成氧化鋁、氧化鉿或氮化 矽等即可。
接著，在絕緣膜271A上形成導電膜248A(參照圖4)。導電膜248A可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。導電膜248A例如使用與導電膜242A同樣的導電膜即可。
在本實施方式中，藉由濺射法，作為導電膜242A形成氮化鉭，作為絕緣膜271A形成氧化鋁，作為導電膜248A形成氮化鉭。
較佳為在不暴露於大氣環境的情況下在減壓下連續地形成導電膜242A、絕緣膜271A及導電膜248A。藉由以不暴露於大氣的方式進行成膜，可以防止大氣環境中的雜質或水分附著到導電膜242A、絕緣膜271A及導電膜248A上，從而可以保持導電膜242A與絕緣膜271A的介面及介面附近、絕緣膜271A與導電膜248A的介面及介面附近的清潔，所以是較佳的。例如，使用多室方式的成膜裝置即可。藉由連續地進行成膜，可以縮短半導體裝置的製程的時間，所以是較佳的。
接著，使用光微影法將氧化膜230A、氧化膜230B、氧化膜243A、導電膜242A、絕緣膜271A及導電膜248A加工為島狀，來形成氧化物230a、氧化物230b、氧化物層243B、導電層242B、絕緣層271B及導電層248(參照圖5A至圖5D)。此外，作為該加工可以利用乾蝕刻法或濕蝕刻法。利用乾蝕刻法的加工適合於微細加工。另外，可以以彼此不同的條件形成氧化膜230A、氧化膜230B、氧 化膜243A、導電膜242A、絕緣膜271A及導電膜248A。此外，在該製程中，有時絕緣體224中的不與氧化物230a重疊的區域的厚度變薄。
注意，在光微影法中，首先透過遮罩對光阻劑進行曝光。接著，使用顯影液去除或留下所曝光的區域而形成光阻遮罩。接著，透過該光阻遮罩進行蝕刻處理來將導電體、半導體或絕緣體等加工為所希望的形狀。例如，使用KrF準分子雷射、ArF準分子雷射、EUV(Extreme Ultraviolet：極紫外)光等對光阻劑進行曝光來形成光阻遮罩，即可。此外，也可以利用在基板和投影透鏡之間填滿液體(例如，水)的狀態下進行曝光的液浸技術。另外，也可以使用電子束或離子束代替上述光。注意，當使用電子束或離子束時，不需要遮罩。另外，在去除光阻遮罩時，可以進行灰化處理等乾蝕刻處理或濕蝕刻處理，也可以在進行乾蝕刻處理之後進行濕蝕刻處理，又可以在進行濕蝕刻處理之後進行乾蝕刻處理。
再者，也可以在光阻遮罩下使用由絕緣體或導電體構成的硬遮罩。當使用硬遮罩時，可以在導電膜242A上形成成為硬遮罩材料的絕緣膜或導電膜且在其上形成光阻遮罩，然後對硬遮罩材料進行蝕刻來形成所希望的形狀的硬遮罩。對導電膜242A等進行的蝕刻既可以在去除光阻遮罩後進行，又可以不去除光阻遮罩進行。在採用後者的情況下，進行蝕刻時有時光阻遮罩消失。此外，也可以在導電膜242A等的蝕刻之後，藉由蝕刻去除硬遮罩。另 一方面，在硬遮罩材料沒有影響到後製程或者可以在後製程中使用的情況下，不一定要去除硬遮罩。在本實施方式中，將絕緣層271B及導電層248作為硬遮罩使用。
在此，絕緣層271B及導電層248用作用於形成導電層242B的遮罩，如圖5B至圖5D所示，導電層242B在側面與頂面之間不具有彎曲面。由此，圖3B及圖3D所示的導電體242a及導電體242b的側面與頂面交叉的端部成為角狀。在導電體242的側面與頂面交叉的端部成為角狀時，與該端部具有曲面的情況相比，導電體242的剖面積增大。由此，導電體242的電阻下降，從而可以增大電晶體200的通態電流。
在此，氧化物230a、氧化物230b、氧化物層243B、導電層242B、絕緣層271B及導電層248以其至少一部分與導電體205重疊的方式形成。此外，氧化物230a、氧化物230b、氧化物層243B、導電層242B、絕緣層271B及導電層248的側面較佳為相對於絕緣體222的頂面大致垂直。在氧化物230a、氧化物230b、氧化物層243B、導電層242B、絕緣層271B及導電層248的側面相對於絕緣體222的頂面大致垂直時，當設置多個電晶體200時能夠實現小面積化、高密度化。或者，也可以採用氧化物230a、氧化物230b、氧化物層243B、導電層242B、絕緣層271B及導電層248的側面與絕緣體222的頂面所形成的角度較低的結構。在此情況下，氧化物230a、氧化物230b、氧化物層243B、導電層242B、絕緣層271B及導電層248的側面與絕 緣體222的頂面所形成的角度較佳為60度以上且低於70度。藉由採用這種形狀，在下面的製程中提高絕緣體272等的覆蓋性，並可以減少空洞等缺陷。
接著，去除導電層248。在去除導電層248時，使用乾蝕刻法(參照圖6A至圖6D)。
接著，在絕緣體224、氧化物230a、氧化物230b、氧化物層243B、導電層242B及絕緣層271B上形成絕緣體272(參照圖7A至圖7D)。絕緣體272可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成。在本實施方式中，作為絕緣體272利用濺射法形成氧化鋁。尤其是，絕緣體272較佳為利用偏壓濺射法形成。在偏壓濺射法中，可以根據施加到基板的RF功率的大小控制注入到成為絕緣體272的基底的絕緣體224的氧量。例如，作為RF功率，將0.31W/cm2以上，較佳為0.62W/cm2以上，更佳為1.86W/cm2以上的偏壓施加到基板即可。換言之，可以使用形成絕緣體272時的RF功率將氧量變為適合於電晶體的特性的量再注入。另外，可以注入適合於提高電晶體的可靠性的量的氧。另外，RF的頻率較佳為10MHz以上。典型的是，13.56MHz。RF的頻率越高，越可以減少對基板造成的損傷。
如此，絕緣體272具有對成為基底的膜注入氧的功能，但是絕緣體272本身具有抑制氧的透過的功能。由此，可以防止在後面的製程中在絕緣體272上形成絕緣體280而使氧從絕緣體280擴散時，氧從絕緣體280直 接擴散到氧化物230a、氧化物230b、氧化物層243B及導電層242B。
接著，在絕緣體224、絕緣體272上形成成為絕緣體280的絕緣膜。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成該絕緣膜。例如，作為該絕緣膜，藉由濺射法形成氧化矽膜，其上方藉由PEALD法或熱ALD法形成氧化矽膜即可。另外，該絕緣膜較佳為藉由減少或去除氫原子的氣體的成膜方法形成。如此，可以降低絕緣體280的氫濃度。另外，也可以在上述絕緣膜的成膜之前進行加熱處理。加熱處理也可以在減壓下進行，並其中以不暴露於大氣的方式連續地形成該絕緣膜。藉由進行這種處理，可以去除附著於絕緣體224、絕緣體272的表面等的水分及氫，而且減少氧化物230a、氧化物230b、氧化物層243B及絕緣體224中的水分濃度及氫濃度。該加熱處理可以採用上述加熱處理的條件。
接著，藉由對上述絕緣膜進行CMP處理，形成其頂面平坦的絕緣體280(參照圖8A至圖8D)。此外，與絕緣體224同樣地，例如，也可以在絕緣體280上藉由濺射法形成氧化鋁，並對該氧化鋁進行CMP直到到達絕緣體280為止。
這裡，也可以進行微波處理。微波處理較佳為在含氧的氛圍下及在減壓下進行。藉由進行微波處理，由微波產生的電場施加到絕緣體280、氧化物230b、氧化物230a等，可以使氧化物230b及氧化物230a中的VOH分為 氧空位(VO)及氫(H)。有時此時分離的氫的一部分與絕緣體280所包含的氧鍵合，作為水分子被去除。另外，有時氫的一部分透過絕緣體272及絕緣層271B被導電層242B吸雜。
另外，也可以在進行微波處理之後保持減壓狀態而進行加熱處理。藉由進行這種處理，可以高效地去除絕緣體280、氧化物230b及氧化物230a中的氫。注意，加熱處理溫度較佳為300℃以上且500℃以下。
此外，藉由進行微波處理，對絕緣體280的膜質進行修改，可以抑制氫、水、雜質等的擴散。因此，藉由形成絕緣體280之後的後製程加熱處理等，可以抑制氫、水、雜質等經過絕緣體280擴散到氧化物230。
接著，對絕緣體280的一部分、絕緣體272的一部分、絕緣層271B的一部分、導電層242B的一部分、氧化物層243B的一部分及氧化物230b的一部分進行加工來形成到達氧化物230b的開口。該開口較佳為以與導電體205重疊的方式形成。藉由形成該開口，形成絕緣體271a、絕緣體271b、導電體242a、導電體242b、氧化物243a、氧化物243b(參照圖9A至圖9D)。
注意，在形成上述開口時，有時氧化物230b的頂部被去除。藉由氧化物230b的一部分被去除，在氧化物230b中形成槽部。根據槽部的深度，既可以在上述開口的形成製程中形成該槽部，又可以在與上述開口的形成製程不同的製程形成該槽部。
此外，也可以對絕緣體280的一部分、絕緣體272的一部分、絕緣層271B的一部分、導電層242B的一部分、氧化物層243B的一部分及氧化物230b的一部分藉由乾蝕刻法或濕蝕刻法進行加工。利用乾蝕刻法的加工適合於微細加工。該加工也可以以不同的條件進行。例如，也可以藉由乾蝕刻法對絕緣體280的一部分進行加工，藉由濕蝕刻法對絕緣體272的一部分、絕緣層271B的一部分進行加工，並藉由乾蝕刻法對氧化物層243B的一部分、導電層242B的一部分及氧化物230b的一部分進行加工。注意，氧化物層243B的一部分及導電層242B的一部分的加工可以以與氧化物230b的一部分的加工不同的條件進行。
在此，在使用乾蝕刻法去除氧化物230b的一部分而形成槽部時，較佳為加強偏壓功率進行處理。例如，偏壓功率的功率密度可以設定為0.02W/cm2以上，較佳為設定為0.03W/cm2以上，更佳為設定為0.06W/cm2以上。另外，乾蝕刻法的處理時間可以根據槽部的深度適當地設定。
在此，較佳為去除附著於氧化物230a、氧化物230b等的表面或者擴散到其內部的雜質。另外，較佳為去除因上述乾蝕刻法在氧化物230b的表面上形成的損傷區域。作為該雜質，可以舉出起因於如下成分的雜質：絕緣體280、絕緣體272的一部分、絕緣層271B的一部分及導電層242B所包含的成分；包含於形成上述開口時使用的裝置所使用的構件中的成分；用於蝕刻的氣體或液體所包含的 成分；等。作為該雜質，例如有鋁、矽、鉭、氟、氯等。
尤其是，鋁或矽等的雜質妨礙氧化物230b或在後面的製程中形成的氧化物230c的CAAC-OS化。因此，較佳為減少或去除鋁或矽等妨礙CAAC-OS化的雜質元素。例如，氧化物230b與氧化物230c的介面及其附近的鋁原子的濃度可以為5.0原子%以下，較佳為2.0原子%以下，更佳為1.5原子%以下，進一步較佳為1.0原子%以下，尤其較佳為小於0.3原子%。
有時將被鋁或矽等雜質妨礙CAAC-OS化而成為a-like OS(amorphous-like oxide semiconductor)的金屬氧化物的區域稱為非CAAC區域。在非CAAC區域中，結晶結構的緻密度降低，所以產生大量VOH而電晶體容易變成常開啟化。由此，較佳為減少或去除氧化物230b及氧化物230c中的非CAAC化區域。
相對於此，氧化物230b及氧化物230c較佳為具有CAAC結構。尤其是，較佳為氧化物230b及氧化物230c的汲極的下端部也具有CAAC結構。在此，在電晶體200中，導電體242a或導電體242b及其附近被用作汲極。換言之，導電體242a(導電體242b)的下端部附近的氧化物230b和氧化物230c中的任一者或兩者較佳為具有CAAC結構。如此，藉由去除對汲極耐壓帶來顯著影響的汲極端部中的氧化物230b的損傷區域而使其具有CAAC結構，可以進一步抑制電晶體200的電特性的變動。另外，可以進一步提高電晶體200的可靠性。
為了去除上述雜質，也可以進行洗滌處理。作為洗滌方法，有使用洗滌液等的濕式洗滌、使用電漿的等離子處理、使用加熱處理的洗滌等，也可以適當地組合上述洗滌。注意，藉由進行該洗滌處理有時上述槽部變深。
作為濕式洗滌，可以使用用碳酸水或純水稀釋氨水、草酸、磷酸或氫氟酸等而成的水溶液、純水或碳酸水等進行洗滌處理。或者，可以使用上述水溶液、純水或碳酸水進行超聲波洗滌。另外，也可以適當地組合上述洗滌。
注意，在本說明書等中，有時將用純水稀釋氟化氫酸的水溶液稱為稀氟化氫酸且將用純水稀釋氨水的水溶液稱為稀氨水。另外，該水溶液的濃度、溫度等可以根據要去除的雜質、被洗滌的半導體裝置的結構等適當地調整即可。稀氨水的氨濃度設定為0.01%以上且5%以下，較佳為設定為0.1%以上且0.5%以下即可。另外，稀氟化氫酸的氟化氫濃度設定為0.01ppm以上且100ppm以下，較佳為設定為0.1ppm以上且10ppm以下即可。
另外，作為超聲波洗滌較佳為使用200kHz以上，較佳為900kHz以上的頻率。藉由使用該頻率，可以降低對氧化物230b等造成的損傷。
另外，可以多次進行上述洗滌處理，也可以按每個洗滌處理改變洗滌液。例如，也可以作為第一洗滌處理進行使用稀氟化氫酸或稀氨水的處理，作為第二洗滌 處理進行使用純水或碳酸水的處理。
作為上述洗滌處理，在本實施方式中，使用稀氟化氫酸進行濕式洗滌，然後用純水或碳酸水進行濕式洗滌。藉由進行該洗滌處理，可以去除附著於氧化物230a、氧化物230b等的表面或者擴散到其內部的雜質。並且，可以提高形成在氧化物230b上的氧化物230c的結晶性。
藉由進行上述乾蝕刻法等的加工或上述洗浄處理，有時重疊於上述開口且不重疊於氧化物230b及絕緣體272的區域的絕緣體224的厚度比重疊於氧化物230b的區域的絕緣體224的厚度薄。
可以在上述蝕刻或上述洗滌後進行加熱處理。該加熱處理例如較佳為以100℃以上且450℃以下，更佳為以350℃以上且400℃以下進行。加熱處理在氮氣體或惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。例如，較佳為在氧氛圍下進行加熱處理。由此，對氧化物230a及氧化物230b供應氧，從而可以減少氧空位VO。另外，藉由進行上述加熱處理，可以提高氧化物230b的結晶性，並且也可以提高形成在氧化物230b的槽部的氧化物230c的結晶性。加熱處理也可以在減壓狀態下進行。或者，也可以在氧氛圍下進行加熱處理，然後以不暴露於大氣的方式在氮氛圍下連續地進行加熱處理。
接著，形成氧化膜230C(參照圖10A至圖 10D)。也可以在形成氧化膜230C之前進行加熱處理，並且較佳的是，該加熱處理在減壓下進行，以不暴露於大氣的方式連續形成氧化膜230C。另外，該加熱處理較佳為在含氧氛圍下進行。藉由進行這種處理，可以去除附著於氧化物230b的表面等的水分及氫，而且減少氧化物230a及氧化物230b中的水分濃度及氫濃度。加熱處理的溫度較佳為100℃以上且400℃以下。在本實施方式中，將加熱處理的溫度設定為200℃。
在此，氧化膜230C較佳為以至少與設置在形成在氧化物230b中的槽部的內壁、氧化物243的側面的一部分、導電體242的側面的一部分、絕緣體271的側面的一部分、絕緣體272的側面的一部分及絕緣體280的側面的一部分接觸的方式設置。由於導電體242被氧化物243、絕緣體272、絕緣體271及氧化膜230C圍繞，可以在後面的製程中抑制導電體242的氧化所導致的導電率下降。
氧化膜230C可以使用濺射法、CVD法、MBE法、PLD法、ALD法等形成。氧化膜230C可以根據氧化膜230C所需的特性利用與氧化膜230A或氧化膜230B相同的成膜方法形成。在本實施方式中，氧化膜230C藉由濺射法使用In：Ga：Zn=4：2：3[原子個數比]的氧化物靶材、In：Ga：Zn=5：1：3[原子個數比]的氧化物靶材、In：Ga：Zn=10：1：3[原子個數比]的氧化物靶材或者銦氧化物靶材形成。
尤其是，在形成氧化膜230C時，有時濺射氣 體所包含的氧的一部分被供應給氧化物230a及氧化物230b。或者，在形成氧化膜230C時，有時濺射氣體所包含的氧的一部分供應給絕緣體280。因此，氧化膜230C的濺射氣體所包含的氧的比例可以為70%以上，較佳為80%以上，更佳為100%。另外，藉由在上述包含多量氧的氛圍下形成氧化膜230C，可以使氧化膜230C易於CAAC-OS化。
較佳為邊對基板加熱邊形成氧化膜230C。此時，藉由將基板溫度設定為200℃以上，可以減少氧化膜230C及氧化物230b中的氧空位。藉由邊對基板加熱邊形成氧化膜230C，可以提高氧化膜230C及氧化物230b的結晶性。
接著，形成氧化膜230D(參照圖10A至圖10D)。氧化膜230D的成膜較佳為以不暴露於大氣的方式從氧化膜230C的成膜連續地進行。
氧化膜230D可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成。氧化膜230D可以根據氧化膜230D所需的特性利用與氧化膜230A或氧化膜230B相同的成膜方法形成。在本實施方式中，利用濺射法使用In：Ga：Zn=1：3：4[原子個數比]的氧化物靶材形成氧化膜230D。
尤其是，在形成氧化膜230D時，有時濺射氣體所包含的氧的一部分供應給氧化膜230C。或者，在形成氧化膜230D時，濺射氣體所包含的氧的一部分供應給絕緣 體280。因此，氧化膜230D的濺射氣體所包含的氧的比例可以為70%以上，較佳為80%以上，更佳為100%。
接著，形成絕緣膜250A(參照圖10A至圖10D)。也可以在形成絕緣膜250A之前進行加熱處理，並且較佳的是，該加熱處理在減壓下進行，以不暴露於大氣的方式連續形成絕緣膜250A。另外，該加熱處理較佳為在含氧氛圍下進行。藉由進行這種處理，可以去除附著於氧化膜230C的表面等的水分及氫，而且減少氧化物230a、氧化物230b及氧化膜230C中的水分濃度及氫濃度。加熱處理的溫度較佳為100℃以上且400℃以下。
絕緣膜250A可以藉由濺射法、CVD法、MBE法、PLD法、ALD法等形成。絕緣膜250A較佳為使用減少或去除氫原子的氣體的成膜方法形成。由此，可以降低絕緣膜250A的氫濃度。絕緣膜250A在後面製程中成為與氧化物230d接觸的絕緣體250，所以如此那樣氫濃度得到降低是較佳的。
在絕緣體250具有兩層的疊層結構時，成為絕緣體250的下層的絕緣膜及成為絕緣體250的上層的絕緣膜較佳為以不暴露於大氣環境的方式連續形成。藉由以不暴露於大氣的方式形成，可以防止來自大氣環境的雜質或水分附著於成為絕緣體250的下層的絕緣膜及成為絕緣體250的上層的絕緣膜，從而可以保持成為絕緣體250的下層的絕緣膜與成為絕緣體250的上層的絕緣膜的介面附近的清潔。
在此，也可以在形成絕緣膜250A之後在含氧氛圍下且減壓下進行微波處理。藉由進行微波處理，由微波產生的電場施加到絕緣膜250A、氧化膜230D、氧化膜230C、氧化物230b、氧化物230a等，從而可以使氧化膜230D中、氧化膜230C中、氧化物230b中及氧化物230a中的VOH分開為VO與氫。此時被分開的氫的一部分鍵合於氧而有時作為H2O從絕緣膜250A、氧化膜230D、氧化膜230C、氧化物230b及氧化物230a被去除。另外，氫的一部分有時被導電體242(導電體242a及導電體242b)吸雜。如此，藉由進行微波處理，可以降低絕緣膜250A中、氧化膜230D中、氧化膜230C中、氧化物230b中及氧化物230a中的氫濃度。另外，藉由對氧化物230a中、氧化物230b中、氧化膜230D中及氧化膜230C中的VOH分開為VO與氫後會產生的VO供應氧，可以修復或填補VO。
另外，也可以在進行微波處理之後保持減壓狀態而進行加熱處理。藉由進行這種處理，可以高效地去除絕緣膜250A中、氧化膜230D中、氧化膜230C中、氧化物230b中及氧化物230a中的氫。另外，氫的一部分有時被導電體242(導電體242a及導電體242b)吸雜。另外，也可以在進行微波處理之後保持減壓狀態而反復進行加熱處理幾次。藉由反復進行加熱處理，可以進一步高效地去除絕緣膜250A中、氧化膜230D中、氧化膜230C中、氧化物230b中及氧化物230a中的氫。注意，加熱處理溫度較佳為300℃以上且500℃以下。
另外，藉由進行微波處理而對絕緣膜250A的膜質進行修改，可以抑制氫、水、雜質等的擴散。由此，可以抑制因成為導電體260的導電膜的成膜等後製程加熱處理等後處理而氫、水、雜質等經過絕緣體250擴散到氧化物230b、氧化物230a等。
接著，依次形成導電膜260A、導電膜260B(參照圖11A至圖11D)。可以利用濺射法、CVD法、MBE法、PLD法、ALD法等形成導電膜260A及導電膜260B。在本實施方式中，利用ALD法形成導電膜260A，並且利用CVD法以不暴露於大氣的方式在減壓下連續地形成導電膜260B。
接著，藉由利用CMP處理直到絕緣體280露出為止對氧化膜230C、氧化膜230D、絕緣膜250A、導電膜260A及導電膜260B進行拋光，形成氧化物230c、氧化物230d、絕緣體250及導電體260(導電體260a及導電體260b)(參照圖12A至圖12D)。由此，氧化物230c以覆蓋到達氧化物230b的開口及氧化物230b的槽部的內壁(側壁及底面)的方式配置。另外，氧化物230d隔著氧化物230c以覆蓋上述開口及上述槽部的內壁的方式配置。另外，絕緣體250隔著氧化物230d以覆蓋上述開口及上述槽部的內壁的方式配置。另外，導電體260隔著氧化物230c、氧化物230d及絕緣體250以填充上述開口及上述槽部的方式配置。
接著，也可以在與上述加熱處理同樣的條件 下進行加熱處理。在本實施方式中，在氮氛圍下以400℃的溫度進行1小時的處理。藉由該加熱處理，可以減少絕緣體250及絕緣體280中的水分濃度及氫濃度。另外，也可以在上述加熱處理之後以不暴露於大氣的方式連續形成絕緣體282。
接著，在氧化物230d上、氧化物230c上、絕緣體250上、導電體260上及絕緣體280上形成絕緣體282(參照圖13A至圖13D)。絕緣體282可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。作為絕緣體282，例如，較佳為藉由濺射法形成氧化鋁膜。藉由使用濺射法在含氧氛圍下形成絕緣體282，可以在進行成膜的同時對絕緣體280添加氧。由此，可以使絕緣體280包含過量氧。此時，較佳為在進行基板加熱的同時形成絕緣體282。另外，藉由以接觸於導電體260的頂面的方式形成絕緣體282，在後面的加熱處理中可以抑制絕緣體280所包含的氧被導電體260吸收，所以是較佳的。
接著，對絕緣體282的一部分、絕緣體280的一部分、絕緣體272的一部分、絕緣體224的一部分、絕緣體222的一部分、絕緣體216的一部分及絕緣體214的一部分進行加工來形成到達絕緣體212的開口(參照圖14A至圖14D)。該開口有時以圍繞電晶體200的方式形成。或者，該開口有時以圍繞多個電晶體200的方式形成。因此，在該開口中，絕緣體282的側面的一部分、絕緣體280的側面的一部分、絕緣體272的側面的一部分、絕緣體224的側面 的一部分、絕緣體222的側面的一部分、絕緣體216的側面的一部分及絕緣體214的側面的一部分露出。
可以採用乾蝕刻法或濕蝕刻法對絕緣體282的一部分、絕緣體280的一部分、絕緣體272的一部分、絕緣體224的一部分、絕緣體222的一部分、絕緣體216的一部分及絕緣體214的一部分進行加工。利用乾蝕刻法的加工適合於微細加工。該加工也可以以不同的條件進行。
接著，覆蓋絕緣體282、絕緣體280、絕緣體224、絕緣體222、絕緣體216及絕緣體214地形成絕緣體283(參照圖15A至圖15D)。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體283。在本實施方式中，利用濺射法形成氮化矽。如圖15所示，絕緣體283在上述開口的底面與絕緣體212接觸。也就是說，電晶體200的頂面及側面由絕緣體283包圍，而底面由絕緣體212包圍。像這樣，藉由由阻擋性高的絕緣體283及絕緣體212包圍電晶體200，可以防止水分及氫從外部進入。
接著，在絕緣體283上形成成為絕緣體274的絕緣膜。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成成為絕緣體274的絕緣膜。例如，較佳為藉由CVD法形成氧化矽。此外，較佳為藉由上述使用氫原子得到減少或被去除的氣體的成膜方法形成成為絕緣體274的絕緣膜。由此，可以降低成為絕緣體274的絕緣膜的氫濃度。
接下來，對成為絕緣體274的絕緣膜進行 CMP處理來形成其頂面平坦的絕緣體274(參照圖16A至圖16D)。
接著，在絕緣體271、絕緣體272、絕緣體280、絕緣體282及絕緣體283中形成到達導電體242的開口(參照圖17A至圖17D)。在形成該開口時，可以利用光微影法。注意，在圖17A中該開口在俯視時的形狀為圓形，但是不侷限於此。例如，在俯視時，該開口也可以具有橢圓等大致圓形形狀、四角形等多角形形狀、使四角形等多角形的角部帶弧形的形狀。
接著，形成成為絕緣體241的絕緣膜，並對該絕緣膜進行各向異性蝕刻來形成絕緣體241(參照圖17A至圖17D)。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成成為絕緣體241的絕緣膜。作為成為絕緣體241的絕緣膜，較佳為使用具有抑制氧的透過的功能的絕緣膜。例如，較佳為藉由ALD法形成氧化鋁。或者，較佳為使用PEALD法形成氮化矽。氮化矽對氫具有高阻擋性，所以是較佳的。
另外，作為成為絕緣體241的絕緣膜的各向異性蝕刻，例如可以使用乾蝕刻法等。藉由在開口的側壁部設置絕緣體241，可以抑制來自外部的氧的透過，並防止接下來要形成的導電體240a及導電體240b的氧化。此外，可以防止水、氫等雜質從導電體240a及導電體240b擴散到外部。
接著，形成成為導電體240a及導電體240b的 導電膜。成為導電體240a及導電體240b的導電膜較佳為包含具有抑制水、氫等雜質的透過的功能的導電體的疊層結構。例如，可以採用氮化鉭、氮化鈦等與鎢、鉬、銅等的疊層。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成成為導電體240的導電膜。
接著，藉由進行CMP處理，去除成為導電體240a及導電體240b的導電膜的一部分，使絕緣體283及絕緣體274的頂面露出。其結果是，上述導電膜只殘留在上述開口中，由此可以形成其頂面平坦的導電體240a及導電體240b(參照圖17A至圖17D)。注意，有時由於該CMP處理而絕緣體283的頂面的一部分及絕緣體274的頂面的一部分被去除。
接著，形成成為導電體246的導電膜。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成成為導電體246的導電膜。
接著，藉由光微影法對成為導電體246的導電膜進行加工，來形成與導電體240a的頂面接觸的導電體246a及與導電體240b的頂面接觸的導電體246b(參照圖18A至圖18D)。此時，雖然未圖示，但是導電體246a及導電體246b與絕緣體283不重疊的區域的絕緣體283的一部分有時被去除。
接著，在導電體246上及絕緣體283上形成絕緣體286(參照圖3A至圖3D)。可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體286。另外，絕緣 體286可以為多層。例如，也可以利用濺射法形成氮化矽而在該氮化矽上利用CVD法形成氮化矽。
藉由上述製程，可以製造包括圖3A至圖3D所示的電晶體200的半導體裝置。如圖4A至圖18D所示，藉由使用本實施方式所示的半導體裝置的製造方法可以製造電晶體200。注意，當製造包括圖1A至圖1D所示的電晶體200的半導體裝置時，也可以不進行圖14A至圖16D所示的製程而製造半導體裝置。
<半導體裝置的結構例子2>
使用圖19A至圖19D說明包括電晶體200的半導體裝置的其他結構。在本發明中，如圖19A至圖19D的半導體裝置所示，也可以不設置絕緣體272。
圖19A至圖19D是包括電晶體200的半導體裝置的俯視圖及剖面圖。圖19A是該半導體裝置的俯視圖。另外，圖19B至圖19D是該半導體裝置的剖面圖。在此，圖19B是沿著圖19A中的點劃線A1-A2的剖面圖，該剖面圖相當於電晶體200的通道長度方向上的剖面圖。另外，圖19C是示出沿著圖19A中的點劃線A3-A4的部分的剖面圖，該剖面圖相當於電晶體200的通道寬度方向上的剖面圖。圖19D是對應圖19A中的點劃線A5-A6的部分的剖面圖。在圖19A的俯視圖中，為了明確起見，省略一部分組件。
[電晶體200]
如圖19A至圖19D所示，電晶體200包括：絕緣體214上的絕緣體216；以埋入絕緣體214或絕緣體216的方式配置的導電體205(導電體205a及導電體205b)；絕緣體216上及導電體205上的絕緣體222；絕緣體222上的絕緣體224；絕緣體224上的氧化物230a；氧化物230a上的氧化物230b；氧化物230b上的氧化物243(氧化物243a及氧化物243b)及氧化物230c；氧化物243a上的導電體242a；導電體242a上的絕緣體271a；氧化物243b上的導電體242b；導電體242b上的絕緣體271b；氧化物230c上的氧化物230d；氧化物230d上的絕緣體250；以及位於絕緣體250上且與氧化物230c的一部分重疊的導電體260(導電體260a及導電體260b)。另外，氧化物230c與氧化物243a的側面、氧化物243b的側面、導電體242a的側面及導電體242b的側面接觸。在此，如圖19B及圖19C所示，導電體260的頂面與絕緣體250的頂面、氧化物230d的頂面及氧化物230c的頂面大致對齊。另外，絕緣體282與導電體260、絕緣體250、氧化物230d、氧化物230c及絕緣體280的各頂面接觸。
在絕緣體280設置到達氧化物230b的開口。該開口內配置有氧化物230d、氧化物230c、絕緣體250及導電體260。另外，在電晶體200的通道長度方向上，導電體242a及氧化物243a與導電體242b及氧化物243b間設置有導電體260、絕緣體250、氧化物230d及氧化物230c。絕緣體250具有與導電體260的側面接觸的區域及與導電體260的底面接觸的區域。另外，在與氧化物230b重疊的區域 中，氧化物230c具有與氧化物230b接觸的區域、隔著氧化物230d及絕緣體250與導電體260的側面重疊的區域、隔著氧化物230d及絕緣體250與導電體260的底面重疊的區域。
在本結構例子中，使氧從包含過量氧的絕緣體280擴散到氧化物230c，並且從氧化物230c向氧化物230b的通道形成區域供應氧。由此，可以對佔通道形成區域的大部分的氧化物230c及氧化物230b的接觸於氧化物230c的區域選擇性地供應氧。
另外，包含在絕緣體280的過量氧從絕緣體280與絕緣體224的介面擴散到絕緣體224。再者，包含在絕緣體224的過量氧從絕緣體224與氧化物230c的介面擴散到氧化物230c。並且，包含在氧化物230c的過量氧從氧化物230c與氧化物230b的介面擴散到氧化物230b。其結果，包含在絕緣體280的過量氧供應到被用作電晶體200的通道形成區域的區域。
換言之，可以使氧從包含過量氧的絕緣體280透過絕緣體224擴散到氧化物230c，並且可以從氧化物230c向氧化物230b的通道形成區域供應氧。由此，可以對佔通道形成區域的大部分的氧化物230c及氧化物230b的接觸於氧化物230c的區域選擇性地供應氧。
在此，從形成絕緣體224到在絕緣體224上形成絕緣體280的製程間夾有將氧化物230b等形成為島狀的製程。因此，在將氧化物230b等形成為島狀的製程中產生的副產物有時沉積在絕緣體224上，當在該層狀的副產物 上形成絕緣體280時，從絕緣體280向絕緣體224擴散的氧量有可能減少。由此，較佳的是，在形成絕緣體280之前進行蝕刻處理去除該層狀的副產物。
另外，擴散到氧化物230c的過量氧的一部分也擴散到氧化物230d。與氧化物230c相比，氧不容易擴散到氧化物230d，所以向絕緣體250的氧的擴散相對來說得到抑制。由此，可以抑制藉由絕緣體250導電體260被氧化。
另外，氧化物230b隔著氧透過性低的氧化物230a與絕緣體224重疊。因此，與氧化物230c相比，包含在絕緣體224中的過量氧不容易擴散到氧化物230a。由此，包含在絕緣體224的過量氧的從氧化物230b的底面的擴散相對來說得到抑制。
明確而言，較佳的是，被用作層間膜的絕緣體280的介電常數低。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。絕緣體280例如較佳為使用與絕緣體216相同的材料形成。尤其是，由於氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。特別是，因為氧化矽、氧氮化矽、具有空孔的氧化矽等的材料容易形成包含藉由加熱脫離的氧的區域，所以是較佳的。
另外，較佳為降低絕緣體280中的水、氫等雜質的濃度。此外，較佳的是，絕緣體280的氫濃度低，並且絕緣體280包括氧過量區域或者包含過量氧，例如，可以使用與絕緣體216相同的材料形成。此外，絕緣體280 也可以具有層疊上述材料的結構，例如，也可以具有藉由濺射法形成的氧化矽膜及層疊於其上且藉由化學氣相沉積(CVD：Chemical Vapor Deposition)法形成的氧氮化矽膜的疊層結構。另外，也可以在其上方還層疊氮化矽。
絕緣體282較佳為被用作抑制水、氫等雜質從上方擴散到絕緣體280的阻擋絕緣膜。另外，絕緣體282較佳為被用作抑制氧透過的阻擋絕緣膜。
另外，藉由在包含氧的氛圍下形成絕緣體282，可以在絕緣體280及絕緣體224設置過量氧區域。由此，作為絕緣體282例如可以使用氧化鋁、氧化鉿或氮氧化矽等的絕緣體。
尤其是，絕緣體282較佳為藉由偏壓濺射法在含氧氛圍下形成氧化鋁或氧化鉿。
由此，藉由偏壓濺射法在含氧氛圍下形成氧化鋁或氧化鉿可以對配置在絕緣體282的下方的絕緣體280及絕緣體224注入氧。另外，藉由調整施加到基板的RF功率可以控制注入到絕緣體280、絕緣體224的氧量，所以可以使注入到絕緣體224的氧量變為適合於提高電晶體的可靠性的量。
例如，作為RF功率，將0.31W/cm2以上，較佳為0.62W/cm2以上，更佳為1.86W/cm2以上的偏壓施加到基板即可。換言之，可以使用形成絕緣體280時的RF功率使氧量改變為適合於電晶體的特性的量而注入。另外，可以注入適合於提高電晶體的可靠性的量的氧。另外，RF的 頻率較佳為10MHz以上。典型的是，13.56MHz。RF的頻率越高，越可以減少對基板造成的損傷。
如此，絕緣體282具有對成為基底的膜注入氧的功能，但是絕緣體282本身具有抑制氧的透過的功能。因此，藉由使用濺射法在含氧氛圍下形成絕緣體282，可以在進行成膜的同時對絕緣體280及絕緣體224添加氧。由此，可以使絕緣體280包含過量氧。此時，較佳為在進行基板加熱的同時形成絕緣體282。另外，藉由以接觸於導電體260的頂面的方式形成絕緣體282，在後面的加熱處理中可以抑制絕緣體280所包含的氧被導電體260吸收，所以是較佳的。
如此，可以對氧化物半導體的通道形成區域選擇性地供應氧而實現i型化或實質上的i型化並且可以抑制擴散到被用作源極區域或汲極區域的區域的氧而保持n型化。由此，可以抑制電晶體200的電特性的變動並抑制基板面內的電晶體200的電特性偏差。
藉由採用上述結構，可以提供一種電晶體特性偏差小的半導體裝置。此外，可以提供一種高可靠性的半導體裝置。另外，可以提供一種具有良好的電特性的半導體裝置。
<半導體裝置的變形例子2>
以下使用圖20A至圖20D說明本發明的一個實施方式的半導體裝置的一個例子。
圖20A是半導體裝置的俯視圖。圖20B是對應圖20A中的點劃線A1-A2的部分的剖面圖。圖20C是對應圖20A中的點劃線A3-A4的部分的剖面圖。圖20D是對應圖20A中的點劃線A5-A6的部分的剖面圖。在圖20A的俯視圖中，為了明確起見，省略一部分組件。
注意，在圖20A至圖20D所示的半導體裝置中，對具有與<半導體裝置的結構例子1>所示的半導體裝置的組件相同的功能的組件附加相同的元件符號。在本節中，半導體裝置的構成材料可以使用在<半導體裝置的結構例子>中進行了詳細說明的材料。
圖20A至圖20D所示的半導體裝置是圖19A至圖19D所示的半導體裝置的變形例子。圖20A至圖20D所示的半導體裝置與圖19A至圖19D所示的半導體裝置的不同之處在於絕緣體283的形狀。另外，圖20A至圖20D所示的半導體裝置包括絕緣體274，這一點也是與圖19A至圖19D所示的半導體裝置不同之處。
在圖20A至圖20D所示的半導體裝置中，絕緣體214、絕緣體216、絕緣體222、絕緣體224、絕緣體280及絕緣體282被圖案化。另外，絕緣體283覆蓋絕緣體214、絕緣體216、絕緣體222、絕緣體224、絕緣體280及絕緣體282。換言之，絕緣體283與絕緣體282的頂面及側面、絕緣體212的頂面接觸。由此，包括氧化物230等的絕緣體214、絕緣體216、絕緣體222、絕緣體224、絕緣體280及絕緣體282由絕緣體283及絕緣體212從外部分離。換 言之，電晶體200配置在由絕緣體283及絕緣體212密封的區域中。
例如，較佳的是，絕緣體214及絕緣體282使用俘獲氫並使氫固定的功能的材料形成，並且絕緣體212及絕緣體283使用具有抑制氫及氧的擴散的功能的材料形成。典型的是，作為絕緣體214及絕緣體282可以使用氧化鋁。此外，作為絕緣體212、絕緣體283，典型地可以使用氮化矽。
另外，在圖20A至圖20D所示的電晶體200中，絕緣體212、絕緣體283具有單層的結構，但是本發明不侷限於此。例如，絕緣體212、絕緣體283都具有兩層以上的疊層結構。
藉由採用上述結構，可以抑制包含在上述被密封的區域以外的區域中的氫混入上述被密封的區域內。
<半導體裝置的應用例子>
下面，參照圖21A和圖21B對與上述<半導體裝置的結構例子1>、<半導體裝置的結構例子2>、<半導體裝置的變形例子1>及<半導體裝置的變形例子2>不同的包括根據本發明的一個實施方式的電晶體200的半導體裝置的一個例子進行說明。注意，在圖21A和圖21B所示的半導體裝置中，對具有與構成<半導體裝置的結構例子1>所示的半導體裝置(參照圖1A至圖1D)的組件相同的組件的結構附加相同元件符號。在本節中，作為電晶體200的構成材料可 以使用在<半導體裝置的結構例子1>、<半導體裝置的結構例子2>、<半導體裝置的變形例子1>及<半導體裝置的變形例子2>中進行了詳細說明的材料。
圖21A及圖21B示出由絕緣體283和絕緣體212包圍多個電晶體(電晶體200_1至電晶體200_n)進行密封的結構。圖21A及圖21B示出電晶體200_1至電晶體200_n沿著通道長度方向上排列，但是不侷限於此。電晶體200_1至電晶體200_n既可以在通道寬度方向上排列，也可以配置為矩陣狀。另外，也可以根據設計無規性地配置。
如圖21A所示，在多個電晶體(電晶體200_1至電晶體200_n)的外側形成有絕緣體283與絕緣體212接觸的部分(下面，有時稱為密封部265)。以圍繞多個電晶體(電晶體200_1至電晶體200_n)的方式形成有密封部265。藉由採用這種結構，可以由絕緣體283和絕緣體212包圍多個電晶體(電晶體200_1至電晶體200_n)。由此，被密封部265圍繞的電晶體群設置在基板上。
另外，也可以以與密封部265重疊的方式設置切割線(有時稱為分割線、分離線或截斷線)。上述基板沿著切割線分離，所以被密封部265圍繞的電晶體群切割為一個晶片。
另外，圖21A示出多個電晶體(電晶體200_1至電晶體200_n)被一個密封部265圍繞的例子，但是不侷限於此。如圖21B所示，也可以使多個電晶體(電晶體 200_1至電晶體200_n)由多個密封部圍繞。在圖21B中，由密封部265a圍繞多個電晶體(電晶體200_1至電晶體200_n)，而且還由外側的密封部265b圍繞該電晶體。
像這樣，在由多個密封部圍繞多個電晶體(電晶體200_1至電晶體200_n)時，絕緣體283和絕緣體212接觸的部分變多，因此可以進一步提高絕緣體283和絕緣體212的密接性。由此，可以更牢固地密封多個電晶體(電晶體200_1至電晶體200_n)。
在此情況下，既可以與密封部265a或密封部265b重疊地設置切割線，又可以在密封部265a與密封部265b之間設置切割線。
根據本發明的一個實施方式可以提供一種電晶體特性的偏差小的半導體裝置。另外，根據本發明的一個實施方式可以提供一種高可靠性的半導體裝置。另外，根據本發明的一個實施方式可以提供一種具有良好的電特性的半導體裝置。另外，根據本發明的一個實施方式可以提供一種通態電流大的半導體裝置。另外，根據本發明的一個實施方式可以提供一種能夠實現微型化或高積體化的半導體裝置。另外，根據本發明的一個實施方式可以提供一種低功耗的半導體裝置。
以上，本實施方式所示的結構、方法等可以與其他實施方式或實施例所示的結構、方法等適當地組合而實施。
實施方式2
在本實施方式中，參照圖22及圖26說明半導體裝置的一個實施方式。
[記憶體裝置1]
圖22示出使用根據本發明的一個實施方式的半導體裝置(記憶體裝置)的一個例子。本發明的一個實施方式的半導體裝置包括電晶體200、電晶體300及電容器100。在本發明的一個實施方式的半導體裝置中，電晶體200設置在電晶體300的上方，電容器100設置在電晶體300及電晶體200的上方。此外，作為電晶體200，可以使用上述實施方式所說明的電晶體200。
電晶體200是其通道形成在包含氧化物半導體的半導體層中的電晶體。因為電晶體200的關態電流低，所以藉由將其用於記憶體裝置，可以長期保持存儲內容。換言之，由於不需要更新工作或更新工作的頻率極低，所以可以充分降低記憶體裝置的功耗。
在圖22所示的半導體裝置中，佈線1001與電晶體300的源極電連接，佈線1002與電晶體300的汲極電連接。另外，佈線1003與電晶體200的源極和汲極中的一方電連接，佈線1004與電晶體200的第一閘極電連接，佈線1006與電晶體200的第二閘極電連接。再者，電晶體300的閘極及電晶體200的源極和汲極中的另一方與電容器100的一方電極電連接，佈線1005與電容器100的另一個電極電 連接。
此外，藉由將圖22所示的記憶體裝置配置為矩陣狀，可以構成記憶單元陣列。
<電晶體300>
電晶體300設置在基板311上，並包括：用作閘極的導電體316、用作閘極絕緣體的絕緣體315、由基板311的一部分構成的半導體區域313以及用作源極區域或汲極區域的低電阻區域314a及低電阻區域314b。電晶體300可以是p通道型或n通道型。
在此，在圖22所示的電晶體300中，形成通道的半導體區域313(基板311的一部分)具有凸形狀。另外，以隔著絕緣體315覆蓋半導體區域313的側面及頂面的方式設置導電體316。另外，導電體316可以使用調整功函數的材料。因為利用半導體基板的凸部，所以這種電晶體300也被稱為FIN型電晶體。另外，也可以以與凸部的上表面接觸的方式具有用來形成凸部的遮罩的絕緣體。此外，雖然在此示出對半導體基板的一部分進行加工來形成凸部的情況，但是也可以對SOI基板進行加工來形成具有凸部的半導體膜。
注意，圖22所示的電晶體300的結構只是一個例子，不侷限於上述結構，根據電路結構或驅動方法使用適當的電晶體即可。
<電容器100>
電容器100設置在電晶體200的上方。電容器100包括用作第一電極的導電體110、用作第二電極的導電體120及用作介電質的絕緣體130。在此，絕緣體130較佳為使用可用作上述實施方式所示的絕緣體286的絕緣體。
此外，例如，也可以同時形成設置在導電體240上的導電體112及導電體110。另外，導電體112用作與電容器100、電晶體200或電晶體300電連接的插頭或者佈線。
在圖22中，導電體112及導電體110具有單層結構，但是不侷限於該結構，也可以具有兩層以上的疊層結構。例如，也可以在具有阻擋性的導電體與導電性高的導電體之間形成與具有阻擋性的導電體以及導電性高的導電體之間的緊密性高的導電體。
此外，絕緣體130例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁、氧化鉿、氧氮化鉿、氮氧化鉿、氮化鉿等，並以疊層或單層設置。
例如，絕緣體130較佳為使用氧氮化矽等絕緣耐應力高的材料和高介電常數(high-k)材料的疊層結構。藉由採用該結構，電容器100可以包括高介電常數(high-k)的絕緣體來確保充分的電容，並可以包括絕緣耐應力高的絕緣體來提高絕緣耐應力，從而可以抑制電容器100的靜電破壞。
注意，作為高介電常數(high-k)材料(相對介電常數高的材料)的絕緣體，有氧化鎵、氧化鉿、氧化鋯、具有鋁及鉿的氧化物、具有鋁及鉿的氧氮化物、具有矽及鉿的氧化物、具有矽及鉿的氧氮化物、具有矽及鉿的氮化物等。
另一方面，作為絕緣耐應力高的材料(相對介電常數低的材料)，有氧化矽、氧氮化矽、氮氧化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽、樹脂等。
<佈線層>
在各結構體之間也可以設置有包括層間膜、佈線及插頭等的佈線層。此外，佈線層可以根據設計而設置為多個層。在此，在具有插頭或佈線的功能的導電體中，有時使用同一元件符號表示多個結構。此外，在本說明書等中，佈線、與佈線電連接的插頭也可以是一個組件。就是說，導電體的一部分有時被用作佈線，並且導電體的一部分有時被用作插頭。
例如，在電晶體300上，作為層間膜依次層疊地設置有絕緣體320、絕緣體322、絕緣體324及絕緣體326。此外，與電容器100或電晶體200電連接的導電體328及導電體330等填埋於絕緣體320、絕緣體322、絕緣體324及絕緣體326中。另外，導電體328及導電體330被用作插頭或佈線。
此外，用作層間膜的絕緣體可以被用作覆蓋其下方的凹凸形狀的平坦化膜。例如，為了提高絕緣體322的頂面的平坦性，也可以藉由利用化學機械拋光(CMP)法等的平坦化處理實現平坦化。
也可以在絕緣體326及導電體330上設置佈線層。例如，在圖22中，依次層疊有絕緣體350、絕緣體352及絕緣體354。另外，在絕緣體350、絕緣體352及絕緣體354中形成有導電體356。導電體356用作插頭或佈線。
同樣地，在絕緣體210、絕緣體212、絕緣體214及絕緣體216中填充有導電體218及構成電晶體200的導電體(導電體205)等。此外，導電體218用作與電容器100或電晶體300電連接的插頭或佈線。再者，導電體120及絕緣體130上設置有絕緣體150。
在此，與上述實施方式所示的絕緣體241同樣，以與用作插頭的導電體218的側面接觸的方式設置絕緣體217。絕緣體217以與絕緣體210、絕緣體212、絕緣體214及絕緣體216中的開口的內壁接觸的方式設置。換言之，絕緣體217設置在導電體218與絕緣體210、絕緣體212、絕緣體214及絕緣體216之間。導電體205可以與導電體218並行形成，所以有時以與導電體205的側面接觸的方式形成絕緣體217。
作為絕緣體217，例如可以使用氮化矽、氧化鋁或氮氧化矽等絕緣體。絕緣體217以與絕緣體210、絕緣體212、絕緣體214、絕緣體216及絕緣體222接觸的方式 設置，所以可以抑制水、氫等雜質從絕緣體210或絕緣體216等透過導電體218混入氧化物230。尤其是，氮化矽對氫具有高阻擋性，所以是較佳的。另外，可以防止包含在絕緣體210或絕緣體216中的氧被導電體218吸收。
絕緣體217可以使用與絕緣體241同樣的方法形成。例如，使用PEALD法形成氮化矽，使用各向異性蝕刻形成到達導電體356的開口即可。
作為能夠用作層間膜的絕緣體，有具有絕緣性的氧化物、氮化物、氧氮化物、氮氧化物、金屬氧化物、金屬氧氮化物、金屬氮氧化物等。
例如，藉由將相對介電常數低的材料用於用作層間膜的絕緣體，可以減少產生在佈線之間的寄生電容。因此，較佳為根據絕緣體的功能選擇材料。
例如，絕緣體150、絕緣體280、絕緣體210、絕緣體352及絕緣體354等較佳為具有相對介電常數低的絕緣體。例如，該絕緣體較佳為含有氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽、樹脂等。或者，該絕緣體較佳為具有氧化矽、氧氮化矽、氮氧化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽或具有空孔的氧化矽和樹脂的疊層結構。由於氧化矽及氧氮化矽具有熱穩定性，因此藉由將其與樹脂組合，可以實現具有熱穩定性且相對介電常數低的疊層結構。作為樹脂，例如可以舉出聚酯、聚烯烴、聚醯胺(尼龍、芳香族聚醯胺 等)、聚醯亞胺、聚碳酸酯、丙烯酸樹脂等。
此外，藉由由具有抑制氫等雜質及氧透過的功能的絕緣體圍繞使用氧化物半導體的電晶體，可以使電晶體的電特性穩定。因此，作為絕緣體214、絕緣體212及絕緣體350等，使用具有抑制氫等雜質及氧的透過的功能的絕緣體，即可。
作為具有抑制氫等雜質及氧透過的功能的絕緣體，例如可以以單層或疊層使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體。明確而言，作為具有抑制氫等雜質及氧透過的功能的絕緣體，可以使用氧化鋁、氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等金屬氧化物、氮氧化矽、氮化矽等。
作為能夠用於佈線、插頭的導電體較佳為使用包含選自鋁、鉻、銅、銀、金、鉑、鉭、鎳、鈦、鉬、鎢、鉿、釩、鈮、錳、鎂、鋯、鈹、銦以及釕等的金屬元素中的一種以上的材料。此外，也可以使用以包含磷等雜質元素的多晶矽為代表的導電率高的半導體以及鎳矽化物等矽化物。
例如，作為導電體328、導電體330、導電體356、導電體218及導電體240等，可以以單層或疊層使用由上述材料形成的金屬材料、合金材料、金屬氮化物材料、金屬氧化物材料等的導電材料。較佳為使用兼具耐熱性和導電性的鎢或鉬等高熔點材料，尤其較佳為使用鎢。 或者，較佳為使用鋁或銅等低電阻導電材料形成。藉由使用低電阻導電材料可以降低佈線電阻。
<設置有氧化物半導體的層的佈線或插頭>
注意，在將氧化物半導體用於電晶體200時，有時在氧化物半導體附近設置具有過量氧區域的絕緣體。在此情況下，較佳為在該具有過量氧區域的絕緣體和設置於該具有過量氧區域的絕緣體的導電體之間設置具有阻擋性的絕緣體。
例如，在圖22中，較佳為在具有過量氧的絕緣體224及絕緣體280與導電體240之間設置絕緣體241。藉由使絕緣體241與絕緣體222、絕緣體282及絕緣體283接觸地設置，絕緣體224及電晶體200可以具有由具有阻擋性的絕緣體密封的結構。
也就是說，藉由設置絕緣體241，可以抑制絕緣體224及絕緣體280所具有的過量氧被導電體240吸收。此外，藉由具有絕緣體241，可以抑制作為雜質的氫經過導電體240擴散到電晶體200。
另外，作為絕緣體241，較佳為使用具有抑制水、氫等雜質及氧的擴散的功能的絕緣材料。例如，較佳為使用氮化矽、氮氧化矽、氧化鋁或氧化鉿等。尤其是，氮化矽對氫具有高阻擋性，所以是較佳的。此外，例如還可以使用氧化鎂、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉭等的金屬氧化物等。
另外，與上述實施方式同樣，電晶體200較佳為由絕緣體212、絕緣體214、絕緣體282及絕緣體283密封。藉由採用上述結構，可以降低包含在絕緣體274、絕緣體150等中的氫混入絕緣體280等。
在此，導電體240貫通絕緣體283及絕緣體282，導電體218貫通絕緣體214、絕緣體212及絕緣體210，並且，如上所述，絕緣體241與導電體240接觸地設置，絕緣體217與導電體218接觸地設置。由此，可以減少透過導電體240及導電體218混入絕緣體212、絕緣體214、絕緣體282及絕緣體283的內側的氫。如此，可以由絕緣體212、絕緣體214、絕緣體282、絕緣體283、絕緣體241及絕緣體217更確實地密封電晶體200，而可以減少包含在絕緣體274等中的氫等雜質從外側混入。
另外，如上述實施方式所示，絕緣體216、絕緣體224、絕緣體280、絕緣體250及絕緣體274較佳為使用減少或去除氫原子的氣體的成膜方法而形成。由此，可以降低絕緣體216、絕緣體224、絕緣體280、絕緣體250及絕緣體274的氫濃度。
如此，可以降低電晶體200附近的矽類絕緣膜的氫濃度，而可以降低氧化物230的氫濃度。
<切割線>
下面，對當將大面積基板按每個半導體元件分割而得到晶片形狀的多個半導體裝置時設置的切割線(有時也稱 為分割線、分離線或截斷線)進行說明。作為分割方法，例如，有時，首先在基板中形成用來分離半導體元件的槽(切割線)之後，在切割線處截斷，得到被分離(被分割)的多個半導體裝置。
在此，例如，如圖22所示，較佳為以與絕緣體283和絕緣體212接觸的區域重疊於切割線的方式進行設計。也就是說，在與設置在包括多個電晶體200的記憶單元的邊緣的成為切割線的區域附近，在絕緣體282、絕緣體280、絕緣體272、絕緣體224、絕緣體222、絕緣體216及絕緣體214中設置開口。
也就是說，在設置於上述絕緣體282、絕緣體280、絕緣體272、絕緣體224、絕緣體222、絕緣體216及絕緣體214的開口中，絕緣體212與絕緣體283接觸。藉由使用相同的材料及相同的方法形成絕緣體212和絕緣體283，可以提高緊密性。例如，較佳為使用氮化矽。
藉由採用該結構，可以由絕緣體212、絕緣體214、絕緣體282及絕緣體283包圍電晶體200。絕緣體212、絕緣體214、絕緣體282和絕緣體283中的至少一個由於具有抑制氧、氫及水的擴散的功能，所以即使將基板按每個形成有本實施方式所示的半導體元件的電路區域分割而加工為多個晶片，也可以防止從截斷的基板的側面方向混入氫或水等雜質且該雜質擴散到電晶體200。
另外，藉由採用該結構，可以防止絕緣體280及絕緣體224中的過量氧擴散到外部。因此，絕緣體 280及絕緣體224中的過量氧高效地被供應到電晶體200中的形成通道的氧化物中。由於該氧，而可以減少電晶體200中的形成通道的氧化物的氧空位。由此，可以使電晶體200中的形成通道的氧化物成為缺陷態密度低且具有穩定的特性的氧化物半導體。也就是說，可以在抑制電晶體200的電特性變動的同時提高可靠性。
注意，在圖22所示的記憶體裝置中作為電容器100的形狀採用平面型，但是本實施方式所示的記憶體裝置不侷限於此。例如，如圖23所示，作為電容器100的形狀也可以採用圓柱型。圖23所示的記憶體裝置的絕緣體150下方的結構與圖22所示的半導體裝置相同。
圖23所示的電容器100包括絕緣體130上的絕緣體150、絕緣體150上的絕緣體142、配置在形成於絕緣體150及絕緣體142的開口中的導電體115、導電體115及絕緣體142上的絕緣體145、絕緣體145上的導電體125、導電體125及絕緣體145上的絕緣體152。在此，在形成於絕緣體150及絕緣體142的開口中配置導電體115、絕緣體145及導電體125的至少一部分。
導電體115被用作電容器100的下部電極，導電體125被用作電容器100的上部電極，絕緣體145被用作電容器100的介電質。電容器100具有在絕緣體150及絕緣體142的開口中不僅在底面上而且在側面上上部電極與下部電極隔著介電質對置的結構，因此可以增加每單位面積的靜電電容。開口的深度越深，電容器100的靜電電容越 大。如此，藉由增加電容器100的每單位面積的靜電電容，可以推進半導體裝置的微型化或高積體化。
作為絕緣體152，可以使用能夠用作絕緣體280的絕緣體。另外，作為絕緣體142，較佳為使用被用作形成絕緣體150的開口時的蝕刻停止層並可以用於絕緣體214的絕緣體。
另外，形成在絕緣體150及絕緣體142中的開口的俯視時的形狀可以為四角形、四角形以外的多角形狀、其角部呈弧形的多角形狀或橢圓等圓形形狀。在此，在俯視時較佳為該開口與電晶體200重疊的面積大。藉由採用這種結構，可以縮減包括電容器100及電晶體200的半導體裝置的佔有面積。
導電體115以與形成在絕緣體142及絕緣體150中的開口接觸的方式配置。導電體115的頂面較佳為與絕緣體142的頂面大致對齊。另外，導電體115的底面透過絕緣體130的開口與導電體110接觸。導電體115較佳為藉由ALD法或CVD法等形成，例如使用可用於導電體205的導電體即可。
絕緣體145以覆蓋導電體115及絕緣體142的方式配置。例如，較佳為藉由ALD法或CVD法等形成絕緣體145。作為絕緣體145，例如使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋯、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁、氧化鉿、氧氮化鉿、氮氧化鉿、氮化鉿等，並且可以採用疊層結構或單層結構。例如，作為絕緣體 145，可以使用依次層疊有氧化鋯、氧化鋁及氧化鋯的絕緣膜。
另外，絕緣體145較佳為使用氧氮化矽等絕緣耐應力高的材料或高介電常數(high-k)材料的疊層結構。或者，可以使用絕緣耐應力高的材料及高介電常數(high-k)材料的疊層結構。
注意，作為高介電常數(high-k)材料(相對介電常數高的材料)的絕緣體，有氧化鎵、氧化鉿、氧化鋯、具有鋁及鉿的氧化物、具有鋁及鉿的氧氮化物、具有矽及鉿的氧化物、具有矽及鉿的氧氮化物、具有矽及鉿的氮化物等。藉由具有這樣high-k材料，即使使絕緣體145變厚也可以充分確保電容器100的靜電電容。藉由使絕緣體145變厚，可以抑制在導電體115與導電體125之間產生的洩漏電流。
另一方面，作為絕緣耐應力高的材料，有氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽、樹脂等。例如，可以使用依次層疊有藉由ALD法形成的氮化矽(SiNx)、藉由PEALD法形成的氧化矽(SiOx)、藉由ALD法形成的氮化矽(SiNx)的絕緣膜。藉由使用這樣的絕緣耐應力高的絕緣體，絕緣耐應力提高而可以抑制電容器100的靜電破壞。
導電體125以填埋形成在絕緣體142及絕緣體150中的開口的方式配置。另外，導電體125透過導電體 140及導電體153與佈線1005電連接。導電體125較佳為藉由ALD法或CVD法等形成，例如使用可用於導電體205的導電體即可。
另外，導電體153設置在絕緣體154上且被絕緣體156覆蓋。導電體153可以使用可用於導電體112的導電體，絕緣體156可以使用可用於絕緣體152的絕緣體。在此，導電體153與導電體140的頂面接觸，並且被用作電容器100、電晶體200或電晶體300的端子。
[記憶體裝置2]
圖24示出使用根據本發明的一個實施方式的半導體裝置(記憶體裝置)的一個例子。
<記憶體器件的結構例子>
圖24是包括記憶體器件290的半導體裝置的剖面圖。圖24所示的記憶體器件290除了圖1A至圖1D所示的電晶體200以外還包括電容器件292。圖24相當於電晶體200的通道長度方向的剖面圖。
電容器件292包括導電體242b、設置在導電體242b上的絕緣體271b、以與絕緣體271b的頂面、絕緣體271b的側面及導電體242b的側面接觸的方式設置的絕緣體272、以及覆蓋絕緣體272的導電體294。亦即，電容器件292構成MIM(Metal-Insulator-Metal：金屬-絕緣體-金屬)電容器。另外，電容器件292所包括的一對電極的一方， 亦即導電體242b可以兼作電晶體的源極電極。另外，電容器件292所包括的介電質層可以兼作設置在電晶體的保護層，亦即絕緣體271及絕緣體272。因此，電容器件292的製程也可以使用電晶體的製程的一部分，所以可以得到一種生產率的高的半導體裝置。另外，電容器件292所包括的一對電極的一方，亦即導電體242b兼作電晶體的源極電極，所以可以減小配置電晶體、電容器件的面積。
另外，作為導電體294，例如使用可用於導電體242的材料即可。
<記憶體器件的變形例子>
以下使用圖25A、圖25B、圖26及圖27說明與在上述<記憶體器件的結構例子>中示出的半導體裝置不同的包括根據本發明的一個實施方式的電晶體200及電容器件292的半導體裝置的一個例子。注意，在圖25A、圖25B、圖26及圖27所示的半導體裝置中，對具有與構成在上述實施方式及<記憶體器件的結構例子>中示出的半導體裝置(參照圖24)的結構相同功能的結構附加相同元件符號。另外，在本節中，電晶體200及電容器件292的構成材料可以使用在上述實施方式及<記憶體器件的結構例子>中詳細說明的材料。
<<記憶體器件的變形例子1>>
以下，使用圖25A說明包括根據本發明的一個實施方 式的電晶體200a、電晶體200b、電容器件292a及電容器件292b的半導體裝置600的一個例子。
圖25A是包括電晶體200a、電晶體200b、電容器件292a及電容器件292b的半導體裝置600的通道長度方向上的剖面圖。半導體裝置600包括：導電體242b；導電體242b上的絕緣體271b；與絕緣體271b的頂面、絕緣體271b的側面及導電體242b的側面接觸的絕緣體272；以及覆蓋絕緣體272的導電體294。在此，電容器件292a包括：導電體242a；導電體242a上的絕緣體271a；與絕緣體271a的頂面、絕緣體271a的側面及導電體242a的側面接觸的絕緣體272；以及覆蓋絕緣體272的導電體294a。另外，電容器件292b包括：導電體242b；導電體242b上的絕緣體271b；與絕緣體271b的頂面、絕緣體271b的側面及導電體242b的側面接觸的絕緣體272；以及覆蓋絕緣體272的導電體294b。
如圖25A所示，半導體裝置600具有以A3-A4的點劃線為對稱軸的軸對稱的結構。導電體242c兼作電晶體200a的源極電極和汲極電極中的一方以及電晶體200b的源極電極和汲極電極中的一方。另外，在導電體242c上設置絕緣體271c。另外，用作插頭的導電體240用來使用作佈線的導電體246與電晶體200a及電晶體200b連接。如此，藉由作為兩個電晶體、兩個電容器件、佈線以及插頭的連接關係採用上述結構，可以提供一種可以實現微型化或高積體化的半導體裝置。
電晶體200a、電晶體200b、電容器件292a及電容器件292b的各結構及效果可以參照圖1A至圖1D及圖24所示的半導體裝置的結構例子。
<<記憶體器件的變形例子2>>
以上，作為半導體裝置的結構例子示出電晶體200a、電晶體200b、電容器件292a及電容器件292b，但是本實施方式所示的半導體裝置不侷限於此。例如，如圖25B所示，也可以採用半導體裝置600及具有與半導體裝置600同樣的結構的半導體裝置透過電容部連接的結構。在本說明書中，將包括電晶體200a、電晶體200b、電容器件292a及電容器件292b的半導體裝置稱為單元。電晶體200a、電晶體200b、電容器件292a及電容器件292b的結構可以參照上述電晶體200a、電晶體200b、電容器件292a及電容器件292b的記載。
圖25B是包括電晶體200a、電晶體200b、電容器件292a及電容器件292b的半導體裝置600及具有與半導體裝置600同樣的結構的單元透過電容部連接的情況的剖面圖。
如圖25B所示，被用作半導體裝置600所包括的電容器件292b的一方電極的導電體294b兼作具有與半導體裝置600同樣的結構的半導體裝置601所包括的電容器件的一方電極。另外，雖然未圖示，但是被用作半導體裝置600所包括的電容器件292a的一方電極的導電體294a兼作 在半導體裝置600的左側，亦即圖25B的A1方向上相鄰的半導體裝置的電容器件的一方電極。另外，在半導體裝置601的右側，亦即圖25B的A2方向上的單元也具有相同結構。換言之，可以構成單元陣列(也可以稱為記憶體器件層)。藉由採用上述單元陣列的結構，可以減小相鄰單元的間隔，由此可以減小單元陣列的投影面積，而可以實現高積體化。另外，藉由將圖25B所示的單元陣列的結構配置為矩陣狀，可以構成矩陣狀的單元陣列。
如上所述，藉由以本實施方式所示的結構形成電晶體200a、電晶體200b、電容器件292a及電容器件292b，可以減小單元的面積，而可以實現構成單元陣列的半導體裝置的微型化或高積體化。
此外，除了將上述單元陣列配置為平面狀之外還可以層疊上述單元陣列。圖26示出層疊有n層的單元陣列610的結構的剖面圖。如圖26所示，藉由層疊多個單元陣列(單元陣列610_1至單元陣列610_n)，可以集成地配置單元而無需增大單元陣列的佔有面積。也就是說，可以構成3D單元陣列。
<<記憶體器件的變形例子3>>
圖27示出記憶單元470具有包括電晶體200T的電晶體層413及四層的記憶體器件層415(記憶體器件層415_1至記憶體器件層415_4)的例子。
記憶體器件層415_1至記憶體器件層415_4的 每一個包括多個記憶體器件420。
記憶體器件420透過導電體424及導電體205與不同記憶體器件層415所包括的記憶體器件420及電晶體層413所包括的電晶體200T電連接。
記憶單元470由絕緣體212、絕緣體214、絕緣體282及絕緣體283密封(為了方便起見，以下稱為密封結構)。絕緣體283的周圍設置有絕緣體274。另外，絕緣體274、絕緣體283及絕緣體212設置有導電體440且與元件層411電連接。
另外，在密封結構的內部設置有絕緣體280。絕緣體280具有藉由加熱釋放氧的功能。或者，絕緣體280具有過量氧區域。
絕緣體212及絕緣體283較佳為使用對氫具有高阻擋性的材料。另外，絕緣體214及絕緣體282較佳為使用具有俘獲或固定氫的功能的材料。
例如，作為上述對氫具有高阻擋性的材料，可以舉出氮化矽、氮氧化矽等。另外，作為上述具有俘獲或固定氫的功能材料，可以舉出氧化鋁、氧化鉿以及包含鋁及鉿的氧化物(鋁酸鉿)等。
對用於絕緣體212、絕緣體214、絕緣體282及絕緣體283的材料的結晶結構沒有特別的限制，可以採用具有非晶或結晶性的結構即可。例如，作為具有俘獲或固定氫的功能的材料，較佳為使用非晶氧化鋁膜。非晶氧化鋁的俘獲或固定氫的量有時比結晶性高的氧化鋁多。
在此，作為絕緣體280中的過量氧的相對於接觸於絕緣體280的氧化物半導體中的氫的擴散的模型，可以考慮如下模型。
氧化物半導體中的氫透過接觸於氧化物半導體的絕緣體280擴散到其他結構體。該氫透過絕緣體280中的過量氧與氧化物半導體中的氫起反應形成OH鍵合，作為OH在絕緣體280中擴散。具有OH鍵合的氫原子在到達具有俘獲或固定氫的功能的材料(典型的是，絕緣體282)時與鍵合於絕緣體282中的原子(例如，金屬原子等)的氧原子起反應，被絕緣體282俘獲或固定。另一方面，可認為具有OH鍵合的過量氧的氧原子作為過量氧留在絕緣體280中。換言之，在該氫的擴散中，絕緣體280中的過量氧發揮如中介作用的可能性高。
為了滿足上述模型，半導體裝置的製程是重要因素之一。
作為一個例子，在氧化物半導體上形成包含過量氧的絕緣體280，然後形成絕緣體282。之後，較佳為進行加熱處理。明確而言，該加熱處理在含氧氛圍、含氮氛圍或氧和氮的混合氛圍下，以350℃以上，較佳為以400℃以上的溫度進行。加熱處理的時間設定為1小時以上，較佳為4小時以上，更佳為8小時以上。
藉由進行上述加熱處理，可以抑制氧化物半導體中的氫透過絕緣體280及絕緣體282向外部擴散。換言之，可以降低存在於氧化物半導體及該氧化物半導體附近 的氫的絕對量。
在進行上述加熱處理之後，形成絕緣體283。絕緣體283是對氫具有高阻擋性的材料，所以可以抑制向外部擴散的氫或者存在於外部的氫向內部，具體地是氧化物半導體或絕緣體280一側進入。
注意，示出上述加熱處理在形成絕緣體282之後進行的結構，但是不侷限於此。例如，上述加熱處理也可以在形成電晶體層413之後或者形成記憶體器件層415_1至記憶體器件層415_3之後進行。另外，在藉由上述加熱處理使氫向外部擴散時，氫向電晶體層413的上方或橫方向擴散。同樣地，在形成記憶體器件層415_1至記憶體器件層415_3之後進行加熱處理時，氫向上方或橫方向擴散。
藉由採用上述製程而絕緣體212及絕緣體283貼合在一起，可以得到上述密封結構。
如此，藉由採用上述結構及上述製程，可以提供一種使用氫濃度得到降低的氧化物半導體的半導體裝置。由此，可以提供一種高可靠性的半導體裝置。另外，根據本發明的一個實施方式，可以提供一種具有良好的電特性的半導體裝置。
本實施方式所示的結構和方法等可以與其他實施方式或實施例等所示的結構和方法等適當地組合而實施。
實施方式3
在本實施方式中，參照圖28說明可以在製造本發明的一個實施方式的半導體裝置時使用的裝置。
在製造本發明的一個實施方式的半導體裝置時，較佳為使用包括可以連續地形成不同種類的膜的多個處理室的所謂的多室裝置。各處理室都可以進行濺射、CVD及ALD等成膜處理。例如，在將一個處理室作為濺射室時，該濺射室可以連接有氣體供應裝置、連接於該氣體供應裝置的氣體純化裝置、真空泵、靶材等。
另外，也可以在各處理室進行基板的清洗處理、電漿處理、反向濺射處理、蝕刻處理、灰化處理、加熱處理等。藉由在各處理室中適當地進行不同處理，可以以不暴露於大氣的方式形成絕緣體、導電體及半導體膜。
作為用於本發明的一個實施方式的半導體膜，典型地可以舉出氧化物半導體膜。尤其是，藉由使用雜質濃度低且缺陷態密度低(氧空位少)的氧化物半導體膜可以製造具有良好的電特性的電晶體。在此，將雜質濃度低且缺陷態密度低的情況稱為高純度本質或實質上高純度本質。
在高純度本質或實質上高純度本質的氧化物半導體膜中載子發生源少，所以可以降低載子濃度。因此，在該氧化物半導體膜中形成有通道形成區域的電晶體很少具有負臨界電壓的電特性(也稱為常開啟特性)。此外，高純度本質或實質上高純度本質的氧化物半導體膜具 有較低的缺陷態密度，因此有時具有較低的陷阱態密度。此外，高純度本質或實質上高純度本質的氧化物半導體膜的關態電流顯著小，即便是通道寬度為1×106μm、通道長度L為10μm的元件，當源極電極與汲極電極間的電壓(汲極電壓)在1V至10V的範圍時，關態電流也可以為半導體參數分析儀的測量極限以下，亦即1×10-13A以下。
作為氧化物半導體膜中的雜質，典型地可以舉出水、氫等。另外，在本說明書等中，有時將降低或去除氧化物半導體膜中的水及氫的處理稱為脫水化、脫氫化。另外，有時將對氧化物半導體膜添加氧的處理稱為加氧化，有時將被加氧化且包含超過化學計量組成的氧的狀態稱為過量氧狀態。
在此，藉由作為氧化物半導體、位於氧化物半導體的下層的絕緣體或導電體以及位於氧化物半導體的上層的絕緣體或導電體，以不暴露於大氣的方式連續地形成不同種類的膜，可以形成雜質(尤其是氫、水)濃度得到降低的實質上高純度本質的氧化物半導體膜。
首先，使用圖28說明可以在製造本發明的一個實施方式的半導體裝置時使用的裝置的詳細的結構例子。藉由使用圖28所示的裝置，可以連續地形成半導體膜、位於半導體膜的下層的絕緣體或導電體以及位於半導體膜的上層的絕緣體或導電體。由此，可以抑制有可能進入半導體膜中的雜質(尤其是，氫、水)。
圖28示意性地示出枚葉式的多室裝置4000的 俯視圖。
裝置4000包括：大氣側基板供應室4010；從大氣側基板供應室4010傳送基板的大氣側基板傳送室4012；傳送基板且將室內的壓力從大氣壓切換為減壓或者從減壓切換為大氣壓的負載鎖定室4020a；進行基板的搬出且將室內的壓力從減壓切換為大氣壓或者從大氣壓切換為減壓的卸載閉鎖室4020b；在真空中傳送基板的傳送室4029及傳送室4039；使傳送室4029與傳送室4039連接的移動室4030a及移動室4030b；進行成膜或加熱的處理室4024a、處理室4024b、處理室4034a、處理室4034b、處理室4034c、處理室4034d及處理室4034e。
多個處理室可以並行進行不同處理。由此，可以容易地製造不同種類的膜的疊層結構。另外，最多可以進行對應處理室個數的並行處理。例如，圖28所示的裝置4000包括七個處理室。由此，可以使用一個裝置(在本說明書中也稱為in-situ)以不暴露於大氣的方式連續地進行七個成膜處理。
另一方面，在疊層結構中，可以以不暴露於大氣的方式製造的疊層個數並不一定與處理室的個數相同。例如，在所需的疊層結構具有相同材料的多個層時，這些層可以由一個處理室形成，所以可以製造其疊層個數多於所設置的處理室的個數的疊層結構。
大氣側基板供應室4010也可以包括收納基板的盒式端口4014、進行基板的對準的對準端口(alignment port)4016。另外，也可以包括多個(例如，圖28中包括三個)盒式端口4014。
另外，大氣側基板傳送室4012連接於負載鎖定室4020a及卸載閉鎖室4020b。傳送室4029連接於負載鎖定室4020a、卸載閉鎖室4020b、移動室4030a、移動室4030b、處理室4024a及處理室4024b。移動室4030a及移動室4030b連接於傳送室4029及傳送室4039。另外，傳送室4039連接於移動室4030a、移動室4030b、處理室4034a、處理室4034b、處理室4034c、處理室4034d及處理室4034e。
另外，在各室的連接部設置有閘閥4028或閘閥4038，可以使除了大氣側基板供應室4010、大氣側基板傳送室4012以外的各室獨立地保持真空狀態。另外，大氣側基板傳送室4012包括傳送機器人4018。傳送室4029包括傳送機器人4026，傳送室4039包括傳送機器人4036。傳送機器人4018、傳送機器人4026及傳送機器人4036包括多個可動部以及保持基板的臂且可以向各室傳送基板。
另外，傳送室、處理室、負載鎖定室、卸載閉鎖室以及移動室的個數不侷限於上述個數，可以根據設置它們的空間或製程條件適當地決定個數。
尤其是，在包括多個傳送室時，較佳為在一個傳送室與其他傳送室間包括兩個以上的移動室。例如，如圖28所示，在包括傳送室4029及傳送室4039時，較佳為在傳送室4029與傳送室4039間並列地配置移動室4030a及 移動室4030b。
藉由並列地配置移動室4030a及移動室4030b，例如，可以同時進行以下製程：傳送機器人4026將基板傳送到移動室4030a的製程；以及傳送機器人4036將基板傳送到移動室4030b的製程。另外，可以同時進行以下製程：傳送機器人4026將基板從移動室4030b搬出的製程；以及傳送機器人4036將基板從移動室4030a搬出的製程。換言之，藉由同時驅動多個傳送機器人，生產率提高。
另外，圖28示出一個傳送室包括一個傳送機器人且連接於多個處理室的例子，但是不侷限於本結構。一個傳送室也可以包括多個傳送機器人。
另外，傳送室4029和傳送室4039中的一者或兩者透過閥連接於真空泵及低溫泵。由此，傳送室4029及傳送室4039可以使用真空泵從大氣壓到低真空或中真空(幾百Pa至0.1Pa左右)進行排氣，然後切換閥而使用低溫泵從中真空到高真空或超高真空(0.1Pa至1×10-7Pa左右)進行排氣。
另外，例如兩個以上的低溫泵可以並聯連接到一個傳送室。藉由具有多個低溫泵，即使一個低溫泵在進行再生中也可以使用其他的低溫泵進行排氣。注意，上述的再生是指釋放低溫泵中積存的分子(或原子)的處理。當低溫泵積存過多分子(或原子)時其排氣能力下降，因此較佳為定期進行再生。
處理室4024a、處理室4024b、處理室4034a、處理室4034b、處理室4034c、處理室4034d及處理室4034e可以並行進行不同處理。換言之，可以按每個處理室對所設置的基板進行利用濺射法、CVD法、MBE法、PLD法及ALD法等的成膜處理、加熱處理或電漿處理。另外，在處理室中，也可以在進行加熱處理或電漿處理之後進行成膜處理。
裝置4000藉由包括多個處理室可以在處理與處理之間以不暴露於大氣的方式傳送基板，由此可以抑制雜質吸附到基板上。另外，可以按每個處理室進行不同種類的膜的成膜處理、加熱處理或電漿處理，所以可以自由地設定成膜、加熱處理等的順序。
各處理室也可以透過閥與真空泵連接。作為真空泵，例如可以使用乾燥泵、機械增壓泵等。
另外，各處理室也可以與能夠產生電漿的電源連接。作為該電源，設置DC電源、AC電源、高頻率(RF、微波等)電源即可。另外，也可以在DC電源連接有脈衝發生裝置。
另外，處理室也可以藉由氣體供應裝置與氣體純化裝置連接。另外，較佳為按照氣體的種類的數目設置氣體供應裝置及氣體純化裝置。
例如，當在處理室進行利用濺射法的成膜處理時，處理室也可以包括靶材、連接於靶材的底板、隔著底板與靶材相對的陰極、防著板以及基板載物台等。另 外，例如，基板載物台也可以具有施加高頻率功率而施加基板偏壓功率的結構、保持基板的基板保持機構、從背面加熱基板的背面加熱器等。
另外，在成膜時使基板載物台保持為大致垂直於地板表面的狀態，在傳送基板時使基板載物台保持為大致水平於地板表面的狀態。在此，藉由使基板載物台大致垂直於地板表面，與使基板載物台保持為水平狀態的情況相比，可以降低成膜時可能會混入的塵屑或微粒附著於基板的概率。但是，當使基板載物台保持為大致垂直(90°)於地板表面的狀態時，基板可能會落下，所以較佳為將基板載物台對地板表面的角度設定為80°以上且低於90°。
注意，基板載物台的結構不侷限於上述結構。例如，也可以採用使基板載物台大致平行於地板表面的結構。在採用該結構時，在基板載物台的下方配置靶材而在靶材與基板載物台間配置基板即可。另外，基板載物台也可以包括防止基板落下的固定基板的器具或固定基板的機構。
另外，藉由在處理室設置防著板，可以抑制從靶材濺射的粒子沉積於不需要的區域。另外，較佳為對防著板進行加工來防止沉積的濺射粒子剝離。例如，也可以進行使表面粗糙度增加的噴砂處理或者在防著板的表面上設置凹凸。
底板具有保持靶材的功能，陰極具有對靶材施加電壓(例如，負電壓)的功能。
作為靶材，可以使用導電體、絕緣體或半導體。例如，在作為靶材使用金屬氧化物等氧化物半導體時，可以在處理室形成氧化物半導體膜。另外，在作為靶材使用金屬氧化物時，藉由作為沉積氣體使用氮氣體可以形成氧氮化物半導體膜。
另外，各處理室也可以透過氣體加熱機構與氣體供應裝置連接。氣體加熱機構透過氣體供應裝置與氣體純化裝置連接。作為引入處理室的氣體可以使用其露點為-80℃以下，較佳為-100℃以下，更佳為-120℃以下的氣體，例如，可以使用氧氣體、氮氣體及稀有氣體(氬氣體等)。另外，可以利用氣體加熱機構將引入處理室的氣體加熱到40℃以上且400℃以下，較佳為加熱到50℃以上且200℃以下。注意，氣體加熱機構、氣體供應裝置及氣體純化裝置按照氣體種類的數目設置即可。
另外，各處理室也可以藉由閥與渦輪分子泵及真空泵連接。另外，各處理室也可以設置有低溫冷阱。
低溫冷阱是能夠吸附水等的熔點較高的分子(或原子)的機構。渦輪分子泵能夠對大分子(或原子)穩定地進行排氣且維修頻率低，因此在生產率上佔有優勢，但是排氫、排水的能力較低。於是，為了提高排水等的能力，可以使用低溫冷阱。低溫冷阱的製冷機的溫度為100K以下，較佳為80K以下。另外，當低溫冷阱具有多個製冷機時，可以使每個製冷機的溫度為不同來高效率地進行排氣，所以是較佳的。例如，可以將第一階段的製冷機的溫 度設定為100K以下，將第二階段的製冷機的溫度設定為20K以下。
另外，處理室的排氣方法不侷限於上述方法，也可以與所連接的傳送室採用同樣的結構(利用低溫泵及真空泵)的排氣方法。另外，傳送室的排氣方法也可以與處理室採用同樣的結構(利用渦輪分子泵及真空泵)的排氣方法。
尤其是，作為形成氧化物半導體膜的處理室的排氣方法，可以採用組合真空泵與低溫陷阱的結構。作為在形成氧化物半導體膜的處理室設置的排氣方法，較佳為至少具有吸附水分子的功能。
另外，在形成氧化物半導體膜的處理室中，較佳的是，氫分子的分壓為1×10-2Pa以下且水分子的分壓為1×10-4Pa以下。另外，形成氧化物半導體膜的處理室的待機狀態下的壓力為8.0×10-5Pa以下，較佳為5.0×10-5Pa以下，更佳為1.0×10-5Pa以下。另外，上述的氫分子的分壓及水分子的分壓的數值是進行濺射的處理室處於待機狀態時及成膜狀態(電漿處於放電狀態)時的兩者的數值。
另外，處理室的全壓及分壓可以使用質量分析器進行測量。例如，使用由ULVAC，Inc.製造的四極質譜分析器(也稱為Q-mass)Qulee CGM-051即可。
藉由將處理室的氫分子的分壓、水分子的分壓及待機狀態下的壓力設為上述範圍，可以降低所形成的氧化物半導體膜的膜中的雜質的濃度。
尤其是，藉由將各處理室用於利用濺射的成膜處理，可以使用以in-situ連續地形成的疊層結構製造上述實施方式所示的電晶體200的結構的一部分。
在電晶體200的製造方法中，使用裝置4000連續地形成絕緣體212、絕緣體214及絕緣體216。另外，使用裝置4000連續地形成氧化膜230A、氧化膜230B及氧化膜243A。另外，使用裝置4000連續地形成導電膜242A、絕緣膜271A及導電膜248A。
換言之，可以以不暴露於大氣的方式連續地形成絕緣體212、絕緣體214及絕緣體216。另外，可以以不暴露於大氣的方式連續地形成氧化膜230A、氧化膜230B及氧化膜243A。另外，可以以不暴露於大氣的方式連續地形成導電膜242A、絕緣膜271A及導電膜248A。
藉由採用上述結構，可以形成雜質(典型地是，水、氫等)徹底去除的疊層膜。由此，上述疊層膜的各介面不暴露於大氣，所以雜質濃度得到降低。
另外，例如，當在處理室進行加熱處理時，處理室也可以包括可以收納基板的多個加熱載物台。加熱載物台也可以具有多層結構。藉由增加加熱載物台的個數，可以同時對多個基板進行加熱處理，所以可以提高生產率。
作為可以用於處理室的加熱機構，例如也可以使用利用電阻發熱體等進行加熱的加熱機構。或者，還可以使用利用被加熱的氣體等的介質的熱傳導或熱輻射來 進行加熱的加熱機構。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)等的RTA(Rapid Thermal Anneal：快速熱退火)。LRTA藉由鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈、高壓汞燈等的燈發射的光(電磁波)輻射來加熱被處理物。GRTA裝置是利用高溫氣體進行熱處理的裝置。作為氣體使用惰性氣體。
負載鎖定室4020a也可以包括基板遞送載物台、從背面加熱基板的背面加熱器等。負載鎖定室4020a使壓力從減壓狀態上升至大氣壓，當負載鎖定室4020a的壓力變為大氣壓時，大氣側基板傳送室4012中設置的傳送機器人4018從基板遞送載物台接收基板。然後，在對負載鎖定室4020a進行抽空而處於減壓狀態之後，設置在傳送室4029中的傳送機器人4026從基板遞送載物台接收基板。
另外，負載鎖定室4020a透過閥與真空泵以及低溫泵連接。卸載閉鎖室4020b採用與負載鎖定室4020a同樣的結構即可。
大氣側基板傳送室4012包括傳送機器人4018，所以可以使用傳送機器人4018進行盒式端口4014與負載鎖定室4020a間基板遞送。另外，也可以在大氣側基板傳送室4012、大氣側基板供應室4010的上方設置用來抑制塵屑或微粒的混入的機構如HEPA過濾器(High Efficiency Particulate Air Filter：高效率粒子空氣濾器)等。另外，盒式端口4014可以收納多個基板。
藉由使用上述裝置4000以不暴露於大氣的方式連續地形成絕緣膜、半導體膜及導電膜，可以有效地抑制雜質進入半導體膜。
如此，藉由使用本發明的一個實施方式的裝置，可以連續地形成包括半導體膜的疊層結構。由此，可以製造吸入到半導體膜中的氫、水等雜質得到抑制且缺陷態密度低的半導體膜。
本實施方式所示的結構、方法等可以與其他實施方式或實施例所示的結構、方法等適當地組合而使用。
實施方式4
在本實施方式中，參照圖29A、圖29B以及圖30A及圖30H，對根據本發明的一個實施方式的使用將氧化物用於半導體的電晶體(以下有時稱為OS電晶體)及電容器的記憶體裝置(以下有時稱為OS記憶體裝置)進行說明。OS記憶體裝置是至少包括電容器和控制該電容器的充放電的OS電晶體的記憶體裝置。因OS電晶體的關態電流極小所以OS記憶體裝置具有優良的保持特性，從而可以被用作非揮發性記憶體。
<記憶體裝置的結構例子>
圖29A示出OS記憶體裝置的結構的一個例子。記憶體裝置1400包括週邊電路1411及記憶單元陣列1470。週邊電 路1411包括行電路1420、列電路1430、輸出電路1440及控制邏輯電路1460。
列電路1430例如包括列解碼器、預充電電路、感測放大器及寫入電路等。預充電電路具有對佈線進行預充電的功能。感測放大器具有放大從記憶單元讀出的資料信號的功能。注意，上述佈線是連接到記憶單元陣列1470所包括的記憶單元的佈線，下面描述其詳細內容。被放大的資料信號作為資料信號RDATA藉由輸出電路1440輸出到記憶體裝置1400的外部。此外，行電路1420例如包括行解碼器、字線驅動器電路等，並可以選擇要存取的行。
對記憶體裝置1400從外部供應作為電源電壓的低電源電壓(VSS)、週邊電路1411用高電源電壓(VDD)及記憶單元陣列1470用高電源電壓(VIL)。此外，對記憶體裝置1400從外部輸入控制信號(CE、WE、RE)、位址信號ADDR及資料信號WDATA。位址信號ADDR被輸入到行解碼器及列解碼器，資料信號WDATA被輸入到寫入電路。
控制邏輯電路1460對從外部輸入的控制信號(CE、WE、RE)進行處理來生成行解碼器及列解碼器的控制信號。控制信號CE是晶片賦能信號，控制信號WE是寫入賦能信號，並且控制信號RE是讀出賦能信號。控制邏輯電路1460所處理的信號不侷限於此，根據需要而輸入其他控制信號即可。
記憶單元陣列1470包括配置為行列狀的多個記憶單元MC及多個佈線。注意，連接記憶單元陣列1470和行電路1420的佈線的個數取決於記憶單元MC的結構、包括在一個列中的記憶單元MC的個數等。此外，連接記憶單元陣列1470和列電路1430的佈線的個數取決於記憶單元MC的結構、包括在一個行中的記憶單元MC的個數等。
此外，雖然在圖29A中示出在同一平面上形成週邊電路1411和記憶單元陣列1470的例子，但是本實施方式不侷限於此。例如，如圖29B所示，也可以以重疊於週邊電路1411的一部分上的方式設置記憶單元陣列1470。例如，也可以採用以重疊於記憶單元陣列1470下的方式設置感測放大器的結構。
在圖30A至圖30H中說明能夠適合用於上述記憶單元MC的記憶單元的結構例子。
[DOSRAM]
圖30A至圖30C示出DRAM的記憶單元的電路結構例子。在本說明書等中，有時將使用1OS電晶體1電容器型記憶單元的DRAM稱為DOSRAM(Dynamic OxideSemiconductor Random Access Memory，動態氧化物半導體隨機存取記憶體)。圖30A所示的記憶單元1471包括電晶體M1及電容器CA。此外，電晶體M1包括閘極(有時稱為頂閘極)及背閘極。
電晶體M1的第一端子與電容器CA的第一端 子連接，電晶體M1的第二端子與佈線BIL連接，電晶體M1的閘極與佈線WOL連接，電晶體M1的背閘極與佈線BGL連接。電容器CA的第二端子與佈線CAL連接。
佈線BIL被用作位元線，佈線WOL被用作字線。佈線CAL被用作用來對電容器CA的第二端子施加指定的電位的佈線。在資料的寫入及讀出時，較佳為對佈線CAL施加低位準電位。佈線BGL被用作用來對電晶體M1的背閘極施加電位的佈線。藉由對佈線BGL施加任意電位，可以增加或減少電晶體M1的臨界電壓。
在此，圖30A所示的記憶單元1471對應於圖24所示的記憶體裝置。就是說，電晶體M1對應於電晶體200，電容器CA對應於電容器件292。
此外，記憶單元MC不侷限於記憶單元1471，而可以改變其電路結構。例如，記憶單元MC也可以採用如圖30B所示的記憶單元1472那樣的電晶體M1的背閘極不與佈線BGL連接，而與佈線WOL連接的結構。此外，例如，記憶單元MC也可以是如圖30C所示的記憶單元1473那樣的由單閘極結構的電晶體，亦即不包括背閘極的電晶體M1構成的記憶單元。
在將上述實施方式所示的半導體裝置用於記憶單元1471等的情況下，作為電晶體M1可以使用電晶體200，作為電容器CA可以使用電容器100。藉由作為電晶體M1使用OS電晶體，可以使電晶體M1的洩漏電流為極低。換言之，因為可以由電晶體M1長時間保持寫入的資 料，所以可以降低記憶單元的更新頻率。另外，還可以不進行記憶單元的更新工作。此外，由於洩漏電流極低，因此可以將多值資料或類比資料保持在記憶單元1471、記憶單元1472、記憶單元1473中。
此外，在DOSRAM中，在如上所述那樣地採用以重疊於記憶單元陣列1470下的方式設置感測放大器的結構時，可以縮短位元線。由此，位元線電容減小，從而可以減少記憶單元的存儲電容。
[NOSRAM]
圖30D至圖30G示出2電晶體1電容器的增益單元型記憶單元的電路結構例子。圖30D所示的記憶單元1474包括電晶體M2、電晶體M3、電容器CB。此外，電晶體M2包括頂閘極(有時簡單地稱為閘極)及背閘極。在本說明書等中，有時將包括將OS電晶體用於電晶體M2的增益單元型記憶單元的記憶體裝置稱為NOSRAM(Nonvolatile Oxide Semiconductor RAM，非揮發性氧化物半導體RAM)。
電晶體M2的第一端子與電容器CB的第一端子連接，電晶體M2的第二端子與佈線WBL連接，電晶體M2的閘極與佈線WOL連接，電晶體M2的背閘極與佈線BGL連接。電容器CB的第二端子與佈線CAL連接。電晶體M3的第一端子與佈線RBL連接，電晶體M3的第二端子與佈線SL連接，電晶體M3的閘極與電容器CB的第一端子連接。
佈線WBL被用作寫入位元線，佈線RBL被用作讀出位元線，佈線WOL被用作字線。佈線CAL被用作用來對電容器CB的第二端子施加指定的電位的佈線。在資料的寫入、保持及讀出時，較佳為對佈線CAL施加低位準電位。佈線BGL被用作用來對電晶體M2的背閘極施加電位的佈線。藉由對佈線BGL施加任意電位，可以增加或減少電晶體M2的臨界電壓。
在此，圖30D所示的記憶單元1474對應於圖22所示的記憶體裝置。就是說，電晶體M2對應於電晶體200，電容器CB對應於電容器100，電晶體M3對應於電晶體300，佈線WBL對應於佈線1003，佈線WOL對應於佈線1004，佈線BGL對應於佈線1006，佈線CAL對應於佈線1005，佈線RBL對應於佈線1002，佈線SL對應於佈線1001。
此外，記憶單元MC不侷限於記憶單元1474，而可以適當地改變其電路結構。例如，記憶單元MC也可以採用如圖30E所示的記憶單元1475那樣的電晶體M2的背閘極不與佈線BGL連接，而與佈線WOL連接的結構。此外，例如，記憶單元MC也可以是如圖30F所示的記憶單元1476那樣的由單閘極結構的電晶體，亦即不包括背閘極的電晶體M2構成的記憶單元。此外，例如，記憶單元MC也可以具有如圖30G所示的記憶單元1477那樣的將佈線WBL和佈線RBL組合為一個佈線BIL的結構。
在將上述實施方式所示的半導體裝置用於記 憶單元1474等的情況下，作為電晶體M2可以使用電晶體200，作為電晶體M3可以使用電晶體300，作為電容器CB可以使用電容器100。藉由作為電晶體M2使用OS電晶體，可以使電晶體M2的洩漏電流為極低。由此，因為可以由電晶體M2長時間保持寫入的資料，所以可以降低記憶單元的更新頻率。此外，還可以不進行記憶單元的更新工作。此外，由於洩漏電流極低，因此可以將多值資料或類比資料保持在記憶單元1474中。記憶單元1475至記憶單元1477也是同樣的。
此外，電晶體M3也可以是在通道形成區域中包含矽的電晶體(以下有時稱為Si電晶體)。Si電晶體的導電型可以是n通道型或p通道型。Si電晶體的場效移動率有時比OS電晶體高。因此，作為用作讀出電晶體的電晶體M3，也可以使用Si電晶體。此外，藉由將Si電晶體用於電晶體M3，可以層疊於電晶體M3上地設置電晶體M2，從而可以減少記憶單元的佔有面積，並可以實現記憶體裝置的高積體化。
此外，電晶體M3也可以是OS電晶體。在將OS電晶體用於電晶體M2、電晶體M3時，在記憶單元陣列1470中可以只使用n型電晶體構成電路。
此外，圖30H示出3電晶體1電容器的增益單元型記憶單元的一個例子。圖30H所示的記憶單元1478包括電晶體M4至電晶體M6及電容器CC。電容器CC可以適當地設置。記憶單元1478與佈線BIL、佈線RWL、佈線 WWL、佈線BGL及佈線GNDL電連接。佈線GNDL是供應低位準電位的佈線。此外，也可以將記憶單元1478電連接到佈線RBL、佈線WBL，而不與佈線BIL電連接。
電晶體M4是包括背閘極的OS電晶體，該背閘極與佈線BGL電連接。此外，也可以使電晶體M4的背閘極和閘極互相電連接。或者，電晶體M4也可以不包括背閘極。
此外，電晶體M5、電晶體M6各自可以是n通道型Si電晶體或p通道型Si電晶體。或者，電晶體M4至電晶體M6都是OS電晶體。在此情況下，可以在記憶單元陣列1470中只使用n型電晶體構成電路。
在將上述實施方式所示的半導體裝置用於記憶單元1478時，作為電晶體M4可以使用電晶體200，作為電晶體M5、電晶體M6可以使用電晶體300，作為電容器CC可以使用電容器100。藉由作為電晶體M4使用OS電晶體，可以使電晶體M4的洩漏電流為極低。
注意，本實施方式所示的週邊電路1411及記憶單元陣列1470等的結構不侷限於上述結構。另外，也可以根據需要改變，去除或追加這些電路及連接到該電路的佈線、電路元件等的配置或功能。
一般來說，在電腦等半導體裝置中，根據用途使用各種記憶體裝置(記憶體)。圖31以層級示出各種記憶體裝置。位於上層的記憶體裝置需要越快存取速度，位於下層的記憶體裝置需要越大記憶容量及越高存儲密度。 在圖31中，從最上層依次示出CPU等在運算處理裝置中作為暫存器安裝的記憶體、SRAM(Static Random Access Memory；靜態隨機存取記憶體)、DRAM(Dynamic Random Access Memory；動態隨機存取記憶體)、3DNAND記憶體。
由於用來暫時儲存運算結果等，所以在CPU等運算處理裝置中作為暫存器安裝的記憶體的來自運算處理裝置的訪問頻率高。因此，比記憶容量更需要快工作速度。另外，暫存器也具有保持運算處理裝置的設定資料等的功能。
SRAM例如用於快取記憶體。快取記憶體具有複製保持在主記憶體的資料的一部分而保持的功能。藉由將使用頻率高的資料複製到快取記憶體中，可以提高對資料的存取速度。
DRAM例如用於主記憶體。主記憶體具有保持從記憶體(storage)讀出的程式或資料的功能。DRAM的存儲密度大致為0.1至0.3Gbit/mm2。
3DNAND記憶體例如用於記憶體(storage)。記憶體(storage)具有保持需要長期儲存的資料或運算處理裝置所使用的各種程式等的功能。因此，記憶體(storage)比工作速度更需要大記憶容量及高存儲密度。用於記憶體(storage)的記憶體裝置的存儲密度大致為0.6至6.0Gbit/mm2。
本發明的一個實施方式的記憶體裝置能夠長 期間保持資料且其工作速度快。本發明的一個實施方式的記憶體裝置可以作為位於包括快取記憶體的階層和主記憶體的階層的兩者的邊界區域901的記憶體裝置適當地使用。另外，本發明的一個實施方式的記憶體裝置可以作為位於包括主記憶體的階層和記憶體(storage)的階層的兩者的邊界區域902的記憶體裝置適當地使用。
本實施方式所示的結構可以與其他實施方式或實施例等所示的結構適當地組合而實施。
實施方式5
在本實施方式中，參照圖32A和圖32B說明安裝有本發明的半導體裝置的晶片1200的一個例子。在晶片1200上安裝有多個電路(系統)。如此，在一個晶片上集成有多個電路(系統)的技術有時被稱為系統晶片(System on Chip：SoC)。
如圖32A所示，晶片1200包括CPU1211、GPU1212、一個或多個類比運算部1213、一個或多個記憶體控制器1214、一個或多個介面1215、一個或多個網路電路1216等。
在晶片1200上設置有凸塊(未圖示)，該凸塊如圖32B所示那樣與封裝基板1201的第一面連接。此外，在封裝基板1201的第一面的背面設置有多個凸塊1202，該凸塊1202與主機板1203連接。
此外，也可以在主機板1203上設置有 DRAM1221、快閃記憶體1222等的記憶體裝置。例如，可以將上述實施方式所示的DOSRAM應用於DRAM1221。此外，例如，可以將上述實施方式所示的NOSRAM應用於快閃記憶體1222。
CPU1211較佳為具有多個CPU核。此外，GPU1212較佳為具有多個GPU核。此外，CPU1211和GPU1212可以分別具有暫時儲存資料的記憶體。或者，也可以在晶片1200上設置有CPU1211和GPU1212共同使用的記憶體。可以將上述NOSRAM或DOSRAM應用於該記憶體。此外，GPU1212適合用於多個資料的平行計算，其可以用於影像處理或積和運算。藉由作為GPU1212設置使用本發明的氧化物半導體的影像處理電路或積和運算電路，可以以低功耗執行影像處理及積和運算。
此外，因為在同一晶片上設置有CPU1211和GPU1212，所以可以縮短CPU1211和GPU1212之間的佈線，並可以以高速進行從CPU1211到GPU1212的資料傳送、CPU1211及GPU1212所具有的記憶體之間的資料傳送以及GPU1212中的運算結束之後的從GPU1212到CPU1211的運算結果傳送。
類比運算部1213具有類比/數位(A/D)轉換電路和數位/類比(D/A)轉換電路中的一者或兩者。此外，也可以在類比運算部1213中設置上述積和運算電路。
記憶體控制器1214具有用作DRAM1221的控制器的電路及用作快閃記憶體1222的介面的電路。
介面1215具有與如顯示裝置、揚聲器、麥克風、影像拍攝裝置、控制器等外部連接設備之間的介面電路。控制器包括滑鼠、鍵盤、遊戲機用控制器等。作為上述介面，可以使用通用序列匯流排(USB(Universal Serial Bus))、高清晰度多媒體介面(HDMI(High-Definition Multimedia Interface))(註冊商標)等。
網路電路1216具有區域網路(LAN(Local Area Network))等網路用電路。此外，還可以具有網路安全用電路。
上述電路(系統)可以經同一製程形成在晶片1200上。由此，即使晶片1200所需的電路個數增多，也不需要增加製程，可以以低成本製造晶片1200。
可以將包括設置有具有GPU1212的晶片1200的封裝基板1201、DRAM1221以及快閃記憶體1222的主機板1203稱為GPU模組1204。
GPU模組1204因具有使用SoC技術的晶片1200而可以減少其尺寸。此外，GPU模組1204因具有高影像處理能力而適合用於智慧手機、平板終端、膝上型個人電腦、可攜式(可攜帶)遊戲機等可攜式電子裝置。此外，藉由利用使用GPU1212的積和運算電路，可以執行深度神經網路(DNN)、卷積神經網路(CNN)、遞迴神經網路(RNN)、自編碼器、深度波茲曼機(DBM)、深度置信網路(DBN)等方法，由此可以將晶片1200用作AI晶片，或者，可以將GPU模組用作AI系統模組。
本實施方式所示的結構可以與其他實施方式、實施例等所示的結構適當地組合而實施。
實施方式6
本實施方式示出安裝有上述實施方式所示的記憶體裝置等的電子構件及電子裝置的一個例子。
<電子構件>
首先，參照圖33A和圖33B對組裝有記憶體裝置720的電子構件的例子進行說明。
圖33A示出電子構件700及安裝有電子構件700的基板(電路板704)的立體圖。圖33A所示的電子構件700在模子711內包括記憶體裝置720。在圖33A中，省略電子構件700的一部分以表示其內部。電子構件700在模子711的外側包括連接盤(land)712。連接盤712電連接於電極焊盤713，電極焊盤713透過引線714電連接於記憶體裝置720。電子構件700例如安裝於印刷電路板702。藉由組合多個該電子構件並使其分別在印刷電路板702上電連接，由此完成電路板704。
記憶體裝置720包括驅動電路層721及記憶體電路層722。
圖33B示出電子構件730的立體圖。電子構件730是SiP(System in package：系統封裝)或MCM(Multi Chip Module：多晶片封裝)的一個例子。在電子構件730 中，封裝基板732(印刷電路板)上設置有插板(interposer)731，插板731上設置有半導體裝置735及多個記憶體裝置720。
示出在電子構件730中將記憶體裝置720用作高頻寬記憶體(HBM：High Bandwidth Memory)的例子。另外，半導體裝置735可以使用CPU、GPU、FPGA等積體電路(半導體裝置)。
封裝基板732可以使用陶瓷基板、塑膠基板、玻璃環氧基板等。插板731可以使用矽插板、樹脂插板等。
插板731具有多個佈線並電連接端子間距不同的多個積體電路的功能。多個佈線由單層或多層構成。另外，插板731具有將設置於插板731上的積體電路與設置於封裝基板732上的電極電連接的功能。因此，有時也將插板稱為“重佈線基板(rewiring substrate)”或“中間基板”。另外，有時藉由在插板731中設置貫通電極，藉由該貫通電極使積體電路與封裝基板732電連接。另外，在使用矽插板的情況下，也可以使用TSV(Through Silicon Via：矽通孔)作為貫通電極。
作為插板731較佳為使用矽插板。由於矽插板不需要設置主動元件，所以可以以比積體電路更低的成本製造。矽插板的佈線形成可以在半導體製程中進行，樹脂插板更易於形成微細的佈線。
在HBM中，為了實現寬記憶體頻寬需要連接 許多佈線。為此，要求安裝HBM的插板上能夠高密度地形成微細的佈線。因此，作為安裝HBM的插板較佳為使用矽插板。
另外，在使用矽插板的SiP或MCM等中，不容易發生因積體電路與插板間的膨脹係數的不同而導致的可靠性下降。另外，由於矽插板的表面平坦性高，所以設置在矽插板上的積體電路與矽插板間不容易產生連接不良。尤其較佳為將矽插板用於2.5D封裝(2.5D安裝)，其中多個積體電路橫著排放並配置於插板上。
另外，也可以與電子構件730重疊地設置散熱器(散熱板)。在設置散熱器的情況下，較佳為設置於插板731上的積體電路的高度一致。例如，在本實施方式所示的電子構件730中，較佳為使記憶體裝置720與半導體裝置735的高度一致。
為了將電子構件730安裝在其他的基板上，可以在封裝基板732的底部設置電極733。圖33B示出用焊球形成電極733的例子。藉由在封裝基板732的底部以矩陣狀設置焊球，可以實現BGA(Ball Grid Array：球柵陣列)安裝。另外，電極733也可以使用導電針形成。藉由在封裝基板732的底部以矩陣狀設置導電針，可以實現PGA(Pin Grid Array：針柵陣列)安裝。
電子構件730可以藉由各種安裝方式安裝在其他基板上，而不侷限於BGA及PGA。例如，可以採用SPGA(Staggered Pin Grid Array：交錯式針柵陣列)、LGA (Land Grid Array：地柵陣列)、QFP(Quad Flat Package：四面扁平封裝)、QFJ(Quad Flat J-leaded package：四側J形引腳扁平封裝)或QFN(Quad Flat Non-leaded package：四側無引腳扁平封裝)等安裝方法。
本實施方式可以與其他的實施方式或實施例等所記載的結構適當地組合而實施。
實施方式7
在本實施方式中，說明使用上述實施方式所示的半導體裝置的記憶體裝置的應用例子。上述實施方式所示的半導體裝置例如可以應用於各種電子裝置(例如，資訊終端、電腦、智慧手機、電子書閱讀器終端、數位相機(也包括攝影機)、鎵影再現裝置、導航系統等)的記憶體裝置。注意，在此，電腦包括平板電腦、筆記型電腦、桌上型電腦以及大型電腦諸如伺服器系統。或者，上述實施方式所示的半導體裝置應用於記憶體卡(例如，SD卡)、USB記憶體、SSD(固態硬碟)等各種卸除式存放裝置。圖34A至圖34E示意性地示出卸除式存放裝置的幾個結構例子。例如，上述實施方式所示的半導體裝置加工為被封裝的記憶體晶片並用於各種記憶體裝置或卸除式記憶體。
圖34A是USB記憶體的示意圖。USB記憶體1100包括外殼1101、蓋子1102、USB連接器1103及基板1104。基板1104被容納在外殼1101中。例如，基板1104上安裝有記憶體晶片1105及控制器晶片1106。可以將上述實 施方式所示的半導體裝置組裝於記憶體晶片1105等。
圖34B是SD卡的外觀示意圖，圖34C是SD卡的內部結構的示意圖。SD卡1110包括外殼1111、連接器1112及基板1113。基板1113被容納在外殼1111中。例如，基板1113上安裝有記憶體晶片1114及控制器晶片1115。藉由在基板1113的背面一側也設置記憶體晶片1114，可以增大SD卡1110的容量。此外，也可以將具有無線通訊功能的無線晶片設置於基板1113。由此，藉由主機裝置與SD卡1110之間的無線通訊，可以進行記憶體晶片1114的資料的讀出及寫入。可以將上述實施方式所示的半導體裝置組裝於記憶體晶片1114等。
圖34D是SSD的外觀示意圖，圖34E是SSD的內部結構的示意圖。SSD1150包括外殼1151、連接器1152及基板1153。基板1153被容納在外殼1151中。例如，基板1153上安裝有記憶體晶片1154、記憶體晶片1155及控制器晶片1156。記憶體晶片1155為控制器晶片1156的工作記憶體，例如，可以使用DOSRAM晶片。藉由在基板1153的背面一側也設置記憶體晶片1154，可以增大SSD1150的容量。可以將上述實施方式所示的半導體裝置組裝於記憶體晶片1154等。
本實施方式可以與其他的實施方式或實施例等所記載的結構適當地組合而實施。
實施方式8
根據本發明的一個實施方式的半導體裝置可以應用於如CPU、GPU等處理器或晶片。圖35A至圖35H示出具有根據本發明的一個實施方式的如CPU、GPU等處理器或晶片的電子裝置的具體例子。
<電子裝置及系統>
根據本發明的一個實施方式的GPU或晶片可以安裝在各種各樣的電子裝置。作為電子裝置的例子，例如除了電視機、用於桌上型或筆記本式資訊終端等的顯示器、數位看板(Digital Signage)、彈珠機等大型遊戲機等具有較大的螢幕的電子裝置以外，還可以舉出數位相機、數位攝影機、數位相框、電子書閱讀器、行動電話機、可攜式遊戲機、可攜式資訊終端、音頻再生裝置等。此外，藉由將根據本發明的一個實施方式的GPU或晶片設置在電子裝置中，可以使電子裝置具備人工智慧。
本發明的一個實施方式的電子裝置也可以包括天線。藉由由天線接收信號，可以在顯示部上顯示影像或資訊等。此外，在電子裝置包括天線及二次電池時，可以將天線用於非接觸電力傳送。
本發明的一個實施方式的電子裝置也可以包括感測器(該感測器具有測量如下因素的功能：力、位移、位置、速度、加速度、角速度、轉速、距離、光、液、磁、溫度、化學物質、聲音、時間、硬度、電場、電流、電壓、電力、輻射線、流量、濕度、傾斜度、振動、 氣味或紅外線)。
本發明的一個實施方式的電子裝置可以具有各種功能。例如，可以具有如下功能：將各種資訊(靜態影像、動態圖片、文字影像等)顯示在顯示部上的功能；觸控面板的功能；顯示日曆、日期或時間等的功能；執行各種軟體(程式)的功能；進行無線通訊的功能；讀出儲存在存儲介質中的程式或資料的功能；等。圖35A至圖35H示出電子裝置的例子。
[資訊終端]
圖35A示出資訊終端之一的行動電話機(智慧手機)。資訊終端5100包括外殼5101及顯示部5102，作為輸入介面在顯示部5102中具備觸控面板，並且在外殼5101上設置有按鈕。
藉由將本發明的一個實施方式的晶片應用於資訊終端5100，可以執行利用人工智慧的應用程式。作為利用人工智慧的應用程式，例如，可以舉出識別會話來將該會話的內容顯示在顯示部5102上的應用程式、識別由使用者輸入到顯示部5102所具備的觸控面板的文字或圖形等來將該文字或該圖形顯示在顯示部5102上的應用程式、執行指紋或聲紋等的生物識別的應用程式等。
圖35B示出筆記本式資訊終端5200。筆記本式資訊終端5200包括資訊終端主體5201、顯示部5202及鍵盤5203。
與上述資訊終端5100同樣，藉由將本發明的一個實施方式的晶片應用於筆記本式資訊終端5200，可以執行利用人工智慧的應用程式。作為利用人工智慧的應用程式，例如，可以舉出設計支援軟體、文章校對軟體、功能表自動生成軟體等。此外，藉由使用筆記本式資訊終端5200，可以研發新穎的人工智慧。
注意，在上述例子中，圖35A及圖35B分別示出智慧手機及筆記本式資訊終端作為電子裝置的例子，但是也可以應用智慧手機及筆記本式資訊終端以外的資訊終端。作為智慧手機及筆記本式資訊終端以外的資訊終端，例如可以舉出PDA(Personal Digital Assistant：個人數位助理)、桌上型資訊終端、工作站等。
[遊戲機]
圖35C示出作為遊戲機的一個例子的可攜式遊戲機5300。可攜式遊戲機5300包括外殼5301、外殼5302、外殼5303、顯示部5304、連接部5305及操作鍵5306等。可以將外殼5302及外殼5303從外殼5301拆卸。藉由將設在外殼5301中的連接部5305安裝到其他外殼(未圖示)，可以將輸出到顯示部5304的影像輸出到其他視頻顯示裝置(未圖示)。此時，外殼5302及外殼5303分別可以被用作操作部。由此，多個遊戲玩者可以同時玩遊戲。可以將上述實施方式所示的晶片嵌入到設置在外殼5301、外殼5302及外殼5303的基板的晶片等。
另外，圖35D示出遊戲機之一的固定式遊戲機5400。固定式遊戲機5400以無線或有線連接有控制器5402。
藉由將本發明的一個實施方式的GPU或晶片應用於可攜式遊戲機5300及固定式遊戲機5400等遊戲機，可以實現低功耗的遊戲機。此外，借助於低功耗，可以降低來自電路的發熱，由此可以減少因發熱而給電路本身、週邊電路以及模組帶來的負面影響。
再者，藉由將本發明的一個實施方式的GPU或晶片應用於可攜式遊戲機5300，可以實現具備人工智慧的可攜式遊戲機5300。
遊戲的進展、遊戲中出現的生物的言行、遊戲上發生的現象等的表現本來是由該遊戲所具有的程式規定的，但是藉由將人工智慧應用於可攜式遊戲機5300，可以實現不侷限於遊戲的程式的表現。例如，可以實現遊戲玩者提問的內容、遊戲的進展情況、時間、遊戲上出現的人物的言行變化等的表現。
此外，當使用可攜式遊戲機5300玩需要多個遊戲玩者的遊戲時，可以利用人工智慧構成擬人的遊戲玩者，由此可以將人工智慧的遊戲玩者當作對手，一個人也可以玩多個人玩的遊戲。
雖然圖35C及圖35D示出可攜式遊戲機及固定式遊戲機作為遊戲機的一個例子，但是應用本發明的一個實施方式的GPU或晶片的遊戲機不侷限於此。作為應用 本發明的一個實施方式的GPU或晶片的遊戲機，例如可以舉出設置在娛樂設施(遊戲中心，遊樂園等)的街機遊戲機、設置在體育設施的擊球練習用投球機等。
[大型電腦]
將本發明的一個實施方式的GPU或晶片可以應用於大型電腦。
圖35E示出作為大型電腦的一個例子的超級電腦5500。圖35F示出超級電腦5500所包括的機架(rack mount)式電腦5502。
超級電腦5500包括機架5501及多個機架式電腦5502。注意，多個電腦5502收納在機架5501中。另外，電腦5502設有多個基板5504，在該基板上可以安裝上述實施方式所說明的GPU或晶片。
超級電腦5500主要是適合於科學計算的大型電腦。科學計算需要以高速進行龐大的運算，因此功耗大且晶片的發熱高。藉由將本發明的一個實施方式的GPU或晶片應用於超級電腦5500，可以實現低功耗的超級電腦。此外，借助於低功耗，可以降低來自電路的發熱，由此可以減少因發熱而給電路本身、週邊電路及模組帶來的負面影響。
在圖35E及圖35F中，作為大型電腦的一個例子示出超級電腦，然而應用本發明的一個實施方式的GPU或晶片的大型電腦不侷限於此。作為應用本發明的一個實 施方式的GPU或晶片的大型電腦，例如可以舉出提供服務的電腦(伺服器)、大型通用電腦(主機)等。
[移動體]
本發明的一個實施方式的GPU或晶片可以應用於作為移動體的汽車及汽車的駕駛席周邊。
圖35G是示出移動體的一個例子的汽車室內的前擋風玻璃周邊的圖。圖35G示出安裝在儀表板的顯示面板5701、顯示面板5702、顯示面板5703以及安裝在支柱的顯示面板5704。
藉由顯示速度表、轉速計、行駛距離、燃料表、排檔狀態、空調的設定，顯示面板5701至顯示面板5703可以提供其他各種資訊。此外，使用者可以根據喜好適當地改變顯示面板所顯示的顯示內容及佈局等，可以提高設計性。顯示面板5701至顯示面板5703還可以用作照明設備。
藉由將由設置在汽車的攝像裝置(未圖示)拍攝的影像顯示在顯示面板5704上，可以補充被支柱遮擋的視野(死角)。也就是說，藉由顯示由設置在汽車外側的攝像裝置拍攝的影像，可以補充死角，從而可以提高安全性。此外，藉由顯示補充看不到的部分的影像，可以更自然、更舒適地確認安全。顯示面板5704還可以用作照明設備。
因為可以將本發明的一個實施方式的GPU或 晶片用作人工智慧的組件，例如可以將該晶片用於汽車的自動駕駛系統。該晶片也可以用於進行導航、危險預測等的系統。此外，可以在顯示面板5701至顯示面板5704上顯示導航、危險預測等資訊。
雖然在上述例子中作為移動體的一個例子說明了汽車，但是移動體不侷限於汽車。例如，作為移動體，也可以舉出電車、單軌鐵路、船舶、飛行物(直升機、無人駕駛飛機(無人機)、飛機、火箭)等，可以對這些移動體應用本發明的一個實施方式的晶片，以提供利用人工智慧的系統。
[電器產品]
圖35H示出電器產品的一個例子的電冷藏冷凍箱5800。電冷藏冷凍箱5800包括外殼5801、冷藏室門5802及冷凍室門5803等。
藉由將本發明的一個實施方式的晶片應用於電冷藏冷凍箱5800，可以實現具備人工智慧的電冷藏冷凍箱5800。藉由利用人工智慧，可以使電冷藏冷凍箱5800具有基於儲存在電冷藏冷凍箱5800中的食品或該食品的消費期限等自動生成功能表的功能、根據所儲存的食品自動調整電冷藏冷凍箱5800的溫度的功能。
作為電器產品的一個例子說明了電冷藏冷凍箱，但是作為其他電器產品，例如可以舉出吸塵器、微波爐、電烤箱、電鍋、熱水器、IH炊具、飲水機、包括空氣 調節器的冷暖空調機、洗衣機、乾衣機、視聽設備等。
在本實施方式中說明的電子裝置、該電子裝置的功能、人工智慧的應用例子以及其效果等可以與其他的電子裝置的記載適當地組合而實施。
本實施方式可以與其他的實施方式或實施例所記載的結構適當地組合而實施。
實施例
在本實施例中，形成本發明的一個實施方式的絕緣體並進行TDS分析。此外，在本實施例中，製造四種樣本，亦即樣本1A、樣本1B、樣本1C、樣本1D及樣本1E。
<各樣本的結構及製造方法>
以下，對本發明的一個實施方式的樣本1A至樣本1E進行說明。首先，圖36A示出各樣本的結構910。各樣本包括基板911、基板911上的絕緣體912、絕緣體912上的絕緣體913、絕緣體913上的絕緣體914、絕緣體914上的絕緣體915以及絕緣體915上的絕緣體916。
在此，樣本1A至樣本1E包括成膜條件彼此不同的絕緣體916。下表示出在樣本1A至樣本1E中形成絕緣體916時設定的偏壓值。
Figure 109111427-A0305-12-0165-1
接著，對各樣本的製造方法進行說明。
首先，作為基板911準備矽基板。接著，在基板911上作為絕緣體912形成100nm的熱氧化膜。
接著，在絕緣體912上，作為絕緣體913利用ALD法形成厚度為10nm的氧化鋁。
接著，在絕緣體913上作為絕緣體914使用石英(SiO2)的靶材在氧(O2)氛圍下藉由濺射法形成60nm的氧化矽膜。另外，反應室內的壓力為0.7Pa、成膜溫度為170℃，成膜功率為1.5kW(RF)。
接著，在絕緣體914上形成絕緣體915。作為絕緣體915，利用電漿CVD法形成95nm的氧氮化矽膜。作為成膜條件，使用流量為5sccm的矽烷(SiH4)、流量為1000sccm的一氧化二氮(N2O)。反應室內的壓力為133.3Pa，成膜溫度為325℃，施加45W(13.56MHz)的高頻(RF)功率。
接著，在絕緣體915上，作為絕緣體916形成厚度為40nm的氧化鋁。上表表示本成膜製程中設定的偏壓值。
另外，絕緣體916使用鋁(Al)靶材在氧(O2)氛圍下藉由濺射法形成。反應室內的壓力為0.7Pa，成膜溫度為250℃，成膜功率為2.0kW(DC)。
藉由上述製程，製造了本實施例的樣本。
<各樣本的TDS的測量結果>
在樣本1A至樣本1E中，使用蝕刻劑去除絕緣體916，然後測量絕緣體915及絕緣體914的氧的脫離量。
作為絕緣體913使用抑制氧及雜質的擴散的材料氧化鋁。由此，可以不考慮絕緣體914及絕緣體915所包含的過量氧擴散到絕緣體912及基板911的量。另外，可以不考慮檢測出的絕緣體912及基板911所包含的過量氧。
此外，在該TDS分析中，測定相當於氧分子的質荷比m/z=32的釋放量。作為TDS分析裝置使用日本電子科學公司製造的TDS1200II，升溫速率為30℃/min。
圖36B示出將各樣本加熱到600℃時的氧(O2)的釋放量[molecules/cm2]。因此，在圖36B中，縱軸表示氧(O2)的釋放量[molecules/cm2]。
從圖36B可知：各樣本中的絕緣體915及絕緣體914的氧釋放量(亦即，過量氧量)根據形成絕緣體916時的偏壓值不同。也就是說，形成絕緣體916時的偏壓值越高，注入到絕緣體915及絕緣體914的過量氧量越多。
明確而言，樣本1A中的絕緣體915及絕緣體914的氧釋放量為2.0×1015[molecules/cm2]。明確而言，樣 本1B中的絕緣體915及絕緣體914的氧釋放量為4.3×1015[molecules/cm2]。樣本1C中的絕緣體915及絕緣體914的氧釋放量為6.2×1015[molecules/cm2]。樣本1D中的絕緣體915及絕緣體914的氧釋放量為9.0×1015[molecules/cm2]。另外，樣本1E中的絕緣體915及絕緣體914的氧釋放量為1.1×1016[molecules/cm2]。
從圖36B可以確認到藉由在含氧氣體的氛圍下形成絕緣體916可以在絕緣體915及絕緣體914設置過量氧區域。另外，可知：形成絕緣體916時的偏壓值越高，絕緣體915及絕緣體914所包含的過量氧的量越多。由此可知，藉由調整形成絕緣體916時的偏壓值，可以控制絕緣體915及絕緣體914所包含的過量氧的量。
以上，本實施例所示的結構可以與其他實施方式適當地組合而實施。
200:電晶體
205:導電體
205a:導電體
205b:導電體
212:絕緣體
214:絕緣體
216:絕緣體
222:絕緣體
224:絕緣體
230:氧化物
230a:氧化物
230b:氧化物
230c:氧化物
230d:氧化物
240a:導電體
240b:導電體
241a:絕緣體
241b:絕緣體
242a:導電體
242b:導電體
243a:氧化物
243b:氧化物
246a:導電體
246b:導電體
250:絕緣體
260:導電體
260a:導電體
260b:導電體
271a:絕緣體
271b:絕緣體
272:絕緣體
280:絕緣體
282:絕緣體
283:絕緣體
286:絕緣體
A1,A2:方向

Claims (6)

  1. 一種半導體裝置的製造方法，包括如下步驟： 依次形成第一絕緣體至第三絕緣體； 在該第三絕緣體上依次形成第四絕緣體、第一氧化膜、第二氧化膜、第三氧化膜、第一導電膜、第一絕緣膜、第二導電膜； 將該第一氧化膜、該第二氧化膜、該第三氧化膜、該第一導電膜、該第一絕緣膜及該第二導電膜加工為島狀而形成第一氧化物、第二氧化物、第一氧化物層、第一導電層、第一絕緣層、第二導電層； 去除該第二導電層； 在該第四絕緣體、該第一氧化物、該第二氧化物、該第一氧化物層、該第一導電層及該第一絕緣層上形成第五絕緣體； 在該第五絕緣體上形成第六絕緣體； 在該第一氧化物層、該第一導電層、該第一絕緣層及該第五絕緣體及該第六絕緣體中形成到達該第二氧化物的開口； 藉由形成該開口，從該第一氧化物層形成第三氧化物及第四氧化物，從該第一導電層形成第一導電體及第二導電體，從該第一絕緣層形成第七絕緣體及第八絕緣體；以及 在該開口中形成第五氧化物、該第五氧化物上的第九絕緣體、該第九絕緣體上的第三導電體， 其中，該第五絕緣體利用偏壓濺射法形成。
  2. 一種半導體裝置的製造方法，包括如下步驟： 依次形成第一絕緣體至第三絕緣體； 在該第三絕緣體上依次形成第四絕緣體、第一氧化膜、第二氧化膜、第三氧化膜、第一導電膜、第一絕緣膜、第二導電膜； 將該第一氧化膜、該第二氧化膜、該第三氧化膜、該第一導電膜、該第一絕緣膜及該第二導電膜加工為島狀而形成第一氧化物、第二氧化物、第一氧化物層、第一導電層、第一絕緣層、第二導電層； 去除該第二導電層； 在該第四絕緣體、該第一氧化物、該第二氧化物、該第一氧化物層、該第一導電層及該第一絕緣層上形成第五絕緣體； 在該第一氧化物層、該第一導電層、該第一絕緣層及該第五絕緣體中形成到達該第二氧化物的開口； 在形成該開口時，從該第一氧化物層形成第三氧化物及第四氧化物，從該第一導電層形成第一導電體及第二導電體，從該第一絕緣層形成第六絕緣體及第七絕緣體； 在該開口中形成第五氧化物、該第五氧化物上的第八絕緣體、該第八絕緣體上的第三導電體；以及 在該第五絕緣體、該第五氧化物、該第八絕緣體、該第三導電體上形成第九絕緣體， 其中，該第九絕緣體利用偏壓濺射法形成。
  3. 根據請求項1或2之半導體裝置的製造方法， 其中該第一絕緣體至該第三絕緣體使用包括多個處理室的裝置在減壓下連續地形成。
  4. 根據請求項1或2之半導體裝置的製造方法， 其中該第一氧化膜至該第三氧化膜使用包括多個處理室的裝置在減壓下連續地形成。
  5. 根據請求項1或2之半導體裝置的製造方法， 其中該第一導電膜、該第一絕緣膜及該第二導電膜使用包括多個處理室的裝置在減壓下連續地形成。
  6. 根據請求項1至5中任一之半導體裝置的製造方法， 其中該第一絕緣體至該第三絕緣體、該第一氧化膜至該第三氧化膜、該第一導電膜、該第一絕緣膜、該第二導電膜及該第五氧化物利用濺射法形成。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12295163B2 (en) 2021-12-16 2025-05-06 Asm Ip Holding B.V. Formation of gate stacks comprising a threshold voltage tuning layer
US12469767B2 (en) * 2021-12-21 2025-11-11 Intel Corporation Integrated planar transistors and memory cell array architectures

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016149548A (ja) * 2015-02-09 2016-08-18 株式会社半導体エネルギー研究所 トランジスタ、半導体装置、および電子機器

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3705733B2 (ja) * 1992-04-30 2005-10-12 株式会社東芝 半導体装置の製造方法
JPH06349770A (ja) * 1993-06-04 1994-12-22 Toshiba Corp 半導体装置の製造方法
US6333229B1 (en) 2000-03-13 2001-12-25 International Business Machines Corporation Method for manufacturing a field effect transitor (FET) having mis-aligned-gate structure
US6660598B2 (en) 2002-02-26 2003-12-09 International Business Machines Corporation Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region
JP2004152790A (ja) 2002-10-28 2004-05-27 Toshiba Corp 半導体装置、及び、半導体装置の製造方法
US6673683B1 (en) 2002-11-07 2004-01-06 Taiwan Semiconductor Manufacturing Co., Ltd Damascene gate electrode method for fabricating field effect transistor (FET) device with ion implanted lightly doped extension regions
US8093136B2 (en) * 2007-12-28 2012-01-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
WO2012017843A1 (en) 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit
US8659015B2 (en) 2011-03-04 2014-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8809854B2 (en) 2011-04-22 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9153699B2 (en) 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
JP2016154225A (ja) 2015-02-12 2016-08-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP6736321B2 (ja) 2015-03-27 2020-08-05 株式会社半導体エネルギー研究所 半導体装置の製造方法
US10192995B2 (en) * 2015-04-28 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102548001B1 (ko) 2015-07-08 2023-06-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US20170062192A1 (en) 2015-08-28 2017-03-02 Semiconductor Energy Laboratory Co., Ltd. Film forming apparatus
JP6864456B2 (ja) 2015-10-15 2021-04-28 株式会社半導体エネルギー研究所 半導体装置
JP6887243B2 (ja) 2015-12-11 2021-06-16 株式会社半導体エネルギー研究所 トランジスタ、半導体装置、電子機器及び半導ウエハ
US9905657B2 (en) 2016-01-20 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US10115741B2 (en) * 2016-02-05 2018-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR20170096956A (ko) 2016-02-17 2017-08-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 기기
US10741587B2 (en) * 2016-03-11 2020-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module, electronic device, and manufacturing method the same
KR20180134919A (ko) * 2016-04-22 2018-12-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2017187301A1 (en) * 2016-04-28 2017-11-02 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
WO2018020350A1 (en) * 2016-07-26 2018-02-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10147681B2 (en) 2016-12-09 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2018206841A (ja) 2017-05-31 2018-12-27 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2019043510A1 (ja) 2017-09-01 2019-03-07 株式会社半導体エネルギー研究所 半導体装置、及び表示装置
TWI794340B (zh) 2017-12-07 2023-03-01 日商半導體能源研究所股份有限公司 半導體裝置以及半導體裝置的製造方法
KR102848703B1 (ko) 2018-04-27 2025-08-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2020049396A1 (ja) * 2018-09-05 2020-03-12 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US12176210B2 (en) * 2018-10-26 2024-12-24 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of metal oxide and manufacturing method of semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016149548A (ja) * 2015-02-09 2016-08-18 株式会社半導体エネルギー研究所 トランジスタ、半導体装置、および電子機器

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Publication number Publication date
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