[go: up one dir, main page]

TWI868164B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI868164B
TWI868164B TW109120850A TW109120850A TWI868164B TW I868164 B TWI868164 B TW I868164B TW 109120850 A TW109120850 A TW 109120850A TW 109120850 A TW109120850 A TW 109120850A TW I868164 B TWI868164 B TW I868164B
Authority
TW
Taiwan
Prior art keywords
pattern
insulator
conductor
semiconductor
conductor pattern
Prior art date
Application number
TW109120850A
Other languages
English (en)
Other versions
TW202113443A (zh
Inventor
珍 瓊格曼
喬佛瑞 杜瑞
Original Assignee
英商弗萊克英納寶技術有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英商弗萊克英納寶技術有限公司 filed Critical 英商弗萊克英納寶技術有限公司
Publication of TW202113443A publication Critical patent/TW202113443A/zh
Application granted granted Critical
Publication of TWI868164B publication Critical patent/TWI868164B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/431—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having different compositions, shapes, layouts or thicknesses of gate insulators in different TFTs
    • H10W70/685—
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/464—Lateral top-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/468—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
    • H10K10/471—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics the gate dielectric comprising only organic materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K19/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
    • H10K19/10—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00 comprising field-effect transistors
    • H10W20/42—
    • H10W20/43—

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)

Abstract

一種裝置，其包括：層的堆疊，其至少限定：在堆疊的第一層級處的第一導體圖案；以及相應半導體通道區中的一個或多個半導體通道，半導體通道連接第一導體圖案的一對部分，且經由電介質電容耦合到堆疊的第二層級處的第二導體圖案的耦合導體；其中堆疊包括：上方形成第一層級導體圖案或第二層級導體圖案的至少兩個絕緣體圖案；其中至少兩個絕緣體圖案的第一絕緣體圖案至少佔據一個或多個半導體通道區，以提供電介質；且至少兩個絕緣體圖案的第二絕緣體圖案至少在一個或多個半導體通道區中限定一個或多個窗口，第二導體圖案通過窗口而非經由第二絕緣體圖案接觸第一絕緣體圖案；其中第二絕緣體圖案與一個或多個半導體通道區外部的第一絕緣體圖案重疊。

Description

半導體裝置
半導體裝置可包括層的堆疊，其限定在堆疊的兩個層級處的至少兩個導體圖案，以及一個或多個半導體通道，每一半導體通道連接導體圖案中之一的部分，且每一半導體通道電容耦合到另一導體圖案的導體。
常規地，兩個導體圖案的上部形成於堆疊的連續絕緣體層的表面上。
本申請的發明人已發明有助於改進此類半導體裝置的性能和/或穩定性的技術。
據此提供一種裝置，其包括：層的堆疊，所述層的堆疊至少限定：在堆疊的第一層級處的第一導體圖案；以及相應半導體通道區中的一個或多個半導體通道，半導體通道連接第一導體圖案的一對部分，且經由電介質電容耦合到堆疊的第二層級處的第二導體圖案的耦合導體；其中堆疊包括：上方形成第一層級導體圖案或第二層級導體圖案的至少兩個絕緣體圖案；其中至少兩個絕緣體圖案的第一絕緣體圖案至少佔據一個或多個半導體通道區，以提供電介質；且至少兩個絕緣體圖案的第二絕緣體圖案至少在一個或多個半導體通道區中限定一個或多個窗口，第二導體圖案通過窗口而非經由第二絕緣體圖案接觸所述第一絕緣體圖案；其中第二絕緣體圖案與一個或多個半導體通道區外部的第一絕 緣體圖案重疊。
根據一個實施例，第二層級導體圖案形成於至少兩個絕緣體圖案上方；且第二層級導體圖案的耦合導體至少形成於第一絕緣體圖案的整個區域上方。
根據一個實施例，一個或多個窗口至少在相應半導體通道區的整個區域上方延伸。
根據一個實施例，第一絕緣體圖案包括絕緣體層的堆疊。
根據一個實施例，第二導體圖案限定閘極導體陣列，從而提供用於電晶體陣列的相應行的閘極電極，且也在第二絕緣體圖案上方延伸。
根據一個實施例，相比黏附到第一絕緣體圖案的表面，閘極導體較好地黏附到第二絕緣體圖案的表面。
根據一個實施例，半導體圖案提供半導體通道，且半導體圖案匹配第一絕緣體圖案。
據此還提供一種方法，其包括：形成第一導體圖案；在第一導體圖案上方形成至少兩個絕緣體圖案；在至少兩個絕緣體圖案上方形成第二導體圖案；其中至少兩個絕緣體圖案的第一絕緣體圖案至少佔據一個或多個半導體通道區，以在一個或多個半導體通道與第一和第二導體圖案中之一的一個或多個導體之間提供電介質；且其中所述方法包括在形成第一絕緣體圖案之後形成至少兩個絕緣體圖案的第二絕緣體圖案，其中第二絕緣體圖案至少在一個或多個半導體通道區中限定窗口，第二導體圖案通過窗口而非經由第二絕緣體圖案接觸第一絕緣體圖案。
根據一個實施例，所述方法包括選擇性地在第一絕緣體圖案上方提供第三導體圖案，且其中第二導體圖案經由第三導體圖案形成於第一絕緣體圖案上方，且經由第三導體圖案接觸第一絕緣體圖案。
根據一個實施例，第二絕緣體圖案與一個或多個半導體通道區外部的第一絕緣體圖案重疊。
根據一個實施例，第一絕緣體圖案在一個或多個半導體通道與第二導體圖案的一個或多個導體之間提供電介質，且第二層級導體圖案的一個或多個導體至少形成於第一絕緣體圖案的整個區域上方。
根據一個實施例，形成第二導體圖案包括使用一個或多個圖案化試劑，在由至少兩個絕緣體圖案一起限定表面上就地圖案化一個或多個導體層；其中第二絕緣體圖案包括絕緣體材料，而所述絕緣體材料與構成第一絕緣體圖案的一個或多個絕緣體材料相比，較不易受到一個或多個圖案化試劑的表面粗糙化影響，和/或與構成第一絕緣體圖案的一個或多個絕緣體材料相比，對一個或多個圖案化試劑的滲透性較低。
根據一個實施例，一個或多個窗口至少在相應半導體通道區的整個區域上方延伸。
根據一個實施例，第一絕緣體圖案包括絕緣體層的堆疊。
根據一個實施例，第二導體圖案限定閘極導體陣列，從而提供用於電晶體陣列的相應行的閘極電極，且也在第二絕緣體圖案上方延伸。
根據一個實施例，相比黏著到第一絕緣體圖案的表面，閘極導體較好地黏著到第二絕緣體圖案的表面。
根據一個實施例，所述方法包括在第一導體圖案上方形成半導體圖案以提供半導體通道，且其中半導體圖案匹配第一絕緣體圖案。
據此還提供一種包括限定一個或多個電子元件的層堆疊的裝置，其中堆疊至少包括：一個或多個半導體通道；電介質；限定一個或多個耦合導體的第一導體圖案，其中一個或多個耦合導體經由電介質電容耦合到一個或多個半導體通道；平坦化層；限定一個或多個路由導體的第二導體圖案，其中第二導 體圖案經由至少平坦化層中的通孔接觸第一導體圖案。
據此還提供一種方法，其包括：在支撐基材上至少形成半導體、電介質以及第一導體圖案，其中半導體限定經由電介質電容耦合到第一導體圖案的一個或多個耦合導體的一個或多個半導體通道；在支撐基材上形成平坦化層；至少在平坦化層中形成通孔；以及在支撐基材上形成路由導體層，且蝕刻路由導體層以限定經由一個或多個通孔接觸第一導體圖案的第二路由導體圖案。
據此還提供一種裝置，其包括：層的堆疊，所述層的堆疊至少限定：在堆疊的第一層級處的第一導體圖案；以及相應半導體通道區中的一個或多個半導體通道，每一半導體通道連接第一導體圖案的一對部分，且每一半導體通道經由電介質電容耦合到堆疊的第二層級處的第二導體圖案的耦合導體；其中堆疊包括：上方形成所述第一層級導體圖案或所述第二層級導體圖案的至少兩個絕緣體圖案；其中至少兩個絕緣體圖案的第一絕緣體圖案至少佔據一個或多個半導體通道區以提供所述電介質；且至少兩個絕緣體圖案的第二絕緣體圖案至少在一個或多個半導體通道區中限定一個或多個窗口，所述第二導體圖案通過窗口而非經由所述第二絕緣體圖案接觸所述第一絕緣體圖案。
據此還提供一種方法，其包括：形成第一導體圖案；在所述第一導體圖案上方形成至少兩個絕緣體圖案；在所述至少兩個絕緣體圖案上方形成第二導體圖案；其中至少兩個絕緣體圖案的第一絕緣體圖案至少佔據一個或多個半導體通道區，以在一個或多個半導體通道與第一和第二導體圖案中之一的一個或多個導體之間提供電介質；且其中至少兩個絕緣體圖案的第二絕緣體圖案至少在半導體通道區中限定窗口，所述第二導體圖案通過窗口而非經由所述第二絕緣體圖案接觸所述第一絕緣體圖案。
2:平坦化塑膠膜組件
4a/4b:源極-汲極導體圖案
6:透明導體圖案
8:連續半導體層
10:連續界面電介質層
12:連續閘極電介質層
14:絕緣體層
16:連續導體層
16a:閘極導體
18:ITO層
18a:圖案化共同電極
22:窗口
50:連續乾式蝕刻終止層
60:光致抗蝕劑光罩
70:無機絕緣層
100:島狀物
下文中僅借助於舉例的方式，參考附圖詳細地描述本發明的實施 例，附圖中：圖1到圖8為根據本發明實施例的技術的實例的示意性橫截面圖示；圖9到圖11為補充圖1到圖8的示意性平面圖示；圖12到圖18為用於圖1到圖8的實例中的替代圖案化技術的實例的示意性橫截面圖示；以及圖19為另一實例實施例的示意性橫截面圖示。
在一個實例實施例中，所述技術用於產生有機液晶顯示器(OLCD)裝置，其包括用於控制組件的有機電晶體裝置(例如有機薄膜電晶體(OTFT)裝置)。OTFT包括用於半導體通道的有機半導體(例如，有機聚合物或小分子半導體)。
術語「列」和「行」在下文用以指示大體上正交的一對方向，而不指示任何絕對方向。
下文以用於邊緣場切換(FFS)液晶裝置的控制組件的薄膜電晶體(TFT)陣列為例，詳細描述根據本發明的實施例的技術的實施例，但所述技術也適用於例如用於任何種類的半導體裝置的頂部閘極TFT或底部閘極TFT，包含例如：用於其它類型的液晶顯示裝置(LCD)的控制組件；用於例如電泳顯示裝置(EPD)的其它種類的顯示裝置的控制組件；用於感測器裝置的電路；以及用於邏輯裝置的電路。
為簡單解釋起見，圖1到圖11僅示出四個半導體通道，但半導體裝置可包括極大量半導體通道。
參考圖1和圖9，根據本發明的實例實施例的技術的解釋始於包括平坦化塑膠膜組件2的工件階段，所述組件支撐：源極-汲極導體圖案4a、4b；透明導體圖案6；連續半導體層8；介接半導體層8的連續界面電介質層10；以及連 續閘極電介質層12。
在此實例中，塑膠膜組件2包括超薄塑膠支撐膜(例如40微米或60微米厚的三乙酸纖維素(TAC)膜)，且也可支撐一個或多個功能元件，例如配置成屏蔽半導體通道免受入射到塑膠膜組件2的後表面上的光影響的圖案化層。
在此實例中，源極-汲極導體圖案4a、4b包括銀(Ag)，且至少限定(i)源極導體4a的陣列，每一源極導體提供用於TFT的相應行的源極電極，且每一源極導體延伸到TFT陣列的外部；以及(ii)汲極導體4b的陣列，每一汲極導體與相應像素電極(下文論述)相關聯。此處，術語“源極導體”是指在半導體通道與驅動器晶片/電路(未示出)之間串聯連接的導體，且術語“汲極導體”是指經由半導體通道串聯連接到驅動器芯片/電路的導體。
在電磁光譜的可見光部分中，透明導體圖案6比源極-汲極導體圖案4a、4b更透明。在此實例中，透明導體圖案6包括導電銦錫氧化物(ITO)。ITO圖案6限定各自接觸相應汲極導體的像素電極。ITO圖案還包括除了源極和汲極導體的直接鄰近半導體通道的區域之外，至少在源極和汲極導體的整個區域上的ITO。在銀源極-汲極導體4a、4b上保留ITO用以在後續處理步驟期間保護銀源極-汲極導體4a、4b。
在此實例中，半導體層8包括有機共軛聚合物半導體。在一個實例中，半導體層包括具有低能量無序度(low degree of energetic disorder)的近無定形半傳導聚合物。在一個實例中，半導體層由FlexEnable有限公司現在提供的產品名稱為FE-S500的產品形成。在此實例中，半導體層8通過例如旋塗半導體聚合物材料的溶液而形成。半導體層8限定了在源極與汲極導體最接近的區中源極與汲極導體之間的半導體通道。一層或多層(例如有機材料的自組裝單層)可選擇性地形成於源極-汲極導體4a、4b上，以有助於在源極-汲極導體4a、4b與半導體6之間轉移電荷載流子。
在此實例中，界面電介質層10和閘極電介質層12也包括相應聚合物，且各自通過例如旋塗相應電介質聚合物的溶液而形成。閘極電介質聚合物12的材料具有比界面電介質聚合物10高的介電常數，但相比閘極電介質聚合物12，界面電介質聚合物10較適於與半導體8形成良好界面。在此實例中，閘極電介質聚合物12由現在可從FlexEnable有限公司獲得的產品名稱為FE-D048X的可交聯電介質聚合物形成，但閘極電介質聚合物12也可由不可交聯聚合物形成。在一個實例中，界面電介質聚合物10由FlexEnable有限公司現在提供的產品名稱為FE-D320的產品形成。
參考圖2和圖9，進一步處理工件以實現半導體8、界面電介質10與閘極電介質層12的子堆疊的圖案化。所述圖案化限定隔開的島狀物100，每一島狀物與相應TFT相關聯。在此實例中，通過光刻技術進行此圖案化，所述技術涉及：在閘極電介質層12上方形成光致抗蝕劑層；使用誘發光致抗蝕劑的溶解性變化的輻射來投影子堆疊所要的圖案的圖像(取決於使用的光致抗蝕劑的類型為正或負)，借此在光致抗蝕劑層中產生潛在溶解性圖案；顯影所述潛在溶解性圖案；以及將所得物理光致抗蝕劑圖案用作光罩來乾式蝕刻(dry-etching)子堆疊。
參考圖3，通過至少在TFT陣列的整個區域(包含上文所提及島狀物100的區域)上方，在工件的上部表面上就地形成連續絕緣體層14來進一步處理工件。在此實例中，通過例如旋塗來沉積絕緣體層14。
參考圖4和圖10，通過圖案化絕緣體層14以限定窗口22來進一步處理工件，每一窗口暴露至少在相應半導體通道的整個區域上方的相應島狀物的表面。在此實例中，通過沉積可交聯聚合物(例如環氧類可交聯聚合物，例如可從MicroChem公司獲得的SU-8負光致抗蝕劑)來形成絕緣體層14；使用誘發交聯且借此降低絕緣體材料14的溶解性的輻射，將所要窗口圖案的負像(即，絕緣體層14的所要圖案的正像)投影到可交聯絕緣體層14上，以在絕緣體層14中產生潛 在溶解性圖像；以及顯影潛在溶解性圖像來形成絕緣體層14。
圖12到圖18中示出用於圖案化絕緣體層14的技術的一個變型。在形成絕緣體層14(圖14)之前(且在圖案化半導體/電介質的子堆疊8、10、12(圖13)之前)，在閘極電介質層12上就地形成連續乾式蝕刻終止層50(例如，ITO層)(圖12)；且使用相同光致抗蝕劑光罩圖案化此亁式蝕刻終止層50和子堆疊8、10、12(圖13)。例如，在亁式蝕刻由光致抗蝕劑光罩暴露的區中的半導體/電介質的子堆疊8、10、12之前，可使用濕式蝕刻過程以去除由光致抗蝕劑光罩暴露的相同區中的亁式蝕刻終止層50。此亁式蝕刻終止層50有助於使用亁式蝕刻來圖案化絕緣體層14(使用在已用於圖案化絕緣體層14之後被去除(圖17)的光致抗蝕劑光罩60(圖16))。更特定地，包含亁式蝕刻終止層50有助於在不使閘極電介質12暴露於亁式蝕刻條件下，去除絕緣體層14的全厚度。使用亁式蝕刻技術來圖案化絕緣體層14可在窗口區22的內部與外部之間的邊界區中使上部工件表面具有較平緩的階狀物，且借此較好地有助於形成(圖18)在工件的上部表面上方延伸而不會中斷的閘極導體線16a(於下文中論述)。
在此實例變型中，絕緣體層14包括與第一實例相同的負光致抗蝕劑材料(例如，SU-8)，且用於圖案化絕緣體層14的光致抗蝕劑層60包括正光致抗蝕劑材料。
在此實例中，子堆疊(8、10、12)圖案和絕緣體層14圖案為大體上互補的圖案，但窗口22完全位於島狀物100的區域內，使得島狀物100的周邊區域不存在未被圖案化絕緣體層14重疊的部分。如下文所論述，此有助於避免使島狀物100暴露於稍後處理中使用的圖案化試劑。
參考圖5，通過在由閘極電介質層12和絕緣體層14一起限定的工件的上部表面上就地形成至少一個連續導體層16來進一步處理工件。至少一個導體層16連續地形成在TFT陣列的整個區域上方且超出所述區域。在此實例中，使 用導體層的堆疊，其包括包夾在兩個鉬(Mo)層之間的鋁(Al)層。在此實例中，每一導體層通過例如濺鍍的氣相沉積技術就地形成於工件上。
參考圖6和11，進一步處理工件以圖案化導體堆疊16來限定閘極導體16a，每一閘極導體提供用於電晶體的相應列的閘極電極，且每一閘極導體延伸超出TFT陣列的邊緣。在此實例中，通過光刻技術進行此圖案化，所述技術包括：在導體堆疊16上方形成光致抗蝕劑層；使用誘發光致抗蝕劑的溶解性變化的輻射，將閘極導體16a所要圖案的圖像(取決於使用的光致抗蝕劑的類型為正或負)投影到光致抗蝕劑上，以產生潛在溶解性圖像；顯影所述潛在溶解性圖像；以及將光致抗蝕劑中的所得物理圖案用作光罩來使用一種或多種圖案化試劑圖案化導體堆疊16。在此實例中，圖案化試劑為主要成分是H3PO4的濕式蝕刻劑。在此實例中，絕緣體層14包括不易(相比於閘極電介質材料12)受到此濕式蝕刻劑損害(表面粗糙化)的材料，和/或(相比於閘極電介質材料12)對此濕式蝕刻劑的滲透性較低的材料(較低滲透性較好地保護下伏源極/汲極Ag導體圖案4a、4b而免受此濕式蝕刻劑的蝕刻影響)。
如上文所提及，在此實例中，絕緣體層14的上部表面高於閘極電介質層12的上部表面。絕緣體層14的此相對大厚度可有利於改進電介質擊穿性質；且閘極電介質層12的相對小厚度可有利於改進閘極導體16a與半導體通道之間的電容。
絕緣體層14和閘極電介質層12可具有不同的物理和/或化學性質。例如，所述兩層可在以下一個或多個性質方面有所不同：介電常數；層厚度；抗蝕刻性；與介接層的黏著性；密度；電介質擊穿強度；以及純度。
在上文所描述的實例中，絕緣體層14和閘極電介質層12兩者為最終裝置中的交聯層；且在絕緣體層14中實現交聯的方法可與在閘極電介質層12中實現交聯的方法不同或相同。
在此實例中，閘極導體16a經設計以便至少在窗口22的整個區域上方延伸，使得濕式蝕刻劑永不接觸閘極電介質層12。
此外，絕緣體層14包括經選擇以對閘極導體圖案16a、源極/汲極導體圖案4a、4b以及塑膠膜組件2的上部表面(例如，塑膠膜組件2的上部表面處的有機聚合物平坦化層)中的至少一個或多個(並且優選地全部)具有良好(相比於閘極電介質層12)黏著性的材料。例如，對閘極導體圖案16a具有良好黏著性較好地避免閘極導體線16a脫離下伏的絕緣體表面。
每一像素電極與源極和閘極導體的相應唯一組合相關聯，借此可經由TFT陣列外部的閘極和源極導體的部分獨立地定址每一像素電極。
參考圖7和圖8，通過在工件上就地形成透明導體材料(例如，ITO)的連續層18，接著圖案化連續層以限定用於FFS液晶裝置的圖案化共同電極18a來進一步處理工件。
通過減小閘極電介質層12對良好抗蝕刻性和與介接層的良好黏著性的要求，上文所描述的技術有助於為閘極電介質層12選擇優化為具有良好電容和TFT穩定性的電介質材料。
本申請的發明人已就在ITO層18下僅使用非交聯聚合物進行了測試，且已發現此可改進TFT的穩定性。例如，本申請的發明人就(a)在半導體層8與ITO層18之間僅使用單個電介質層(例如，僅使用界面電介質層10且省略閘極電介質層12)，以及(b)將非交聯聚合物(例如，由Solvay提供的Solvene T)用於閘極電介質層12與界面電介質層10(例如，FE-D320)的組合來進行測試。對於(a)和(b)，在正閘極偏壓溫度應力(PGBTS)測試、正偏壓溫度測試(PBTS)、負閘極偏壓溫度(NGBTS)測試以及負閘極偏壓應力(NGBS)測試中，每一個測試都觀察到小於1V的閾值電壓偏移。
圖19中示出根據本發明的另一實施例的第三實例技術。除了在形 成絕緣體層(有機平坦化層)14之前，將無機絕緣鈍化層70(具有高白光透射率)形成於工件的上部表面上(至少整個有源區域上方)之外，第三實例與第二實例(圖12到圖18)相同。無機絕緣層70可例如包括無機氮化物或氧化物層，例如氮化鋁(AlNx)、氧化鋁(AlOx)或氧化矽(SiOx)。無機絕緣層的厚度可例如介於約40nm與100nm之間。無機絕緣層70可例如通過氣相沉積技術而形成，所述技術例如濺鍍、化學氣相沉積(CVD)、等離子體增強化學氣相沉積(PECVD)以及原子層沉積(ALD)。使用與絕緣體層(有機平坦化層)14相同的光致抗蝕劑蝕刻光罩來圖案化無機絕緣層70。無機絕緣層70的圖案化可通過乾式蝕刻或濕式蝕刻(使用與保留下伏的ITO層50相容的蝕刻劑)來進行。無機絕緣層70充當額外閘極電介質層，且可改進良率並減小電介質擊穿風險。無機絕緣層70還進一步保護下部金屬圖案免受用於圖案化上部閘極金屬子堆疊16的蝕刻劑影響。
針對前述實例提及的變型、添加以及過程細節也適用於此額外實例。特定地，閘極電介質可包括單個電介質層或電介質層的堆疊。
如上文所提及，上文已參考特定過程細節詳細地描述根據本發明的技術的實例，但所述技術在本申請的一般教示內較廣泛地適用。另外，根據本發明的一般教示，根據本發明的技術可包含上文未描述的額外過程步驟和/或省略上文所描述的一些過程步驟。
除了上文明確提及的任何修改之外，對於本領域技術人員顯而易見的是，可在本發明的範圍內對描述的實施例進行各種其它修改。
申請人在此單獨公開本文描述的每一個別特徵和兩個或兩個以上此類特徵的任何組合，其程度是以本領域技術人員的普通知識，能夠基於本說明書將此類特徵或組合作為整體實現，而不考慮此類特徵或特徵的組合是否能解決本文所公開的任何問題；且不對申請專利範圍的範圍造成限制。申請人指示本發明的各方面可由任何此類個別特徵或特徵組合組成。
2:平坦化塑膠膜組件
4a/4b:源極-汲極導體圖案
6:透明導體圖案
8:連續半導體層
10:連續界面電介質層
12:連續閘極電介質層
14:絕緣體層
16a:閘極導體
18a:圖案化共同電極

Claims (29)

  1. 一種半導體裝置，其包括：層的堆疊，所述層的堆疊至少界定出：在所述堆疊的第一層級處的第一導體圖案；以及個別半導體通道區中的一個或多個半導體通道，所述半導體通道連接所述第一導體圖案的一對部分，且經由電介質電容耦合到所述堆疊的第二層級處的第二導體圖案的耦合導體；其中所述堆疊包括：至少兩個絕緣體圖案；其中所述至少兩個絕緣體圖案中的第一絕緣體圖案至少佔據所述一個或多個半導體通道區，以提供所述電介質；且所述至少兩個絕緣體圖案中的第二絕緣體圖案至少在所述一個或多個半導體通道區中界定出一個或多個窗口，所述第二導體圖案通過所述窗口而非經由所述第二絕緣體圖案接觸所述第一絕緣體圖案；其中所述第二絕緣體圖案在所述一個或多個半導體通道區外部與所述第一絕緣體圖案重疊；其中所述第二導體圖案形成於所述至少兩個絕緣體圖案上方；且所述第二導體圖案的所述耦合導體至少形成於所述第一絕緣體圖案的整個區域上方。
  2. 如請求項1所述的裝置，其中所述第二導體圖案直接接觸所述第一絕緣體圖案。
  3. 如請求項1所述的裝置，其中所述第二導體圖案形成於所述至少兩個絕緣體圖案上方；且所述第二導體圖案經由銦錫氧化物圖案接觸所述第一絕緣體圖案。
  4. 如請求項1、2及3中任一項所述的裝置，其中所述一個或多個窗口至少在所述個別半導體通道區的整個區域上方延伸。
  5. 如請求項1、2及3中任一項所述的裝置，其中所述第一絕緣體圖案包括絕緣體層的堆疊。
  6. 如請求項1、2及3中任一項所述的裝置，其中所述第二導體圖案 界定出閘極導體陣列，從而提供用於電晶體陣列的個別行的閘極電極，且也在所述第二絕緣體圖案上方延伸。
  7. 如請求項6所述的裝置，其中，相比黏附到所述第一絕緣體圖案的表面，所述閘極導體較好地黏附到所述第二絕緣體圖案的表面。
  8. 如請求項1、2及3中任一項所述的裝置，其中有一個半導體圖案提供所述半導體通道，且所述半導體圖案匹配所述第一絕緣體圖案。
  9. 如請求項1、2及3中任一項所述的裝置，其中所述耦合導體是閘極導體線。
  10. 如請求項9所述的裝置，其中所述閘極導體線提供用於電晶體陣列的電晶體的列的閘極電極，且延伸超出所述電晶體陣列。
  11. 一種用以形成半導體裝置之方法，其包括：形成第一導體圖案以及個別半導體通道區中的半導體通道，所述半導體通道中之各者連接所述第一導體圖案的一對部分；在所述第一導體圖案上方形成至少兩個絕緣體圖案；在所述至少兩個絕緣體圖案上方形成第二導體圖案；其中所述至少兩個絕緣體圖案中的第一絕緣體圖案至少佔據一個或多個半導體通道區，以在一個或多個半導體通道與所述第一導體圖案和所述第二導體圖案中之一者的一個或多個導體之間提供電介質；且其中所述方法包括：在形成所述第一絕緣體圖案之後形成所述至少兩個絕緣體圖案中的第二絕緣體圖案，其中所述第二絕緣體圖案至少在所述一個或多個半導體通道區中界定出窗口，所述第二導體圖案通過所述窗口而非經由所述第二絕緣體圖案接觸所述第一絕緣體圖案；其中所述第一絕緣體圖案在所述一個或多個半導體通道與所述第二導體圖案的一個或多個導體之間提供電介質，且所述第二導體圖案的所述一個或多個導體至少形成於所述第一絕緣體圖案的整個區域上方。
  12. 如請求項11所述的方法，其中所述第二導體圖案直接接觸所述第一絕緣體圖案；且其中所述第二絕緣體圖案在所述半導體通道區外部與所述第一絕緣體圖案重疊。
  13. 如請求項11所述的方法，其包含：在所述第一導體圖案上方也形成氧化物圖案；其中形成所述第二絕緣體圖案包含在形成所述第一絕緣體圖案和所述氧化物圖案之後形成所述第二絕緣體圖案；其中形成所述第二導體圖案包含也在所述氧化物圖案上方形成所述第二導體圖案；其中所述第二導體圖案經由所述氧化物圖案接觸所述第一絕緣體圖案；且其中形成所述第二絕緣體圖案包含蝕刻製程，且所述氧化物圖案為所述蝕刻製程提供蝕刻終止部。
  14. 如請求項11所述的方法，其包括：選擇性地在所述第一絕緣體圖案上方提供第三導體圖案，且其中所述第二導體圖案經由所述第三導體圖案形成於所述第一絕緣體圖案上方，且經由所述第三導體圖案接觸所述第一絕緣體圖案。
  15. 如請求項11、12及13中任一項所述的方法，其中所述第二絕緣體圖案在所述一個或多個半導體通道區外部與所述第一絕緣體圖案重疊。
  16. 如請求項11、12及13中任一項所述的方法，其中形成所述第二導體圖案包括使用一個或多個圖案化試劑，在由所述至少兩個絕緣體圖案一起界定出的表面上就地圖案化一個或多個導體層；其中所述第二絕緣體圖案包括絕緣體材料，而所述絕緣體材料與構成所述第一絕緣體圖案的一個或多個絕緣體材料相比，較不易受到所述一個或多個圖案化試劑的表面粗糙化影響，及/或與構成所述第一絕緣體圖案的一個或多個絕緣體材料相比，對所述一個或多個圖案化試劑的滲透性較低。
  17. 如請求項11、12及13中任一項所述的方法，其中所述一個或多 個窗口至少在所述個別半導體通道區的整個區域上方延伸。
  18. 如請求項11、12及13中任一項所述的方法，其中所述第一絕緣體圖案包括絕緣體層的堆疊。
  19. 如請求項11、12及13中任一項所述的方法，其中所述第二導體圖案界定出閘極導體陣列，從而提供用於電晶體陣列的個別行的閘極電極，且也在所述第二絕緣體圖案上方延伸。
  20. 如請求項19所述的方法，其中，相比黏著到所述第一絕緣體圖案的表面，所述閘極導體對所述第二絕緣體圖案的表面顯現較好的黏著性。
  21. 如請求項11、12及13中任一項所述的方法，其包括：在所述第一導體圖案上方形成半導體圖案以提供所述半導體通道，且其中所述半導體圖案匹配所述第一絕緣體圖案。
  22. 一種包括層的堆疊的裝置，其中所述層的堆疊界定出一個或多個電子元件，其中所述堆疊至少包括：一個或多個半導體通道；電介質；第一導體圖案，其界定出一個或多個耦合導體，其中所述一個或多個耦合導體經由所述電介質電容耦合到所述一個或多個半導體通道；平坦化層；第二導體圖案，其界定出一個或多個路由導體，其中所述第二導體圖案經由至少所述平坦化層中的窗口接觸所述第一導體圖案。
  23. 如請求項22所述的裝置，其中所述第二導體圖案包括蝕刻路由導體層。
  24. 如請求項22所述的裝置，其中所述第一導體圖案包括導電氧化 物。
  25. 如請求項24所述的裝置，其中所述第一導體圖案包括銦錫氧化物。
  26. 如請求項22或24所述的裝置，其中所述第二導體圖案是閘極導體圖案。
  27. 如請求項26所述的裝置，其中所述路由導體包括閘極導體線。
  28. 如請求項22或27所述的裝置，其中所述路由導體提供用於電晶體陣列的電晶體的個別列的閘極電極，且延伸超出所述電晶體陣列。
  29. 一種用以形成半導體裝置之方法，其包括：在支撐基材上至少形成半導體、電介質以及第一導體圖案，其中所述半導體界定出一個或多個半導體通道，而所述一個或多個半導體通道經由所述電介質電容耦合到所述第一導體圖案的一個或多個耦合導體；在所述支撐基材上形成平坦化層；至少在所述平坦化層中形成窗口；以及在所述支撐基材上形成路由導體層，且蝕刻所述路由導體層以界定出經由所述窗口中之一個或多個窗口接觸所述第一導體圖案的第二路由導體圖案。
TW109120850A 2019-06-20 2020-06-19 半導體裝置 TWI868164B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB1908876.4 2019-06-20
GB1908876.4A GB2584898B (en) 2019-06-20 2019-06-20 Semiconductor devices

Publications (2)

Publication Number Publication Date
TW202113443A TW202113443A (zh) 2021-04-01
TWI868164B true TWI868164B (zh) 2025-01-01

Family

ID=67511556

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109120850A TWI868164B (zh) 2019-06-20 2020-06-19 半導體裝置

Country Status (4)

Country Link
US (1) US11676888B2 (zh)
CN (1) CN112201663A (zh)
GB (2) GB2584898B (zh)
TW (1) TWI868164B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2590428B (en) * 2019-12-17 2024-08-14 Flexenable Tech Limited Semiconductor devices
GB2590427B (en) * 2019-12-17 2024-08-28 Flexenable Tech Limited Semiconductor devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100009497A1 (en) * 2008-07-11 2010-01-14 Weyerhaeuser Company Performance improvements of ofets through use of field oxide to control ink flow
TW201603253A (zh) * 2008-12-25 2016-01-16 Semiconductor Energy Lab 半導體裝置及其製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100322965B1 (ko) * 1998-03-27 2002-06-20 주식회사 현대 디스플레이 테크놀로지 액정표시소자의 제조방법
KR100686442B1 (ko) * 2004-06-30 2007-02-23 네오폴리((주)) 부식 방지층을 이용한 금속유도측면결정화법에 의한 박막 트랜지스터의 제조방법
KR101197053B1 (ko) * 2005-09-30 2012-11-06 삼성디스플레이 주식회사 유기 박막 트랜지스터 표시판 및 그 제조 방법
JP5230597B2 (ja) * 2006-03-29 2013-07-10 プラスティック ロジック リミテッド 自己整合電極を有する電子デバイス
KR101198219B1 (ko) * 2006-06-23 2012-11-07 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
JP4733005B2 (ja) * 2006-04-20 2011-07-27 エルジー ディスプレイ カンパニー リミテッド 有機半導体物質を利用した液晶表示装置用アレイ基板及びその製造方法
KR101198218B1 (ko) * 2006-06-19 2012-11-07 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조 방법
KR101396940B1 (ko) * 2007-12-05 2014-05-20 엘지디스플레이 주식회사 전기영동표시소자에 적용한 유기박막트랜지스터 및 그제조방법
JP2009224542A (ja) * 2008-03-17 2009-10-01 Sony Corp 半導体装置および表示装置
KR100946560B1 (ko) * 2008-03-28 2010-03-11 하이디스 테크놀로지 주식회사 박막트랜지스터의 제조방법
KR101287968B1 (ko) * 2008-11-25 2013-07-19 엘지디스플레이 주식회사 전기영동 표시장치 및 그 제조 방법
KR101810047B1 (ko) * 2011-07-28 2017-12-19 삼성디스플레이 주식회사 유기발광표시장치 및 그 제조방법
US9450187B2 (en) * 2012-09-04 2016-09-20 Merck Patent Gmbh Process of surface modification of dielectric structures in organic electronic devices to increase surface energy
TWI662709B (zh) * 2014-04-07 2019-06-11 緯創資通股份有限公司 電子元件及其製作方法
CN104091886B (zh) * 2014-07-04 2016-11-23 京东方科技集团股份有限公司 一种有机薄膜晶体管、阵列基板及制备方法、显示装置
US9620501B1 (en) * 2014-09-16 2017-04-11 Eastman Kodak Company Enhancement-depletion mode circuit element with differential passivation
CN105679937A (zh) * 2016-01-08 2016-06-15 中国计量学院 一种双栅结构的光敏有机场效应晶体管及其制备方法
CN105954322B (zh) * 2016-05-20 2018-06-19 上海交通大学 一种基于有机薄膜晶体管的生物/化学传感器
CN106229298B (zh) * 2016-08-17 2018-12-11 武汉华星光电技术有限公司 一种阵列基板及其制作方法
CN107316874B (zh) * 2017-07-28 2020-03-10 武汉华星光电技术有限公司 阵列基板及其制作方法、显示装置
GB2567873A (en) * 2017-10-27 2019-05-01 Flexenable Ltd Air species barriers in liquid crystal display devices
CN108288651B (zh) * 2018-01-23 2020-05-22 华南理工大学 一种全磁控溅射制备全透明顶栅结构薄膜晶体管的方法
GB2575458A (en) * 2018-07-10 2020-01-15 Flexenable Ltd Optoelectronic devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100009497A1 (en) * 2008-07-11 2010-01-14 Weyerhaeuser Company Performance improvements of ofets through use of field oxide to control ink flow
TW201603253A (zh) * 2008-12-25 2016-01-16 Semiconductor Energy Lab 半導體裝置及其製造方法
TW201717368A (zh) * 2008-12-25 2017-05-16 Semiconductor Energy Lab 半導體裝置及其製造方法

Also Published As

Publication number Publication date
US11676888B2 (en) 2023-06-13
GB2584898B (en) 2024-05-08
GB2584898A (en) 2020-12-23
GB201908876D0 (en) 2019-08-07
GB2587854B (en) 2024-05-08
GB202009381D0 (en) 2020-08-05
US20200402898A1 (en) 2020-12-24
TW202113443A (zh) 2021-04-01
GB2587854A (en) 2021-04-14
CN112201663A (zh) 2021-01-08

Similar Documents

Publication Publication Date Title
US10192905B2 (en) Array substrates and the manufacturing methods thereof, and display devices
US8324033B2 (en) TFT array substrate and manufacturing method thereof
CN106057827B (zh) 一种阵列基板及其制备方法、显示装置
US9219085B2 (en) Thin film transistor display panel and manufacturing method thereof
CN105914134B (zh) 电子器件、薄膜晶体管、以及阵列基板及其制作方法
WO2013135062A1 (zh) 阵列基板及其制造方法
CN108400110B (zh) 薄膜晶体管阵列基板及其制备方法
TWI868164B (zh) 半導體裝置
US8077268B2 (en) Thin film transistor substrate and method of manufacturing the same
US9741861B2 (en) Display device and method for manufacturing the same
CN105990332B (zh) 薄膜晶体管基板及其显示面板
WO2013127197A1 (zh) Otft阵列基板、显示装置及其制作方法
JP2007034285A (ja) 薄膜トランジスタの製造方法
US9035364B2 (en) Active device and fabricating method thereof
TWI893034B (zh) 半導體裝置及形成半導體裝置的方法
US11215868B2 (en) Liquid crystal devices
CN101826532B (zh) Tft-lcd阵列基板及其制造方法
CN103137628A (zh) 一种用于显示装置的薄膜晶体管阵列基板及其制造方法
KR100787805B1 (ko) 화소 구조의 제조 방법
US20210217978A1 (en) Transistor array
CN117153847A (zh) 薄膜晶体管阵列基板及其制造方法
JPH0756894B2 (ja) 薄膜トランジスタの製造方法
KR20060053497A (ko) 박막 트랜지스터 기판의 제조방법
KR20170045404A (ko) 박막 트랜지스터 기판 및 그 제조방법