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TWI867695B - 多狀態的一次性可程式化記憶體電路 - Google Patents

多狀態的一次性可程式化記憶體電路 Download PDF

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TWI867695B
TWI867695B TW112131201A TW112131201A TWI867695B TW I867695 B TWI867695 B TW I867695B TW 112131201 A TW112131201 A TW 112131201A TW 112131201 A TW112131201 A TW 112131201A TW I867695 B TWI867695 B TW I867695B
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張振豐
羅宇呈
呂宗翰
張樹杰
梁淳皓
吳東育
吳孟霖
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振生半導體股份有限公司
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Abstract

本發明提供一種多狀態的一次性可程式化記憶體電路，其包含一記憶胞與一程式電壓驅動電路。該記憶胞包含一金氧半場效儲存電晶體、一第一金氧半場效存取電晶體與一第二金氧半場效存取電晶體電性相連，用以儲存兩位元資料。當該記憶胞處於一寫入狀態時，該程式電壓驅動電路輸出一寫入控制電位至該金氧半場效儲存電晶體的閘極，而當該記憶胞處於一讀取狀態時，該程式電壓驅動電路輸出一讀取控制電位至該金氧半場效儲存電晶體的閘極。

Description

多狀態的一次性可程式化記憶體電路
本發明係關於一種一次性可程式化記憶體，特別是指一種多狀態的一次性可程式化記憶體電路。
傳統的一次性可程式化(One-Time Programmable；OTP)記憶體儲存單元只能儲存一位元資料(1或0)，因此很容易被暴力攻擊破解。近來針對更高級別的硬件安全性不斷增長，且需求續增，促使OTP記憶體儲存單元被嵌入到系統單晶片(SoC)設計中，以實現更安全的數據存儲。非易失性、低功耗、低面積與不可破解的OTP記憶體儲存單元是滿足設計規範的目標。有鑑於此，本揭露提出了一種多狀態一次性可程式化(MSOTP)記憶體電路，以解決上述問題。
有鑒於此，本揭露提供一種多狀態的一次性可程式化記憶體電路，其包含：一第一位元線與一第二位元線、一第一字線與一第二字線、一記憶胞與一程式電壓驅動電路。該記憶胞包含一金氧半場效儲存電晶體，具有一閘極、一第一電極及一第二電極，其中該閘極與該第一電極間存在一第一非崩潰狀態或一第一崩潰狀態，且該閘極與該第二 電極間存在一第二非崩潰狀態或一第二崩潰狀態；一第一金氧半場效存取電晶體，具有一第一閘極、一第一電極及一第二電極，其中該第一閘極電性連接至該第一字線，該第一電極電性連接至該第一位元線，且該第二電極電性連接至該金氧半場效儲存電晶體的該第一電極；及一第二金氧半場效存取電晶體，具有一第二閘極、一第一電極及一第二電極，其中該第二閘極電性連接至該第二字線，該第一電極電性連接至該金氧半場效儲存電晶體的該第二電極，且該第二電極電性連接至該第二位元線。該程式電壓驅動電路電性連接至該金氧半場效儲存電晶體的該閘極，並配置以選擇性輸出一寫入控制電位與一讀取控制電位中之一者。當該記憶胞處於一第一寫入狀態時，該程式電壓驅動電路輸出該寫入控制電位至該金氧半場效儲存電晶體的該閘極。當該記憶胞處於一讀取狀態時，該程式電壓驅動電路輸出該讀取控制電位至該金氧半場效儲存電晶體的該閘極。
於本發明之一實施例中，該程式電壓驅動電路更包含一電荷泵電路與一功率切換開關。該電荷泵電路具有一電壓輸入端與一電壓輸出端，該電壓輸出端電性連接至該金氧半場效儲存電晶體的該閘極。該電荷泵電路配置以從該電壓輸入端接收一直流電壓，提升該直流電壓來產生該寫入控制電位，並經由該電壓輸出端將該寫入控制電位與該讀取控制電位之一者輸出到該金氧半場效儲存電晶體的該閘極。該功率切換開關，電性連接該電荷泵電路的該電壓輸出端，並配置以接收一切換信號，並根據該切換信號來控制該電荷泵電路輸出該寫入控制電位與該讀取控制電位之一者到該金氧半場效儲存電晶體的該閘極。
於本發明之一實施例中，該多狀態的一次性可程式化記憶體電路更包含一控制電路與一一位元線解碼兼預充電整合電路。該控制電路電性連接該第一字線與該第二字線，且配置以經由該第一字線輸出一第一閘極控制信號至該第一金氧半場效存取電晶體的該第一閘極，及經由該第二字線輸出一第二閘極控制信號至該第二金氧半場效存取電晶體的該第二閘極，其中該控制電路更配置以輸出一程式化控制信號與一預充電控制信號。該位元線解碼兼預充電整合電路電性連接該控制電路，且配置以從該控制電路接收該程式化控制信號及該預充電控制信號，其中該位元線解碼兼預充電整合電路更電性連接該第一位元線與該第二位元線。該位元線解碼兼預充電整合電路更配置以：當該記憶胞處於該第一寫入狀態時，根據該程式化控制信號與該預充電控制信號的一第一邏輯電位組合，來經由該第一位元線輸出一第一電極控制信號至該第一金氧半場效存取電晶體的該第一電極，並經由該第二位元線輸出一第二電極控制信號至該第二金氧半場效存取電晶體的該第二電極；當該記憶胞處於一預充電狀態時，根據該程式化控制信號與該預充電控制信號的一第二邏輯電位組合，來經由該第一位元線輸出一第一預充電電位，並經由該第二位元線輸出一第二預充電電位；及當該記憶胞處於該讀取狀態時，根據該程式化控制信號與該預充電控制信號的一第三邏輯電位組合，來使該第一位元線與該第二位元線分別處於一第一浮接狀態與一第二浮接狀態。
10:一次性可程式化記憶體電路
12:記憶體陣列電路
13:記憶胞
14:位元線解碼兼預充電整合電路
16:程式電壓驅動電路
18:讀取電路
19:時脈產生器
20:控制電路
30:金氧半場效儲存電晶體
32:閘極
34:第一電極
36:第二電極
37:第一等效電阻
38:第二等效電阻
40:第一金氧半場效存取電晶體
42:第一閘極
44:第一電極
46:第二電極
50:第二金氧半場效存取電晶體
52:第二閘極
54:第一電極
56:第二電極
141:位元線解碼電路
141a:第一輸入端
141b:第二輸入端
141c:第三輸入端
141d:第一輸出端
141e:第二輸出端
142:預充電電路
142a:第一輸入端
142b:第二輸入端
142c:第一輸出端
142d:第二輸出端
143:第一開關
144:第二開關
145:第一反閘
146:第二反閘
147:第三反閘
148:第四反閘
161:電荷泵電路
162:功率切換開關
162a:第一連接端
162b:第二連接端
162c:第三連接端
163:電位轉換器
181:感測電路
182:電壓比較器
A1:反及閘
A2:及閘
BL:位元線
BLL:第一位元線
BLR:第二位元線
CK1:第一時脈
CK2:第二時脈
CK3:第三時脈
CK4:第四時脈
DLL:第一資料輸出端
DLR:第二資料輸出端
MASK:遮蔽控制信號
MP1、MP2、MP3、MP4:PMOS電晶體
MP5、MP6、MP7、MP8:PMOS電晶體
MN1、MN2、MN3、MN4、MN5、MN6:NMOS電晶體
P1:參考電壓線
P2:接點
PRCH:預充電控制信號
PROG:程式化控制信號
PROG_EN:程式致能信號
PVL:程式化電壓控制線
SE_Active:感測啟動控制信號
SEL、SER:啟動輸出端
SW:開關元件
VBN:接觸點
VREF:參考電壓
Vsw:功率切換信號
WLL:第一字線
WLR:第二字線
圖1為根據本揭露的一實施例之一多狀態的一次性可程式化記憶體電路的一示意圖。
圖2為圖1所示之記憶胞的一局部放大示意圖。
圖3a為圖2所示之記憶胞被寫入兩個位元「10」後所表示的一等效電路圖。
圖3b為圖2所示之記憶胞被寫入兩個位元「11」後所表示的一等效電路圖。
圖4為根據本揭露的一實施例之一位元線解碼兼預充電整合電路的一示意圖。
圖5為根據本揭露的一實施例之讀取電路的一示意圖。
圖6為根據本揭露的一實施例之感測電路的一示意圖。
圖7為根據本揭露的一實施例的多狀態的一次性可程式化記憶體電路處於一第一種寫入方式時的信號時序圖。
圖8為根據本揭露的一實施例的多狀態的一次性可程式化記憶體電路處於一第二種寫入方式時的信號時序圖。
圖9為根據本揭露的一實施例的多狀態的一次性可程式化記憶體電路處於一第三種寫入方式時的信號時序圖。
圖10為根據本揭露的一實施例的多狀態的一次性可程式化記憶體電路處於一第一種讀取方式時的信號時序圖。
圖11為根據本揭露的一實施例的多狀態的一次性可程式化記憶體電路處於一第二種讀取方式時的信號時序圖。
圖12為根據本揭露的另一實施例的多狀態的一次性可程式化記憶體電路處於一第二種讀取方式時的信號時序圖。
於本揭露中，除非內文中對於冠詞有所特別限定，否則『一』與『該』可指單一個或多個。
另外，本揭露中所使用之『包括』、『具有』及類似詞彙均為開放性的用語，即意指包含其所記載的特徵、元件與/或組件，但不排除其所述或額外的其一個或多個其它特徵、元件、組件，與/或其中之群組。
再者，本揭露與申請專利範圍中所使用序數術語(諸如「第一」、「第二」、「第三」等等)來修飾一元件本身並非暗示一元件相對於另一元件之任何優先級、先後順序，或並非暗示執行一方法之步驟的時間順序，而是僅用作將具有一特定名稱之一主張元件與具有一相同名稱之另一元件區分之標記。
以下將以圖式及詳細敘述清楚說明本發明之精神，任何所屬技術領域中具有通常知識者在瞭解本揭露之實施例後，當可由本發明所教示之技術，加以改變及修飾，其並不脫離本發明之精神與範圍。
如圖1所示，一多狀態的一次性可程式化記憶體電路10包含一記憶體陣列電路12、一位元線解碼兼預充電整合電路14、一程式電壓驅動電路16、一讀取電路18、一時脈產生器19與一控制電路20。該記憶體陣列電路12電性連接該位元線解碼兼預充電整合電路14、該程式電壓驅動電路16、該讀取電路18與該控制電路20。該記憶體陣列電路12包含了nxm個記憶胞13、n條第一字線WLL[0]~WLL[n-1]、n條第二字線WLR[0]~WLR[n-1]、n條程式化電壓控制線PVL[0]~PVL[n-1]、m條第一位元線BLL[0]~BLL[m-1]與m條第二位元線BLR[0]~BLR [m-1]。該nxm個記憶胞13中之每一記憶胞13皆為相同，且各別電性連接於一條對應的第一字線WLL、一條對應的第二字線WLR、一條對應的程式化電壓控制線PVL、一條對應的第一位元線BLL與一條對應的第二位元線BLR，如圖2所示。
現請參考圖2，該記憶胞13包含一金氧半場效儲存電晶體30、一第一金氧半場效存取電晶體40與一第二金氧半場效存取電晶體50。該金氧半場效儲存電晶體30具有一閘極32、一第一電極34及一第二電極36。該閘極32電性連接至一程式化電壓控制線PVL，用以從該程式電壓驅動電路16接收一寫入控制電位或一讀取控制電位。該閘極32與該第一電極34間可存在一第一非崩潰狀態或一第一崩潰狀態，且該閘極32與該第二電極36間可存在一第二非崩潰狀態或一第二崩潰狀態。該第一金氧半場效存取電晶體40，具有一第一閘極42、一第一電極44及一第二電極46。該第一閘極42電性連接至一第一字線WLL，該第一電極44電性連接至一第一位元線BLL，且該第二電極46電性連接至該金氧半場效儲存電晶體30的該第一電極34。該第二金氧半場效存取電晶體50，具有一第二閘極52、一第一電極54及一第二電極56。該第二閘極52電性連接至一第二字線WLR，該第一電極54電性連接至該金氧半場效儲存電晶體30的該第二電極36，且該第二電極56電性連接至一第二位元線BLR。於本實施例中，該金氧半場效儲存電晶體30、該第一金氧半場效存取電晶體40與該第二金氧半場效存取電晶體50是由三個N型金氧半場效(NMOS)電晶體實現，但並不以此為限。較佳地，當該金氧半場效儲存電晶體30、該第一金氧半場效存取電晶體40與該第二金氧半場效存取電晶 體50由三個N型金氧半場效電晶體實現時，該第一電極34、該第一電極44與該第一電極54為源極，而該第二電極36、該第二電極46與該第二電極56為汲極。另外，於本實施例中，該金氧半場效儲存電晶體30、該第一金氧半場效存取電晶體40與該第二金氧半場效存取電晶體50形成於一P型半導體基體(未顯示)上，且該半導體基體上的一接觸點VBN可以接地，但並不以此為限。
在該多狀態的一次性可程式化記憶體電路10尚未被程式化寫入資料前，該金氧半場效儲存電晶體30的該閘極32與該第一電極34間存在一第一非崩潰狀態，且該金氧半場效儲存電晶體30的該閘極32與該第二電極36間存在一第二非崩潰狀態。於本實施例中，當該金氧半場效儲存電晶體30的該閘極32與該第一電極34間存在該第一非崩潰狀態時，其表示該金氧半場效儲存電晶體30的該閘極32與該第一電極34間儲存了一位元「0」。當該金氧半場效儲存電晶體30的該閘極32與該第二電極36間存在該第二非崩潰狀態時，其表示該金氧半場效儲存電晶體30的該閘極32與該第二電極36間儲存了另一位元「0」。因此，本實施例所揭露的每一記憶胞13可以儲存兩個位元。換言之，當該多狀態的一次性可程式化記憶體電路10尚未被程式化寫入資料前，該記憶體陣列電路12中的每一個記憶胞13中所儲存的位元皆為位元「0」。
另外，在該多狀態的一次性可程式化記憶體電路10被第一次程式化寫入資料後，例如，在該記憶胞13第一次被寫入兩位元「10」後，該金氧半場效儲存電晶體30的該閘極32與該第一電極34間形成並維持在一第一崩潰狀態，進而形成一第一等效電阻37(如圖3a所示)，且 該金氧半場效儲存電晶體30的該閘極32與該第二電極36間維持在該第二非崩潰狀態。同理，在該記憶胞13第一次被寫入的兩位元是「01」後，該金氧半場效儲存電晶體30的該閘極32與該第一電極34間維持在該第一非崩潰狀態，且該金氧半場效儲存電晶體30的該閘極32與該第二電極36間形成並維持在一第二崩潰狀態，進而形成一第二等效電阻(未顯示)。同理，在該記憶胞13第一次被寫入的兩位元是「11」後，該金氧半場效儲存電晶體30的該閘極32與該第一電極34間形成並維持在一第一崩潰狀態，進而形成一第一等效電阻37，且該金氧半場效儲存電晶體30的該閘極32與該第二電極36間形成並維持在一第二崩潰狀態，進而形成一第二等效電阻38(如圖3b所示)。同理，在該記憶胞13第一次被寫入的兩位元是「00」後，該金氧半場效儲存電晶體30的該閘極32與該第一電極34間維持在該第一非崩潰狀態，且該金氧半場效儲存電晶體30的該閘極32與該第二電極36間維持在該第二非崩潰狀態。
再者，在該記憶胞13第一次被寫入的兩位元是「00」後，該記憶胞13所寫入的兩個位元「00」可進一步被寫入為「01」、「10」或「11」。或者，在該記憶胞13第一次被寫入的兩位元是「01」或「10」後，該記憶胞13所寫入的兩個位元「01」或「10」僅可進一步被寫入為「11」。然而，在該記憶胞13第一次被寫入的兩位元是「11」後，該記憶胞13所寫入的兩個位元「11」並無法進一步被寫入為「01」、「10」或「00」。
由上可知，於本實施例中，該閘極32與該第一電極34間或該閘極32與該第二電極36間的一崩潰狀態之形成或存在可表示一位元 「1」被儲存，而該閘極32與該第一電極34間或該閘極32與該第二電極36間的一非崩潰狀態之存在或維持可表示一位元「0」被儲存。另外，由上也可知，在該閘極32與該第一電極34間或該閘極32與該第二電極36間的一崩潰狀態形成後，會形成一等效電阻，且該崩潰狀態無法復原為一非崩潰狀態。
本揭露提供了四種寫入方式用以將兩個位元寫入並儲存到該記憶胞13中，並提供兩種讀取方式用以從該記憶胞13中讀取出所儲存的兩個位元，其將會於下文中進行說明。
於本實施例中，該控制電路20電性連接該記憶體陣列電路12、該位元線解碼兼預充電整合電路14、該程式電壓驅動電路16、該時脈產生器164與該讀取電路18。該控制電路20包含：一致能輸出端電性連接該時脈產生器，且配置以輸出一程式致能信號PROG_EN；一功率切換控制輸出端電性連接該程式電壓驅動電路16，且配置以輸出一功率切換信號Vsw到該程式電壓驅動電路16；n個第一字線控制輸出端分別電性連接該n條第一字線WLL[0]~WLL[n-1]，且配置以分別輸出n個第一閘極控制信號；n個第二字線控制輸出端分別電性連接該n條第二字線WLR[0]~WLR[n-1]，且配置以分別輸出n個第二閘極控制信號；m個程式化控制輸出端電性連接該位元線解碼兼預充電整合電路14，且配置以輸出m個程式化控制信號PROG[0]~PROG[m-1]到該位元線解碼兼預充電整合電路14；一遮蔽控制輸出端電性連接該位元線解碼兼預充電整合電路14，且配置以輸出一遮蔽控制信號MASK到該位元線解碼兼預充電整合電路14；一預充電控制輸出端電性連接該位元線解碼兼預充電整 合電路14與該讀取電路18，且配置以輸出一預充電控制信號PRCH到該位元線解碼兼預充電整合電路14與該讀取電路18；一感測啟動輸出端電性連接該讀取電路18，且配置以輸出一感測啟動控制信號SE_Active到該讀取電路18；及一時脈輸出端電性連接該讀取電路18，且配置以輸出一時脈信號CLK到該讀取電路18。於此實施例中，每一第一閘極控制信號包含一第一閘極控制電位(例如：高電位或低電位)與一第二閘極控制電位(例如：低電位或高電位)，且該第一閘極控制電位與該第二閘極控制電位互為反相。另外，每一第二閘極控制信號包含一第三閘極控制電位(例如：高電位或低電位)與一第四閘極控制電位(例如：低電位或高電位)，且該第三閘極控制電位與該第四閘極控制電位互為反相。
如圖1所示，該位元線解碼兼預充電整合電路14電性連接該記憶體陣列電路12、該讀取電路18與該控制電路20，且包含m個位元線解碼電路(簡稱BL解碼電路)141與m個預充電電路142。每一BL解碼電路141具有一第一輸入端141a，用以從該控制電路20的一對應的程式化控制輸出端接收一對應的程式化控制信號PROG、一第二輸入端141b，用以從該控制電路20的預充電控制輸出端接收該預充電控制信號PRCH、及一第三輸入端141c，用以從該控制電路20的遮蔽控制輸出端接收該遮蔽控制信號MASK。於此實施例中，該程式化控制信號PROG可包含一第一程式化控制電位(例如：高電位或低電位)與一第二程式化控制電位(例如：低電位或高電位)，且該第一程式化控制電位與該第二程式化控制電位互為反相；該預充電控制信號PRCH可包含一第一預充電控制電位(例如：高電位或低電位)與一第二預充電控制電位(例如：低電 位或高電位)，且該第一預充電控制電位與該第二預充電控制電位互為反相；及該遮蔽控制信號MASK可包含一第一遮蔽控制電位(例如：高電位或低電位)與一第二遮蔽控制電位(例如：低電位或高電位)，且該第一遮蔽控制電位與該第二遮蔽控制電位互為反相。
此外，每一BL解碼電路141具有一第一輸出端141d電性連接至一對應的第一位元線BLL，且配置以輸出一第一電極控制信號到該對應的第一位元線BLL。該第一電極控制信號可包含一第一電極控制電位(例如：高電位或低電位)與一第二電極控制電位(例如：低電位或高電位)，且該第一電極控制電位與該第二電極控制電位互為反相。每一BL解碼電路141配置以根據該程式化控制信號PROG、該預充電控制信號PRCH與該遮蔽控制信號MASK的不同邏輯電位組合來選擇性地從該第一輸出端141d輸出該第一電極控制電位或該第二電極控制電位到該對應的第一位元線BLL。再者，每一BL解碼電路141更具有一第二輸出端141e電性連接至一對應的第二位元線BLR，且配置以輸出一第二電極控制信號到該對應的第二位元線BLR。該第二電極控制信號可包含一第三電極控制電位(例如：高電位或低電位)與一第四電極控制電位(例如：低電位或高電位)，且該第三電極控制電位與該第四電極控制電位互為反相。每一BL解碼電路141更配置以根據該程式化控制信號PROG、該預充電控制信號PRCH與該遮蔽控制信號MASK的不同電位組合來選擇性地從該第二輸出端141e輸出該第三電極控制電位或該第四電極控制電位到該對應的第二位元線BLR。
此外，如圖1所示，每一預充電電路142具有一第一輸入端 142a，用以從該控制電路20的預充電控制輸出端接收該預充電控制信號PRCH，及一第二輸入端142b，用以從該控制電路20的一對應的程式化控制輸出端接收一對應的程式化控制信號PROG。此外，每一預充電電路142具有一第一輸出端142c電性連接至一對應的第一位元線BLL，且配置以輸出一第一預充電電位到該對應的第一位元線BLL。每一預充電電路142配置以根據該預充電控制信號PRCH與該程式化控制信號PROG的不同邏輯電位組合來選擇性地從該第一輸出端142c輸出該第一預充電電位到該對應的第一位元線BLL或使該對應的第一位元線BLL處於一第一浮接狀態。再者，每一預充電電路142更具有一第二輸出端142d電性連接至一對應的第二位元線BLR，且配置以輸出一第二預充電電位到該對應的第二位元線BLR。每一預充電電路142更配置以根據該預充電控制信號PRCH與該程式化控制信號PROG的不同邏輯電位組合來選擇性地從該第二輸出端142d輸出該第二預充電電位到該對應的第二位元線BLR或使該對應的第二位元線BLR處於一第二浮接狀態。
於本實施例中，當該記憶胞13處於一第一寫入狀態時，該控制電路20經由該第一字線WLL輸出該第一閘極控制電位(例如：高電位)至該第一金氧半場效存取電晶體40的該第一閘極42，並經由該第二字線WLR輸出該第三閘極控制電位(例如：高電位)至該第二金氧半場效存取電晶體50的該第二閘極52。另外，當該記憶胞13處於該第一寫入狀態時，該位元線解碼兼預充電整合電路14會根據該程式化控制信號與該預充電控制信號的一第一邏輯電位組合，來經由該第一位元線BLL輸出該第一電極控制電位(例如：高電位)或該第二電極控制電位(例如：低電位) 至該第一金氧半場效存取電晶體40的該第一電極44，並經由該第二位元線BLR輸出該第三電極控制電位(例如：高電位)或該第四電極控制電位(例如：低電位)至該第二金氧半場效存取電晶體50的該第二電極56，使得該金氧半場效儲存電晶體30中的該閘極32與該第一電極34間存在該第一非崩潰狀態或形成該第一崩潰狀態，並使得該金氧半場效儲存電晶體30中的該閘極32與該第二電極36間存在該第二非崩潰狀態或形成該第二崩潰狀態。
於本實施例中，當該記憶胞13處於一預充電狀態時，該位元線解碼兼預充電整合電路14會根據該程式化控制信號與該預充電控制信號的一第二邏輯電位組合，來經由該第一位元線BLL輸出一第一預充電電位(例如：高電位)至該第一金氧半場效存取電晶體40的該第一電極44，並經由該第二位元線BLR輸出一第二預充電電位(例如：高電位)至該第二金氧半場效存取電晶體50的該第二電極56。於本實施例中，該第一預充電電位與該第二預充電電位相等。
另外，在該位元線解碼兼預充電整合電路14輸出該第一預充電電位與該第二預充電電位後，及/或當該記憶胞13處於一讀取狀態時，該位元線解碼兼預充電整合電路14會根據該程式化控制信號與該預充電控制信號的一第三邏輯電位組合，來使該第一位元線BLL與該第二位元BLR線分別處於一第一浮接狀態與一第二浮接狀態。於一實施例中，當該金氧半場效儲存電晶體30中的閘極32與該第一電極34間存在該第一非崩潰狀態時，該第一預充電電位被維持在處於該第一浮接狀態的該第一位元線BLL上。於一實施例中，當該金氧半場效儲存電晶體30中的閘極32與 該第一電極34間存在該第一崩潰狀態時，該第一預充電電位在處於該第一浮接狀態的該第一位元線上會經由一接地路徑被放電至一第一放電電位(例如：低電位或接地電位)。於一實施例中，當該金氧半場效儲存電晶體30中的閘極32與該第二電極36間存在該第二非崩潰狀態時，該第二預充電電位被維持在處於該第二浮接狀態的該第二位元線BLR上。於一實施例中，當該金氧半場效儲存電晶體30中的閘極32與該第二電極36間存在該第二崩潰狀態時，該第二預充電電位在處於該第二浮接狀態的該第二位元線上會經由一接地路徑被放電至一第二放電電位(例如：低電位或接地電位)。
於本實施例中，當該記憶胞13處於一第二寫入狀態時，該位元線解碼兼預充電整合電路14會根據該程式化控制信號與該預充電控制信號的一第四邏輯電位組合及該第一遮蔽控制電位，來經由該第一位元線BLL輸出該第二電極控制電位(例如：低電位)至該第一金氧半場效存取電晶體40的該第一電極44，並經由該第二位元線BLR輸出該第四電極控制電位(例如：低電位)至該第二金氧半場效存取電晶體50的該第二電極56。另外，當該記憶胞13處於該第二寫入狀態時，該控制電路20會經由該第一字線WLL輸出該第一閘極控制電位(例如：高電位)或該第二閘極控制電位(例如：低電位)至該第一金氧半場效存取電晶體40的該第一閘極42，並經由該第二字線WLR輸出該第三閘極控制電位(例如：高電位)或該第四閘極控制電位(例如：低電位)至該第二金氧半場效存取電晶體50的該第二閘極52，使得該金氧半場效儲存電晶體30中的該閘極32與該第一電極34間形成該第一崩潰狀態或存在該第一非崩潰 狀態，並使得該金氧半場效儲存電晶體30中的該閘極32與該第二電極36間形成該第二崩潰狀態或存在該第二非崩潰狀態。
於本實施例中，當該記憶胞13處於一第三寫入狀態時，該控制電路20經由該第一字線WLL輸出該第一閘極控制電位(例如：高電位)至該第一金氧半場效存取電晶體40的該第一閘極42，並經由該第二字線WLR輸出該第三閘極控制電位(例如：高電位)至該第二金氧半場效存取電晶體50的該第二閘極52。另外，當該記憶胞13處於該第三寫入狀態時，該位元線解碼兼預充電整合電路14會根據該程式化控制信號與該預充電控制信號的一第四邏輯電位組合及該第一遮蔽控制電位，來經由該第一位元線BLL輸出該第二電極控制電位(例如：低電位)至該第一金氧半場效存取電晶體40的該第一電極44，並經由該第二位元線BLR輸出該第四電極控制電位(例如：低電位)至該第二金氧半場效存取電晶體50的該第二電極56，使得該金氧半場效儲存電晶體30中的該閘極32與該第一電極間34與該金氧半場效儲存電晶體30中的該閘極32與該第二電極36間同時形成該第一崩潰狀態與該第二崩潰狀態。於此實施例中，該第二電極控制電位(例如：低電位)與該第四電極控制電位(例如：低電位)大體上相等。
於本實施例中，當該記憶胞處於一第四寫入狀態時，該控制電路20經由該第一字線WLL輸出該第一閘極控制電位(例如：高電位)至該第一金氧半場效存取電晶體40的該第一閘極42，並經由該第二字線WLR輸出該第三閘極控制電位(例如：高電位)至該第二金氧半場效存取電晶體50的該第二閘極52。另外，當該記憶胞13處於該第四寫入狀態 時，該位元線解碼兼預充電整合電路14會根據該程式化控制信號與該預充電控制信號的一第四邏輯電位組合及該第二遮蔽控制電位，來經由該第一位元線BLL輸出該第一電極控制電位(例如：高電位)至該第一金氧半場效存取電晶體40的該第一電極44，並經由該第二位元線BLR輸出該第三電極控制電位(例如：高電位)至該第二金氧半場效存取電晶體50的該第二電極56，使得該金氧半場效儲存電晶體30中的該閘極32與該第一電極34間與該金氧半場效儲存電晶體30中的該閘極32與該第二電極36間同時存在該第一非崩潰狀態與該第二非崩潰狀態。於本實施例中，該第一電極控制電位(例如：高電位)與該第三電極控制電位(例如：高電位)大體上相等。
如圖1所示，每一行的記憶胞13(例如：電性連接該第一位元線BLL[0]與該第二位元線BLR[0]的所有記憶胞13)經由一對應的第一位元線BLL(例如：該第一位元線BLL[0])與一對應的第二位元線BLR(例如：該第二位元線BLR[0])電性連接到一對應的BL解碼電路141與一對應的預充電電路142。於此實施例中，該m個BL解碼電路141中的每一者的電路結構皆相同，且該m個預充電電路142中的每一者的電路結構皆相同，因此該位元線解碼兼預充電整合電路14的一實施例將以電性連接到該第一位元線BLL[0]與該第二位元線BLR[0]的一對應的BL解碼電路141與一對應的預充電電路142為例來進行說明。應了解到，該位元線解碼兼預充電整合電路14可由圖4所示的電路來實現，但並不以此為限。於圖4中，該對應的BL解碼電路141與該對應的預充電電路142整合於同一電路中，以形成該位元線解碼兼預充電整合電路 14。圖4所示的位元線解碼兼預充電整合電路14包含一第一開關143、一第二開關144、一第一反閘145、一第二反閘146、一第三反閘147、一第四反閘148、八個P型金氧半場效(PMOS)電晶體MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8與六個N型金氧半場效(NMOS)電晶體MN1、MN2、MN3、MN4、MN5、MN6。該等PMOS電晶體、該等NMOS與該等反閘間的電性連接方式已清楚顯示於如圖4中，因此在此不加以贅述。
如圖4所示，該第一開關143的一輸出端電性連接於該第一位元線BLL，並可根據該程式化控制信號PROG、該預充電控制信號PRCH與該遮蔽控制信號MASK的不同邏輯電位組合來將該第一位元線BLL上的電位拉到一第一電位(例如：高電位或低電位)或一第二電位(例如：低電位或高電位)，以供該記憶胞13處於一寫入狀態或一讀取狀態時使用。該第二開關144的一輸出端電性連接於該第二位元線BLR，並可根據該程式化控制信號PROG、該預充電控制信號PRCH與該遮蔽控制信號MASK的不同邏輯電位組合來將該第二位元線BLR上的電位拉到一第一電位(例如：高電位或低電位)或一第二電位(例如：低電位或高電位)，以供該記憶胞13處於一寫入狀態或一讀取狀態時使用。於此實施例中，該第一開關143與該第二開關144可由各種不同的邏輯電路來實現而達到上述功能與目的，因此其設計細節在此不加以贅述。再者，該位元線解碼兼預充電整合電路14可從該控制電路20接收該程式化控制信號PROG、該預充電控制信號PRCH與該遮蔽控制信號MASK，並根據該程式化控制信號PROG、該預充電控制信號PRCH與該 遮蔽控制信號MASK的不同邏輯電位組合，來控制輸出到該第一位元線BLL與該第二位元線BLR上的電位或使該第一位元線BLL與該第二位元線BLR處於浮接狀態，以下將近一步進行說明。
現請參考圖1，該時脈產生器19電性於該控制電路20與該程式電壓驅動電路16之間，且配置以從該控制電路20接收該程式致能信號PROG_EN，並根據該程式致能信號PROG_EN而被啟動。當該時脈產生器19被啟動後，該時脈產生器19會輸出一第一時脈CK1與一第二時脈CK2(例如：具有0V到0.8V的時脈)到該程式電壓驅動電路16，進而啟動該程式電壓驅動電路16。於此實施例中，該第一時脈CK1與該第二時脈CK2的電位互為反相。
該程式電壓驅動電路16包含一電荷泵電路(簡稱CP電路)161、一功率切換開關162與一電位轉換器(圖1中簡稱LVL)163。該電位轉換器163電性連接於該時脈產生器19與該CP電路161之間，且配置以從該時脈產生器19接收該第一時脈CK1與該第二時脈CK2，將該第一時脈CK1與該第二時脈CK2轉換成一第三時脈CK3與一第四時脈CK4(例如：具有2.5V到4.8V的時脈)，並將該第三時脈CK3與該第四時脈CK4輸出到該CP電路161。該CP電路161電性連接於該電位轉換器163、該功率切換開關162與該位元線解碼兼預充電整合電路14。該CP電路161具有一電壓輸入端，用以接收一直流電壓VD、及一電壓輸出端其經由一對應的程式化電壓控制線PVL電性連接至一對應的記憶胞13中的該金氧半場效儲存電晶體30的閘極32。該CP電路161配置以從該電壓輸入端接收該直流電壓VD，並根據該第三時脈CK3與該第四時脈 CK4來提升該直流電壓VD以產生該寫入控制電位，並經由該電壓輸出端將該寫入控制電位輸出到該金氧半場效儲存電晶體30的閘極32。該功率切換開關162具有一第一連接端162a、一第二連接端162b與一第三連接端162c。該功率切換開關162配置以經由該第一連接端162a從該控制電路20接收該功率切換信號Vsw，並根據該功率切換信號Vsw來控制該CP電路161輸出該寫入控制電位與該讀取控制電位之一者到該金氧半場效儲存電晶體30的閘極32。另外，該功率切換開關162經由該第二連接端162b電性連接該CP電路161的電壓輸出端與該對應的程式化電壓控制線PVL，且該功率切換開關162經由該第三連接端162c接地。
於一實施例中，該程式電壓驅動電路16可以由n個程式電壓驅動電路16實現，且分別電性連接至n條程式化電壓控制線PLV[0]~[n-1]，以輸出一寫入控制電位或一讀取控制電位至每一行記憶胞13。
於本實施例中，該功率切換信號Vsw包含一第一切換電位與一第二切換電位。當該記憶胞13處於一寫入狀態時，該功率切換開關162會根據該第一切換電位控制該CP電路161輸出該寫入控制電位至該金氧半場效儲存電晶體30的閘極32。另一方面，當該記憶胞13處於一讀取狀態時，該功率切換開關162會根據該第二切換電位將該寫入控制電位改變為該讀取控制電位，以控制該CP電路161輸出該讀取控制電位至該金氧半場效儲存電晶體30的閘極32。
本揭露提供了四種寫入方式，將分別說明如后。
第一種寫入方式：位元線控制依序寫入兩位元資料
於該第一種寫入方式中，將被寫入該記憶胞13的兩個位元是透過圖2所示的該第一位元線BLL與該第二位元線BLR所控制來決定是否進行寫入。利用該第一種寫入方式，該記憶胞13所儲存的兩位元「00」可以進一步被寫入為「10」、「01」，該記憶胞13所儲存的兩位元「10」可以進一步被寫入為「11」，或該記憶胞13所儲存的兩位元「01」可以進一步被寫入為「11」。
於本實施中，將以該記憶胞13所儲存的兩位元「00」進一步被寫入為「10」，接著再由兩位元「10」被寫入為「11」為例，來說明本揭露的第一種寫入方式。
圖7根據本揭露的一實施例的多狀態的一次性可程式化記憶體電路處於一第一種寫入方式時的信號時序圖。現請同時參考圖1、圖2與圖7，當該記憶胞13處於一第一寫入狀態時，本實施例中的第一種寫入方式將被採用，並說明如下。
時間t1~t2：該控制電路20產生該程式致能信號PROG_EN來啟動該程式電壓驅動電路16。於時間t1~t5時，該位元線解碼兼預充電整合電路14會根據該程式化控制信號PROG(例如：高電位)與該預充電控制信號PRCH(例如：低電位)的該第一邏輯電位組合與該第一遮蔽控制電位(例如：低電位)，來經由該第一位元線BLL輸出該第二電極控制電位(例如：低電位)至該第一金氧半場效存取電晶體40的該第一電極44，並經由該第二位元線BLR輸出該第三電極控制電位(例如：高電位)至該第二金氧半場效存取電晶體50的該第二電極56。
時間t2~t3：該控制電路20經由該第一字線WLL輸出該第 一閘極控制電位(例如：高電位)至該第一金氧半場效存取電晶體40的該第一閘極42，並經由該第二字線WLR輸出該第三閘極控制電位(例如：高電位)至該第二金氧半場效存取電晶體50的該第二閘極52。
時間t3~t4：該程式電壓驅動電路16經由一對應的程式化電壓控制線PVL輸出該寫入控制電位(例如：高電位)至該金氧半場效儲存電晶體30的該閘極32。
時間t4~t5：該控制電路20將其所輸出的功率切換信號Vsw由該第二切換電位(例如：低電位)切換為該第一切換電位(例如：高電位)，以使該程式電壓驅動電路16停止輸出該寫入控制電位(例如：高電位)至該金氧半場效儲存電晶體30的該閘極32，以完成寫入兩位元「10」，亦即該金氧半場效儲存電晶體30中的該閘極32與該第一電極34間形成一第一崩潰狀態，且該金氧半場效儲存電晶體30中的該閘極32與該第二電極36間存在一第二非崩潰狀態。
時間t5~t6：該控制電路20將其所輸出的遮蔽控制信號MASK由該第一遮蔽控制電位(例如：低電位)切換為該第二遮蔽控制電位(例如：高電位)，使得該位元線解碼兼預充電整合電路14根據該第一邏輯電位組合及該第二遮蔽控制電位(例如：高電位)，來經由該第一位元線BLL輸出該第一電極控制電位(例如：高電位)至該第一金氧半場效存取電晶體40的該第一電極44，並經由該第二位元線BLR輸出該第四電極控制電位(例如：低電位)至該第二金氧半場效存取電晶體50的該第二電極56。
時間t6~t7：該控制電路20產生該程式致能信號 PROG_EN信號來啟動該程式電壓驅動電路16，且該控制電路20將其所輸出的功率切換信號Vsw由該第一切換電位(例如：高電位)切換為該第二切換電位(例如：低電位)。
時間t7~t8：該控制電路20經由該第一字線WLL輸出該第一閘極控制電位(例如：高電位)至該第一金氧半場效存取電晶體40的該第一閘極42，並經由該第二字線WLR輸出該第三閘極控制電位(例如：高電位)至該第二金氧半場效存取電晶體50的該第二閘極52。
時間t8~t9：該程式電壓驅動電路16經由該對應的程式化電壓控制線PVL輸出該寫入控制電位(例如：高電位)至該金氧半場效儲存電晶體30的該閘極32。
時間t9~t10：該控制電路20將其所輸出的功率切換信號Vsw由該第二切換電位(例如：低電位)切換為該第一切換電位(例如：高電位)，以使該程式電壓驅動電路16停止輸出該寫入控制電位(例如：高電位)至該金氧半場效儲存電晶體30的該閘極32，以完成寫入兩位元「11」，亦即該金氧半場效儲存電晶體30中的該閘極32與該第一電極34間維持該第一崩潰狀態，且該金氧半場效儲存電晶體30中的該閘極32與該第二電極36間的該第二非崩潰狀態轉變為一第二崩潰狀態。
當該記憶胞13所儲存的兩位元「00」藉由本實施例的第一種寫入方式進一步被寫入為「01」，接著再由兩位元「01」被寫入為「11」時，其寫入方式與圖7所示的寫入方式大體上相同，因此不在此贅述，在此僅針對唯一不同處進行說明如下：該遮蔽信號MASK會在時間t1~5期間會呈現該第二遮蔽控制電位(例如：高電位)來致使該位元線解碼兼 預充電整合電路14經由該第一位元線BLL輸出該第一電極控制電位(例如：高電位)至該第一金氧半場效存取電晶體40的該第一電極44，並經由該第二位元線BLR輸出該第四電極控制電位(例如：低電位)至該第二金氧半場效存取電晶體50的該第二電極56，且該遮蔽信號MASK會在時間t5時由該第二遮蔽控制電位(例如：高電位)切換為該第一遮蔽控制電位(例如：低電位)，使得該位元線解碼兼預充電整合電路14根據該第一邏輯電位組合及該第一遮蔽控制電位(例如：低電位)，來經由該第一位元線BLL輸出該第二電極控制電位(例如：低電位)至該第一金氧半場效存取電晶體40的該第一電極44，並經由該第二位元線BLR輸出該第三電極控制電位(例如：高電位)至該第二金氧半場效存取電晶體50的該第二電極56。
第二種寫入方式：字元線控制依序寫入兩位元資料
於該第二種寫入方式中，將被寫入該記憶胞13的兩個位元是透過圖2所示的該第一字元線WLL與該第二字元線WLR所控制來決定是否進行寫入。利用該第二種寫入方式，該記憶胞13所儲存的兩位元「00」可以進一步被寫入為「10」、「01」，該記憶胞13所儲存的兩位元「10」可以進一步被寫入為「11」，或該記憶胞13所儲存的兩位元「01」可以進一步被寫入為「11」。
於本實施中，將以該記憶胞13所儲存的兩位元「00」進一步被寫入為「10」，接著再由兩位元「10」被寫入為「11」為例，來說明本揭露的該第二種寫入方式。
圖8為根據本揭露的一實施例的多狀態的一次性可程式化 記憶體電路10處於一第二種寫入方式時的信號時序圖。現請同時參考圖1、圖2與圖8，當該記憶胞13處於一第二寫入狀態時，本實施例中的第二種寫入方式將被採用，並說明如下。
時間t1~t2：該控制電路20產生該程式致能信號PROG_EN來啟動該程式電壓驅動電路16。於時間t1~t5時，該位元線解碼兼預充電整合電路14會根據該程式化控制信號PROG(例如：高電位)與該預充電控制信號PRCH(例如：高電位)的該第四邏輯電位組合與該第一遮蔽控制電位(例如：低電位)，來經由該第一位元線BLL輸出該第二電極控制電位(例如：低電位)至該第一金氧半場效存取電晶體40的該第一電極44，並經由該第二位元線BLR輸出該第四電極控制電位(例如：低電位)至該第二金氧半場效存取電晶體50的該第二電極56。
時間t2~t3：該控制電路20經由該第一字線WLL輸出該第一閘極控制電位(例如：高電位)至該第一金氧半場效存取電晶體40的該第一閘極42，並經由該第二字線WLR輸出該第四閘極控制電位(例如：低電位)至該第二金氧半場效存取電晶體50的該第二閘極52。
時間t3~t4：該程式電壓驅動電路16經由一對應的程式化電壓控制線PVL輸出該寫入控制電位(例如：高電位)至該金氧半場效儲存電晶體30的該閘極32。
時間t4~t5：該控制電路20將其所輸出的功率切換信號Vsw由該第二切換電位(例如：低電位)切換為該第一切換電位(例如：高電位)，以使該程式電壓驅動電路16停止輸出該寫入控制電位(例如：高電位)至該金氧半場效儲存電晶體30的該閘極32，以完成寫入兩位元 「10」，亦即該金氧半場效儲存電晶體30中的該閘極32與該第一電極34間形成一第一崩潰狀態，且該金氧半場效儲存電晶體30中的該閘極32與該第二電極36間存在一第二非崩潰狀態。於時間t4時，該控制電路20經由該第一字線WLL輸出該第二閘極控制電位(例如：低電位)至該第一金氧半場效存取電晶體40的該第一閘極42。
時間t5~t6：該控制電路20產生該程式致能信號PROG_EN信號來啟動該程式電壓驅動電路16，且該控制電路20將其所輸出的功率切換信號Vsw由該第一切換電位(例如：高電位)切換為該第二切換電位(例如：低電位)。
時間t6~t7：該控制電路20經由該第一字線WLL持續輸出該第二閘極控制電位(例如：低電位)至該第一金氧半場效存取電晶體40的該第一閘極42，並經由該第二字線WLR輸出該第三閘極控制電位(例如：高電位)至該第二金氧半場效存取電晶體50的該第二閘極52。
時間t7~t8：該程式電壓驅動電路16經由該對應的程式化電壓控制線PVL輸出該寫入控制電位(例如：高電位)至該金氧半場效儲存電晶體30的該閘極32。
時間t8~t9：該控制電路20將其所輸出的功率切換信號Vsw由該第二切換電位(例如：低電位)切換為該第一切換電位(例如：高電位)，以使該程式電壓驅動電路16停止輸出該寫入控制電位(例如：高電位)至該金氧半場效儲存電晶體30的該閘極32，以完成寫入兩位元「11」，亦即該金氧半場效儲存電晶體30中的該閘極32與該第一電極34間維持該第一崩潰狀態，且該金氧半場效儲存電晶體30中的該閘極32與 該第二電極36間的該第二非崩潰狀態轉變為一第二崩潰狀態。
當該記憶胞13所儲存的兩位元「00」藉由本實施例的第二種寫入方式進一步被寫入為「01」，接著再由兩位元「01」被寫入為「11」時，其寫入方式與圖8所示的寫入方式大體上相同，因此不在此贅述，在此僅針對唯一不同處進行說明如下：該控制電路20會在時間t2~t4期間經由該第一字線WLL輸出該第二閘極控制電位(例如：低電位)至該第一金氧半場效存取電晶體40的該第一閘極42，並經由該第二字線WLR輸出該第三閘極控制電位(例如：高電位)至該第二金氧半場效存取電晶體50的該第二閘極52，且該控制電路20會在時間t4時經由該第二字線WLR輸出該第四閘極控制電位(例如：低電位)至該第二金氧半場效存取電晶體50的該第二閘極52，並在時間t6~t7期間經由該第一字線WLL輸出該第一閘極控制電位(例如：高電位)至該第一金氧半場效存取電晶體40的該第一閘極42，及經由該第二字線WLR持續輸出該第四閘極控制電位(例如：低電位)至該第二金氧半場效存取電晶體50的該第二閘極52。
第三種寫入方式：同時寫入兩位元資料「11」
於該第三種寫入方式中，兩個位元「11」可同時被寫入該記憶胞13中。利用該第三種寫入方式，該記憶胞13所儲存的兩位元「00」可以進一步同時被寫入為「11」。
於本實施中，將以該記憶胞13所儲存的兩位元「00」進一步同時被寫入為「11」，來說明本揭露的該第三種寫入方式。
圖9為根據本揭露的一實施例的多狀態的一次性可程式化記憶體電路10處於一第三種寫入方式時的信號時序圖。現請同時參考圖 1、圖2與圖9，當該記憶胞13處於一第三寫入狀態時，本實施例中的第三種寫入方式將被採用，並說明如下。
時間t1~t2：該控制電路20產生該程式致能信號PROG_EN來啟動該程式電壓驅動電路16，且該位元線解碼兼預充電整合電路14會根據該程式化控制信號PROG(例如：高電位)與該預充電控制信號PRCH(例如：高電位)的該第四邏輯電位組合與該第一遮蔽控制電位(例如：低電位)，來經由該第一位元線BLL輸出該第二電極控制電位(例如：低電位)至該第一金氧半場效存取電晶體40的該第一電極44，並經由該第二位元線BLR輸出該第四電極控制電位(例如：低電位)至該第二金氧半場效存取電晶體50的該第二電極56。
時間t2~t3：該控制電路20經由該第一字線WLL輸出該第一閘極控制電位(例如：高電位)至該第一金氧半場效存取電晶體40的該第一閘極42，並經由該第二字線WLR輸出該第三閘極控制電位(例如：高電位)至該第二金氧半場效存取電晶體50的該第二閘極52。
時間t3~t4：該程式電壓驅動電路16經由一對應的程式化電壓控制線PVL輸出該寫入控制電位(例如：高電位)至該金氧半場效儲存電晶體30的該閘極32。
時間t4~t5：該控制電路20將其所輸出的功率切換信號Vsw由該第二切換電位(例如：低電位)切換為該第一切換電位(例如：高電位)，以使該程式電壓驅動電路16停止輸出該寫入控制電位(例如：高電位)至該金氧半場效儲存電晶體30的該閘極32，以完成寫入兩位元「11」，亦即該金氧半場效儲存電晶體30中的該閘極32與該第一電極34 間形成一第一崩潰狀態，且該金氧半場效儲存電晶體30中的該閘極32與該第二電極36間形成一第二崩潰狀態。
第四種寫入方式：同時寫入兩位元資料「00」
於該第四種寫入方式中，兩個位元「00」可同時被寫入該記憶胞13中。利用該第四種寫入方式，該記憶胞13所儲存的兩位元「00」可以進一步同時被寫入為「00」。
於本實施中，當該記憶胞13處於一第四寫入狀態時，本實施例中的第四種寫入方式將被採用。此外，將兩位元「00」同時寫入該記憶胞13的寫入方式與圖9所示的第三寫入方式大體上相同，因此不在此贅述，在此僅針對唯一不同處進行說明如下：該位元線解碼兼預充電整合電路14會於時間t1~t2期間根據該程式化控制信號PROG(例如：高電位)與該預充電控制信號PRCH(例如：高電位)的該第四邏輯電位組合與該第二遮蔽控制電位(例如：高電位)，來經由該第一位元線BLL輸出該第一電極控制電位(例如：高電位)至該第一金氧半場效存取電晶體40的該第一電極44，並經由該第二位元線BLR輸出該第三電極控制電位(例如：高電位)至該第二金氧半場效存取電晶體50的該第二電極56，藉以達到將兩個位元「00」同時寫入該記憶胞13中之目的。
如圖5所示，該讀取電路18包含複數個參考電壓VREF、複數個開關元件SW、複數條參考電壓線P1、複數個電壓比較器182與一感測電路181。每一參考電壓線P1會經由一個對應的開關元件SW選擇性地電性連接到該參考電壓VREF或電性分離於該參考電壓VREF。每一開關具有一接點P2。當該開關元件SW處於一導通狀態時，該接點P2會與該參 考電壓線P1電性連接。當該開關元件SW處於一斷開狀態時，該接點P2會與該參考電壓線P1電性分離。當該記憶胞13處於該預充電狀態時，該開關元件SW會從該斷開狀態切換至該導通狀態，使得該參考電壓VREF在該參考電壓線P1上提供一參考電位。在該參考電壓VREF於該參考電壓線P1上提供該參考電位後，該開關元件SW會從該導通狀態切換至該斷開狀態，使得該參考電壓線P1電性分離於該參考電壓VREF，進而使該參考電壓線P1上的該參考電位被放電至一第三放電電位。
此外，每一電壓比較器182具有兩輸入端與一輸出端。該複數個電壓比較器182中的每兩個相鄰電壓比較器182(例如：一第一電壓比較器與一第二電壓比較器)會分別經由一對應的第一位元線BLL(例如：第一位元線BLL[0])與一對應的第二位元線BLR(例如：第二位元線BLR[0])電性連接至一對應的記憶胞13。例如：以圖5中最左邊的兩個相鄰電壓比較器182為例，該最左邊的兩個相鄰電壓比較器182可分別稱為一第一電壓比較器182(位於左側)與一第二電壓比較器182(位於右側)。該第一電壓比較器182具有兩輸入端與一輸出端，該兩輸入端分別電性連接至該第一位元線BLL[0]與一對應的參考電壓線P1。當該記憶胞13處於一讀取狀態時，該第一電壓比較器182經由該兩輸入端中之一者從處於該第一浮接狀態的該第一位元線BLL[0]接收一第一預充電電位或一第一放電電位，並經由該兩輸入端中之另一者從該對應的參考電壓線P1上接收一第三放電電位。該第二電壓比較器182具有兩輸入端與一輸出端，該兩輸入端分別電性連接至該第二位元線BLR[0]與該對應的參考電壓線P1。當該記憶胞13處於該讀取狀態時，該第二電壓比較器182經由該 兩輸入端中之一者從處於該第二浮接狀態的該第二位元線BLR[0]接收一第二預充電電位或一第二放電電位，並經由該兩輸入端中之另一者從該對應的參考電壓線P1上接收該第三放電電位。於一實施例中，該第一放電電位(例如：低電位)與該第三放電電位(例如：高電位)互為反相，且該第二放電電位(例如：低電位)與該第三放電電位(例如：高電位)互為反相。於一實施例中，該第一預充電電位(例如：高電位)與該第三放電電位(例如：高電位)為同相，且該第二預充電電位(例如：高電位)與該第三放電電位(例如：高電位)為同相。
於本實施例中，該感測電路181電性連接至該複數條參考電壓線P1、該m條第一位元線BLL[0]~BLL[m-1]與該m條第二位元線BLR[0]~BLR[m-1]。當該記憶胞13處於該讀取狀態時，該感測電路181從處於該第一浮接狀態的該第一位元線BLL(例如：第一位元線BLL[0])接收該第一預充電電位或該第一放電電位，從處於該第二浮接狀態的該第二位元線BLR(例如：第二位元線BLR[0])接收該第二預充電電位或該第二放電電位，並從該參考電壓線P1上接收該第三放電電位。當該感測電路181從處於該第一浮接狀態的該第一位元線BLL(例如：第一位元線BLL[0])接收該第一放電電位時，該感測電路181會根據該第一放電電位與該第三放電電位而經由一啟動輸出端SEL(例如：SEL[0])輸出一第一啟動電位至該第一電壓比較器182。當該感測電路181從處於該第一浮接狀態的該第一位元線BLL(例如：第一位元線BLL[0])接收該第一預充電電位時，該感測電路181會根據該第一預充電電位與該第三放電電位而經由該啟動輸出端SEL(例如：SEL[0])輸出一第一非啟動電位至該第一 電壓比較器182。當該感測電路181從處於該第二浮接狀態的該第二位元線BLR(例如：第二位元線BLR[0])接收該第二放電電位時，該感測電路根據該第二放電電位與該第三放電電位而經由一啟動輸出端SER(例如：SER[0])輸出一第二啟動電位至該第二電壓比較器182。當該感測電路181從處於該第二浮接狀態的該第二位元線BLR(例如：第二位元線BLR[0])接收該第二預充電電位時，該感測電路181會根據該第二預充電電位與該第三放電電位而經由該啟動輸出端SER(例如：SER[0])輸出一第二非啟動電位至該第二電壓比較器182。
於一實施例中，當該第一電壓比較器182接收該第一啟動電位時，該第一電壓比較器182被啟動來比較該第一放電電位與該第三放電電位，並根據一第一比較結果輸出一第一資料位元(例如：1)。當該第一電壓比較器182接收該第一非啟動電位時，該第一電壓比較器182不被啟動，並直接輸出一第二資料位元(例如：0)。於本實施例中，該第一資料位元與該第二資料位元互為反相。當該第二電壓比較器182接收該第二啟動電位時，該第二電壓比較器182被啟動來比較該第二放電電位與該第三放電電位，並根據一第二比較結果輸出一第三資料位元(例如：1)。當該第二電壓比較器182接收該第二非啟動電位時，該第二電壓比較器182不被啟動，並直接輸出一第四資料位元(例如：0)。於本實施例中，該第三資料位元與該第四資料位元互為反相。
現請參考圖1與圖5，當該記憶胞進入該讀取狀態時，該控制電路20輸出該感測啟動控制信號SE_Active與該時脈信號CLK到該讀取電路18，以啟動該讀取電路18來讀取每一個記憶胞13中所儲存的兩個 位元。於一實施例中，該控制電路20更可輸出該預充電控制信號PRCH到該讀取電路18，並根據該預充電控制信號PRCH的電位來決定是否輸出該第一啟動電位或該第二啟動電位。
於一實施例中，該感測電路181可包含複數個邏輯組合電路，用以產生該第一啟動電位、該第二啟動電位、該第一非啟動電位或該第二非啟動電位，且每一邏輯組合電路可包含一反及閘A1與一及閘A2，如圖6所示。於本實施例中，每一邏輯組合電路具有一輸出端SE，電性連接至一對應的電壓比較器，用以輸出一啟動電位或一非啟動電位至該對應的電壓比較器。於上述實施例中，該第一電壓比較器182與該第二電壓比較器182可分別電性連接於兩個如圖6所示的邏輯組合電路。例如：一第一邏輯組合電路的輸出端SE即為圖5所示的啟動輸出端SEL[0]，且一第二邏輯組合電路的輸出端SE即為圖5所示的啟動輸出端SER[0]。該第一邏輯組合電路(參考圖6)包含一第一反及閘A1與一第一及閘A2。該第一反及閘A1配置以經由一第一輸入端BL接收該第一放電電位(例如：低電位)或該第一預充電電位(例如：高電位)，且經由一第二輸入端VREF接收該第三放電電位(例如：高電位)，並根據該第一放電電位與該第三放電電位或該第一預充電電位與該第三放電電位輸出一第一邏輯電位(例如：高電位)或一第二邏輯電位(例如：低電位)。該第一及閘A2配置以從該第一反及閘A1接收該第一邏輯電位(例如：高電位)或該第二邏輯電位(例如：低電位)，並從該控制電路20接收該預充電控制信號PRCH的一電位與該感測啟動控制信號SE_Active的一電位，且該第一及閘A2更配置以根據該預充電控制信號的電位、該感測啟動控制信號SE_Active的電 位與該第一邏輯電位，或根據該預充電控制信號的該電位、該感測啟動控制信號SE_Active的電位與該第二邏輯電位，來產生該第一啟動電位或該第一非啟動電位，並經由輸出端SE(例如：輸出端SEL[0])輸出該第一啟動電位或該第一非啟動電位到該第一電壓比較器182。同理，該第二邏輯組合電路(參考圖6)包含一第二反及閘A1與一第二及閘A2。該第二反及閘A1配置以經由一第一輸入端BL接收該第二放電電位(例如：低電位)或該第二預充電電位(例如：高電位)，且經由一第二輸入端VREF接收該第三放電電位(例如：高電位)，並根據該第二放電電位與該第三放電電位或該第二預充電電位與該第三放電電位輸出一第三邏輯電位(例如：高電位)或一第四邏輯電位(例如：低電位)。該第二及閘A2配置以從該第二反及閘A1接收該第三邏輯電位(例如：高電位)或該第四邏輯電位(例如：低電位)，並從該控制電路20接收該預充電控制信號PRCH的一電位與該感測啟動控制信號SE_Active的一電位，且該第二及閘A2更配置以根據該預充電控制信號的電位、該感測啟動控制信號SE_Active的電位與該第三邏輯電位，或根據該預充電控制信號的電位、該感測啟動控制信號SE_Active的電位與該第四邏輯電位，來產生該第二啟動電位或該第二非啟動電位，並經由輸出端SE(例如：輸出端SER[0])輸出該第二啟動電位或該第二非啟動電位到該第二電壓比較器182。
本揭露提供了兩種讀取方式，將分別說明如后。
第一種讀取方式：依序讀取兩位元資料
於該第一種讀取方式中，該記憶胞13所儲存的兩個位元「00」、「01」、「10」或「11」可以依序由該讀取電路18讀取出。
於本實施中，將以該記憶胞13所儲存的兩位元「10」依序由該讀取電路18讀取出為例，來說明本揭露的該第一種讀取方式。
圖10為根據本揭露的一實施例的多狀態的一次性可程式化記憶體電路10處於一第一種讀取方式時的信號時序圖。現請同時參考圖1、圖5與圖10，當該記憶胞13處於一第一讀取狀態時，本實施例中的第一種讀取方式將被採用，並說明如下。
時間t1~t2：該控制電路20輸出該程式化控制信號PROG(例如：低電位)與該預充電控制信號PRCH(例如：低電位)至該位元線解碼兼預充電整合電路14，使得該位元線解碼兼預充電整合電路14根據該程式化控制信號PROG(例如：低電位)與該預充電控制信號PRCH(例如：低電位)的一第二邏輯電位組合，來經由該第一位元線BLL輸出一第一預充電電位(例如：高電位)。當該位元線解碼兼預充電整合電路14輸出該第一預充電電位(例如：高電位)後，該控制電路20將該預充電控制信號PRCH(例如：低電位)切換到另一電位(例如：高電位)，使得該第一位元線BLL處於一第一浮接狀態。另外，該金氧半場效儲存電晶體30的該閘極32從該程式電壓驅動電路16接收該讀取控制電位(例如：低電位)。
時間t2~t3：第一緩衝時間。
時間t3~t4：該控制電路20輸出該感測啟動控制信號SE_Active到該讀取電路18(例如：高電位)，並輸出該第一閘極控制電位(例如：高電位)，使得該第一字線WLL接收該第一閘極控制電位(例如：高電位)。此時，該第一位元線處於該第一浮接狀態達一第一預定 放電時間，且該感測電路18開始偵測該第一位元線BLL上的該第一預充電電位(例如：高電位)是否放電到該第一放電電位(例如：低電位)。
時間t4~t5：該感測電路18偵測該第一位元線BLL上的該第一預充電電位(例如：高電位)放電到該第一放電電位(例如：低電位)，並且經由該啟動輸出端SEL(例如：SEL[0])輸出一第一啟動電位(例如：高電位)至該第一電壓比較器182。此時，該第一電壓比較器182從處於該第一浮接狀態的該第一位元線BLL接收該第一放電電位，及從該參考電壓線P1上接收該第三放電電位，並比較該第一放電電位與該第三放電電位，最後根據一第一比較結果經由一第一資料輸出端DLL(例如：DLL[0])輸出一第一資料位元(例如：1)。
時間t5~t6：第二緩衝時間。
時間t6~t7：該第一資料位元(例如：1)被讀取出。
時間t7~t8：該控制電路20輸出該程式化控制信號PROG(例如：低電位)與該預充電控制信號PRCH(例如：低電位)至該位元線解碼兼預充電整合電路14，使得該位元線解碼兼預充電整合電路14根據該程式化控制信號PROG(例如：低電位)與該預充電控制信號PRCH(例如：低電位)的一第二邏輯電位組合，來經由該第二位元線BLR輸出一第二預充電電位(例如：高電位)。當該位元線解碼兼預充電整合電路14輸出該第二預充電電位(例如：高電位)後，該控制電路20將該預充電控制信號PRCH(例如：低電位)切換到另一電位(例如：高電位)，使得該第二位元線BLR處於一第二浮接狀態。
時間t8~t9：第三緩衝時間。
時間t9~t10：該控制電路20輸出該感測啟動控制信號SE_Active到該讀取電路18(例如：高電位)，並輸出該第三閘極控制電位(例如：高電位)，使得該第二字線WLR接收該第三閘極控制電位(例如：高電位)。此時，該第二位元線處於該第二浮接狀態達一第二預定放電時間，且該感測電路18開始偵測該第二位元線BLR上的該第二預充電電位(例如：高電位)是否放電到該第二放電電位(例如：低電位)。
時間t10~t11：該感測電路18偵測該第二位元線BLR上的該第二預充電電位(例如：高電位)未放電到該第二放電電位(例如：低電位)，因此經由該啟動輸出端SER(例如：SER[0])輸出一第一非啟動電位(例如：低電位)至該第二電壓比較器182。此時，該第二電壓比較器182未被啟動，並經由一第二資料輸出端DLR(例如：DLR[0])輸出一第二資料位元(例如：0)。
時間t11~t12：第四緩衝時間。
時間t12~t13：該第二資料位元(例如：0)被讀取出。
第二種讀取方式：同時讀取兩位元資料
於該第二種讀取方式中，該記憶胞13所儲存的兩個位元「00」、「01」、「10」或「11」可以同時由該讀取電路18讀取出。
於本實施中，將以該記憶胞13所儲存的兩位元「10」同時由該讀取電路18讀取出為例，來說明本揭露的該第二種讀取方式。
圖11為根據本揭露的一實施例的多狀態的一次性可程式化記憶體電路10處於一第二種讀取方式時的信號時序圖。現請同時參考圖1、圖5與圖11，當該記憶胞13處於一第二讀取狀態時，本實施例中的第 二種讀取方式將被採用，並說明如下。
時間t1~t2：該控制電路20輸出該程式化控制信號PROG(例如：低電位)與該預充電控制信號PRCH(例如：低電位)至該位元線解碼兼預充電整合電路14，使得該位元線解碼兼預充電整合電路14根據該程式化控制信號PROG(例如：低電位)與該預充電控制信號PRCH(例如：低電位)的一第二邏輯電位組合，來經由該第一位元線BLL輸出一第一預充電電位(例如：高電位)，以及經由該第二位元線BLR輸出一第二預充電電位(例如：高電位)。當該位元線解碼兼預充電整合電路14輸出該第一預充電電位(例如：高電位)與該第二預充電電位(例如：高電位)後，該控制電路20將該預充電控制信號PRCH(例如：低電位)切換到另一電位(例如：高電位)，使得該第一位元線BLL與該第二位元線BLR分別處於一第一浮接狀態與一第二浮接狀態。另外，該金氧半場效儲存電晶體30的該閘極32從該程式電壓驅動電路16接收該讀取控制電位(例如：低電位)。
時間t2~t3：第一緩衝時間。
時間t3~t4：該控制電路20輸出該感測啟動控制信號SE_Active到該讀取電路18(例如：高電位)，並分別輸出該第一閘極控制電位(例如：高電位)與該第三閘極控制電位(例如：高電位)，使得該第一字線WLL與該第二字線WLR分別同時接收該第一閘極控制電位(例如：高電位)與該第三閘極控制電位(例如：高電位)。此時，該第一位元線處於該第一浮接狀態達一第一預定放電時間，且該第二位元線處於該第二浮接狀態達一第二預定放電時間。該感測電路18開始偵測該 第一位元線BLL上的該第一預充電電位(例如：高電位)是否放電到該第一放電電位(例如：低電位)，並偵測該第二位元線BLR上的該第二預充電電位(例如：高電位)是否放電到該第二放電電位(例如：低電位)。
時間t4~t5：該感測電路18偵測該第一位元線BLL上的該第一預充電電位(例如：高電位)放電到該第一放電電位(例如：低電位)，並且經由該啟動輸出端SEL(例如：SEL[0])輸出一第一啟動電位(例如：高電位)至該第一電壓比較器182。另外，該感測電路18偵測該第二位元線BLR上的該第二預充電電位(例如：高電位)未放電到該第二放電電位(例如：低電位)，因此經由該啟動輸出端SER(例如：SER[0])輸出一第一非啟動電位(例如：低電位)至該第二電壓比較器182。此時，該第一電壓比較器182從處於該第一浮接狀態的該第一位元線BLL接收該第一放電電位，及從該參考電壓線P1上接收該第三放電電位，並比較該第一放電電位與該第三放電電位，最後根據一第一比較結果經由一第一資料輸出端DLL(例如：DLL[0])輸出一第一資料位元(例如：1)。另外，該第二電壓比較器182未被啟動，並經由一第二資料輸出端DLR(例如：DLR[0])輸出一第二資料位元(例如：0)。
時間t5~t6：第二緩衝時間。
時間t6~t7：該第一資料位元(例如：1)與該第二資料位元(例如：0)被讀取出。
同理，該記憶胞13所儲存的兩個位元「00」、「01」或「11」亦可以藉由該第二種讀取方式讀取出，在此不加以贅述。例如：該記憶胞13所儲存的兩個位元「11」亦可以藉由該第二種讀取方式讀取出，如 圖12所示。
雖然本發明已以前述較佳實施例揭示，然其並非用以限定本發明，因此，本發明所保護之範圍以所附之申請專利範圍為準。
13:記憶胞
30:金氧半場效儲存電晶體
32:閘極
34:第一電極
36:第二電極
37:第一等效電阻
38:第二等效電阻
40:第一金氧半場效存取電晶體
42:第一閘極
44:第一電極
46:第二電極
50:第二金氧半場效存取電晶體
52:第二閘極
54:第一電極
56:第二電極
BLL:第一位元線
BLR:第二位元線
WLL:第一字線
WLR:第二字線
VBN:接觸點

Claims (22)

  1. 一種多狀態的一次性可程式化記憶體電路，包含：一第一位元線與一第二位元線；一第一字線與一第二字線，其中該第一字線與該第二字線為不同字線；一記憶胞，包含：一金氧半場效儲存電晶體，具有一閘極、一第一電極及一第二電極，其中該閘極與該第一電極間存在一第一非崩潰狀態或一第一崩潰狀態，且該閘極與該第二電極間存在一第二非崩潰狀態或一第二崩潰狀態；一第一金氧半場效存取電晶體，具有一第一閘極、一第一電極及一第二電極，其中該第一閘極電性連接至該第一字線，該第一電極電性連接至該第一位元線，且該第二電極電性連接至該金氧半場效儲存電晶體的該第一電極；一第二金氧半場效存取電晶體，具有一第二閘極、一第一電極及一第二電極，其中該第二閘極電性連接至該第二字線，該第一電極電性連接至該金氧半場效儲存電晶體的該第二電極，且該第二電極電性連接至該第二位元線；及一程式電壓驅動電路，電性連接至該金氧半場效儲存電晶體的該閘極，並配置以選擇性輸出一寫入控制電位與一讀取控制電位中之一者，其中： 當該記憶胞處於一第一寫入狀態時，該程式電壓驅動電路輸出該寫入控制電位至該金氧半場效儲存電晶體的該閘極；以及當該記憶胞處於一讀取狀態時，該程式電壓驅動電路輸出該讀取控制電位至該金氧半場效儲存電晶體的該閘極。
  2. 如請求項1所述之多狀態的一次性可程式化記憶體電路，其中該程式電壓驅動電路更包含：一電荷泵電路，具有一電壓輸入端與一電壓輸出端，該電壓輸出端電性連接至該金氧半場效儲存電晶體的該閘極，其中該電荷泵電路配置以從該電壓輸入端接收一直流電壓，提升該直流電壓來產生該寫入控制電位，並經由該電壓輸出端將該寫入控制電位與該讀取控制電位之一者輸出到該金氧半場效儲存電晶體的該閘極；及一功率切換開關，電性連接該電荷泵電路的該電壓輸出端，並配置以接收一切換信號，並根據該切換信號來控制該電荷泵電路輸出該寫入控制電位與該讀取控制電位之一者到該金氧半場效儲存電晶體的該閘極。
  3. 如請求項2所述之多狀態的一次性可程式化記憶體電路，其中：該切換信號包含一第一切換電位與一第二切換電位；當該記憶胞處於該第一寫入狀態時，該功率切換開關根據該第一切換電位控制該電荷泵電路輸出該寫入控制電位至該金氧半場效儲存電晶體的該閘極，及 當該記憶胞處於該讀取狀態時，該功率切換開關根據該第二切換電位將該寫入控制電位改變為該讀取控制電位，以控制該電荷泵電路輸出該讀取控制電位至該金氧半場效儲存電晶體的該閘極。
  4. 如請求項1所述之多狀態的一次性可程式化記憶體電路，更包含：一控制電路，電性連接該第一字線與該第二字線，且配置以經由該第一字線輸出一第一閘極控制信號至該第一金氧半場效存取電晶體的該第一閘極，及經由該第二字線輸出一第二閘極控制信號至該第二金氧半場效存取電晶體的該第二閘極，其中該控制電路更配置以輸出一程式化控制信號與一預充電控制信號；及一位元線解碼兼預充電整合電路，電性連接該控制電路，且配置以從該控制電路接收該程式化控制信號及該預充電控制信號，其中該位元線解碼兼預充電整合電路更電性連接該第一位元線與該第二位元線，且更配置以：當該記憶胞處於該第一寫入狀態時，根據該程式化控制信號與該預充電控制信號的一第一邏輯電位組合，來經由該第一位元線輸出一第一電極控制信號至該第一金氧半場效存取電晶體的該第一電極，並經由該第二位元線輸出一第二電極控制信號至該第二金氧半場效存取電晶體的該第二電極；當該記憶胞處於一預充電狀態時，根據該程式化控制信號與該預充電控制信號的一第二邏輯電位組合，來經由該第一位元線輸出一第一預充電電位，並經由該第二位元線輸出一第二預充電電位；及 當該記憶胞處於該讀取狀態時，根據該程式化控制信號與該預充電控制信號的一第三邏輯電位組合，來使該第一位元線與該第二位元線分別處於一第一浮接狀態與一第二浮接狀態。
  5. 如請求項4所述之多狀態的一次性可程式化記憶體電路，其中：該第一閘極控制信號包含一第一閘極控制電位與一第二閘極控制電位，其中該第一閘極控制電位與該第二閘極控制電位互為反相；該第二閘極控制信號包含一第三閘極控制電位與一第四閘極控制電位，其中該第三閘極控制電位與該第四閘極控制電位互為反相；該第一電極控制信號包含一第一電極控制電位與一第二電極控制電位，其中該第一電極控制電位與該第二電極控制電位互為反相；該第二電極控制信號包含一第三電極控制電位與一第四電極控制電位，其中該第三電極控制電位與該第四電極控制電位互為反相；及該控制電路更配置以輸出一遮蔽控制信號，且該位元線解碼兼預充電整合電路更配置以從該控制電路接收該遮蔽控制信號，其中該遮蔽控制信號包含一第一遮蔽控制電位與一第二遮蔽控制電位，且該第一遮蔽控制電位與該第二遮蔽控制電位互為反相。
  6. 如請求項5所述之多狀態的一次性可程式化記憶體電路，其中：當該記憶胞處於該第一寫入狀態時，該控制電路經由該第一字線輸出該第一閘極控制電位至該第一金氧半場效存取電晶體的該第一閘 極，並經由該第二字線輸出該第三閘極控制電位至該第二金氧半場效存取電晶體的該第二閘極；當該記憶胞處於該第一寫入狀態時，該位元線解碼兼預充電整合電路根據該第一邏輯電位組合及該第一遮蔽控制電位，來經由該第一位元線輸出該第二電極控制電位至該第一金氧半場效存取電晶體的該第一電極，並經由該第二位元線輸出該第三電極控制電位至該第二金氧半場效存取電晶體的該第二電極，使得該金氧半場效儲存電晶體中的該閘極與該第一電極間形成該第一崩潰狀態，並使得該金氧半場效儲存電晶體中的該閘極與該第二電極間存在該第二非崩潰狀態；及該第一閘極控制電位與該第三閘極控制電位大體上相等，且該第二電極控制電位與該第三電極控制電位互為反相。
  7. 如請求項6所述之多狀態的一次性可程式化記憶體電路，其中：在該金氧半場效儲存電晶體中的該閘極與該第一電極間形成該第一崩潰狀態後，該位元線解碼兼預充電整合電路根據該第一邏輯電位組合及該第二遮蔽控制電位，來經由該第一位元線輸出該第一電極控制電位至該第一金氧半場效存取電晶體的該第一電極，並經由該第二位元線輸出該第四電極控制電位至該第二金氧半場效存取電晶體的該第二電極，使得該金氧半場效儲存電晶體中的該閘極與該第二電極間的該第二非崩潰狀態轉變為該第二崩潰狀態；及該第一電極控制電位與該第四電極控制電位互為反相。
  8. 如請求項5所述之多狀態的一次性可程式化記憶體電路，其中：當該記憶胞處於該第一寫入狀態時，該控制電路經由該第一字線輸出該第一閘極控制電位至該第一金氧半場效存取電晶體的該第一閘極，並經由該第二字線輸出該第三閘極控制電位至該第二金氧半場效存取電晶體的該第二閘極；當該記憶胞處於該第一寫入狀態時，該位元線解碼兼預充電整合電路根據該第一邏輯電位組合及該第二遮蔽控制電位，來經由該第一位元線輸出該第一電極控制電位至該第一金氧半場效存取電晶體的該第一電極，並經由該第二位元線輸出該第四電極控制電位至該第二金氧半場效存取電晶體的該第二電極，使得該金氧半場效儲存電晶體中的該閘極與該第一電極間存在該第一非崩潰狀態，並使得該金氧半場效儲存電晶體中的該閘極與該第二電極間形成該第二崩潰狀態；及該第一閘極控制電位與該第三閘極控制電位大體上相等，且該第一電極控制電位與該第四電極控制電位互為反相。
  9. 如請求項8所述之多狀態的一次性可程式化記憶體電路，其中：在該金氧半場效儲存電晶體中的該閘極與該第二電極間形成該第二崩潰狀態後，該位元線解碼兼預充電整合電路根據該第一邏輯電位組合及該第一遮蔽控制電位，來經由該第一位元線輸出該第二電極控制電位至該第一金氧半場效存取電晶體的該第一電極，並經由該第二位元線輸出該第三電極控制電位至該第二金氧半場效存取電晶體的該第二電極，使得該 金氧半場效儲存電晶體中的該閘極與該第一電極間的該第一非崩潰狀態轉變為該第一崩潰狀態；及該第二電極控制電位與該第三電極控制電位互為反相。
  10. 如請求項5所述之多狀態的一次性可程式化記憶體電路，其中：當該記憶胞處於一第二寫入狀態時，該位元線解碼兼預充電整合電路根據該程式化控制信號與該預充電控制信號的一第四邏輯電位組合及該第一遮蔽控制電位，來經由該第一位元線輸出該第二電極控制電位至該第一金氧半場效存取電晶體的該第一電極，並經由該第二位元線輸出該第四電極控制電位至該第二金氧半場效存取電晶體的該第二電極；當該記憶胞處於該第二寫入狀態時，該控制電路經由該第一字線輸出該第一閘極控制電位至該第一金氧半場效存取電晶體的該第一閘極，並經由該第二字線輸出該第四閘極控制電位至該第二金氧半場效存取電晶體的該第二閘極，使得該金氧半場效儲存電晶體中的該閘極與該第一電極間形成該第一崩潰狀態，並使得該金氧半場效儲存電晶體中的該閘極與該第二電極間存在該第二非崩潰狀態；及該第二電極控制電位與該第四電極控制電位大體上相等，且該第一閘極控制電位與該第四閘極控制電位互為反相。
  11. 如請求項10所述之多狀態的一次性可程式化記憶體電路，其中：在該金氧半場效儲存電晶體中的該閘極與該第一電極間形成該第一崩潰狀態後，該控制電路經由該第一字線輸出該第二閘極控制電位至該 第一金氧半場效存取電晶體的該第一閘極，並經由該第二字線輸出該第三閘極控制電位至該第二金氧半場效存取電晶體的該第二閘極，使得該金氧半場效儲存電晶體中的該閘極與該第二電極間的該第二非崩潰狀態轉變為該第二崩潰狀態；及該第二閘極控制電位與該第三閘極控制電位互為反相。
  12. 如請求項5所述之多狀態的一次性可程式化記憶體電路，其中：當該記憶胞處於一第二寫入狀態時，該位元線解碼兼預充電整合電路根據該程式化控制信號與該預充電控制信號的一第四邏輯電位組合及該第一遮蔽控制電位，來經由該第一位元線輸出該第二電極控制電位至該第一金氧半場效存取電晶體的該第一電極，並經由該第二位元線輸出該第四電極控制電位至該第二金氧半場效存取電晶體的該第二電極；當該記憶胞處於該第二寫入狀態時，該控制電路經由該第一字線輸出該第二閘極控制電位至該第一金氧半場效存取電晶體的該第一閘極，並經由該第二字線輸出該第三閘極控制電位至該第二金氧半場效存取電晶體的該第二閘極，使得該金氧半場效儲存電晶體中的該閘極與該第一電極間存在該第一非崩潰狀態，並使得該金氧半場效儲存電晶體中的該閘極與該第二電極間形成該第二崩潰狀態；及該第二電極控制電位與該第四電極控制電位大體上相等，且該第二閘極控制電位與該第三閘極控制電位互為反相。
  13. 如請求項12所述之多狀態的一次性可程式化記憶體電路，其中： 在該金氧半場效儲存電晶體中的該閘極與該第二電極間形成該第二崩潰狀態後，該控制電路經由該第一字線輸出該第一閘極控制電位至該第一金氧半場效存取電晶體的該第一閘極，並經由該第二字線輸出該第四閘極控制電位至該第二金氧半場效存取電晶體的該第二閘極，使得該金氧半場效儲存電晶體中的該閘極與該第一電極間的該第一非崩潰狀態轉變為該第一崩潰狀態；及該第一閘極控制電位與該第四閘極控制電位互為反相。
  14. 如請求項5所述之多狀態的一次性可程式化記憶體電路，其中：當該記憶胞處於一第三寫入狀態時，該控制電路經由該第一字線輸出該第一閘極控制電位至該第一金氧半場效存取電晶體的該第一閘極，並經由該第二字線輸出該第三閘極控制電位至該第二金氧半場效存取電晶體的該第二閘極；當該記憶胞處於該第三寫入狀態時，該位元線解碼兼預充電整合電路根據該程式化控制信號與該預充電控制信號的一第四邏輯電位組合及該第一遮蔽控制電位，來經由該第一位元線輸出該第二電極控制電位至該第一金氧半場效存取電晶體的該第一電極，並經由該第二位元線輸出該第四電極控制電位至該第二金氧半場效存取電晶體的該第二電極，使得該金氧半場效儲存電晶體中的該閘極與該第一電極間與該金氧半場效儲存電晶體中的該閘極與該第二電極間同時形成該第一崩潰狀態與該第二崩潰狀態；及該第二電極控制電位與該第四電極控制電位大體上相等。
  15. 如請求項5所述之多狀態的一次性可程式化記憶體電路，其中：當該記憶胞處於一第四寫入狀態時，該控制電路經由該第一字線輸出該第一閘極控制電位至該第一金氧半場效存取電晶體的該第一閘極，並經由該第二字線輸出該第三閘極控制電位至該第二金氧半場效存取電晶體的該第二閘極；當該記憶胞處於該第四寫入狀態時，該位元線解碼兼預充電整合電路根據該程式化控制信號與該預充電控制信號的一第四邏輯電位組合及該第二遮蔽控制電位，來經由該第一位元線輸出該第一電極控制電位至該第一金氧半場效存取電晶體的該第一電極，並經由該第二位元線輸出該第三電極控制電位至該第二金氧半場效存取電晶體的該第二電極，使得該金氧半場效儲存電晶體中的該閘極與該第一電極間與該金氧半場效儲存電晶體中的該閘極與該第二電極間同時存在該第一非崩潰狀態與該第二非崩潰狀態；及該第一電極控制電位與該第三電極控制電位大體上相等。
  16. 如請求項5所述之多狀態的一次性可程式化記憶體電路，其中：當該記憶胞處於該預充電狀態時，該位元線解碼兼預充電整合電路根據該第二邏輯電位組合，來經由該第一位元線輸出該第一預充電電位至該第一金氧半場效存取電晶體的該第一電極，並經由該第二位元線輸出該第二預充電電位至該第二金氧半場效存取電晶體的該第二電極，其中該第一預充電電位與該第二預充電電位相等；及 在該位元線解碼兼預充電整合電路輸出該第一預充電電位與該第二預充電電位後，該位元線解碼兼預充電整合電路根據該第三邏輯電位組合來使該第一位元線與該第二位元線分別處於該第一浮接狀態與該第二浮接狀態。
  17. 如請求項16所述之多狀態的一次性可程式化記憶體電路，其中：當該金氧半場效儲存電晶體中的閘極與該第一電極間存在該第一非崩潰狀態時，該第一預充電電位被維持在處於該第一浮接狀態的該第一位元線上；當該金氧半場效儲存電晶體中的閘極與該第一電極間存在該第一崩潰狀態時，該第一預充電電位在處於該第一浮接狀態的該第一位元線上被放電至一第一放電電位；當該金氧半場效儲存電晶體中的閘極與該第二電極間存在該第二非崩潰狀態時，該第二預充電電位被維持在處於該第二浮接狀態的該第二位元線上；或當該金氧半場效儲存電晶體中的閘極與該第二電極間存在該第二崩潰狀態時，該第二預充電電位在處於該第二浮接狀態的該第二位元線上被放電至一第二放電電位。
  18. 如請求項17所述之多狀態的一次性可程式化記憶體電路，更包含一讀取電路，其電性連接該控制電路，且該讀取電路包含：一參考電壓；一開關元件； 一參考電壓線，經由該開關元件選擇性地電性連接到該參考電壓或電性分離於該參考電壓，其中：當該記憶胞處於該預充電狀態時，該開關元件從一斷開狀態切換至一導通狀態，使得該參考電壓於該參考電壓線上提供一參考電位，及在該參考電壓於該參考電壓線上提供該參考電位後，該開關元件從該導通狀態切換至該斷開狀態，使得該參考電壓線電性分離於該參考電壓，進而使該參考電壓線上的該參考電位被放電至一第三放電電位；一第一電壓比較器，具有兩輸入端與一輸出端，該兩輸入端分別電性連接至該第一位元線與該參考電壓線，其中該第一電壓比較器經由該兩輸入端中之一者從處於該第一浮接狀態的該第一位元線接收該第一預充電電位或該第一放電電位，並經由該兩輸入端中之另一者從該參考電壓線上接收該第三放電電位；一第二電壓比較器，具有兩輸入端與一輸出端，該兩輸入端分別電性連接至該第二位元線與該參考電壓線，其中該第二電壓比較器經由該兩輸入端中之一者從處於該第二浮接狀態的該第二位元線接收該第二預充電電位或該第二放電電位，並經由該兩輸入端中之另一者從該參考電壓線上接收該第三放電電位；及一感測電路，電性連接至該參考電壓線、該第一位元線與該第二位元線，其中：當該記憶胞處於該讀取狀態時，該感測電路從處於該第一浮接狀態的該第一位元線接收該第一預充電電位或該第一放電電位，從處於該第 二浮接狀態的該第二位元線接收該第二預充電電位或該第二放電電位，並從該參考電壓線上接收該第三放電電位；當該感測電路從處於該第一浮接狀態的該第一位元線接收該第一放電電位時，該感測電路根據該第一放電電位與該第三放電電位而輸出一第一啟動電位至該第一電壓比較器，其中該第一放電電位與該第三放電電位互為反相；當該感測電路從處於該第一浮接狀態的該第一位元線接收該第一預充電電位時，該感測電路根據該第一預充電電位與該第三放電電位而輸出一第一非啟動電位至該第一電壓比較器，其中該第一預充電電位與該第三放電電位為同相；當該感測電路從處於該第二浮接狀態的該第二位元線接收該第二放電電位時，該感測電路根據該第二放電電位與該第三放電電位而輸出一第二啟動電位至該第二電壓比較器，其中該第二放電電位與該第三放電電位互為反相；及當該感測電路從處於該第二浮接狀態的該第二位元線接收該第二預充電電位時，該感測電路根據該第二預充電電位與該第三放電電位而輸出一第二非啟動電位至該第二電壓比較器，其中該第二預充電電位與該第三放電電位為同相。
  19. 如請求項18所述之多狀態的一次性可程式化記憶體電路，其中： 當該第一電壓比較器接收該第一啟動電位時，該第一電壓比較器被啟動來比較該第一放電電位與該第三放電電位，並根據一第一比較結果輸出一第一資料位元；當該第一電壓比較器接收該第一非啟動電位時，該第一電壓比較器不被啟動，並輸出一第二資料位元，其中該第一資料位元與該第二資料位元互為反相；當該第二電壓比較器接收該第二啟動電位時，該第二電壓比較器被啟動來比較該第二放電電位與該第三放電電位，並根據一第二比較結果輸出一第三資料位元；及當該第二電壓比較器接收該第二非啟動電位時，該第二電壓比較器不被啟動，並輸出一第四資料位元，其中該第三資料位元與該第四資料位元互為反相。
  20. 如請求項19所述之多狀態的一次性可程式化記憶體電路，其中：該感測電路包含一第一反及閘與一第一及閘、一第二反及閘與一第二及閘；該第一反及閘配置以接收該第一放電電位與該第三放電電位或該第一預充電電位與該第三放電電位，並根據該第一放電電位與該第三放電電位或該第一預充電電位與該第三放電電位輸出一第一邏輯電位或一第二邏輯電位；該第一及閘配置以從該第一反及閘接收該第一邏輯電位或該第二邏輯電位，並從該控制電路接收該預充電控制信號的一電位，且該第一及 閘更配置以根據該預充電控制信號的該電位與該第一邏輯電位或該預充電控制信號的該電位與該第二邏輯電位來產生該第一啟動電位或該第一非啟動電位；該第二反及閘配置以接收該第二放電電位與該第三放電電位或該第二預充電電位與該第三放電電位，並根據該第二放電電位與該第三放電電位或該第二預充電電位與該第三放電電位輸出一第三邏輯電位或一第四邏輯電位；及該第二及閘配置以從該第二反及閘接收該第三邏輯電位或該第四邏輯電位，並從該控制電路接收該預充電控制信號的該電位，且該第二及閘更配置以根據該預充電控制信號的該電位與該第三邏輯電位或該預充電控制信號的該電位與該第四邏輯電位來產生該第二啟動電位與該第二非啟動電位。
  21. 如請求項19所述之多狀態的一次性可程式化記憶體電路，其中：當該記憶胞處於該讀取狀態時，該第一字線接收該第一閘極控制電位，該金氧半場效儲存電晶體的該閘極從該程式電壓驅動電路接收該讀取控制電位，且該第一位元線處於該第一浮接狀態達一第一預定放電時間，使得該第一電壓比較器從處於該第一浮接狀態的該第一位元線接收該第一預充電電位或該第一放電電位，並輸出該第一資料位元或該第二資料位元；在該第一電壓比較器輸出該第一資料位元或該第二資料位元，該第二字線接收該第三閘極控制電位，且該第二位元線處於該第二浮接狀態 達一第二預定放電時間，使得該第二電壓比較器從處於該第二浮接狀態的該第二位元線接收該第二預充電電位或該第二放電電位，並輸出該第三資料位元或該第四資料位元；及該第一閘極控制電位與該第三閘極控制電位大體上相等。
  22. 如請求項19所述之多狀態的一次性可程式化記憶體電路，其中：當該記憶胞處於該讀取狀態時，該第一字線與該第二字線分別同時接收該第一閘極控制電位與該第三閘極控制電位，該金氧半場效儲存電晶體的該閘極從該程式電壓驅動電路接收該讀取控制電位，且該第一位元線與該第二位元線分別處於該第一浮接狀態與該第二浮接狀態達一預定放電時間，使得該第一電壓比較器與該第二電壓比較器分別同時從處於該第一浮接狀態的該第一位元線與處於該第二浮接狀態的該第二位元線接收該第一預充電電位或該第一放電電位與該第二預充電電位或該第二放電電位，並同時輸出該第一資料位元與該第二資料位元之一者及該第三資料位元與該第四資料位元之一者；及該第一閘極控制電位與該第三閘極控制電位大體上相等。
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