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TWI867270B - 積體電路裝置 - Google Patents

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TWI867270B
TWI867270B TW111102934A TW111102934A TWI867270B TW I867270 B TWI867270 B TW I867270B TW 111102934 A TW111102934 A TW 111102934A TW 111102934 A TW111102934 A TW 111102934A TW I867270 B TWI867270 B TW I867270B
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TW
Taiwan
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gate
fin
type active
layer
integrated circuit
Prior art date
Application number
TW111102934A
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English (en)
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TW202238922A (zh
Inventor
金成玟
河大元
Original Assignee
南韓商三星電子股份有限公司
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Publication date
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Abstract

本發明提供一種積體電路裝置，包含：鰭型主動區，自基底突出且在第一水平方向上延伸；擋止件層，位於鰭型主動區上方且與鰭型主動區間隔開；閘極電極，在正交於第一水平方向的第二水平方向上、在鰭型主動區上以及在鰭型主動區與擋止件層之間的空間中延伸；以及閘極頂蓋層，位於閘極電極及擋止件層的上部表面上。

Description

積體電路裝置
相關申請案的交叉參考
本申請案基於且主張2021年3月9日在韓國智慧財產局申請的韓國專利申請案第10-2021-0030938號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
本發明係關於積體電路裝置。
與電子技術的開發一起，積體電路裝置的按比例縮小已快速進展，且因此積體電路裝置的組件（例如鰭型主動區及閘極電極的線寬及間距）已減小。
因為對於具有快運轉速率及準確操作的積體電路裝置的需求可能較高，所以即使在組件的線寬及間距減小時，亦可需要均一地形成積體電路裝置的組件。
本發明概念提供一種積體電路裝置，所述積體電路裝置具有均一地形成的結構，甚至在根據積體電路裝置的按比例縮小而減小組件的線寬及間距時亦如此。
本發明概念提供如下積體電路裝置。根據本發明概念，提供一種積體電路裝置，包含：鰭型主動區，自基底突出且在第一水平方向上延伸；擋止件層，位於鰭型主動區上方且與鰭型主動區間隔開；閘極電極，在正交於第一水平方向的第二水平方向上、在鰭型主動區上以及在鰭型主動區與擋止件層之間的空間中延伸；以及閘極頂蓋層，位於閘極電極及擋止件層的上部表面上。
根據本發明概念，提供一種積體電路裝置，包含：多個鰭型主動區，自基底突出；多個擋止件，位於多個鰭型主動區上方且與多個鰭型主動區間隔開；多個閘極電極，位於多個鰭型主動區上，且位於多個鰭型主動區與多個擋止件之間；閘極絕緣層，位於多個閘極電極與多個鰭型主動區之間；多個閘極間隔件，其間具有閘極絕緣層，其中多個閘極間隔件位於多個閘極電極的側表面上；以及閘極頂蓋層，位於多個閘極電極的上部表面、多個擋止件的側表面的至少上部部分以及多個擋止件的上部表面上，其中多個閘極電極的上部表面位於低於多個擋止件的上部表面的豎直水平高度處且具有在其中心部分處具有凹入形狀的多個凹槽，且閘極頂蓋層位於多個凹槽中。
根據本發明概念，提供一種積體電路裝置，包含：多個鰭型主動區，自基底突出；多個擋止件，位於多個鰭型主動區上方且與多個鰭型主動區間隔開；多個閘極電極，位於多個鰭型主動區上，多個鰭型主動區與多個擋止件之間，且在多個閘極電極的上部表面中具有凹入形狀的多個凹槽，所述所述多個閘極電極的上部表面位於低於多個擋止件的上部表面及高於多個擋止件的下部表面的豎直水平高度處；多個閘極間隔件，位於多個閘極電極的側表面上；第一介電層，位於多個閘極電極與多個鰭型主動區之間；第二介電層，位於多個閘極電極與多個鰭型主動區之間的第一介電層上，包圍多個擋止件，位於多個閘極電極與多個閘極間隔件之間，且包含介電常數大於第一介電層的材料的介電常數的材料；以及閘極頂蓋層，位於多個凹槽中，位於多個擋止件的側表面的上部部分上，且位於多個擋止件的上部表面上。
圖1A至圖13B為用於以處理順序描繪根據本發明概念的實施例的用於製造積體電路裝置的方法的橫截面圖，且圖14A及圖14B以及圖15為根據本發明概念的實施例的積體電路裝置的橫截面圖。特定言之，圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A以及圖14A分別為沿著圖1B、圖2B、圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B、圖13B以及圖14B的線A-A'截取的橫截面圖，且圖1B、圖2B、圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B、圖13B以及圖14B分別為沿著圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A以及圖14A的線B-B'截取的橫截面圖，且圖15為圖14A的部分PM1的放大橫截面圖。
參考圖1A及圖1B，犧牲層122及擋止件層124依序形成於基底102上。
基底102可包含諸如矽（Si）或鍺（Ge）的半導體材料，或諸如矽鍺（SiGe）、碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）或磷化銦（InP）的化合物半導體材料。在一些實施例中，基底102可包含III-V族材料及IV族材料中的至少一種。III-V族材料可為包含至少一個III族元素及至少一個V族元素的二元、三元或四元化合物。基底102可包含導電區，例如，雜質摻雜井或雜質摻雜結構。
在一些實施例中，犧牲層122可形成為（例如，覆蓋）在基底102上具有第一厚度T1，且擋止件層124可形成為（例如，覆蓋）在犧牲層122上具有第二厚度T2，所述第二厚度T2大於第一厚度T1。舉例而言，第一厚度T1可為約3奈米（nm）至約10奈米，且第二厚度T2大於第一厚度T1，且可為約7奈米至約20奈米。
犧牲層122可包含具有相對於基底102及擋止件層124中的每一者的蝕刻選擇性的材料。在一些實施例中，犧牲層122可包含與基底102的半導體材料或化合物半導體材料不同類型的半導體材料或化合物半導體材料。舉例而言，當基底102包含Si時，犧牲層122可包含Ge或SiGe。
擋止件層124可包含除基底102的材料以外的材料及氧化矽。舉例而言，擋止件層124可包含絕緣材料，諸如氮化矽（SiN）、氮氧化矽（SiON）或碳氮化矽（SiCN）。
參考圖2A及圖2B，多個第一硬式罩幕圖案130形成於基底102上方，犧牲層122及擋止件層124堆疊於所述基底102上。在一些實施例中，多個第一硬式罩幕圖案130中的每一者可具有第一罩幕圖案132及第一罩幕圖案132上的第二罩幕圖案134的堆疊結構。
在一些實施例中，多個第一硬式罩幕圖案130可藉由使用圖案密度增大技術使用間隔件形成，所述圖案密度增大技術諸如雙重圖案化技術（double patterning technology；DPT）或四重圖案化技術（quadruple patterning technology；QPT）。第一罩幕圖案132及第二罩幕圖案134可包含包含氧化物、氮化物、氮氧化物、多晶矽以及含碳層的絕緣材料當中的不同材料。含碳層可包含旋塗式硬質罩幕（spin-on hardmask；SOH）材料。SOH材料可包含相對於SOH材料的總重量而言碳含量為約85重量%至約99重量%的相對較高的烴化合物或烴化合物的衍生物。
多個第一硬式罩幕圖案130可彼此平行地形成以在第一水平方向（X方向）上延伸。多個第一硬式罩幕圖案130可在正交於第一水平方向（X方向）的第二水平方向（Y方向）上以相同第一間距PTY彼此平行配置。
參考圖2A至圖3B，藉由使用多個第一硬式罩幕圖案130作為刻蝕罩幕以移除基底102的一部分來形成受基底溝槽102T限制/限定（例如，定界）且自基底102的主表面102M突出的多個鰭型主動區FA。基底102的主表面102M可在水平方向（X-Y平面方向）上延伸。多個鰭型主動區FA可在第二水平方向（Y方向）上以第一間距PTY彼此平行配置，且在第一水平方向（X方向）上延伸。在以第一間距PTY彼此平行配置的多個鰭型主動區FA之間，基底溝槽102T的底部表面可位於與基底102的主表面102M相同的豎直水平高度處，且在其他（例如，外部）部分處，基底溝槽102T的底部表面可位於與（相較於）基底102的主表面102M的相同或更低豎直水平高度處。
在一些實施例中，多個鰭型主動區FA可具有在第二水平方向（Y方向）上的寬度遠離基底102的主表面102M逐漸減小的錐形形狀。
儘管圖3A及圖3B繪示多個第一硬式罩幕圖案130未保持在多個鰭型主動區FA上方，但本發明概念不限於此。在一些實施例中，在形成多個鰭型主動區FA的製程中，移除多個第一硬式罩幕圖案130的至少一部分，且多個第一硬式罩幕圖案130的另一/剩餘部分可保持在多個鰭型主動區FA上方，但可在參考圖4A至圖12B所描述的後續製程期間清楚地移除剩餘部分。
參考圖4A及圖4B，裝置隔離層105包含（例如，覆蓋）在基底溝槽102T的底部表面及基底溝槽102T的內側表面的部分下部部分上的內襯層104，且（例如，覆蓋）在內襯層104上及基底溝槽102T的下部部分中（例如，填充其部分）的溝槽內埋層106形成。在一些實施例中，內襯層104可包含氧化物、氮化物或氮氧化物。舉例而言，內襯層104可包含由熱氧化形成的氧化矽、SiN、SiON、硼矽（SiBN）、SiC、氫化SiC（SiC:H）、SiCN、SiCN:H、碳氮氧化矽（SiOCN）、SiOCN:H、碳氧化矽（SiOC）、多晶矽或其組合，但不限於此。溝槽內埋層106可包含由沈積製程或塗佈製程形成的氧化物。舉例而言，溝槽內埋層106可包含氟化物矽酸鹽玻璃（fluoride silicate glass；FSG）、未摻雜矽酸鹽玻璃（undoped silicate glass；USG）、硼磷矽酸鹽玻璃（boro-phospho-silicate glass；BPSG）、磷矽酸鹽玻璃（phospho-silicate glass；PSG）、可流動氧化物（flowable oxide；FOX）、電漿增強正矽酸四乙酯（plasma enhanced tetraethyl-ortho-silicate；PE-TEOS）或東燃矽氮烷（tonen silazene；TOSZ），但不限於此。
可藉由以下形成內襯層104及溝槽內埋層106：形成在（例如，覆蓋）基底102的上部表面（亦即基底溝槽102T的底部表面）及多個鰭型主動區FA的表面上的初步內襯層及在（例如，填充）基底溝槽102T中且（例如，覆蓋）在多個鰭型主動區FA上的初步溝槽內埋層，且接著移除初步內襯層及初步溝槽內埋層中的每一者的部分上部部分。多個鰭型主動區FA的部分上部部分可以鰭形狀自裝置隔離層105向上突出。裝置隔離層105可位於多個鰭型主動區FA的側壁的下部部分（例如，覆蓋部分）上。
參考圖5A及圖5B，形成覆蓋自裝置隔離層105向上突出的多個鰭型主動區FA的表面（例如，側壁）的初步虛設閘極絕緣材料層D132P及覆蓋初步虛設閘極絕緣材料層D132P的初步虛設閘極材料層D134P。
初步虛設閘極絕緣材料層D132P可包含例如氧化物。在一些實施例中，可形成初步虛設閘極絕緣材料層D132P以保形地覆蓋多個鰭型主動區FA的部分的表面，所述部分藉由熱氧化製程自裝置隔離層105向上突出。
初步虛設閘極材料層D134P可包含例如多晶矽。初步虛設閘極材料層D134P可形成為具有足夠厚度，使得初步虛設閘極材料層D134P的上部表面位於高於多個鰭型主動區FA的最上部末端/點的豎直水平高度處。
參考圖5A至圖6B，多個第二硬式罩幕圖案136形成於初步虛設閘極絕緣材料層D132P及初步虛設閘極材料層D134P上。
在一些實施例中，多個第二硬式罩幕圖案136可彼此平行地形成以在第二水平方向（Y方向）上延伸。多個第二硬式罩幕圖案136可在第一水平方向（X方向）上以相同的第二間距PTX彼此平行配置。
多個第二硬式罩幕圖案136中的每一者可形成有單一層或具有包含兩個或大於兩個層的堆疊結構。在一些實施例中，多個第二硬式罩幕圖案136可藉由使用諸如DPT或QPT的圖案密度增大技術使用間隔件來形成。在一些實施例中，多個第二硬式罩幕圖案136中的每一者可具有包含由包含氧化物、氮化物、氮氧化物、多晶矽以及含碳層的絕緣材料當中的不同材料製成的兩個或大於兩個層的堆疊結構。含碳層可包含SOH材料。SOH材料可包含相對於SOH材料的總重量而言碳含量為約85重量%至約99重量%的相對較高的烴化合物或烴化合物的衍生物。
藉由使用多個第二硬式罩幕圖案136作為蝕刻罩幕以移除初步虛設閘極絕緣材料層D132P及初步虛設閘極材料層D134P的一部分來形成多個虛設閘極絕緣材料層D132及多個虛設閘極材料層D134。在一些實施例中，多個第二硬式罩幕圖案136的一部分可保持在多個虛設閘極材料層D134上。
在一些實施例中，多個虛設閘極材料層D134可彼此平行形成以在第二水平方向（Y方向）上延伸。多個虛設閘極材料層D134可在第一水平方向（X方向）上以相同第二間距PTX彼此平行配置。
在形成多個虛設閘極絕緣材料層D132及多個虛設閘極材料層D134的製程中，亦可對應於多個虛設閘極材料層D134來圖案化擋止件層124及犧牲層122中的每一者。
參考圖7A及圖7B，形成覆蓋多個虛設閘極絕緣材料層D132及多個虛設閘極材料層D134的堆疊結構的相對側表面的多個閘極間隔件140。多個閘極間隔件140可包含例如氮化物。
在一些實施例中，當多個第二硬式罩幕圖案136的一部分保持在多個虛設閘極材料層D134上時，多個閘極間隔件140可位於（例如，覆蓋）多個虛設閘極絕緣材料層D132、多個虛設閘極材料層D134以及多個第二硬式罩幕圖案136的堆疊結構的相對側表面上。
多個源極/汲極區110形成於每一鰭型主動區FA的部分上，所述鰭型主動區FA暴露於多個虛設閘極絕緣材料層D132及多個虛設閘極材料層D134的堆疊結構之間，堆疊結構的相對側表面由多個閘極間隔件140覆蓋。
在一些實施例中，多個源極/汲極區110可藉由將雜質摻雜至每一鰭型主動區FA的部分中來形成。
在一些其他實施例中，多個源極/汲極區110可藉由移除暴露多個虛設閘極絕緣材料層D132及多個虛設閘極材料層D134的堆疊結構之間的每一鰭型主動區FA的部分形成，堆疊結構的相對側表面由多個閘極間隔件140覆蓋，以形成多個凹槽且接著填充所述多個凹槽。舉例而言，單獨或以組合形式取得的多個源極/汲極區110可包含磊晶生長雜質摻雜SiGe層、磊晶生長雜質摻雜Si層以及磊晶生長雜質摻雜SiC層。
參考圖8A及圖8B，藉由形成覆蓋多個虛設閘極絕緣材料層D132及多個虛設閘極材料層D134的堆疊結構的層間絕緣材料層，且接著移除層間絕緣材料層的部分上部部分以暴露多個虛設閘極材料層D134的上部表面而形成層間絕緣層150，堆疊結構的相對側表面由多個閘極間隔件140覆蓋。
層間絕緣層150可包含氧化物、氮化物或其組合。層間絕緣層150可藉由執行例如化學機械研磨（chemical mechanical polishing；CMP）製程以移除層間絕緣材料層的部分上部部分而形成。在移除層間絕緣材料層的部分上部部分以形成層間絕緣層150的製程中，亦可移除分別保持在多個虛設閘極材料層D134上的多個閘極間隔件140及多個第二硬式罩幕圖案136（圖7A及圖7B）的部分上部部分。
多個虛設閘極材料層D134的上部表面、多個閘極間隔件140的上部表面以及層間絕緣層150的上部表面可共面。
參考圖8A至圖9B，藉由移除多個虛設閘極材料層D134及多個虛設閘極絕緣材料層D132形成閘極空間GS。多個擋止件層124、多個犧牲層122、多個鰭型主動區FA以及多個閘極間隔件140中的每一者的表面的部分可經由閘極空間GS暴露。
如本文中所使用，術語「擋止件層」指彼此水平地間隔開的多個擋止件（例如，保護/蝕刻擋止區域）。擋止件層不必彼此豎直地間隔開（或以其他方式豎直地堆疊）。確切而言，在一些實施例中，擋止件層的上部表面可彼此共面。
參考圖9A至圖10B，藉由經由閘極空間GS移除多個犧牲層122來形成多個間隙空間GP。多個間隙空間GP可藉由等向性蝕刻製程形成，所述等向性蝕刻製程能夠相對於多個鰭型主動區FA、多個擋止件層124、多個閘極間隔件140以及層間絕緣層150以蝕刻選擇性移除多個犧牲層122。
多個間隙空間GP可位於多個鰭型主動區FA的上部表面與多個擋止件層124的下部表面之間。多個間隙空間GP可與閘極空間GS連通/連接。在多個間隙空間GP中，多個擋止件層124可藉由覆蓋層間絕緣層150的側表面的多個閘極間隔件140支撐。
多個間隙空間GP可具有在多個鰭型主動區FA的上部表面與多個擋止件層124的下部表面之間的間隙距離G1。在一些實施例中，間隙距離G1可具有實質上與圖9A中所繪示的第一厚度T1相同的值，因為多個間隙空間GP藉由移除多個犧牲層122而形成。舉例而言，間隙距離G1可為約3奈米至約10奈米。
在一些其他實施例中，當在形成多個間隙空間GP的製程中亦移除多個鰭型主動區FA及/或多個擋止件層124的一部分時，間隙距離G1可稍微大於圖9A中所繪示的第一厚度T1。舉例而言，間隙距離G1可為約5奈米至約12奈米。
參考圖11A及圖11B，形成覆蓋閘極空間GS及多個間隙空間GP中的暴露表面的閘極絕緣層160及覆蓋閘極絕緣層160且填充閘極空間GS及多個間隙空間GP的初步閘極電極170P。
閘極絕緣層160及初步閘極電極170P中的每一者可藉由原子層沈積（atomic layer deposition；ALD）製程、化學氣相沈積（chemical vapor deposition；CVD）製程、物理氣相沈積（physical vapor deposition；PVD）製程、金屬有機ALD（metal organic ALD；MOALD）製程或金屬有機CVD（metal organic CVD；MOCVD）製程形成。
閘極絕緣層160可包含第一介電層162及第二介電層164。舉例而言，第一介電層162可保形地覆蓋多個鰭型主動區FA的表面，所述表面暴露於閘極空間GS及多個間隙空間GP中。第二介電層164可保形地覆蓋閘極空間GS及多個間隙空間GP中的暴露表面，第一介電層162形成於所述暴露表面上。舉例而言，第二介電層164可保形地覆蓋裝置隔離層105、多個擋止件層124、第一介電層162以及多個閘極間隔件140的表面，所述表面暴露於閘極空間GS及多個間隙空間GP中。
第二介電層164可包含介電常數大於形成第一介電層162的材料的介電常數的材料。在一些實施例中，第一介電層162可為界面膜，且第二介電層164可為高k介電膜。舉例而言，第一介電層162可包含氧化物層、氮化物層或氮氧化物層。舉例而言，第二介電層164可包含介電常數大於氧化矽層的介電常數的材料。在一些實施例中，第二介電層164可包含金屬氧化物或金屬氮氧化物。舉例而言，第二介電層164可具有約10至約25的介電常數。在一些實施例中，第二介電層164可包含選自以下的至少一種材料：氧化鉿（HfO）、矽酸鉿（HfSiO）、氮氧化鉿（HfON）、氮氧化鉿矽（HfSiON）、氧化鑭（LaO）、氧化鑭鋁（LaAlO）、氧化鋯（ZrO）、矽酸鋯（ZrSiO）、氮氧化鋯（ZrON）、氮氧化鋯矽（ZrSiON）、氧化鉭（TaO）、氧化鈦（TiO）、氧化鋇鍶鈦（BaSrTiO）、氧化鋇鈦（BaTiO）、氧化鍶鈦（SrTiO）、氧化釔（YO）、氧化鋁（AlO）以及氧化鉛鈧鉭（PbScTaO）。舉例而言，第二介電層164可包含HfO 2、Al 2O 3、HfAlO 3、Ta 2O 3或TiO 2 。
初步閘極電極170P可具有其中依序堆疊的金屬氮化物層、金屬層、導電頂蓋層以及間隙填充金屬層的結構。金屬氮化物層及金屬層可包含選自以下的至少一種金屬：Ti、Ta、鎢（W）、銣（Ru）、鈮（Nb）、鉬（Mo）以及Hf。間隙填充金屬層可包含W層或Al層。初步閘極電極170P可包含工作函數含金屬層。工作函數含金屬層可包含選自以下的至少一種金屬：Ti、W、Ru、Nb、Mo、Hf、鎳（Ni）、鈷（Co）、鉑（Pt）、鐿（Yb）、鋱（Tb）、鏑（Dy）、鉺（Er）以及鈀（Pd）。在一些實施例中，初步閘極電極170P可包含碳化鈦鋁（TiAlC）/氮化鈦（TiN）/W的堆疊結構、TiN/氮化鉭（TaN）/TiAlC/TiN/W的堆疊結構或TiN/TaN/TiN/TiAlC/TiN/W的堆疊結構，但不限於此。
參考圖11A至圖12B，藉由移除初步閘極電極170P的部分上部部分而形成多個閘極電極170。在一些實施例中，多個閘極電極170可藉由移除初步閘極電極170P的部分上部部分直至多個擋止件層124的上部表面暴露為止而形成。舉例而言，多個閘極電極170的最上部末端/點可位於低於多個擋止件層124的上部表面的豎直水平高度處。在一些實施例中，多個閘極電極170的上部表面可位於多個擋止件層124的上部表面與下部表面之間的豎直水平高度處。舉例而言，多個閘極電極170的上部表面的最下部部分（例如，末端/點）可位於高於多個擋止件層124的下部表面的豎直水平高度處。
多個閘極電極170可包含填充多個間隙空間GP的多個間隙電極部分170G。多個間隙空間GP可完全填充有閘極絕緣層160及多個間隙電極部分170G。多個間隙電極部分170G可具有小於間隙距離G1的間隙電極高度H1。舉例而言，間隙電極高度H1可為約2奈米至約9奈米。
在一些實施例中，覆蓋多個閘極間隔件140的部分上部部分的第二介電層164的部分可保持在多個閘極間隔件140上而不在移除初步閘極電極170P的部分上部部分以形成多個閘極電極170的過程中經移除。在一些其他實施例中，第二介電層164的最上部末端/點可藉由在移除初步閘極電極170P的部分上部部分以形成多個閘極電極170的過程中移除覆蓋多個閘極間隔件140的部分上部部分的第二介電層164的部分而位於低於多個閘極間隔件140的最上部末端/點的水平高度中。
在移除初步閘極電極170P的部分以形成多個閘極電極170的過程中，初步閘極電極170P可在多個擋止件層124暴露之後暴露於多個擋止件層124之間。在此情況下，當不移除包圍多個擋止件層124的表面的第二介電層164的部分時，初步閘極電極170P可暴露於多個擋止件層124與包圍多個擋止件層124的第二介電層164的部分之間。
當初步閘極電極170P僅曝露於相對較小二維區中時，初步閘極電極170P的部分可藉由在二維上接收位置的較小影響而移除，使得多個閘極電極170的上部表面的豎直水平高度具有相對均一的二維分佈。
因此，可形成多個閘極電極170以覆蓋多個鰭型主動區FA及覆蓋多個鰭型主動區FA的閘極絕緣層160，同時維持多個閘極電極170的上部表面的豎直水平高度相對較低，以使得多個鰭型主動區FA及閘極絕緣層160未曝露。
參考圖13A及圖13B，在多個閘極電極170上形成填充閘極空間GS的閘極頂蓋層180。在一些實施例中，閘極頂蓋層180可包含與擋止件層124相同的材料。舉例而言，閘極頂蓋層180可包含諸如SiN、SiON或SiCN的絕緣材料。
閘極頂蓋層180可藉由形成填充閘極空間GS且覆蓋層間絕緣層150的初步閘極頂蓋層，且接著移除初步閘極頂蓋層的部分上部部分直至層間絕緣層150暴露為止而形成。閘極頂蓋層180可藉由執行例如CMP製程以移除初步閘極頂蓋層的部分上部部分直至層間絕緣層150暴露為止而形成。
參考圖14A至圖15，形成藉由穿過層間絕緣層150電連接至多個源極/汲極區110的多個第一接觸插塞192及藉由穿過閘極頂蓋層180電連接至多個閘極電極170的多個第二接觸插塞194。
多個第一接觸插塞192及多個第二接觸插塞194中的每一者可包含導電障壁層及導電障壁層上的插塞材料層。導電障壁層可包含例如Ti、Ta、TiN、TaN或其組合。插塞材料層可包含例如：金屬材料，諸如W、銅（Cu）、Ti、Ta、Ru、錳（Mn）或鈷；金屬氮化物，諸如TiN、TaN、氮化鈷（CoN）或氮化鎢（WN）；或合金，諸如磷化鈷鎢（CoWP）、鈷鎢硼（CoWB）或磷化鈷鎢硼（CoWBP）。
在一些實施例中，矽化物層可在多個第一接觸插塞192中的每一者與多個源極/汲極區110中的每一者之間。矽化物層可包含例如矽化鎢（WSi）、矽化鈦（TiSi）、矽化鈷（CoSi）或矽化鎳（NiSi）。
根據本發明概念的實施例的積體電路裝置1可包含：基底102，具有多個鰭型主動區FA，所述鰭型主動區FA由基底溝槽102T限制/限定（例如，定界）且自基底102的主表面102M突出，在第一水平方向（X方向）上延伸，且彼此平行配置（例如，在第二水平方向上間隔開，（Y方向））；裝置隔離層105，填充基底溝槽102T的部分下部部分；多個擋止件層124，在多個鰭型主動區FA上方與多個鰭型主動區FA分離（即，間隔開）；閘極絕緣層160，包含保形地覆蓋多個鰭型主動區FA的表面的第一介電層162及保形地覆蓋裝置隔離層105、多個擋止件層124、第一介電層162以及多個閘極間隔件140的表面的第二介電層164；多個閘極電極170，填充閘極空間GS的部分下部部分；以及閘極頂蓋層180，在多個閘極電極170上填充閘極空間GS的部分上部部分。多個閘極間隔件140可覆蓋多個閘極電極170的側表面。閘極絕緣層160的一部分可至少部分插入於多個閘極間隔件140與多個閘極電極170的側表面之間。在一些實施例中，第二介電層164的一部分可至少部分插入於多個閘極間隔件140與多個閘極電極170的側表面之間。
積體電路裝置1可更包含藉由穿過層間絕緣層150電連接至多個源極/汲極區110的多個第一接觸插塞192，及藉由穿過閘極頂蓋層180電連接至多個閘極電極170的多個第二接觸插塞194。積體電路裝置1可更包含形成於多個鰭型主動區FA的部分上的多個源極/汲極區110，所述多個鰭型主動區FA暴露於閘極絕緣層160及多個閘極電極170的堆疊結構之間，堆疊結構的相對側表面由多個閘極間隔件140覆蓋。
多個鰭型主動區FA的部分上部部分可以鰭形狀自裝置隔離層105向上突出。在一些實施例中，多個鰭型主動區FA可具有在第二水平方向（Y方向）上的寬度遠離基底102的主表面102M逐漸減小的錐形形狀。
裝置隔離層105可覆蓋多個鰭型主動區FA的側壁的部分下部部分。裝置隔離層105可包含內襯層104及覆蓋內襯層104的溝槽內埋層106。
擋止件層124可包含除基底102的材料以外的材料及氧化矽。舉例而言，擋止件層124可包含諸如SiN、SiON或SiCN的絕緣材料。擋止件層124可具有第二厚度T2。第二厚度T2可為約7奈米至約20奈米。
閘極絕緣層160可包含第一介電層162及第二介電層164。在一些實施例中，第一介電層162可為界面膜，且第二介電層164可為高k介電膜。
在多個鰭型主動區FA上，多個閘極電極170可在與第一水平方向（X方向）相交的第二水平方向（Y方向）上延伸且彼此平行配置。多個閘極電極170的上部表面可位於多個擋止件層124的上部表面與下部表面之間的豎直水平高度處。
閘極頂蓋層180可覆蓋多個閘極電極170且填充閘極空間GS。在一些實施例中，閘極頂蓋層180可包含與擋止件層124相同的材料。
多個間隙空間GP可限於彼此分別對應的多個鰭型主動區FA與多個擋止件層124之間。亦即，多個擋止件層124與多個鰭型主動區FA分離，其間具有多個間隙空間GP。多個間隙空間GP可具有在多個鰭型主動區FA的上部表面與多個擋止件層124的下部表面之間的間隙距離G1。在一些實施例中，間隙距離G1可為約3奈米至約10奈米。在一些其他實施例中，間隙距離G1可為約5奈米至約12奈米。
多個閘極電極170可包含填充多個間隙空間GP的多個間隙電極部分170G。多個間隙空間GP可完全填充有閘極絕緣層160及多個間隙電極部分170G。多個鰭型主動區FA的上部表面可由第一介電層162的一部分及第二介電層164的一部分覆蓋，且多個擋止件層124的下部表面可由第二介電層164的一部分覆蓋。因此，多個間隙電極部分170G可具有小於間隙距離G1的間隙電極高度H1。舉例而言，間隙電極高度H1可為約2奈米至約9奈米。
多個擋止件層124的上部表面可位於第一豎直水平高度LV1處，且多個擋止件層124的下部表面可位於低於第一豎直水平高度LV1的第二豎直水平高度LV2處，亦即更接近基底102。多個閘極電極170的上部表面可位於第一豎直水平高度LV1與第二豎直水平高度LV2之間，亦即位於低於第一豎直水平高度LV1且高於第二豎直水平高度LV2的第三豎直水平高度LV3處。多個鰭型主動區FA的上部表面可位於低於第二豎直水平高度LV2的第四豎直水平高度LV4處。
根據本發明概念的積體電路裝置1可包含多個閘極電極170，所述多個閘極電極170的上部表面位於第一豎直水平高度LV1與第二豎直水平高度LV2之間，亦即，位於低於多個擋止件層124的上部表面且高於多個擋止件層124的下部表面的豎直水平高度處。另外，多個閘極電極170可包含（例如，填充）多個間隙空間GP中的多個間隙電極部分170G，且多個間隙電極部分170G可（例如，可覆蓋）在多個鰭型主動區FA的上部表面上。多個間隙空間GP可具有間隙距離G1，所述間隙距離G1為多個鰭型主動區FA與多個擋止件層124之間的大體均一間隙，且填充多個間隙空間GP的一部分的第一介電層162及第二介電層164中的每一者可在多個間隙空間GP中具有大體均一厚度。因此，多個間隙電極部分170G的間隙電極高度H1亦可具有大體均一值。
亦即，多個閘極電極170可於其間具有閘極絕緣層160，且可以大於或等於間隙電極高度H1的厚度（例如，可覆蓋）在多個鰭型主動區FA上。因此，在根據本發明概念的積體電路裝置1中，多個閘極電極170的上部表面可位於相對較低豎直水平高度處，使得多個閘極電極170的高度降低，且多個閘極電極170以某一厚度或更大厚度覆蓋多個鰭型主動區FA的表面。
因此，對於根據本發明概念的積體電路裝置1，多個閘極電極170的高度可降低以使得製造製程容易且展現良好交流電（AC）特性，且多個閘極電極170可以某一厚度或更大厚度（例如，可覆蓋）在多個鰭型主動區FA的表面上，由此提高可靠性。
圖16為根據本發明概念的實施例的積體電路裝置1a的放大橫截面圖，且特別為對應於圖14A的部分PM1的部分的放大橫截面圖。
參考圖16，根據本發明概念的積體電路裝置1a可包含：基底102，具有多個鰭型主動區FAa，所述鰭型主動區FAa由基底溝槽102T限制/限定（例如，定界），自基底102的主表面102M突出且在第一水平方向（X方向）上延伸；裝置隔離層105，填充基底溝槽102T的部分下部部分；多個擋止件層124，在多個鰭型主動區FAa上方與多個鰭型主動區FAa分離；閘極絕緣層160，其包含保形地覆蓋多個鰭型主動區FAa的表面的第一介電層162及保形地覆蓋裝置隔離層105、多個擋止件層124、第一介電層162以及多個閘極間隔件140的表面的第二介電層164；多個閘極電極170a，填充閘極空間GS的部分下部部分；以及閘極頂蓋層180，在多個閘極電極170a上填充閘極空間GS的部分上部部分。多個閘極間隔件140可覆蓋多個閘極電極170a的側表面。閘極絕緣層160的一部分可至少部分插入於多個閘極間隔件140與多個閘極電極170a的側表面之間。在一些實施例中，第二介電層164的一部分可至少部分插入於多個閘極間隔件140與多個閘極電極170a的側表面之間。
積體電路裝置1a可更包含藉由穿過閘極頂蓋層180電連接至多個閘極電極170a的多個第二接觸插塞194，且如圖14B中所示出，更包含藉由穿過層間絕緣層150電連接至多個源極/汲極區110的多個第一接觸插塞192。積體電路裝置1a可更包含形成於多個鰭型主動區FAa的部分上的多個源極/汲極區110，所述多個鰭型主動區FAa暴露於閘極絕緣層160及多個閘極電極170a的堆疊結構之間，堆疊結構的相對側表面由多個閘極間隔件140覆蓋。
多個鰭型主動區FAa可具有上部隅角部分經圓化的形狀。多個間隙空間GPa可限於彼此分別對應的多個鰭型主動區FAa與多個擋止件層124之間。因為多個鰭型主動區FAa的上部隅角部分具有圓形形狀，所以多個間隙空間GPa可具有大於多個鰭型主動區FAa的上部隅角部分處的間隙距離G1的最大間隙，且具有多個鰭型主動區FAa的上部中心部分處的最小間隙的間隙距離G1。
在多個鰭型主動區FAa上，多個閘極電極170a可在與第一水平方向（X方向）相交的第二水平方向（Y方向）上延伸。多個閘極電極170a可包含填充多個間隙空間GPa的多個間隙電極部分170Ga，且多個間隙電極部分170Ga可覆蓋多個鰭型主動區FAa的上部表面。多個閘極電極170a可具有平坦上部表面及凹入下部表面。多個間隙電極部分170Ga在多個鰭型主動區FAa的上部隅角部分處可具有大於間隙電極高度H1的最大高度，且在多個鰭型主動區FAa的上部中心部分具有為最小高度的間隙電極高度H1。
圖17A及圖17B為根據本發明概念的實施例的積體電路裝置1b的放大橫截面圖，且特定言之，圖17A為對應於圖14A的部分PM1的部分的放大橫截面圖，且圖17B為圖17A的部分PM2的放大橫截面圖。
參考圖17A及圖17B，根據本發明概念的積體電路裝置1b可包含：基底102，具有多個鰭型主動區FA，所述多個鰭型主動區FA由基底溝槽102T限制/限定（例如，定界），自基底102的主表面102M突出且在第一水平方向（X方向）上延伸；裝置隔離層105，填充基底溝槽102T的部分下部部分；多個擋止件層124，在多個鰭型主動區FA上方（亦即，在Z方向上重疊）與多個鰭型主動區FA分離；閘極絕緣層160，其包含保形地覆蓋多個鰭型主動區FA的表面的第一介電層162及保形地覆蓋裝置隔離層105、多個擋止件層124、第一介電層162以及多個閘極間隔件140的表面的第二介電層164；多個閘極電極170b，填充閘極空間GS的部分下部部分；以及閘極頂蓋層180，在多個閘極電極170b上填充閘極空間GS的部分上部部分。多個閘極間隔件140可覆蓋多個閘極電極170b的側表面。閘極絕緣層160的一部分可至少部分插入於多個閘極間隔件140與多個閘極電極170b的側表面之間。在一些實施例中，第二介電層164的一部分可至少部分地插入於多個閘極間隔件140與多個閘極電極170b的側表面之間。
積體電路裝置1b可更包含藉由穿過閘極頂蓋層180電連接至多個閘極電極170b的多個第二接觸插塞194，且如圖14B中所示出，更包含藉由穿過層間絕緣層150電連接至多個源極/汲極區110的多個第一接觸插塞192。積體電路裝置1b可更包含形成於多個鰭型主動區FA的部分上的多個源極/汲極區110，所述多個鰭型主動區FA暴露於閘極絕緣層160及多個閘極電極170b的堆疊結構之間，堆疊結構的相對側表面由多個閘極間隔件140覆蓋。
在多個鰭型主動區FA上，多個閘極電極170b可在與第一水平方向（X方向）相交的第二水平方向（Y方向）上延伸。多個閘極電極170b可包含填充多個間隙空間GP的多個間隙電極部分170G。多個閘極電極170b可具有多個凹槽170R，所述多個凹槽170R在其上部中心部分在多個擋止件層124之間及擋止件層124與閘極間隔件140之間具有凹入形狀。閘極頂蓋層180可填充多個凹槽170R。
在已參考圖11A至圖12B所描述的形成多個閘極電極170的製程中，多個凹槽170R可藉由移除位於多個擋止件層124之間的中心部分及擋止件層124與閘極間隔件140之間的中心部分處的初步閘極電極170P的部分多於位於鄰近於多個擋止件層124及閘極間隔件140的初步閘極電極170P的部分而形成。
多個擋止件層124的上部表面可位於第一豎直水平高度LV1處，且多個擋止件層124的下部表面可位於低於第一豎直水平高度LV1的第二豎直水平高度LV2處，亦即更接近基底102。多個閘極電極170b的上部表面的最上部末端/點可位於第一豎直水平高度LV1與第二豎直水平高度LV2之間，亦即，位於低於第一豎直水平高度LV1且高於第二豎直水平高度LV2的第三豎直水平高度LV3處。多個鰭型主動區FA的上部表面可位於低於第二豎直水平高度LV2的第四豎直水平高度LV4處。多個閘極電極170b的上部表面的最下部部分（例如，末端/點）可位於低於第三豎直水平高度LV3且高於第二豎直水平高度LV2的第五豎直水平高度LV5處。在鄰近於多個擋止件層124及閘極間隔件140的部分處，多個閘極電極170b的上部表面可具有位於最高豎直水平高度處的最上部末端/點。多個閘極電極170b的上部表面的最上部部分（例如，末端/點）可與包圍多個擋止件層124且覆蓋閘極間隔件140的第二介電層164接觸。
圖18A及圖18B分別為根據本發明概念的實施例的積體電路裝置1c及積體電路裝置1d的放大橫截面圖，且特別為對應於圖17A的部分PM2的部分的放大橫截面圖。
參看圖18A，根據本發明概念的積體電路裝置1c可包含：基底102，具有多個鰭型主動區FA，所述多個鰭型主動區FA受基底溝槽102T限制/限定（例如，定界），自基底102的主表面102M突出且在第一水平方向（X方向）上延伸；裝置隔離層105，填充基底溝槽102T的部分下部部分；多個擋止件層124，在多個鰭型主動區FA上方與多個鰭型主動區FA分離；閘極絕緣層160，其包含保形地覆蓋多個鰭型主動區FA的表面的第一介電層162及保形地覆蓋裝置隔離層105、多個擋止件層124、第一介電層162以及多個閘極間隔件140的表面的第二介電層164；多個閘極電極170c，填充閘極空間GS的部分下部部分；以及閘極頂蓋層180，在多個閘極電極170c上填充閘極空間GS的部分上部部分。多個閘極間隔件140可覆蓋多個閘極電極170c的側表面。閘極絕緣層160的一部分可至少部分地插入於多個閘極間隔件140與多個閘極電極170c的側表面之間。在一些實施例中，第二介電層164的一部分可至少部分地插入於多個閘極間隔件140與多個閘極電極170c的側表面之間。
積體電路裝置1c可更包含藉由穿過閘極頂蓋層180電連接至多個閘極電極170c的多個第二接觸插塞194，且如圖14B中所示出，更包含藉由穿過層間絕緣層150電連接至多個源極/汲極區110的多個第一接觸插塞192。積體電路裝置1c可更包含形成於多個鰭型主動區FA的部分上的多個源極/汲極區110，所述多個鰭型主動區FA暴露於閘極絕緣層160及多個閘極電極170c的堆疊結構之間，堆疊結構的相對側表面由多個閘極間隔件140覆蓋。
在多個鰭型主動區FA上，多個閘極電極170c可在與第一水平方向（X方向）相交的第二水平方向（Y方向）上延伸。多個閘極電極170c可包含填充多個間隙空間GP的多個間隙電極部分170G。多個閘極電極170c可具有多個凹槽170Ra，所述多個凹槽170Ra在其上部中心部分在多個擋止件層124之間及擋止件層124與閘極間隔件140之間具有凹入形狀。閘極頂蓋層180可填充多個凹槽170Ra。
在已參考圖11A至圖12B所描述的形成多個閘極電極170的製程中，多個凹槽170Ra可藉由移除位於多個擋止件層124之間的中心部分及擋止件層124與閘極間隔件140之間的中心部分處的初步閘極電極170P的部分多於位於鄰近於多個擋止件層124及閘極間隔件140的初步閘極電極170P的部分而形成。
多個擋止件層124的上部表面可位於第一豎直水平高度LV1處，且多個擋止件層124的下部表面可位於低於第一豎直水平高度LV1的第二豎直水平高度LV2處，亦即更接近基底102。多個閘極電極170c的上部表面的最上部末端/點可位於第一豎直水平高度LV1與第二豎直水平高度LV2之間，亦即，位於低於第一豎直水平高度LV1且高於第二豎直水平高度LV2的第三豎直水平高度LV3處。多個鰭型主動區FA的上部表面可位於低於第二豎直水平高度LV2的第四豎直水平高度LV4處。多個閘極電極170c的上部表面的最下部部分（例如，末端/點）可位於低於第三豎直水平高度LV3且高於第二豎直水平高度LV2的第五豎直水平高度LV5處。
多個閘極電極170c的上部表面的與包圍多個擋止件層124的第二介電層164接觸的部分可位於第三豎直水平高度LV3處，且多個閘極電極170c的上部表面的與覆蓋閘極間隔件140的第二介電層164接觸的一部分可位於低於第三豎直水平高度LV3且高於第五豎直水平高度LV5的第六豎直水平高度LV6處。在鄰近於多個擋止件層124的部分處，多個閘極電極170c的上部表面可具有位於最高豎直水平高度處的最上部末端/點。亦即，多個閘極電極170c的上部表面的與包圍多個擋止件層124的第二介電層164接觸的部分可位於高於多個閘極電極170c的上部表面的與覆蓋閘極間隔件140的第二介電層164接觸的部分的豎直水平高度處。
參看圖18B，根據本發明概念的積體電路裝置1d可包含：基底102，具有多個鰭型主動區FA，所述多個鰭型主動區FA受基底溝槽102T限制/限定（例如，定界），自基底102的主表面102M突出且在第一水平方向（X方向）上延伸；裝置隔離層105，填充基底溝槽102T的部分下部部分；多個擋止件層124，在多個鰭型主動區FA上方與多個鰭型主動區FA分離；閘極絕緣層160，其包含保形地覆蓋多個鰭型主動區FA的表面的第一介電層162及保形地覆蓋裝置隔離層105、多個擋止件層124、第一介電層162以及多個閘極間隔件140的表面的第二介電層164；多個閘極電極170d，填充閘極空間GS的部分下部部分；以及閘極頂蓋層180，在多個閘極電極170d上填充閘極空間GS的部分上部部分。多個閘極間隔件140可覆蓋多個閘極電極170d的側表面。閘極絕緣層160的一部分可至少部分插入於多個閘極間隔件140與多個閘極電極170d的側表面之間。在一些實施例中，第二介電層164的一部分可至少部分地插入於多個閘極間隔件140與多個閘極電極170d的側表面之間。
積體電路裝置1d可更包含藉由穿過閘極頂蓋層180電連接至多個閘極電極170d的多個第二接觸插塞194，且如圖14B中所示出，更包含藉由穿過層間絕緣層150電連接至多個源極/汲極區110的多個第一接觸插塞192。積體電路裝置1d可更包含形成於多個鰭型主動區FA的部分上的多個源極/汲極區110，所述多個鰭型主動區FA暴露於閘極絕緣層160及多個閘極電極170d的堆疊結構之間，堆疊結構的相對側表面由多個閘極間隔件140覆蓋。
在多個鰭型主動區FA上，多個閘極電極170d可在與第一水平方向（X方向）相交的第二水平方向（Y方向）上延伸。多個閘極電極170d可包含填充多個間隙空間GP的多個間隙電極部分170G。多個閘極電極170d可具有多個凹槽170Rb，所述多個凹槽170Rb在其上部中心部分處在多個擋止件層124之間及擋止件層124與閘極間隔件140之間具有凹入形狀。閘極頂蓋層180可填充多個凹槽170Rb。
在已參考圖11A至圖12B所描述的形成多個閘極電極170的製程中，多個凹槽170Rb可藉由移除位於多個擋止件層124之間的中心部分及擋止件層124與閘極間隔件140之間的中心部分處的初步閘極電極170P的部分多於位於鄰近於多個擋止件層124及閘極間隔件140的初步閘極電極170P的部分而形成。
多個擋止件層124的上部表面可位於第一豎直水平高度LV1處，且多個擋止件層124的下部表面可位於低於第一豎直水平高度LV1的第二豎直水平高度LV2處，亦即更接近基底102。多個閘極電極170d的上部表面的與包圍多個擋止件層124的第二介電層164接觸的部分可位於第三豎直水平高度LV3處。多個鰭型主動區FA的上部表面可位於低於第二豎直水平高度LV2的第四豎直水平高度LV4處。多個閘極電極170d的上部表面的最下部部分（例如，末端/點）可位於低於第三豎直水平高度LV3且高於第二豎直水平高度LV2的第五豎直水平高度LV5處。多個閘極電極170d的上部表面的與覆蓋閘極間隔件140的第二介電層164接觸的一部分可位於高於第三豎直水平高度LV3且低於第一豎直水平高度LV1的第六豎直水平高度LV6a處。在鄰近於閘極間隔件140的一部分處，多個閘極電極170d的上部表面可具有位於最高豎直水平高度處的最上部末端/點。亦即，多個閘極電極170d的上部表面的與包圍多個擋止件層124的第二介電層164接觸的部分可位於低於多個閘極電極170d的上部表面的與覆蓋閘極間隔件140的第二介電層164接觸的部分的豎直水平高度處。
多個閘極電極170d的上部表面的最上部末端/點可位於第六豎直水平高度LV6a處，其中最上部末端/點與覆蓋閘極間隔件140的第二介電層164接觸。
圖19為根據本發明概念的實施例的積體電路裝置1e的放大橫截面圖，且特別為對應於圖14A的部分PM1的部分的放大橫截面圖。
參看圖19，根據本發明概念的積體電路裝置1e可包含：基底102，具有多個鰭型主動區FA，所述多個鰭型主動區FA受基底溝槽102T限制/限定（例如，定界），自基底102的主表面102M突出且在第一水平方向（X方向）上延伸；裝置隔離層105，填充基底溝槽102T的部分下部部分；多個擋止件層124，在多個鰭型主動區FA上方與多個鰭型主動區FA分離；閘極絕緣層160，其包含保形地覆蓋多個鰭型主動區FA的表面的第一介電層162及保形地覆蓋裝置隔離層105、多個擋止件層124、第一介電層162以及多個閘極間隔件140的表面的第二介電層164；多個閘極電極170e，填充閘極空間GS的部分下部部分；以及閘極頂蓋層180，在多個閘極電極170e上填充閘極空間GS的部分上部部分。多個閘極間隔件140可覆蓋多個閘極電極170e的側表面。閘極絕緣層160的一部分可至少部分地插入於多個閘極間隔件140與多個閘極電極170e的側表面之間。在一些實施例中，第二介電層164的一部分可至少部分地插入於多個閘極間隔件140與多個閘極電極170e的側表面之間。
積體電路裝置1e可更包含藉由穿過閘極頂蓋層180電連接至多個閘極電極170e的多個第二接觸插塞194，且如圖14B中所示出，更包含藉由穿過層間絕緣層150電連接至多個源極/汲極區110的多個第一接觸插塞192。積體電路裝置1e可更包含形成於多個鰭型主動區FA的部分上的多個源極/汲極區110，所述多個鰭型主動區FA暴露於閘極絕緣層160及多個閘極電極170e的堆疊結構之間，堆疊結構的相對側表面由多個閘極間隔件140覆蓋。
在多個鰭型主動區FA上，多個閘極電極170e可在與第一水平方向（X方向）相交的第二水平方向（Y方向）上延伸。多個閘極電極170e可包含填充多個間隙空間GP的多個間隙電極部分170G。多個閘極電極170e可具有多個凹槽170Rc，所述多個凹槽170Rc在其上部中心部分處在多個擋止件層124之間及擋止件層124與閘極間隔件140之間具有凹入形狀。閘極頂蓋層180可填充多個凹槽170Rc。
在已參考圖11A至圖12B所描述的形成多個閘極電極170的製程中，多個凹槽170Rc可藉由移除位於多個擋止件層124之間的中心部分及擋止件層124與閘極間隔件140之間的中心部分處的初步閘極電極170P的部分多於位於鄰近於多個擋止件層124及閘極間隔件140的初步閘極電極170P的部分而形成。
多個擋止件層124的上部表面可位於第一豎直水平高度LV1處，且多個擋止件層124的下部表面可位於低於第一豎直水平高度LV1的第二豎直水平高度LV2處，亦即更接近基底102。多個閘極電極170e的上部表面的最上部末端/點可位於第一豎直水平高度LV1與第二豎直水平高度LV2之間，亦即，位於低於第一豎直水平高度LV1且高於第二豎直水平高度LV2的第三豎直水平高度LV3處。多個鰭型主動區FA的上部表面可位於低於第二豎直水平高度LV2的第四豎直水平高度LV4處。多個閘極電極170e的上部表面的最下部部分（例如，末端/點）可位於低於第四豎直水平高度LV4的第五水平高度LV5a處。亦即，多個凹槽170Rc可自多個擋止件層124的上部表面與下部表面之間延伸低於多個鰭型主動區FA的上部表面的豎直水平高度處的位置。
在一些實施例中，多個閘極電極170e的上部表面的最上部部分（例如，末端/點）可與包圍多個擋止件層124且覆蓋閘極間隔件140的第二介電層164接觸。在一些其他實施例中，如圖18A中所繪示的多個閘極電極170c，多個閘極電極170e的上部表面的最上部末端/點可與包圍多個擋止件層124的第二介電層164接觸。在一些其他實施例中，如圖18B中所繪示的多個閘極電極170d，多個閘極電極170e的上部表面中的每一者的最上部末端/點可與覆蓋閘極間隔件140的第二介電層164接觸。
儘管未單獨地繪示，但圖17A至圖19中所繪示的積體電路裝置1b、積體電路裝置1c、積體電路裝置1d以及積體電路裝置1e可包含圖16中所繪示的多個鰭型主動區FAa及多個間隙電極部分170Ga，而非多個鰭型主動區FA及多個間隙電極部分170G。
圖20A及圖20B為根據本發明概念的實施例的積體電路裝置2的橫截面圖。特定言之，將參考圖20A及圖20B描述具有包含奈米薄片的電晶體的積體電路裝置2，且在圖20A及圖20B中與圖14A及圖14B中相同的附圖標號標示實質上相同的部件，且可省略參考圖14A及圖14B作出的描述。
參考圖20A及圖20B，積體電路裝置2可包含：基底102，具有多個鰭型主動區FA，所述多個鰭型主動區FA由基底溝槽102T限制/限定（例如，定界），自基底102的主表面102M突出且在第一水平方向（X方向）上延伸；多個奈米薄片堆疊結構NSS，在與多個鰭型主動區FA的上部表面分離的位置處面向多個鰭型主動區FA的上部表面；多個擋止件層124，在多個奈米薄片堆疊結構NSS上方與多個鰭型主動區FA分離；閘極絕緣層160，其包含保形地覆蓋多個鰭型主動區FA的表面及多個奈米薄片堆疊結構NSS的表面的第一介電層162及保形地覆蓋裝置隔離層105、多個擋止件層124、第一介電層162以及多個閘極間隔件140的表面的第二介電層164；多個閘極電極172，填充閘極空間GS的部分下部部分；以及閘極頂蓋層180，在多個閘極電極172上填充閘極空間GS的部分上部部分。多個閘極間隔件140可覆蓋多個閘極電極172的側表面。閘極絕緣層160的一部分可至少部分插入於多個閘極間隔件140與多個閘極電極172的側表面之間。在一些實施例中，第二介電層164的一部分可至少部分地插入於多個閘極間隔件140與多個閘極電極172的側表面之間。
多個奈米薄片堆疊結構NSS中的每一者可包含在基底102上方延伸以平行於多個鰭型主動區FA的上部表面的多個奈米薄片N1、奈米薄片N2以及奈米薄片N3。構成單個奈米薄片堆疊結構NSS的多個奈米薄片N1、奈米薄片N2以及奈米薄片N3逐個地堆疊在多個鰭型主動區FA的上部表面上方。儘管本發明實施例示出單個奈米薄片堆疊結構NSS包含三個奈米薄片N1、奈米薄片N2以及奈米薄片N3的情況，但本發明概念的技術想法不限於此，且單個奈米薄片堆疊結構NSS可根據不同情況包含不同選定數目的奈米薄片。多個奈米薄片N1、奈米薄片N2以及奈米薄片N3中的每一者可具有通道區域。
積體電路裝置2可更包含藉由穿過層間絕緣層150電連接至多個源極/汲極區110的多個第一接觸插塞192，及藉由穿過閘極頂蓋層180電連接至多個閘極電極172的多個第二接觸插塞194。積體電路裝置2可更包含多個鰭型主動區FA上的多個源極/汲極區110。多個源極/汲極區110中的每一者連接至多個奈米薄片N1、奈米薄片N2以及奈米薄片N3的一個鄰近末端。
在多個鰭型主動區FA上，多個閘極電極172可在與第一水平方向（X方向）相交的第二水平方向（Y方向）上延伸。多個閘極電極172的至少一部分可在豎直方向（Z方向）上與多個奈米薄片堆疊結構NSS中的每一者重疊。多個閘極電極172可包圍構成多個奈米薄片堆疊結構NSS的多個奈米薄片N1、奈米薄片N2以及奈米薄片N3。閘極絕緣層160形成於構成多個奈米薄片堆疊結構NSS的多個奈米薄片N1、奈米薄片N2以及奈米薄片N3與多個閘極電極172之間。
多個閘極電極172中的每一者可包含覆蓋奈米薄片堆疊結構NSS的上部表面的主閘極部分172M，及連接至主閘極部分172M且形成於鰭型主動區FA與多個奈米薄片N1、奈米薄片N2以及奈米薄片N3之間的空間中，亦即在多個奈米薄片N1、奈米薄片N2以及奈米薄片N3的相應下部側處的子閘極部分172S。
在一些實施例中，多個奈米薄片N1、奈米薄片N2以及奈米薄片N3可包含單一材料。在一些實施例中，多個奈米薄片N1、奈米薄片N2以及奈米薄片N3可包含與基底102的材料相同的材料。
在一些實施例中，與源極/汲極區域110接觸的絕緣間隔件可在多個奈米薄片N1、奈米薄片N2以及奈米薄片N3之間的空間中。絕緣間隔件可在鰭型主動區FA與多個奈米薄片N1、奈米薄片N2以及奈米薄片N3中的每一者之間的空間中位於子閘極部分172S與源極/汲極區域110之間。在一些實施例中，絕緣間隔件可包含氮化矽層。絕緣間隔件可覆蓋於其間具有閘極絕緣層160的多個子閘極部分172S的至少一部分的側壁。
圖21A及圖21B分別為根據本發明概念的實施例的積體電路裝置3及積體電路裝置3a的橫截面圖。
參看圖21A，根據本發明概念的積體電路裝置3可包含：基底102，具有多個鰭型主動區FA，所述多個鰭型主動區FA受基底溝槽102T限制/限定（例如，定界），自基底102的主表面102M突出且在第一水平方向（X方向）上延伸；裝置隔離層105，填充基底溝槽102T的部分下部部分；多個擋止件層124，在多個鰭型主動區FA上方與多個鰭型主動區FA分離；閘極絕緣層160，其包含保形地覆蓋多個鰭型主動區FA的表面的第一介電層162及保形地覆蓋裝置隔離層105、多個擋止件層124、第一介電層162以及多個閘極間隔件140的表面的第二介電層164；多個閘極電極176，填充閘極空間GS的部分下部部分；以及閘極頂蓋層180，在多個閘極電極176上填充閘極空間GS的部分上部部分。多個閘極間隔件140可覆蓋多個閘極電極176的側表面。閘極絕緣層160的一部分可至少部分地插入於多個閘極間隔件140與多個閘極電極176的側表面之間。在一些實施例中，第二介電層164的一部分可至少部分地插入於多個閘極間隔件140與多個閘極電極176的側表面之間。
積體電路裝置3可更包含形成於多個鰭型主動區FA的部分上的多個源極/汲極區110，所述多個鰭型主動區FA暴露於閘極絕緣層160及多個閘極電極176的堆疊結構之間，堆疊結構的相對側表面由多個閘極間隔件140覆蓋。
在多個鰭型主動區FA上，多個閘極電極176可在與第一水平方向（X方向）相交的第二水平方向（Y方向）上延伸。多個閘極電極176中的每一者可包含電極部分170f及接觸部分174。多個閘極電極176的電極部分170f可包含填充多個間隙空間GP的多個間隙電極部分170G，且多個間隙電極部分170G可覆蓋多個鰭型主動區FA的上部表面。在已參考圖11A至圖12B所描述的形成多個閘極電極170的製程中，可藉由以下形成多個閘極電極176：在豎直方向（Z方向）上與接觸部分174重疊的初步閘極電極170P上形成接觸罩幕圖案，且接著使用接觸罩幕圖案作為蝕刻罩幕以移除初步閘極電極170P的一部分。構成多個閘極電極176中的每一者的電極部分170f及接觸部分174為初步閘極電極170P的部分且可因此整合。電極部分170f可對應於圖14A及圖14B中所繪示的閘極電極170，且接觸部分174可在電極部分170f上且為在豎直方向（Z方向）上與接觸罩幕圖案重疊的初步閘極電極170P的一部分。
積體電路裝置3可更包含如圖14B中所繪示的藉由穿過層間絕緣層150電連接至多個源極/汲極區110的多個第一接觸插塞192。多個閘極電極176的接觸部分174可執行與圖14A中所繪示的多個第二接觸插塞194的功能相同的功能。
參考圖21B，根據本發明概念的積體電路裝置3a可包含：基底102，具有多個鰭型主動區FA，所述多個鰭型主動區FA由基底溝槽102T限制/限定（例如，定界），自基底102的主表面102M突出且在第一水平方向（X方向）上延伸；裝置隔離層105，填充基底溝槽102T的部分下部部分；多個擋止件層124，在多個鰭型主動區FA上方與多個鰭型主動區FA分離；閘極絕緣層160，其包含保形地覆蓋多個鰭型主動區FA的表面的第一介電層162及保形地覆蓋裝置隔離層105、多個擋止件層124、第一介電層162以及多個閘極間隔件140的表面的第二介電層164；多個閘極電極176a，填充閘極空間GS的一部分；多個著陸墊196，配置於多個閘極電極176a上且電連接至多個閘極電極176a；以及閘極頂蓋層180，在多個閘極電極176a上填充閘極空間GS的部分上部部分。多個閘極間隔件140可覆蓋多個閘極電極176a的側表面。閘極絕緣層160的一部分可至少部分地插入於多個閘極間隔件140與多個閘極電極176a的側表面之間。在一些實施例中，第二介電層164的一部分可至少部分地插入於多個閘極間隔件140與多個閘極電極176a的側表面之間。
積體電路裝置3a可更包含形成於多個鰭型主動區FA的部分上的多個源極/汲極區110，所述多個鰭型主動區FA暴露於閘極絕緣層160與多個閘極電極176a的堆疊結構之間，堆疊結構的相對側表面由多個閘極間隔件140覆蓋。
在多個鰭型主動區FA上，多個閘極電極176a可在與第一水平方向（X方向）相交的第二水平方向（Y方向）上延伸。多個閘極電極176a中的每一者可包含電極部分170f及接觸部分174a。多個閘極電極176a的電極部分170f可包含填充多個間隙空間GP的多個間隙電極部分170G，且多個間隙電極部分170G可覆蓋多個鰭型主動區FA的上部表面。相對於多個閘極電極176a及多個著陸墊196，在已參考圖11A至12B所描述的形成多個閘極電極170的製程中，接觸罩幕圖案可形成於在豎直方向（Z方向）上與接觸部分174a重疊的初步閘極電極170P上，且接著初步閘極電極170P的一部分藉由使用接觸罩幕圖案作為蝕刻罩幕而移除。此後，可藉由以下來形成多個閘極電極176a及多個著陸墊196：移除閘極頂蓋層180的一部分及接觸罩幕圖案下方的初步閘極電極170P的一部分，且藉由用於形成多個著陸墊196的導電材料來填充自其中移除閘極頂蓋層180的部分及接觸罩幕圖案下方的初步閘極電極170P的部分的部分。構成多個閘極電極176a的電極部分170f及接觸部分174a為初步閘極電極170P的部分且可因此整合。多個閘極電極176a的接觸部分174a可具有其水平區域遠離基底102的主表面102M逐漸減小的錐形形狀，且多個著陸墊196可具有其水平區域遠離基底102的主表面102M逐漸增大的錐形形狀。
電極部分170f可對應於圖14A及圖14B中所繪示的閘極電極170，且接觸部分174a可在電極部分170f上且為在豎直方向（Z方向）上與接觸罩幕圖案重疊的初步閘極電極170P的一部分。
積體電路裝置3a可更包含如圖14B中所繪示的藉由穿過層間絕緣層150電連接至多個源極/汲極區110的多個第一接觸插塞192。多個閘極電極176a的接觸部分174a及多個著陸墊196可執行與圖14A中所繪示的多個第二接觸插塞194的功能相同的功能。
儘管本發明概念已參考其實施例進行具體繪示及描述，但應理解，可在不脫離隨附申請專利範圍的範疇的情況下對形式及細節作出各種改變。
1、1a、1b、1c、1d、1e:積體電路裝置 102:基底 102M:主表面 102T:溝槽 104:內襯層 105:裝置隔離層 106:溝槽內埋層 110:源極/汲極區 122:犧牲層 124:擋止件層 130:第一硬式罩幕圖案 132:第一罩幕圖案 134:第二罩幕圖案 136:第二硬式罩幕圖案 140:閘極間隔件 150:層間絕緣層 160:閘極絕緣層 162:第一介電層 164:第二介電層 170、170a、170b、170c、170d、170e、172、176、176a:閘極電極 170f:電極部分 170G、170Ga:間隙電極部分 170P:初步閘極電極 170R、170Ra、170Rb:凹槽 172M:主閘極部分 172S:子閘極部分 174、174a:接觸部分 180:閘極頂蓋層 192:第一接觸插塞 194:第二接觸插塞 196:著陸墊 A-A'、B-B':線 D132:虛設閘極絕緣材料層 D132P:初步虛設閘極絕緣材料層 D134:虛設閘極材料層 D134P:初步虛設閘極材料層 FA、FAa:鰭型主動區 G1:間隙距離 GP、GPa:間隙空間 GS:閘極空間 H1:間隙電極高度 LV1:第一豎直水平高度 LV2:第二豎直水平高度 LV3:第三豎直水平高度 LV4:第四豎直水平高度 LV5、LV5a:第五豎直水平高度 LV6、LV6a:第六豎直水平高度 N1、N2、N3:奈米薄片 NSS:奈米薄片堆疊結構 PM1、PM2:部分 PTX:第二間距 PTY:第一間距 T1:第一厚度 T2:第二厚度 X、Y、Z:方向
自結合隨附圖式進行的以下詳細描述將更清楚地理解本發明概念的實施例，在隨附圖式中： 圖1A、圖1B、圖2A、圖2B、圖3A、圖3B、圖4A、圖4B、圖5A、圖5B、圖6A、圖6B、圖7A、圖7B、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖12A、圖12B、圖13A以及圖13B為用於以處理順序描繪根據本發明概念的實施例的製造積體電路裝置的方法的橫截面圖，且圖14A、圖14B以及圖15為根據本發明概念的實施例的積體電路裝置1的橫截面圖。 圖16為根據本發明概念的實施例的積體電路裝置的放大橫截面圖。 圖17A及圖17B為根據本發明概念的實施例的積體電路裝置的放大橫截面圖。 圖18A及圖18B為根據本發明概念的實施例的積體電路裝置的放大橫截面圖。 圖19為根據本發明概念的實施例的積體電路裝置的放大橫截面圖。 圖20A及圖20B為根據本發明概念的實施例的積體電路裝置的橫截面圖。 圖21A及圖21B分別為根據本發明概念的實施例的積體電路裝置的橫截面圖。
1:積體電路裝置
102:基底
102M:主表面
102T:溝槽
104:內襯層
105:裝置隔離層
106:溝槽內埋層
124:擋止件層
140:閘極間隔件
150:層間絕緣層
160:閘極絕緣層
162:第一介電層
164:第二介電層
170:閘極電極
170G:間隙電極部分
180:閘極頂蓋層
194:第二接觸插塞
FA:鰭型主動區
G1:間隙距離
Gp:間隙空間
GS:閘極空間
H1:間隙電極高度
LV1:第一豎直水平高度
LV2:第二豎直水平高度
LV3:第三豎直水平高度
LV4:第四豎直水平高度
PM1:部分
T2:第二厚度
X、Y、Z:方向

Claims (19)

  1. 一種積體電路裝置，包括：鰭型主動區，自基底突出且在第一水平方向上延伸；擋止件層，位於所述鰭型主動區上方且與所述鰭型主動區間隔開；閘極電極，在正交於所述第一水平方向的第二水平方向上、在所述鰭型主動區上以及在所述鰭型主動區與所述擋止件層之間的空間中延伸；以及閘極頂蓋層，位於所述閘極電極的上部表面及所述擋止件層的上部表面上，其中所述閘極電極的所述上部表面的豎直水平高度高於所述擋止件層的下部表面。
  2. 如請求項1所述的積體電路裝置，其中所述閘極電極的所述上部表面位於低於所述擋止件層的所述上部表面的豎直水平高度處。
  3. 如請求項2所述的積體電路裝置，其中所述閘極頂蓋層位於所述擋止件層的側表面的至少一個上部部分上。
  4. 如請求項1所述的積體電路裝置，其中所述閘極電極具有凹槽，所述凹槽在所述閘極電極的所述上部表面的中心部分上具有凹入形狀。
  5. 如請求項4所述的積體電路裝置，更包括位於所述閘極電極的側表面上的閘極間隔件，其中所述閘極電極的所述上部表面在鄰近於所述擋止件層的一部分或鄰近於所述閘極間隔件的一部分處具有最上部點，且 其中所述閘極電極的所述上部表面的所述最上部點位於所述擋止件層的所述上部表面與所述擋止件層的下部表面之間。
  6. 如請求項4所述的積體電路裝置，其中所述閘極電極的所述上部表面的最下部點位於所述擋止件層的所述上部表面與所述擋止件層的下部表面之間。
  7. 如請求項4所述的積體電路裝置，其中所述閘極電極的所述上部表面的最下部點位於低於所述鰭型主動區的上部表面的豎直水平高度處。
  8. 如請求項1所述的積體電路裝置，其中所述鰭型主動區在其上部隅角部分處具有圓形形狀，且其中所述閘極電極的在所述鰭型主動區與所述擋止件層之間的所述空間中的一部分包括具有平坦上部表面及凹入下部表面的間隙電極部分。
  9. 如請求項1所述的積體電路裝置，更包括位於所述鰭型主動區與所述擋止件層之間的多個奈米薄片，其中所述閘極電極包圍所述多個奈米薄片。
  10. 一種積體電路裝置，包括：多個鰭型主動區，自基底突出；多個擋止件，位於所述多個鰭型主動區上方且與所述多個鰭型主動區間隔開；多個閘極電極，位於所述多個鰭型主動區上且位於所述多個鰭型主動區與所述多個擋止件之間；閘極絕緣層，位於所述多個閘極電極與所述多個鰭型主動區之間； 多個閘極間隔件，其間具有所述閘極絕緣層，其中所述多個閘極間隔件位於所述多個閘極電極的側表面上；以及閘極頂蓋層，位於所述多個閘極電極的上部表面、所述多個擋止件的側表面的至少上部部分以及所述多個擋止件的上部表面上，其中所述多個閘極電極的所述上部表面位於低於所述多個擋止件的所述上部表面的豎直水平高度處且具有在其中心部分具有處具有凹入形狀的多個凹槽，且所述閘極頂蓋層位於所述多個凹槽中。
  11. 如請求項10所述的積體電路裝置，其中所述多個閘極電極的所述上部表面的所述豎直水平高度高於所述多個擋止件的下部表面的豎直水平高度。
  12. 如請求項10所述的積體電路裝置，其中所述多個閘極電極的所述上部表面的與所述閘極絕緣層的包圍所述多個擋止件的第一部分接觸的第一部分的豎直水平高度不同於所述多個閘極電極的所述上部表面的與所述閘極絕緣層的所述多個閘極間隔件上的第二部分接觸的第二部分的豎直水平高度。
  13. 如請求項12所述的積體電路裝置，其中所述多個閘極電極的所述上部表面的最上部末端與所述閘極絕緣層的包圍所述多個擋止件的所述第一部分接觸。
  14. 如請求項12所述的積體電路裝置，其中所述多個閘極電極的所述上部表面的最上部末端與所述閘極絕緣層的所述多個閘極間隔件上的所述第二部分接觸。
  15. 如請求項10所述的積體電路裝置，更包括位於所述 多個凹槽中的第一凹槽上且電連接至所述第一凹槽的接觸插塞。
  16. 如請求項10所述的積體電路裝置，其中所述多個凹槽自所述多個擋止件的所述上部表面與所述多個擋止件的下部表面之間延伸至低於所述多個鰭型主動區的上部表面的豎直水平高度處的位置。
  17. 一種積體電路裝置，包括：多個鰭型主動區，自基底突出；多個擋止件，位於所述多個鰭型主動區上方且與所述多個鰭型主動區間隔開；多個閘極電極，位於所述多個鰭型主動區上、所述多個鰭型主動區與所述多個擋止件之間，且在所述多個閘極電極的上部表面中具有凹入形狀的多個凹槽，所述多個閘極電極的上部表面位於低於所述多個擋止件的上部表面且高於所述多個擋止件的下部表面的豎直水平高度處；多個閘極間隔件，位於所述多個閘極電極的側表面上；第一介電層，位於所述多個閘極電極與所述多個鰭型主動區之間；第二介電層，位於所述多個閘極電極與所述多個鰭型主動區之間的所述第一介電層上，包圍所述多個擋止件，位於所述多個閘極電極與所述多個閘極間隔件之間，且包括介電常數大於所述第一介電層的材料的介電常數的材料；以及閘極頂蓋層，位於所述多個凹槽中，位於所述多個擋止件的側表面的上部部分上，且位於所述多個擋止件的所述上部表面上。
  18. 如請求項17所述的積體電路裝置，其中所述多個擋 止件中的每一者的厚度大於所述多個擋止件的所述下部表面與所述多個鰭型主動區之間的多個間隙中的每一者。
  19. 如請求項17所述的積體電路裝置，其中所述多個擋止件包含氮化矽(SiN)、氮氧化矽(SiON)或碳氮化矽(SiCN)。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230043635A1 (en) * 2021-08-05 2023-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US12495587B2 (en) * 2022-03-10 2025-12-09 International Business Machines Corporation Self-aligned contact (SAC) in nanosheet transistors

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201810659A (zh) * 2016-06-20 2018-03-16 三星電子股份有限公司 積體電路裝置及其製造方法
US20200303500A1 (en) * 2019-03-22 2020-09-24 International Business Machines Corporation Nanosheet transistor with fully isolated source and drain regions and spacer pinch off

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2895835B1 (fr) 2005-12-30 2008-05-09 Commissariat Energie Atomique Realisation sur une structure de canal a plusieurs branches d'une grille de transistor et de moyens pour isoler cette grille des regions de source et de drain
US8436404B2 (en) 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8871575B2 (en) 2011-10-31 2014-10-28 United Microelectronics Corp. Method of fabricating field effect transistor with fin structure
US8735869B2 (en) 2012-09-27 2014-05-27 Intel Corporation Strained gate-all-around semiconductor devices formed on globally or locally isolated substrates
US10332986B2 (en) 2016-08-22 2019-06-25 International Business Machines Corporation Formation of inner spacer on nanosheet MOSFET
US10192867B1 (en) 2018-02-05 2019-01-29 Globalfoundries Inc. Complementary FETs with wrap around contacts and method of forming same
US10615256B2 (en) 2018-06-27 2020-04-07 International Business Machines Corporation Nanosheet transistor gate structure having reduced parasitic capacitance
US10608083B2 (en) 2018-08-31 2020-03-31 International Business Machines Corporation Non-planar field effect transistor devices with low-resistance metallic gate structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201810659A (zh) * 2016-06-20 2018-03-16 三星電子股份有限公司 積體電路裝置及其製造方法
US20200303500A1 (en) * 2019-03-22 2020-09-24 International Business Machines Corporation Nanosheet transistor with fully isolated source and drain regions and spacer pinch off

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