TWI866925B - 用於三維ics和可配置asics的奈米製造和設計技術 - Google Patents

Abstract

本發明技術之各種實施例提供藉由奈米精度取放裝配實現的超高密度異質整合。舉例而言，一些實施例提供利用預製區塊(PFB)之模組化裝配技術的整合。此等PFB可形成於一或多個源晶圓上。接著，使用取放技術，該等PFB可選擇性地配置在一目的地晶圓上，由此允許高效率地形成奈米尺度對準之3D堆疊積體電路(N3-SI)及微尺度模組化裝配ASIC(M2A2)。一些實施例包括用於使用取放裝配建構構造半導體裝置之系統及技術，該等裝置任意地大於26 x 33mm之標準光微影場大小。

Description

用於三維ICS和可配置ASICS的奈米製造和設計技術

本申請案主張2018年9月6日申請之美國臨時申請案第62/727,886號及2019年8月8日申請之美國臨時申請案第62/884,524號之優先權，該等兩個申請案係出於所有目的以其全文引用之方式併入本文中。

本發明之各種實施例大體上係關於積體電路之奈米結構和設計。更確切地，本發明技術之一些實施例係關於用於先進半導體裝置的奈米尺度對準之3D堆疊積體電路(N3-SI)及微尺度模組化裝配ASIC(M2A2)技術。

僅僅70年前，廉價且無處不在的可用高效能電腦還被視為妄想。快速且協調之電晶體縮放係當今之成本效益、高效能計算裝置的主要原因。在過去50年的大部分時間裡，電晶體縮放已足夠一致以編寫成定律-莫耳定律。然而，縮放之未來進步面對若干艱難的挑戰，最近的挑戰係關於以經濟上可行之方式使用光微影來圖案化次20nm(半間距)特徵。

儘管個別電晶體當今常規地在次20nm尺度下製造，但越來越明顯地，底部處之空間正在快速地縮水；計算之進步不再可取決於經由電晶體之習知縮放達成的效能增益。存在若干挑戰，包括實體挑戰、材料挑戰、電熱挑戰、工藝挑戰、經濟挑戰以及其他挑戰。

舉例而言，實體挑戰由於電晶體在穿隧上變得較小而出現，且漏電流由於不利地影響CMOS裝置之效能及功能性的信號電流之一小部分增大。材料挑戰由於特徵大小因用途縮水而出現，目前所使用之介電質及接線材料不再可提供可靠之絕緣及導電。電熱挑戰由於電晶體供應電壓在縮放上不如電晶體大小快速而出現。因而，電晶體中之功率密度不斷增大。此形成功率消耗技術之挑戰。工藝挑戰之實例包括但不限於圖案化需要使用193 nm浸沒工具之複雜多次圖案化的次20 nm特徵，或至有問題EUV曝光工具之開關。

此等因素中之每一者引起生產及測試之成本的顯著增加，但在功能性及效能上並無相當的增加。此壓低半導體製造商之利潤，從而最終減小積極縮放之誘因。

描述用於積體電路之奈米結構和設計的系統及方法。更確切地，本發明技術之一些實施例係關於用於先進半導體裝置的奈米尺度對準之3D堆疊積體電路(N3-SI)及微尺度模組化裝配ASIC (M2A2)技術。一些實施例提供一種用於製造具有大於一所要大小(例如，900 mm² ）之晶粒大小之半導體裝置的方法。該方法可包括提供第一類型之源晶圓，該等源晶圓含有分割成許多預製區塊(pre-fabricated block；PFB)之高解析度電路元件。在一些實施例中，每一PFB在大小上最大為900 mm² 。亦可提供第二類型之源晶圓。該第二類型之源晶圓可含有分割成許多PFB之較低解析度電路元件。

在一些實施例中，該第二類型之源晶圓上之每一PFB在大小上最大可為1500 mm² 。可將來自該第一類型之源晶圓之PFB裝配至產品基板上，繼而將來自該第二類型之源晶圓之PFB裝配至先前已裝配的PFB上。因而，高解析度PFB及低解析度PFB之完全裝配群組可在功能上等效於單片建構之SoC，但在大小上任意地大於900 mm² 。在一些實施例中，該等高解析度PFB與該等低解析度PFB之間的重疊精度可優於100 nm、50 nm、25 nm或某一其他解析度。

根據各種實施例，該第一類型之源晶圓及/或該第二類型之源晶圓具有多個種類之PFB。在一些實施例中，該等PFB可小於10 μm厚、1 μm厚、100 nm厚或更小。在一些實施例中，該等低解析度PFB可僅含有金屬層，且被稱為定製金屬晶粒(custom-metal die；CMD)。在一些實施例中可使用上蓋物組合件以自該等第一及第二源晶圓取放PFB。該上蓋物組合件可具有一或多個連接或未連接之子上蓋物。在一些實施例中，覆蓋控制架構可用於將PFB中之畸變控制至奈米尺度。該上蓋物組合件及/或該等子上蓋物可具有供犧牲層蝕刻劑用於原位蝕刻PFB拴繩之佈線。該上蓋物組合件及/或該等子上蓋物可具有用於真空拾取之氣流佈線。

在一些實施例中，可關於晶圓厚之PFB實施取放裝配。舉例而言，該取放裝配可經配置以：提供透明的熱機械穩定之基板；使用黏合劑將該含PFB之源晶圓附接至該透明的熱機械穩定之基板；將源晶圓切塊成PFB；及使用奈米精度之取放裝配製程將PFB自該透明基板取放至該產品基板上。

一些實施例可測試該等源晶圓上之該等PFB以識別已知合格之PFB以用於裝配。舉例而言，在一些實施例中，該測試可藉由功能性及連接性檢查來判定已知合格之PFB。此可例如利用來自該第一類型之源晶圓及該第二類型之源晶圓之該等PFB的內部、周邊或外部之區域來進行。可藉由測試該等PFB之選擇部分及使用統計模型進行外插來推斷一整體PFB之優良性。

一些實施例提供一種用於在半導體裝置之製造期間確保硬體安全之方法。在一些實施例中，可提供第一類型之源晶圓，該等源晶圓含有分割成許多預製區塊(prefabricated block；PFB)之高解析度電路元件。該第一類型之源晶圓可在一或多個受信任或不受信任設施處製造。一些實施例可使用第二類型之源晶圓，該等源晶圓含有分割成許多PFB之較低解析度電路元件。該第二類型之源晶圓可在一或多個受信任或不受信任設施處製造。可將來自該第一類型之該等源晶圓之PFB裝配至產品基板上。接著，可將來自該第二類型之源晶圓之PFB裝配至先前裝配的PFB上。此舉可形成在功能上等效於單片建構之SoC的高解析度PFB及低解析度PFB之完全裝配群組。在一些實施例中，該裝配可在受信任設施處執行。

一些實施例包括一種用於製造一半導體裝置之方法。可提供一或多個源晶圓。該等源晶圓可具有預製區塊(prefabricated block；PFB)之網格及犧牲層，可蝕刻除去該犧牲層以自該一或多個源晶圓中之每一者的主體釋放該等PFB。可應用拴繩蝕刻以在該等PFB下形成拴繩。可施加蝕刻劑以溶解該拴繩，從而將單一源晶圓上之全部該等PFB釋放至PFB夾盤。可自該PFB夾盤拾取該等PFB中之一或多個，且使用奈米精度對準技術將該等PFB中之一或多個置放在產品晶圓上。接著可將該等PFB結合至該產品晶圓。

在一些實施例中，可提供源晶圓，該源晶圓具有預製區塊(prefabricated block；PFB)之網格及犧牲層，可蝕刻除去該犧牲層以自該晶圓之主體釋放該等PFB。該犧牲層可自具有例如使用磊晶生長製程生長的摻雜位準及/或類型不同之兩個或更多層之基板建構。可應用拴繩蝕刻以在該等PFB下形成拴繩。可使用蝕刻劑以溶解該拴繩，從而將單一源晶圓上之全部該等PFB釋放至PFB夾盤。可自該PFB夾盤個別地挑選該等PFB中之一或多個，且使用奈米精度對準技術將該等PFB中之一或多個置放在產品晶圓上。接著可將該等PFB結合至該產品晶圓。

在一些實施例中，可使用具有預製區塊(prefabricated block；PFB)之網格之源晶圓。在一些實施例中，該源晶圓不具有犧牲層，且可與一多孔性排斥場一起應用多孔性建立製程，以在該源晶圓中形成內埋犧牲層。可應用拴繩蝕刻以在該等PFB下在該內埋犧牲層中形成拴繩。接著可使用蝕刻劑以溶解該拴繩，從而將單一源晶圓上之全部該等PFB釋放至PFB夾盤；可自該PFB夾盤挑選(例如，個別地)該等PFB中之一或多個，且使用奈米精度對準技術將該等PFB中之一或多個置放在產品晶圓上。接著可將該等PFB結合至該產品晶圓。

在一些實施例中，可使用具有預製區塊(prefabricated block；PFB)之網格的源晶圓之第一集合及各自具有定製金屬晶粒(custom metal die；CMD)之網格的源晶圓之第二集合來製造半導體裝置。可將來自該第二集合之該等CMD裝配在來自源晶圓之該第一集合的該等PFB上。因而，該第一集合之源晶圓可充當產品晶圓。

在一些實施例中，可提供或形成含有預製區塊(prefabricated block；PFB)之網格的一或多個源晶圓。接著，可在兩個或更多層中將該等PFB裝配至產品晶圓上。在一些實施例中，第二、第三或後續層中之該等PFB僅含有金屬結構。

本發明之實施例亦包括含有指令之集合的電腦可讀儲存媒體，該等指令使一或多個處理器執行本文中所描述的該等方法、該等方法之變形及其他操作。

一些實施例提供一種用於製造半導體裝置之系統。該系統可包括蝕刻腔室、奈米精度取放裝配單元、儲存單元、轉移臂及/或其他組件(例如，處理、測試單元等)。該儲存單元在其中可儲存複數個源晶圓及產品晶圓。在一些實施例中，該複數個源晶圓可包括第一類型及第二類型之源晶圓，每一源晶圓具有不同的預製區塊。該轉移臂可經配置以將該等源晶圓中之一或多個轉移至應用拴繩蝕刻之該蝕刻腔室。該轉移臂亦可在該拴繩蝕刻完成後將該一或多個源晶圓自該蝕刻腔室轉移至該奈米精度取放裝配單元。該奈米精度取放裝配單元可將來自該一或多個源晶圓之預製區塊(pre-fabricated block；PFB)裝配至產品基板。在一些實施例中，該系統可為迷你晶圓廠之部分。該迷你晶圓廠可進一步包括：一或多個測試單元，該一或多個測試單元用於測試該複數個源晶圓中之已知合格晶粒；及/或一或多個化學機械拋光(chemical mechanical polishing；CMP)單元，該一或多個CMP單元用於拋光該複數個源晶圓之頂部。

儘管揭示了多個實施例，但熟習此項技術者將自展示且描述本發明之說明性實施例的以下詳細描述顯而易見本發明之另外其他實施例。如將認識到，本發明能夠在各種態樣中作出修改，而完全不背離本發明之範疇。因此，圖式及詳細描述應被視為本質上係說明性的，而非限制性的。

本發明之各種實施例大體上係關於積體電路之奈米結構和設計。更確切地，本發明技術之一些實施例係關於用於先進半導體裝置的奈米尺度對準之3D堆疊積體電路(N3-SI)及微尺度模組化裝配ASIC (M2A2)技術。半導體裝置之習知整合架構由製造於高品質矽上之單一電晶體層及以階層方式連接電晶體的導電線之多個層構成。裝置在歷史上限於此架構，亦即，單一的緻密包裝電晶體層，而非異質整合之電晶體層的若干堆疊，此係因為與在先前製造之層上生長高品質晶體矽有關之挑戰。

然而，尺度挑戰最終朝向異質整合方案推動產業。正在開發方法之連續體，從封裝及結合墊層級整合至個別電晶體之層級的順序單片整合變化。本發明技術之各種實施例提供藉由奈米精度取放裝配實現的超高密度異質整合。舉例而言，一些實施例提供利用預製區塊(prefabricated block；PFB)之模組化裝配技術的整合。此等PFB可形成於一或多個源晶圓上。接著，使用取放技術，該等PFB可選擇性地佈置在一目的地晶圓上，由此允許高效率地形成N3SI及M2A2。一些實施例包括用於使用取放裝配建構構造半導體裝置之系統及技術，該等裝置任意地大於26 x 33 mm之標準光微影場大小。

儘管縮放係半導體產業之中心問題，但存在亦可使用在此研究之該等方法解決的其他問題。硬體安全係一個此類問題。針對裝置自初始設計至大規模製造及部署而言，需要跨許多組織及國家邊界共用敏感的智慧財產。利用資訊之相關片段，供應鏈中之不受信任成員可潛在地仿製原始設計，及/或將惡意組件插入裝置中。

據估計，半導體產業每年由於IP侵權損失多達$40億美元，且每年由於偽造IC損失估計$1690億(偽造IC包括回收、批註、篡改及過度生產之IC)。本發明技術之各種實施例提供一分離製造方法以作為硬體安全問題之解決方法。此方法可涉及在先進且可能不受信任之晶圓代工廠製造電路之高解析度前端部分，而較低解析度電路製造在受信任(可能係區域或內部)但不太先進之晶圓代工廠發生。因而，一些實施例考慮到硬體安全有保證的半導體裝置之建構，即使該等裝置之部分係在不受信任設施處製造。

另外，一些實施例提供針對以上應用之相關電路設計方法。一些實施例亦包括用以將塊狀矽源晶圓變換成含有內埋犧牲層之源晶圓以用於取放裝配的系統及方法。另外，實現奈米精度裝配之方法係經由在取放裝配期間的奈米尺度氣流模型化。半導體製造設施-迷你晶圓廠之概念，迷你晶圓廠具有明顯小於習知大規模晶圓廠之佔地面積及資金要求，但可與大規模晶圓廠一起使用以用於由未必專攻半導體製造的實體/公司製造定製半導體裝置。

本發明技術之各種實施例為製造系統及組件提供廣泛範圍之技術效應、優點及/或改良。舉例而言，各種實施例包括以下技術效應、優點及/或改良中之一或多者：1)實現需要電路元件之奈米精度裝配的許多應用(例如，諸如3D積體電路、具有超微影形狀因數之晶粒、硬體安全及高混合低體積ASIC等的應用)；2)藉由利用多種技術達成之奈米精度裝配，該等技術包括用以在塊狀矽源晶圓內部產生內埋犧牲層的新穎製程；3)奈米尺度氣流感知上蓋物設計之使用，該等設計在維持微影精度的同時自源晶圓挑選電路元件以建立奈米精度裝配；4)空氣中重疊校正方法之整合，該方法另外利用基於波紋之對準度量衡，以達成電路元件至產品晶圓上之奈米精度置放，以建立藉由利用多種技術達成之奈米精度裝配；及/或5)用於高混合低體積ASIC之新穎電路設計(EDA)方案。一些實施例可包括如本文中所論述之其他技術效應、優點及/或改良。

在以下描述中，出於解釋之目的，陳述眾多特定細節以便提供對本發明技術之實施例的透徹理解。然而，熟習此項技術者將顯而易見，可在不具有此等特定細節中之一些的情況下實踐本發明技術之實施例。

此處引入之該等技術可具體化為專用硬體(例如，電路)、利用軟體及/或韌體恰當地程式化的可程式化電路或專用電路與可程式化電路之組合。因此，實施例可包括一機器可讀媒體，該機器可讀媒體上儲存有可用以將電腦(或其他電子裝置)程式化以執行製程的指令。該機器可讀媒體可包括，但不限於，軟式磁碟、光碟、壓縮光碟唯讀記憶體(compact disc read-only memory；CD-ROM)、磁光碟、ROM、隨機存取記憶體(random access memory；RAM)、可抹除可程式化唯讀記憶體(erasable programmable read-only memory；EPROM)、電可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memory；EEPROM)、磁性或光學卡、快閃記憶體，或適合儲存電子指令的其他類型之媒體/機器可讀媒體。

片語「在一些實施例中」、「根據一些實施例」、「在所示之實施例中」、「在其他實施例中」及其類似者通常意味著在該片語之後的特定特徵、結構或特性包括在本發明技術之至少一個實施方式中，且可包括在多於一個的實施方式中。另外，此等片語未必參考相同實施例或不同實施例。

本發明技術之各種實施例係關於用於使用奈米精度取放裝配技術來製造3D IC及微尺度模組化裝配ASIC (M2A2)之系統及方法。根據各種實施例的用於裝配3D IC及用於M2A2之一般取放序列分別展示於第1圖及第2圖中。

第1圖圖示可在本發明技術之各種實施例中使用的用於裝配3D IC之取放序列100之一實例。如第1圖中所圖示，多個不同的源晶圓110A至110N可包括多種2D晶粒，該等2D晶粒可使用取放製程120裝配以形成3D IC 130。第1圖中所示之3D IC製程之各種實施例可經配置，使得裝配可以面對面(F2F)、面對背(F2B)、背對面(B2F)或背對背(B2B)方式發生。稍後可例如使用矽穿孔(TSV)連接B2F、F2B及B2B堆疊式3D IC。可使用如展示3D IC 130之放大部分的表示法140中所圖示之層間介層孔(ILV)連接F2F堆疊之3D IC。

第2圖圖示可在本發明技術之一些實施例中使用的用於微尺度模組化裝配ASIC (M2A2)之取放序列200之一實例。如第2圖所示之實施例中所示出，可包括各自含有不同預製區塊(prefabricated block；PFB)之多個源晶圓210A至210N。根據各種實施例，源晶圓210A至210N可包括在一犧牲層(例如，內埋氧化物層)上方的複數個PFB。此情況在源晶圓210N之橫截面215中圖示。

取放上蓋物可設計成具有可程式化拾取位置，該等位置允許取放製程220拾取源晶圓且將一或多個PFB自該源晶圓轉移至產品基板以形成一定製的裝配ASIC 230。如在展示ASIC 230之一部分235之放大橫截面視圖之表示法240中所見，不同的PFB 250可按照一所要次序並排地置放在產品基板260上。

對於任何一般取放裝配序列，誤差可在各種中間步驟期間產生，所有誤差可能由最終重疊誤差引起。表I提供此等誤差源之概述。

	表I 取放裝配期間之重疊誤差源
	誤差源	向量命名*	子分量
1	在源晶圓之製造期間的登記誤差
2	在拾取及置放步驟期間側上蓋物與2D晶粒之間的黏滑行為
3	在拾取及置放步驟期間的由2D晶粒、上蓋物及基板之間的熱失配引起的重疊誤差(關於溫度及/或熱膨脹係數)。
4	在拾取及置放步驟期間的由2D晶粒與基板之間的形貌失配引起的重疊誤差
5	黏合劑固化期間的黏彈性潛變
6	永久附接步驟期間的畸變

*2D晶粒中之對準點處的誤差之向量 **RB=剛體分量，nRB=非剛體分量

各種實施例提供多種技術以減少及/或消除以上的重疊誤差源。為了簡便起見，後續章節中所描述之該等重疊控制技術可被稱為「重疊控制架構」。除非另有規定，否則所揭示之該等方法可應用於本文中所研究之應用中的任一者。基於 J-FIL 步進機之機器設計

本發明技術之各種實施例提供整合來自奈米印記微影步進機之設計要素之一般取放工具的新設計。第3圖並排地展示一般取放裝配序列300及奈米印記微影序列350，從而圖示該等序列之間的平行。舉例而言，NIL/J-FIL使用玻璃模板，而本發明技術之一些實施例整合使用真空上蓋物之取放步進機。在一些實施例中，該取放步進機基本上可為經修改以具有真空線路之NIL模板。NIL/J-FIL使用UV可固化抗蝕劑。本發明技術之一些實施例可整合可使用UV可固化液體之取放步進機。此UV可固化液體在配方上類似於UV可固化抗蝕劑。NIL/J-FIL使用基於莫耳之重疊度量衡，及基於MSCS之重疊校正。在各種實施例中，取放步進機中之重疊度量衡亦可使用基於莫耳之度量衡進行。在UV曝光之後，NIL/J-FIL包括分離步驟，其中應注意，不要損壞固化之抗蝕劑。本發明技術之各種實施例中所使用的取放步進機可使用類似控制之分離以自2D晶粒之源基板拾取該等2D晶粒。

第4圖展示沿著奈米印記步進機之線路模型化的取放步進機400。在第4圖所示之實施例中，步進機400可包括z形頭組合件410。z形頭組合件410可具有以下特徵中之一或多個：移動z軸線、線內重疊度量衡、上蓋物夾盤及真空與蝕刻劑佈線。z形頭組合件410可以可移動方式安裝在花崗岩底座430上之花崗岩橋420上。源晶圓440及產品晶圓450可定位在晶圓夾盤組合件460上，從而允許由位於z形頭組合件410上的上蓋物470進行取放。一些實施例可包括運動狀態480，在運動狀態下，源基板及產品基板兩者安裝在同一支架上。

步進機400之各種實施例可具有一或多個晶圓載台，該一或多個晶圓載台可為空氣軸承載台、滾珠軸承載台或能夠產生具有奈米精度之平面運動，同時能夠在不損失精度的情況下容忍法線方向上之力的載台之任何其他變體/組合。第5A圖至第5B圖圖示在一些實施例中可使用之晶圓載台配置之實例。在第5A圖中，展示了在同一支架上具有源晶圓及產品晶圓兩者的單一載台。在第5A圖中，源晶圓及產品晶圓510(及夾盤組合件)可包括在單一載台支架中。該等夾盤組合件可共用其(X,Y)自由度，但可具有獨立θ及更高階致動。在單一載台之情況下，該載台可具有許多夾盤以固持多種源晶圓及產品晶圓(第5A圖)。

第5B圖圖示具有多T形配置載台之實施例。在一多T形配置中，源晶圓及產品晶圓520(及夾盤組件件)可以字母「T」之形狀定位(例如，具有三個夾盤組合件之頂部列，其中單一夾盤組合件直接定位在下方)。在此等實施例中，可針對晶圓520中之每一者獨立地控制(X, Y,θ)自由度。在一些實施例中，可獨立地控制額外的較高自由度。因而，步進機400可具有多個獨立移動之載台，每一載台具有其自身的單一夾盤或多個夾盤(第5B圖)。

該等晶圓夾盤可具有嵌入於該等晶圓夾盤內之熱致動器單元(加熱/冷卻元件)。此夾盤之一實例設計展示於第6圖中。控制多個熱致動器所需的額外數目個電線及組件可與一機載多工器一起容納在載台支架上之組合件中，以減少穿過載台線軌道的接線連接件之數目。該等熱致動器不僅可用於將夾盤維持在一所要恆溫下，而且可用於故意地改變熱剖面以獲得如加熱冷卻元件610中所圖示之特定畸變剖面。在第6圖之底部處的夾盤之橫截面視圖中，可看到將該等加熱元件隔開的散熱片620。出於所有目的以全文引用之方式併入的以下參考描述此種特徵：Ajay, Paras等人之「印記微影術中之多場次5 nm重疊(Multifield sub-5 nm overlay in imprint lithography)」，Journal of Vacuum Science & Technology B, Nanotechnology and Microelectronics: Materials, Processing, Measurement, and Phenomena 34.6 (2016): 061605。

根據各種實施例，該等晶圓夾盤可由諸如氧化鋁及透明SiC之透明材料(在相關光譜中)製成，以允許自底部的度量衡及黏合劑液體固化。第7圖係可在本發明技術之一或多個實施例中使用的形貌受控之熱致動晶圓夾盤之一實例。在第7圖中所圖示之實施例中，晶圓夾盤700可進一步具有嵌入式z致動器(基於壓電、音圈等)之陣列，以在取放步驟期間改變晶圓之形貌。在第7圖中，展示了仰視圖710以及沿著線AA之橫截面圖720。

晶圓夾盤700可包括形貌控制元件730。如橫截面圖720中所圖示，此等元件中之每一者可包括熱致動器740、薄的頂部區段750、夾在熱致動器740之間的形貌控制元件730以及厚的底部區段760。因而，晶圓夾盤700可在接腳表面770處設定所要形貌。舉例而言，在一些實施例中，形貌誤差(以及面內畸變)可使用在晶圓上圖案化之頻擾波紋對準標記以線內方式感測。上蓋物-基板形貌匹配在取放裝配中比NIL更重要，此係因為，在拾取步驟期間，若2D晶粒/PFB在不同瞬間與上蓋物接觸，如同在上蓋物-基板形貌不十分匹配的情況下一樣，則將形成犧牲拴繩之永久斷裂將發生的局部區域，從而增大重疊損失之可能性。另外，在置放步驟期間，用以校正由形貌失配(或同樣地，其他來源)引起之重疊誤差的液體中對準之範圍減小，此係因為2D晶粒/PFB係在與NIL模板相比明顯較小的區域上方固持至上蓋物(此引起滑動之摩擦阻力減小)。為了減少以上可能事件，各種實施例「在空氣中」校正形貌及重疊誤差兩者。上蓋物設計

本發明技術之各種實施例包括針對基於NIL熔融矽石模板的上蓋物之設計。第8圖係可在本發明技術之各種實施例中使用的用於2D晶粒拾取的基於NIL模板之上蓋物之一實例。第9圖係可在本發明技術之一些實施例中使用的用於PFB拾取的基於NIL模板之上蓋物之一實例。熔融矽石具有低熱膨脹係數，此使熔融矽石適合作為取放裝配期間的熱穩定基板。熔融矽石亦可對可見光、UV及近IR光譜透明，此准許度量衡及抗蝕劑/黏合劑固化期間之光透射。與諸如SiC及氧化鋁之其他硬基板相比，熔融矽石亦相對容易加工。用於NIL之熔融矽石模板在市場上可買到。除非另有規定，否則在本揭示中將主要研究兩種方法：基於蒸汽HF之解除定位及基於拴繩斷裂之解除定位。然而，本發明技術之其他實施例可使用不同技術。 表II 基於蒸汽HF對比基於拴繩斷裂之解除定位

	基於蒸汽HF之解除定位	基於拴繩斷裂之解除定位
1 所需之拾取力量值	低	高(可藉由減小拴繩頸部尺寸及稀疏拴繩分佈來減小)
2 拾取時間	幾分鐘(取決於拴繩頸部尺寸、HF蝕刻速率、腔室密封時間及沖洗時間	幾秒

該上蓋物組合件可具有單一上蓋物或多個連接或未連接之子上蓋物。繼續上蓋物之可能設計選擇，一種可能的漸近情況係具有用於幾千個可能挑選之PFB的幾千個可個別致動之子上蓋物的上蓋物組合件。

第10圖係可在本發明技術之一或多個實施例中使用的大規模平行上蓋物設計1000之一實例。如第10圖所示之實施例中所圖示，該系統可包括全域z致動軸線1010、熱致動器1020、上蓋物夾盤1030(例如，具有全域氣流及/或蝕刻劑佈線)、大規模平行上蓋物組合件1040以及磁致動器1050。在一些實施例中，全域z致動軸線1010可為音圈致動器、壓電致動器等。

在一些實施例中，每一子上蓋物1060可使用致動器1080 (例如，微尺度壓電元件)致動。全域上蓋物組合件1040及/或子上蓋物1060可附接熱致動器1020，以將上蓋物保持在固定溫度下，或替代地，例如與晶圓熱致動器一起主動地改變上蓋物之溫度以用於畸變控制。該等上蓋物可另外使用磁致動器1050設置以用受控方式使上蓋物畸變以實現重疊校正。每一子上蓋物組合件可具有佈線1070以供犧牲層蝕刻劑原位蝕刻PFB/2D晶粒，以及用於真空拾取之氣流佈線。

第11圖係可在本發明技術之各種實施例中使用的多區上蓋物夾盤1100之一實例。第11圖中所圖示的上蓋物夾盤之實施例可具有多個區帶1110，以在多層上蓋物組合件1130內提供一全域氣流源及多個蝕刻劑路線1120。在一些實施例中，為了保護工具免於腐蝕性蝕刻劑，氣體路線可塗佈具有鐵氟龍(Teflon)、氧化鋁或某一其他惰性材料。另外，為了進一步確保防漏及或防腐蝕，全域氣流可被引導離開工具中之關鍵部分，隨後進入廢料出口。另外，可建立氣幕以進一步阻止任何洩漏之蝕刻的散佈。

為了將氣態蝕刻劑約束在原位蝕刻腔內部，可使用由例如鐵氟龍製成之o形環以密封該腔室。由於基於蒸汽HF之解除定位中的意圖僅為儘可能快地分離2D晶粒，而非蝕刻之瞬時速率均勻性，因此蒸汽HF蝕刻可在升高溫度下使用上蓋物上之熱致動器及晶圓夾盤及/或在蒸汽HF進入蝕刻腔室中之前將蒸汽HF本身加熱進行。

由熔融矽石製成之上蓋物中的上蓋物真空孔可使用電腦數值控制(CNC)加工、雷射加工或多種其他材料移除技術製造。第8圖及第9圖中所示之接腳可使用諸如緩衝氧化物蝕刻、蒸汽HF蝕刻等之化學蝕刻技術製造。異質材料裝配

本發明技術之各種實施例可在取放裝配中使用由諸如GaAs、InP等的非矽半導體材料製成之2D晶粒/PFB。用於由GaAs、InP等製成之2D晶粒/PFB之取放的一個可能方法係具有一合適內埋犧牲層，可選擇性地蝕刻除去該犧牲層，較佳使用氣態蝕刻劑。此等PFB之囊封層可由諸如PTFE、聚對苯二甲、自旋碳等之材料構成，該等材料能抗蒸汽蝕刻劑。第12圖係可在本發明技術之一些實施例中使用的用於取放之非矽源晶圓1200之一實例。在第12圖中所圖示之實施例中，非矽源晶圓1200可包括裝置層1210、犧牲層1220及主體層1230。多個群組先前已利用此晶圓。參見表III以獲得關於此等努力之概述。 表III III至V犧牲層及蝕刻劑選擇

	材料(裝置及主體)	犧牲層	蝕刻劑
1	GaAs	AlAs、InAlP	HCl
2	GaN	ZnO	HCl
3	In As	AlSb	HF
4	InP	InGaAs、InAIAs	FeCl3:H2O

M2A2 成本分攤範例

一些實施例可將單獨源晶圓用於個別PFB。然而，情況未必必須如此。單一源晶圓有可能具有多個種類之PFB。第13圖根據本發明技術之一或多個實施例圖示在每一晶圓場1320中含有全部PFB 1310A至1310C之源晶圓1300之一實例。其他實施例可在源晶圓上包括更多或更少類型之PFB。當設計需要之每個PFB存在於單一晶圓上時，將僅需要製造一個高花費遮罩，且可達成最大遮罩成本攤銷。M2A2 範例： PFB 裝配 + 定製金屬晶粒 (CMD)

儘管在一些實施例中，一旦PFB層經裝配，即可將晶圓發送回至晶圓廠以進行後續金屬化。對於許多情形/應用，此處理可能並非首選。舉例而言，金屬化晶圓廠可不接受已使用諸如取放裝配器的非標準設備處理之晶圓。對於安全性受關注之應用(例如，防護應用)且在高競爭性領域(例如，新興之機器學習應用)中，設計者可能不願意晶圓返回至第三方金屬化晶圓廠中，但可能不具有擁有個人晶圓廠之資源。

作為以上問題之一個可能解決方法，可將金屬化結構本身製造成具有內埋犧牲層之晶圓上的2D晶粒-定製金屬晶粒(Custom Metal Die；CMD)，且取放在PFB層上。以此方式，取放裝配步驟現在可為整個電路製造製程中之最後步驟。應注意，PFB及CMD製造可在單獨晶圓廠處執行。此在設計者具有不同於PFB晶圓廠的用於CMD之較佳晶圓廠的情況下可能有價值。

第14圖係根據本發明技術之各種實施例的用於裝配製造於SOI晶圓上之CMD之序列1400之一實例。如第14圖中所圖示，具有裝配之PFB層的產品晶圓1410可與SoI晶圓1430上之CMD 1420一起使用。請注意，金屬大小(及間距)可隨層數目1440增大而減小。此允許正確金屬間距在CMD倒裝後面對PFB。如第14圖中所圖示，該製程可包括多種步驟，諸如穿孔蝕刻1450、囊封1460、拴繩形成1470，且取放1480(倒裝或不倒裝)可使用在D1、D2及本揭示中先前已描述之製程執行。另外，在第14圖所示之實施例中，通孔將必須穿過倒裝CMD中之薄矽層鑽出以接近用於電路封裝之焊料凸塊1460。

第15圖係根據本發明技術之一些實施例的用於裝配製造於Si晶圓上之CMD的序列1500之一實例。在第15圖中所圖示之實施例中，可提供具有裝配之PFB層的產品晶圓1510，同時可在Si晶圓1520上形成CMD。首先，可在Si晶圓1520上形成氧化物層1530，隨後在製造金屬層以形成CMD 1550之前，用囊封層1540囊封該氧化物層。在一些實施例中，可形成第二封裝層1555以覆蓋CMD 1550。接著，穿孔蝕刻1560、拴繩形成1565及取放1570(倒裝或不倒裝)。在第15圖中所圖示之實施例中，在Si上之氧化物層沉積可使用諸如化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)等之標準半導體製程達成。原位灰化1575可使用工具中氧電漿腔室達成。灰化製程可定時，使得灰化在通常比囊封層2厚之囊封層1被蝕刻去除後即停止。

請注意，在第15圖中之序列中，囊封層相當厚。此係為了在取放期間為氧化物層提供額外的機械支撐。囊封層材料應能抗犧牲層蝕刻劑，與標準半導體製程相容，且在取放已進行後容易蝕刻(較佳利用氣態蝕刻劑)。此允許至用於封裝之焊料凸塊的直接連接1580表IV提供可能選擇之列表。 表IV 囊封層材料選擇

	材料	對囊封層#較佳	vHF中之蝕刻速率(nm/分鐘)	用於vHF後剝離之蝕刻劑
1	聚對苯二甲	1	〜0	O2 電漿
2	聚醯亞胺(自旋)	1	〜0	O2 電漿
3	多晶矽	2	〜0	XeF2 (定時)
4	Al	2	〜0	KOH
5	Al2 O3	2	〜0	KOH

M2A2/3D IC 範例： 晶圓厚之 PFB/CMD/2D 晶粒的裝配

儘管一些實施例可利用犧牲層(參見例如第12圖中之1220)以促進PFB/CMD/2D晶粒與主體基板之分離，但此配置在多種應用中可能並非較佳的。舉例而言，在具有內埋犧牲層之此等晶圓不可獲得及/或與晶圓廠中之標準製程不相容的情況下，此等配置可能並非較佳的。作為以上問題之解決方法，可實施關於晶圓厚之2D晶粒/PFB的取放。2D晶粒/PFB基板依舊可為Si、GaN、GaAs，或多種其他材料。

第16圖展示序列1600，在該序列中，首先使用UV解除定位黏合劑將源晶圓結合至透明且導熱之載體基板上。可用囊封層3 1620塗佈源晶圓1610(例如，規則Si晶圓上之2D晶粒/PFB)。在一些實施例中，囊封可在結合步驟之前進行，以保護晶圓免於來自載體基板1630之污染物及在切塊製程期間形成之碎屑。在一些實施例中，載體基板可為一透明的熱傳導載體基板。囊封可與非半導體級載體基板相關，該等載體基板之製造製程通常未最佳化以達到半導體級粒子能階。

此囊封層可例如由聚醯亞胺製成。接下來進行晶圓切塊1640以將2D晶粒/PFB單粒化。切塊可使用諸如雷射切割之熔蝕製程及/或諸如金屬輔助之化學蝕刻(metal assisted chemical etching；MACE)之化學製程進行，MACE已展示在矽中蝕刻深孔之能力。在切塊製程期間所產生之任何熱可經由傳導載體基板運走。

可執行原位灰化1660以在藉由取放上蓋物1670進行拾取之前移除囊封層。經由數位微鏡裝置(digital micromirror device；DMD)1680，可使用UV解除定位黏合劑1650之選擇性UV曝光對2D晶粒/PFB選擇性地解除定位。載體基板之樣本選擇可為藍寶石、透明SiC及顯示器等級玻璃。顯示器玻璃可具有微尺度針孔以改良玻璃之傳導性。

第17圖係可在本發明技術之各種實施例中使用的載體基板1700之簡圖之一實例，該載體基板具有微尺度針孔1710以改良導熱性。可使用亦可為透明的導熱材料填充針孔1710，該等導熱材料諸如氧化銦錫(indium tin oxide；ITO)、鋁摻雜氧化鋅(aluminum-doped zinc oxide；AZO)等。玻璃基板1720可在其頂部及底部側面上額外地塗佈有ITO、AZO之透明導電膜，及/或例如銅之金屬網。在一些實施例中，針孔1710之直徑1740可為幾十微米至幾百微米。

替代地，在第16圖中，可使用紅外線(infrared；IR)輻射可固化之水凝膠基黏合劑對2D晶粒/PFB選擇性地解除定位。由於此等原因，規則矽晶圓可用作載體晶圓，此係因為矽相當好地透射IR輻射。

第18圖展示序列1800，其中將源晶圓結合至具有微穿孔之卷對卷金屬基板上。可提供源晶圓1810 (例如，在規則Si晶圓上具有2D晶粒或PFB)。可將該源晶圓與具有微穿孔之卷對卷載體基板1820對準。在一些實施例中，可使用一狹縫模塗佈之黏合劑1830。接下來可進行晶圓切塊1840以將2D晶粒/PFB單粒化。在切塊製程期間所產生之任何熱可經由傳導金屬基板運走。接著可使用結合之2D晶粒/PFB之間的黏合劑之選擇性O₂ 電漿灰化對該等2D晶粒/PFB個別地解除定位。上蓋物1850及夾盤1860可用於取放晶粒。根據一些實施例，上蓋物1850及夾盤1860可包括真空孔1870。金屬卷之材料的可能選擇可為鋼。該等微穿孔可使用諸如反應離子蝕刻(reactive ion etching；RIE)、雷射加工、聚焦離子束(focused ion beam；FIB)加工等的各向異性製程製造。此方法具有能夠在卷對卷系統上執行取放裝配之優點，此舉可改良裝配製程之輸送量。

使用PFB+CMD裝配製造超級大小之晶粒

對於需要大於26mm x 33mm之標準微影場之晶粒大小的應用，可在PFB層上方、可能在多層堆疊中鑲嵌CDM，使得該等CMD跨26mm x 33mm場區域且確保晶粒寬金屬連接性。應注意，此不必為高混合低體積應用，且因此，該等PFB在尺寸上可為場尺度且針對每一新裝置定製。

使用M2A2技術的超級大小之FPGA及ASIC之設計及EDA

M2A2技術之主要益處中之一者係該技術可實現具有大於場大小之尺寸的超級大小之晶粒之製造。由於當前微影技術中的26mm*33mm之場大小限制，使用現有商用製造技術無法製造超級大小之晶粒。此外，若晶粒之大小接近場大小，則良率顯著地減小。然而，使用M2A2技術，可將ASIC或FPGA晶粒分段成多個較小的片塊/分區，隨後使用取放機構裝配/編織該等晶粒。以下分節描述用以將ASIC或FPGA分段成較小片塊/分區之 方法，及設計且編織較小晶粒/分區中之每一者所需的EDA方法。

本發明技術之各種實施例包括用以將ASIC或FPGA分段成較小分區及設計此等分區之技術。可使用現有商業/習知或使用任何其他EDA流程來設計FPGA或ASIC SoC。接著，可使用以下方法中之任一者將FPGA或ASIC較大晶粒分割成多個較小片塊/分區：(1)隨機分段成所要小尺寸之分區；(2)基於實體座標均勻地分段以達成較小大小之分區；(3)使用最佳化技術中之任一者基於某一目標函數的最佳化進行分區，該等最佳化技術中之一些係最少切割、最小流量、線性/非線性離散最佳化、退火、ML驅動學習技術等，該等技術使用內部、第3方或新開發之軟體/硬體工具。

一旦分區經設計，即利用使用定製金屬晶粒(custom metal die；CMD)之較高金屬層將分區間連接件連線。每一分區由基礎層及前端互連件構成，且CMD包含較高金屬層以佈線不同分區之間的連接件。此等較高金屬層連接件可使用現有商業EDA工具或任何內部/第3方或新開發之軟體工具佈線。可存在或不存在任何佈線限制條件，諸如與ASIC流程相比較高的間距、較高寬度、額外的佈線障礙。

第19圖至第20圖圖示使用M2A2技術來設計超級尺寸之FPGA及ASIC SoC之概念。然而，包括此等實施例僅用於說明目的，且可能之設計及分割方法不限於實施例中所示之該等方法。基於 PFB 的域特定 SoC 之設計及 EDA

本發明技術之各種實施例可使用電路設計及EDA方法以實施且設計基於PFB的可配置及/或高效能及/或低功率之域特定SoC。特定SoC通常意味針對給定域實施功能性之晶片上系統(system on chip；SoC)。舉例而言，實施影像分類器之SoC屬於一個領域，而執行通信操作之SoC屬於另一領域。針對PFB可配置之硬體加速器領域SoC，已實現電路設計及EDA技術。然而，設計PFB可配置之域特定SoC的想法並不僅限於硬體加速器，而可擴展至其他領域，諸如通信、處理器、控制器、伺服器之高效能計算(high performance computing；HPC)等。

近年來，對於智慧應用，感測器之使用已指數性地增加。此已導致由感測器收集之資料的爆炸。機器學習在自感測器資料提取有意義資訊中起著關鍵作用。機器學習通常利用神經網路技術以提取有意義資訊。在此分析中，需要大量計算，此係因為資料係以高速率大量地收集。此必然需要可執行高能量效率之運算的專用硬體(被稱作硬體加速器)。計算可在雲端或在邊緣層級執行。雲端處之計算可產生帶寬問題。此外，通信之高能量成本與雲端計算相關聯。因此，對在感測器(邊緣)本端執行分析而非在雲端中執行分析的需要不斷增加。邊緣計算亦解決與隱私、延時及安全性相關的主要擔憂。然而，邊緣計算裝置具有關於能量消耗之嚴格限制條件，且需要延長之電池壽命。因此，需要想出用於邊緣計算的準確且能量高效之電路。

機器學習演算法正在快速地進化以達成更好效能/準確度。此外，硬體加速器中的諸如影像分類、視訊分類、語音辨識等之不同任務需要不同類型的神經網路架構(不同類型的卷積神經網路(convolution neural network；CNN)及重現神經網路(recurrent neural network；RNN)架構)。因此，實施此領域中之特定應用所需的裝置/SoC之數目很小，但仍需要高效能能量效率。隨著CMOS製程技術發展，用於製造奈米尺度結構之遮罩成本對於此等低體積ASIC奈米尺度應用而言已變得極其昂貴，由此被迫轉向高度次最佳之FPGA。

使用M2A2技術，本發明技術之各種實施例為此等類型SoC提供以下益處：(1)設計者使用現有電路(針對現有神經網路設計)實施新進化之神經網路架構的可配置性。(2)跨CNN或RNN架構使用相同PFB。舉例而言：相同的PFB可用於實施LeNet-5及AlexNet架構中之卷積層。(3)跨多個神經網路類型使用相同的PFB，亦即，使用相同的PFB以設計CNN或RNN等。以此方式，遮罩成本可跨實施硬體加速器領域中之多種應用的多個變形及類型之神經網路共用。因此，可使用M2A2技術來設計用於此領域中之應用的可配置且能量高效之電路。

典型的基於神經網路之ML硬體加速器包含不同類型的神經元層，諸如卷積層、啟動層、輪詢層、完全連接之層等。此等層係使用不同的信號處理及設計域以硬體實施，該等信號處理及設計域諸如數位邏輯、類比域處理、時域處理、記憶體中計算或記憶體附近計算、混合信號設計等。

本發明技術之各種實施例提供實施多種基於神經網路之機器學習應用的高度可配置之能量高效電路之新穎架構、設計及EDA。值得一提的，藉由使用PFB達成可配置性及能量效率之此概念不限於ML特定域。能量高效電路之新穎架構及設計描述具有以下特徵中之一或多者- 1. 卷積層及/或啟動層及/或輪詢層及/或完全連接之層及其他功能性區塊係基於信號處理技術中之一或多者由吾人稱作PFB之「微尺度電路」實施：時域，及/或類比域，及/或混合信號域，記憶體中計算，及/或記憶體附近計算，及/或數位域處理技術。 2. 可存在各自具有不同設計配置的多種類型之PFB，該等PFB可包括以下電路中之一或多者： a. 靜態隨機存取記憶體(Static Random Access Memory；SRAM) b. 動態隨機存取記憶體(Dynamic Random Access Memory；DRAM) c. 非揮發性記憶體(Non-Volatile Memory；NVM) d. 數位合成之區塊，該等區塊包含實施任何功能性之標準晶胞/邏輯閘 e. 類比及混合信號組件，如類比至數位轉換器(Analog  to Digital converter；ADC)，及/或數位至類比轉換器(Digital to Analog converter；DAC)，及/或壓控振盪器(voltage-controlled oscillator；VCO)，及/或時間至數位轉換器(time to digital converter；TDC)等。 3. 每一類型之PFB包含有限數目n 個層，其中n >=1。所有組件可不連接且保持斷開/浮動以實現可配置性。 4. 典型之域特定SoC包含上文論述的一或多個類型之PFB之多個例子(#2)。 5. 典型之域特定SoC可包含定製ASIC區塊、FPGA、記憶體區塊、其他第3方智慧財產(intellectual property；IP)區塊等。 6. 在此類型之SoC中，組件(PFB、定製及其他區塊)經連線以實施給定功能性。

如上文所提及，PFB係用於實現神經網路之特定層之微尺度電路(大小通常為50 μm * 50 μm至5000 μm * 5000 μm)。每一類型之PFB可隨機地進行設計，或牢記諸如功率、面積、效能、PPA、能量效率、資料移動減少、神經網路要求等的目標/考量中之任一者。值得一提的，PFB之設計並不僅限於此等目標。

第21圖係可在本發明技術之一些實施例中使用的用於域特定SoC之記憶體PFB之一實例。記憶體PFB可用於儲存及/或計算目的。陣列尺寸可隨機地或基於規格(最佳化PPA、能量效率、資料移動或任何其他度量的儲存及計算要求)選擇。在基於規格判定大小的情況下，可使用各種技術，諸如圖形技術、最佳化技術(離散、線性、非線性等)、基於機器學習之監督/無監督或任何其他學習技術、基於電路之設計技術等，該等技術使用現有內部或現有第3方或新開發之內部/第3方軟體及/或硬體工具。

此等類型之PFB中之記憶胞可以或可不彼此連接，且使用最佳化演算法(該等最佳化演算法中之一些在上文提及)中之任一者隨機地判定，或基於可配置性對比效能折中判定。此類型之PFB包含基礎層及n 個金屬層，其中n >=1。此等PFB可包含任何記憶體技術及技術節點，亦即，可使用諸如14 nm、20 nm、28 nm、45 nm等之任何技術節點使用SRAM、DRAM、eDRAM、NVM等製造。第21圖圖示用於域特定SoC之記憶體PFB之一實例。然而，包括此實施例僅用於說明目的，且記憶體PFB之可能設計配置不限於實施例中所示之設計配置。

第22圖係可在本發明技術之一或多個實施例中使用的用於域特定SoC之數位邏輯PFB之一實例。數位邏輯PFB可用於實施用於計算及其他目的之數位合成之巨集區塊。此等PFB中之標準晶胞及其他組件經置放且在其間使用n 個金屬層(n >=1)連接，連接係隨機地或使用最佳化技術中之任一者(圖形技術、最佳化技術(離散、線性、非線性等)、基於機器學習之最佳化、基於電路之設計技術等，該等技術使用現有內部或現有第3方或新開發之內部/第3方軟體及/或硬體工具)，以針對以下各者中之一或多者達到最佳：PPA、功率、效能、面積、能量效率或任何其他度量。

此等PFB亦可包含標準迷你IP巨集區塊，諸如比較器、移位器、脈衝產生器等。此等IP巨集區塊可設計在內部或可由第3方供應商提供。此外，此等PFB可包含FPGA以實施任何特定功能。第22圖圖示呈現用於域特定SoC之數位邏輯PFB之概念的一實施例之一實例。然而，包括此實施例僅用於說明目的，且數位邏輯PFB之可能設計配置不限於實施例中所示之設計配置。

第23圖係可在本發明技術之各種實施例中使用的用於域特定SoC之混合信號PFB之一實例。混合信號及類比域PFB可用於實施諸如放大器(OPAMP、OTA、差分放大器、PLL等)、VCO、濾波器等的類比域信號處理元件，以產生域特定SoC中所需之類比域信號。此等類型之PFB可以或可不包含諸如ADC、DAC、TDC、DTC等之混合信號域元件，以實施類比或混合信號域計算(例如在類比時間或電壓域中實施之MAC操作)所需的混合信號功能性。

此類型之PFB中之組件可以或可不使用n 個金屬層彼此連接，其中n >=1。此等PFB可設計成完全在內部，或此等類型之PFB中的一些或全部組件可由第3方供應商提供。哪些組件將置放在此等類型之PFB中的置放及選擇係隨機地判定，或基於電路要求使用基於電路或其他最佳化技術中之任一者判定(該等技術中之一些在#1及#2中提及)。第23圖係呈現用於域特定SoC之混合信號類比域PFB的概念之一實施例之一實例。然而，包括此實施例僅用於說明目的，且混合信號/類比域PFB之可能設計配置不限於實施例中所示之設計配置。

一些實施例提供電路設計，且論述編織PFB及其他IP區塊(FPGA、定製ASIC、巨集區塊等)以實現域特定SoC (實例：硬體加速器)之EDA方法。不同類型之PFB及其他IP區塊可隨機地進行編織，或牢記多個目標/考量中之任一者，諸如功率、面積、效能、PPA、能量效率、資料移動減少、神經網路要求等。

值得一提的，PFB之編織並不僅限於此等目標。在基於一些特定度量/目標之最佳化編織PFB的情況下，可使用各種技術，諸如圖形技術、最佳化技術(離散、線性、非線性等)、基於機器學習的監督/無監督或任何其他學習技術、基於電路之設計技術等，該等技術使用現有內部或現有第3方或新開發之內部/第3方軟體及/或硬體工具。第24圖係根據本發明技術之一些實施例的用於編織PFB、FPGA、ASIC及其他區塊以實現域特定SoC的序列之一實例。然而，包括此實施例僅用於說明目的，且基於PFB之域特定SoC的可能設計配置不限於實施例中所示之設計配置。

PFB經編織之SoC包含電晶體之基礎層，及前端互連件。同一個或不同PFB之組件之間的連接係使用較高金屬層形成。將PFB經編織之SoC與定製金屬晶粒(custom metal die；CMD)裝配。CMD中之此等較高金屬層可使用現有商業EDA工具或任何內部/第3方或新開發之軟體工具來設計/佈線。可存在或不存在任何佈線限制條件，諸如與ASIC流程相比較高的間距、較高寬度、額外佈線障礙。

第25圖係根據本發明技術之一或多個實施例的用於將CMD裝配在經編織PFB/其他組件SoC上以實現域特定SoC的序列之一實例。然而，包括此實施例僅用於說明目的，且用以設計/裝配CMD與經編織PFB的可能方法不限於實施例中所示之方法。用於基於邏輯 PFB 之 SOC 之 EDA 方法

第26圖係根據本發明技術之各種實施例的用於基於邏輯PFB之SoC的M2A2 EDA流程之一實例。如第26圖中所圖示，可將訓練集合設計饋送至PFB設計產生模組2610中。可將使用基線ASIC流程之設計的置放資料、邏輯PFB之數目及技術庫饋送至可設計基於PFB之SoC的PFB編織模組2620中。可將此設計饋送至用於合成之準備模組2630中，且遮蔽模組2640可準備用於合成之遮罩後ECO。最佳化模組2650可執行一或多個CTS前最佳化以形成遮罩後CTS 2660。佈線引擎2670可建立可由簽出分析模組2680分析的遮罩後路線。決策區塊可判定QoR是否已得到滿足，且可將請求的經更新設計或對設計之驗證2690提交至晶圓代工廠。

第27圖係根據本發明技術之一些實施例的PFB設計演算法2700之概述之一實例。第28圖描述用於基於邏輯PFB之SoC之設計實施方式的EDA方法。在PFB設計產生中，基於來自多個基線ASIC之時序及置放資料產生有限數目個PFB。一旦PFB產生，該演算法即充當設計庫。在M2A2設計實施階段中，將PFB編織在一起以滿足給定設計之功能要求。吾人將此設計稱作預置放PFB SoC (pSoC)。接下來，處理PFB及pSoC設計置放資料以產生網路連線表，及設計交換格式(design exchange format；DEF)檔案。接著，使用工業標準ECO工具(Cadence Conformal)以執行遮罩後ECO合成。此允許使用預置放於pSoC中之備用晶胞對設計進行合成。此等形成前端設計階段。

在後端設計階段中，首先使用商業EDA工具(Cadence Innovus)執行時鐘樹合成前(CTS前)最佳化。為了實施遮罩後CTS，首先使用商業EDA工具(Cadence Innovus)以藉由在SoC中之所要區域中插入晶胞來建構時鐘樹。該等所要區域係備用時鐘緩衝器、反相器及時鐘閘控晶胞置放所在的區域。接著，使用最小成本雙向匹配演算法將新添加之時鐘樹晶胞映射至現有備用晶胞。一旦使用備用晶胞最佳地建構時鐘樹，即使用商業EDA工具執行佈線及簽出分析。用於一般或域特定 SoC 之邏輯 PFB 的設計

PFB設計問題可公式化為設計可用於實施多個ASIC之一般PFB的有限數目。對PFB中之標準晶胞之隨機選擇及置放可導致堵塞、高互連延遲及時序收斂問題。此外，設計可使用大量PFB達到，從而使M2A2設計之PPA降級。另一方面，基於貪婪映射之叢集及基於迭代映射之叢集技術可用於PFB設計。然而，此等方法並不保證全域最佳解決方法，此係因為決策係基於在每一迭代中可獲得之資訊迭代地做出，而非最佳化總體目標函數。

為了設計最佳PFB，各種實施例使用基於圖形匹配及無監督學習技術的PFB設計演算法(第27圖)。想法係藉由學習多個基線ASIC (訓練集合設計)之標準晶胞置放資訊來設計PFB。一些實施例可首先識別訓練集合設計中的在標準晶胞之置放上具有相似性之區域。隨後，將具有類似標準晶胞置放之區域分組在一起以產生PFB。使用圖形匹配技術執行相似性分析，而使用k 平均數 演算法執行對類似區域之分組。k平均數中之質心的隨機初始化通常產生次最佳解決方法。為了解決此問題，吾人已判定初始質心位置，使得每一質心位於唯一叢集內。

PFB設計演算法可劃分成2個階段：(1)產生充當k 平均數 演算法之初始質心的initialPFB ；及(2)藉由執行k 平均數 叢集及產生PFB之最終集合來改良initialPFB 。第一階段之細節如下。使用基線ASIC流程合成且置放訓練集合設計。

在步驟1中，獲得置放分佈及時序路徑屬性，諸如時鐘週期、所有晶胞之時序路徑載台的數目。將所有訓練集合設計一個接一個地置放，且處理此等合併設計之晶胞置放資訊。值得一提的，並不考慮訓練集合設計中之晶胞之連接性，此係因為PFB包含備用閘(具有浮動輸入及輸出接腳之標準晶胞)。在步驟2中，將合併設計之平面佈置分段成多個小區域，稱為分格(bin)。使分格之尺寸保持與PFB之尺寸(使用者輸入)相同。

步驟3至5判定關於跨不同分格置放標準晶胞的相似性。評估每一分格之晶粒實例的相對位置。藉由假設分格之左下角係原點來計算分格中之每一晶胞的相對位置(第28B圖)。在步驟3中，如(1)所給出，評估每一晶胞實例之cellTimingWeight 。該參數係定義為時鐘頻率與通過給定晶胞之每一時序路徑的載台之數目之乘積的最大值。典型地，更高的載台數目及/或更快的時鐘速度在時序路徑之每一載台中引起較低的時序余時裕量。因此，cellTimingWeight 表明給定晶胞之時序臨界因數。 接著，藉由累積置放於給定分格中之全部晶胞的cellTimingWeight 值來計算每一分格之binTimingWeight 度量(第28A圖)。臨界時序路徑晶胞置放所在的分格及/或具有較多數目個晶胞的分格具有binTimingWeight 度量之較高值。 其中m 係存在於分格中之晶胞的總數。在步驟4中，將最大的時序臨界分格(具有最高binTimingWeight 之分格)指派為時間臨界分格。將所有其他分格與該時間臨界分格進行比較。使用雙向圖形執行相似性分析。雙向圖形係圖形頂點之集合，該集合分解成兩個不相交集合，亦即A及B，使得每個邊緣連接A中之頂點至B中之頂點。將給定分格(集合A)之晶胞匹配至時間臨界分格(集合B)之晶胞。接著評估每一對晶胞之雙向圖形中的邊緣成本，邊緣成本表示給定分格及時間臨界分格中之晶胞之間的時序加權曼哈頓距離。計算給定分格及時間臨界分格中之晶胞的相對位置之間的曼哈頓距離(第28B圖)。接著藉由cellTimingWeight 與時間臨界分格中之映射晶胞的距離之乘積來計算edgeCost 度量，如(3)所給出。(3) 其中x 係分格中之晶胞，y 係時間臨界分格之晶胞。在步驟5中，評估給定分格中之所有晶胞的matchingCost ，如(4)所給出。將給定分格中之晶胞映射至時間臨界分格中的邏輯上等效之晶胞，使得雙向圖中之匹配的總成本(edgeCost )減至最小(第28D圖)。

為了將運行時間最佳化，以O(nlogn) 時間複雜性實施最小成本雙向圖匹配演算法，其中n 係待匹配的頂點之數目。對於未匹配至時間臨界分格中之晶胞的晶胞，判定penaltyCost ，如(5)所給出。對於每一未匹配晶胞，將給定晶胞與最遠分格邊緣之間的曼哈頓距離乘以晶胞之cellTimingWeight 以計算晶胞之edgeCost 。接著，藉由將所有未匹配晶胞之edgeCost 相加，且將結果乘以懲罰因子(p ，由使用者基於#PFB類型設定)來計算penaltyCost 。接著，藉由將置放於分格中的所有邏輯類型之晶胞之matchingCost 及penaltyCost 相加來計算每一分格之disSimilarityCost ，由(6)給出。該度量定性地表示關於給定分格與時間臨界分格之間的標準晶胞置放的相異性(第28圖)。 其中m =給定邏輯類型之晶胞的數目， =未匹配晶胞的數目，n =置放於分格中之晶胞的總邏輯類型，且p =懲罰因子。

將disSimilarityCost 小於disSimilarityThresold 值之分格分組在一起。disSimilarityThreshold 之值表明置放於給定分格中的晶胞至時間臨界分格之相對位置中所允許的最大變化。接下來，評估binTimingWeight 度量，該度量定性地表示由分組之分格形成的叢集之相對大小。將此度量與基於PFB類型之數目(使用者輸入)判定之groupingThreshold 進行比較。若groupedBinsWeight 超過groupingThreshold 值，則將時間臨界分格指派為initialPFB 。將所有已分組分格指派為匹配分格。此外，不形成initialPFB 。重複產生initialPFB 之此製程，直至吾人得到所要數目個initialPFB 。應注意，在後續迭代中，僅考慮不匹配分格。最後，將剩餘的不匹配分格匹配至initialPFB 中的具有最低disSimilarityCost 的initialPFB 。

現在執行k 平均數 叢集演算法以改良initialPFB 設計。第29圖係可在本發明技術之各種實施例中使用的PFB設計演算法中之用以產生最終PFB的K平均數叢集之一實例。將每一分格匹配至initialPFB 中的具有最低disSimilarityCost 之initialPFB (2910及2920)。一旦全部分格經指派至initialPFB 中之一者，即基於該等匹配分格對initialPFB 設計進行更新(2930)。在initialPFB 中添加/刪除/移動該等標準晶胞以相對於匹配分格減小其disSimilarityCost 。此可被視為將每一質心移動至其叢集的中心。迭代地運行k 平均數 演算法，直至觀測到disSimilarityCost 無改良或改良最小。最後，在每一PFB中執行標準晶胞置放合法化，使得總的晶胞位移減至最小。用於一般或域特定 SoC 之邏輯 PFB 的編織

第30圖係可在本發明技術之一些實施例中使用的PFB編織演算法之概述之一實例。第30圖中所圖示的PFB編織演算法之目標係選擇PFB且將該等PFB置放在基板上，使得PFB經編織之SoC可在最佳PPA下實現給定設計中功能性。為了達成此目的，首先使用基線ASIC流程執行給定設計之合成及置放，以得到標準晶胞之置放分佈。接著，將PFB編織至SoC上，使得置放類似ASIC設計之標準晶胞置放。演算法之細節如下所述。接下來，處理ASIC設計中之晶胞的置放及時序資訊。在下一步驟中，將整個ASIC設計平面佈置分段成多個小區域，被稱為分格(3010)。使分格之大小保持與PFB之大小相同。接下來，使用(1)及(2)判定所有晶胞及分格之cellTimingWeight 及binTimingWeight 。在下一步驟中，界定有效PFB位點，該等位點具有大於臨限值之標準晶胞利用率(取決於面積限制條件)。

接下來，使用最小成本雙向圖匹配技術將具有有效PFB位點之全部分格匹配至PFB。將給定分格與每一PFB進行比較，且將給定分格映射至具有最低disSimilarityCost (使用(4)至(6)計算，3020)的分格。因此，將標準晶胞置放最類似於PFB位點之標準晶胞置放的PFB指派給分格。重複此步驟，直至將PFB中之一者指派給每一有效PFB位點(3030)。一旦所有PFB經指派，即確保預先置放PFB設計中的循序元件(正反器、鎖存器等)之計數不小於(基線ASIC中所使用的)所需計數。

此製程可藉由以下操作實現：(1)針對循序元件設定較高cellTimingWeight 。因此，循序元件之disSimilarityCost 將較高，且由循序元件支配之PFB將指派給具有較高循序元件之PFB位點。(2)在設計中添加額外PFB，使得所需數目個循序元件置放在PFB經編織之SoC中。一旦PFB選擇經改進，則執行設計中的PFB之置放合法化。在此步驟中，將該等PFB對準至標準晶胞列，使得總的PFB位移減至最小(3040)。在此步驟中，亦確保PFB之間的空間係填充物PFB尺寸之整數倍，使得可在空白處插入填充物晶胞PFB以滿足密度要求。最後，將PFB置放資料饋送至ECO工具(Cadence Conformal)以使用預先置放於PFB經編織之SoC中的備用晶胞執行遮罩後ECO合成。

第31圖係根據本發明技術之一或多個實施例的裝配具有經編織PFB SoC之CMD以實現最終SoC之一實例。第32圖係根據本發明技術之各種實施例的用以實現最終SoC之PFB經編織之SoC的後端處理之一實例。第33圖係根據本發明技術之各種實施例的基於ASIC及M2A2之例示平面佈置之一實例。第34圖係根據本發明技術之一些實施例的基於ASIC及M2A2之例示平面佈置之一實例。包括此等實施例僅用於說明目的，且用以設計/裝配經編織PFB之可能方法不限於實施例中所示之該等方法。針對一般或域特定 SOC 之邏輯 PFB 設計及編織考量

PFB之大小設定係取決於各種設計及成本折中之工程化最佳化問題。較小之PFB大小使PFB一般性較低，由此使PFB類型之所需數目增大，從而導致NRE成本增加。另一方面，當與ASIC相比時，較小大小之PFB導致M2A2設計之較小面積額外負擔，因此改良PPA。因此，需要藉由領悟NRE成本與對M2A2設計之PPA影響之間的折中來小心地挑選PFB尺寸。

為了判定PFB類型之最佳數目，針對k 之不同值執行PFB設計演算法(k 平均數 )。挑選disSimilarityCost 藉由增大k 不會進一步減小的k 之最小值作為PFB類型之有限(最佳)數目。此確保最少數目個PFB經設計，該等PFB達成跨訓練集合設計之區域/分格之標準晶胞置放的相當良好之相似性。

：對於給定設計之成功合成，基本上在PFB經編織之SoC中具有所需數目個標準晶胞。若與給定設計之所需循序晶胞相比，存在數目不足的循序晶胞，則可不合成該設計。提議之PFB編織演算法確保足夠數目個循序晶胞將置放於在PFB經編織之SoC中。對於不足的組合式標準晶胞，執行遮罩後ECO合成(使用現有EDA工具)以使用備用組合式邏輯閘實現必要的邏輯功能性。若合成即使在應用邏輯重構技術之後仍失敗，則編織額外的PFB，從而確保維持直線平面佈置。在最壞情況情境中，添加單一PFB至平面佈置可導致平面佈置面積按PFB之整個列/行增加。在M2A2面積計算中理解此額外負擔。在分析中，吾人注意到，後接遮罩後ECO合成的PFB包括之單一迭代實現設計之成功合成。

為了緩解合成期間之佈線堵塞，可設定最大置放利用率，及/或在頻繁使用之PFB中，可將備用晶胞實例中的一些指派為「不使用」。若合成由於錯失備用閘而失敗，則鄰近於原始PFB置放複本PFB，且再次執行合成。

藉由對屬於功能類別之特定集合的設計之訓練集合應用學習技術k平均數演算法來產生PFB。因此，可使用提議的基於PFB之M2A2實現具有類似「功能組成」的給定設計。該設計十分適合需要具類似功能性設計之多個變形的低體積ASIC。應注意，有限PFB不可實現具有與訓練集合設計非常不同之功能組成的「任何任意」設計。給定的任意設計不可正確地合成，此係因為該等PFB未針對設計之此集合進行訓練。此限制對機器學習中之標記資料集合之訓練係通用的，且不特定於提議之M2A2方法。此限制可藉由擴大現有PFB庫以理解新設計之功能組成來緩解，代價為由額外PFB引起的NRE成本增加。

在先進CMOS節點中，不僅較低金屬層(M0及M1)，而且中間金屬層(M2至M5)需要關鍵遮罩集合，從而招致高NRE成本。在此情境中，PFB可能需要包括中間金屬層，且可不再僅含有備用標準晶胞。此可限制PFB設計靈活性，且可導致PFB類型數目及/或編織設計所需之高PFB實例的顯著增加。因此，M2A2設計的PFB類型之數目、PFB中的金屬層之數目及PPA間的折中分析係必要的。基於 PFB 之 SOC( 一般或域特定 ) 之測試

本發明技術之各種實施例提供針對基於PFB之SoC之測試態樣的系統及技術。此等SoC可用於如處理器、控制器、通信等之一般ASIC應用，或用於如硬體加速器之域特定應用。M2A2技術之主要益處中之一者係M2A2技術可改良大小在中間至巨大的晶粒之良率。此歸因於M2A2技術編織PFB以實現最終SoC的事實。

不管基於PFB之SoC的大小如何，PFB大小保持不變(更小)。舉例而言：假設PFB大小為500 μm*500 μm，且最終SoC之尺寸為40 mm*40 mm。由於當前微影技術中的26 mm*33 mm之場大小限制，不能製造使用現有商業製造技術之此SoC。此外，若晶粒之大小接近場大小，則良率降低。然而，在M2A2技術中，使用現有商業製造在高良率下以500 μm*500 μm尺度製造PFB，隨後，6400 ((40 mm*40 mm)/(500 μm*500 μm))。編織/裝配此等PFB以實現最終SoC。此外，即使存在某一不良PFB晶粒，亦不裝配該晶粒以實現最終SoC。以此方式，M2A2實現之設計的良率明顯優於現有ASIC、FPGA等，尤其對於超級大小之設計。

為了使用M2A2技術達成高良率設計，各種實施例可執行以下各項中之一或多者：1)找出已知合格之PFB晶粒，可裝配該PFB晶粒以實現基於PFB之SoC的前端層。2)找出已知合格之定製金屬晶粒(custom metal die；CMD)晶粒，該晶粒可利用PFB經編織之設計來裝配；及3)發現最終SoC(與PFB及CMD一起裝配)是否為已知合格之晶粒。

在下文論述用以解決上述要求之測試手段/方法。為了判定已知合格之PFB晶粒，使用標準測試技術中之任一者來執行功能性及連接性檢查，該等標準測試技術諸如內建自我測試(built-in self-test；BIST)、基於掃描鏈之測試(邊界的、部分的等)、固定型故障技術以及針對功能、結構、實體及連接性的其他標準商用測試技術。此測試邏輯可存在於PFB區內部，或存在於PFB區外部(用於編織PFB之空間)。

其他可能技術中之一者可為置放邏輯/記憶胞/等，該技術對PFB外的製造/微影(難以實現)具有關鍵/複雜/挑戰性要求(此空間係用於編織PFB)。測試類似於PFB之關鍵功能邏輯的此測試邏輯。基於統計資料及使用現有或新開發之內部/第3方工具的良率分析，可判定PFB其是否為已知合格之PFB。關於連接性檢查，對定製金屬晶粒(custom metal die；CMD)進行測試。商業第3方或內部或新開發之測試軟體可用於連接性測試。可在CMD中佈線/添加/置放額外金屬層、接腳及端口中之一些，以僅用於判定CMD是否係已知合格之晶粒的測試目的。一旦已知合格之PFB經編織且已知合格之CMD經裝配，執行最終完成SoC層級測試。在此層級，使用標準測試技術中之任一者執行功能層級測試及連接性層級測試，該等技術諸如內建自我測試(built-in self-test；BIST)、基於掃描鏈之測試(邊界的、部分的等)、固定型故障技術以及針對功能、結構、實體及連接性的其他標準商用測試技術。

第35圖係可在本發明技術之一或多個實施例中使用的基於M2A2之SoC之測試方法3500之一實例。在第35圖中所圖示之實施例中，PFB測試操作3510測試PFB以判定該等晶粒是否為已知合格之晶粒。CMD測試操作3520測試CMD以判定CMD是否為已知合格之晶粒。若PFB測試操作3510或CMD測試操作3520識別一不良PFB或CMD，則在一些實施例中，可將該不良元件之位置添加至一不使用列表。編織操作3530編織已知合格之PFB，且將已知合格之CMD裝配在經編織PFB上以實現完整SoC。此操作可例如基於自測試操作3510及/或3520產生之不使用或黑列表進行。接著，SoC測試操作3540測試完成SoC。

第36A圖至第36E圖圖示可在本發明技術之各種實施例中使用的用於基於M2A2之設計中之PFB、CMD及最後層級SoC的測試邏輯之一實例。包括此等實施例僅用於說明目的，且用以測試PFB、CMD及具有PFB及CMD之已裝配SoC之可能方法不限於實施例中所示之該等方法。第36A圖及第36B圖示出各個PFB。在許多情況下，不能測試整個PFB。因而，一些實施例允許將測試邏輯整合在PFB之周邊上，而功能部件(例如，記憶體陣列等)在內部中。在第36C圖中，可將已知合格之PFB編織在一起。第36D圖及第36E圖示出該等金屬層之不同橫截面。用於 3D SOC 中之邏輯分割之 EDA 方法

近年來，電晶體的基於莫耳定律之2D縮放正在接近基本的實體極限，從而需要範例移位以維持積體電路之進步。同時，對能量高效進階計算及記憶體之需求正在達到由消費型行動裝置、IoT且由諸如機器學習及大資料分析的高端雲端計算應用驅動之空前位準。在高效能及冗餘資料計算之領域中，正在研究3D積體電路(3D-IC)技術以形成緊湊型異質整合的邏輯至邏輯或邏輯至記憶體3D IC。習知2D ASIC設計可一個在一個上方地堆疊在多個階層/層中，從而形成晶片上3D系統(SoC)。此在較低佔據面積下產生更好的功率及效能度量。典型的2D ASIC SoC包含數百萬個標準晶胞。3D設計分割問題對付晶胞至3D堆疊中之每一層/階層的最佳指派。最佳意味著晶胞經置放以使得達成最低功率-效能-面積(Power-Performance-Area；PPA)。3D ASIC 設計分割問題

在切割邊緣設計節點(20 nm及更低)中，延遲由線延遲支配，且功率由洩漏功率支配。線延遲與網狀物之線長度成比例。減小線長度導致較小延遲(意味著較高效能)及低功率(需要較小數目個緩衝器、更多VT晶胞以滿足頻率目標)。為了減小線長度，可將晶胞置放在3D而非2D空間中。晶胞可置放在多個階層中，亦即，多個2D平面可一個在一個上方地堆疊。3D設計分割問題對付晶胞在不同階層中之最佳指派，使得PPA減至最小。

此問題可使用諸如迭代貪婪反覆、模擬退火、基於圖之技術、基於目標函數之最佳化技術等的各種方法來解決。本發明技術之各種實施例可使用最佳化技術以解決此問題。此問題係最佳化問題，其中各種實施例在給定限制條件之集合下將目標函數減至最小。此最佳化問題屬於NP難題的類別，該等問題可使用以下方法中之一或多者高效地且最佳地解決：線性規劃(linear programming；LP)及/或整數線性規劃及/或混合整數規劃(mixed integer programming；MIP)模型。

所提議之方法的細節論述如下。值得一提的，下文所展示之分析係針對2個階層(階層0及階層1)。然而，此分析(同一方法)可針對任何(更多)數目個階層縮放/一般化。問題公式化 - 目標函數及限制條件

考慮具有n 個晶胞(節點)及k 個網狀物(邊緣)之ASIC設計。目標係將分割在2個階層(層0及層1)中之設計中的總體邊緣成本減至最小，以便得到最佳PPA。目標函數可由(7)給出。 其中，γ 係設計(圖)中之網狀物(邊緣)的總數。

邊緣成本表明設計中之2D時序及實體察覺，及3D通孔及佈線障礙。邊緣成本由(8)給出。 其中，對於晶胞i 及j ，α_{i ,j} 表示時序係數，β_{i ,j} 表示3D通孔及佈線障礙懲罰因子(自身佈線障礙及至相鄰晶胞之佈線障礙)。x_i 、 y_i 、 z_i 係晶胞i 之X、Y及Z座標。在此，表示晶胞i 與晶胞j 之間的2D曼哈頓距離。在此，

組合(7)與(8)，目標函數由(9)給出。 其中，n 係晶胞之總數，m_i 係連接至晶胞i 之晶胞的總數。

在該設計中，晶胞可僅以標準晶胞列置放，亦即，晶胞之y 座標值係標準晶胞高度之倍數。考慮此情況，目標函數可由(10)給出。 其中，h 係標準晶胞高度，r_i 係晶胞i 之列號，且r_j 係晶胞j 之列號。在此，列號r 屬於Z⁺ ，其中Z⁺ 表示正整數之集合。α_{i ,j} 、β_{i ,j} 及h 係設計係數/常數。

以上問題之限制條件由(11)至(15)給出如下。

決策變數之上界及下界(x_i ,r_i )

在此，R⁺ 表示正實數之集合，Z⁺ 表示正整數之集合，x_2D 及r_2D 係x座標(在水平方向上的晶胞之中心)及2D設計(平面)中之任何晶胞的列號。(x_i ,r_i ,z_i )分別為晶胞i 之X座標、列號及Z座標。

設計中之晶胞的非重疊(同一階層/平面)：

在此，x_i 及x_j 係中心水平座標，r_i 及r_j 係列號，z_i 及z_j 係Z座標，w_i 及w_j 分別為晶胞i 及j 之寬度。

每一階層/層之面積平衡限制條件：

在此，表示總的標準晶胞面積。h 係標準晶胞高度，w_i 係標準晶胞i 之寬度。若晶胞i 指派至層k ，則p_i,k 為1。k 之有效值係0及1。∈係面積釋放因數，其可憑經驗判定。

應考慮用於電力輸送網路的預先置放MIV。此等MIV位點顛倒且不應用於信號MIV。此情況可添加以作為上前方限制條件，或可在MIV合法化階段中注意(不需要上前方限制條件)。

在F2F或F2B 3D技術之情況下，可考慮IO端口或墊之置放以限制找出最佳解決方法之搜尋空間。因此，問題為在限制條件(11)至(15)下對(10)求解。

各種實施例可評估目標函數(10)之係數(α_{i ,j} ,β_{i ,j} )，如上文所論述。參數α 表示將晶胞i 作為驅動器晶胞且將晶胞j 作為接收器晶胞的網狀物之時序剖面權重。該參數係基於以下因數判定： ●時鐘頻率 ：對於通過晶胞i 及j 之給定網狀物，獲得通過此等晶胞之時序路徑的列表。在判定α 時考慮具有最快時鐘頻率(最小時鐘週期)之有效時序路徑。 ●時序路徑中之載台數目及余時剖面 ：若時序路徑中存在更多載台，則時序路徑將更受約束。載台之數目愈高，每一載台/網狀物之時序預算愈低。因此，可評估與每一網狀物相關聯之余時。若余時/載台值為小，則α 將為小。 ●源晶胞之扇出數目 ：對於給定網狀物，若源晶胞具有高扇出，則源晶胞之旋轉速率為低，此限制通過此源晶胞之網狀物的時序預算。 ● 每微米之延遲：針對一給定技術，評估每微米之延遲。在α之判定中使用此參數。

針對晶胞i 及j ，參數β 表示3D通孔及佈線障礙懲罰因子。參數β 係基於以下因數判定： ●MIV 之寄生 (R_MIV ,C_MIV ) 及尺寸： MIV大小(直徑及深度)，且寄生(R_MIV ,C_MIV )判定兩個晶粒之間的耦合電容。若單片階層間通孔(MIV)之大小為大，則MIV寄生將更多。 ●扇出數目 ( 佈線障礙影響相鄰晶胞 ) ：若源晶胞或接收器晶胞之扇出高，則所需之佈線資訊更多。若插入MIV，則MIV將在更多路徑中形成障礙。因此，扇出愈高，由相鄰晶胞上之MIV插入引起的佈線障礙之影響愈高。 ●自身佈線障礙影響 ：由於MIV插入，佈線障礙形成，如此在同一網狀物之2D佈線中添加一定彎路。在β 之判定中應考慮此因數。 ●階層之間的距離 ：晶粒間耦合電容取決於MIV大小及階層之間的距離，且在階層間距離小於1微米後開始主控。硬體安全

儘管縮放係半導體產業之中心問題及此命題之主要目標，但存在亦可使用此處所研究之方法解決的其他問題。硬體安全係一個此類問題。以下係簡要描述。

為了使裝置自初始設計轉至大規模製造及部署，有必要跨許多組織及國家邊界共用敏感的智慧財產。利用資訊之相關片段，供應鏈中之不受信任成員可潛在地仿製原始設計，及/或將惡意組件插入裝置中。據估計，半導體產業每年由於IP侵權損失多達40億美元，且每年由於偽造IC損失估計1690億美元(偽造IC包括回收、批註、篡改及過度生產之IC)。已提議分離製造方法以作為硬體安全問題之解決方法。此涉及在先進且可能不受信任之晶圓代工廠製造電路之高解析度前端部分，而較低解析度電路製造在受信任(可能係區域或內部)但不太先進之晶圓代工廠發生(參見第37圖)。

第37圖係圖示可在本發明技術之一些實施例中使用的分離製造方法之圖3700。然而，分離製造不能保證安全性。舉例而言，若直至金屬層n 之製造在先進但不受信任之晶圓代工廠發生，其中n >=2，則存在特洛伊插入或對晶片連接性逆向工程之可能(若n>3)。另一方面，若製造在不受信任晶圓代工廠處發生，直至金屬層1，則不能使用用於先進CMOS節點的現有受信任之晶圓代工廠基礎架構製造後端層。使用 N-MAP 的用於硬體安全之分離設計 / 製造方法

各種實施例可裝配有限數目個小心設計的前端PFB，且使用後端金屬層連接該等前端PFB，由此允許達成類ASIC之功率、效能及面積規格。EDA方法之一些實施例可與N-MAP一起採用，以實現穩健的硬體安全解決方法。藉由在可能不受信任之晶圓廠處製造作為PFB之部分的前端電路元件，及使用僅含有金屬層之PFB (自此開始被稱為定製金屬晶粒或CMD)將該等前端電路元件聯接在一起，各種實施例可基本上分離IC的設計，以使得不受信任之晶圓廠不會知道完成裝置之最終配置及功能性。若假設前端PFB含有至多或低於金屬層2之電路元件，則裝配將需要14 nm節點處的〜17 nm (μ+3σ)之重疊精度。

第38圖係圖示根據本發明技術之一或多個實施例的使用N-MAP之分離晶圓廠(SDSF)的圖3800。如第38圖中所圖示，不受信任設施3810(例如，P1、P2及P3)可用於PFB (例如，PFB 1、2及3)。該等PFB可相同或不同。類似地，另外可能之不受信任設施(例如，C1及C2)可用於製造CMD (例如，CMD 1及CMD 2)。該等CMD可相同或可不相同。在一些實施例中，該等PFB設施可與該等CMD設施相同或不相同。該等PFB及CMD可轉移至受信任設施3820。使用取放裝配，受信任設施3820可形成完成SoC。

源晶圓理想地應為晶圓廠不可知的。由於塊狀矽係半導體製造中最常使用之基板，因此理想地，源晶圓亦應使用塊狀矽。一些實施例可使用各種方法以用於在塊狀矽中在PFB製造之後(及在取放之前)形成內埋犧牲層。因而，可在一個晶圓代工廠形成PFB晶圓，同時可在第二晶圓代工廠形成CMD晶圓。因而，在受信任設施3820中，本文中所描述之取放技術可用於自多個PFB晶圓(或具有多個PFB之單一晶圓)形成SoC 3830的前端。接著，取放組合件可將CMD置放在SoC 3830的前端上，以形成完成SoC 3840。

第39圖係圖示可在本發明技術之各種實施例中使用的沿著J-FIL之線路模型化處理的基於真空之取放裝配的一實例之方塊圖3900。源晶圓在取放裝配之前經歷以下預處理步驟(參見例如第40圖及第41圖)。化學機械拋光(CMP)對於製程序列中稍後的PFB結合可為必需的，PFB結合需要鏡面拋光之結合表面。囊封層塗層可用於保護拋光表面免於污染，以及保護PFB中之電路元件在拴繩形成期間免於化學侵蝕。進出孔蝕刻可用於形成向下蝕刻至內埋犧牲層之進出孔。第二囊封層塗層可在一些實施例中使用以保護PFB之側面。接著可應用拴繩蝕刻。此拴繩蝕刻可涉及部分地蝕刻去除內埋犧牲層，使得留下拴繩結構。可使用蒸汽相蝕刻劑以執行蝕刻，以防止由靜摩擦引起之PFB塌陷。

在預設裝配配置中，PFB金屬觸點朝向產品晶圓定向。關於此配置，取放裝配可在三個階段中進行。在第一階段中，PFB夾盤使用真空吸引將自身附接至(單一源晶圓上之)所有PFB (參見例如第42圖)。蒸汽形式蝕刻劑係經由斷續之孔分配在PFB夾盤上，以蝕刻去除拴繩，接著自源晶圓提起該等PFB。PFB夾盤充當PFB之臨時儲存器-只要維持真空吸引，且溫度條件保持穩定，PFB將以微影精度保持附接至夾盤。應注意，PFB夾盤上之吸取區域可個別地定址以實現後續的逐晶粒拾取。

在取放至產品晶圓上之前，需要移除PFB上之囊封層。在此處理階段，朝向PFB夾盤定向PFB，其中囊封層夾在PFB與夾盤之間。為了倒轉定向，將PFB轉移至第二PFB夾盤(參見例如第43圖)，隨後將該第二PFB夾盤轉移至大氣壓力O₂ 電漿灰化器。該灰化器將囊封層與PFB上之任何有機污染物一起移除。隨後將PFB轉移回至第一PFB夾盤。

在第三及最後階段中，使用逐晶粒拾取上蓋物，該上蓋物自PFB夾盤拾取個別PFB且將該等PFB置放(且結合)至產品晶圓上(參見例如第44圖)。該逐晶粒拾取上蓋物確保僅拾取已知合格之PFB，因此實現N-MAP之高良率要求。

第45圖展示用於第二裝配配置之製程序列4500，其中PFB金屬觸點背向產品晶圓。PFB夾盤(其可被視為主體拾取上蓋物)及逐晶粒拾取上蓋物係裝配製程之關鍵部件。該兩者確保當將PFB自源晶圓轉移至產品晶圓時維持微影精度。在自源晶圓之拾取期間，PFB之頂部與底部之間的壓力差足以使該等PFB保持附接至PFB夾盤係重要的。此係自源晶圓之拾取期間的主要關注點。一旦PFB已自源晶圓拾取且正在例如自PFB夾盤轉移至逐晶粒拾取上蓋物，夾盤即可藉由對PFB之一側加壓來幫助拾取。然而，在自源晶圓之拾取期間，對PFB之一側加壓形成嚴格的工程化挑戰。

第46圖圖示在自源晶圓之拾取期間的間隙壓力顯著大於大氣壓力之情境4600之一實例。由於所有PFB必須在主體拾取期間拾取，因此在300 mm晶圓之區域上方在PFB之一側上維持例如2 atm需要運動載台及z致動器以支撐〜7 kN的額外負荷。較高壓力亦在源晶圓及上蓋物之邊緣處產生密封問題。儘管此等並非根本挑戰，但自工程化觀點看，較佳使壓力保持接近1 atm。

因此，在不能對PFB之一側加壓的情況下，且在有限空氣在毫米尺度長的微米至次微米薄的間隙(介於PFB與源晶圓之間)中輸送的情況下，始終保證吸引需要對拾取期間的氣流之仔細分析。上蓋物接腳可提供多種功能。舉例而言，該等上蓋物接腳可密封進出孔，且因此幫助維持真空吸引。另外，上蓋物接腳可抵抗真空吸引之力支撐PFB，同時確保不會對PFB產生刮擦或損壞。在各種實施例中可選擇接腳幾何形狀(大小、間距、分佈)，使得以上兩個條件得到滿足，同時使PFB至接腳接觸面積保持儘可能地低。另外，在一些實施例中，此等掃描塗佈有導電層，且在其面對PFB之表面上圖案化粗糙度，以減少黏合效應。請注意，藉由適當修改接腳間距，可抵抗真空力固持任意的薄PFB。沿著犧牲層實現之取放裝配的上蓋物之此特徵提供明顯優於用於薄PFB製造及處置的基於研磨之方法的優點。歸因於對源晶圓之頂部及底部表面之平行度的限制，經研磨晶圓固有地限於微米尺度(〜10 μm或更大)厚度。

上蓋物與PFB之間的黏附力可引起不當靜摩擦問題。黏附係主要由於以下三個力之相互作用出現的複雜現象：1)表面張力、2)凡得瓦爾力及3)靜電力。表面張力由於接觸表面上之吸附濕氣的相互作用而出現。為了最小化表面張力，在取放工具中應主動地維持乾燥條件。凡得瓦爾力由於原子及分子之瞬時極化(歸因於量子機械效應)而出現，且僅在次100 nm間隙尺度下相關。為了減小此等力，上蓋物接腳之表面應圖案化〜100 nm (Ra)或更大的粗糙度。靜電力由於接觸期間的電荷產生及電荷轉移而出現且通常最難消除。本發明技術之一些實施例可減少靜電交互作用，從而藉由使用在接觸表面之間具有小接觸電位的材料將接觸起電減至最少。另外，在一些實施例中可使用不容易形成高度絕緣之原生氧化物的導電材料。接觸表面可為粗糙的，以將接觸面積減至最小。此外，使用硬材料可減少接觸部位處的局部變形(此可增大凈黏附力)。

在一些實施例中可使用抗犧牲層蝕刻劑(例如蒸汽HF)的上蓋物材料。上蓋物材料可為半導體等級的，可以大形成尺寸獲得，且能夠進行微加工。另外，在一些實施例中，上蓋物材料可具有高硬度，以在多個取放循環中耐磨損，以及減少靜摩擦問題。一些實施例中所使用之上蓋物材料可具有接近源晶圓及產品晶圓之熱性質。理想地，上蓋物材料應對可見或IR光譜中之光透明(以利於重疊度量衡)。給定此等限制條件，對上蓋物之材料的選擇相當有限。矽、藍寶石、熔融矽石以及碳化矽(SiC)可能係滿足以上限制條件之全部或大部分的僅一般材料。在此等材料中，僅矽具有可用於其之廣泛多種微加工技術，且很可能為上蓋物材料之最佳選項。基於真空之取放裝配的氣流力學

第47圖係圖示根據本發明技術之一或多個實施例的在自源晶圓拾取期間的PFB之快照之圖4700。如第47圖中所圖示，自源晶圓提升PFB，且以下兩個競爭效應發生：1)空氣稀薄化，此係因為間隙在PFB與源晶圓之間膨脹；及2)當空氣自PFB之邊緣湧入時的壓力等化，其中上蓋物中之大孔(幾十微米寬)將壓力維持在~1 atm下。

此等具有明顯不同之時間尺度- 假設V_{verticalPressureFront} ~V_{lateralPressureFront} ~V_soundAtRTP ，gap_{PFBToSubstrate} ~1 μm，且width_PFB ~5 mm，則time_{pressureEqualization} 為time_rarefaction 的約三個數量級。因此，若比間隙中之壓力等化更快地拾取PFB，則PFB有失去吸力的風險。實際上，毫米尺度區域上的稍微低於p_superstrate 之區域p_gap 可引起PFB之明顯畸變，從而可能引起失去重疊，以及對PFB電路元件造成損害。舉例而言，在p_superstrate 〜0.1 atm，平均p_gap 比1 mm寬局部區域上之p_superstrate 低~5%，及thickness_PFB ~1 μm之情況下，〜30 μm之偏轉出現在局部區域之中心。若此點處之gap_{PFBToSubstrate} 小於30 μm，則PFB很可能已撞上源晶圓。因此，拾取期間的良好拇指規則係在間隙中一直維持最小壓力p_gap ^min =k_{pressureMargin} *p_superstrate 。在後續分析中，吾人假設k_{pressureMargin} =5，p_superstrate =0.1 atm及p_gap ^min =0.5 atm。各種實施例可使用time_{pressureEqualization} 的更精確估計值，且使用該值導出吸力保證上蓋物運動計劃。

當朝向產品晶圓壓迫PFB以進行置放及結合時，以下兩個競爭效應出現(大致上係拾取期間的對應效應之時間反轉版本)：1)當間隙在PFB與產品晶圓之間收縮時，空氣壓縮；及2)當空氣沖出PFB之邊緣時，壓力等化，其中上蓋物中之大孔將壓力維持在〜1 atm下。

空氣壓縮增大PFB與產品晶圓之間的空氣之剛度，從而提供用於PFB置放期間的空氣中重疊校正之可能機制。壓縮之空氣隨著空氣沖出邊緣而最終消散。一些實施例可使用此消散時間之估計值，此可稍後通知工具設計者空氣中重疊校正可用的時間尺度。

第48圖圖示可在本發明技術之一些實施例中使用的上蓋物接腳4810中之孔。PFB附接至上蓋物。當將PFB拉出時，吸力可產生，從而損壞PFB。一些實施例可使用上蓋物中之孔以防止吸取。第49圖圖示本發明技術之各種實施例中的PFB在置放至生產晶圓上之前的快照4900。各種實施例可使用width_PFB 及thickness_{sacrificialLayer} 之各種值下的PFB拾取模擬之結果，且導出用於PFB夾盤之吸力保證運動計劃。

第50圖圖示本發明技術之各種實施例中的PFB拾取之DSMC模擬5000的域。作出以下初步假設以降低模擬複雜度。首先，假設PFB與源晶圓之間的間隙係立方形的。構成間隙體積之一小部分的進出孔未模型化。第二，假設立方形幾何形狀相對於氣流之二次對稱，僅模型化體積的四分之一。最後，假設PFB之邊緣處在1 atm壓力下。此藉由PFB夾盤中之大孔保證，該等孔將壓力維持〜1 atm。

在模擬域外的空氣之內在狀態係規定如下：1)假設空氣由分別以1.901x10²⁵ m^-3 及0.546x10²⁵ m^-3 之數密度存在的兩種分子物種-N₂ 及O₂ -構成，此對應於在1 atm壓力下之空氣中的此等物種之數密度。2)假設空氣靜止(零凈速度)。可使用六面體網元件將模擬體積離散，其中對於所有網元件之所有邊緣，size_mesh =33 nm。

在一些實施例中可使用以下邊界條件。將模擬域之頂部及底部處的矽表面模型化為壁，且使用混合(漫射及鏡面)壁相互作用模型來模型化壁-空氣碰撞。將壁處之溫度設定為300K。在模擬域之四個垂直面中，將兩個面設定為流入邊界，1 atm下之空氣可穿過該等面流入或流出，且另外兩個面係對稱邊界，如第50圖所圖示。

模擬之非固有參數係thickness_{sacricialLayer} 及width_PFB 。歸因於計算限制條件，僅關於width_PFB 及thickness_{sacrificalLayer} 之小值運行模擬。在模擬之當前集合中，使width_PFB 保持低於60 μm，且使得thickness_{sacrificialLayer} 保持低於2.5 μm。稍後，可將資料外插至毫米寬體積。對於thickness_{sacrificialLayer} 及width_PFB 之值的給定集合，可開發吸力保證拾取計劃。

第51圖係圖示根據本發明技術之一些實施例的可用於導出吸力保證拾取計劃之一組操作之一實例的流程圖5100。第52圖圖示本發明技術之各種實施例中的壓力之DSMC模擬5200之一實例。第53圖展示針對width_PFB =5 mm及gap_{PFBToSubstrate} 之各種值下的avg(p_gap )之進化5300。請注意，壓力等化速率在〜100奈米的間隙附近開始明顯變慢，此與分子流開始支配時很像。

第54圖展示針對thickness_{sacificialLayer} =0.01 μm及width_PFB =5 mm導出的吸力保證運動計劃5400。吸力保證運動計劃針對自源晶圓之2D晶粒拾取。在此，thickness_{sacrificialLayer} =0.01 μm且width_PFB =5 mm。運動計劃可係吸力保證的，只要在任何特定間隙值下的間隙對時間之斜率低於上文之極限運動計劃的對應斜率。PFB 置放之 DSMC 模擬

在一些實施例中所使用之PFB置放模擬可包括與用於拾取情況之模擬域及固有參數相同的模擬域及固有參數。非固有參數可為gap_{PFBToProductWafer} 及width_PFB 。由於計算限制條件，在一些實施例中，僅可關於間隙及寬度之小值運行模擬。在模擬之當前集合中，使width_PFB 保持低於20 μm，且使gap_{PFBToProductWafer} 保持低於4 μm。然而，可將資料外插至毫米寬體積。對於gap_{PFBToProductWafer} 及width_PFB 之值的給定集合，如下所述地導出置放時間估計值。

第55圖係圖示可在本發明技術之一些實施例中使用的用於導出置放時間估計值之一組操作之一實例的流程圖5500。第56圖係圖示本發明技術之一或多個實施例中的用於PFB置放之平均壓力間隙的進化之一實例之圖表5600。如第56圖中所圖示，基於上文所論述之演算法，針對width_PFB =5 mm的avg(p_gap )之進化。置放時間估計值係〜10毫秒。請注意，可藉由經由在PFB之邊緣上分配更多揮發性氣體來限制氣流而使此值增大。用於 N-MAP 之源晶圓

一些實施例可假設具有合適犧牲層之源晶圓可用，且給定此假設，可研究N-MAP製程之剩餘部分。如早前所提及，源晶圓理想地應為晶圓廠不可知的。由於塊狀>100>定向矽係半導體製造中使用最廣泛之基板，因此源晶圓亦應使用此塊狀>100>定向矽。然而，塊狀矽不含有任何內埋犧牲層，且因此在此原生形式下不能用於N-MAP。

若有人可在不損壞電路元件的情況下在晶圓廠處理之塊狀矽晶圓中形成內埋犧牲層，則此可為源晶圓之理想技術選項。另一方面，SOI基板已含有內埋犧牲層且不需要開發任何額外的製造後製程。然而，在世界範圍內，SOI基板目前由四個主要半導體晶圓廠中的僅一者進行處理。各種實施例提供源晶圓技術選項，該等技術選項的範圍係在一端上的SOI，至用於在另一端上形成製造後塊狀矽犧牲層的(可能)方法，該等技術選項中之每一者具有其自身的優點及風險之集合。

下面的表5.2展示源晶圓之三個技術選項。 表 5.2 具有內埋犧牲層之源晶圓的技術選項

技術選項	應用      邏輯        記憶體(DRAM)
絕緣體上矽(SOI)	限於Global Foundries (GF)	關注成本
內埋磊晶犧牲層(BESL)，其利用FIPO (變形2)	需要與晶圓廠合作	關注成本
在塊狀Si中形成製造後犧牲層	不依賴晶圓廠	不依賴晶圓廠或關注成本

SOI在許多實施例中係預設選項，此係因為此已含有內埋犧牲層。然而，SOI目前僅在單一大型晶圓廠-Global Foundries-處處理。另外，對於記憶體應用，SOI可具有明顯的成本障壁。

基於FIPOS之第二變形的BESL需要與晶圓廠合作以處理形成多孔下層所需的磊晶晶圓。然而，諸如FinFET及閘極全包圍FET的先進邏輯裝置中之磊晶晶圓之最近實施方式為此在邏輯空間中創造機會。第三選項且自可應用性觀點看最佳的選項係在塊狀Si中在製造後形成犧牲層。在塊狀矽中形成內埋犧牲層

第57圖係根據本發明技術之各種實施例的用於在塊狀矽中形成內埋犧牲層之製程流程5700之一實例。如第57圖中所圖示，隨後可將多孔層氧化以形成製造後內埋犧牲氧化物層)。然而，此製程序列並非理想的，此係因為由於多孔性之各向同性傳播，巨大彎折在PFB之底面上形成。第58圖展示替代序列5800，在該序列中，藉由靠近矽晶圓之表面施加電場，晶圓可排斥孔(該等孔係多孔性建立所需的)，從而可能阻止垂直蝕刻前部且明顯減少、甚至消除彎折。實驗驗證

第59圖圖示塗佈有薄鉻層的矽中之多孔性排斥。金屬層電壓V_metal 在此情況下僅為電解質電位。陽極化係使用內部蝕刻器進行。第60圖圖示用於創建多孔性之光電化學蝕刻器，其可用於本發明技術之各種實施例中。空氣軸承剛度

第61圖根據本發明技術之各種實施例圖示用於剛度計算之空氣軸承6100之一實例。特定間隙處之空氣軸承剛度可使用氣體之理想氣體定律找出。第62圖圖示減小為10分之一的空氣軸承間隙之一實例6200。作為一實例，若間隙自〜1 μm減小至〜100 nm，則空氣軸承之剛度增大至〜100倍。PFB 夾盤

PFB夾盤接腳分佈將必須基於PFB之尺寸改變。為了避免必須為每一新類型之PFB製造新的閥陣列，閥陣列可駐留在單獨層中，且使用真空吸引附接至接腳層。接腳層可針對每一特定PFB類型製造且使用基於真空吸引附接至閥層以允許兩個層之快速附接及脫離。對於以下圖中所示之設計，微閥陣列的間距應為(可能遇到之)最小PFB尺寸之〜70%。由於此配置，微閥陣列應能夠控制任何任意PFB形狀因數之氣流。第63圖圖示PFB夾盤之實例6300，展示了分離之微閥及接腳層。使用 N-MAP 之超微影晶粒

第64圖根據本發明技術之各種實施例圖示使用N-MAP之超微影晶粒的實例6400。更確切地，第64圖展示方法之一實例，在該方法中，大小各自小於26 mm x 33 mm之PFB可按超微影形成因數鑲嵌，且使用CMD聯接以形成超微影晶片上系統(SoC)。迷你晶圓廠

第65圖係圖示可在本發明技術之一些實施例中使用的迷你晶圓廠之各種組件之方塊圖6500。第65圖中所圖示之迷你晶圓廠之實施例可具有明顯小於習知大規模晶圓廠之佔地面積及資金要求，但可與大規模晶圓廠一起使用以用於由未必專攻半導體製造的實體/公司製造定製半導體裝置。上文所示之迷你晶圓廠含有N-MAP工具、晶粒測試台及諸如CMP台及烘烤台之一些其他輔助工具。請注意，烘烤台係用於在奈米精度取放裝配工具中之結合步驟之後改良結合品質。第65圖亦展示倒轉配置下之PFB夾盤。在此配置中，將不需要倒裝PFB。例示性電腦系統概述

本揭示之設計工具及/或製造系統之態樣及實施方式已在各種步驟及操作之一般上下文中加以描述。多種此等步驟及操作可由硬體組件執行，或可以電腦可執行指令具體化，該等指令可用以使利用該等指令程式化的通用或專用處理器(例如，在電腦、伺服器或其他計算裝置中)執行該等步驟或操作。舉例而言，該等步驟或操作可由硬體、軟體及/或韌體之組合執行。

第66圖係圖示表示設計工具及/或製造系統之電腦系統化的一實例機器之方塊圖。設計工具及/或製造系統控制器6600可與包括以下各者之實體通信：一或多個使用者6625、客戶端/終端裝置6620、使用者輸入裝置6605、周邊裝置6610、可選的共處理器裝置(例如，密碼處理器裝置) 6615以及網路6630。使用者可在網路6630上經由終端裝置6620與控制器6600建立聯繫。

電腦可使用中央處理單元(central processing unit；CPU)或處理器來處理資訊。處理器可包括可程式化通用或專用微處理器、可程式化控制器、特殊應用積體電路(application-specific integrated circuit；ASIC)、可程式化邏輯裝置(programmable logic device；PLD)、嵌入式組件、此等裝置之組合以及類似者。處理器回應於使用者及/或系統產生之請求而執行程式組件。此等組件中之一或多者可用軟體、硬體或硬體及軟體兩者來實施。處理器傳遞指令(例如，操作及資料指令)以實現各種操作。

控制器6600可包括時鐘6665、CPU 6670、諸如唯讀記憶體(read only memory；ROM) 6685及隨機存取記憶體(random access memory；RAM) 6680之記憶體以及共處理器6675等等。此等控制器組件可連接至系統匯流排6660，且經由系統匯流排6660連接至介面匯流排6635。此外，使用者輸入裝置6605、周邊裝置6610、共處理器裝置6615及其類似者可經由介面匯流排6635連接至系統匯流排6660。介面匯流排6635可連接至許多介面配接器，諸如處理器介面6640、輸入輸出介面(input output interface；I/O) 6645、網路介面6650、儲存介面6655及其類似者。

處理器介面6640可促進共處理器裝置6615與共處理器6675之間的通信。在一個實施方式中，處理器介面6640可加快對請求或資料之加密及解密。輸入輸出介面(input output interface；I/O) 6645促進使用者輸入裝置6605、周邊裝置6610、共處理器裝置6615及/或其類似者與控制器6600之組件之間的通信，通信使用諸如用於處置音訊、資料、視訊介面、無線收發器或類似物之協定的協定(例如，藍芽、IEEE 1394a-b、串列、通用串列匯流排(universal serial bus；USB)、數位視覺介面(Digital Visual Interface；DVI)、802.11a/b/g/n/x、蜂巢式等)。網路介面6650可與網路6630通信。經由網路6630，控制器6600可能夠存取遠端終端裝置6620。網路介面6650可使用各種有線及無線連接協定，諸如直接連接、乙太網路、諸如IEEE 802.11a-x之無線連接以及其類似者。

網路6630之實例包括網際網路、區域網路(Local Area Network；LAN)、都會區域網路(Metropolitan Area Network；MAN)、廣域網路(Wide Area Network；WAN)、無線網路(例如，使用無線應用協定WAP)、安全定製連接以及其類似者。網路介面6650可包括防火牆，在一些態樣中，防火牆可支配及/或管理存取/代管電腦網路中之資料的許可，且追蹤不同機器及/或應用程式之間的變化之信任位準。防火牆可為任何數目個模組，該等模組具有能夠在特定集合之機器及應用程式之間、機器與機器之間及/或應用程式與應用程式之間強制執行預定集合之存取權限，例如以調節此等變化之實體之間的訊務流量及資源共用的硬體及/或軟體組件之任何組合。防火牆可另外管理及/或存取詳述許可之存取控制列表，包括例如個人、機器及/或應用程式對物件之存取及操作權限，及許可權限所基於之情形。在不背離本揭示之新穎技術的情況下，防火牆之功能中所執行或包括的其他網路安全功能可為例如但不限於防侵入、侵入偵測、下一代防火牆、個人防火牆等。

儲存介面6655可與許多儲存裝置通信，該等儲存裝置諸如儲存裝置6690、抽取式碟片裝置以其類似者。儲存介面6655可使用各種連接協定，諸如串列先進技術附接(Serial Advanced Technology Attachment；SATA)、IEEE 1394、乙太網路、通用串列匯流排(Universal Serial Bus；USB)及其類似者。

使用者輸入裝置6605及周邊裝置6610可連接至I/O介面6645及可能的其他介面、匯流排及/或組件。使用者輸入裝置6605可包括讀卡器、指紋讀取器、操縱桿、鍵盤、麥克風、滑鼠、遙控器、視網膜讀取器、觸控螢幕、感測器及/或其類似者。周邊裝置6610可包括天線、音訊裝置(例如，麥克風、揚聲器等)、攝影機、外部處理器、通信裝置、射頻識別器(radio frequency identifier；RFID)、掃描器、印表機、儲存裝置、收發器及/或其類似物。共處理器裝置6615可經由介面匯流排6635連接至控制器6600，且可包括微控制器、處理器、介面或其他裝置。

電腦可執行指令及資料可儲存於處理器可存取之記憶體(例如，暫存器、快取記憶體、隨機存取記憶體、快閃記憶體等)中。此等儲存之指令碼(例如，程式)可聯繫處理器組件、母板及/或其他系統組件以執行所要操作。控制器6600可使用各種形式之記憶體，包括晶片上CPU記憶體(例如，暫存器)、RAM 6680、ROM 6685以及儲存裝置6690。儲存裝置6690可使用任何數目之有形的非暫時性儲存裝置或系統，諸如固定或抽取式磁碟驅動、光碟驅動、固態記憶體裝置以及其他處理器可讀儲存媒體。儲存於記憶體中之電腦可執行指令可包括具有一或多個程式模組之設計工具及/或製造平台，程式模組諸如執行特定任務或實施特定抽象資料類型的常式、程式、物件、組件、資料結構，諸如此類。舉例而言，記憶體可含有作業系統(operating system；OS)組件6695、模組及其他組件、資料庫表及其類似物。此等模組/組件可儲存且自儲存裝置存取，包括自經由介面匯流排可存取的外部儲存裝置。

資料庫組件可儲存由處理器執行以處理儲存之資料的程式。資料庫組件可以資料庫之形式實施，資料庫係相關的、可縮放且安全的。此資料庫之實例包括DB2、MySQL、Oracle、Sybase及類似者。替代地，資料庫可使用各種標準資料結構實施，諸如陣列、雜湊、列表、堆疊、結構化文本檔案(例如，XML)、表及/或類似者。此等資料結構可儲存於記憶體中及/或結構化檔案中。

控制器6600可在分散式計算環境中實施，在該等環境中，任務或模組係由經由諸如區域網路(Local Area Network；「LAN」)、廣域網路(Wide Area Network；「WAN」)、網際網路及類似者之通信網路鏈接的遠端處理裝置執行。在分散式計算環境中，程式模組或子常式可位於本端及遠端記憶體存儲裝置兩者中。分散式計算可用以負載平衡及/或聚集資源以用於處理。替代地，控制器6600之態樣可以電方式分散在網際網路中或其他網路(包括無線網路)中。熟習相關領域之技術人員將認識到，設計工具及/或製造系統之部分可駐留在伺服器電腦上，同時對應部分駐留在客戶端電腦上。控制器6600之態樣特有的資料結構及資料傳輸亦包括在本揭示之範疇內。結論

除非上下文另外明確要求，否則在說明書及申請專利範圍中，詞語「包含(comprise)」、「包含(comprising)」及類似者應在與排他性或詳盡意義相反的包括性意義上解釋；換言之，在「包括，但不限於」之意義上。如本文中所使用，術語「連接」、「耦接」或其任何變形意味著兩個或更多個元件之間的直接或間接之任何連接或耦接；元件之間的耦接或連接可為實體的、邏輯的或其組合。另外，詞語「本文中」、「上方」、「下方」及類似輸入之詞語在用於本申請案中時涉及本申請案整體，而非涉及本申請案之任何特定部分。在上下文准許的情況下，上文詳細描述中的使用單數或複數之詞語亦可分別包括複數或單數。詞語「或」在引用兩個或更多項目列表時覆蓋詞語的全部以下解釋：該列表中之項目中的任一者、該列表中之全部項目及該列表中之項目的任何組合。

技術之實例的以上詳細描述不欲為詳盡的，或將技術限於上文所揭示之精確形式。儘管出於說明目的在上文描述了技術之特定實例，但各種等效修改在技術之範圍內係可能的，如熟習相關領域技術者將瞭解的。舉例而言，儘管製程或區塊係以給定次序呈現，但替代性實施方式可以不同次序執行具有步驟之常式或使用具有區塊之系統，且一些製程或區塊可以刪除、移動、添加、細分、組合及/或修改以提供替代例或子組合。此等製程或區塊中之每一者可以多種不同方式實施。此外，儘管製程或區塊有時展示為順序地執行，但此等製程或區塊可改為並行地執行或實施，或可在不同時間執行。此外，本文中所說明的任何特定數字僅為實例：替代性實施方式可使用不同的值或範圍。

本文中提供的關於技術之教示可適用於其他系統，未必為上述之系統。上述之各個實例的元件及動作可經組合以提供技術之進一步實施方式。技術之一些替代性實施方式不僅可包括除上文提及之彼等實施方式以外的額外元件，而且可包括更少元件。

可依據以上的詳細描述對技術作出此等及其他改變。儘管以上描述描述技術之特定實例且描述預期的最佳模式，但無論以上內容如何詳細地出現在本文中，技術亦可以許多方式實踐。系統之細節可在其特定實施方式上明顯地改變，而仍被本文中所揭示之技術涵蓋。如上所述，當描述技術之特定特徵或態樣時所使用的特定術語不應視為暗示該術語在本文中重新定義以限於與技術相關聯的技術之任何特定特性、特徵或態樣。通常，以下申請專利範圍中所使用之術語不應解釋為將技術限於說明書中所揭示之特定實例，除非以上實施方式章節明確地定義此等術語。因此，技術之實際範圍不僅涵蓋所揭示之實例，而且涵蓋根據申請專利範圍實踐或實施該技術的全部等效方式。

為了減少技術方案之數目，在下文以特定技術方案形式呈現技術之特定態樣，但申請人預期許多技術方案形式的該技術之各種態樣。舉例而言，儘管僅將技術之一個態樣引述為電腦可讀媒體技術方案，但其他態樣同樣可具體化為電腦可讀媒體技術方案，或其他形式，諸如具體化為構件附加功能技術方案。意欲根據專利法處理之任何技術方案將以詞語「用於……之構件」開始，但術語「用於」在任何其他上下文中的使用不欲根據專利法援引處理。因此，申請人保留在提交本申請案之後追述額外技術方案的權利，以在本申請案中或在接續申請案中追述此等額外技術方案形式。

100:取放序列 110A:源晶圓 110B:源晶圓 110N:源晶圓 120:取放製程 130:3D IC 140:表示法 200:取放序列 210A:源晶圓 210B:源晶圓 210N:源晶圓 215:橫截面 220:取放製程 230:ASIC 235:部分 240:表示法 250:PFB 260:產品基板 300:一般取放裝配序列 350:奈米印記微影序列 400:取放步進機 410:z形頭組合件 420:花崗岩橋 430:花崗岩底座 440:源晶圓 450:產品晶圓 460:晶圓夾盤組合件 470:上蓋物 480:運動狀態 510:晶圓 520:晶圓 610:加熱冷卻元件 620:散熱片 700:晶圓夾盤 710:仰視圖 720:橫截面圖 730:形貌控制元件 740:熱致動器 750:頂部區段 760:底部區段 770:接腳表面 1000:大規模平行上蓋物設計 1010:全域z致動軸線 1020:熱致動器 1030:上蓋物夾盤 1040:大規模平行上蓋物組合件 1050:磁致動器 1060:子上蓋物 1070:佈線 1080:致動器 1100:多區上蓋物夾盤 1110:區帶 1120:蝕刻劑路線 1130:多層上蓋物組合件 1200:非矽源晶圓 1210:裝置層 1220:犧牲層 1230:主體層 1320:晶圓場 1400:序列 1410:產品晶圓 1420:CMD 1430:SoI晶圓/氧化物層 1440:層數目 1450:穿孔蝕刻 1460:囊封/焊料凸塊 1470:拴繩形成 1480:取放 1500:序列 1510:產品晶圓 1520:Si晶圓 1530:氧化物層 1540:囊封層 1550:CMD 1555:第二囊封層 1560:穿孔蝕刻 1565:拴繩形成 1570:取放 1575:原位灰化 1580:直接連接 1600:序列 1610:源晶圓 1620:囊封層 1630:載體基板 1640:晶圓切塊 1650:UV解除定位黏合劑 1660:原位灰化 1670:取放上蓋物 1680:數位微鏡裝置(DMD) 1700:載體基板 1710:微米尺度針孔 1720:玻璃基板 1740:直徑 1800:序列 1810:源晶圓 1820:卷對卷載體基板 1830:黏合劑 1840:晶圓切塊 1850:上蓋物 1860:夾盤 1870:真空孔 2610:PFB設計產生模組 2620:PFB編織模組 2630:準備模組 2640:遮蔽模組 2650:最佳化模組 2660:遮罩後CTS 2670:佈線引擎 2680:簽出分析模組 2690:驗證 2700:PFB設計演算法 3500:測試方法 3510:PFB測試操作 3520:CMD測試操作 3530:編織操作 3700:圖 3800:圖 3810:不受信任設施 3820:受信任設施 3830:前端 3840:完成SoC 3900:方塊圖 4500:製程序列 4600:情境 4700:圖 4810:上蓋物接腳 4900:快照 5000:DSMC模擬 5100:流程圖 5200:DSMC模擬 5300:進化 5400:吸力保證運動計劃 5500:流程圖 5600:圖表 5700:製程流程 5800:序列 6100:空氣軸承 6200:實例 6300:PFB夾盤之實例 6400:實例 6500:方塊圖 6600:控制器 6605:使用者輸入裝置 6610:周邊裝置 6615:共處理器裝置 6620:客戶端/終端裝置 6625:使用者 6630:網路 6635:介面匯流排 6640:處理器介面 6645:輸入輸出介面 6650:網路介面 6655:儲存介面 6660:系統匯流排 6665:時鐘 6670:CPU 6675:共處理器 6680:隨機存取記憶體(RAM) 6685:唯讀記憶體(ROM) 6690:儲存裝置 6695:作業系統(OS)組件

本發明技術之實施例將經由使用附圖來描述及解釋。

第1圖圖示可在本發明技術之各種實施例中使用的用於裝配3D IC之取放序列之一實例。

第2圖圖示可在本發明技術之一些實施例中使用的用於微尺度模組化裝配ASIC (M2A2)之取放序列之一實例。

第3圖係用於本發明技術之一或多個實施例中的奈米印記微影及取放裝配中之單元步驟之間的相似性之圖解。

第4圖圖示可在本發明技術之各種實施例中使用的取放步進機之一實例。

第5A圖根據本發明技術之各種實施例圖示具有單一載台的晶圓載台配置之一實例，源晶圓及產品晶圓兩者在同一支架上。

第5B圖根據本發明技術之一些實施例圖示具有多個T形配置載台之晶圓載台配置之一實例。

第6圖係可在本發明技術之一些實施例中使用的熱致動晶圓夾盤之一實例。

第7圖係可在本發明技術之一或多個實施例中使用的形貌受控之熱致動晶圓夾盤之一實例。

第8圖係可在本發明技術之各種實施例中使用的用於2D晶粒拾取的基於NIL模板之上蓋物之一實例。

第9圖係可在本發明技術之一些實施例中使用的用於PFB拾取的基於NIL模板之上蓋物之一實例。

第10圖係可在本發明技術之一或多個實施例中使用的大規模平行上蓋物設計之一實例。

第11圖係可在本發明技術之各種實施例中使用的多區上蓋物夾盤之一實例。

第12圖係可在本發明技術之一些實施例中使用的用於取放之非矽源晶圓之一實例。

第13圖根據本發明技術之一或多個實施例圖示在每一晶圓場中含有所有PFB的源晶圓之一實例。

第14圖係根據本發明技術之各種實施例的用於裝配製造於SOI晶圓上之CMD的序列之一實例。

第15圖係根據本發明技術之一些實施例的用於裝配製造於Si晶圓上之CMD的序列之一實例。

第16圖係根據本發明技術之一或多個實施例的用於規則Si晶圓上之PFB/2D晶粒/CMD之取放裝配的序列之一實例。

第17圖係可在本發明技術之各種實施例中使用的具有用以改良導熱性之微尺度針孔之載體基板的簡圖之一實例。

第18圖係根據本發明技術之一些實施例的在卷對卷載體基板上的用於規則Si晶圓上之PFB/2D晶粒/CMD之取放裝配的序列之一實例。

第19圖係根據本發明技術之一或多個實施例的用於製造(設計及編織)超級大小之FPGA的序列之一實例。

第20圖係根據本發明技術之各種實施例的用於製造(設計及編織)超級大小之ASIC的序列之一實例。

第21圖係可在本發明技術之一些實施例中使用的用於域特定SoC之記憶體PFB之一實例。

第22圖係可在本發明技術之一或多個實施例中使用的用於域特定SoC之數位邏輯PFB之一實例。

第23圖係可在本發明技術之各種實施例中使用的用於域特定SoC之混合信號PFB之一實例。

第24圖係根據本發明技術之一些實施例的用於編織PFB、FPGA、ASIC及其他區塊以實現域特定SoC的序列之一實例。

第25圖係根據本發明技術之一或多個實施例的用於在經編織PFB/其他組件SoC上裝配CMD以實現域特定SoC的序列之一實例。

第26圖係根據本發明技術之各種實施例的用於基於邏輯PFB之SoC的M2A2 EDA流程之一實例。

第27圖係根據本發明技術之一些實施例的PFB設計演算法之概述之一實例。

第28A圖至第28D圖圖示可在本發明技術之一或多個實施例中使用的PFB設計演算法中之相異性成本分析之一實例。

第29圖係可在本發明技術之各種實施例中使用的PFB設計演算法中之用以產生最終PFB的K平均數叢集之一實例。

第30圖係可在本發明技術之一些實施例中使用的PFB編織演算法之概述之一實例。

第31圖係根據本發明技術之一或多個實施例的裝配具有經編織PFB SoC之CMD以實現最終SoC之一實例。

第32圖係根據本發明技術之各種實施例的用以實現最終SoC之PFB經編織之SoC的後端處理之一實例。

第33圖係根據本發明技術之各種實施例的基於ASIC及M2A2之例示平面佈置之一實例。

第34圖係根據本發明技術之一些實施例的基於ASIC及M2A2之例示平面佈置之一實例。

第35圖係可在本發明技術之一或多個實施例中使用的基於M2A2之SoC之測試方法之一實例。

第36A圖至第36E圖圖示可在本發明技術之各種實施例中使用的用於基於M2A2之設計中之PFB、CMD及最後層級SoC的測試邏輯之一實例。

第37圖係圖示可在本發明技術之一些實施例中使用的分離製造方法之圖。

第38圖係圖示根據本發明技術之一或多個實施例的使用N-MAP之分離晶圓廠(SDSF)之圖。

第39圖係圖示可在本發明技術之各種實施例中使用的沿著J-FIL之線路模型化處理之基於真空之取放裝配的一實例之方塊圖。

第40圖係圖示根據本發明技術之一些實施例的進出孔形成及囊封層塗佈之圖。

第41圖係圖示根據本發明技術之一或多個實施例的留下拴繩之犧牲層的定時蝕刻之一實例之圖。

第42圖係圖示根據本發明技術之各種實施例的自源晶圓拾取PFB之一實例之圖。

第43圖係根據本發明技術之一些實施例的用於預設裝配配置中之囊封層移除的製程序列之一實例。

第44圖係根據本發明技術之一或多個實施例的使用逐晶粒拾取上蓋物至生產器晶圓上之取放之一實例。

第45圖係根據本發明技術之各種實施例的用於裝配配置2之製程序列之一實例，在裝配配置2中，PFB金屬觸點背向生產器晶圓。

第46圖圖示在自源晶圓之拾取期間的間隙壓力顯著大於大氣壓力之情境之一實例。

第47圖係圖示根據本發明技術之一或多個實施例的在自源晶圓之拾取期間的PFB之快照之圖。

第48圖圖示可在本發明技術之一些實施例中使用的上蓋物接腳中之孔。

第49圖圖示本發明技術之各種實施例中的在置放至生產晶圓上之前的PFB之快照。

第50圖圖示本發明技術之各種實施例中的用於PFB拾取之DSMC模擬之域。

第51圖係圖示根據本發明技術之一些實施例的可用於導出吸力保證拾取計劃的一組操作之一實例的流程圖。

第52圖圖示本發明技術之各種實施例中的壓力之DSMC模擬之一實例。

第53圖係圖示本發明技術之各種實施例中的平均壓力間隙之演變之一實例的圖表。

第54圖係本發明技術之各種實施例中的用於自源晶圓之2D晶粒拾取的吸力保證運動計劃之一實例的圖表。

第55圖係圖示可在本發明技術之一些實施例中使用的用於導出置放時間估計值之一組操作之一實例的流程圖。

第56圖係圖示本發明技術之一或多個實施例中的PFB置放之平均壓力間隙之演變的一實例的圖表。

第57圖係根據本發明技術之各種實施例的用於在塊狀矽中形成內埋犧牲層之製程流程之一實例。

第58圖係根據本發明技術之一些實施例的用於在塊狀矽中形成內埋犧牲層之製程流程之一實例。

第59圖圖示經塗佈具有薄鉻層之矽中的多孔性排斥。

第60圖圖示可在本發明技術之各種實施例中使用的用於多孔性建立之光電化學蝕刻器。

第61圖根據本發明技術之各種實施例圖示用於剛度計算之空氣軸承之一實例。

第62圖圖示減小為10分之一的空氣軸承間隙之一實例。

第63圖圖示PFB夾盤之一實例，展示了單獨的微閥及接腳層。

第64圖根據本發明技術之各種實施例圖示使用N-MAP之超微影晶粒之實例。

第65圖係圖示可在本發明技術之一些實施例中使用的迷你晶圓廠之各種組件之方塊圖。

第66圖係可在本發明技術之一些實施例中使用的電腦系統之一實例。

該等圖未必按比例繪製。類似地，出於論述本發明技術之實施例中之一些之目的，一些組件及/或操作可以分離成不同區塊或組合成單一區塊。此外，儘管技術服從各種修改及替代形式，但特定實施例已用舉例方式在圖中展示且在下文加以詳細描述。然而，本發明不將技術限於所描述之特定實施例。相反地，技術意欲覆蓋落入由隨附申請專利範圍界定的技術之範疇內的所有修改、等效物及替代例。

國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無

國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無

100:取放序列

110A:源晶圓

110B:源晶圓

110N:源晶圓

120:取放製程

130:3D IC

140:表示法

Claims (16)

1. 一種用於將晶粒組裝到一產品基板上的方法，該方法包含以下步驟：使用一第一夾盤從一源基板選擇性地拾取一或更多晶粒，其中該源基板在該拾取步驟期間保持於一倒裝位置中；及使用一第二夾盤將該一或更多晶粒放置到該產品基板上，其中該第二夾盤定向在與該第一夾盤相對的一方向中。
2. 如請求項1所述之方法，其中將二或更多晶粒組裝至該產品基板上。
3. 如請求項2所述之方法，其中組裝該二或更多晶粒之步驟以一平行的方式實行。
4. 如請求項1所述之方法，其中在該組裝的步驟期間，實行重疊度量衡。
5. 如請求項4所述之方法，其中該重疊度量衡為一基於莫耳之度量衡方案。
6. 如請求項1所述之方法，其中該第一夾盤或該第二夾盤包含使用以下一或更多者製成的一上蓋物：碳化矽、熔融矽石、氧化鋁、矽。
7. 如請求項6所述之方法，利用壓電致動器以能夠關於該產品基板控制該一或更多晶粒的形貌。
8. 如請求項6所述之方法，其中該上蓋物具有一或更多連接的或未連接的子上蓋物。
9. 如請求項1所述之方法，其中實行該組裝之步驟以在該一或更多晶粒及該產品基板之間達成介於次5nm重疊精度及次25nm重疊精度之間。
10. 如請求項9所述之方法，其中利用一或更多奈米精度裝配以達成該重疊精度。
11. 如請求項1所述之方法，其中在該組裝期間利用以下一或更多技術：空氣中對準、液體中對準及畸變控制。
12. 如請求項11所述之方法，其中該畸變控制藉由熱致動器實現。
13. 如請求項1所述之方法，其中該組裝之步驟包含直接結合。
14. 如請求項1所述之方法，其中該源基板為以下一者：一矽晶圓，及包含GaN、GaAs、InP或SiC的一非矽晶圓。
15. 如請求項1所述之方法，其中該一或更多晶粒使用一黏合劑從該源基板分離。
16. 如請求項15所述之方法，其中該黏合劑為一UV解除定位黏合劑。