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TWI865775B - 半導體裝置及電子裝置 - Google Patents

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TWI865775B
TWI865775B TW110116070A TW110116070A TWI865775B TW I865775 B TWI865775 B TW I865775B TW 110116070 A TW110116070 A TW 110116070A TW 110116070 A TW110116070 A TW 110116070A TW I865775 B TWI865775 B TW I865775B
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黒川義元
上妻宗廣
金村卓郎
井上達則
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日商半導體能源研究所股份有限公司
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Abstract

本發明的一個實施方式提供一種電路面積小且功耗低的半導體裝置。一種半導體裝置，包括第一至第四單元、電流鏡電路、第一至第四佈線，並且第一至第四單元的每一個包括第一電晶體､第二電晶體以及電容器。在第一至第四單元的每一個中，第一電晶體的第一端子與電容器的第一端子及第二電晶體的閘極電連接｡第一佈線與第一單元及第二單元的第二電晶體的第一端子電連接，第二佈線與第三單元及第四單元的第二電晶體的第一端子電連接，第三佈線與第一單元及第三單元的電容器的第二端子電連接，第四佈線與第二單元及第四單元的電容器的第二端子電連接。電流鏡電路與第一佈線及第二佈線電連接。

Description

半導體裝置及電子裝置
本發明的一個實施方式係關於一種半導體裝置及電子裝置。
本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的技術領域係關於一種物體、工作方法或製造方法。此外，本發明的一個實施方式係關於一種製程（process）、機器（machine）、產品（manufacture）或者組合物（composition of matter）。因此，明確而言，作為本說明書所公開的本發明的一個實施方式的技術領域的例子可以舉出半導體裝置、顯示裝置、液晶顯示裝置、發光裝置、蓄電裝置、攝像裝置、記憶體裝置、信號處理裝置、感測器、處理器、電子裝置、系統、它們的驅動方法、它們的製造方法或它們的檢查方法。
現在，以人腦結構為模型的積體電路的開發日益火熱。該積體電路組裝有作為腦子結構的電子電路且包括相當於人腦的“神經元”及“神經突觸”的電路。因此，有時將上述積體電路稱為“神經形性（neuro-morphic）”、“腦子形性（brain-morphic）”或“腦子激發（brain-inspire）”。該積體電路具有非諾依曼型架構，與隨著處理速度的增加功耗也變高的諾依曼型架構相比，可以期待以極低功耗進行並列處理。
包括“神經元”及“神經突觸”的模仿神經網路的資料處理模型被稱為人工神經網路（ANN）。藉由利用人工神經網路，甚至可以以與人等同或者超過人的精度進行推斷。在人工神經網路中，主要進行神經元輸出的權重之和的運算，亦即積和運算。
例如，專利文獻1公開了將使用OS電晶體（有時被稱為氧化物半導體電晶體）的記憶單元用於執行積和運算的電路的發明。OS電晶體是指在通道形成區域中含有金屬氧化物半導體的電晶體，該電晶體的關電流極小（例如，非專利文獻1及2）。此外，已製造了使用OS電晶體的各種半導體裝置（例如，非專利文獻3及4）。OS電晶體的製程可以納入現有Si電晶體（在通道形成區域中含有Si的電晶體）的CMOS製程，OS電晶體可以層疊在Si電晶體上（例如，非專利文獻4）。
[專利文獻1]日本專利申請公開第2017-168099號公報 [非專利文獻]
[非專利文獻1]S.Yamazaki et al.，“Properties of crystalline In-Ga-Zn-oxide semiconductor and its transistor characteristics，” Jpn.J.Appl.Phys.，vol.53，04ED18（2014）. [非專利文獻2]K.Kato et al.，“Evaluation of Off-State Current Characteristics of Transistor Using Oxide Semiconductor Material， Indium-Gallium-Zinc Oxide，”Jpn.J.Appl.Phys.，vol.51，021201（2012）. [非專利文獻3]S.Amano et al.，“Low Power LC Display Using In-Ga-Zn-Oxide TFTs Based on Variable Frame Frequency，“SID Symp.Dig.Papers，vol.41，pp.626-629（2010）. [非專利文獻4]T.Ishizu et al.，“Embedded Oxide Semiconductor Memories：A Key Enabler for Low-Power ULSI，”ECS Tran.，vol.79，pp.149-156（2017）.
在使用數位電路執行積和運算的情況下，使用數位乘法電路執行作為乘數的數位資料（乘數資料）與作為被乘數的數位資料（被乘數資料）相乘的運算。然後，使用數位加法電路執行藉由該乘法得到的數位資料（積資料）的加法運算，以取得作為該積和運算的結果的數位資料（積和資料）。作為數位乘法電路及數位加法電路的需求，較佳為能夠處理多位運算。但是，在此情況下，數位乘法電路及數位加法電路的電路規模均增大，這可能會導致整個運算電路的電路面積及功耗的增加。
此外，人工神經網路除了進行積和運算以外還進行活化函數的運算。如果使用數位電路執行活化函數的運算，則如上所述那樣可能會導致整個運算電路的電路面積及功耗的增加。此外，如果使用類比電路而不使用數位乘法電路及數位加法電路進行積和運算，則該類比電路所輸出的運算結果成為類比信號，由此為了將該運算結果輸入到進行活化函數的運算的數位電路而需要將該運算結果從類比信號轉換成數位信號一次。再者，該數位電路輸出作為數位信號的運算結果，由此在使用該運算結果再次進行積和運算時需要將該運算結果的數位信號轉換成類比信號，以將其輸入到該類比電路。尤其是，人工神經網路反復進行積和運算及活化函數的運算，由此在類比電路和數位電路混合在一起的電路中，頻繁地轉換數位信號和類比信號。由此，有時轉換數位信號和類比信號的電路的功耗也可能會增加。
本發明的一個實施方式的目的之一是提供一種能夠進行積和運算及/或活化函數的運算的半導體裝置。此外，本發明的一個實施方式的目的之一是提供一種功耗低的半導體裝置。
此外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置等。此外，本發明的一個實施方式的目的之一是提供一種包括上述半導體裝置的電子裝置。
注意，本發明的一個實施方式的目的不侷限於上述目的。上述目的並不妨礙其他目的的存在。其他目的是指將在下面的記載中描述的上述以外的目的。本領域技術人員可以從說明書或圖式等的記載中導出並適當衍生上述以外的目的。本發明的一個實施方式實現上述目的及其他目的中的至少一個目的。此外，本發明的一個實施方式不一定需要實現所有的上述目的及其他目的。
（1） 本發明的一個實施方式是一種半導體裝置，包括第一單元、第二單元、第三單元、第四單元、電流鏡電路、第一佈線、第二佈線、第三佈線及第四佈線。第一單元、第二單元、第三單元及第四單元的每一個包括第一電晶體、第二電晶體及電容器。在第一單元、第二單元、第三單元及第四單元的每一個中，第一電晶體的第一端子與電容器的第一端子及第二電晶體的閘極電連接。第一單元的第二電晶體的第一端子與第一佈線電連接，第一單元的電容器的第二端子與第三佈線電連接。第二單元的第二電晶體的第一端子與第一佈線電連接，第二單元的電容器的第二端子與第四佈線電連接。第三單元的第二電晶體的第一端子與第二佈線電連接，第三單元的電容器的第二端子與第三佈線電連接。第四單元的第二電晶體的第一端子與第二佈線電連接，第四單元的電容器的第二端子與第四佈線電連接。電流鏡電路與第一佈線及第二佈線電連接，電流鏡電路具有使對應於第一佈線的電位的電流流過第二佈線的功能。第一資料根據第一電位和第二電位的差異而設定，第二資料根據第三電位和第四電位的差異而設定。第一單元具有在第一單元的電容器的第一端子中保持第一電位的功能，第二單元具有在第二單元的電容器的第一端子中保持第二電位的功能，第三單元具有在第三單元的電容器的第一端子中保持第二電位的功能，第四單元具有在第四單元的電容器的第一端子中保持第一電位的功能。第三佈線被輸入第三電位，並且第四佈線被輸入第四電位，使得從電流鏡電路流至第二佈線的電流量減去從第二佈線流至第三單元的第二電晶體的第一端子的電流量及從第二佈線流至第四單元的第二電晶體的第一端子的電流量而得的電流量對應於第一資料與第二資料之積。
（2） 此外，本發明的一個實施方式是一種半導體裝置，包括m個（m為1以上的整數）第一單元、m個第二單元、m個第三單元、m個第四單元、電流鏡電路、第一佈線、第二佈線、m個第三佈線及m個第四佈線。m個第一單元、m個第二單元、m個第三單元及m個第四單元的每一個包括第一電晶體、第二電晶體及電容器。在m個第一單元、m個第二單元、m個第三單元及m個第四單元的每一個中，第一電晶體的第一端子與電容器的第一端子及第二電晶體的閘極電連接。m個第一單元的每一個的第二電晶體的第一端子與第一佈線電連接，第i個（i為1以上且m以下的整數）第一單元的電容器的第二端子與第i個第三佈線電連接。m個第二單元的每一個的第二電晶體的第一端子與第一佈線電連接，第i個第二單元的電容器的第二端子與第i個第四佈線電連接。m個第三單元的每一個的第二電晶體的第一端子與第二佈線電連接，第i個第三單元的電容器的第二端子與第i個第三佈線電連接。m個第四單元的每一個的第二電晶體的第一端子與第二佈線電連接，第i個第四單元的電容器的第二端子與第i個第四佈線電連接。電流鏡電路與第一佈線及第二佈線電連接，電流鏡電路具有使對應於第一佈線的電位的電流流過第二佈線的功能。在與第i個第三佈線電連接的第一單元及第三單元的每一個中，第一單元具有在第一單元的電容器的第一端子中保持電位VWα [i]的功能，第三單元具有在第三單元的電容器的第一端子中保持電位VWβ [i]的功能。此外，在與第i個第四佈線電連接的第二單元及第四單元的每一個中，第二單元具有在第二單元的電容器的第一端子中保持電位VWβ [i]的功能，第四單元具有在第四單元的電容器的第一端子中保持電位VWα [i]的功能。第i個第三佈線被輸入電位VXα [i]，並且第i個第四佈線被輸入電位VXβ [i]，使得從電流鏡電路流至第二佈線的電流量減去從第二佈線流至m個第三單元的每一個的第二電晶體的第一端子的電流量之和及從第二佈線流至m個第四單元的每一個的第二電晶體的第一端子的電流量之和而得的電流量對應於數學式（A1）的值。
[數學式1]
（3） 此外，本發明的一個實施方式是一種半導體裝置，包括第一單元、第二單元、第三單元、第四單元、第一電流源、第二電流源、減法電路、第一佈線、第二佈線、第三佈線及第四佈線。第一單元、第二單元、第三單元及第四單元的每一個包括第一電晶體、第二電晶體及電容器。在第一單元、第二單元、第三單元及第四單元的每一個中，第一電晶體的第一端子與電容器的第一端子及第二電晶體的閘極電連接。第一單元的第二電晶體的第一端子與第一佈線電連接，第一單元的電容器的第二端子與第三佈線電連接。第二單元的第二電晶體的第一端子與第一佈線電連接，第二單元的電容器的第二端子與第四佈線電連接。第三單元的第二電晶體的第一端子與第二佈線電連接，第三單元的電容器的第二端子與第三佈線電連接。第四單元的第二電晶體的第一端子與第二佈線電連接，第四單元的電容器的第二端子與第四佈線電連接。第一電流源與第一佈線電連接，第二電流源與第二佈線電連接。此外，從第一電流源流過第一佈線的電流量為從第二電流源流過第二佈線的電流量的0.9倍以上且1.1倍以下。此外，減法電路的第一輸入端子與第一佈線電連接，減法電路的第二輸入端子與第二佈線電連接。第一資料根據第一電位和第二電位的差異而設定，第二資料根據第三電位和第四電位的差異而設定。第一單元具有在第一單元的電容器的第一端子中保持第一電位的功能，第二單元具有在第二單元的電容器的第一端子中保持第二電位的功能，第三單元具有在第三單元的電容器的第一端子中保持第二電位的功能，第四單元具有在第四單元的電容器的第一端子中保持第一電位的功能。第三佈線被輸入第三電位，並且第四佈線被輸入第四電位，使得從第一電流源流至第一佈線的電流量減去從第一佈線流至第一單元及第二單元的每一個的第二電晶體的第一端子的電流量之和而得的電流量輸入到減法電路的第一輸入端子，並且從第二電流源流至第二佈線的電流量減去從第二佈線流至第三單元及第四單元的每一個的第二電晶體的第一端子的電流量之和而得的電流量輸入到減法電路的第二輸入端子。由此，從減法電路的輸出端子輸出對應於第一資料與第二資料之積的電壓。
（4） 本發明的一個實施方式是一種半導體裝置，包括m個（m為1以上的整數）第一單元、m個第二單元、m個第三單元、m個第四單元、第一電流源、第二電流源、減法電路、第一佈線、第二佈線、m個第三佈線及m個第四佈線。m個第一單元、m個第二單元、m個第三單元及m個第四單元的每一個包括第一電晶體、第二電晶體及電容器。在m個第一單元、m個第二單元、m個第三單元及m個第四單元的每一個中，第一電晶體的第一端子與電容器的第一端子及第二電晶體的閘極電連接。m個第一單元的每一個的第二電晶體的第一端子與第一佈線電連接，第i個（i為1以上且m以下的整數）第一單元的電容器的第二端子與第i個第三佈線電連接。m個第二單元的每一個的第二電晶體的第一端子與第一佈線電連接，第i個第二單元的電容器的第二端子與第i個第四佈線電連接。m個第三單元的每一個的第二電晶體的第一端子與第二佈線電連接，第i個第三單元的電容器的第二端子與第i個第三佈線電連接。m個第四單元的每一個的第二電晶體的第一端子與第二佈線電連接，第i個第四單元的電容器的第二端子與第i個第四佈線電連接。第一電流源與第一佈線電連接，第二電流源與第二佈線電連接。此外，從第一電流源流過第一佈線的電流量為從第二電流源流過第二佈線的電流量的0.9倍以上且1.1倍以下。此外，減法電路的第一輸入端子與第一佈線電連接，減法電路的第二輸入端子與第二佈線電連接。在與第i個第三佈線電連接的第一單元及第三單元的每一個中，第一單元具有在第一單元的電容器的第一端子中保持電位VWα [i]的功能，第三單元具有在第三單元的電容器的第一端子中保持電位VWβ [i]的功能。此外，在與第i個第四佈線電連接的第二單元及第四單元的每一個中，第二單元具有在第二單元的電容器的第一端子中保持電位VWβ [i]的功能，第四單元具有在第四單元的電容器的第一端子中保持電位VWα [i]的功能。第i個第三佈線被輸入電位VXα [i]，並且第i個第四佈線被輸入電位VXβ [i]，使得從第一電流源流至第一佈線的電流量減去從第一佈線流至m個第一單元及第二單元的每一個的第二電晶體的第一端子的電流量之和而得的電流量輸入到減法電路的第一輸入端子，並且從第二電流源流至第二佈線的電流量減去從第二佈線流至m個第三單元及第四單元的每一個的第二電晶體的第一端子的電流量之和而得的電流量輸入到減法電路的第二輸入端子。由此，從減法電路的輸出端子輸出對應於數學式（A2）的值的電壓。
[數學式2]
（5） 此外，本發明的一個實施方式是一種半導體裝置，包括第一單元、第二單元、第三單元、第四單元、第一佈線、第二佈線及第三佈線。第一單元、第二單元、第三單元及第四單元的每一個包括第一電晶體、第二電晶體及電容器。此外，在第一單元、第二單元、第三單元及第四單元的每一個中，第一電晶體的第一端子與電容器的第一端子及第二電晶體的閘極電連接，第一電晶體的閘極與第一佈線電連接。此外，第二佈線與第一單元的第一電晶體的第二端子及第四單元的第一電晶體的第二端子電連接，並且第三佈線與第二單元的第一電晶體的第二端子及第三單元的第一電晶體的第二端子電連接。
（6） 此外，本發明的一個實施方式是一種半導體裝置，包括第一單元、第二單元、第三單元、第四單元、第一佈線、第二佈線、第三佈線、第四佈線、第五佈線、第六佈線及第七佈線。此外，第一單元、第二單元、第三單元及第四單元的每一個包括第一電晶體、第二電晶體及電容器。在第一單元、第二單元、第三單元及第四單元的每一個中，第一電晶體的第一端子與電容器的第一端子及第二電晶體的閘極電連接。第一單元的第二電晶體的第一端子與第四佈線電連接，第一單元的電容器的第二端子與第六佈線電連接，第一單元的第一電晶體的第二端子與第二佈線電連接，第一單元的第一電晶體的閘極與第一佈線電連接。第二單元的第二電晶體的第一端子與第四佈線電連接，第二單元的電容器的第二端子與第七佈線電連接，第二單元的第一電晶體的第二端子與第三佈線電連接，第二單元的第一電晶體的閘極與第一佈線電連接。第三單元的第二電晶體的第一端子與第五佈線電連接，第三單元的電容器的第二端子與第六佈線電連接，第三單元的第一電晶體的第二端子與第三佈線電連接，第三單元的第一電晶體的閘極與第一佈線電連接。第四單元的第二電晶體的第一端子與第五佈線電連接，第四單元的電容器的第二端子與第七佈線電連接，第四單元的第一電晶體的第二端子與第二佈線電連接，並且第四單元的第一電晶體的閘極與第一佈線電連接。
（7） 此外，本發明的一個實施方式是上述（6）所示的半導體裝置，較佳為包括電流鏡電路。此外，電流鏡電路較佳為與第四佈線及第五佈線電連接。此外，電流鏡電路具有使對應於第四佈線的電位的電流流過第五佈線的功能。
（8） 此外，本發明的一個實施方式是上述（7）所示的半導體裝置，較佳為得到第一資料與第二資料之積。第一資料根據第一電位和第二電位的差異而設定，第二資料根據第三電位和第四電位的差異而設定。此外，第一單元具有在第一單元的電容器的第一端子中保持第一電位的功能，第二單元具有在第二單元的電容器的第一端子中保持第二電位的功能，第三單元具有在第三單元的電容器的第一端子中保持第二電位的功能，第四單元具有在第四單元的電容器的第一端子中保持第一電位的功能。第六佈線被輸入第三電位，並且第七佈線被輸入第四電位，使得從電流鏡電路流至第五佈線的電流量減去從第五佈線流至第三單元的第二電晶體的第一端子的電流量及從第五佈線流至第四單元的第二電晶體的第一端子的電流量而得的電流量對應於第一資料與第二資料之積。
（9） 此外，本發明的一個實施方式是上述（6）所示的半導體裝置，較佳為包括第一電流源、第二電流源及減法電路。此外，第一電流源較佳為與第四佈線電連接，第二電流源較佳為與第五佈線電連接。此外，減法電路的第一輸入端子較佳為與第四佈線電連接，減法電路的第二輸入端子較佳為與第五佈線電連接。此外，從第一電流源流過第四佈線的電流量較佳為從第二電流源流過第五佈線的電流量的0.9倍以上且1.1倍以下。
（10） 此外，本發明的一個實施方式是上述（9）所示的半導體裝置，較佳為得到第一資料與第二資料之積。第一資料根據第一電位和第二電位的差異而設定，第二資料根據第三電位和第四電位的差異而設定。第一單元具有在第一單元的電容器的第一端子中保持第一電位的功能，第二單元具有在第二單元的電容器的第一端子中保持第二電位的功能，第三單元具有在第三單元的電容器的第一端子中保持第二電位的功能，第四單元具有在第四單元的電容器的第一端子中保持第一電位的功能。第六佈線被輸入第三電位，並且第七佈線被輸入第四電位，使得從第一電流源流至第四佈線的電流量減去從第四佈線流至第一單元及第二單元的每一個的第二電晶體的第一端子的電流量之和而得的電流量輸入到減法電路的第一輸入端子，並且從第二電流源流至第五佈線的電流量減去從第五佈線流至第三單元及第四單元的每一個的第二電晶體的第一端子的電流量之和而得的電流量輸入到減法電路的第二輸入端子。由此，從減法電路的輸出端子輸出對應於第一資料與第二資料之積的電壓。
（11） 此外，本發明的一個實施方式是一種半導體裝置，包括m個（m為1以上的整數）第一單元、m個第二單元、m個第三單元、m個第四單元、電流鏡電路、m個第一佈線、第二佈線、第三佈線、第四佈線、第五佈線、m個第六佈線及m個第七佈線。此外，m個第一單元、m個第二單元、m個第三單元及m個第四單元的每一個包括第一電晶體、第二電晶體及電容器。在m個第一單元、m個第二單元、m個第三單元及m個第四單元的每一個中，第一電晶體的第一端子與電容器的第一端子及第二電晶體的閘極電連接。m個第一單元的每一個的第二電晶體的第一端子與第四佈線電連接，第i個（i為1以上且m以下的整數）第一單元的電容器的第二端子與第i個第六佈線電連接，m個第一單元的每一個的第一電晶體的第二端子與第二佈線電連接，第i個第一單元的第一電晶體的閘極與第i個第一佈線電連接。m個第二單元的每一個的第二電晶體的第一端子與第四佈線電連接，第i個第二單元的電容器的第二端子與第i個第七佈線電連接，m個第二單元的每一個的第一電晶體的第二端子與第三佈線電連接，第i個第二單元的第一電晶體的閘極與第i個第一佈線電連接。m個第三單元的每一個的第二電晶體的第一端子與第五佈線電連接，第i個第三單元的電容器的第二端子與第i個第六佈線電連接，m個第三單元的每一個的第一電晶體的第二端子與第三佈線電連接，第i個第三單元的第一電晶體的閘極與第i個第一佈線電連接。m個第四單元的每一個的第二電晶體的第一端子與第五佈線電連接，第i個第四單元的電容器的第二端子與第i個第七佈線電連接，m個第四單元的每一個的第一電晶體的第二端子與第二佈線電連接，第i個第四單元的第一電晶體的閘極與第i個第一佈線電連接。再者，電流鏡電路與第四佈線及第五佈線電連接。此外，電流鏡電路具有使對應於第四佈線的電位的電流流過第五佈線的功能。此外，在與第i個第六佈線電連接的第一單元及第三單元的每一個中，第一單元具有在第一單元的電容器的第一端子中保持電位VWα [i]的功能，第三單元具有在第三單元的電容器的第一端子中保持電位VWβ [i]的功能。此外，在與第i個第七佈線電連接的第二單元及第四單元的每一個中，第二單元具有在第二單元的電容器的第一端子中保持電位VWβ [i]的功能，第四單元具有在第四單元的電容器的第一端子中保持電位VWα [i]的功能。第i個第六佈線被輸入電位VXα [i]，並且第i個第七佈線被輸入電位VXβ [i]，使得從電流鏡電路流至第五佈線的電流量減去從第五佈線流至m個第三單元的每一個的第二電晶體的第一端子的電流量之和及從第五佈線流至m個第四單元的每一個的第二電晶體的第一端子的電流量之和而得的電流量對應於數學式（A3）的值。
[數學式3]
（12） 此外，本發明的一個實施方式是一種半導體裝置，包括m個（m為1以上的整數）第一單元、m個第二單元、m個第三單元、m個第四單元、第一電流源、第二電流源、減法電路、m個第一佈線、第二佈線、第三佈線、第四佈線、第五佈線、m個第六佈線及m個第七佈線。此外，m個第一單元、m個第二單元、m個第三單元及m個第四單元的每一個包括第一電晶體、第二電晶體及電容器。在m個第一單元、m個第二單元、m個第三單元及m個第四單元的每一個中，第一電晶體的第一端子與電容器的第一端子及第二電晶體的閘極電連接。m個第一單元的每一個的第二電晶體的第一端子與第四佈線電連接，第i個（i為1以上且m以下的整數）第一單元的電容器的第二端子與第i個第六佈線電連接，m個第一單元的每一個的第一電晶體的第二端子與第二佈線電連接，第i個第一單元的第一電晶體的閘極與第i個第一佈線電連接。m個第二單元的每一個的第二電晶體的第一端子與第四佈線電連接，第i個第二單元的電容器的第二端子與第i個第七佈線電連接，m個第二單元的每一個的第一電晶體的第二端子與第三佈線電連接，第i個第二單元的第一電晶體的閘極與第i個第一佈線電連接。m個第三單元的每一個的第二電晶體的第一端子與第五佈線電連接，第i個第三單元的電容器的第二端子與第i個第六佈線電連接，m個第三單元的每一個的第一電晶體的第二端子與第三佈線電連接，第i個第三單元的第一電晶體的閘極與第i個第一佈線電連接。m個第四單元的每一個的第二電晶體的第一端子與第五佈線電連接，第i個第四單元的電容器的第二端子與第i個第七佈線電連接，m個第四單元的每一個的第一電晶體的第二端子與第二佈線電連接，第i個第四單元的第一電晶體的閘極與第i個第一佈線電連接。再者，第一電流源與第四佈線電連接，第二電流源與第五佈線電連接。此外，從第一電流源流過第四佈線的電流量為從第二電流源流過第五佈線的電流量的0.9倍以上1.1倍以下。此外，減法電路的第一輸入端子與第四佈線電連接，減法電路的第二輸入端子與第五佈線電連接。在與第i個第六佈線電連接的第一單元及第三單元的每一個中，第一單元具有在第一單元的電容器的第一端子中保持電位VWα [i]的功能，第三單元具有在第三單元的電容器的第一端子中保持電位VWβ [i]的功能。此外，在與第i個第七佈線電連接的第二單元及第四單元的每一個中，第二單元具有在第二單元的電容器的第一端子中保持電位VWβ [i]的功能，第四單元具有在第四單元的電容器的第一端子中保持電位VWα [i]的功能。第i個第六佈線被輸入電位VXα [i]，並且第i個第七佈線被輸入電位VXβ [i]，使得從第一電流源流至第四佈線的電流量減去從第四佈線流至m個第一單元及第二單元的每一個的第二電晶體的第一端子的電流量之和而得的電流量輸入到減法電路的第一輸入端子，並且從第二電流源流至第五佈線的電流量減去從第五佈線流至m個第三單元及第四單元的每一個的第二電晶體的第一端子的電流量之和而得的電流量輸入到減法電路的第二輸入端子。由此，從減法電路的輸出端子輸出對應於數學式（A4）的值的電壓。
[數學式4]
（13） 此外，本發明的一個實施方式是一種半導體裝置，包括第一單元、第二單元、第三單元、第四單元、第一電流鏡電路、第二電流鏡電路及第三電流鏡電路。此外，第一單元、第二單元、第三單元及第四單元的每一個包括第一電晶體、第二電晶體及電容器。在第一單元、第二單元、第三單元及第四單元的每一個中，第一電晶體的第一端子與電容器的第一端子及第二電晶體的閘極電連接。此外，第一單元的第一電晶體的閘極與第二單元的第一電晶體的閘極、第三單元的第一電晶體的閘極及第四單元的第一電晶體的閘極電連接。第一電流鏡電路的第一端子與第一單元的第二電晶體的第一端子電連接，第一電流鏡電路的第二端子與第四單元的第二電晶體的第一端子電連接。第二電流鏡電路的第一端子與第三單元的第二電晶體的第一端子電連接，第二電流鏡電路的第二端子與第二單元的第二電晶體的第一端子電連接。第三電流鏡電路的第一端子與第二單元的第二電晶體的第一端子電連接，第三電流鏡電路的第二端子與第四單元的第二電晶體的第一端子電連接。此外，第一電流鏡電路具有使對應於第一電流鏡電路的第一端子的電位的電流從第一電流鏡電路的第一端子及第二端子流出外部的功能。此外，第二電流鏡電路具有使對應於第二電流鏡電路的第一端子的電位的電流從第二電流鏡電路的第一端子及第二端子流出外部的功能。此外，第三電流鏡電路具有使對應於第三電流鏡電路的第一端子的電位的電流從第三電流鏡電路的第一端子及第二端子流入內部的功能。
（14） 此外，本發明的一個實施方式是上述（13）所示的半導體裝置，第一單元的電容器的第二端子較佳為與第三單元的電容器的第二端子電連接，第一單元的第一電晶體的第二端子較佳為與第四單元的第一電晶體的第二端子電連接，第二單元的電容器的第二端子較佳為與第四單元的電容器的第二端子電連接，第二單元的第一電晶體的第二端子較佳為與第三單元的第一電晶體的第二端子電連接。
（15） 此外，本發明的一個實施方式是上述（14）所示的半導體裝置，較佳為得到第一資料與第二資料之積。第一資料根據第一電位和第二電位的差異而設定，第二資料根據第三電位和第四電位的差異而設定。此外，第一單元具有在第一單元的電容器的第一端子中保持第一電位的功能，第二單元具有在第二單元的電容器的第一端子中保持第二電位的功能，第三單元具有在第三單元的電容器的第一端子中保持第二電位的功能，第四單元具有在第四單元的電容器的第一端子中保持第一電位的功能。第一單元的電容器的第二端子及第三單元的電容器的第二端子都被輸入第三電位，並且第二單元的電容器的第二端子及第四單元的電容器的第二端子都被輸入第四電位，使得從第一電流鏡電路的第二端子流過的電流量減去流過第四單元的第二電晶體的第一端子的電流量及流過第三電流鏡電路的第三端子的電流量而得的電流量對應於第一資料與第二資料之積。
（16） 此外，本發明的一個實施方式是一種半導體裝置，包括第一單元、第二單元、第三單元、第四單元、第一電流鏡電路、第二電流鏡電路、第三電流鏡電路及第四電流鏡電路。此外，第一單元、第二單元、第三單元及第四單元的每一個包括第一電晶體、第二電晶體及電容器。在第一單元、第二單元、第三單元及第四單元的每一個中，第一電晶體的第一端子與電容器的第一端子及第二電晶體的閘極電連接。此外，第一單元的第一電晶體的閘極與第二單元的第一電晶體的閘極、第三單元的第一電晶體的閘極及第四單元的第一電晶體的閘極電連接。第一電流鏡電路的第一端子與第一單元的第二電晶體的第一端子電連接，第一電流鏡電路的第二端子與第四單元的第二電晶體的第一端子電連接。第二電流鏡電路的第一端子與第三單元的第二電晶體的第一端子電連接，第二電流鏡電路的第二端子與第三電流鏡電路的第一端子電連接。第三電流鏡電路的第二端子與第四單元的第二電晶體的第一端子電連接。第四電流鏡電路的第一端子與第二單元的第二電晶體的第一端子電連接，第四電流鏡電路的第二端子與第四單元的第二電晶體的第一端子電連接。此外，第一電流鏡電路具有使對應於第一電流鏡電路的第一端子的電位的電流從第一電流鏡電路的第一端子及第二端子流出外部的功能。此外，第二電流鏡電路具有使對應於第二電流鏡電路的第一端子的電位的電流從第二電流鏡電路的第一端子及第二端子流出外部的功能。此外，第三電流鏡電路具有使對應於第三電流鏡電路的第一端子的電位的電流從第三電流鏡電路的第一端子及第二端子流入內部的功能。此外，第四電流鏡電路具有使對應於第四電流鏡電路的第一端子的電位的電流從第四電流鏡電路的第一端子及第二端子流出外部的功能。
（17） 此外，本發明的一個實施方式是上述（16）所示的半導體裝置，第一單元的電容器的第二端子較佳為與第三單元的電容器的第二端子電連接，第一單元的第一電晶體的第二端子較佳為與第四單元的第一電晶體的第二端子電連接，第二單元的電容器的第二端子較佳為與第四單元的電容器的第二端子電連接，第二單元的第一電晶體的第二端子較佳為與第三單元的第一電晶體的第二端子電連接。
（18） 此外，本發明的一個實施方式是上述（17）所示的半導體裝置，較佳為得到第一資料與第二資料之積。第一資料根據第一電位和第二電位的差異而設定，第二資料根據第三電位和第四電位的差異而設定。此外，第一單元具有在第一單元的電容器的第一端子中保持第一電位的功能，第二單元具有在第二單元的電容器的第一端子中保持第二電位的功能，第三單元具有在第三單元的電容器的第一端子中保持第二電位的功能，第四單元具有在第四單元的電容器的第一端子中保持第一電位的功能。第一單元的電容器的第二端子及第三單元的電容器的第二端子都被輸入第三電位，並且第二單元的電容器的第二端子及第四單元的電容器的第二端子都被輸入第四電位，使得從第一電流鏡電路的第二端子流過的電流量及從第四電流鏡電路的第二端子流過的電流量之和減去流過第四單元的第二電晶體的第一端子的電流量及流過第三電流鏡電路的第三端子的電流量而得的電流量對應於第一資料與第二資料之積。
（19） 此外，本發明的一個實施方式是一種半導體裝置，包括第一單元、第二單元、第三單元、第四單元、第一佈線、第二佈線及第三佈線。第一單元、第二單元、第三單元及第四單元的每一個包括第一電晶體、第二電晶體及電容器。尤其是，第二單元及第三單元所包括的電容器包含可具有鐵電性的材料。在第一單元、第二單元、第三單元及第四單元的每一個中，第一電晶體的第一端子與電容器的第一端子及第二電晶體的閘極電連接，第一電晶體的閘極與第一佈線電連接。此外，第二佈線與第一單元的第一電晶體的第二端子及第四單元的第一電晶體的第二端子電連接，第三佈線與第二單元的第一電晶體的第二端子及第三單元的第一電晶體的第二端子電連接。
（20） 此外，本發明的一個實施方式是上述（19）所示的半導體裝置，可具有鐵電性的材料較佳為選自氧化鉿、氧化鋯、HfZrOX （X為大於0的實數）、釔安定氧化鋯、鈦酸鋇、PbTiOX 、鋯鈦酸鉛、鈦酸鋇鍶、鈦酸鍶、鉭酸鍶鉍中的一個或多個材料。
（21） 此外，本發明的一個實施方式是一種半導體裝置，包括第一單元、第二單元、第三單元、第四單元、第一佈線、第二佈線、第三佈線、第四佈線、第五佈線、第六佈線及第七佈線。第一單元、第二單元、第三單元及第四單元的每一個包括第一電晶體、第二電晶體及電容器。尤其是，第二單元及第三單元所包括的電容器包含可具有鐵電性的材料。在第一單元、第二單元、第三單元及第四單元的每一個中，第一電晶體的第一端子與電容器的第一端子及第二電晶體的閘極電連接，第一單元的第一電晶體的第二端子與第二佈線電連接。此外，第一單元的電容器的第二端子與第六佈線電連接，第一單元的第二電晶體的第一端子與第四佈線電連接，第一單元的第一電晶體的閘極與第一佈線電連接。此外，第二單元的第一電晶體的第二端子與第三佈線電連接，第二單元的電容器的第二端子與第七佈線電連接，第二單元的第二電晶體的第一端子與第四佈線電連接，第二單元的第一電晶體的閘極與第一佈線電連接。此外，第三單元的第一電晶體的第二端子與第三佈線電連接，第三單元的電容器的第二端子與第六佈線電連接，第三單元的第二電晶體的第一端子與第五佈線電連接，第三單元的第一電晶體的閘極與第一佈線電連接。此外，第四單元的第一電晶體的第二端子與第二佈線電連接，第四單元的電容器的第二端子與第七佈線電連接，第四單元的第二電晶體的第一端子與第五佈線電連接，第四單元的第一電晶體的閘極與第一佈線電連接。
（22） 此外，本發明的一個實施方式是上述（21）所示的半導體裝置，可具有鐵電性的材料較佳為選自氧化鉿、氧化鋯、HfZrOX （X為大於0的實數）、釔安定氧化鋯、鈦酸鋇、PbTiOX 、鋯鈦酸鉛、鈦酸鋇鍶、鈦酸鍶、鉭酸鍶鉍中的一個或多個材料。
（23） 此外，本發明的一個實施方式是上述（21）或（22）所示的半導體裝置，較佳為包括第一電路及第二電路。尤其是，第二佈線較佳為與第一電路電連接，第三佈線較佳為與第二電路電連接，第一電路包括類比數位轉換電路，並且第二電路包括電壓源。
（24） 此外，本發明的一個實施方式是上述（21）至（23）中任一所示的半導體裝置，較佳為包括電流鏡電路。尤其是，電流鏡電路較佳為與第四佈線及第五佈線電連接，電流鏡電路較佳為具有使對應於第四佈線的電位的電流流過第五佈線的功能。
（25） 此外，本發明的一個實施方式是上述（24）所示的半導體裝置，較佳為得到第一資料與第二資料之積。第一資料根據第一電位和第二電位的差異而設定，第二資料根據第三電位和第四電位的差異而設定。此外，第一單元具有在第一單元的電容器的第一端子中保持第一電位的功能，第二單元具有在第二單元的電容器的第一端子中保持第二電位的功能，第三單元具有在第三單元的電容器的第一端子中保持第二電位的功能，第四單元具有在第四單元的電容器的第一端子中保持第一電位的功能。第六佈線被輸入第三電位，並且第七佈線被輸入第四電位，使得從電流鏡電路流至第五佈線的電流量減去從第五佈線流至第三單元的第二電晶體的第一端子的電流量及從第五佈線流至第四單元的第二電晶體的第一端子的電流量而得的電流量對應於第一資料與第二資料之積。
（26） 此外，本發明的一個實施方式是上述（21）或（22）所示的半導體裝置，較佳為包括第一電流源、第二電流源及減法電路。此外，第一電流源較佳為與第四佈線電連接，第二電流源較佳為與第五佈線電連接。此外，減法電路的第一輸入端子較佳為與第四佈線電連接，減法電路的第二輸入端子較佳為與第五佈線電連接。此外，從第一電流源流過第四佈線的電流量較佳為從第二電流源流過第五佈線的電流量的0.9倍以上且1.1倍以下。
（27） 此外，本發明的一個實施方式是上述（26）所示的半導體裝置，較佳為得到第一資料與第二資料之積。第一資料根據第一電位和第二電位的差異而設定，第二資料根據第三電位和第四電位的差異而設定。第一單元具有在第一單元的電容器的第一端子中保持第一電位的功能，第二單元具有在第二單元的電容器的第一端子中保持第二電位的功能，第三單元具有在第三單元的電容器的第一端子中保持第二電位的功能，第四單元具有在第四單元的電容器的第一端子中保持第一電位的功能。第六佈線被輸入第三電位，並且第七佈線被輸入第四電位，使得從第一電流源流至第四佈線的電流量減去從第四佈線流至第一單元及第二單元的每一個的第二電晶體的第一端子的電流量之和而得的電流量輸入到減法電路的第一輸入端子，並且從第二電流源流至第五佈線的電流量減去從第五佈線流至第三單元及第四單元的每一個的第二電晶體的第一端子的電流量之和而得的電流量輸入到減法電路的第二輸入端子。由此，從減法電路的輸出端子輸出對應於第一資料與第二資料之積的電壓。
（28） 此外，本發明的一個實施方式是上述（1）至（27）中任一所示的半導體裝置，較佳為在第一單元、第二單元、第三單元及第四單元中，第一電晶體及第二電晶體都在通道形成區域中包含金屬氧化物。
（29） 此外，本發明的一個實施方式是一種電子裝置，包括上述（1）至（28）中任一所示的半導體裝置及外殼。
在本說明書等中，半導體裝置是指利用半導體特性的裝置以及包括半導體元件（電晶體、二極體、光電二極體等）的電路及包括該電路的裝置等。此外，半導體裝置是指能夠利用半導體特性而發揮作用的所有裝置。例如，作為半導體裝置的例子，有積體電路、具備積體電路的晶片、封裝中容納有晶片的電子構件。此外，記憶體裝置、顯示裝置、發光裝置、照明設備以及電子裝置等本身是半導體裝置，或者有時包括半導體裝置。
此外，在本說明書等中，當記載為“X與Y連接”時，表示在本說明書等中公開了如下情況：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係，例如其他的連接關係也在圖式或文中所記載的範圍內記載。X和Y都是物件（例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等）。
作為X和Y電連接的情況的一個例子，可以在X和Y之間連接一個以上的能夠電連接X和Y的元件（例如開關、電晶體、電容器、電感器、電阻器、二極體、顯示器件、發光器件、負載等）。此外，開關具有控制開啟或關閉的功能。換言之，藉由使開關處於導通狀態（開啟狀態）或非導通狀態（關閉狀態）來控制是否使電流流過。
作為X與Y在功能上連接的情況的一個例子，例如可以在X與Y之間連接有一個以上的能夠在功能上連接X與Y的電路（例如，邏輯電路（反相器、NAND電路、NOR電路等）、信號轉換電路（數位類比轉換電路、類比數位轉換電路、伽瑪校正電路等）、電位位準轉換電路（電源電路（升壓電路、降壓電路等）、改變信號的電位位準的位準轉移電路等）、電壓源、電流源、切換電路、放大電路（能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝電路等）、信號產生電路、記憶體電路、控制電路等）。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，就可以說X與Y在功能上是連接著的。
此外，當明確地記載為“X與Y電連接”時，包括如下情況：X與Y電連接的情況（換言之，以中間夾有其他元件或其他電路的方式連接X與Y的情況）；以及X與Y直接連接的情況（換言之，以中間不夾有其他元件或其他電路的方式連接X與Y的情況）。
例如，可以表現為“X、Y、電晶體的源極（或第一端子等）與電晶體的汲極（或第二端子等）互相電連接，X、電晶體的源極（或第一端子等）、電晶體的汲極（或第二端子等）與Y依次電連接”。或者，可以表現為“電晶體的源極（或第一端子等）與X電連接，電晶體的汲極（或第二端子等）與Y電連接，X、電晶體的源極（或第一端子等）、電晶體的汲極（或第二端子等）與Y依次電連接”。或者，可以表達為“X藉由電晶體的源極（或第一端子等）及電晶體的汲極（或第二端子等）與Y電連接，X、電晶體的源極（或第一端子等）、電晶體的汲極（或第二端子等）、Y依次設置”。藉由使用與這種例子相同的顯示方法規定電路結構中的連接順序，可以區分電晶體的源極（或第一端子等）與汲極（或第二端子等）而決定技術範圍。注意，這種顯示方法是一個例子，不侷限於上述顯示方法。在此，X和Y為物件（例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等）。
此外，即使在電路圖上獨立的組件彼此電連接，也有時一個組件兼有多個組件的功能。例如，在佈線的一部分用作電極時，一個導電膜兼有佈線和電極的兩個組件的功能。因此，本說明書中的“電連接”的範疇內還包括這種一個導電膜兼有多個組件的功能的情況。
在本說明書等中，“電阻元件”例如包括具有高於0Ω的電阻值的電路元件、佈線等。因此，在本說明書等中，“電阻元件”包括具有電阻值的佈線、電流流過源極和汲極之間的電晶體、二極體、線圈等。因此，“電阻元件”也可以稱為“電阻”、“負載”、“具有電阻值的區域”等，與此相反，“電阻”、“負載”、“具有電阻值的區域”也可以稱為“電阻元件”等。作為電阻值，例如較佳為1mΩ以上且10Ω以下，更佳為5mΩ以上且5Ω以下，進一步較佳為10mΩ以上且1Ω以下。此外，例如也可以為1Ω以上且1×109 Ω以下。
在本說明書等中，“電容器”例如包括具有高於0F的靜電電容值的電路元件、具有高於0F的靜電電容值的佈線的區域、寄生電容、電晶體的閘極電容等。因此，在本說明書等中，“電容器”、“寄生電容”、“閘極電容”等也可以稱為“電容”等，與此相反，“電容”也可以稱為“電容器”、“寄生電容”、“閘極電容”等。此外，“電容”的“一對電極”也可以稱為“一對導電體”、“一對導電區域”、“一對區域”等。靜電電容值例如可以為0.05fF以上且10pF以下。此外，例如，還可以為1pF以上且10μF以下。
在本說明書等中，電晶體包括閘極、源極以及汲極這三個端子。閘極用作控制電晶體的導通狀態的控制端子。用作源極或汲極的兩個端子是電晶體的輸入輸出端子。根據電晶體的導電型（n通道型、p通道型）及對電晶體的三個端子施加的電位的高低，兩個輸入輸出端子中的一方用作源極而另一方用作汲極。因此，在本說明書等中，源極和汲極可以相互調換。在本說明書等中，在說明電晶體的連接關係時，使用“源極和汲極中的一個”（第一電極或第一端子）、“源極和汲極中的另一個”（第二電極或第二端子）的表述。此外，根據電晶體的結構，有時除了上述三個端子以外還包括背閘極。在此情況下，在本說明書等中，有時將電晶體的閘極和背閘極中的一個稱為第一閘極，將電晶體的閘極和背閘極的另一個稱為第二閘極。並且，在相同電晶體中，有時可以將“閘極”與“背閘極”相互調換。此外，在電晶體包括三個以上的閘極時，在本說明書等中，有時將各閘極稱為第一閘極、第二閘極、第三閘極等。
例如在本說明書等中，作為電晶體的一個例子可以採用具有兩個以上的閘極電極的多閘極結構電晶體。當採用多閘極結構時，由於將通道形成區域串聯連接，所以成為多個電晶體串聯連接的結構。因此，藉由採用多閘極結構，可以降低關態電流（off-state current），且提高電晶體的耐壓性（提高可靠性）。或者，藉由利用多閘極結構，當電晶體在飽和區域工作時，即便汲極-源極間的電壓發生變化，汲極-源極間電流的變化也不太大，從而可以得到傾斜角平坦的電壓-電流特性。當利用傾斜角平坦的電壓-電流特性時，可以實現理想的電流源電路或電阻值極高的主動負載。其結果是，可以實現特性良好的差動電路或電流鏡電路等。
此外，電路圖示出一個電路元件的情況有時包括該電路元件具有多個電路元件的情況。例如，電路圖示出一個電阻器的情況包括兩個以上的電阻器串聯連接的情況。此外，例如，電路圖示出一個電容器的情況包括兩個以上的電容器並聯連接的情況。此外，例如，電路圖示出一個電晶體的情況包括兩個以上的電晶體串聯連接且各電晶體的閘極彼此電連接的情況。同樣，例如，電路圖示出一個開關的情況包括該開關具有兩個以上的電晶體，兩個以上的電晶體串聯電連接或者並聯電連接並且各電晶體的閘極彼此電連接的情況。
此外，在本說明書等中，節點也可以根據電路結構或裝置結構等稱為端子、佈線、電極、導電層、導電體或雜質區域等。此外，端子、佈線等也可以稱為節點。
此外，在本說明書等中，可以適當地調換“電壓”和“電位”。“電壓”是指與參考電位之間的電位差，例如在參考電位為地電位（接地電位）時，也可以將“電壓”稱為“電位”。接地電位不一定意味著0V。此外，電位是相對性的，根據參考電位的變化而供應到佈線的電位、施加到電路等的電位、從電路等輸出的電位等也產生變化。
此外，在本說明書等中，“高位準電位”、“低位準電位”不意味著特定的電位。例如，在兩個佈線都被記為“用作供應高位準電位的佈線”的情況下，兩個佈線所供應的高位準電位也可以互不相同。同樣，在兩個佈線都被記為“用作供應低位準電位的佈線”的情況下，兩個佈線所供應的低位準電位也可以互不相同。
“電流”是指電荷的移動現象（導電），例如，“發生正帶電體的導電”的記載可以替換為“在與其相反方向上發生負帶電體的導電”的記載。因此，在本說明書等中，在沒有特別的說明的情況下，“電流”是指載子移動時的電荷的移動現象（導電）。在此，作為載子可以舉出電子、電洞、陰離子、陽離子、絡離子等，載子根據電流流過的系統（例如，半導體、金屬、電解液、真空中等）不同。此外，佈線等中的“電流的方向”是帶正電的載子移動的方向，以正電流量記載。換言之，帶負電的載子移動的方向與電流方向相反，以負電流量記載。因此，在本說明書等中，在沒有特別的說明的情況下，關於電流的正負（或電流的方向），“電流從元件A向元件B流過”等記載可以替換為“電流從元件B向元件A流過”等記載。此外，“對元件A輸入電流”等記載可以替換為“從元件A輸出電流”等記載。
此外，在本說明書等中，“第一”、“第二”、“第三”等序數詞是為了避免組件的混淆而附加上的。因此，該序數詞不限制組件的個數。此外，該序數詞不限制組件的順序。此外，例如，本說明書等的實施方式之一中附有“第一”的組件有可能在其他的實施方式或申請專利範圍中附有“第二”的組件。此外，例如，在本說明書等中，一個實施方式中的“第一”所指的組件有可能在其他實施方式或申請專利範圍的範圍中被省略。
在本說明書中，為了方便起見，有時使用“上”、“下”等表示配置的詞句以參照圖式說明組件的位置關係。此外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於說明書等中所說明的詞句，根據情況可以適當地換詞句。例如，在“位於導電體的頂面的絕緣體”的表述中，藉由將所示的圖式的方向旋轉180度，也可以稱為“位於導電體的下面的絕緣體”。
此外，“上”或“下”這樣的術語不侷限於組件的位置關係為“正上”或“正下”且直接接觸的情況。例如，如果是“絕緣層A上的電極B”的表述，則不一定必須在絕緣層A上直接接觸地形成有電極B，也可以包括在絕緣層A與電極B之間包括其他組件的情況。
此外，在本說明書等中，根據狀況，可以互相調換“膜”和“層”等詞句。例如，有時可以將“導電層”調換為“導電膜”。此外，有時可以將“絕緣膜”變換為“絕緣層”。此外，根據情況或狀態，可以使用其他詞句代替“膜”和“層”等詞句。例如，有時可以將“導電層”或“導電膜”變換為“導電體”。此外，例如有時可以將“絕緣層”或“絕緣膜”變換為“絕緣體”。
注意，在本說明書等中，“電極”、“佈線”、“端子”等的詞句不在功能上限定其組件。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”被形成為一體的情況等。此外，例如，有時將“端子”用作“佈線”或“電極”的一部分，反之亦然。再者，“端子”的詞句包括多個“電極”、“佈線”、“端子”等被形成為一體的情況等。因此，例如，“電極”可以為“佈線”或“端子”的一部分，例如，“端子”可以為“佈線”或“電極”的一部分。此外，“電極”、“佈線”、“端子”等的詞句有時置換為“區域”等的詞句。
在本說明書等中，根據情況或狀態，可以互相調換“佈線”、“信號線”及“電源線”等詞句。例如，有時可以將“佈線”變換為“信號線”。此外，例如有時可以將“佈線”變換為“電源線”。反之亦然，有時可以將“信號線”或“電源線”變換為“佈線”。有時可以將“電源線”變換為“信號線”。反之亦然，有時可以將“信號線”變換為“電源線”。此外，根據情況或狀態，可以互相將施加到佈線的“電位”變換為“信號”。反之亦然，有時可以將“信號”變換為“電位”。
在本說明書等中，半導體的雜質是指構成半導體膜的主要成分之外的物質。例如，濃度低於0.1atomic%的元素是雜質。當包含雜質時，例如，半導體中的缺陷態密度有可能提高，載子移動率有可能降低或結晶性有可能降低。在半導體是氧化物半導體時，作為改變半導體特性的雜質，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素或主要成分之外的過渡金屬等，尤其是，例如有氫（也包含於水中）、鋰、鈉、矽、硼、磷、碳、氮等。明確而言，當半導體是矽層時，作為改變半導體特性的雜質，例如有第1族元素、第2族元素、第13族元素、第15族元素等（有時不包含氧、氫）。
在本說明書等中，開關是指具有藉由變為導通狀態（開啟狀態）或非導通狀態（關閉狀態）來控制是否使電流流過的功能的元件。或者，開關是指具有選擇並切換電流路徑的功能的元件。作為開關的一個例子，可以使用電開關或機械開關等。換而言之，開關只要可以控制電流，就不侷限於特定的元件。
電開關的例子包括電晶體（例如雙極電晶體或MOS電晶體）、二極體（例如PN二極體、PIN二極體、肖特基二極體、金屬-絕緣體-金屬（MIM）二極體、金屬-絕緣體-半導體（MIS）二極體或者二極體接法的電晶體）或者組合這些元件的邏輯電路等。當作為開關使用電晶體時，電晶體的“導通狀態”是指電晶體的源極電極與汲極電極在電性上短路的狀態、能夠使電流流過源極電極與汲極電極間的狀態等。此外，電晶體的“非導通狀態”是指電晶體的源極電極與汲極電極在電性上斷開的狀態。當將電晶體僅用作開關時，對電晶體的極性（導電型）沒有特別的限制。
作為機械開關的例子，可以舉出利用了MEMS（微機電系統）技術的開關。該開關具有以機械方式可動的電極，並且藉由移動該電極來控制導通和非導通而進行工作。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。此外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
根據本發明的一個實施方式，可以提供一種能夠進行積和運算及/或活化函數的運算的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種功耗低的半導體裝置。
根據本發明的一個實施方式，可以提供一種新穎的半導體裝置。此外，根據本發明的一個實施方式，可以提供一種包括上述半導體裝置的電子裝置。
注意，本發明的一個實施方式的效果不侷限於上述效果。上述效果並不妨礙其他效果的存在。其他效果是指將在下面的記載中描述的上述以外的效果。本領域技術人員可以從說明書或圖式等的記載中導出並適當衍生上述以外的效果。此外，本發明的一個實施方式具有上述效果及其他效果中的至少一個效果。因此，本發明的一個實施方式根據情況而有時沒有上述效果。
在人工神經網路（以下稱為神經網路）中，神經突觸的結合強度可以藉由對神經網路供應習知的資訊改變。有時將這樣的對神經網路提供習知的資訊決定結合強度的處理稱為“學習”。
並且，藉由對“學習”（決定了結合強度）過的神經網路提供某個資訊，可以根據其結合強度輸出新資訊。有時將這樣的在神經網路中根據被提供的資訊和結合強度輸出新資訊的處理稱為“推論”或“認知”。
作為神經網路的模型，例如可以舉出Hopfield神經網路、分層神經網路等。尤其是，有時將具有多層結構的神經網路稱為“深度神經網路”（DNN），將利用深度神經網路的機器學習稱為“深度學習”。
在本說明書等中，金屬氧化物（metal oxide）是指廣義上的金屬的氧化物。金屬氧化物被分類為氧化物絕緣體、氧化物導電體（包括透明氧化物導電體）和氧化物半導體（Oxide Semiconductor，也可以簡稱為OS）等。例如，在電晶體的通道形成區域包含金屬氧化物的情況下，有時將該金屬氧化物稱為氧化物半導體。換言之，在金屬氧化物能夠構成包括具有放大作用、整流作用及開關作用中的至少一個的電晶體的通道形成區域時，該金屬氧化物稱為金屬氧化物半導體（metal oxide semiconductor），簡稱為OS。此外，也可以將OS電晶體稱為包含金屬氧化物或氧化物半導體的電晶體。
此外，在本說明書等中，有時將包含氮的金屬氧化物也稱為金屬氧化物（metal oxide）。此外，也可以將包含氮的金屬氧化物稱為金屬氧氮化物（metal oxynitride）。
此外，在本說明書等中，各實施方式所示的結構可以與其他實施方式所示的結構適當地組合而構成本發明的一個實施方式。此外，當在一個實施方式中示出多個結構例子時，可以適當地組合這些結構例子。
此外，可以將某一實施方式（實施例）中說明的內容（或其一部分）應用/組合/替換成該實施方式中說明的其他內容（或其一部分）和另一個或多個其他實施方式中說明的內容（或其一部分）中的至少一個內容。
注意，實施方式中說明的內容是指各實施方式（或實施例）中利用各種圖式所說明的內容或者利用說明書所記載的文章而說明的內容。
此外，藉由將某一實施方式中示出的圖式（或其一部分）與該圖式的其他部分、該實施方式中示出的其他圖式（或其一部分）和另一個或多個其他實施方式中示出的圖式（或其一部分）中的至少一個圖式組合，可以構成更多圖。
參照圖式說明本說明書所記載的實施方式。注意，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在實施方式所記載的內容中。注意，在實施方式中的發明的結構中，有時在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略反復說明。在立體圖或俯視圖等中，為了明確起見，有時省略部分組件的圖示。
此外，在本說明書等中，在多個要素使用同一符號並且需要區分它們時，有時對符號附加“_1”，“[n]”，“[m，n]”等用於識別的符號。此外，在圖式等中，在對符號附加“_1”，“[n]”，“[m，n]”等用於識別的符號的情況下，如果不需要在本說明書等中區分它們，有時不附加“_1”，“[n]”，“[m，n]”等用於識別的符號。
在圖式中，為便於清楚地說明，有時誇大表示大小、層的厚度或區域。因此，本發明並不侷限於圖式中的尺寸。此外，在圖式中，示意性地示出理想的例子，因此本發明不侷限於圖式所示的形狀或數值等。例如，可以包括因雜訊或定時偏差等所引起的信號、電壓或電流的不均勻等。
（實施方式1） 在本實施方式中，說明作為本發明的一個實施方式的半導體裝置的能夠進行積和運算及函數運算的運算電路的一例。
＜半導體裝置的結構例子1＞ 圖1示出能夠進行多個第一資料和多個第二資料的積和運算的半導體裝置的結構例子。
圖1示出運算電路MAC1，也就是能夠進行積和運算及函數運算的運算電路的結構例子。運算電路MAC1是進行被後述多個記憶單元保持的多個第一資料和被輸入的多個第二資料的積和運算並使用該積和運算的結果進行活化函數的運算的電路。作為一個例子，多個第一資料及多個第二資料可以為類比電路資料或多值資料（離散資料）。此外，有時將多個第一資料統稱為第一組的第一資料等。同樣，有時將多個第二資料統稱為第二組的第二資料等。
作為一個例子，運算電路MAC1包括記憶單元陣列CA、電路CMS、電路WDD、電路XLD、電路WLD、電路INT及電路ACTV。
記憶單元陣列CA包括記憶單元AMx[1]至記憶單元AMx[m]（m為1以上的整數）、記憶單元AMw[1]至記憶單元AMw[m]、記憶單元AMu[1]至記憶單元AMu[m]及記憶單元AMr[1]至記憶單元AMr[m]。
在本說明書等中，有時假設如下情況來進行說明：記憶單元AMx[1]至記憶單元AMx[m]包括在電路CSX中，記憶單元AMu[1]至記憶單元AMu[m]包括在電路CSU中，記憶單元AMw[1]至記憶單元AMw[m]包括在電路CSW中，記憶單元AMr[1]至記憶單元AMr[m]包括在電路CSR中。
在記憶單元陣列CA中，各記憶單元配置為2m行2列的矩陣狀。尤其是，記憶單元AMx[1]至記憶單元AMx[m]配置在記憶單元陣列CA的1行1列至m行1列的位址，記憶單元AMw[1]至記憶單元AMw[m]配置在記憶單元陣列CA的m+1行1列至2m行1列的位址，記憶單元AMu[1]至記憶單元AMu[m]配置在記憶單元陣列CA的1行2列至m行2列的位址，並且記憶單元AMr[1]至記憶單元AMr[m]配置在記憶單元陣列CA的m+1行2列至2m行2列的位址。
記憶單元AMx、記憶單元AMw、記憶單元AMu以及記憶單元AMr都具有保持對應於第一資料的電壓的功能。對應於第一資料的電壓例如可以是指記憶單元AMu[i]及記憶單元AMw[i]所保持的電壓和記憶單元AMx[i]及記憶單元AMr[i]所保持的電壓的差異。
記憶單元AMx[1]與佈線WAD、佈線BAL、佈線WAL[1]、佈線XAL[1]電連接。此外，記憶單元AMx[m]與佈線WAD、佈線BAL、佈線WAL[m]、佈線XAL[m]電連接。此外，記憶單元AMw[1]與佈線WAD、佈線BAL、佈線WBL[1]、佈線XBL[1]電連接。此外，記憶單元AMw[m]與佈線WAD、佈線BAL、佈線WBL[m]、佈線XBL[m]電連接。此外，記憶單元AMu[1]與佈線WBD、佈線BBL、佈線WAL[1]、佈線XAL[1]電連接。此外，記憶單元AMu[m]與佈線WBD、佈線BBL、佈線WAL[m]、佈線XAL[m]電連接。此外，記憶單元AMr[1]與佈線WBD、佈線BBL、佈線WBL[1]、佈線XBL[1]電連接。此外，記憶單元AMr[m]與佈線WBD、佈線BBL、佈線WBL[m]、佈線XBL[m]電連接。
記憶單元AMx[1]至記憶單元AMx[m]、記憶單元AMw[1]至記憶單元AMw[m]、記憶單元AMu[1]至記憶單元AMu[m]以及記憶單元AMr[1]至記憶單元AMr[m]的每一個的詳細電路結構將在後面敘述。
作為一個例子，電路CMS與佈線BAL及佈線BBL電連接。電路CMS具有將電流從佈線BAL供應給記憶單元AMx[1]至記憶單元AMx[m]及記憶單元AMw[1]至記憶單元AMw[m]的每一個的功能及將電流從佈線BBL供應給記憶單元AMu[1]至記憶單元AMu[m]及記憶單元AMr[1]至記憶單元AMr[m]的每一個的功能。此外，藉由電路CMS，流過佈線BAL的電流量及流過佈線BBL的電流量較佳為相等。明確而言，流過佈線BAL的電流量較佳為流過佈線BBL的電流量的0.85倍以上、0.9倍以上或0.95倍以上且1.05倍以下、1.1倍以下或1.15倍以下。上述下限值及上限值可以分別組合。
此外，關於電路CMS的具體結構例子將在後面敘述。
作為一個例子，電路WDD與佈線WAD及佈線WBD電連接。電路WDD具有發送用來儲存在記憶單元陣列CA所包括的各記憶單元中的資料的功能。例如，電路WDD能夠將作為該資料的第一資料或參考資料發送給佈線WAD及佈線WBD的每一個。
作為一個例子，電路WLD與佈線WAL[1]至佈線WAL[m]及佈線WBL[1]至佈線WBL[m]電連接。電路WLD具有在向記憶單元陣列CA所包括的記憶單元寫入資料時選擇作為資料寫入目標的記憶單元的功能。明確而言，例如，當將資料寫入到記憶單元陣列CA的記憶單元AMx[i]（i為1以上且m以下的整數）及記憶單元AMu[i]時，電路WLD對佈線WAL[i]供應高位準電位而對佈線WAL[i]以外的佈線WAL[1]至佈線WAL[m]及佈線WBL[1]至佈線WBL[m]供應低位準電位，由此可以選擇作為資料寫入目標的記憶單元AMx[i]及記憶單元AMu[i]。此外，例如，當將資料寫入到記憶單元陣列CA的記憶單元AMw[i]及記憶單元AMr[i]時，電路WLD對佈線WBL[i]供應高位準電位而對佈線WAL[1]至佈線WAL[m]及佈線WBL[i]以外的佈線WBL[1]至佈線WBL[m]供應低位準電位，可以選擇作為資料寫入目標的記憶單元AMw[i]及記憶單元AMr[i]。
作為一個例子，電路XLD與佈線XAL[1]至佈線XAL[m]及佈線XBL[1]至佈線XBL[m]電連接。電路XLD具有將用來與第一資料相乘的第二資料發送到記憶單元陣列CA所包括的各記憶單元的功能。明確而言，例如，電路XLD可以對佈線XAL[1]至佈線XAL[m]及佈線XBL[1]至佈線XBL[m]供應對應於第二資料的電位。
作為一個例子，電路INT與佈線BAL及佈線BBL電連接。電路INT例如具有對佈線BAL及佈線BBL輸入規定電壓的功能。作為該電壓，例如可以為低位準電位、接地電位。
作為具體結構例子，電路INT包括電路SCI，電路SCI包括開關SW5A及開關SW5B。開關SW5A的第一端子與佈線BAL電連接，開關SW5A的第二端子與佈線VSL電連接。此外，開關SW5B的第一端子與佈線BBL電連接，開關SW5B的第二端子與佈線VSL電連接。此外，開關SW5A及開關SW5B的各控制端子與佈線SL5電連接。
開關SW5A及開關SW5B例如可以採用類比電路開關、電晶體等電開關。此外，開關SW5A及開關SW5B例如也可以採用機械開關。此外，在開關SW5A及開關SW5B採用電晶體的情況下，該電晶體可以使用OS電晶體或在通道形成區域中包含Si的電晶體（以下稱為Si電晶體）。
此外，在本實施方式中，開關SW5A及開關SW5B都在控制端子被輸入高位準電位時成為開啟狀態而在控制端子被輸入低位準電位時成為關閉狀態。
作為一個例子，佈線SL5被用作供應用來切換開關SW5A及開關SW5B的導通狀態和非導通狀態的電壓的佈線。因此，該電壓例如可以為高位準電位或低位準電位。
作為一個例子，佈線VSL被用作供應定電壓的佈線。該定電壓例如可以為低位準電位、接地電位等。
作為一個例子，電路ACTV與佈線BAL及佈線NIL電連接。電路ACTV例如具有輸出對應於從佈線BAL流過電路ACTV的電流量的電壓的功能、使用該電壓根據預定的函數系統進行運算的功能、將該函數運算的結果輸出到佈線NIL的功能。
尤其是在電路ACTV中，作為該函數系統，例如，可以使用sigmoid函數、tanh函數、softmax函數、ReLU函數（斜坡函數）、定限函數等。此外，這些函數例如可以應用於神經網路中的活化函數。
＜＜記憶單元陣列CA的結構例子＞＞ 以下說明記憶單元陣列CA所包括的記憶單元AMx[1]至記憶單元AMx[m]、記憶單元AMu[1]至記憶單元AMu[m]、記憶單元AMw[1]至記憶單元AMw[m]及記憶單元AMr[1]至記憶單元AMr[m]的結構例子。
圖2是示出記憶單元陣列CA的結構例子的電路圖。記憶單元陣列CA具有計算出多個第一資料和多個第二資料的積和的功能。
在圖2所示的記憶單元陣列CA中，記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr都包括電晶體M1、電晶體M2及電容器C1。
此外，記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr的每一個所包括的電晶體M1的尺寸較佳為相同。此外，記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr的每一個所包括的電晶體M2的尺寸較佳為相同。
在電晶體的尺寸相同的情況下，各電晶體的電特性可以幾乎相同。因此，在記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr的每一個所包括的電晶體M1的尺寸相同，並且記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr的每一個所包括的電晶體M2的尺寸相同的情況下，記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr能夠在同一條件下進行幾乎相同的工作。在此，同一條件例如是指電晶體M1的源極、汲極、閘極等的電位、電晶體M2的源極、汲極、閘極等的電位、輸入到記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr的每一個的電壓等。
此外，除非特別說明均包括電晶體M1被用作切換元件的情況。也就是說，包括電晶體M1的閘極、源極及汲極合適地被輸入在電晶體M1起到切換元件作用的範圍的電壓的情況。但是，本發明的一個實施方式不侷限於此。例如，電晶體M1可以在開啟狀態下工作在飽和區域或線性區域。此外，為了減少流過電晶體M1的電流量，電晶體M1可以工作在次臨界值區域。此外，電晶體M1工作在線性區域的情況、工作在飽和區域的情況以及工作在次臨界值區域的情況可以混合存在。此外，電晶體M1工作在線性區域的情況和工作在飽和區域的情況可以混合存在，工作在飽和區域的情況和工作在次臨界值區域的情況可以混合存在，或者，工作在線性區域的情況和工作在次臨界值區域的情況可以混合存在。
在本說明書等中，次臨界值區域是指在示出電晶體的閘極電壓（Vg）-汲極電流（Id）特性的圖表中閘極電壓低於臨界電壓的區域。此外，次臨界值區域是指偏離緩變通道近似（只考慮漂移電流的模型）的伴隨載子擴散的電流流過的區域。此外，次臨界值區域是指相對於閘極電壓的增大汲極電流以指數函數增大的區域。此外，次臨界值區域包括可被視為上述各區域的區域。
此外，電晶體工作在次臨界值區域時的汲極電流被稱為次臨界值電流。次臨界值電流不依賴汲極電壓而相對於閘極電壓以指數函數增大。在使用次臨界值電流的電路工作中，可以減少汲極電壓不均勻的影響。
此外，除非特別說明均包括電晶體M2在開啟狀態下工作在飽和區域的情況。也就是說，包括上述各電晶體的閘極、源極及汲極合適地被輸入在工作在飽和區域的範圍的電壓的情況。但是，本發明的一個實施方式不侷限於此。為了減少被供應的電壓的振幅值，電晶體M2可以工作在線性區域。此外，為了減少流過電晶體M2的電流量，電晶體M2可以工作在次臨界值區域。此外，電晶體M2工作在線性區域的情況、工作在飽和區域的情況以及工作在次臨界值區域的情況可以混合存在。此外，電晶體M2工作在線性區域的情況和工作在飽和區域的情況可以混合存在。此外，電晶體M2工作在線性區域的情況和工作在次臨界值區域的情況可以混合存在。
此外，電晶體M1較佳為OS電晶體。再者，電晶體M1的通道形成區域更佳為含有包含銦、鎵、鋅中的至少一個的氧化物。此外，電晶體M1的通道形成區域也可以含有包含銦、元素M（作為元素M例如可以舉出選自鋁、釔、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種等）和鋅中的至少一個的氧化物。此外，電晶體M1進一步較佳為具有實施方式5所示的電晶體的結構。
藉由使用OS電晶體作為電晶體M1，可以抑制電晶體M1的洩漏電流，由此有時可以實現計算精度高的積和運算電路。此外，藉由使用OS電晶體作為電晶體M1，可以使在電晶體M1處於非導通狀態下的從存儲節點（例如，後述節點Nx[1]、節點Nx[m]、節點Nu[1]、節點Nu[m]、節點Nw[1]、節點Nw[m]、節點Nr[1]、節點Nr[m]等）向寫入字線（例如，佈線WAD、佈線WBD）的洩漏電流變得非常小。也就是說，可以減少存儲節點的電位的更新工作，由此可以降低積和運算電路的功耗。
此外，藉由使用OS電晶體作為電晶體M2，也可以同時製造電晶體M1及電晶體M2，由此有時可以縮短積和運算電路的製程。此外，電晶體M2也可以不是OS電晶體而是Si電晶體。作為矽，例如可以使用非晶矽（有時稱為氫化非晶矽）、微晶矽、多晶矽或單晶矽等。
此外，當OS電晶體的閘極電壓小於電晶體的臨界電壓時，每通道寬度1μm的汲極電流小於1×10-20 A，小於1×10-22 A或者小於1×10-24 A。此外，當OS電晶體的閘極電壓為電晶體的臨界電壓時，每通道寬度1μm的汲極電流為1.0×10-8 A以下、1.0×10-12 A以下或1.0×10-15 A以下。也就是說，OS電晶體可以擴大工作在次臨界值區域的閘極電壓的範圍。明確而言，在OS電晶體的臨界電壓為Vth 的情況下，可以在次臨界值區域中利用在（Vth -1.0V）以上且Vth 以下或者在（Vth -0.5V）以上且Vth 以下的範圍的閘極電壓進行電路工作。
另一方面，Si電晶體的關態電流大，工作在次臨界值區域的閘極電壓的範圍窄。在利用次臨界值電流的情況下，與Si電晶體相比，OS電晶體能夠在寬的閘極電壓範圍進行電路工作。
在圖2所示的電晶體M1及電晶體M2中示出背閘極而不示出該背閘極的連接關係，但是可以在進行設計時決定該背閘極的電連接點。例如，在包括背閘極的電晶體中，為了提高該電晶體的通態電流，可以使閘極與背閘極電連接。換言之，例如，可以使電晶體M1的閘極與背閘極電連接，也可以使電晶體M2的閘極與背閘極電連接。此外，例如，在包括背閘極的電晶體中，為了使該電晶體的臨界電壓改變或降低該電晶體的關態電流，也可以設置用來使該電晶體的背閘極與外部電路等電連接的佈線而藉由該外部電路等對該電晶體的背閘極供應電位。
此外，雖然圖2所示的電晶體M1及電晶體M2包括背閘極，但本發明的一個實施方式的半導體裝置不侷限於此。例如，圖2所示的電晶體M1及電晶體M2也可以為不包括背閘極的結構，亦即單閘極結構的電晶體。此外，也可以為一部分電晶體包括背閘極且其他一部分電晶體不包括背閘極。
此外，雖然圖2所示的電晶體M1及電晶體M2為n通道型電晶體，但本發明的一個實施方式的半導體裝置不侷限於此。例如，也可以將電晶體M1及電晶體M2的一部分或全部置換成p通道型電晶體。
關於上述的電晶體的結構、極性的變形例子不侷限於對電晶體M1及電晶體M2的使用。例如，也可以對後述電晶體M3A及電晶體M3B、在說明書的其他部分中記載的電晶體、開關、包括在電路中的電晶體或者其他圖式所示的電晶體等的結構、極性進行同樣的改變。
在記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr的每一個中，電晶體M1的第一端子與電晶體M2的閘極電連接。電晶體M2的第一端子與佈線VR電連接。電容器C1的第一端子與電晶體M2的閘極電連接。
在記憶單元AMx[1]至記憶單元AMx[m]的每一個中，電晶體M1的第二端子與佈線WAD電連接，電晶體M2的第二端子與佈線BAL電連接。此外，在記憶單元AMx[i]中，電晶體M1的閘極與佈線WAL[i]電連接，電容器C1的第二端子與佈線XAL[i]電連接。此外，在記憶單元AMx[1]中，電晶體M1的第一端子、電晶體M2的閘極以及電容器C1的第一端子電連接的部分為節點Nx[1]，在記憶單元AMx[m]中，電晶體M1的第一端子、電晶體M2的閘極以及電容器C1的第一端子電連接的部分為節點Nx[m]。
在記憶單元AMu[1]至記憶單元AMu[m]的每一個中，電晶體M1的第二端子與佈線WBD電連接，電晶體M2的第二端子與佈線BBL電連接。此外，在記憶單元AMu[i]中，電晶體M1的閘極與佈線WAL[i]電連接，電容器C1的第二端子與佈線XAL[i]電連接。此外，在記憶單元AMu[1]中，電晶體M1的第一端子、電晶體M2的閘極以及電容器C1的第一端子電連接的部分為節點Nu[1]，在記憶單元AMu[m]中，電晶體M1的第一端子、電晶體M2的閘極以及電容器C1的第一端子電連接的部分為節點Nu[m]。
在記憶單元AMw[1]至記憶單元AMw[m]的每一個中，電晶體M1的第二端子與佈線WAD電連接，電晶體M2的第二端子與佈線BAL電連接。此外，在記憶單元AMw[i]中，電晶體M1的閘極與佈線WBL[i]電連接，電容器C1的第二端子與佈線XBL[i]電連接。此外，在記憶單元AMw[1]中，電晶體M1的第一端子、電晶體M2的閘極以及電容器C1的第一端子電連接的部分為節點Nw[1]，在記憶單元AMw[m]中，電晶體M1的第一端子、電晶體M2的閘極以及電容器C1的第一端子電連接的部分為節點Nw[m]。
在記憶單元AMr[1]至記憶單元AMr[m]的每一個中，電晶體M1的第二端子與佈線WBD電連接，電晶體M2的第二端子與佈線BBL電連接。此外，在記憶單元AMr[i]中，電晶體M1的閘極與佈線WBL[i]電連接，電容器C1的第二端子與佈線XBL[i]電連接。此外，在記憶單元AMr[1]中，電晶體M1的第一端子、電晶體M2的閘極、電容器C1的第一端子電連接的部分為節點Nr[1]，在記憶單元AMr[m]中，電晶體M1的第一端子、電晶體M2的閘極以及電容器C1的第一端子電連接的部分為節點Nr[m]。
上述節點Nx[1]、節點Nx[m]、節點Nu[1]、節點Nu[m]、節點Nw[1]、節點Nw[m]、節點Nr[1]及節點Nr[m]被用作各記憶單元的存儲節點。
佈線VR是用來使電流流過記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr的各電晶體M2的第一端子-第二端子間的佈線。因此，佈線VR被用作用來供應規定電位的佈線。此外，在本實施方式中，佈線VR所供應的電位例如可以為低位準電位、接地電位或低於接地電位的電位。在此，圖2所示的多個佈線VR既可為相同又可為互不相同。此外，圖2所示的多個佈線VR也可以部分相同而其餘都不同。尤其是，在多個佈線VR的全部或一部不同的情況下，可以對各佈線分別供應不同的電位。換言之，圖13所示的多個佈線VR既可被供應同一的電位又可分別被供應不同的電位。
＜＜電路CMS的結構例子＞＞ 接著，說明電路CMS的結構例子。
圖3A示出可應用於圖1的電路CMS的電路結構例子，圖3A的電路CMS包括電路CM。此外，電路CM包括作為p通道型電晶體的電晶體M3A及電晶體M3B、開關SW7A、開關SW7B。
電晶體M3A的第一端子與開關SW7A的第一端子電連接，電晶體M3A的第二端子與佈線VHE電連接。開關SW7A的第二端子與佈線BAL電連接。此外，電晶體M3B的第一端子與開關SW7B的第一端子、電晶體M3A的閘極及電晶體M3B的閘極電連接，電晶體M3B的第二端子與佈線VHE電連接。開關SW7B的第二端子與佈線BBL電連接。此外，開關SW7A及開關SW7B的各控制端子與佈線SL7電連接。
此外，電晶體M3A及電晶體M3B較佳為都是在通道形成區域中包含矽的電晶體（以下稱為Si電晶體）。此外，包含在通道形成區域中的矽例如可以為非晶矽（有時稱為氫化非晶矽）、微晶矽、多晶矽或單晶矽等。
此外，除非特別說明均包括電晶體M3A及電晶體M3B都在開啟狀態下工作在飽和區域的情況。也就是說，包括上述各電晶體的閘極、源極及汲極合適地被輸入在工作在飽和區域的範圍的電壓的情況。但是，本發明的一個實施方式不侷限於此。為了減少被供應的電壓的振幅值，電晶體M3A及電晶體M3B可以工作在線性區域。此外，為了減少流過電晶體M3A及電晶體M3B的電流量，電晶體M3A及電晶體M3B可以工作在次臨界值區域。此外，電晶體M3A及電晶體M3B工作在線性區域的情況、工作在飽和區域的情況以及工作在次臨界值區域的情況可以混合存在。此外，電晶體M3A及電晶體M3B工作在線性區域的情況和工作在飽和區域的情況可以混合存在。此外，電晶體M3A及電晶體M3B工作在飽和區域的情況和工作在次臨界值區域的情況可以混合存在。此外，電晶體M3A及電晶體M3B工作在線性區域的情況和工作在次臨界值區域的情況可以混合存在。
此外，作為開關SW7A及開關SW7B，例如可以使用可應用於開關SW5A及開關SW5B的開關。在本實施方式中，開關SW7A及開關SW7B都在控制端子被輸入高位準電位時成為開啟狀態而在控制端子被輸入低位準電位時成為關閉狀態。
作為一個例子，佈線VHE被用作供應定電壓的佈線。該定電壓例如較佳為高位準電位。
作為一個例子，佈線SL7被用作供應用來切換開關SW7A及開關SW7B的導通狀態和非導通狀態的電壓的佈線。因此，該電壓例如可以為高位準電位或低位準電位。
圖3A所示的電路CM因具有上述結構而被用作電流鏡電路。明確而言，圖3A的電路CM具有參照電晶體M3B的第一端子（佈線BBL）的電位並使對應於該電位的電流分別流過電晶體M3A及電晶體M3B的各源極-汲極間的功能。換言之，電路CMS具有使與流過電晶體M3B的源極-汲極間的電流量大致相等的電流流過電晶體M3A的源極-汲極間的功能。
此外，電路CMS的結構不侷限於圖3A所示的結構。例如，電路CMS也可以具有如圖3B所示的電路CMS那樣以共源共柵（cascode）連接電晶體M3A和電晶體M4A並以共源共柵連接電晶體M3B和電晶體M4B的結構。明確而言，電晶體M3A的第一端子與電晶體M4A的第一端子電連接，電晶體M3A的第二端子與佈線VHE電連接。此外，電晶體M3B的第一端子與電晶體M4B的第一端子、電晶體M3A的閘極及電晶體M3B的閘極電連接，電晶體M3B的第二端子與佈線VHE電連接。電晶體M4A的第二端子與佈線BAL電連接。電晶體M4B的第二端子與佈線BBL、電晶體M4A的閘極及電晶體M4B的閘極電連接。像圖3B所示的電路CMS那樣，藉由以共源共柵連接電路CM所包括的電晶體，可以使利用電路CM的電流鏡電路更穩定工作。
此外，圖3A的電路CMS雖然具有電晶體M3A的第一端子藉由開關SW7A電連接於佈線BAL且電晶體M3B的第一端子藉由開關SW7B電連接於佈線BBL的結構，但是開關SW7A及開關SW7B的電連接位置不侷限於此。例如，圖3A的電路CMS可以具有電晶體M3A的第二端子藉由開關SW7A電連接於佈線VHE的結構（未圖示）及/或電晶體M3B的第二端子藉由開關SW7B電連接於佈線VHE的結構（未圖示）。此外，圖3B的電路CMS具有電晶體M4A的第二端子藉由開關SW7A電連接於佈線BAL且電晶體M4B的第二端子藉由開關SW7B電連接於佈線BBL的結構，但是開關SW7A及開關SW7B的電連接位置不侷限於此。例如，圖3B的電路CMS可以具有電晶體M3A的第二端子藉由開關SW7A電連接於佈線VHE的結構，也可以具有電晶體M3A的第一端子藉由開關SW7A電連接於電晶體M4A的第一端子的結構。此外，例如，圖3B的電路CMS可以具有電晶體M3B的第二端子藉由開關SW7B電連接於佈線VHE的結構，也可以具有電晶體M3B的第一端子藉由開關SW7B電連接於電晶體M4B的第一端子的結構。如上所述，在圖3A及圖3B中，開關SW7A及開關SW7B的電連接位置可以在設計階段自由決定的。因此，在本發明的一個實施方式中，對開關SW7A及開關SW7B的電連接位置沒有特別的限制。
＜＜電路ACTV的結構例子＞＞ 接著，說明可應用於運算電路MAC1的電路ACTV的結構例子。
圖4A是示出電路ACTV的結構例子的電路圖。作為一個例子，電路ACTV包括電路ACP，電路ACP包括電路IVC、電路ACF、開關SW4A。
開關SW4A的第一端子與佈線BAL電連接，開關SW4A的第二端子與電路IVC的第一端子電連接，電路IVC的第二端子與電路ACF的第一端子電連接。電路ACF的第二端子與佈線NIL電連接。此外，開關SW4A的控制端子與佈線SL4電連接。此外，在後述實施方式2中，將佈線BAL置換成佈線BAN來進行說明。
電路IVC具有將對應於輸入到第一端子的電流量的電壓輸出到第二端子的功能。也就是說，電路IVC被用作電流電壓轉換電路。
電路ACF具有相應於輸入到第一端子的電壓根據所定義的函數系統進行運算的功能及將該函數系統的運算結果輸出到電路ACF的第二端子（佈線NIL）的功能。作為該函數系統，例如可以舉出sigmoid函數、tanh函數、softmax函數、ReLU函數（斜坡函數）、定限函數等。
作為開關SW4A，例如可以使用可應用於開關SW5A及開關SW5B的開關。
作為一個例子，佈線SL4被用作供應用來切換開關SW4A的導通狀態和非導通狀態的電壓的佈線。因此，該電壓例如可以為高位準電位或低位準電位。
接著，說明電路IVC的具體結構例子。圖4B所示的電路ACTV是可應用於圖4A的電路ACTV的電路結構，圖4B示出電路IVC的具體結構例子。在圖4B中，電路IVC包括運算放大器OP及負載LEA。運算放大器OP的反相輸入端子與電路IVC的第一端子及負載LEA的第一端子電連接，運算放大器OP的輸出端子與負載LEA的第二端子及電路IVC的第二端子電連接。此外，運算放大器OP的非反相輸入端子與佈線VRPL電連接。此外，假設運算放大器OP的非反相輸入端子藉由電路IVC的第三端子連接於佈線VRPL。
負載LEA例如可以使用電阻器、二極體、電晶體等。
作為一個例子，佈線VRPL被用作供應定電壓的佈線。該定電壓例如可以為接地電位、低位準電位等。
尤其是，藉由將佈線VRPL供應的電位設定為接地電位，將接地電位輸入到運算放大器OP的非反相輸入端子。此外，運算放大器OP的反相輸入端子藉由負載LEA電連接於運算放大器OP的輸出端子（具有負反饋的連接結構），由此運算放大器OP的反相輸入端子的電位可被視為虛擬接地。
此外，作為可應用於圖4A的電路ACTV的電路結構，除了圖4B的電路結構以外，還可以使用圖4C的電路ACTV。圖4C所示的電路ACP不僅包括電路IVC及電路ACF還包括電流源CCS。在圖4C中，電路IVC包括運算放大器OP、負載LEA、負載LEB。運算放大器OP的反相輸入端子與電路IVC的第一端子及負載LEA的第一端子電連接，運算放大器OP的輸出端子與負載LEA的第二端子及電路IVC的第二端子電連接。此外，運算放大器OP的非反相輸入端子與電流源CCS的輸出端子及負載LEB的第一端子電連接，電流源CCS的輸入端子與佈線VDL電連接，負載LEB的第二端子與佈線VSSL電連接。此外，假設運算放大器OP的非反相輸入端子與電流源CCS的輸出端子之間夾有電路IVC的第三端子。
負載LEB例如較佳為使用與負載LEA同樣的電路元件。
作為一個例子，佈線VDL被用作供應定電壓的佈線。該定電壓例如可以為高位準電位等。
作為一個例子，佈線VSSL被用作供應定電壓的佈線。該定電壓例如可以為接地電位、低位準電位等。
圖4C所示的電路IVC被用作減法電路。明確而言，可以將對應於從佈線BAL流至電路IVC的第一端子的電流量與從電流源CCS的輸出端子流至電路IVC的第三端子的電流量的差異的電壓輸出到電路IVC的第二端子。此外，在電路IVC被用作減法電路的情況下，電路IVC所包括的負載LEA及負載LEB較佳為都具有相等的電阻值。
此外，如果從電流源CCS的輸出端子流至電路IVC的第三端子的電流為0A（沒有電流流過），並且電路IVC的第三端子的電位與圖4B的佈線VRPL供應的電位相等，則圖4C的電路ACTV與圖4B的電路ACTV等效。
接著，說明電路ACF的具體結構例子。圖5A是可應用於圖4A的電路ACTV的電路結構，圖5A示出電路ACF的具體結構例子。在圖5A中，電路ACF包括作為p通道型電晶體的電晶體M5及開關SW4F。電晶體M5的第一端子與電路ACF的第一端子電連接，電晶體M5的第二端子與開關SW4F的第一端子電連接，開關SW4F的第二端子與電路ACF的第二端子電連接。此外，電晶體M5的閘極與佈線VBA電連接，開關SW4F的控制端子與佈線SL4電連接。
作為一個例子，佈線VBA被用作供應任意定電壓的佈線。
作為開關SW4F，例如可以使用可應用於開關SW5A及開關SW5B的開關。此外，開關SW4F的控制端子與佈線SL4電連接，由此開關SW4F可以與開關SW4A同步地切換開啟狀態和關閉狀態。
電晶體M5被用作佈線BAL與佈線NIL間的傳輸電晶體。此外，從電晶體M5的第二端子輸出的電壓取決於輸入到電晶體M5的第一端子的電壓及施加到電晶體M5的閘極的電壓。在此，假設電晶體M5的第一端子的電壓為VA ，施加到電晶體M5的閘極的電壓（佈線VBA施加的電壓）為VBIAS ，並且電晶體M5的臨界電壓為Vth 的情況。在此，當VA 為VBIAS +Vth 以上時，電晶體M5向第二端子輸出約VA 的電壓。此外，當VA 小於VBIAS +Vth 時，電晶體M5向第二端子輸出約VBIAS +Vth 的電壓。也就是說，輸出到電晶體M5的第二端子的電壓可被視為以電晶體M5的第一端子的電壓為輸入值的ReLU函數（斜坡函數）的運算結果。
此外，作為可應用於圖4A的電路ACTV的電路ACF的其他電路結構，例如可以舉出圖5B所示的電路ACTV的電路ACF。圖5B所示的電路ACF包括比較器CMP。明確而言，比較器CMP的第一端子與電路ACF的第一端子電連接，比較器CMP的第二端子與佈線VBA電連接，比較器CMP的輸出端子與電路ACF的第二端子電連接。
在此，佈線VBA被用作供應用來與比較器CMP的第一端子的電位進行比較的電壓的佈線。因此，該電壓可以為任意定電壓。
藉由將圖5B的電路ACTV應用於運算電路MAC1的電路ACTV，可以使圖5B的電路ACF根據從電路IVC供應的電壓與佈線VBA供應的電壓的大小關係將低位準電位或高位準電位（2值的數位信號）輸出到佈線NIL。也就是說，在圖5B的電路ACF中，輸出到電路ACF的第二端子的電壓可被視為以電路ACF的第一端子的電壓為輸入值的階梯函數（斜坡函數）的運算結果。
此外，作為可應用於圖4A的電路ACTV的電路ACF的其他電路結構，例如可以舉出圖5C所示的電路ACTV的電路ACF。此外，圖5C所示的電路ACF包括類比數位轉換電路ADC。明確而言，類比數位轉換電路ADC的輸入端子與電路ACF的第一端子電連接，類比數位轉換電路ADC的輸出端子與電路ACF的第二端子電連接。也就是說，圖5C的電路ACF具有將電路ACF的第一端子的類比電壓轉換成數位值來將其輸出到電路ACF的第二端子的結構。此外，在將圖5C的電路ACTV應用於圖4A的電路ACTV的情況下，與電路ACTV電連接的佈線NIL個數較佳為對應於位數的個數。
＜運算電路的工作例子＞ 接著，說明運算電路MAC1的工作例子。
如圖6所示，在此說明的運算電路MAC1是使用圖2的記憶單元陣列CA作為記憶單元陣列CA並使用圖3A的電路CMS作為電路CMS的運算電路MAC1A。此外，圖6所示的運算電路MAC1A是主要選出記憶單元陣列CA、電路CMS、電路XLD、電路WLD、電路INT來表示的。此外，雖然未圖示，但是圖6的運算電路MAC1A的電路ACTV使用圖4A的電路ACTV。
圖7是運算電路MAC1A的工作例子的時序圖。圖7的時序圖示出時間T01至時間T13或其附近的佈線WAL[1]、佈線WAL[m]、佈線WBL[1]、佈線WBL[m]、佈線SL4、佈線SL5、佈線SL7、佈線WAD、佈線WBD、佈線XAL[1]、佈線XAL[m]、佈線XBL[1]、佈線XBL[m]、節點Nx[1]、節點Nx[m]、節點Nu[1]、節點Nu[m]、節點Nw[1]、節點Nw[m]、節點Nr[1]及節點Nr[m]的電位變動。此外，在圖7中，High表示高位準電位，Low表示低位準電位。
此外，在本工作例子中，佈線VR供應的電壓為接地電位。
＜＜時間T01之前＞＞ 在時間T01之前，假設節點Nx[1]至節點Nx[m]、節點Nu[1]至節點Nu[m]、節點Nw[1]至節點Nw[m]及節點Nr[1]至節點Nr[m]的各電位為接地電位。此外，在圖15中，GND表示接地電位。
此外，藉由電路WDD（圖6未示出），佈線WAD及佈線WBD都被輸入低位準電位。
此外，藉由電路XLD，佈線XAL[1]至佈線XAL[m]及佈線XBL[1]至佈線XBL[m]都被輸入參考電位VRFP 。此外，VRFP 既可高於接地電位又可低於接地電位。
此外，藉由電路WLD，佈線WAL[1]至佈線WAL[m]及佈線WBL[1]至佈線WBL[m]都被輸入低位準電位。由此，記憶單元陣列CA的所有記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr所包括的電晶體M1都處於關閉狀態。
此外，佈線SL4、佈線SL5及佈線SL7都被輸入低位準電位。由此，開關SW4A、開關SW5A、開關SW5B、開關SW7A及開關SW7B都處於關閉狀態。
＜＜時間T01至時間T02＞＞ 在時間T01至時間T02中，佈線SL5被輸入高位準電位。由此，電路INT所包括的開關SW5A及開關SW5B都成為開啟狀態。
藉由開關SW5A及開關SW5B都成為開啟狀態，佈線BAL及佈線BBL都與佈線VSL成為導通狀態，使得佈線BAL及佈線BBL都被輸入來自佈線VSL的電位。在本工作例子中，佈線VSL是分別向佈線BAL及佈線BBL供應初始化電位的佈線，該初始化電位為接地電位。由此，在時間T01至時間T02中，佈線BAL及佈線BBL的各電位成為接地電位。
此外，記憶單元陣列CA的所有記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr所包括的各電晶體M2的第一端子從佈線VR被供應接地電位，由此各電晶體M2的第一端子-第二端子間的電壓成為0V。再者，節點Nx[1]至節點Nx[m]、節點Nu[1]至節點Nu[m]、節點Nw[1]至節點Nw[m]及節點Nr[1]至節點Nr[m]的各電位為接地電位，由此各電晶體M2成為關閉狀態。
＜＜時間T02至時間T03＞＞ 在時間T02至時間T03中，佈線WAL[1]被輸入高位準電位。由此，在記憶單元陣列CA中，記憶單元AMx[1]及記憶單元AMu[1]所包括的各電晶體M1的閘極被施加高位準電位，使得各電晶體M1成為開啟狀態。
此外，在時間T02至時間T03中，佈線WAD被輸入比接地電位大出Vwβ [1]的電位。此時，因為記憶單元AMx[1]的電晶體M1處於開啟狀態，所以佈線WAD與節點Nx[1]成為導通狀態，使得記憶單元AMx[1]的電容器C1的第一端子（節點Nx[1]）被輸入比接地電位大出Vwβ [1]的電位。
此外，在時間T02至時間T03中，佈線WBD被輸入比接地電位大出VWα [1]的電位。此時，因為記憶單元AMu[1]的電晶體M1處於開啟狀態，所以佈線WBD與節點Nu[1]成為導通狀態，使得記憶單元AMu[1]的電容器C1的第一端子（節點Nu[1]）被輸入比接地電位大出VWα [1]的電位。
在此，VW [1]定義為如下數學式。
[數學式5]
VW [1]為對應於m個第一資料中的第一個的電壓。也就是說，VWα [1]及Vwβ [1]都可以說是對應於m個第一資料中的第一個的電壓。此外，如果滿足數學式（1.1），則可以任意決定VWα [1]及VWβ [1]的電壓的組合。例如，VWα [1]既可高於VWβ [1]又可低於VWβ [1]，或者，也可以等於VWβ [1]。也就是說，VW [1]可以為正電壓、0或負電壓。
此外，因為開關SW5A處於開啟狀態，所以佈線BAL被輸入接地電位。此外，在記憶單元AMx[1]中，因為電晶體M2的第一端子被輸入來自佈線VR的接地電位，所以電晶體M2的第一端子-第二端子間的電壓幾乎成為0V。由此，記憶單元AMx[1]的電晶體M2的第一端子-第二端子間沒有電流流過。
同樣，因為開關SW5B處於開啟狀態，所以佈線BBL被輸入接地電位。此外，在記憶單元AMu[1]中，因為電晶體M2的第一端子被輸入來自佈線VR的接地電位，所以電晶體M2的第一端子-第二端子間的電壓也幾乎成為0V。由此，記憶單元AMu[1]的電晶體M2的第一端子-第二端子間也沒有電流流過。
在此，在時間T02至時間T03中，佈線WAL[2]至佈線WAL[m]及佈線WBL[1]至佈線WBL[m]從時間T02之前一直被輸入低位準電位。由此，在記憶單元陣列CA中，配置在第二行至第m行的記憶單元AMx[2]至記憶單元AMx[m]及記憶單元AMu[2]至記憶單元AMu[m]、配置在第m+1行至第2m行的記憶單元AMw[1]至記憶單元AMw[m]及記憶單元AMr[1]至記憶單元AMr[m]所包括的各電晶體M1的閘極被施加低位準電位，由此各電晶體M1處於關閉狀態。由此，分別輸入到佈線WAD及佈線WBD的資料不會寫入到節點Nx[2]至節點Nx[m]、節點Nu[2]至節點Nu[m]、節點Nw[1]至節點Nw[m]及節點Nr[1]至節點Nr[m]。
＜＜時間T03至時間T04＞＞ 在時間T03至時間T04中，佈線WAL[1]被輸入低位準電位。由此，在記憶單元陣列CA中，記憶單元AMx[1]及記憶單元AMu[1]所包括的各電晶體M1的閘極被施加低位準電位，使得各電晶體M1成為關閉狀態。
在記憶單元AMx[1]中，電晶體M1成為關閉狀態，使得記憶單元AMx[1]的電容器C1的第一端子（節點Nx[1]）保持比接地電位大出VWβ [1]的電位。此外，在記憶單元AMu[1]中，電晶體M1成為關閉狀態，使得記憶單元AMu[1]的電容器C1的第一端子（節點Nu[1]）保持比接地電位大出VWα [1]的電位。
此外，時間T03至時間T04中，與時間T02至時間T03中的向記憶單元AMx[1]寫入電壓VWβ [1]的工作同樣，向配置在記憶單元陣列CA的第二行至第m-1行的記憶單元AMx[2]至記憶單元AMx[m-1]依次寫入電壓VWβ [2]至VWβ [m-1]。此外，在進行向記憶單元AMx[2]至記憶單元AMx[m-1]寫入電壓的工作同時，向配置在記憶單元陣列CA的第二行至第m-1行的記憶單元AMu[2]至記憶單元AMu[m-1]寫入電壓VWα [2]至VWα [m-1]。
此時，位於第p行（p為2以上且m-1以下的整數）的記憶單元AMx[p]保持電壓VWβ [p]，記憶單元AMu[p]保持電壓VWα [p]。在此，與數學式（1.1）同樣，對應於m個第一資料中的第p個的電壓VW [p]定義為如下數學式。
[數學式6]
VW [p]為對應於m個第一資料中的第p個的電壓。也就是說，VWα [p]及VWβ [p]都可以說是對應於m個第一資料中的第p個的電壓。此外，如果滿足數學式（1.2），則可以任意決定VWα [p]及VWβ [p]的電壓的組合。例如，VWα [p]既可高於VWβ [p]又可低於VWβ [p]，或者，也可以等於VWβ [p]。也就是說，VW [p]可以為正電壓、0或負電壓。
＜＜時間T04至時間T05＞＞ 在時間T04至時間T05中，佈線WAL[m]被輸入高位準電位。由此，在記憶單元陣列CA中，記憶單元AMx[m]及記憶單元AMu[m]所包括的各電晶體M1的閘極被施加高位準電位，使得各電晶體M1成為開啟狀態。
此外，在時間T04至時間T05中，佈線WAD被輸入比接地電位大出Vwβ [m]的電位。此時，因為記憶單元AMx[m]的電晶體M1處於開啟狀態，所以佈線WAD與節點Nx[m]成為導通狀態，使得記憶單元AMx[m]的電容器C1的第一端子（節點Nx[m]）被輸入比接地電位大出Vwβ [m]的電位。
此外，在時間T04至時間T05中，佈線WBD被輸入比接地電位大出VWα [m]的電位。此時，因為記憶單元AMu[m]的電晶體M1處於開啟狀態，所以佈線WBD與節點Nu[m]成為導通狀態，使得記憶單元AMu[m]的電容器C1的第一端子（節點Nu[m]）被輸入比接地電位大出VWα [m]的電位。
在此，VW [m]定義為如下數學式。
[數學式7]
VW [m]為對應於m個第一資料中的第一個的電壓。也就是說，VWα [m]及Vwβ [m]都可以說是對應於m個第一資料中的第一個的電壓。此外，如果滿足數學式（1.3），則可以任意決定VWα [m]及VWβ [m]的電壓的組合。例如，VWα [m]既可高於VWβ [m]又可低於VWβ [m]，或者，也可以等於VWβ [m]。也就是說，VW [m]可以為正電壓、0或負電壓。
此外，因為開關SW5A處於開啟狀態，所以佈線BAL被輸入接地電位。此外，在記憶單元AMx[m]中，因為電晶體M2的第一端子被輸入來自佈線VR的接地電位，所以電晶體M2的第一端子-第二端子間的電壓幾乎成為0V。由此，記憶單元AMx[m]的電晶體M2的第一端子-第二端子間沒有電流流過。
同樣，因為開關SW5B處於開啟狀態，所以佈線BBL被輸入接地電位。此外，在記憶單元AMu[m]中，因為電晶體M2的第一端子被輸入來自佈線VR的接地電位，所以電晶體M2的第一端子-第二端子間的電壓也幾乎成為0V。由此，記憶單元AMu[m]的電晶體M2的第一端子-第二端子間也沒有電流流過。
在此，在時間T04至時間T05中，佈線WAL[1]至佈線WAL[m-1]及佈線WBL[1]至佈線WBL[m]從時間T04之前一直被輸入低位準電位。由此，在記憶單元陣列CA中，配置在第一行至第m-1行的記憶單元AMx[1]至記憶單元AMx[m-1]及記憶單元AMu[1]至記憶單元AMu[m-1]、配置在第m+1行至第2m行的記憶單元AMw[1]至記憶單元AMw[m]及記憶單元AMr[1]至記憶單元AMr[m]所包括的各電晶體M1的閘極被施加低位準電位，由此各電晶體M1處於關閉狀態。由此，分別輸入到佈線WAD及佈線WBD的資料不會寫入到節點Nx[1]至節點Nx[m-1]、節點Nu[1]至節點Nu[m-1]、節點Nw[1]至節點Nw[m]及節點Nr[1]至節點Nr[m]。
＜＜時間T05至時間T06＞＞ 在時間T05至時間T06中，佈線WAL[m]被輸入低位準電位。由此，在記憶單元陣列CA中，記憶單元AMx[m]及記憶單元AMu[m]所包括的各電晶體M1的閘極被施加低位準電位，使得各電晶體M1成為關閉狀態。
在記憶單元AMx[m]中，電晶體M1成為關閉狀態，使得記憶單元AMx[m]的電容器C1的第一端子（節點Nx[m]）保持比接地電位大出VWβ [m]的電位。此外，在記憶單元AMu[m]中，電晶體M1成為關閉狀態，使得記憶單元AMu[m]的電容器C1的第一端子（節點Nu[m]）保持比接地電位大出VWα [m]的電位。
＜＜時間T06至時間T07＞＞ 在時間T06至時間T07中，佈線WBL[1]被輸入高位準電位。由此，在記憶單元陣列CA中，記憶單元AMw[1]及記憶單元AMr[1]所包括的各電晶體M1的閘極被施加高位準電位，使得各電晶體M1成為開啟狀態。
此外，在時間T06至時間T07中，佈線WAD被輸入比接地電位大出Vwα [1]的電位。此時，因為記憶單元AMw[1]的電晶體M1處於開啟狀態，所以佈線WAD與節點Nw[1]成為導通狀態，使得記憶單元AMw[1]的電容器C1的第一端子（節點Nw[1]）被輸入比接地電位大出Vwα [1]的電位。
此外，在時間T06至時間T07中，佈線WBD被輸入比接地電位大出VWβ [1]的電位。此時，因為記憶單元AMr[1]的電晶體M1處於開啟狀態，所以佈線WBD與節點Nr[1]成為導通狀態，使得記憶單元AMr[1]的電容器C1的第一端子（節點Nr[1]）被輸入比接地電位大出VWβ [1]的電位。
此外，因為開關SW5A處於開啟狀態，所以佈線BAL被輸入接地電位。此外，在記憶單元AMw[1]中，因為電晶體M2的第一端子被輸入來自佈線VR的接地電位，所以電晶體M2的第一端子-第二端子間的電壓幾乎成為0V。由此，記憶單元AMw[1]的電晶體M2的第一端子-第二端子間沒有電流流過。
同樣，因為開關SW5B處於開啟狀態，所以佈線BBL被輸入接地電位。此外，在記憶單元AMr[1]中，因為電晶體M2的第一端子被輸入來自佈線VR的接地電位，所以電晶體M2的第一端子-第二端子間的電壓也幾乎成為0V。由此，記憶單元AMr[1]的電晶體M2的第一端子-第二端子間也沒有電流流過。
在此，在時間T06至時間T07中，佈線WAL[1]至佈線WAL[m]及佈線WBL[2]至佈線WBL[m]從時間T06之前一直被輸入低位準電位。由此，在記憶單元陣列CA中，配置在第一行至第m行的記憶單元AMx[1]至記憶單元AMx[m]及記憶單元AMu[1]至記憶單元AMu[m]、配置在第m+2行至第2m行的記憶單元AMw[2]至記憶單元AMw[m]及記憶單元AMr[2]至記憶單元AMr[m]所包括的各電晶體M1的閘極被施加低位準電位，由此各電晶體M1處於關閉狀態。由此，分別輸入到佈線WAD及佈線WBD的資料不會寫入到節點Nx[1]至節點Nx[m]、節點Nu[1]至節點Nu[m]、節點Nw[2]至節點Nw[m]及節點Nr[2]至節點Nr[m]。
＜＜時間T07至時間T08＞＞ 在時間T07至時間T08中，佈線WBL[1]被輸入低位準電位。由此，在記憶單元陣列CA中，記憶單元AMw[1]及記憶單元AMr[1]所包括的各電晶體M1的閘極被施加低位準電位，使得各電晶體M1成為關閉狀態。
在記憶單元AMw[1]中，電晶體M1成為關閉狀態，使得記憶單元AMw[1]的電容器C1的第一端子（節點Nw[1]）保持比接地電位大出VWα [1]的電位。此外，在記憶單元AMr[1]中，電晶體M1成為關閉狀態，使得記憶單元AMr[1]的電容器C1的第一端子（節點Nr[1]）保持比接地電位大出VWβ [1]的電位。
此外，時間T07至時間T08中，與時間T06至時間T07中的向記憶單元AMw[1]寫入電壓VWα [1]的工作同樣，向配置在記憶單元陣列CA的第m+2行至第2m-1行的記憶單元AMw[2]至記憶單元AMw[m-1]依次寫入電壓VWα [2]至VWα [m-1]。此外，在進行向記憶單元AMw[2]至記憶單元AMw[m-1]寫入電壓的工作同時，向配置在記憶單元陣列CA的第2m+1行至第2m-1行的記憶單元AMr[2]至記憶單元AMr[m-1]寫入電壓VWβ [2]至VWβ [m-1]。
＜＜時間T08至時間T09＞＞ 在時間T08至時間T09中，佈線WAL[m]被輸入高位準電位。由此，在記憶單元陣列CA中，記憶單元AMw[m]及記憶單元AMr[m]所包括的各電晶體M1的閘極被施加高位準電位，使得各電晶體M1成為開啟狀態。
此外，在時間T08至時間T09中，佈線WAD被輸入比接地電位大出Vwα [m]的電位。此時，因為記憶單元AMw[m]的電晶體M1處於開啟狀態，所以佈線WAD與節點Nw[m]成為導通狀態，使得記憶單元AMw[m]的電容器C1的第一端子（節點Nw[m]）被輸入比接地電位大出Vwα [m]的電位。
此外，在時間T08至時間T09中，佈線WBD被輸入比接地電位大出VWβ [m]的電位。此時，因為記憶單元AMr[m]的電晶體M1處於開啟狀態，所以佈線WBD與節點Nr[m]成為導通狀態，使得記憶單元AMr[m]的電容器C1的第一端子（節點Nr[m]）被輸入比接地電位大出VWβ [m]的電位。
此外，因為開關SW5A處於開啟狀態，所以佈線BAL被輸入接地電位。此外，在記憶單元AMw[m]中，因為電晶體M2的第一端子被輸入來自佈線VR的接地電位，所以電晶體M2的第一端子-第二端子間的電壓幾乎成為0V。由此，記憶單元AMw[m]的電晶體M2的第一端子-第二端子間沒有電流流過。
同樣，因為開關SW5B處於開啟狀態，所以佈線BBL被輸入接地電位。此外，在記憶單元AMr[m]中，因為電晶體M2的第一端子被輸入來自佈線VR的接地電位，所以電晶體M2的第一端子-第二端子間的電壓也幾乎成為0V。由此，記憶單元AMr[m]的電晶體M2的第一端子-第二端子間也沒有電流流過。
在此，在時間T08至時間T09中，佈線WAL[1]至佈線WAL[m]及佈線WBL[1]至佈線WBL[m-1]從時間T08之前一直被輸入低位準電位。由此，在記憶單元陣列CA中，配置在第一行至第m行的記憶單元AMx[1]至記憶單元AMx[m]及記憶單元AMu[1]至記憶單元AMu[m]、配置在第m+1行至第2m-1行的記憶單元AMw[1]至記憶單元AMw[m-1]及記憶單元AMr[1]至記憶單元AMr[m-1]所包括的各電晶體M1的閘極被施加低位準電位，由此各電晶體M1處於關閉狀態。由此，分別輸入到佈線WAD及佈線WBD的資料不會寫入到節點Nx[1]至節點Nx[m]、節點Nu[1]至節點Nu[m]、節點Nw[1]至節點Nw[m-1]及節點Nr[1]至節點Nr[m-1]。
＜＜時間T09至時間T10＞＞ 在時間T09至時間T10中，佈線WBL[m]被輸入低位準電位。由此，在記憶單元陣列CA中，記憶單元AMw[m]及記憶單元AMr[m]所包括的各電晶體M1的閘極被施加低位準電位，使得各電晶體M1成為關閉狀態。
在記憶單元AMw[m]中，電晶體M1成為關閉狀態，使得記憶單元AMw[m]的電容器C1的第一端子（節點Nw[m]）保持比接地電位大出VWα [m]的電位。此外，在記憶單元AMr[m]中，電晶體M1成為關閉狀態，使得記憶單元AMr[m]的電容器C1的第一端子（節點Nr[m]）保持比接地電位大出VWβ [m]的電位。
經時間T01至時間T10中的工作，可以向記憶單元陣列CA所包括的記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr的每一個寫入對應於第一資料的電壓。
＜＜時間T10至時間T11＞＞ 在時間T10至時間T11中，佈線SL5被輸入低位準電位。由此，在電路INT中，開關SW5A及開關SW5B都成為關閉狀態。
＜＜時間T11至時間T12＞＞ 在時間T11至時間T12中，佈線XAL[1]至佈線XAL[m]分別被輸入對應於m個第二資料的電位。在此，例如，從電路XLD輸入到佈線XAL[1]的電位為比接地電位高出VXα [1]的電位，從電路XLD輸入到佈線XAL[p]的電位比接地電位高出VXα [p]，從電路XLD輸入到佈線XAL[m]的電位比接地電位高出VXα [m]的電位。
因為佈線XAL[1]的電位從接地電位提升到VXα [1]，所以記憶單元AMx[1]及記憶單元AMu[1]的各電容器C1的第二端子被施加VXα [1]。此時，節點Nx[1]及節點Nu[1]都處於電浮動狀態，由此藉由電容器C1的電容耦合，節點Nx[1]及節點Nu[1]的各電位發生變化。
在記憶單元AMx[1]及記憶單元AMu[1]的每一個中，電晶體M2的閘極電位的增幅相當於佈線XAL[1]的電位變化乘以取決於記憶單元結構的電容耦合係數的電位。該電容耦合係數根據電容器C1的電容、電晶體M2的閘極電容、寄生電容等而算出。在本工作例子中，記憶單元AMx及記憶單元AMu的各電容耦合係數為h。
因此，當佈線XAL[1]的電位變化為VXα [1]時，節點Nx[1]及節點Nu[1]的各電位變化為hVXα [1]。也就是說，節點Nx[1]的電位成為VWβ [1]+hVXα [1]，節點Nu[1]的電位成為VWα [1]+hVXα [1]。
此外，在本工作例子中，關於記憶單元陣列CA所包括的記憶單元AMx[1]及記憶單元AMu[1]以外的記憶單元，也將各電容耦合係數設定為h來進行說明。
由此，因為佈線XAL[p]的電位從接地電位提升到VXα [p]，所以記憶單元AMx[p]及記憶單元AMu[p]的各電容器C1的第二端子被施加VXα [p]。此時，節點Nx[p]及節點Nu[p]都處於電浮動狀態，由此藉由電容器C1的電容耦合，節點Nx[p]及節點Nu[p]的各電位發生變化。明確而言，節點Nx[p]的電位成為VWβ [p]+hVXα [p]，節點Nu[p]的電位成為VWα [p]+hVXα [p]。
此外，因為佈線XAL[m]的電位從接地電位提升到VXα [m]，所以記憶單元AMx[m]及記憶單元AMu[m]的各電容器C1的第二端子被施加VXα [m]。此時，節點Nx[m]及節點Nu[m]都處於電浮動狀態，由此藉由電容器C1的電容耦合，節點Nx[m]及節點Nu[m]的各電位發生變化。明確而言，節點Nx[m]的電位成為VWβ [m]+hVXα [m]，節點Nu[m]的電位成為VWα [m]+hVXα [m]。
此外，在時間T11至時間T12中，佈線XBL[1]至佈線XBL[m]分別被輸入對應於m個第二資料的電位。在此，例如，從電路XLD輸入到佈線XBL[1]的電位為比接地電位高出VXβ [1]的電位，從電路XLD輸入到佈線XBL[p]的電位比接地電位高出VXβ [p]，從電路XLD輸入到佈線XBL[m]的電位比接地電位高出VXβ [m]的電位。
因為佈線XBL[1]的電位從接地電位提升到VXβ [1]，所以記憶單元AMw[1]及記憶單元AMr[1]的各電容器C1的第二端子被施加VXβ [1]。此時，節點Nw[1]及節點Nr[1]都處於電浮動狀態，由此藉由電容器C1的電容耦合，節點Nw[1]及節點Nr[1]的各電位發生變化。
在本工作例子中，記憶單元陣列CA所包括的記憶單元AMw及記憶單元AMr的各電容耦合係數與記憶單元AMx及記憶單元AMu同樣被設定為h。
因此，當佈線XBL[1]的電位變化為VXβ [1]時，節點Nw[1]及節點Nr[1]的各電位變化為hVXβ [1]。也就是說，節點Nw[1]的電位成為VWα [1]+hVXβ [1]，節點Nr[1]的電位成為VWβ [1]+hVXβ [1]。
由此，因為佈線XBL[p]的電位從接地電位提升到VXβ [p]，所以記憶單元AMx[p]及記憶單元AMr[p]的各電容器C1的第二端子被施加VXβ [p]。此時，節點Nw[p]及節點Nr[p]都處於電浮動狀態，由此藉由電容器C1的電容耦合，節點Nw[p]及節點Nr[p]的各電位發生變化。明確而言，節點Nw[p]的電位成為VWα [p]+hVXβ [p]，節點Nr[p]的電位成為VWβ [p]+hVXβ [p]。
此外，因為佈線XBL[m]的電位從接地電位提升到VXβ [m]，所以記憶單元AMw[m]及記憶單元AMu[m]的各電容器C1的第二端子被施加VXβ [m]。此時，節點Nw[m]及節點Nr[m]都處於電浮動狀態，由此藉由電容器C1的電容耦合，節點Nw[m]及節點Nr[m]的各電位發生變化。明確而言，節點Nw[m]的電位成為VWα [m]+hVXβ [m]，節點Nu[m]的電位成為VWβ [m]+hVXβ [m]。
在此，VX [1]、VX [p]及VX [m]定義為如下數學式。
[數學式8]
VX [1]至VX [m]都是對應於第二資料的電壓。也就是說，VXα [1]至VXα [m]及VXβ [1]至VXβ [m]都可以說是對應於第二資料的電壓。此外，如果滿足數學式（1.4）至數學式（1.6），則可以任意決定VXα [i]及VXβ [i]的電壓的組合。例如，VXα [i]既可高於VXβ [i]又可低於VXβ [i]，或者，也可以等於VXβ [i]。也就是說，VX [i]可以為正電壓、0或負電壓。
＜＜時間T12至時間T13＞＞ 在時間T12至時間T13中，佈線SL4及佈線SL7被輸入高位準電位。由此，電路CMS中的開關SW7A及開關SW7B和電路ACTV中的開關SW4A都成為開啟狀態。
此時，記憶單元AMx[1]至記憶單元AMx[m]及記憶單元AMw[1]至記憶單元AMw[m]的每一個所包括的各電晶體M2的第二端子藉由佈線BAL與電路CM所包括的電晶體M3A的第一端子成為導通狀態。此外，記憶單元AMx[1]至記憶單元AMx[m]及記憶單元AMw[1]至記憶單元AMw[m]所包括的各電晶體M2的第二端子藉由佈線BAL與電路ACTV所包括的電路IVC的第一端子成為導通狀態。此外，記憶單元AMu[1]至記憶單元AMu[m]及記憶單元AMr[1]至記憶單元AMr[m]所包括的各電晶體M2的第二端子藉由佈線BBL與電路CM所包括的電晶體M3B的第一端子成為導通狀態。
在此，考察記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr的各電晶體M2中從第二端子流過第一端子的電流。
假設從佈線BAL藉由記憶單元AMx[1]的電晶體M2的第二端子流過第一端子的電流為IAMx[1] ，則IAMx[1] 可以表示為如下數學式。
[數學式9]
K表示取決於電晶體M2的通道長度、通道寬度、移動率及閘極絕緣膜的電容等的常數。此外，Vth 表示電晶體M2的臨界電壓。此外，常數k不但可以適用於記憶單元AMx，還可以適用於記憶單元AMu、記憶單元AMw及記憶單元AMr。此外，記憶單元AMx以外的記憶單元AMu、記憶單元AMw及記憶單元AMr所包括的電晶體M2的臨界電壓也表示為Vth 。
此外，假設從佈線BAL藉由記憶單元AMx[m]的電晶體M2的第二端子流過第一端子的電流為IAMx[m] ，則IAMx[m] 可以表示為如下數學式。
[數學式10]
也就是說，假設從佈線BAL流過記憶單元AMx[1]至記憶單元AMx[m]的各電晶體M2的第二端子的電流量的總和為Ix ，則Ix 可以根據數學式（1.7）及數學式（1.8）表示為如下數學式。
[數學式11]
同樣，假設從佈線BAL藉由記憶單元AMw[1]的電晶體M2的第二端子流過第一端子的電流為IAMw[1] ，並且從佈線BAL藉由記憶單元AMw[m]的電晶體M2的第二端子流過第一端子的電流為IAMw[m] ，則IAMw[1] 及IAMw[m] 可以表示為如下數學式。
[數學式12]
也就是說，假設從佈線BAL流過記憶單元AMw[1]至記憶單元AMw[m]的各電晶體M2的第二端子的電流量的總和為Iw ，則Iw 可以根據數學式（1.10）及數學式（1.11）表示為如下數學式。
[數學式13]
同樣，假設從佈線BBL藉由記憶單元AMu[1]的電晶體M2的第二端子流過第一端子的電流為IAMu[1] ，並且從佈線BBL藉由記憶單元AMu[m]的電晶體M2的第二端子流過第一端子的電流為IAMu[m] ，則IAMu[1] 及IAMu[m] 可以表示為如下數學式。
[數學式14]
也就是說，假設從佈線BBL流過記憶單元AMu[1]至記憶單元AMu[m]的各電晶體M2的第二端子的電流量的總和為Iu ，則Iu 可以根據數學式（1.13）及數學式（1.14）表示為如下數學式。
[數學式15]
同樣，假設從佈線BBL藉由記憶單元AMr[1]的電晶體M2的第二端子流過第一端子的電流為IAMr[1] ，並且從佈線BBL藉由記憶單元AMr[m]的電晶體M2的第二端子流過第一端子的電流為IAMr[m] ，則IAMr[1] 及IAMr[m] 可以表示為如下數學式。
[數學式16]
也就是說，假設從佈線BBL流過記憶單元AMr[1]至記憶單元AMr[m]的各電晶體M2的第二端子的電流量的總和為Ir ，則Ir 可以根據數學式（1.16）及數學式（1.17）表示為如下數學式。
[數學式17]
在時間T12至時間T13中，電路CMS所包括的開關SW7B處於開啟狀態，並且電路INT所包括的開關SW5B處於關閉狀態，由此藉由佈線BBL流過記憶單元AMu[1]至記憶單元AMu[m]及記憶單元AMr[1]至記憶單元AMr[m]的電流的總和Iu +Ir 藉由電晶體M3B的第一端子從佈線VHE流出的。此時，電晶體M3B的第一端子（閘極）的電壓成為對應於電流量Iu +Ir 的電壓。
此外，因為電路CM為電流鏡電路，所以流過電晶體M3B的第一端子-第二端子間的電流量與流過電晶體M3A的第一端子-第二端子間的電流量大致相等。在時間T12至時間T13中，電路CMS所包括的開關SW7A處於開啟狀態，由此從佈線VHE藉由電晶體M3B流過佈線BAL的電流量成為Iu +Ir 。
此外，電路INT所包括的開關SW5B處於關閉狀態，並且電路ACTV所包括的開關SW4A處於開啟狀態，由此電流從佈線BAL藉由開關SW4A流過電路ACTV所包括的電路IVC的第一端子。假設為該電流量為IEV ，則IEV 可以表示為如下數學式。
[數學式18]
數學式（1.19）可以根據數學式（1.1）至數學式（1.6）、數學式（1.9）、數學式（1.12）、數學式（1.15）及數學式（1.18）表示為如下數學式。
[數學式19]
根據數學式（1.20），從佈線BAL輸入到電路ACTV的電流量IEV 與對應於第一資料的電位VW [1]至VW [m]與對應於第二資料的電位VX [1]至VX [m]的積和成比。也就是說，第一資料與第二資料之積和可以表示為電流量IEV 。
藉由電流IEV 流過電路ACTV所包括的電路IVC的第一端子，從電路IVC的第三端子輸出對應於IEV 的電壓。然後，該電壓輸入到電路ACF的第一端子，使得電路ACF使用該電壓進行預先定義的函數系統的運算，由此將運算結果作為電壓（或電流等）從佈線NIL輸出。
在此，數學式（1.1）至數學式（1.3）可以各自变形为VWα [i]=VWβ [i]+VW [i]。也就是说，在記憶单元AMu[i]及記憶单元AMw[i]中保持VWβ [i]+VW [i]。VWβ [i]可以為任意電壓，由此VWβ [1]至VWβ [m]也可以都是同一電壓。例如，假設為VWβ [1]至VWβ [m]都是VPR ，則在記憶單元AMx[i]中保持VPR ，在記憶單元AMu[i]中保持VPR +VW [i]，在記憶單元AMw[i]中保持VPR +VW [i]，並在記憶單元AMr[i]中保持VPR 。如此，藉由將VWβ [1]至VWβ [m]都設定為VPR ，以VPR 為基準電壓在記憶單元AMu及記憶單元AMw中保持基準電壓加以對應於第一資料的電壓的電壓並在記憶單元AMx及記憶單元AMr中保持基準電壓，也可以同樣進行數學式（1.20）的運算。
此外，數學式（1.4）至數學式（1.6）可以各自變形為VXα [i]=VXβ [i]+VX [i]。也就是说，在時間T11至時間T12中，佈線XAL[i]被输入VXβ [i]+VX [i]。VXβ [i]可以為任意電壓，由此VXβ [1]至VXβ [m]也可以都是同一電壓。例如，假設為VXβ [1]至VXβ [m]都是VRFP ，則佈線XAL[i]被輸入VRFP +VX [i]，並且佈線XBL[i]被輸入VRFP 。如此，藉由將VXβ [1]至VXβ [m]都設為VRFP ，以VRFP 為基準電壓向佈線XAL輸入基準電壓加以對應於第二資料的電壓並向佈線XBL輸入基準電壓，也可以同樣進行數學式（1.20）的運算。
＜半導體裝置的結構例子2＞ 在此，說明與圖1的運算電路MAC1不同的能夠進行多個第一資料和多個第二資料的積和運算的半導體裝置。
與圖1的運算電路MAC1同樣，圖8的運算電路MAC2是能夠進行多個第一資料和多個第二資料的積和運算的半導體裝置的一個例子。運算電路MAC2與運算電路MAC1的不同之處在於：電路CMS的電路結構；以及運算電路MAC2中的佈線BBL與電路ACTV電連接的點。
運算電路MAC2所包括的電路CMS包括電流源CSA及電流源CSB。電流源CSA的輸入端子與佈線VHE電連接，電流源CSA的輸出端子與佈線BAL電連接。電流源CSB的輸入端子與佈線VHE電連接，電流源CSB的輸出端子與佈線BBL電連接。
此外，運算電路MAC2所包括的電路CMS具有上述電路結構，由此沒有圖3A及圖3B所示的電流鏡電路的功能。
作為一個例子，佈線VHE可以如圖3A及圖3B的電路CMS所示那樣供應定電壓。作為該定電壓，例如較佳為高位準電位。
電流源CSA及電流源CSB都具有因輸入端子被輸入電源電位而將定電流輸出到輸出端子的功能。此外，電流源CSA及電流源CSB各自輸出到輸出端子的電流量較佳為相等。明確而言，從電流源CSA的輸出端子流過佈線BAL的電流量較佳為從電流源CSB的輸出端子流過佈線BBL的電流量的0.85倍以上、0.9倍以上或0.95倍以上且1.05倍以下、1.1倍以下或1.15倍以下。上述下限值及上限值可以分別組合。
此外，如上所述，佈線BBL與電路ACTV電連接。在圖8中，電路ACTV例如較佳為具有輸出對應於從佈線BAL流過電路ACTV的電流量和從佈線BBL流過電路ACTV的電流量的差異的電壓的功能、使用該電壓根據預定的函數系統進行運算的功能、將該函數運算的結果輸出到佈線NIL的功能。
明確而言，圖8的運算電路MAC2所包括的電路ACTV例如可以為圖9所示的電路ACTV。圖9所示的電路ACTV包括電路ACP，電路ACP包括開關SW4A、開關SW4B、電路IVC、電路ACF。
圖9的電路IVC包括運算放大器OP、負載LEA、負載LEB，並具有與圖4C的電路ACTV所包括的電路IVC相同的電路結構。因此，關於圖9的電路IVC的說明可以參照圖4C的電路IVC的記載。
此外，圖9的電路ACF例如可以具有與圖4A至圖4C所示的電路ACTV所包括的電路ACF同樣的電路。因此，與圖4A至圖4C的電路ACF同樣，圖9的電路ACF可以具有相應於輸入到第一端子的電壓根據所定義的函數系統進行運算的功能及將該函數系統的運算結果輸出到電路ACF的第二端子（佈線NIL）的功能。
開關SW4A的第一端子與佈線BAL電連接，開關SW4A的第二端子藉由電路IVC的第一端子電連接於運算放大器OP的反相輸入端子及負載LEA的第一端子。電路ACF的第一端子藉由電路IVC的第二端子電連接於運算放大器OP的輸出端子及負載LEA的第二端子。開關SW4B的第一端子與佈線BBL電連接，開關SW4B的第二端子藉由電路IVC的第三端子電連接於運算放大器OP的非反相輸入端子及負載LEB的第一端子。此外，開關SW4A及開關SW4B的各控制端子與佈線SL4電連接。
作為開關SW4B，例如可以使用可應用於開關SW4A、開關SW5A及開關SW5B的開關。
在圖9的電路ACTV中，例如藉由將高位準電位輸入到佈線SL4，使得開關SW4A及開關SW4B都成為開啟狀態，可以使來自佈線BAL的電流流過電路IVC的第一端子，並可以使來自佈線BBL的電流流過電路IVC的第三端子。
例如，在圖8的運算電路MAC2中，假設從電流源CSA及電流源CSB分別流過佈線BAL及佈線BBL的電流量為ICS ，從佈線BAL流過記憶單元AMx[1]至記憶單元AMx[m]的電流量的總和為Ix ，從佈線BAL流過記憶單元AMw[1]至記憶單元AMw[m]的電流量的總和為Iw ，則從佈線BAL流過電路IVC的第一端子的電流量為ICS -Ix -Iw 。此外，假設從佈線BBL流過記憶單元AMu[1]至記憶單元AMu[m]的電流量的總和為Iu ，從佈線BBL流過記憶單元AMr[1]至記憶單元AMr[m]的電流量的總和為Ir ，則從佈線BBL流過電路IVC的第三端子的電流量為ICS -Iu -Ir 。
在圖9的電路IVC為減法電路的情況（例如，負載LEA及負載LEB為電阻器的情況）下，電路IVC的第二端子輸出對應於輸入到電路IVC的第一端子的電流量與輸入到電路IVC的第三端子的電流量的差異（-Iu -Ir +Ix +Iw ）的電壓。根據數學式（1.19）、數學式（1.20），該電流量的差異取決於多個第一資料與多個第二資料之積和，由此從電路IVC的第二端子輸出的電壓可以說是對應於多個第一資料與多個第二資料之積和的電壓。
然後，該電壓輸入到電路ACF的第一端子，使得電路ACF使用該電壓進行預先定義的函數系統的運算，由此將運算結果作為電壓（或電流等）從佈線NIL輸出。
＜半導體裝置的結構例子3＞ 接著，說明與圖1的運算電路MAC1及圖8的運算電路MAC2不同的能夠進行多個第一資料和多個第二資料的積和運算的半導體裝置。
與運算電路MAC1及運算電路MAC2同樣，圖10的運算電路MAC3是能夠進行多個第一資料和多個第二資料的積和運算的半導體裝置的一個例子。運算電路MAC3為運算電路MAC1的變形例子，電路CSW所包括的記憶單元AMw及電路CSR所包括的記憶單元AMr的個數與運算電路MAC1不同。
例如，在運算電路MAC3中，電路CSW所包括的記憶單元AMw的個數可以為g個（g為m以外的1以上的整數），電路CSR所包括的記憶單元AMr的個數可以為g個。由此，佈線XBL及佈線WBL的個數都是g個。
首先，說明g為1以上且小於m的情況。
對應於多個第一資料的電壓為VW [1]至VW [m]，並且以滿足數學式（1.1）至數學式（1.3）的方式定義VWα [1]至VWα [m]及VWβ [1]至VWβ [m]。此外，記憶單元AMw[1]至記憶單元AMw[m]、記憶單元AMu[1]至記憶單元AMu[m]都分別保持電壓VWα [1]至VWα [m]，記憶單元AMx[1]至記憶單元AMx[m]、記憶單元AMr[1]至記憶單元AMr[m]都分別保持VWβ [1]至VWβ [m]。
此時，考慮如下情況：在圖7的時序圖的時間T11至時間T12中，佈線XBL[1]至佈線XBL[m]的電位的變化量小，例如，VXβ [1]至VXβ [m]都是0V的情況。在此，例如，從佈線BAL流過記憶單元AMw[i]的電流IAMw [i]根據數學式（1.10）及數學式（1.11）而成為IAMw [i]=k（VWα [i]-Vth ）2 ，從佈線BBL流過記憶單元AMr[i]的電流IAMr [i]根據數學式（1.16）及數學式（1.17）而成為IAMr [i]=k（VWβ [i]-Vth ）2 。此時，在VW [i]=VWα [i]-VWβ [i]接近0的情況下，IAMw [i]及IAMr [i]可被視為大致相同的電流量。因此，作為流過佈線BBL的電流的一部分的IAMr [i]也是從電路CMS流過佈線BAL的電流的一部分，由此在佈線BAL中作為從電路CMS流出的電流的一部分IAMr [i]與流過記憶單元AMw[i]的電流IAMw [i]抵消。
反过来说，在预先知道分别输入到記憶单元AMw[i]及記憶单元AMr[i]的電壓VWα [i]和VWβ [i]的差異接近0的情況下，不需要將VWα [i]及VWβ [i]分別寫入到記憶单元AMw[i]及記憶单元AMr[i]。由此，可以減少電路CSW所包括的記憶單元AMw的個數及電路CSR所包括的記憶單元AMr的個數，還可以減少電路CSW所包括的記憶單元AMw及電路CSR所包括的記憶單元AMr所需的功耗。
此外，在圖7的時序圖的時間T11至時間T12中，假設佈線XAL[i]的電位的變化量為VXα [i]（=VX [i]），則從佈線BAL流過記憶单元AMx[i]的電流量為IAMx [i]=k（VWβ [i]+hVXα [i]-Vth ）2 ，從佈線BBL流過記憶单元AMu[i]的電流量為IAMu [i]=k（VWα [i]+hVXα [i]-Vth ）2 。有時VXα [i]越大，IAMx [i]和IAMu [i]的電流量的差異越大，由此与記憶单元AMw[i]及記憶单元AMr[i]不同，較佳将對應於第一資料的電壓分别寫入到記憶单元AMx[i]及記憶单元AMu[i]。
接著，說明g超過m，例如，g=m+1的情況。
對應於多個第一資料的電壓為VW [1]至VW [m]，並且以滿足數學式（1.1）至數學式（1.3）的方式定義VWα [1]至VWα [m]及VWβ [1]至VWβ [m]。此外，記憶單元AMw[1]至記憶單元AMw[m]、記憶單元AMu[1]至記憶單元AMu[m]都分別保持電壓VWα [1]至VWα [m]，記憶單元AMx[1]至記憶單元AMx[m]、記憶單元AMr[1]至記憶單元AMr[m]都分別保持VWβ [1]至VWβ [m]。
再者，對記憶單元AMr[m+1]寫入任意電壓Vb ，對記憶單元AMw[m+1]寫入接地電位。此外，在圖7的時序圖的時間T11至時間T12中，佈線XBL[m+1]的電壓不發生變化。在此情況下，在圖15的時序圖的時間T12至時間T13中，在從佈線BBL流過記憶單元AMr[m+1]的電流為Ib 時，Ib 及從佈線BAL流過電路ACTV的電流量IEV 分別表示為如下數學式。
[數學式20]
數學式（1.22）相當於對積和結果予以任意值的數學式。這可以應用於例如在分層神經網路的運算中對加權係數與神經元的信號的積和運算結果予以作為任意值的偏置（偏離）的計算等。
雖然以上說明了對記憶單元AMr[m+1]寫入任意電壓Vb 並對記憶單元AMw[m+1]寫入接地電位的情況，但是也可以對記憶單元AMr[m+1]寫入接地電位並對記憶單元AMw[m+1]寫入任意電壓Vb 。在此情況下，從佈線BAL流過記憶單元AMw[m+1]的電流量為Ib ，由此從佈線BAL流過電路ACTV的電流量IEV 為數學式（1.21）的Ib 被置換成-Ib 的值。也就是說，對積和結果予以的任意值也可以為負值。
此外，也可以在省略差異接近0的上述電壓VWα [i]及VWβ [i]的寫入的同時對積和運算結果加入上述任意值。此外，此時，記憶單元陣列CA的行數，亦即g的值既可為1以上且小於m又可為大於m。
此外，g的值也可以為m。在此情況下，例如，在圖1的運算電路MAC1中，在預先知道分別寫入到記憶單元AMw[i]及記憶單元AMr[i]的電壓VWα [i]和VWβ [i]的差異接近0的情況下，例如，不將VWα [i]和VWβ [i]分別寫入到記憶單元AMw[i]及記憶單元AMr[i]而將任意電壓Vb 寫入到記憶單元AMw[i]及記憶單元AMr[i]中的一個並將接地電位寫入到記憶單元AMw[i]及記憶單元AMr[i]中的另一個，可以在省略差異接近0的電壓VWα [i]及VWβ [i]的寫入的同時對積和運算結果加入任意值。
此外，本發明的一個實施方式的半導體裝置不侷限於本實施方式所示的運算電路MAC1至運算電路MAC3等。例如，在同樣使用多個第二資料同時進行多個積和運算的情況下，可以使用圖11所示的運算電路MAC4。運算電路MAC4具有在每一列上配置n個（n為1以上的整數）圖1的運算電路MAC1的記憶單元陣列CA的結構。
圖11示出記憶單元陣列CA[1]至記憶單元陣列CA[n]，將記憶單元陣列CA[1]至記憶單元陣列CA[n]統稱為記憶單元陣列CAS。此外，因為運算電路MAC4包括n個記憶單元陣列CA，所以圖11中的電路CMS包括作為n個電路CM的電路CM[1]至電路CM[n]，電路INT包括作為n個電路SCI的電路SCI[1]至電路SCI[n]，電路ACTV包括作為n個電路ACP的電路ACP[1]至電路ACP[n]。此外，運算電路MAC4包括相當於運算電路MAC1的佈線BAL的佈線BAL[1]至佈線BAL[n]、相當於運算電路MAC1的佈線BBL的佈線BBL[1]至佈線BBL[n]、相當於運算電路MAC1的佈線WAD的佈線WAD[1]至佈線WAD[n]、相當於運算電路MAC1的佈線WBD的佈線WBD[1]至佈線WBD[n]、相當於運算電路MAC1的佈線NIL的佈線NIL[1]至佈線NIL[n]。
記憶單元陣列CA[1]與佈線BAL[1]、佈線BBL[1]、佈線WAD[1]、佈線WBD[1]、佈線XAL[1]至佈線XAL[m]、佈線XBL[1]至佈線XBL[m]、佈線WAL[1]至佈線WAL[m]以及佈線WBL[1]至佈線WBL[m]電連接。電路WDD與佈線WAD[1]及佈線WBD[1]電連接。此外，電路CMS的電路CM[1]與佈線BAL[1]及佈線BBL[1]電連接，電路INT的電路SCI[1]與佈線BAL[1]、佈線BBL[1]以及電路ACTV中的電路ACP[1]電連接。電路ACP[1]與佈線NIL[1]電連接。
同樣，記憶單元陣列CA[n]與佈線BAL[n]、佈線BBL[n]、佈線WAD[n]、佈線WBD[n]、佈線XAL[1]至佈線XAL[m]、佈線XBL[1]至佈線XBL[m]、佈線WAL[1]至佈線WAL[m]以及佈線WBL[1]至佈線WBL[m]電連接。電路WDD與佈線WAD[n]及佈線WBD[n]電連接。此外，電路CMS的電路CM[n]與佈線BAL[n]及佈線BBL[n]電連接，電路INT的電路SCI[n]與佈線BAL[n]、佈線BBL[n]以及電路ACTV中的電路ACP[n]電連接。電路ACP[n]與佈線NIL[n]電連接。
與圖7的時序圖的工作同樣，圖11的運算電路MAC4對記憶單元陣列CA[1]至記憶單元陣列CA[n]分別寫入第一組至第n組的對應於第一資料的電壓，然後對佈線XAL[1]至佈線XAL[m]及佈線XBL[1]至佈線XBL[m]輸入對應於第二資料的電壓，由此可以將第一組至第n組的各第一資料與第二資料之積和運算同時輸出到佈線NIL[1]至佈線NIL[n]。
＜半導體裝置的結構例子4＞ 在此，說明與上述運算電路MAC1、運算電路MAC1A、運算電路MAC2、運算電路MAC3不同的能夠進行多個第一資料和多個第二資料的積和運算的半導體裝置。
圖12示出運算電路MAC5，也就是與上述運算電路MAC1等同樣能夠進行積和運算及函數運算的運算電路的結構例子。運算電路MAC5是進行被後述多個記憶單元保持的多個第一資料和被輸入的多個第二資料的積和運算並使用該積和運算的結果進行函數運算的電路。
作為一個例子，運算電路MAC5包括記憶單元陣列CA、電路CMS、電路WDD、電路XLD、電路WLD、電路INT及電路ACTV。
記憶單元陣列CA包括電路CS[1]至電路CS[m]（在此，m為1以上的整數）。此外，電路CS[1]至電路CS[m]的每一個包括記憶單元AMu、記憶單元AMx、記憶單元AMw、記憶單元AMr。雖然在圖12中未示出，但在本說明書等中，電路CS[i]（i為1以上且m以下的整數）所包括的記憶單元AMu、記憶單元AMx、記憶單元AMw、記憶單元AMr有時分別被記為記憶單元AMu[i]、記憶單元AMx[i]、記憶單元AMw[i]、記憶單元AMr[i]。
在記憶單元陣列CA中，各記憶單元配置為2m行2列的矩陣狀。作為一個例子，在圖12中，記憶單元AMu[i]配置在2i-1行1列的位址，記憶單元AMw[i]配置在2i行1列的位址，記憶單元AMx[i]配置在2i-1行2列的位址，並且記憶單元AMr[i]配置在2i行2列的位址。
記憶單元AMx、記憶單元AMw、記憶單元AMu以及記憶單元AMr都具有保持對應於第一資料的電壓的功能。對應於第一資料的電壓例如可以是指記憶單元AMu[i]及記憶單元AMw[i]所保持的電壓和記憶單元AMx[i]及記憶單元AMr[i]所保持的電壓的差異。
記憶單元AMu[1]與佈線WAD、佈線BBL、佈線WL[1]、佈線XAL[1]電連接。此外，記憶單元AMw[1]與佈線WAD、佈線BAL、佈線WL[1]、佈線XBL[1]電連接。此外，記憶單元AMx[1]與佈線WBD、佈線BAL、佈線WL[1]、佈線XAL[1]電連接。此外，記憶單元AMr[1]與佈線WBD、佈線BBL、佈線WL[1]、佈線XBL[1]電連接。此外，記憶單元AMu[m]與佈線WAD、佈線BBL、佈線WL[m]、佈線XAL[m]電連接。此外，記憶單元AMw[m]與佈線WAD、佈線BAL、佈線WL[m]、佈線XBL[m]電連接。此外，記憶單元AMx[m]與佈線WBD、佈線BAL、佈線WL[m]、佈線XAL[m]電連接。此外，記憶單元AMr[m]與佈線WBD、佈線BBL、佈線WL[m]、佈線XBL[m]電連接。
電路CS[1]至電路CS[m]的每一個所包括的記憶單元AMu、記憶單元AMw、記憶單元AMx、記憶單元AMr的每一個的詳細結構將在後面敘述。
作為一個例子，電路CMS與佈線BAL及佈線BBL電連接。電路CMS具有將電流藉由佈線BAL供應給記憶單元AMx[1]至記憶單元AMx[m]及記憶單元AMw[1]至記憶單元AMw[m]的每一個的功能及將電流藉由佈線BBL供應給記憶單元AMu[1]至記憶單元AMu[m]及記憶單元AMr[1]至記憶單元AMr[m]的每一個的功能。此外，藉由電路CMS，流過佈線BAL的電流量及流過佈線BBL的電流量較佳為相等。
此外，關於電路CMS的具體結構例子參照可以應用於上述運算電路MAC1的電路CMS的說明。
作為一個例子，關於電路WDD參照可以應用於上述運算電路MAC1的電路WDD的說明。
作為一個例子，電路WLD與佈線WL[1]至佈線WL[m]電連接。電路WLD具有在向記憶單元陣列CA所包括的記憶單元寫入資料時選擇作為資料寫入目標的記憶單元的功能。明確而言，例如，佈線WL[i]與電路CS[i]所包括的記憶單元AMu[i]、記憶單元AMw[i]、記憶單元AMx[i]及記憶單元AMr[i]電連接，由此電路WLD選擇記憶單元陣列CA所包括的電路CS[1]至電路CS[m]中的任何一個，使得所選出的電路CS所包括的記憶單元AMu、記憶單元AMw、記憶單元AMx及記憶單元AMr成為作為資料寫入目標的記憶單元。
例如，當將資料寫入到記憶單元陣列CA的電路CS[i]所包括的各記憶單元時，藉由對佈線WL[i]供應高位準電位而對佈線WL[i]以外的佈線WL[1]至佈線WL[m]供應低位準電位，電路WLD可以選擇電路CS[i]所包括的記憶單元AMu[i]、記憶單元AMw[i]、記憶單元AMx[i]及記憶單元AMr[i]作為資料寫入目標。
關於電路XLD例如參照可以應用於上述運算電路MAC1的電路XLD的說明。
關於電路INT例如參照可以應用於上述運算電路MAC1的電路INT的說明。
關於電路ACTV例如參照可以應用於上述運算電路MAC1的電路ACTV的說明。
＜＜記憶單元陣列CA的結構例子＞＞ 以下說明記憶單元陣列CA的電路CS[1]至電路CS[m]所包括的記憶單元AMu、記憶單元AMw、記憶單元AMx及記憶單元AMr的結構例子。
圖13是示出記憶單元陣列CA的結構例子的電路圖。記憶單元陣列CA具有計算出多個第一資料和多個第二資料的積和的功能。
在圖13所示的記憶單元陣列CA中，記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr都包括電晶體M1、電晶體M2及電容器C1。
此外，關於記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr所包括的各電晶體M1及電晶體M2，參照上述運算電路MAC1的記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr所包括的各電晶體M1及電晶體M2的說明。
在記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr的每一個中，電晶體M1的第一端子與電晶體M2的閘極電連接。電晶體M2的第一端子與佈線VR電連接。電容器C1的第一端子與電晶體M2的閘極電連接。
在記憶單元AMu[1]至記憶單元AMu[m]的每一個中，電晶體M1的第二端子與佈線WAD電連接，電晶體M2的第二端子與佈線BBL電連接。此外，在記憶單元AMu[i]中，電晶體M1的閘極與佈線WL[i]電連接，電容器C1的第二端子與佈線XAL[i]電連接。此外，在記憶單元AMu[1]中，電晶體M1的第一端子、電晶體M2的閘極、電容器C1的第一端子電連接的部分為節點Nu[1]，在記憶單元AMu[m]中，電晶體M1的第一端子、電晶體M2的閘極、電容器C1的第一端子電連接的部分為節點Nu[m]。
在記憶單元AMw[1]至記憶單元AMw[m]的每一個中，電晶體M1的第二端子與佈線WAD電連接，電晶體M2的第二端子與佈線BAL電連接。此外，在記憶單元AMw[i]中，電晶體M1的閘極與佈線WL[i]電連接，電容器C1的第二端子與佈線XBL[i]電連接。此外，在記憶單元AMw[1]中，電晶體M1的第一端子、電晶體M2的閘極、電容器C1的第一端子電連接的部分為節點Nw[1]，在記憶單元AMw[m]中，電晶體M1的第一端子、電晶體M2的閘極、電容器C1的第一端子電連接的部分為節點Nw[m]。
在記憶單元AMx[1]至記憶單元AMx[m]的每一個中，電晶體M1的第二端子與佈線WBD電連接，電晶體M2的第二端子與佈線BAL電連接。此外，在記憶單元AMx[i]中，電晶體M1的閘極與佈線WL[i]電連接，電容器C1的第二端子與佈線XAL[i]電連接。此外，在記憶單元AMx[1]中，電晶體M1的第一端子、電晶體M2的閘極、電容器C1的第一端子電連接的部分為節點Nx[1]，在記憶單元AMx[m]中，電晶體M1的第一端子、電晶體M2的閘極、電容器C1的第一端子電連接的部分為節點Nx[m]。
在記憶單元AMr[1]至記憶單元AMr[m]的每一個中，電晶體M1的第二端子與佈線WBD電連接，電晶體M2的第二端子與佈線BBL電連接。此外，在記憶單元AMr[i]中，電晶體M1的閘極與佈線WL[i]電連接，電容器C1的第二端子與佈線XBL[i]電連接。此外，在記憶單元AMr[1]中，電晶體M1的第一端子、電晶體M2的閘極、電容器C1的第一端子電連接的部分為節點Nr[1]，在記憶單元AMr[m]中，電晶體M1的第一端子、電晶體M2的閘極、電容器C1的第一端子電連接的部分為節點Nr[m]。
上述節點Nx[1]、節點Nx[m]、節點Nu[1]、節點Nu[m]、節點Nw[1]、節點Nw[m]、節點Nr[1]及節點Nr[m]被用作各記憶單元的存儲節點。
關於佈線VR，參照上述運算電路MAC1所包括的佈線VR的說明。
＜運算電路的工作例子＞ 接著，說明運算電路MAC5的工作例子。
如圖14所示，在此說明的運算電路MAC5是使用圖13的記憶單元陣列CA作為記憶單元陣列CA並使用圖3A的電路CMS作為電路CMS的運算電路MAC5A。此外，圖14所示的運算電路MAC5A是主要選出記憶單元陣列CA、電路CMS、電路XLD、電路WLD、電路INT來表示的。此外，雖然未圖示，但是圖14的運算電路MAC5A的電路ACTV使用圖4A的電路ACTV。
圖15是運算電路MAC5A的工作例子的時序圖。圖15的時序圖示出時間T21至時間T29或其附近的佈線WL[1]、佈線WL[m]、佈線SL4、佈線SL5、佈線SL7、佈線WAD、佈線WBD、佈線XAL[1]、佈線XAL[m]、佈線XBL[1]、佈線XBL[m]、節點Nx[1]、節點Nx[m]、節點Nu[1]、節點Nu[m]、節點Nw[1]、節點Nw[m]、節點Nr[1]及節點Nr[m]的電位變動。此外，在圖15中，High表示高位準電位，Low表示低位準電位。
此外，在本工作例子中，佈線VR供應的電壓為接地電位。
＜＜時間T21之前＞＞ 在時間T21之前，假設節點Nu[1]至節點Nu[m]、節點Nw[1]至節點Nw[m]、節點Nx[1]至節點Nx[m]及節點Nr[1]至節點Nr[m]的各電位為接地電位。此外，在圖15中，GND表示接地電位。
此外，藉由電路WDD（圖14未示出），佈線WAD及佈線WBD都被輸入低位準電位。
此外，藉由電路XLD，佈線XAL[1]至佈線XAL[m]及佈線XBL[1]至佈線XBL[m]都被輸入參考電位VRFP 。此外，VRFP 既可高於接地電位又可低於接地電位。
此外，藉由電路WLD，佈線WL[1]至佈線WL[m]都被輸入低位準電位。由此，記憶單元陣列CA的所有記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr所包括的電晶體M1都處於關閉狀態。
此外，佈線SL4、佈線SL5及佈線SL7都被輸入低位準電位。由此，開關SW4A、開關SW5A、開關SW5B、開關SW7A及開關SW7B都處於關閉狀態。
＜＜時間T21至時間T22＞＞ 在時間T21至時間T22中，佈線SL5被輸入高位準電位。由此，電路INT所包括的開關SW5A及開關SW5B都成為開啟狀態。
藉由開關SW5A及開關SW5B都成為開啟狀態，佈線BAL及佈線BBL都與佈線VSL成為導通狀態，使得佈線BAL及佈線BBL都被輸入來自佈線VSL的電位。在本工作例子中，佈線VSL是分別向佈線BAL及佈線BBL供應初始化電位的佈線，該初始化電位為接地電位。由此，在時間T21至時間T22中，佈線BAL及佈線BBL的各電位成為接地電位。
此外，記憶單元陣列CA的所有記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr所包括的各電晶體M2的第一端子從佈線VR被供應接地電位，由此各電晶體M2的第一端子-第二端子間的電壓成為0V。再者，節點Nx[1]至節點Nx[m]、節點Nu[1]至節點Nu[m]、節點Nw[1]至節點Nw[m]及節點Nr[1]至節點Nr[m]的各電位為接地電位，由此各電晶體M2成為關閉狀態。
＜＜時間T22至時間T23＞＞ 在時間T22至時間T23中，佈線WL[1]被輸入高位準電位。由此，在記憶單元陣列CA中，記憶單元AMu[1]、記憶單元AMw[1]、記憶單元AMx[1]及記憶單元AMr[1]所包括的各電晶體M1的閘極被施加高位準電位，使得各電晶體M1成為開啟狀態。
此外，在時間T22至時間T23中，佈線WAD被輸入比接地電位大出Vw α [1]的電位。此時，因為記憶單元AMu[1]及記憶單元AMw[1]的各電晶體M1處於開啟狀態，所以佈線WAD與節點Nu[1]成為導通狀態，並且佈線WAD與節點Nw[1]成為導通狀態。由此，記憶單元AMu[1]的電容器C1的第一端子（節點Nu[1]）及記憶單元AMw[1]的電容器C1的第一端子（節點Nw[1]）都被輸入比接地電位大出Vw α [1]的電位。
此外，在時間T22至時間T23中，佈線WBD被輸入比接地電位大出Vw β [1]的電位。此時，因為記憶單元AMx[1]及記憶單元AMr[1]的各電晶體M1處於開啟狀態，所以佈線WBD與節點Nx[1]成為導通狀態，並且佈線WBD與節點Nr[1]成為導通狀態。由此，記憶單元AMx[1]的電容器C1的第一端子（節點Nx[1]）及記憶單元AMr[1]的電容器C1的第一端子（節點Nr[1]）都被輸入比接地電位大出Vw β [1]的電位。
在此，VW [1]定義為本實施方式所示的數學式（1.1）。
在數學式（1.1）中，VW [1]為對應於m個第一資料中的第一個的電壓。也就是說，VWα [1]及Vwβ [1]都可以說是對應於m個第一資料中的第一個的電壓。此外，如果滿足數學式（1.1），則可以任意決定VWα [1]及VWβ [1]的電壓的組合。例如，VWα [1]既可高於VWβ [1]又可低於VWβ [1]，或者，也可以等於VWβ [1]。也就是說，VW [1]可以為正電壓、0或負電壓。
此外，因為開關SW5A處於開啟狀態，所以佈線BAL被輸入接地電位。此外，在記憶單元AMu[1]及記憶單元AMw[1]中，因為各電晶體M2的第一端子被輸入來自佈線VR的接地電位，所以各電晶體M2的第一端子-第二端子間的電壓幾乎成為0V。由此，記憶單元AMu[1]及記憶單元AMw[1]的各電晶體M2的第一端子-第二端子間沒有電流流過。
同樣，因為開關SW5B處於開啟狀態，所以佈線BBL被輸入接地電位。此外，在記憶單元AMx[1]及記憶單元AMr[1]中，因為各電晶體M2的第一端子被輸入來自佈線VR的接地電位，所以各電晶體M2的第一端子-第二端子間的電壓也幾乎成為0V。由此，記憶單元AMx[1]及記憶單元AMr[1]的各電晶體M2的第一端子-第二端子間也沒有電流流過。
在此，在時間T22至時間T23中，佈線WL[2]至佈線WL[m]從時間T22之前一直被輸入低位準電位。由此，在記憶單元陣列CA的電路CS[2]至電路CS[m]中，記憶單元AMu、記憶單元AMw、記憶單元AMx及記憶單元AMr所包括的各電晶體M1的閘極被施加低位準電位，由此各電晶體M1處於關閉狀態。由此，分別輸入到佈線WAD及佈線WBD的資料不會寫入到節點Nu[2]至節點Nu[m]、節點Nw[2]至節點Nw[m]、節點Nx[2]至節點Nx[m]及節點Nr[2]至節點Nr[m]。
＜＜時間T23至時間T24＞＞ 在時間T23至時間T24中，佈線WL[1]被輸入低位準電位。由此，在記憶單元陣列CA中，記憶單元AMu[1]、記憶單元AMw[1]、記憶單元AMx[1]及記憶單元AMr[1]所包括的各電晶體M1的閘極被施加低位準電位，使得各電晶體M1成為關閉狀態。
在記憶單元AMu[1]及記憶單元AMw[1]中，各電晶體M1成為關閉狀態，使得記憶單元AMu[1]的電容器C1的第一端子（節點Nu[1]）及記憶單元AMw[1]的電容器C1的第一端子（節點Nw[1]）分別保持比接地電位大出VWα [1]的電位。此外，在記憶單元AMx[1]及記憶單元AMr[1]中，各電晶體M1成為關閉狀態，使得記憶單元AMx[1]的電容器C1的第一端子（節點Nx[1]）及記憶單元AMr[1]的電容器C1的第一端子（節點Nr[1]）分別保持比接地電位大出VWβ [1]的電位。
此外，時間T23至時間T24中，與時間T22至時間T23中的向電路CS[1]中的記憶單元AMu[1]、記憶單元AMw[1]、記憶單元AMx[1]及記憶單元AMr[1]分別寫入電位的工作同樣，向電路CS[2]至電路CS[m-1]中的記憶單元AMu、記憶單元AMw、記憶單元AMx及記憶單元AMr依次寫入電位。明確而言，例如，藉由將保持一定期間的高位準電位的信號依次輸入到佈線WL[2]至佈線WL[m-1]，並根據該信號改變佈線WAD及佈線WBD的各電位，可以將規定電位寫入到電路CS[2]至電路CS[m-1]的每一個中的記憶單元AMu､記憶單元AMw､記憶單元AMx及記憶單元AMr。在此，記憶單元AMu[2]至記憶單元AMu[m-1]､記憶單元AMw[2]至記憶單元AMw[m-1]依次被寫入VWα [2]至VWα [m-1]｡此外，在對記憶單元AMu[2]至記憶單元AMu[m-1]､記憶單元AMw[2]至記憶單元AMw[m-1]的每一個寫入電壓的同時，還對記憶單元AMx[2]至記憶單元AMx[m-1]､記憶單元AMr[2]至記憶單元AMr[m-1]依次寫入VWβ [2]至VWβ [m-1]。
此時，位於第p行（p為2以上且m-1以下的整數）的記憶單元AMx[p]保持電壓VWβ [p]，記憶單元AMu[p]保持電壓VWα [p]。在此，與數學式（1.1）同樣，對應於m個第一資料中的第p個的電壓VW [p]定義為本實施方式所示的數學式（1.2）。
在數學式（1.2）中，VW [p]為對應於m個第一資料中的第p個的電壓。也就是說，VWα [p]及VWβ [p]都可以說是對應於m個第一資料中的第p個的電壓。此外，如果滿足數學式（1.2），則可以任意決定VWα [p]及VWβ [p]的電壓的組合。例如，VWα [p]既可高於VWβ [p]又可低於VWβ [p]，或者，也可以等於VWβ [p]。也就是說，VW [p]可以為正電壓、0或負電壓。
＜＜時間T24至時間T25＞＞ 在時間T24至時間T25中，佈線WL[m]被輸入高位準電位。由此，在記憶單元陣列CA中，記憶單元AMu[m]、記憶單元AMw[m]、記憶單元AMx[m]及記憶單元AMr[m]所包括的各電晶體M1的閘極被施加高位準電位，使得各電晶體M1成為開啟狀態。
此外，在時間T24至時間T25中，佈線WAD被輸入比接地電位大出Vw α [m]的電位。此時，因為記憶單元AMu[m]及記憶單元AMw[m]的各電晶體M1處於開啟狀態，所以佈線WAD與節點Nu[m]成為導通狀態，並且佈線WAD與節點Nw[m]成為導通狀態。由此，記憶單元AMu[m]的電容器C1的第一端子（節點Nu[m]）及記憶單元AMw[m]的電容器C1的第一端子（節點Nw[m]）都被輸入比接地電位大出Vw α [m]的電位。
此外，在時間T24至時間T25中，佈線WBD被輸入比接地電位大出Vw β [m]的電位。此時，因為記憶單元AMx[m]及記憶單元AMr[m]的各電晶體M1處於開啟狀態，所以佈線WBD與節點Nx[m]成為導通狀態，並且佈線WBD與節點Nr[m]成為導通狀態。由此，記憶單元AMx[m]的電容器C1的第一端子（節點Nx[m]）及記憶單元AMr[m]的電容器C1的第一端子（節點Nr[m]）都被輸入比接地電位大出Vw β [m]的電位。
在此，VW [m]定義為本實施方式所示的數學式（1.3）。
在數學式（1.3）中，VW [m]為對應於m個第一資料中的第m個的電壓。也就是說，VWα [m]及Vwβ [m]都可以說是對應於m個第一資料中的第m個的電壓。此外，如果滿足數學式（1.3），則可以任意決定VWα [m]及VWβ [m]的電壓的組合。例如，VWα [m]既可高於VWβ [m]又可低於VWβ [m]，或者，也可以等於VWβ [m]。也就是說，VW [m]可以為正電壓、0或負電壓。
此外，因為開關SW5A處於開啟狀態，所以佈線BAL被輸入接地電位。此外，在記憶單元AMu[m]及記憶單元AMw[m]中，因為各電晶體M2的第一端子被輸入來自佈線VR的接地電位，所以各電晶體M2的第一端子-第二端子間的電壓幾乎成為0V。由此，記憶單元AMu[m]及記憶單元AMw[m]的各電晶體M2的第一端子-第二端子間沒有電流流過。
同樣，因為開關SW5B處於開啟狀態，所以佈線BBL被輸入接地電位。此外，在記憶單元AMx[m]及記憶單元AMr[m]中，因為各電晶體M2的第一端子被輸入來自佈線VR的接地電位，所以各電晶體M2的第一端子-第二端子間的電壓也幾乎成為0V。由此，記憶單元AMx[m]及記憶單元AMr[m]的各電晶體M2的第一端子-第二端子間也沒有電流流過。
在此，在時間T24至時間T25中，佈線WL[1]至佈線WL[m-1]從時間T24之前一直被輸入低位準電位。由此，在記憶單元陣列CA的電路CS[1]至電路CS[m-1]中，記憶單元AMu、記憶單元AMw、記憶單元AMx及記憶單元AMr所包括的各電晶體M1的閘極被施加低位準電位，由此各電晶體M1處於關閉狀態。由此，分別輸入到佈線WAD及佈線WBD的資料不會寫入到節點Nu[1]至節點Nu[m-1]、節點Nw[1]至節點Nw[m-1]、節點Nx[1]至節點Nx[m-1]及節點Nr[1]至節點Nr[m-1]。
＜＜時間T25至時間T26＞＞ 在時間T25至時間T26中，佈線WL[m]被輸入低位準電位。由此，在記憶單元陣列CA中，記憶單元AMu[m]、記憶單元AMw[m]、記憶單元AMx[m]及記憶單元AMr[m]所包括的各電晶體M1的閘極被施加低位準電位，使得各電晶體M1成為關閉狀態。
在記憶單元AMu[m]及記憶單元AMw[m]中，各電晶體M1成為關閉狀態，使得記憶單元AMu[m]的電容器C1的第一端子（節點Nu[m]）及記憶單元AMw[m]的電容器C1的第一端子（節點Nw[m]）分別保持比接地電位大出VWα [m]的電位。此外，在記憶單元AMx[m]及記憶單元AMr[m]中，各電晶體M1成為關閉狀態，使得記憶單元AMx[m]的電容器C1的第一端子（節點Nx[m]）及記憶單元AMr[m]的電容器C1的第一端子（節點Nr[m]）分別保持比接地電位大出VWβ [m]的電位。
經時間T21至時間T26中的工作，可以向記憶單元陣列CA所包括的記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr的每一個寫入對應於第一資料的電壓。
＜＜時間T26至時間T27＞＞ 在時間T26至時間T27中，佈線SL5被輸入低位準電位。由此，在電路INT中，開關SW5A及開關SW5B都成為關閉狀態。
＜＜時間T27至時間T28＞＞ 在時間T27至時間T28中，佈線XAL[1]至佈線XAL[m]分別被輸入對應於m個第二資料的電位。在此，例如，從電路XLD輸入到佈線XAL[1]的電位為比接地電位高出VXα [1]的電位，從電路XLD輸入到佈線XAL[p]的電位比接地電位高出VXα [p]，從電路XLD輸入到佈線XAL[m]的電位比接地電位高出VXα [m]的電位。
因為佈線XAL[1]的電位從接地電位提升到VXα [1]，所以記憶單元AMu[1]及記憶單元AMx[1]的各電容器C1的第二端子被施加VXα [1]。此時，節點Nu[1]及節點Nx[1]都處於電浮動狀態，由此藉由電容器C1的電容耦合，節點Nu[1]及節點Nx[1]的各電位發生變化。
在記憶單元AMu[1]及記憶單元AMx[1]的每一個中，電晶體M2的閘極電位的增幅相當於佈線XAL[1]的電位變化乘以取決於記憶單元結構的電容耦合係數的電位。該電容耦合係數根據電容器C1的電容、電晶體M2的閘極電容、寄生電容等而算出。在本工作例子中，記憶單元AMu及記憶單元AMx的各電容耦合係數為h。
因此，當佈線XAL[1]的電位變化為VXα [1]時，節點Nu[1]及節點Nx[1]的各電位變化為hVXα [1]。也就是說，節點Nu[1]的電位成為VWα [1]+hVXα [1]，節點Nx[1]的電位成為VWβ [1]+hVXα [1]。
此外，在本工作例子中，關於記憶單元陣列CA所包括的記憶單元AMu[1]及記憶單元AMx[1]以外的記憶單元，也將各電容耦合係數設定為h來進行說明。
由此，因為佈線XAL[p]的電位從接地電位提升到VXα [p]，所以記憶單元AMu[p]及記憶單元AMx[p]的各電容器C1的第二端子被施加VXα [p]。此時，節點Nu[p]及節點Nx[p]都處於電浮動狀態，由此藉由電容器C1的電容耦合，節點Nu[p]及節點Nx[p]的各電位發生變化。明確而言，節點Nu[p]的電位成為VWα [p]+hVXα [p]，節點Nx[p]的電位成為VWβ [p]+hVXα [p]。
此外，因為佈線XAL[m]的電位從接地電位提升到VXα [m]，所以記憶單元AMu[m]及記憶單元AMx[m]的各電容器C1的第二端子被施加VXα [m]。此時，節點Nu[m]及節點Nx[m]都處於電浮動狀態，由此藉由電容器C1的電容耦合，節點Nu[m]及節點Nx[m]的各電位發生變化。明確而言，節點Nu[m]的電位成為VWα [m]+hVXα [m]，節點Nx[m]的電位成為VWβ [m]+hVXα [m]。
此外，在時間T27至時間T28中，佈線XBL[1]至佈線XBL[m]分別被輸入對應於m個第二資料的電位。在此，例如，從電路XLD輸入到佈線XBL[1]的電位為比接地電位高出VXβ [1]的電位，從電路XLD輸入到佈線XBL[p]的電位比接地電位高出VXβ [p]，從電路XLD輸入到佈線XBL[m]的電位比接地電位高出VXβ [m]的電位。
因為佈線XBL[1]的電位從接地電位提升到VXβ [1]，所以記憶單元AMw[1]及記憶單元AMr[1]的各電容器C1的第二端子被施加VXβ [1]。此時，節點Nw[1]及節點Nr[1]都處於電浮動狀態，由此藉由電容器C1的電容耦合，節點Nw[1]及節點Nr[1]的各電位發生變化。
在本工作例子中，記憶單元陣列CA所包括的記憶單元AMw及記憶單元AMr的各電容耦合係數與記憶單元AMx及記憶單元AMu同樣被設定為h。
因此，當佈線XBL[1]的電位變化為VXβ [1]時，節點Nw[1]及節點Nr[1]的各電位變化為hVXβ [1]。也就是說，節點Nw[1]的電位成為VWα [1]+hVXβ [1]，節點Nr[1]的電位成為VWβ [1]+hVXβ [1]。
由此，因為佈線XBL[p]的電位從接地電位提升到VXβ [p]，所以記憶單元AMw[p]及記憶單元AMr[p]的各電容器C1的第二端子被施加VXβ [p]。此時，節點Nw[p]及節點Nr[p]都處於電浮動狀態，由此藉由電容器C1的電容耦合，節點Nw[p]及節點Nr[p]的各電位發生變化。明確而言，節點Nw[p]的電位成為VWα [p]+hVXβ [p]，節點Nr[p]的電位成為VWβ [p]+hVXβ [p]。
此外，因為佈線XBL[m]的電位從接地電位提升到VXβ [m]，所以記憶單元AMw[m]及記憶單元AMr[m]的各電容器C1的第二端子被施加VXβ [m]。此時，節點Nw[m]及節點Nr[m]都處於電浮動狀態，由此藉由電容器C1的電容耦合，節點Nw[m]及節點Nr[m]的各電位發生變化。明確而言，節點Nw[m]的電位成為VWα [m]+hVXβ [m]，節點Nu[m]的電位成為VWβ [m]+hVXβ [m]。
在此，VX [1]、VX [p]及VX [m]定義為本實施方式所示的數學式（1.4）至數學式（1.6）。
在數學式（1.4）至數學式（1.6）中，VX [1]至VX [m]都是對應於第二資料的電壓。也就是說，VXα [1]至VXα [m]及VXβ [1]至VXβ [m]都可以說是對應於第二資料的電壓。此外，如果滿足數學式（1.4）至數學式（1.6），則可以任意決定VXα [i]及VXβ [i]的電壓的組合。例如，VXα [i]既可高於VXβ [i]又可低於VXβ [i]，或者，也可以等於VXβ [i]。也就是說，VX [i]可以為正電壓、0或負電壓。
＜＜時間T28至時間T29＞＞ 在時間T28至時間T29中，佈線SL4及佈線SL7被輸入高位準電位。由此，電路CMS中的開關SW7A及開關SW7B和電路ACTV中的開關SW4A都成為開啟狀態。
此時，記憶單元AMx[1]至記憶單元AMx[m]及記憶單元AMw[1]至記憶單元AMw[m]的每一個所包括的各電晶體M2的第二端子藉由佈線BAL與電路CM所包括的電晶體M3A的第一端子成為導通狀態。此外，記憶單元AMx[1]至記憶單元AMx[m]及記憶單元AMw[1]至記憶單元AMw[m]所包括的各電晶體M2的第二端子藉由佈線BAL與電路ACTV所包括的電路IVC的第一端子成為導通狀態。此外，記憶單元AMu[1]至記憶單元AMu[m]及記憶單元AMr[1]至記憶單元AMr[m]所包括的各電晶體M2的第二端子藉由佈線BBL與電路CM所包括的電晶體M3B的第一端子成為導通狀態。
在此，考察記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr的各電晶體M2中從第二端子流過第一端子的電流。
假設從佈線BAL藉由記憶單元AMx[1]的電晶體M2的第二端子流過第一端子的電流為IAMx[1] ，則IAMx[1] 可以表示為本實施方式所示的數學式（1.7）。
在數學式（1.7）中，K表示取決於電晶體M2的通道長度、通道寬度、移動率及閘極絕緣膜的電容等的常數。此外，Vth 表示電晶體M2的臨界電壓。此外，常數k不但可以適用於記憶單元AMx，還可以適用於記憶單元AMu、記憶單元AMw及記憶單元AMr。此外，記憶單元AMx以外的記憶單元AMu、記憶單元AMw及記憶單元AMr所包括的電晶體M2的臨界電壓也表示為Vth 。
此外，假設從佈線BAL藉由記憶單元AMx[m]的電晶體M2的第二端子流過第一端子的電流為IAMx[m] ，則IAMx[m] 可以表示為本實施方式所示的數學式（1.7）。
也就是說，假設從佈線BAL流過記憶單元AMx[1]至記憶單元AMx[m]的各電晶體M2的第二端子的電流量的總和為Ix ，則Ix 可以根據數學式（1.7）及數學式（1.8）表示為本實施方式所示的數學式（1.9）。
同樣，假設從佈線BAL藉由記憶單元AMw[1]的電晶體M2的第二端子流過第一端子的電流為IAMw[1] ，並且從佈線BAL藉由記憶單元AMw[m]的電晶體M2的第二端子流過第一端子的電流為IAMw[m] ，則IAMw[1] 及IAMw[m] 可以表示為本實施方式所示的數學式（1.10）及數學式（1.11）。
也就是說，假設從佈線BAL流過記憶單元AMw[1]至記憶單元AMw[m]的各電晶體M2的第二端子的電流量的總和為Iw ，則Iw 可以根據數學式（1.10）及數學式（1.11）表示為本實施方式所示的數學式（1.12）。
同樣，假設從佈線BBL藉由記憶單元AMu[1]的電晶體M2的第二端子流過第一端子的電流為IAMu[1] ，並且從佈線BBL藉由記憶單元AMu[m]的電晶體M2的第二端子流過第一端子的電流為IAMu[m] ，則IAMu[1] 及IAMu[m] 可以表示為本實施方式所示的數學式（1.13）及數學式（1.14）。
也就是說，假設從佈線BBL流過記憶單元AMu[1]至記憶單元AMu[m]的各電晶體M2的第二端子的電流量的總和為Iu ，則Iu 可以根據數學式（1.13）及數學式（1.14）表示為本實施方式所示的數學式（1.15）。
同樣，假設從佈線BBL藉由記憶單元AMr[1]的電晶體M2的第二端子流過第一端子的電流為IAMr[1] ，並且從佈線BBL藉由記憶單元AMr[m]的電晶體M2的第二端子流過第一端子的電流為IAMr[m] ，則IAMr[1] 及IAMr[m] 可以表示為本實施方式所示的數學式（1.16）及數學式（1.17）。
也就是說，假設從佈線BBL流過記憶單元AMr[1]至記憶單元AMr[m]的各電晶體M2的第二端子的電流量的總和為Ir ，則Ir 可以根據數學式（1.16）及數學式（1.17）表示為本實施方式所示的數學式（1.18）。
在時間T28至時間T29中，電路CMS所包括的開關SW7B處於開啟狀態，並且電路INT所包括的開關SW5B處於關閉狀態，由此藉由佈線BBL流過記憶單元AMu[1]至記憶單元AMu[m]及記憶單元AMr[1]至記憶單元AMr[m]的電流的總和Iu +Ir 藉由電晶體M3B的第一端子從佈線VHE流出的。此時，電晶體M3B的第一端子（閘極）的電壓成為對應於電流量Iu +Ir 的電壓。
此外，因為電路CM為電流鏡電路，所以流過電晶體M3B的第一端子-第二端子間的電流量與流過電晶體M3A的第一端子-第二端子間的電流量大致相等。在時間T28至時間T29中，電路CMS所包括的開關SW7A處於開啟狀態，由此從佈線VHE藉由電晶體M3A流過佈線BAL的電流量成為Iu +Ir 。
再者,因為佈線BAL與記憶單元AMx[1]至記憶單元AMx[m]及記憶單元AMw[1]至記憶單元AMw[m]電連接，所以從佈線BAL流過記憶單元AMx[1]至記憶單元AMx[m]的電流量為Ix ，並且從佈線BAL流過記憶單元AMw[1]至記憶單元AMw[m]的電流量為Iw 。
此外，電路INT所包括的開關SW5A及開關SW5B處於關閉狀態，並且電路ACTV所包括的開關SW4A處於開啟狀態，由此電流從佈線BAL藉由開關SW4A流過電路ACTV所包括的電路IVC的第一端子。假設為該電流量為IEV ，則IEV 可以表示為本實施方式所示的數學式（1.19）。
因此，根據數學式（1.1）至數學式（1.6）、數學式（1.9）、數學式（1.12）、數學式（1.15）及數學式（1.18），數學式（1.19）可以與數學式（1.20）同樣表示為如下數學式。
[數學式21]
根據數學式（1.23），從佈線BAL輸入到電路ACTV的電流量IEV 與對應於第一資料的電位VW [1]至VW [m]與對應於第二資料的電位VX [1]至VX [m]的積和成比。也就是說，第一資料與第二資料之積和可以表示為電流量IEV 。
藉由電流IEV 流過電路ACTV所包括的電路IVC的第一端子，從電路IVC的第三端子輸出對應於IEV 的電壓。然後，該電壓輸入到電路ACF的第一端子，使得電路ACF使用該電壓進行預先定義的函數系統的運算，由此將運算結果作為電壓（或電流等）從佈線NIL輸出。
在此，數學式（1.1）至數學式（1.3）可以各自變形為VWα [i]=VWβ [i]+VW [i]。也就是說，在記憶單元AMu[i]及記憶單元AMw[i]中保持VWβ [i]+VW [i]。VWβ [i]可以為任意電壓，由此VWβ [1]至VWβ [m]也可以都是同一電壓。例如，假設為VWβ [1]至VWβ [m]都是VPR ，則在記憶單元AMu[i]及記憶單元AMw[i]中都保持VPR +VW [i]，在記憶單元AMx[i]及記憶單元AMr[i]中都保持VPR 。如此，藉由將VWβ [1]至VWβ [m]都設定為VPR ，以VPR 為基準電壓在記憶單元AMu及記憶單元AMw中保持基準電壓加以對應於第一資料的電壓的電壓並在記憶單元AMx及記憶單元AMr中保持基準電壓，也可以同樣進行數學式（1.23）的運算。
此外，數學式（1.4）至數學式（1.6）可以各自變形為VXα [i]=VXβ [i]+VX [i]。也就是说，在時間T27至時間T28中，佈線XAL[i]被输入VXβ [i]+VX [i]。VXβ [i]可以為任意電壓，由此VXβ [1]至VXβ [m]也可以都是同一電壓。例如，假設為VXβ [1]至VXβ [m]都是VRFP ，則佈線XAL[i]被輸入VRFP +VX [i]，並且佈線XBL[i]被輸入VRFP 。如此，藉由將VXβ [1]至VXβ [m]都設為VRFP ，以VRFP 為基準電壓向佈線XAL輸入基準電壓加以對應於第二資料的電壓並向佈線XBL輸入基準電壓，也可以同樣進行數學式（1.23）的運算。
＜半導體裝置的結構例子5＞ 在此，說明與圖12的運算電路MAC5不同的能夠進行多個第一資料和多個第二資料的積和運算的半導體裝置。
與圖12的運算電路MAC5同樣，圖16的運算電路MAC6是能夠進行多個第一資料和多個第二資料的積和運算的半導體裝置的一個例子。運算電路MAC6與運算電路MAC5的不同之處在於：電路CMS的電路結構；以及運算電路MAC6中的佈線BBL與電路ACTV電連接的點。
運算電路MAC6所包括的電路CMS包括電流源CSA及電流源CSB。電流源CSA的輸入端子與佈線VHE電連接，電流源CSA的輸出端子與佈線BAL電連接。電流源CSB的輸入端子與佈線VHE電連接，電流源CSB的輸出端子與佈線BBL電連接。
此外，運算電路MAC6所包括的電路CMS具有上述電路結構，由此沒有圖3A及圖3B所示的電流鏡電路的功能。
作為一個例子，佈線VHE可以如圖3A及圖3B的電路CMS所示那樣供應定電壓。作為該定電壓，例如較佳為高位準電位。
電流源CSA及電流源CSB都具有因輸入端子被輸入電源電位而將定電流輸出到輸出端子的功能。此外，電流源CSA及電流源CSB各自輸出到輸出端子的電流量較佳為相等。明確而言，從電流源CSA的輸出端子流過佈線BAL的電流量較佳為從電流源CSB的輸出端子流過佈線BBL的電流量的0.85倍以上、0.9倍以上或0.95倍以上且1.05倍以下、1.1倍以下或1.15倍以下。上述下限值及上限值可以分別組合。
此外，如上所述，佈線BBL與電路ACTV電連接。在圖16中，電路ACTV例如較佳為具有輸出對應於從佈線BAL流過電路ACTV的電流量和從佈線BBL流過電路ACTV的電流量的差異的電壓的功能、使用該電壓根據預定的函數系統進行運算的功能、將該函數運算的結果輸出到佈線NIL的功能。
明確而言，圖16的運算電路MAC6所包括的電路ACTV例如可以為圖9所示的電路ACTV。
在圖9的電路ACTV中，例如藉由將高位準電位輸入到佈線SL4，使得開關SW4A及開關SW4B都成為開啟狀態，可以使來自佈線BAL的電流流過電路IVC的第一端子，並可以使來自佈線BBL的電流流過電路IVC的第三端子。
例如，在圖16的運算電路MAC6中，假設從電流源CSA及電流源CSB分別流過佈線BAL及佈線BBL的電流量為ICS ，從佈線BAL流過記憶單元AMx[1]至記憶單元AMx[m]的電流量的總和為Ix ，從佈線BAL流過記憶單元AMw[1]至記憶單元AMw[m]的電流量的總和為Iw ，則從佈線BAL流過電路IVC的第一端子的電流量為ICS -Ix -Iw 。此外，假設從佈線BBL流過記憶單元AMu[1]至記憶單元AMu[m]的電流量的總和為Iu ，從佈線BBL流過記憶單元AMr[1]至記憶單元AMr[m]的電流量的總和為Ir ，則從佈線BBL流過電路IVC的第三端子的電流量為ICS -Iu -Ir 。
在圖9的電路IVC為減法電路的情況（例如，負載LEA及負載LEB為電阻器的情況）下，電路IVC的第二端子輸出對應於輸入到電路IVC的第一端子的電流量與輸入到電路IVC的第三端子的電流量的差異（-Iu -Ir +Ix +Iw ）的電壓。根據數學式（1.19）、數學式（1.20），該電流量的差異取決於多個第一資料與多個第二資料之積和，由此從電路IVC的第二端子輸出的電壓可以說是對應於多個第一資料與多個第二資料之積和的電壓。
然後，該電壓輸入到電路ACF的第一端子，使得電路ACF使用該電壓進行預先定義的函數系統的運算，由此將運算結果作為電壓（或電流等）從佈線NIL輸出。
＜半導體裝置的結構例子6＞ 接著，說明與圖12的運算電路MAC5及圖16的運算電路MAC6不同的能夠進行多個第一資料和多個第二資料的積和運算的半導體裝置。
圖17的運算電路MAC7是與運算電路MAC5及運算電路MAC6同樣能夠進行多個第一資料和多個第二資料的積和運算的半導體裝置的一個例子。運算電路MAC7是運算電路MAC5的變形例子，其中使用一個佈線XBL[1，2]代替運算電路MAC5中的佈線XBL[1]及佈線XBL[2]並使用一個佈線XBL[m-1，m]代替運算電路MAC5中的佈線XBL[m-1]及佈線XBL[m]，這一點與運算電路MAC5不同。也就是說，圖17的運算電路MAC7的佈線XBL的個數為m/2。注意，在圖17的運算電路MAC7中，m為2以上的偶數。
因此，在圖17所示的運算電路MAC7中，記憶單元AMw[1]、記憶單元AMr[1]、記憶單元AMw[2]、記憶單元AMr[2]與佈線XBL[1，2]電連接，記憶單元AMw[m-1]、記憶單元AMr[m-1]、記憶單元AMw[m]、記憶單元AMr[m]與佈線XBL[m-1，m]電連接。
此外，在圖17的記憶單元陣列CA中，各記憶單元與運算電路MAC5同樣配置為2m行2列的矩陣狀。作為一個例子，在圖17中，記憶單元AMu[i]配置在2i-1行1列的位址，記憶單元AMw[i]配置在2i行1列的位址，記憶單元AMx[i]配置在2i-1行2列的位址，記憶單元AMr[i]配置在2i行2列的位址，記憶單元AMu[i+1]配置在2i+2行1列的位址，記憶單元AMw[i+1]配置在2i+1行1列的位址，記憶單元AMx[i+1]配置在2i+2行2列的位址，記憶單元AMr[i+1]配置在2i+1行2列的位址。在圖17的運算電路MAC7中，i為1以上且m以下的奇數。
因此，雖然在圖17中未示出，但是記憶单元AMw[i]、記憶单元AMr[i]、記憶单元AMw[i+1]、記憶单元AMr[i+1]與佈線XBL[i，i+1]電連接。
接著，說明圖17的運算電路MAC7的工作例子。此外，關於運算電路MAC7的工作例子參照圖15的時序圖的工作例子，主要說明在該時序圖中沒有記載的部分。
對應於多個第一資料的電壓為VW [1]至VW [m]，並且以滿足數學式（1.1）至數學式（1.3）的方式定義VWα [1]至VWα [m]及VWβ [1]至VWβ [m]。此外，記憶單元AMw[1]至記憶單元AMw[m]、記憶單元AMu[1]至記憶單元AMu[m]都分別保持電壓VWα [1]至VWα [m]，記憶單元AMx[1]至記憶單元AMx[m]、記憶單元AMr[1]至記憶單元AMr[m]都分別保持VWβ [1]至VWβ [m]。
此外，對應於多個第二資料的電壓為VX [1]至VX [m]，並且以滿足數學式（1.4）至數學式（1.6）的方式定義VXα [1]至VXα [m]及VXβ [1]至VXβ [m]。注意，VXβ [i]與VXβ [i+1]是同一電壓，亦即VXβ [i]=VXβ [i+1]=VXβ [i，i+1]。像這樣，藉由定義對應於多個第二資料的電壓VX [1]至VX [m]，可以在運算電路MAC7中將電壓VXα [1]至VXα [m]分別輸入到佈線XAL[1]至佈線XAL[m]並將VXβ [1，2]至VXβ [m-1，m]分別輸入到佈線XBL[1，2]至佈線XBL[m-1，m]。
在時間T27至時間T28中，在運算電路MAC7中，藉由將電壓VXα [1]至VXα [m]分別輸入到佈線XAL[1]至佈線XAL[m]並將VXβ [1，2]至VXβ [m-1，m]分別輸入到佈線XBL[1，2]至佈線XBL[m-1，m]，可以與運算電路MAC5同樣進行多個第一資料和多個第二資料的積和運算及函數運算。
運算電路MAC7的佈線XBL個數少於運算電路MAC5的佈線XBL個數，由此可以使運算電路MAC7的電路面積小於運算電路MAC5的電路面積。此外，輸入到運算電路MAC7的佈線XBL的電壓信號個數少於輸入到運算電路MAC5的電壓信號個數，由此可以使運算電路MAC7的功耗小於運算電路MAC5的功耗。
雖然在上述說明中VXβ [i]與VXβ [i+1]是同一電壓，但是也可以與運算電路MAC5的工作例子的說明一樣將VXβ [1]至VXβ [m]設定為同一電壓（例如，VRFP ）。
＜半導體裝置的結構例子7＞ 接著，說明與圖12的運算電路MAC5、圖16的運算電路MAC6及圖17的運算電路MAC7不同的能夠進行多個第一資料和多個第二資料的積和運算的半導體裝置。
圖18的運算電路MAC8是與運算電路MAC5、運算電路MAC6、運算電路MAC7同樣能夠進行多個第一資料和多個第二資料的積和運算的半導體裝置的一個例子。運算電路MAC8是運算電路MAC5的變形例子，其中在記憶單元陣列CA中設置有電路CSb，這一點與運算電路MAC5不同。
在圖18所示的運算電路MAC8中，電路CSb包括記憶單元AMub、記憶單元AMwb、記憶單元AMxb、記憶單元AMrb。此外，記憶單元AMub相當於電路CS[1]至電路CS[m]的每一個的記憶單元AMu，記憶單元AMwb相當於電路CS[1]至電路CS[m]的每一個的記憶單元AMw，記憶單元AMxb相當於電路CS[1]至電路CS[m]的每一個的記憶單元AMx，記憶單元AMrb相當於電路CS[1]至電路CS[m]的每一個的記憶單元AMr。
接著，說明運算電路MAC8的工作例子。此外，關於運算電路MAC8的工作例子參照圖15的時序圖的工作例子，主要說明在該時序圖中沒有記載的部分。
對應於多個第一資料的電壓為VW [1]至VW [m]，並且以滿足數學式（1.1）至數學式（1.3）的方式定義VWα [1]至VWα [m]及VWβ [1]至VWβ [m]。此外，記憶單元AMw[1]至記憶單元AMw[m]、記憶單元AMu[1]至記憶單元AMu[m]都分別保持電壓VWα [1]至VWα [m]，記憶單元AMx[1]至記憶單元AMx[m]、記憶單元AMr[1]至記憶單元AMr[m]都分別保持VWβ [1]至VWβ [m]。
此外，例如，在圖15的時序圖的時間T25至時間T26中，記憶單元AMub及記憶單元AMwb保持電壓VWbα ，記憶單元AMxb及記憶單元AMrb保持電壓VWbβ 。此外，定義滿足VWb =VWbα -VWbβ 的電壓VWb 。
此外，例如，在圖15的時序圖的時間T27至時間T28中，佈線XALb被輸入電壓VXbα ，佈線XBLb被輸入電壓VXbβ 。此外，定義滿足VXb =VXbα -VXbβ 的電壓VXb 。
此時，在圖15的時序圖的時間T28至時間T29中，在記憶單元AMwb及記憶單元AMxb的來自佈線BAL的電流量分別為IAMwb 、IAMxb 的情況下，IAMwb 及IAMxb 可以分別表示為IAMwb =k（VWbα +VXbβ -Vth ）2 、IAMxb =k（VWbβ +VXbα -Vth ）2 。此外，在記憶單元AMub及記憶單元AMrb的來自佈線BBL的電流量分別為IAMub 、IAMrb 的情況下，IAMub 及IAMrb 可以分別表示為IAMub =k（VWbα +VXbα -Vth ）2 、IAMrb =k（VWbβ +VXbβ -Vth ）2 。
此外，在圖15的時序圖的時間T28至時間T29中，從佈線BAL流過電路ACTV的電流量IEV 表示為如下數學式。在此，Ib =IAMub +IAMrb +IAMxb +IAMwb 。
[數學式22]
與數學式（1.22）同樣，數學式（1.24）相當於對積和結果予以任意值的數學式。這可以應用於例如在分層神經網路的運算中對加權係數與神經元的信號的積和運算結果予以作為任意值的偏置（偏離）的計算等。
此外，例如，藉由使從佈線BAL流過記憶單元AMxb及記憶單元AMwb的電流之和IAMxb +IAMwb 大於從佈線BBL流過記憶單元AMub及記憶單元AMrb的電流之和IAMub +IAMrb ，可以使數學式（1.24）的Ib 的值小於0。也就是說，對積和結果予以的任意值也可以為負值。
此外，在記憶單元AMub、記憶單元AMwb、記憶單元AMxb及記憶單元AMrb中的至少一個中，流過電晶體M2的第一端子-第二端子間的電流量可以為0。例如，藉由將流過記憶單元AMwb、記憶單元AMxb及記憶單元AMrb的各電晶體M2的第一端子-第二端子間的電流量設定為0，可以將數學式（1.24）的電流量Ib 置換成Ib =IAMub 。此外，藉由將流過記憶單元AMub、記憶單元AMxb及記憶單元AMrb的各電晶體M2的第一端子-第二端子間的電流量設定為0，可以將數學式（1.24）的電流量Ib 置換成Ib =IAMwb 。也就是說，當設定對積和運算結果賦予的任意值時，不一定需要使用流過記憶單元AMub、記憶單元AMwb、記憶單元AMxb及記憶單元AMrb的各電晶體M2的第一端子-第二端子間的電流的全部。因此，運算電路MAC8也可以具有在電路CSb中沒設置記憶單元AMub、記憶單元AMwb、記憶單元AMxb及記憶單元AMrb中的至少一個的結構。例如，電路CSb可以為只有記憶單元AMub及記憶單元AMxb的電路、只有記憶單元AMwb及記憶單元AMrb的電路、只有記憶單元AMub及記憶單元AMwb的電路或只有記憶單元AMxb及記憶單元AMrb的電路。此外，例如，電路CSb可以具有記憶單元AMub、記憶單元AMwb、記憶單元AMxb及記憶單元AMrb中的任一個，或者，可以不具有選自記憶單元AMub、記憶單元AMwb、記憶單元AMxb及記憶單元AMrb中的一個。
此外，本發明的一個實施方式的半導體裝置不侷限於本實施方式所示的運算電路MAC5至運算電路MAC8等。例如，在同樣使用多個第二資料同時進行多個積和運算的情況下，可以使用圖19所示的運算電路MAC9。運算電路MAC9具有在各列上分別配置n個（n為1以上的整數）圖12的運算電路MAC5的記憶單元陣列CA的結構。
圖19示出記憶單元陣列CA[1]至記憶單元陣列CA[n]，將記憶單元陣列CA[1]至記憶單元陣列CA[n]統稱為記憶單元陣列CAS。此外，因為運算電路MAC9包括n個記憶單元陣列CA，所以圖19中的電路CMS包括作為n個電路CM的電路CM[1]至電路CM[n]，電路INT包括作為n個電路SCI的電路SCI[1]至電路SCI[n]，電路ACTV包括作為n個電路ACP的電路ACP[1]至電路ACP[n]。此外，運算電路MAC9包括相當於運算電路MAC5的佈線BAL的佈線BAL[1]至佈線BAL[n]、相當於運算電路MAC5的佈線BBL的佈線BBL[1]至佈線BBL[n]、相當於運算電路MAC5的佈線WAD的佈線WAD[1]至佈線WAD[n]、相當於運算電路MAC5的佈線WBD的佈線WBD[1]至佈線WBD[n]、相當於運算電路MAC5的佈線NIL的佈線NIL[1]至佈線NIL[n]。
記憶單元陣列CA[1]與佈線BAL[1]、佈線BBL[1]、佈線WAD[1]、佈線WBD[1]、佈線XAL[1]至佈線XAL[m]、佈線XBL[1]至佈線XBL[m]以及佈線WL[1]至佈線WL[m]電連接。電路WDD與佈線WAD[1]及佈線WBD[1]電連接。此外，電路CMS的電路CM[1]與佈線BAL[1]及佈線BBL[1]電連接，電路INT的電路SCI[1]與佈線BAL[1]、佈線BBL[1]以及電路ACTV中的電路ACP[1]電連接。電路ACP[1]與佈線NIL[1]電連接。
同樣，記憶單元陣列CA[n]與佈線BAL[n]、佈線BBL[n]、佈線WAD[n]、佈線WBD[n]、佈線XAL[1]至佈線XAL[m]、佈線XBL[1]至佈線XBL[m]以及佈線WL[1]至佈線WL[m]電連接。電路WDD與佈線WAD[n]及佈線WBD[n]電連接。此外，電路CMS的電路CM[n]與佈線BAL[n]及佈線BBL[n]電連接，電路INT的電路SCI[n]與佈線BAL[n]、佈線BBL[n]以及電路ACTV中的電路ACP[n]電連接。電路ACP[n]與佈線NIL[n]電連接。
與圖15的時序圖的工作同樣，圖19的運算電路MAC9對記憶單元陣列CA[1]至記憶單元陣列CA[n]分別寫入第一組至第n組所包括的對應於多個第一資料的電壓，然後對佈線XAL[1]至佈線XAL[m]及佈線XBL[1]至佈線XBL[m]輸入對應於第二資料的電壓，由此可以將第一組至第n組的各多個第一資料與多個第二資料之積和運算同時輸出到佈線NIL[1]至佈線NIL[n]。
此外，雖然在本實施方式中說明了運算電路MAC5至運算電路MAC9所包括的電晶體為OS電晶體或Si電晶體的情況，但是本發明的一個實施方式不侷限於此。作為運算電路MAC5至運算電路MAC9所包括的電晶體，例如可以使用在通道形成區域中包含Ge等的電晶體、在通道形成區域中包含ZnSe、CdS、GaAs、InP、GaN、SiGe等化合物半導體的電晶體、在通道形成區域中包含碳奈米管的電晶體、在通道形成區域中包含有機半導體的電晶體等。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
（實施方式2） 在本實施方式中，說明作為本發明的一個實施方式的半導體裝置的能夠同時進行多個積和運算的運算電路的一個例子。
＜半導體裝置的結構例子1＞ 圖20示出能夠進行多個第一資料和多個第二資料的積和運算的半導體裝置的結構例子。此外，圖20所示的半導體裝置例如能夠同時進行多個積和運算。此外，圖20的半導體裝置能夠進行以該積和運算結果為輸入值的函數運算。此外，圖20的半導體裝置能夠同時進行多個函數運算。
圖20的運算電路MAC10與上述實施方式所示的運算電路MAC5同樣進行被多個記憶單元保持的多個第一資料和被輸入的多個第二資料的積和運算並使用該積和運算的結果進行活化函數的運算的電路。作為一個例子，多個第一資料及多個第二資料可以為類比電路資料或多值資料（離散資料）。
作為一個例子，運算電路MAC10包括記憶單元陣列CA、電路CMS1、電路CMS2、電路WDD、電路XLD、電路WLD、電路INT、電路ACTV。
記憶單元陣列CA包括電路CUW[1，1]至電路CUW[m，n]（在此，m、n都是1以上的整數）、電路CXR[1]至電路CXR[m]。此外，電路CUW[1，1]至電路CUW[m，n]的每一個包括記憶單元AMu及記憶單元AMw，電路CXR[1]至電路CXR[m]的每一個包括記憶單元AMx及記憶單元AMr。雖然在圖20中未示出，但是在本說明書等中，電路CUW[i，j]（在此，i為1以上且m以下的整數，j為1以上且n以下的整數）所包括的記憶單元AMu、記憶單元AMw有時分別被記為記憶單元AMu[i，j]、記憶單元AMw[i，j]。此外，在本說明書等中，電路CXR[i]所包括的記憶單元AMx、記憶單元AMr有時分別被記為記憶單元AMx[j]、記憶單元AMr[j]。
在記憶單元陣列CA中，各記憶單元配置為2m行n+1列的矩陣狀。作為一個例子，在圖20中，記憶單元AMu[i，j]配置在2i-1行j列的位址，記憶單元AMw[i，j]配置在2i行j列的位址，記憶單元AMx[i]配置在2i-1行n+1列的位址，並且記憶單元AMr[i]配置在2i行n+1列的位址。
記憶單元AMx、記憶單元AMw、記憶單元AMu以及記憶單元AMr都具有保持對應於第一資料的電壓的功能。對應於第一資料的電壓例如可以是指記憶單元AMu[i，j]及記憶單元AMw[i，j]所保持的電壓和記憶單元AMx[i]及記憶單元AMr[i]所保持的電壓的差異。
尤其是，記憶單元陣列CA的第一列至第n列的記憶單元分別保持第一組至第n組的對應於多個第一資料的電壓。明確而言，例如，第一組所包括的對應於多個第一資料的電壓分別被位於第一列的記憶單元AMu[1，1]至記憶單元AMu[m，1]及記憶單元AMw[1，1]至記憶單元AMw[m，1]保持，第n組所包括的對應於多個第一資料的電壓分別被位於第n列的記憶單元AMu[1，n]至記憶單元AMu[m，n]及記憶單元AMw[1，n]至記憶單元AMw[m，n]保持。如此，第j組所包括的對應於多個第一資料的電壓分別被位於第j列的記憶單元AMu[1，j]至記憶單元AMu[m，j]及記憶單元AMw[1，j]至記憶單元AMw[m，j]保持。
記憶單元AMu[1，1]與佈線WAD[1]、佈線BAP[1]、佈線WL[1]、佈線XAL[1]電連接。此外，記憶單元AMw[1，1]與佈線WAD[1]、佈線BAN[1]、佈線WL[1]、佈線XBL[1]電連接。記憶單元AMu[1，n]與佈線WAD[n]、佈線BAP[n]、佈線WL[1]、佈線XAL[1]電連接。此外，記憶單元AMw[1，n]與佈線WAD[n]、佈線BAN[n]、佈線WL[1]、佈線XBL[1]電連接。記憶單元AMx[1]與佈線WBD、佈線BBP、佈線WL[1]、佈線XAL[1]電連接。此外，記憶單元AMr[1]與佈線WBD、佈線BBN、佈線WL[1]、佈線XBL[1]電連接。記憶單元AMu[m，1]與佈線WAD[1]、佈線BAP[1]、佈線WL[m]、佈線XAL[m]電連接。此外，記憶單元AMw[m，1]與佈線WAD[1]、佈線BAN[1]、佈線WL[m]、佈線XBL[m]電連接。記憶單元AMu[m，n]與佈線WAD[n]、佈線BAP[n]、佈線WL[m]、佈線XAL[m]電連接。此外，記憶單元AMw[m，n]與佈線WAD[n]、佈線BAN[n]、佈線WL[m]、佈線XBL[m]電連接。記憶單元AMx[m]與佈線WBD、佈線BBP、佈線WL[m]、佈線XAL[m]電連接。此外，記憶單元AMr[m]與佈線WBD、佈線BBN、佈線WL[m]、佈線XBL[m]電連接。
作為電路CUW[1，1]至電路CUW[m，n]的每一個所包括的記憶單元AMu及記憶單元AMw、電路CXR[1]至電路CXR[m]的每一個所包括的記憶單元AMx及記憶單元AMr的詳細電路結構，例如，可以採用與可以應用於上述實施方式所示的運算電路MAC5的記憶單元AMu、記憶單元AMw、記憶單元AMx及記憶單元AMr同樣的電路結構。
作為一個例子，電路CMS1包括電路CMA[1]至電路CMA[n]及電路CMB。電路CMA[1]與佈線BAN[1]及佈線BAP[1]電連接，電路CMA[n]與佈線BAN[n]及佈線BAP[n]電連接，電路CMB與佈線BBN及佈線BBP電連接。
電路CMA[j]例如具有將電流藉由佈線BAP[j]供應給記憶單元AMu[1，j]至記憶單元AMu[m，j]的功能及將電流藉由佈線BAN[j]供應給記憶單元AMw[1，j]至記憶單元AMw[m，j]的功能。此外，藉由電路CMA[j]，流過佈線BAP[j]的電流量及流過佈線BAN[j]的電流量較佳為相等。明確而言，例如，從電路CMA[j]流過佈線BAP[j]的電流量較佳為從電路CMA[j]流過佈線BAN[j]的電流量的0.85倍以上、0.9倍以上或0.95倍以上且1.05倍以下、1.1倍以下或1.15倍以下。上述下限值及上限值可以分別組合。
此外，電路CMB例如具有將電流藉由佈線BBP供應給記憶單元AMx[1]至記憶單元AMx[m]的功能及將電流藉由佈線BBN供應給記憶單元AMr[1]至記憶單元AMr[m]的功能。此外，藉由電路CMB，流過佈線BBP的電流量及流過佈線BBN的電流量較佳為相等。明確而言，從電路CMB流過佈線BBP的電流量較佳為從電路CMB流過佈線BBN的電流量的0.85倍以上、0.9倍以上或0.95倍以上且1.05倍以下、1.1倍以下或1.15倍以下。上述下限值及上限值可以分別組合。
此外，關於電路CMS1的具體結構例子將在後面敘述。
作為一個例子，電路WDD與佈線WAD[1]至佈線WAD[n]及佈線WBD電連接。電路WDD具有發送用來儲存在記憶單元陣列CA所包括的各記憶單元中的資料的功能。此外，關於電路WDD參照上述實施方式1所示的運算電路MAC5所包括的電路WDD的說明。
關於電路WLD，參照上述實施方式1所示的運算電路MAC5所包括的電路WLD的說明。
關於電路XLD，參照上述實施方式1所示的運算電路MAC5所包括的電路XLD的說明。
作為一個例子，電路INT與佈線BAP[1]至佈線BAP[n]、佈線BAN[1]至佈線BAN[n]、佈線BBP及佈線BBN電連接。電路INT例如具有分別對佈線BAP[1]至佈線BAP[n]、佈線BAN[1]至佈線BAN[n]、佈線BBP、佈線BBN輸入規定電壓的功能。作為該電壓，例如可以為低位準電位、接地電位。
作為具體結構例子，電路INT包括電路SCIA[1]至電路SCIA[n]及電路SCIB。此外，電路SCIA[1]至電路SCIA[n]及電路SCIB都可以具有與運算電路MAC5的電路INT所包括的電路SCI相同的結構。明確而言，在圖20所示的電路INT中，電路SCIA[1]至電路SCIA[n]及電路SCIB都包括開關SW5A及開關SW5B。此外，在電路SCIA[j]中，開關SW5A的第一端子與佈線BAN[j]電連接，開關SW5A的第二端子與佈線VSL電連接，開關SW5B的第一端子與佈線BAP[j]電連接，開關SW5B的第二端子與佈線VSL電連接。此外，開關SW5A及開關SW5B的各控制端子與佈線SL5電連接。同樣，在電路SCIB中，開關SW5A的第一端子與佈線BBN電連接，開關SW5A的第二端子與佈線VSL電連接，開關SW5B的第一端子與佈線BBP電連接，開關SW5B的第二端子與佈線VSL電連接。此外，開關SW5A及開關SW5B的各控制端子與佈線SL5電連接。
此外，在本實施方式中，開關SW5A及開關SW5B都在控制端子被輸入高位準電位時成為開啟狀態而在控制端子被輸入低位準電位時成為關閉狀態。
作為一個例子，佈線SL5被用作供應用來切換開關SW5A及開關SW5B的導通狀態和非導通狀態的電壓的佈線。因此，該電壓例如可以為高位準電位或低位準電位。
作為一個例子，佈線VSL被用作供應定電壓的佈線。該定電壓例如可以為低位準電位、接地電位等。
作為一個例子，電路CMS2與佈線BAN[1]至佈線BAN[n]及佈線BBN電連接。電路CMS2例如具有排出流過佈線BBN的電流的功能及排出分別流過佈線BAN[1]至佈線BAN[n]的功能。此外，藉由電路CMS2，從佈線BBN排出的電流量及從佈線BAN[1]至佈線BAN[n]分別排出的電流量較佳為相等。明確而言，例如，從佈線BBN流過電路CMS2的電流量為從佈線BAN[j]流過電路CMS2的電流量的0.85倍以上、0.9倍以上或0.95倍以上且1.05倍以下、1.1倍以下或1.15倍以下。上述下限值及上限值可以分別組合。
作為一個例子，電路ACTV包括電路ACP[1]至電路ACP[n]。電路ACP[1]與佈線BAN[1]及佈線NIL[1]電連接，電路ACP[n]與佈線BAN[n]及佈線NIL[n]電連接。作為電路ACP[1]至電路ACP[n]，例如可以具有與上述實施方式1所示的運算電路MAC5的電路ACTV所包括的電路ACP相同的結構。此外，雖然在圖4A至圖4C、圖5A至圖5C中分別示出開關SW4A的第一端子與佈線BAL電連接的結構，但是在本實施方式中，將圖4A至圖4C、圖5A至圖5C所示的佈線BAL置換成佈線BAN來進行說明。
＜＜記憶單元陣列CA的結構例子＞＞ 以下說明記憶單元陣列CA的電路CUW[1，1]至電路CUW[m，n]的每一個所包括的記憶單元AMu及記憶單元AMw、電路CXR[1]至電路CXR[m]的每一個所包括的記憶單元AMx及記憶單元AMr的結構例子。
圖21是示出記憶單元陣列CA的結構例子的電路圖。記憶單元陣列CA具有與上述實施方式所示的運算電路MAC5同樣進行多個第一資料與多個第二資料之積和運算的功能。
此外，圖21所示的記憶單元AMu、記憶單元AMw、記憶單元AMx及記憶單元AMr具有與圖13所示的記憶單元AMu、記憶單元AMw、記憶單元AMx及記憶單元AMr同樣的結構。因此，關於記憶單元AMw、記憶單元AMx及記憶單元AMr所包括的電路元件的說明，參照上述實施方式所示的記憶單元AMu、記憶單元AMw、記憶單元AMx及記憶單元AMr的說明。
在記憶單元AMu[i，1]至記憶單元AMu[i，n]的每一個中，電晶體M1的閘極與佈線WL[i]電連接，電容器C1的第二端子與佈線XAL[i]電連接。此外，在記憶單元AMu[i，1]中，電晶體M1的第二端子與佈線WAD[1]電連接，電晶體M2的第二端子與佈線BAP[1]電連接。此外，在記憶單元AMu[i，n]中，電晶體M1的第二端子與佈線WAD[n]電連接，電晶體M2的第二端子與佈線BAP[n]電連接。雖然在圖21中未示出，但是在記憶單元AMu[i，j]中，電晶體M1的第二端子與佈線WAD[j]電連接，電晶體M2的第二端子與佈線BAP[j]電連接。此外，在記憶單元AMu[i，j]中，電晶體M1的第一端子、電晶體M2的閘極、電容器C1的第一端子電連接的部分為節點Nu[i，j]。
在記憶單元AMw[i，1]至記憶單元AMw[i，n]的每一個中，電晶體M1的閘極與佈線WL[i]電連接，電容器C1的第二端子與佈線XBL[i]電連接。此外，在記憶單元AMw[i，1]中，電晶體M1的第二端子與佈線WAD[1]電連接，電晶體M2的第二端子與佈線BAN[1]電連接。此外，在記憶單元AMw[i，n]中，電晶體M1的第二端子與佈線WAD[n]電連接，電晶體M2的第二端子與佈線BAN[n]電連接。雖然在圖21中未示出，但是在記憶單元AMw[i，j]中，電晶體M1的第二端子與佈線WAD[j]電連接，電晶體M2的第二端子與佈線BAN[j]電連接。此外，在記憶單元AMw[i，j]中，電晶體M1的第一端子、電晶體M2的閘極、電容器C1的第一端子電連接的部分為節點Nw[i，j]。
在記憶單元AMx[i]中，電晶體M1的閘極與佈線WL[i]電連接，電容器C1的第二端子與佈線XAL[i]電連接，電晶體M1的第二端子與佈線WBD電連接，電晶體M2的第二端子與佈線BBP電連接。此外，在記憶單元AMx[i]中，電晶體M1的第一端子、電晶體M2的閘極、電容器C1的第一端子電連接的部分為節點Nx[i]。
在記憶單元AMr[i]中，電晶體M1的閘極與佈線WL[i]電連接，電容器C1的第二端子與佈線XBL[i]電連接，電晶體M1的第二端子與佈線WBD電連接，電晶體M2的第二端子與佈線BBN電連接。此外，在記憶單元AMr[i]中，電晶體M1的第一端子、電晶體M2的閘極、電容器C1的第一端子電連接的部分為節點Nr[i]。
＜＜電路CMS1的結構例子＞＞ 接著，說明可以應用於圖20的電路CMS1所包括的電路CMA[1]至電路CMA[n]及電路CMB的電路結構例子。
作為圖21的電路CMS1，示出可以應用於電路CMA[1]至電路CMA[n]及電路CMB的電路結構例子。明確而言，作為圖21所示的電路CMA[1]至電路CMA[n]及電路CMB，使用圖3A的電路CM的結構。因此，關於圖21所示的電路CMA[1]至電路CMA[n]及電路CMB電路的電路結構及其所包括的電路元件等，參照上述實施方式所示的電路CM的記載。
在電路CMA[1]中，開關SW7A的第二端子與佈線BAN[1]電連接，開關SW7B的第二端子與佈線BAP[1]電連接。此外，在電路CMA[n]中，開關SW7A的第二端子與佈線BAN[n]電連接，開關SW7B的第二端子與佈線BAP[n]電連接。雖然在圖21中未示出，但是在電路CMA[j]中，開關SW7A的第二端子與佈線BAN[j]電連接，開關SW7B的第二端子與佈線BAP[j]電連接。此外，在電路CMB中，開關SW7A的第二端子與佈線BBN電連接，開關SW7B的第二端子與佈線BBP電連接。
＜＜電路CMS2的結構例子＞＞ 接著，說明圖20的電路CMS2的電路結構例子。
作為圖20的電路CMS2，例如可以使用圖21所示的電路CMS2的電路結構。作為一個例子，圖21的電路CMS2包括開關SW8A[1]至開關SW8A[n]、開關SW8B、電晶體M6A[1]至電晶體M6A[n]、電晶體M6B。
開關SW8A[1]的第一端子与佈線BAN[1]及電路ACP[1]（在圖20中示出而在圖21中未示出）電連接，開關SW8A[1]的第二端子与電晶體M6A[1]的第一端子電連接。電晶體M6A[1]的第二端子与佈線VLL電連接。開關SW8A[n]的第一端子与佈線BAN[n]及電路ACP[n]（在圖20中示出而在圖21中未示出）電連接，開關SW8A[n]的第二端子与電晶體M6A[n]的第一端子電連接。電晶體M6A[n]的第二端子與佈線VLL電連接。開關SW8B的第一端子與佈線BBN電連接，開關SW8B的第二端子與電晶體M6B的第一端子電連接。電晶體M6B的第二端子與佈線VLL電連接。此外，電晶體M6B的閘極與開關SW8B的第二端子、電晶體M6B的第一端子、電晶體M6A[1]至電晶體M6A[n]的各閘極電連接。此外，開關SW8A[1]至開關SW8A[n]、開關SW8B的各控制端子與佈線SL8電連接。
作為開關SW8A[1]至開關SW8A[n]及開關SW8B，例如可以使用可以應用於開關SW5A及開關SW5B的開關。此外，在本實施方式中，開關SW8A及開關SW8B都在控制端子被輸入高位準電位時成為開啟狀態而在控制端子被輸入低位準電位時成為關閉狀態。
作為一個例子，佈線SL8被用作供應用來切換開關SW8A[1]至開關SW8A[n]及開關SW8B的導通狀態和非導通狀態的電壓的佈線。因此，該電壓例如可以為高位準電位或低位準電位。
作為一個例子，佈線VLL被用作供應定電壓的佈線。該定電壓例如較佳為低位準電位、接地電位等。
此外，電晶體M6A[1]至電晶體M6A[n]及電晶體M6B的每一個例如較佳為n通道型電晶體。此外，電晶體M6A[1]至電晶體M6A[n]及電晶體M6B的每一個例如可以使用OS電晶體或Si電晶體等。此外，作為OS電晶體，可以使用可以應用於電晶體M1或電晶體M2的電晶體。此外，在電晶體M6A[1]至電晶體M6A[n]及電晶體M6B使用Si電晶體的情況下，該Si電晶體的通道形成區域所包含的矽例如可以為非晶矽（有時稱為氫化非晶矽）、微晶矽、多晶矽、單晶矽等。
此外，除非特別說明均包括電晶體M6A[1]至電晶體M6A[n]及電晶體M6B都在開啟狀態下工作在飽和區域的情況。也就是說，包括上述各電晶體的閘極、源極及汲極合適地被輸入在工作在飽和區域的範圍的電壓的情況。但是，本發明的一個實施方式不侷限於此。為了減少被供應的電壓的振幅值，電晶體M6A[1]至電晶體M6A[n]及電晶體M6B可以工作在線性區域。此外，為了減少流過電晶體M6A[1]至電晶體M6A[n]及電晶體M6B的電流量，電晶體M6A[1]至電晶體M6A[n]及電晶體M6B可以工作在次臨界值區域。此外，電晶體M6A[1]至電晶體M6A[n]及電晶體M6B工作在線性區域的情況、工作在飽和區域的情況以及工作在次臨界值區域的情況可以混合存在。此外，電晶體M6A[1]至電晶體M6A[n]及電晶體M6B工作在線性區域的情況和工作在飽和區域的情況可以混合存在。此外，電晶體M6A[1]至電晶體M6A[n]及電晶體M6B工作在飽和區域的情況和工作在次臨界值區域的情況可以混合存在。此外，電晶體M6A[1]至電晶體M6A[n]及電晶體M6B工作在線性區域的情況和工作在次臨界值區域的情況可以混合存在。
圖21所示的電路CMS2因具有上述結構而被用作電流鏡電路。明確而言，圖21的電路CMS2具有參照電晶體M6B的第一端子（佈線BBN）的電位並使對應於該電位的電流分別流過電晶體M6A[1]至電晶體M6A[n]及電晶體M6B的各源極-汲極間的功能。換言之，電路CMS2具有使與流過電晶體M6B的源極-汲極間的電流量大致相等的電流流過電晶體M6A[1]至電晶體M6A[n]的各源極-汲極間的功能。
此外，電路CMS2的結構不侷限於圖21所示的結構。例如，電路CMS2也可以具有如圖22所示的電路CMS2那樣以共源共柵分別連接電晶體M6A[1]至電晶體M6A[n]和電晶體M7A[1]至電晶體M7A[n]並以共源共柵連接電晶體M6B和電晶體M7B的結構。明確而言，電晶體M6A[1]的第二端子與電晶體M7A[1]的第一端子電連接，電晶體M7A[1]的第二端子與佈線VLL電連接。此外，電晶體M6A[n]的第二端子與電晶體M7A[n]的第一端子電連接，電晶體M7A[n]的第二端子與佈線VLL電連接。此外，電晶體M6B的第二端子與電晶體M7B的第一端子、電晶體M7A[1]至電晶體M7A[n]的各閘極及電晶體M7B的閘極電連接，電晶體M7B的第二端子與佈線VLL電連接。像圖22所示的電路CMS2那樣，藉由以共源共柵連接電路CMS2所包括的電晶體，可以使利用電路CMS2的電流鏡電路更穩定工作。
此外，電路CMS2的結構例如可以像圖23所示的電路CMS2那樣改變開關SW8A[1]至開關SW8A[n]的電連接位置。除了電路CMS2以外，圖23還示出圖4A的電路ACTV作為一個例子。此外，圖23的電路ACTV包括n個電路ACP。在圖23的電路CMS2中，開關SW8A[1]的第一端子與佈線BAN[1]電連接，開關SW8A[1]的第二端子與電路ACP[1]及電晶體M6A[1]的第一端子電連接。此外，開關SW8A[n]的第一端子與佈線BAN[n]電連接，開關SW8A[n]的第二端子與電路ACP[n]及電晶體M6A[n]的第一端子電連接。藉由將圖23的電路CMS2應用於運算電路MAC10的電路CMS2，可以採用圖4A的電路ACTV中的電路ACP[1]至電路ACP[n]不包括開關SW4A的結構。也就是說，可以使圖23的電路CMS2所包括的開關SW8A[1]至開關SW8A[n]發揮圖4A的電路ACTV中的電路ACP[1]至電路ACP[n]所包括的各開關SW4A的作用。因此，藉由將圖23的電路CMS2應用於運算電路MAC10的電路CMS2，可以減少電路元件個數，由此可以降低運算電路MAC10的電路面積及/或運算電路MAC10的功耗。此外，雖然在圖23中示出圖4A的電路ACF，但是圖23所示的電路ACF也可以具有圖4B、圖4C、圖5A至圖5C等的結構。
＜運算電路的工作例子＞ 接著，說明運算電路MAC10的工作例子。
在此，運算電路MAC10的記憶單元陣列CA、電路CMS1、電路INT、電路CMS2分別使用圖21所示的記憶單元陣列CA、電路CMS1、電路INT、電路CMS2。此外，雖然未圖示，但是作為圖20的運算電路MAC10的電路ACTV，使用圖4A的電路ACTV。
圖24及圖25是運算電路MAC10的工作例子的時序圖。圖24的時序圖示出時間T31至時間T39或其附近的佈線WL[1]、佈線WL[m]、佈線SL4、佈線SL5、佈線SL7及佈線SL8的電位變動，圖25的時序圖示出時間T31至時間T39或其附近的佈線WAD[1]、佈線WAD[n]、佈線WBD、佈線XAL[1]、佈線XAL[m]、佈線XBL[1]、佈線XBL[m]、節點Nu[1，1]、節點Nw[1，1]、節點Nu[1，n]、節點Nw[1，n]、節點Nx[1]、節點Nr[1]、節點Nu[m，1]、節點Nw[m，1]、節點Nu[m，n]、節點Nw[m，n]、節點Nx[m]及節點Nr[m]的電位變動。此外，在圖24中，High表示高位準電位，Low表示低位準電位。此外，在圖25中，GND表示接地電位。
此外，在本工作例子中，佈線VR供應的電壓為接地電位。此外，佈線VHE供應的電壓為高位準電位，佈線VLL供應的電壓為接地電位。
首先，根據工作例子，說明保持在運算電路MAC10中的多個第一資料及輸入到運算電路MAC10的多個第二資料。
在本工作例子中，例如，在運算電路MAC10中，位於記憶單元陣列CA的第j列的電路CUW[1，j]至電路CUW[m，j]所包括的記憶單元AMu及記憶單元AMw分別保持第j組所包括的對應於m個第一資料的電壓。
在此，作為第j組的對應於m個第一資料的電壓，定義VW [1，j]至VW [m，j]。此外，以滿足如下數學式的方式定義VWα [i，j]。此外，VWβ 可以為任意的基準電壓。
[數學式23]
VW [i，j]為第j組所包括的對應於m個第一資料中的第i個的電壓。也就是說，VWα [i，j]也為第j組所包括的對應於m個第一資料中的第i個的電壓。
如後面詳細描述，記憶單元陣列CA的位於第j列的電路CUW[1，j]至電路CUW[m，j]所包括的記憶單元AMu及記憶單元AMw分別保持作為第j組所包括的m個第一資料的VWα [1，j]至VWα [m，j]。此外，記憶單元陣列CA的位於第n+1列的電路CXR[1]至電路CXR[m]所包括的記憶單元AMx及記憶單元AMr分別保持VWβ 。
接著，作為對應於m個第二資料的電壓，定義VX [1]至VX [m]。明確而言，以滿足如下數學式的方式定義VXα [i]。此外，VXβ 可以為任意的基準電壓。
[數學式24]
VX [i]為對應於m個第二資料中的第i個的電壓。也就是說，VXα [i]也可以說是對應於m個第二資料中的第i個的電壓。
如後面詳細描述，當對記憶單元陣列CA輸入m個第二資料時，對佈線XAL[1]至佈線XAL[m]分別輸入VXα [1]至VXα [m]，並對佈線XBL[1]至佈線XBL[m]分別輸入VXβ 。
＜＜時間T31之前＞＞ 在時間T31之前，假設節點Nu[1，1]至節點Nu[m，n]、節點Nw[1，1]至節點Nw[m，n]、節點Nx[1]至節點Nx[m]及節點Nr[1]至節點Nr[m]的各電位為接地電位。
此外，藉由電路WDD（圖21未示出），佈線WAD[1]至佈線WAD[n]及佈線WBD都被輸入低位準電位。
此外，藉由電路XLD（圖21未示出），佈線XAL[1]至佈線XAL[m]及佈線XBL[1]至佈線XBL[m]都被輸入參考電位VRFP 。此外，VRFP 可以為高於接地電位的電位或低於接地電位的電位。
此外，藉由電路WLD（圖21未示出），佈線WL[1]至佈線WL[m]都被輸入低位準電位。由此，記憶單元陣列CA的所有記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr所包括的電晶體M1都處於關閉狀態。
此外，佈線SL4、佈線SL5、佈線SL7及佈線SL8都被輸入低位準電位。由此，開關SW4A、開關SW5A、開關SW5B、開關SW7A、開關SW7B、開關SW8A[1]至開關SW8A[n]及開關SW8B都處於關閉狀態。
＜＜時間T31至時間T32＞＞ 在時間T31至時間T32中，佈線SL5被輸入高位準電位。由此，電路INT所包括的開關SW5A及開關SW5B都成為開啟狀態。
藉由開關SW5A及開關SW5B都成為開啟狀態，佈線BAN[1]至佈線BAN[n]、佈線BAP[1]至佈線BAP[n]、佈線BBN及佈線BBP都與佈線VSL成為導通狀態，使得佈線BAN[1]至佈線BAN[n]、佈線BAP[1]至佈線BAP[n]、佈線BBN及佈線BBP都被輸入來自佈線VSL的電位。在本工作例子中，佈線VSL是分別向佈線BAN[1]至佈線BAN[n]、佈線BAP[1]至佈線BAP[n]、佈線BBN及佈線BBP供應初始化電位的佈線，該初始化電位為接地電位。由此，在時間T31至時間T32中，佈線BAN[1]至佈線BAN[n]、佈線BAP[1]至佈線BAP[n]、佈線BBN及佈線BBP的各電位成為接地電位。
此外，記憶單元陣列CA的所有記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr所包括的各電晶體M2的第一端子從佈線VR被供應接地電位，由此各電晶體M2的第一端子-第二端子間的電壓成為0V。再者，節點Nu[1，1]至節點Nu[m，n]、節點Nw[1，1]至節點Nw[m，n]、節點Nx[1]至節點Nx[m]及節點Nr[1]至節點Nr[m]的各電位為接地電位，由此各電晶體M2成為關閉狀態。
＜＜時間T32至時間T33＞＞ 在時間T32至時間T33中，佈線WL[1]被輸入高位準電位。由此，在記憶單元陣列CA中，記憶單元AMu[1，1]至記憶單元AMu[1，n]、記憶單元AMw[1，1]至記憶單元AMw[1，n]、記憶單元AMx[1]及記憶單元AMr[1]所包括的各電晶體M1的閘極被施加高位準電位，使得各電晶體M1成為開啟狀態。
此外，在時間T32至時間T33中，佈線WAD[1]至佈線WAD[n]分別被輸入VWα [1，1]至VWα [1，n]的電位。在此，著眼於記憶單元陣列CA的第j列，記憶單元AMu[1，j]及記憶單元AMw[1，j]的各電晶體M1處於開啟狀態，由此佈線WAD[j]與節點Nu[m，j]成為導通狀態，並且佈線WAD[j]與節點Nw[1，j]成為導通狀態。由此，記憶單元AMu[1，j]的電容器C1的第一端子（節點Nu[1，j]）及記憶單元AMw[1，j]的電容器C1的第一端子（節點Nw[1，j]）都被輸入VWα [1，j]的電位。例如為j=1，則記憶單元AMu[1，1]的電容器C1的第一端子（節點Nu[1，1]）及記憶單元AMw[1，1]的電容器C1的第一端子（節點Nw[1，1]）都被輸入VWα [1，1]的電位，例如為j=n，則記憶單元AMu[1，n]的電容器C1的第一端子（節點Nu[1，n]）及記憶單元AMw[1，n]的電容器C1的第一端子（節點Nw[1，n]）都被輸入VWα [1，n]的電位。
此外，在時間T32至時間T33中，佈線WBD被輸入VWβ 的電位。此時，因為記憶單元AMx[1]及記憶單元AMr[1]的各電晶體M1處於開啟狀態，所以佈線WBD與節點Nx[1]成為導通狀態，並且佈線WBD與節點Nr[1]成為導通狀態，使得記憶單元AMx[1]的電容器C1的第一端子（節點Nx[1]）及記憶單元AMr[1]的電容器C1的第一端子（節點Nr[1]）被輸入VWβ 的電位。
在此，在時間T32至時間T33中，佈線WL[2]至佈線WL[m]從時間T22之前一直被輸入低位準電位。由此，在記憶單元陣列CA的電路CUW[2]至電路CUW[m]及電路CXR[2]至電路CXR[m]中，記憶單元AMu、記憶單元AMw、記憶單元AMx及記憶單元AMr所包括的各電晶體M1的閘極被施加低位準電位，由此各電晶體M1處於關閉狀態。由此，分別輸入到佈線WAD[1]至佈線WAD[n]、佈線WBD的資料不會寫入到電路CUW[2]至電路CUW[m]及電路CXR[2]至電路CXR[m]的每一個所包括的記憶單元的存儲節點。
＜＜時間T33至時間T34＞＞ 在時間T33至時間T34中，佈線WL[1]被輸入低位準電位。由此，在記憶單元陣列CA中，記憶單元AMu[1，1]至記憶單元AMu[1，n]、記憶單元AMw[1，1]至記憶單元AMw[1，n]、記憶單元AMx[1]及記憶單元AMr[1]所包括的各電晶體M1的閘極被施加低位準電位，使得各電晶體M1成為關閉狀態。
在此，著眼於記憶單元陣列CA的第j列，記憶單元AMu[1，j]及記憶單元AMw[1，j]的各電晶體M1成為關閉狀態，使得記憶單元AMu[1，j]的電容器C1的第一端子（節點Nu[1，j]）及記憶單元AMw[1，j]的電容器C1的第一端子（節點Nw[1，j]）都保持VWα [1，j]的電位。例如為j=1，則記憶單元AMu[1，1]的電容器C1的第一端子（節點Nu[1，1]）及記憶單元AMw[1，1]的電容器C1的第一端子（節點Nw[1，1]）都保持VWα [1，1]的電位。此外，例如為j=n，則記憶單元AMu[1，n]的電容器C1的第一端子（節點Nu[1，n]）及記憶單元AMw[1，n]的電容器C1的第一端子（節點Nw[1，n]）都保持VWα [1，n]的電位。此外，在記憶單元AMx[1]及記憶單元AMr[1]的每一個中，藉由電晶體M1成為關閉狀態，記憶單元AMx[1]的電容器C1的第一端子（節點Nx[1]）及記憶單元AMr[1]的電容器C1的第一端子（節點Nr[1]）都保持VWβ 的電位。
此外，在時間T33至時間T34中，與時間T32至時間T33的對電路CUW[1，1]至電路CUW[1，n]中的記憶單元AMu及記憶單元AMw、電路CXR[1]中的記憶單元AMx及記憶單元AMr進行的電位寫入工作同樣，對電路CUW[2，1]至電路CUW[m-1，n]、電路CXR[2]至電路CXR[m-1]中的記憶單元AMu、記憶單元AMw、記憶單元AMx及記憶單元AMr依次進行電位寫入工作。明確而言，例如，藉由將保持一定期間的高位準電位的信號依次輸入到佈線WL[2]至佈線WL[m-1]，根據該信號改變佈線WAD[1]至佈線WAD[n]及佈線WBD的各電位，由此可以對電路CUW[2，1]至電路CUW[m-1，n]的各記憶單元AMu、記憶單元AMw及電路CXR[2]至電路CXR[m-1]的各記憶單元AMx、記憶單元AMr寫入規定電位。在此，對記憶單元AMu[2，1]至記憶單元AMu[m-1，n]、記憶單元AMw[2，1]至記憶單元AMw[m-1，n]依次寫入VWα [2，1]至VWα [m-1，n]。此外，在對記憶單元AMu[2，1]至記憶單元AMu[m-1，n]、記憶單元AMw[2，1]至記憶單元AMw[m-1，n]寫入電壓的同時，還對記憶單元AMx[2]至記憶單元AMx[m-1]、記憶單元AMr[2]至記憶單元AMr[m-1]依次寫入VWβ 。
＜＜時間T34至時間T35＞＞ 在時間T34至時間T35中，佈線WL[m]被輸入高位準電位。由此，在記憶單元陣列CA中，記憶單元AMu[m，1]至記憶單元AMu[m，n]、記憶單元AMw[m，1]至記憶單元AMw[m，n]、記憶單元AMx[m]及記憶單元AMr[m]所包括的各電晶體M1的閘極被施加高位準電位，使得各電晶體M1成為開啟狀態。
此外，在時間T34至時間T35中，佈線WAD[1]至佈線WAD[n]分別被輸入VWα [m，1]至VWα [m，n]的電位。在此，著眼於記憶單元陣列CA的第j列，記憶單元AMu[m，j]及記憶單元AMw[m，j]的各電晶體M1處於開啟狀態，由此佈線WAD[j]與節點Nu[m，j]成為導通狀態，並且佈線WAD[j]與節點Nw[m，j]成為導通狀態。由此，記憶單元AMu[m，j]的電容器C1的第一端子（節點Nu[m，j]）及記憶單元AMw[m，j]的電容器C1的第一端子（節點Nw[m，j]）都被輸入VWα [m，j]的電位。例如為j=1，則記憶單元AMu[m，1]的電容器C1的第一端子（節點Nu[m，1]）及記憶單元AMw[m，1]的電容器C1的第一端子（節點Nw[m，1]）都被輸入VWα [m，1]的電位，例如為j=n，則記憶單元AMu[m，n]的電容器C1的第一端子（節點Nu[m，n]）及記憶單元AMw[m，n]的電容器C1的第一端子（節點Nw[m，n]）都被輸入VWα [m，n]的電位。
此外，在時間T34至時間T35中，佈線WBD被輸入VWβ 的電位。此時，因為記憶單元AMx[m]及記憶單元AMr[m]的各電晶體M1處於開啟狀態，所以佈線WBD與節點Nx[m]成為導通狀態，並且佈線WBD與節點Nr[m]成為導通狀態，使得記憶單元AMx[m]的電容器C1的第一端子（節點Nx[m]）及記憶單元AMr[m]的電容器C1的第一端子（節點Nr[m]）被輸入VWβ 的電位。
在此，在時間T34至時間T35中，佈線WL[1]至佈線WL[m-1]從時間T34之前一直被輸入低位準電位。由此，在記憶單元陣列CA的電路CUW[1]至電路CUW[m-1]及電路CXR[1]至電路CXR[m-1]中，記憶單元AMu、記憶單元AMw、記憶單元AMx及記憶單元AMr所包括的各電晶體M1的閘極被施加低位準電位，由此各電晶體M1處於關閉狀態。由此，分別輸入到佈線WAD[1]至佈線WAD[n]、佈線WBD的資料不會寫入到電路CUW[1]至電路CUW[m-1]及電路CXR[1]至電路CXR[m-1]的每一個所包括的記憶單元的存儲節點。
＜＜時間T35至時間T36＞＞ 在時間T35至時間T36中，佈線WL[m]被輸入低位準電位。由此，在記憶單元陣列CA中，記憶單元AMu[m，1]至記憶單元AMu[m，n]、記憶單元AMw[m，1]至記憶單元AMw[m，n]、記憶單元AMx[m]及記憶單元AMr[m]所包括的各電晶體M1的閘極被施加低位準電位，使得各電晶體M1成為關閉狀態。
在此，著眼於記憶單元陣列CA的第j列，記憶單元AMu[m，j]及記憶單元AMw[m，j]的各電晶體M1成為關閉狀態，使得記憶單元AMu[m，j]的電容器C1的第一端子（節點Nu[m，j]）及記憶單元AMw[m，j]的電容器C1的第一端子（節點Nw[m，j]）都保持VWα [m，j]的電位。例如為j=1，則記憶單元AMu[m，1]的電容器C1的第一端子（節點Nu[m，1]）及記憶單元AMw[m，1]的電容器C1的第一端子（節點Nw[m，1]）都保持VWα [m，1]的電位。此外，例如為j=n，則記憶單元AMu[m，n]的電容器C1的第一端子（節點Nu[m，n]）及記憶單元AMw[m，n]的電容器C1的第一端子（節點Nw[m，n]）都保持VWα [m，n]的電位。此外，在記憶單元AMx[m]及記憶單元AMr[m]的每一個中，藉由電晶體M1成為關閉狀態，記憶單元AMx[m]的電容器C1的第一端子（節點Nx[m]）及記憶單元AMr[m]的電容器C1的第一端子（節點Nr[m]）都保持VWβ [m]的電位。
經時間T31至時間T36中的工作，可以向記憶單元陣列CA所包括的記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr的每一個寫入對應於第一資料的電壓。
＜＜時間T36至時間T37＞＞ 在時間T36至時間T37中，佈線SL5被輸入低位準電位。由此，在電路INT中，開關SW5A及開關SW5B都成為關閉狀態。
＜＜時間T37至時間T38＞＞ 在時間T37至時間T38中，佈線XAL[1]至佈線XAL[m]分別被輸入對應於m個第二資料的電位，亦即VXα [1]至VXα [m]。例如，著眼於記憶單元陣列CA的第i行，佈線XAL[i]被輸入來自電路XLD的電位VXα [i]。
因為佈線XAL[i]的電位從接地電位提升到VXα [i]，所以記憶单元AMu[i，1]至記憶单元AMu[i，n]及記憶单元AMx[i]的各电容器C1的第二端子被施加VXα [i]。此時，節點Nu[i，1]至節點Nu[i，n]及節點Nx[i]都處於電浮動狀態，由此藉由電容器C1的電容耦合，節點Nu[i，1]至節點Nu[i，n]及節點Nx[i]的各電位發生變化。
在記憶單元AMu[i，1]至記憶單元AMu[i，n]及記憶單元AMx[i]的每一個中，電晶體M2的閘極的電位的增幅相當於佈線XAL[i]的電位變化乘以取決於記憶單元結構的電容耦合係數的電位。該電容耦合係數根據電容器C1的電容、電晶體M2的閘極電容、寄生電容等而算出。在本工作例子中，記憶單元AMu及記憶單元AMx的各電容耦合係數為h。
因此，當佈線XAL[i]的電位變化為VXα [i]時，節點Nu[i，1]至節點Nu[i，n]及節點Nx[i]的各電位變化為hVXα [i]。此時，節點Nu[i，j]的電位成為VWα [i，j]+hVXα [i]，節點Nx[i]的電位成為VWβ +hVXα [i]。
例如，有如下情況：i=1及j=1，則節點Nu[1，1]的電位成為VWα [1，1]+hVXα [1]；i=1及j=n，則節點Nu[1，n]的電位成為VWα [1，n]+hVXα [1]；i=m及j=1，則節點Nu[m，1]的電位成為VWα [m，1]+hVXα [m]；i=m及j=n，則節點Nu[m，n]的電位成為VWα [m，n]+hVXα [m]。此外，例如，i=1，則節點Nx[1]的電位成為VWβ +hVXα [1]，i=m，則節點Nx[n]的電位成為VWβ +hVXα [n]。
此外，在本工作例子中，關於記憶單元陣列CA所包括的記憶單元AMu及記憶單元AMx以外的記憶單元AMw及記憶單元AMr，也將各電容耦合係數設定為h來進行說明。
在時間T37至時間T38中，佈線XBL[1]至佈線XBL[m]都被輸入電位VXβ 。在此，在i為1以上且m以下的整數的情況下，佈線XBL[i]被輸入來自電路XLD的電位VXβ 。
因為佈線XBL[i]的電位從接地電位提升到VXβ [i]，所以記憶单元AMw[i，1]至記憶单元AMw[i，n]及記憶单元AMr[i]的各电容器C1的第二端子被施加VXβ 。此時，節點Nw[i，1]至節點Nw[i，n]及節點Nr[i]都處於電浮動狀態，由此藉由電容器C1的電容耦合，節點Nw[i，1]至節點Nw[i，n]及節點Nr[i]的各電位發生變化。
因此，當佈線XBL[i]的電位變化為VXβ 時，節點Nw[i，1]至節點Nw[i，n]及節點Nr[i]的各電位變化為hVXβ 。此時，節點Nw[i，j]的電位成為VWα [i，j]+hVXβ ，節點Nr[i]的電位成為VWβ +hVXβ 。
例如，有如下情況：i=1及j=1，則節點Nw[1，1]的電位成為VWα [1，1]+hVXβ ；i=1及j=n，則節點Nw[1，n]的電位成為VWα [1，n]+hVXβ ；i=m及j=1，則節點Nw[m，1]的電位成為VWα [m，1]+hVXβ ；i=m及j=n，則節點Nw[m，n]的電位成為VWα [m，n]+hVXβ 。此外，例如，i=1，則節點Nr[1]的電位成為VWβ +hVXβ ，i=m，則節點Nr[n]的電位成為VWβ +hVXβ 。
＜＜時間T38至時間T39＞＞ 在時間T38至時間T39中，佈線SL4、佈線SL7及佈線SL8被輸入高位準電位。由此，電路CMS1中的開關SW7A及開關SW7B、電路ACTV中的開關SW4A和電路CMS2中的開關SW8A[1]至開關SW8A[n]及開關SW8B都成為開啟狀態。
此時，記憶單元AMx[1]至記憶單元AMx[m]的每一個所包括的各電晶體M2的第二端子藉由佈線BBP與電路CMB所包括的電晶體M3B的第一端子成為導通狀態。此外，記憶單元AMr[1]至記憶單元AMr[m]的每一個所包括的電晶體M2的第二端子藉由佈線BBN與電路CMB所包括的電晶體M3A的第一端子及電路CMS2的電晶體M6B的第一端子成為導通狀態。
因此，從佈線BBP流過記憶單元AMx[1]至記憶單元AMx[m]的各電晶體M2的第二端子的電流量的總和Ix 可以根據數學式（1.9）表示為如下數學式。
[數學式25]
此外，從佈線BBN流過記憶單元AMr[1]至記憶單元AMr[m]的各電晶體M2的第二端子的電流量的總和Ir 可以根據數學式（1.18）表示為如下數學式。
[數學式26]
因為佈線BBP與電路CMB的電晶體M3B的第一端子處於導通狀態，所以電路CMB使電流量Ix 的電流作為流過記憶單元AMx[1]至記憶單元AMx[m]的各電晶體M2的第二端子的電流的總和流過佈線BBP。此外，電路CMB具有電流鏡電路的結構，由此電路CMB使電流量Ix 的電流流過佈線BBN。
此時，佈線BBN與電路CMS2的電晶體M6B的第一端子處於導通狀態，由此電流量Ix -Ir 的電流從佈線BBN流過電路CMS2的電晶體M6B的第一端子。在此，Ix -Ir 為0以上的值。
在此，著眼於記憶單元陣列CA的第j列的記憶單元。在時間T38至時間T39中，記憶單元AMu[1,j]至記憶單元AMu[m,j]的每一個所包括的電晶體M2的第二端子藉由佈線BAP[j]與電路CMA[j]所包括的電晶體M3B的第一端子成為導通狀態。此外，記憶單元AMw[1,j]至記憶單元AMw[m,j]的每一個所包括的電晶體M2的第二端子藉由佈線BAN[j]與電路CMA[j]所包括的電晶體M3A的第一端子及電路CMS2所包括的電晶體M6A[j]的第一端子成為導通狀態。
因此，假設從佈線BAP[j]流過記憶單元AMu[1,j]至記憶單元AMx[m,j]的各電晶體M2的第二端子的電流量的總和為Iu [j]，則Iu [j]可以根據數學式（1.15）表示為如下數學式。
[數學式27]
因此，假設從佈線BAN[j]流過記憶單元AMw[1,j]至記憶單元AMw[m,j]的各電晶體M2的第二端子的電流量的總和為Iw [j]，Iw [j]可以根據數學式（1.12）表示為如下數學式。
[數學式28]
因為佈線BAP[j]與電路CMA[j]的電晶體M3B的第一端子處於導通狀態，所以電路CMA[j]使電流量Iu [j]的電流作為流過記憶單元AMu[1,j]至記憶單元AMu[m,j]的各電晶體M2的第二端子的電流的總和流過佈線BAP[j]。此外，電路CMA[j]具有電流鏡電路的結構，由此電路CMA[j]使電流量Iu [j]的電流流過佈線BAN[j]。
此外，佈線BAN[j]與電路CMS2的電晶體M6A[j]的第一端子處於導通狀態。因為電路CMS2具有電流鏡電路的結構，所以電流量Ix -Ir 的電流從佈線BAN[j]流過電路CMS2。
此時，在從佈線BAN[j]流過電路ACP[j]的電流量為IEV [j]的情況下，IEV [j]可以根據數學式（2.1）至數學式（2.6）表示為如下數學式。
[數學式29]
根據數學式（2.7），從佈線BAN[j]輸入到電路ACTV中的電路ACP[j]的電流量IEV [j]與第j組的對應於多個第一資料的電位VW [1]至VW [m]與對應於第二資料的電位VX [1]至VX [m]的積和成比。也就是說，第j組的多個第一資料與多個第二資料之積和可以表示為電流量IEV [j]。
藉由電流IEV 流過電路ACTV所包括的電路IVC的第一端子，從電路IVC的第三端子輸出對應於IEV 的電壓。然後，該電壓輸入到電路ACF的第一端子，使得電路ACF使用該電壓進行預先定義的函數系統的運算，由此將運算結果作為電壓（或電流等）從佈線NIL[j]輸出。
以上著眼於記憶單元陣列CA的第j列說明了第j組的多個第一資料與多個第二資料之積和運算及利用該積和運算結果的函數系統的運算，但是在圖20的運算電路MAC10中，佈線SL4、佈線SL5、佈線SL7、佈線SL8等與各列的開關等電路元件電連接，由此在各列中同時進行第一列至第n列的積和運算及利用該積運算結果的函數系統的運算。也就是說，運算電路MAC10可以同時進行第一組至第n組的每一個所包括的多個第一資料與多個第二資料之積和運算，並使作為積和運算結果的IEV [1]至IEV [n]的電流同時流過佈線BAN[1]至佈線BAN[n]。此外，藉由IEV [1]至IEV [n]的電流分別流過電路ACP[1]至電路ACP[n]，可以從佈線NIL[1]至佈線NIL[n]輸出對應於該積和運算結果（IEV [1]至IEV [n]）的電壓（或電流等）。
＜半導體裝置的結構例子2＞ 注意，在圖20、圖21所示的運算電路MAC10的結構中，在第n+1列中，如果從佈線BBN流過記憶單元AMr[1]至記憶單元AMr[m]的各電晶體M2的第二端子的電流的總和大於從佈線BBP流過記憶單元AMx[1]至記憶單元AMx[m]的各電晶體M2的第二端子的電流的總和，也就是說，從電路CMB供應給佈線BBN的電流量Ix 與從佈線BBN流過記憶單元AMr[1]至記憶單元AMr[m]的各電晶體M2的第二端子的電流的總和Ir 的關係為Ix -Ir ＜0，則在電路CMS2中電流不流過電晶體M6B的第一端子-第二端子間。由此，電路CMS2不從佈線BAN[1]至佈線BAN[n]分別吸收電流。因此，如果積和運算滿足Ix -Ir ＜0，則需要改變圖20、圖21所示的運算電路MAC10的電路結構。
圖26所示的運算電路MAC11是即使滿足Ix -Ir ＜0也能夠進行積和運算的電路結構的一個例子。此外，運算電路MAC11也是運算電路MAC10的變形例子，由此有時不說明運算電路MAC11與運算電路MAC10的重複部分。
在圖26的運算電路MAC11中，電路CMS1不僅包括電路CMA[1]至電路CMA[n]及電路CMB，而且還包括電路CMC。作為一個例子，電路CMC與佈線BAN[1]至佈線BAN[n]及佈線BBN電連接。電路CMC例如具有將電流藉由佈線BBN供應給記憶單元AMr[1]至記憶單元AMr[m]的功能及將電流分別供應給佈線BAN[1]至佈線BAN[n]的功能。此外，藉由電路CMC，流過佈線BBN的電流量與各自流過佈線BAN[1]至佈線BAN[n]的電流量較佳為相等。明確而言，從電路CMC流過佈線BBN的電流量較佳為從電路CMC流過佈線BAN[j]（j為1以上且n以下的整數）的電流量的0.85倍以上、0.9倍以上或0.95倍以上且1.05倍以下、1.1倍以下或1.15倍以下。上述下限值及上限值可以分別組合。
此外，在圖26的運算電路MAC11中，電路CMB與佈線BBP1及佈線BBP2電連接。電路CMB例如具有將電流藉由佈線BBP1供應給記憶單元AMx[1]至記憶單元AMx[m]的功能及將電流供應給佈線BBP2的功能。此外，藉由電路CMB，流過佈線BBP1的電流量與流過佈線BBP2的電流量較佳為相等。明確而言，從電路CMB流過佈線BBP1的電流量較佳為從電路CMB流過佈線BBP2的電流量的0.85倍以上、0.9倍以上或0.95倍以上且1.05倍以下、1.1倍以下或1.15倍以下。上述下限值及上限值可以分別組合。
此外，在圖26的運算電路MAC11中，作為一個例子，電路CMS2與佈線BAN[1]至佈線BAN[n]及佈線BBP2電連接。圖26的運算電路MAC11不像運算電路MAC10那樣具有電流從佈線BBN直接流過電路CMS2的結構。電路CMS2例如具有接收流過佈線BBP2的電流的功能及接收流過佈線BAN[1]至佈線BAN[n]的電流的功能。此外，藉由電路CMS2，從佈線BBP2流入的電流量與分別從佈線BAN[1]至佈線BAN[n]流入的電流量較佳為相等。明確而言，從佈線BBP2流過電路CMS2的電流量較佳為從佈線BAN[j]（j為1以上且n以下的整數）流過電路CMS2的電流量的0.85倍以上、0.9倍以上或0.95倍以上且1.05倍以下、1.1倍以下或1.15倍以下。上述下限值及上限值可以分別組合。
圖27示出可以應用於圖26的運算電路MAC11的電路CMS1及電路CMS2的電路結構例子。此外，關於記憶單元AMu[i，1]至記憶單元AMu[i，n]、記憶單元AMw[i，1]至記憶單元AMw[i，n]、記憶單元AMx[i]及記憶單元AMr[i]的結構，參照圖21的記憶單元AMu[i，1]至記憶單元AMu[i，n]、記憶單元AMw[i，1]至記憶單元AMw[i，n]、記憶單元AMx[i]及記憶單元AMr[i]的結構。
作為圖27的電路CMS1中的電路CMA[1]至電路CMA[n]及電路CMB，分別使用圖21的電路CMA[1]至電路CMA[n]及電路CMB的結構。因此，關於圖27所示的電路CMA[1]至電路CMA[n]及電路CMB的電路結構及它們所包括的電路元件等，參照上述運算電路MAC10所包括的電路CMA[1]至電路CMA[n]及電路CMB的記載。
此外，作為一個例子，圖27的電路CMS1中的電路CMC包括開關SW7C[1]至開關SW7C[n]、開關SW7D、電晶體M8A[1]至電晶體M8A[n]、電晶體M8B。電晶體M8A[1]的第一端子與佈線VHE電連接，電晶體M8A[1]的第二端子與開關SW7C[1]的第一端子電連接，開關SW7C[1]的第二端子與佈線BAN[1]電連接。此外，電晶體M8A[n]的第一端子與佈線VHE電連接，電晶體M8A[n]的第二端子與開關SW7C[n]的第一端子電連接，開關SW7C[n]的第二端子與佈線BAN[n]電連接。此外，電晶體M8B的第一端子與佈線VHE電連接，電晶體M8B的第二端子與電晶體M8A[1]至電晶體M8A[n]的各閘極、電晶體M8B的閘極、開關SW7D的第一端子電連接，開關SW7D的第二端子與佈線BBN電連接。此外，開關SW7C[1]至開關SW7C[n]及開關SW7D的各控制端子與佈線SL7電連接。
雖然在圖27中未示出，但是在電路CMC中，電晶體M8A[j]的第一端子與佈線VHE電連接，電晶體M8A[j]的第二端子與開關SW7C[j]的第一端子電連接，開關SW7C[j]的第二端子與佈線BAN[j]電連接。此外，電晶體M8A[j]的閘極與電晶體M8B的閘極電連接。此外，開關SW7C[j]的控制端子與佈線SL7電連接。
此外，電晶體M8A[1]至電晶體M8A[n]及電晶體M8B例如較佳為p通道型電晶體。此外，電晶體M8A[1]至電晶體M8A[n]及電晶體M8B例如可以使用可以应用於電晶體M3A及電晶體M3B的電晶體。
此外，作為開關SW7C[1]至開關SW7C[n]及開關SW7D，例如可以使用可以應用於開關SW7A或開關SW7B的開關。
此外，開關SW7C[1]至開關SW7C[n]及開關SW7D的各控制端子與佈線SL7電連接，由此開關SW7C[1]至開關SW7C[n]及開關SW7D的每一個的開啟狀態及關閉狀態的切換與電路CMA[1]至電路CMA[n]及電路CMB的每一個所包括的開關SW7A及開關SW7B的開啟狀態及關閉狀態的切換同步。因此，當開關SW7A及開關SW7B處於開啟狀態及關閉狀態中的一個時，開關SW7C[1]至開關SW7C[n]及開關SW7D的每一個處於開啟狀態及關閉狀態中的一個。
此外，在圖27的電路CMS2中，開關SW8B的第一端子與佈線BBP2電連接。也就是說，圖27的運算電路MAC11不像圖21的運算電路MAC10那樣使電流從佈線BBN流過電路CMS2，而使電流從佈線BBP2流過電路CMS2。
在此，考察記憶單元陣列CA的記憶單元AMu、記憶單元AMw、記憶單元AMx及記憶單元AMr分別保持對應於第一資料的電位且佈線XAL[1]至佈線XAL[m]及佈線XBL[1]至佈線XBL[m]分別被輸入第二資料時的工作。
明確而言，圖26及圖27的運算電路MAC11也進行圖24及圖25的時序圖的時間T31至時間T39的工作。由此，在運算電路MAC11中，在時間T31至時間T36中，記憶單元AMu[i，j]及記憶單元AMw[i，j]分別保持VWα [i，j]，並且記憶單元AMx[i]及記憶單元AMr[i]分別保持VWβ [i]。此外，在運算電路MAC11中，在時間T37至時間T38中，佈線XAL[1]至佈線XAL[m]分別被輸入VXα [1]至VXα [m]輸入，佈線XBL[1]至佈線XBL[m]分別被輸入VXβ 。
然後，藉由進行時間T38至時間T39的工作，運算電路MAC11從佈線NIL[1]至佈線NIL[n]輸出第一組至第n組的每一個的對應於m個第一資料與m個第二資料的積和運算結果的電流。
明確而言，藉由電路CMS1所包括的多個開關SW7A、多個開關SW7B、開關SW7C[1]至開關SW7C[n]及開關SW7D、開關SW8A[1]至開關SW8A[n]及開關SW8B分別成為開啟狀態，並且電路INT所包括的多個開關SW5A及多個開關SW5B分別成為關閉狀態，借助記憶單元陣列CA所包括的各記憶單元、電路CMA[1]至電路CMA[n]、電路CMB、電路CMC以及電路CMS2使電流流過佈線BAN[1]至佈線BAN[n]、佈線BAP[1]至佈線BAP[n]、佈線BBN、佈線BBP1及佈線BBP2的每一個。以下進行詳細說明。
圖27所示的電路CMB因具有上述結構而被用作電流鏡電路。明確而言，圖27的電路CMB具有參照佈線BBP1的電位並使與流過電晶體M3B的源極-汲極間的電流量大致相等的電流流過電晶體M3A的源極-汲極間的功能。
因此，流過位於第n+1列的記憶單元AMx[1]至記憶單元AMx[m]的各電晶體M2的第二端子的電流的總和Ix 是從電路CMB藉由佈線BBP1供應的。此外，佈線BBP2被供應來自電路CMB的電流量Ix 。
此外，圖27所示的電路CMS2也因具有上述結構而被用作電流鏡電路。明確而言，圖27的電路CMS2具有參照佈線BBP2的電位並使與流過電晶體M6B的源極-汲極間的電流量大致相等的電流流過電晶體M6A[1]至電晶體M6A[n]的源極-汲極間的功能。
來自佈線BBP2的電流量Ix 的電流流過電路CMS2的電晶體M6B的第二端子，由此電流量Ix 的電流流過電晶體M6A[1]至電晶體M6A[n]的源極-汲極間。由此，電流Ix 從佈線BAN[1]至佈線BAN[n]分別流過電路CMS2。
此外，圖27所示的電路CMC因具有上述結構而被用作電流鏡電路。明確而言，圖27的電路CMC具有參照電晶體M7D的第二端子（佈線BBN）的電位並使對應於該電位的電流流過電晶體M8A[1]至電晶體M8A[n]及電晶體M8B的源極-汲極間的功能。換言之，電路CMC具有使與流過電晶體M8B的源極-汲極間的電流量大致相等的電流流過電晶體M7A[1]至電晶體M7A[n]的源極-汲極間的功能。
流過位於第n+1列的記憶單元AMr[1]至記憶單元AMr[m]的各電晶體M2的第二端子的電流的總和Ir 是從電路CMC藉由佈線BBN供應的。由此，佈線BAN[1]至佈線BAN[n]被供應來自電路CMC的電流量Ir 。
此外，圖27所示的電路CMA[1]至電路CMA[n]也因具有上述結構而被用作電流鏡電路。例如，著眼於第j列，電路CMA[j]具有參照佈線BAP[j]的電位並使與流過電晶體M3B的源極-汲極間的電流量大致相等的電流流過電晶體M3的源極-汲極間的功能。
流過位於第j列的記憶單元AMu[1，j]至記憶單元AMu[m，j]的各電晶體M2的第二端子的電流的總和Iu [j]是從電路CMA[j]藉由佈線BAP[j]供應的。由此，佈線BAN[j]被供應來自電路CMA[j]的電流量Iu [j]。
此外，假設在第j列中，從佈線BAN[j]流過記憶單元AMw[1，j]至記憶單元AMw[m，j]的各電晶體M2的第二端子的電流量的總和為Iw [j]，則流過佈線BAN[j]的電流量IEV [j]可以表示為與數學式（2.7）相同的數學式。
運算電路MAC11具有使用電路CMC將電流Ir 供應給佈線BAN[1]至佈線BAN[n]的結構，該結構與運算電路MAC10不同，由此即使Ix 與Ir 的關係為Ix -Ir ＜0，也可以進行積和運算。
此外，電路CMC的結構不侷限於圖27所示的結構。例如，與圖3B所示的電路CMS、圖22的電路CMS2等同樣，電路CMC也可以包括用來以共源共柵（cascode）分別連接電晶體M8A[1]至電晶體M8A[n]及電晶體M8B的電晶體（未圖示）。藉由以共源共柵分別連接電晶體M8A[1]至電晶體M8A[n]及電晶體M8B，可以使利用電路CMC的電流鏡電路更穩定工作。
＜半導體裝置的結構例子3＞ 此外，本發明的一個實施方式的半導體裝置不侷限於圖20、圖21所示的運算電路MAC10或圖26、圖27所示的運算電路MAC11。例如，本發明的一個實施方式的半導體裝置也可以為上述運算電路MAC10或運算電路MAC11的電路結構的變形例子。
圖28所示的運算電路MAC12為圖20所示的運算電路MAC10的變形例子，其中與圖17所示的運算電路MAC7同樣，將佈線XBL[1]及佈線XBL[2]匯總為一個佈線XBL[1，2]，並將佈線XBL[m-1]及佈線XBL[m]匯總為一個佈線XBL[m-1，m]。也就是說，圖28的運算電路MAC12的佈線XBL的個數為m/2。注意，在圖28的運算電路MAC12中， m為2以上的偶數。
因此，在圖28所示的運算電路MAC12中，記憶單元AMw[1，1]至記憶單元AMw[1，n]、記憶單元AMr[1]、記憶單元AMw[2，1]至記憶單元AMw[2，n]、記憶單元AMr[2]與佈線XBL[1，2]電連接，記憶單元AMw[m-1，1]至記憶單元AMw[m-1，n]、記憶單元AMr[m-1]、記憶單元AMw[m，1]至記憶單元AMw[m，n]、記憶單元AMr[m]與佈線XBL[m-1，m]電連接。
此外，在圖28的記憶單元陣列CA中，各記憶單元與運算電路MAC10同樣配置為2m行2列的矩陣狀。作為一個例子，在圖28中，記憶單元AMu[i，j]配置在2i-1行j列的位址，記憶單元AMw[i，j] 配置在2i行j列的位址，記憶單元AMx[i]配置在2i-1行n+1列的位址，記憶單元AMr[i]配置在2i行n+1列的位址，記憶單元AMu[i+1，j]配置在2i+2行j列的位址，記憶單元AMw[i+1，j]配置在2i+1行j列的位址，記憶單元AMx[i+1]配置在2i+2行n+1列的位址，記憶單元AMr[i+1]配置在2i+1行n+1列的位址。在圖28的運算電路MAC12中，i為1以上且m以下的奇數。
因此，虽然在圖28中未示出，但是記憶单元AMw[i，1]至記憶单元AMw[i，n]、記憶单元AMr[i]、記憶单元AMw[i+1，1]至記憶单元AMw[i+1，n]、記憶单元AMr[i+1]与佈線XBL[i，i+1]電連接。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
（實施方式3） 在本實施方式中，說明將使用可具有鐵電性的材料的電容器應用於上述實施方式所示的運算電路的結構例子。
作為可具有鐵電性的材料，可以舉出氧化鉿、氧化鋯、HfZrOX （X為大於0的實數）、對氧化鉿添加了元素J（在此，元素J為矽（Si）、鋁（Al）、釓（Gd）、釔（Y）、鑭（La）、鍶（Sr）等）的材料、釔安定氧化鋯（YSZ）、PbTiOX 、鈦酸鋇鍶（BST）、鈦酸鍶、鋯鈦酸鉛（PZT）、鉭酸鍶鉍（SBT）、鐵酸鉍（BFO）、鈦酸鋇等。作為該材料，也可以使用具有鈣鈦礦結構的壓電陶瓷。此外，作為該材料，例如可以使用選自上述材料中的多個材料或由選自上述材料中的多個材料構成的疊層結構。此外，氧化鉿的結晶結構（特性）可能不僅根據成膜條件而且還根據上下的膜結構或製程等而發生變化，由此在本說明書等中，呈現鐵電性的材料不僅被稱為鐵電體，而且還被稱為“可具有鐵電性的材料”或“賦予鐵電性的材料”。
可具有鐵電性的材料為絕緣體，並具有因受到外部電場而在其內部發生極化，並且在該電場為0的情況下也殘留極化的性質，由此可以應用於非揮發性記憶元件。因此，藉由將該材料用於夾在電容器的一對電極之間的介電質，可以將該電容器用作“可具有鐵電性的電容器”。此外，有時在本說明書等中說，可具有鐵電性的電容器包括在該電容器的第一端子與第二端子之間。此外，使用可具有鐵電性的電容器的記憶體電路有時被稱為FeRAM（Ferroelectric Random Access Memory）、鐵電記憶體等。
在FeRAM（鐵電隨機存取記憶體）中，資料的值取決於可具有鐵電性的電容器內的極化的方向（極性）。例如，當極性為正（+）時，值可以為“1”，當極性為負（-）時，值可以為“0”。此外，例如，當極性為正（+）時，值可以為“0”，當極性為負（-）時，值可以為“1”。如上所述，本實施方式所示的可具有鐵電性的電容器保持2值或類比值。
當可具有鐵電性的電容器被寫入資料時，該電容器可以長時間保持極化。由此，可以長時間保持該電容器的一對電極間的電位。此外，與現有電容器的面積相比，可以縮小可具有鐵電性的電容器的面積，由此藉由將可具有鐵電性的電容器應用於記憶單元，可以縮小該記憶單元的面積來提高運算電路的積體度。
此外，為了將資料寫入到可具有鐵電性的電容器（使可具有鐵電性的材料極化），需要將高電壓施加到一對電極間。因此，為了將資料寫入到包括可具有鐵電性的電容器的記憶單元，需要設置能夠供應高電壓的驅動電路。
在此，說明在上述實施方式所示的運算電路的記憶單元中使用具有電介質的電容器的情況下的電路結構。圖29示出記憶單元陣列CA及電路WDD的結構，也就是圖13所示的記憶單元陣列CA及圖12、圖16或圖17至圖19的電路WDD的變形例子。
記憶單元陣列CA包括記憶單元AMu、記憶單元AMw、記憶單元AMx及記憶單元AMr。圖29所示的記憶單元AMu及記憶單元AMw具有與圖13的記憶單元陣列CA所包括的記憶單元AMu及記憶單元AMw同樣的結構。此外，圖29所示的記憶單元AMx及記憶單元AMr中的電容器C1為電容器FC，這一點與圖13的記憶單元AMx及記憶單元AMr不同。在本實施方式中，電容器FC為上述可具有鐵電性的電容器。
此外，圖29所示的電路WDD包括電路WDa及電路WDb。電路WDD與圖12、圖16或圖17至圖19的電路WDD同樣具有發送用來儲存在記憶單元陣列CA所包括的各記憶單元中的資料的功能。尤其是，電路WDa具有將資料發送到記憶單元陣列CA的記憶單元AMu[1]至記憶單元AMu[m]、記憶單元AMw[1]至記憶單元AMw[m]的功能，電路WDb具有將資料發送到記憶單元陣列CA的記憶單元AMx[1]至記憶單元AMx[m]、記憶單元AMr[1]至記憶單元AMr[m]的功能。
例如，電路WDD也可以包括將來自外部的數位資料轉換成類比電路資料來將其發送到佈線WAD及佈線WBD的數位類比轉換電路（DAC）。電路WDD可以包括數位類比轉換電路的想法可以適用於上述實施方式所示的運算電路所包括的電路WDD。
因此，電路WDa及電路WDb也可以包括數位類比轉換電路。尤其是，為了對記憶單元AMx[1]至記憶單元AMx[m]及記憶單元AMr[1]至記憶單元AMr[m]的每一個所包括的電容器FC寫入資料（使電容器FC所包含的可具有鐵電性的材料極化），需要輸入比寫入到電容器C1的資料的電壓高（或低）的電壓的資料，由此電路WDb所包括的數位類比轉換電路較佳為具有能夠供應比電路WDa高或低的電壓（例如，接地電壓、負電壓等）的結構。另一方面，在對記憶單元AMu[1]至記憶單元AMu[m]及記憶單元AMw[1]至記憶單元AMw[m]的每一個所包括的電容器C1寫入資料的情況下，不需要像對記憶單元AMx[1]至記憶單元AMx[m]及記憶單元AMr[1]至記憶單元AMr[m]的每一個所包括的電容器FC寫入資料時那樣高或低的電壓，由此電路WDa所包括的數位類比轉換電路不需要使用電路WDb所包括的能夠供應高電壓或低電壓的數位類比轉換電路。此外，因為電路WDa不需要使用電路WDb所包括的能夠供應高電壓或低電壓的數位類比轉換電路，所以電路WDa的面積可以小於電路WDb，其結果是，可以縮小整個運算電路的面積。
如上所述，作為記憶單元AMx[1]至記憶單元AMx[m]及記憶單元AMr[1]至記憶單元AMr[m]的每一個所包括的電容器FC，使用比記憶單元AMu[1]至記憶單元AMu[m]及記憶單元AMw[1]至記憶單元AMw[m]的每一個所包括的電容器C還要可具有鐵電性的材料，由此可以縮小記憶單元陣列CA及電路WDD的面積。
此外，如上述实施方式所示，寫入到記憶单元AMu[i]（在此，i为1以上且m以下的整数）及記憶单元AMw[i]的电容器C1的電壓可以為VWα [i]=VWβ [i]+VW [i]，寫入到記憶单元AMx[i]及記憶单元AMr[i]的电容器FC的電壓可以為VWβ [i]。此外，如上述實施方式所示，VWβ [i]可以為任意電壓，由此VWβ [1]至VWβ [m]都可以為同一電壓。也就是說，寫入到記憶單元AMu[i]及記憶單元AMw[i]的電容器C1的電壓為VWα [i]=VWβ +VW [i]，寫入到記憶單元AMx[i]及記憶單元AMr[i]的電容器FC的電壓為VWβ 。
在此情況下，記憶單元AMx[1]至記憶單元AMx[m]及記憶單元AMr[1]至記憶單元AMr[m]的每一個所包括的電容器FC都成為同一電壓VWβ ，由此電路WDb可以包括供應作為任意電壓的VWβ 的電壓源而不包括數位類比轉換電路。包括電壓源的電路WDb的電路面積可以小於包括數位類比轉換電路的電路WDb，由此可以進一步縮小電路WDD的面積。
此外，雖然將圖29的記憶單元陣列CA及電路WDD的結構作為圖13所示的記憶單元陣列CA、圖12、圖16或圖17至圖19的電路WDD的變形例子，亦即運算電路MAC5至運算電路MAC9的變形例子進行了說明，但是本發明的一個實施方式不侷限於此。例如，圖20至圖22及圖26至圖28所示的記憶單元陣列CA、圖20、圖26及圖28所示的電路WDD的結構也可以如上所述那樣改變。
圖30示出記憶單元陣列CA及電路WDD的結構，也就是圖21所示的記憶單元陣列CA、圖20、圖26及圖28所示的電路WDD的變形例子。為了方便起見，圖30還示出電路INT及電路CMS2。
記憶單元陣列CA包括記憶單元AMu、記憶單元AMw、記憶單元AMx及記憶單元AMr。圖30所示的記憶單元AMu[i，1]至記憶單元AMu[i，n]及記憶單元AMw[i，1]至記憶單元AMw[i，n]可以具有與圖13的記憶單元陣列CA所包括的記憶單元AMu、記憶單元AMw同樣的結構。此外，圖30所示的記憶單元AMx[i]及記憶單元AMr[i]與圖29同樣包括電容器FC而不包括電容器C1。
此外，圖30的電路WDD包括電路WDa[1]至電路WDa[n]及電路WDb。關於電路WDa[1]至電路WDa[n]參照圖29的電路WDa的說明，關於電路WDb參照圖29的電路WDb的說明。
藉由將圖21所示的記憶單元陣列CA、圖20、圖26及圖28所示的電路WDD改變為圖30所示的記憶單元陣列CA、電路WDD，可以縮小記憶單元陣列CA、電路WDD的面積。其結果是，可以縮小整個運算電路的電路面積。
此外，雖然以上說明了作為圖20的記憶單元CA及電路WDD的變形例子的圖30，但是也可以與圖30同樣地改變圖26或圖28的記憶單元CA及電路WDD。
當對圖29及圖30中的電容器FC寫入資料時，有時也要對佈線XAL及佈線XBL供應規定電壓。在此情況下，佈線XAL及XBL不僅被用作輸入第二資料的佈線，而且還被用作用來將資料寫入到電容器FC的板線。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
（實施方式4） 在本實施方式中，說明分層神經網路。藉由使用上述實施方式所示的半導體裝置，可以進行分層神經網路的運算。
＜分層神經網路＞ 分層神經網路例如包括一個輸入層、一個或多個中間（隱藏層）及一個輸出層，由共三個以上的層構成。圖31A所示的分層神經網路100是其一個例子，神經網路100包括第一層至第R層（在此，R可以為4以上的整數）。尤其是，第一層相當於輸入層，第R層相當於輸出層，其他層相當於中間層。注意，在圖31A中，作為中間層示出第（k-1）層、第k層（在此，k是3以上且R-1以下的整數），而省略其他中間層。
神經網路100的各層包括一個或多個神經元。在圖31A中，第一層包括神經元N1 （ 1 ） 至神經元Np （ 1 ） （在此，p是1以上的整數），第（k-1）層包括神經元N1 （ k-1 ） 至神經元Nm （ k-1 ） （在此，m是1以上的整數），第k層包括神經元N1 （ k ） 至神經元Nn （ k ） （在此，n是1以上的整數），第R層包括神經元N1 （ R ） 至神經元Nq （ R ） （在此，q是1以上的整數）。
此外，圖31A除了神經元N1 （ 1 ） 、神經元Np （ 1 ） 、神經元N1 （ k-1 ） 、神經元Nm （ k-1 ） 、神經元N1 （ k ） 、神經元Nn （ k ） 、神經元N1 （ R ） 、神經元Nq （ R ） 以外，還示出第（k-1）層的神經元Ni （ k-1 ） （在此，i是1以上且m以下的整數）、第k層的神經元Nj （ k ） （在此，j是1以上且n以下的整數）。
接著，說明從前一層的神經元向下一層的神經元的信號的傳送以及向每個神經元輸入或輸出到每個神經元的信號。注意，在本說明書中，著眼於第k層的神經元Nj （ k ） 。
圖31B示出第k層的神經元Nj （ k ） 、輸入到神經元Nj （ k ） 的信號以及從神經元Nj （ k ） 輸出的信號。
明確而言，第（k-1）層的神經元N1 （ k-1 ） 至神經元Nm （ k-1 ） 的每一個的輸出信號的z1 （ k-1 ） 至zm （ k-1 ） 向神經元Nj （ k ） 輸出。然後，神經元Nj （ k ） 根據z1 （ k-1 ） 至zm （ k-1 ） 生成zj （ k ） 而將zj （ k ） 作為輸出信號向第（k+1）層（未圖示）的各神經元輸出。
從前一層的神經元向後一層的神經元輸入的信號的傳送強度根據使它們連接的神經突觸的結合強度（以下稱為加權係數）決定。在神經網路100中，從前一層的神經元輸出的信號在乘以對應的加權係數之後輸入到後一層的神經元。在i設定為1以上且m以下的整數且第（k-1）層的神經元Ni （ k-1 ） 與第k層的神經元Nj （ k ） 之間的神經突觸的加權係數設定為wi （ k-1 ） j （ k ） 時，輸入到第k層的神經元Nj （ k ） 的信號可以以數學式（4.1）表示。
[數學式30]
換言之，在從第（k-1）層的神經元N1 （ k-1 ） 至神經元Nm （ k-1 ） 的每一個向第k層的神經元Nj （ k ） 傳送信號時，作為該信號的z1 （ k-1 ） 至zm （ k-1 ） 被乘以對應於各信號的加權係數（w1 （ k-1 ） j （ k ） 至wm （ k-1 ） j （ k ） ）。然後，對第k層的神經元Nj （ k ） 輸入w1 （ k-1 ） j （ k ） ·z1 （ k-1 ） 至wm （ k-1 ） j （ k ） ·zm （ k-1 ） 。此時，對第k層的神經元Nj （ k ） 輸入的信號的總和uj （ k ） 成為數學式（4.2）。
[數學式31]
也可以對加權係數w1 （ k-1 ） j （ k ） 至wm （ k-1 ） j （ k ） 及神經元的信號z1 （ k-1 ） 至zm （ k-1 ） 的積和的結果作為偏差供應偏置。在偏置為b時，數學式（4.2）可以改寫為如下數學式。
[數學式32]
神經元Nj （ k ） 根據uj （ k ） 生成輸出信號zj （ k ） 。在此，以以下數學式定義來自神經元Nj （ k ） 的輸出信號zj （ k ） 。
[數學式33]
函數f（uj （ k ） ）是分層神經網路中的活化函數，可以使用sigmoid函數、tanh函數、softmax函數、ReLU函數（斜坡函數）、定限函數等。既可以在所有神經元中使用相同的活化函數，也可以在神經元中使用不同的活化函數。此外，神經元的活化函數也可以在各層中相同或不同。
各層的神經元所輸出的信號、加權係數w或偏置b既可以為類比值又可以為數位值。作為數位值，例如既可以為2值又可以為3值以上的位數。此外，也可以為更大的位數。作為一個例子，在信號為類比值時，作為活化函數，例如使用線性斜坡函數、sigmoid函數等即可。在信號為數位值的2值時，例如，使用使輸出為-1或1、或者0或1的階梯函數即可。此外，各層的神經元所輸出的信號也可以為3值以上，在此情況下，例如，作為輸出3值的活化函數，使用使輸出為-1、0或1的階梯函數，或者0、1或2的階梯函數等即可。此外，例如，作為輸出5值的活化函數，使用-2、-1、0、1或2的階梯函數等。藉由作為各層的神經元所輸出的信號、加權係數w和偏置b中的至少一個使用數位值，可以減少電路規模、降低功耗或提高運算速度。此外，藉由作為各層的神經元所輸出的信號、加權係數w和偏置b中的至少一個使用類比值，可以提高運算的精度。
神經網路100藉由對第一層（輸入層）輸入輸入信號，在從第一層（輸入層）到最後層（輸出層）的各層中，依次進行根據從前一層輸入的信號使用數學式（4.1）、數學式（4.2）（或數學式（4.3））、數學式（4.4）生成輸出信號而將該輸出信號輸出到後一層的工作。從最後層（輸出層）輸出的信號相當於神經網路100所計算的結果。
在將實施方式1所示的運算電路MAC5應用於上述隱藏層的情況下，藉由以加權係數ws[k-1] （ k-1 ） s[k] （ k ） （s[k-1]為1以上且m以下的整數，s[k]為1以上且n以下的整數）為第一資料來將對應於第一資料的電壓儲存在記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr中，以來自第（k-1）層的神經元Ns[k-1] （ k-1 ） 的輸出信號zs[k-1] （ k-1 ） 為第二資料來使對應於第二資料的電流從電路XLD流過多個佈線XAL、多個佈線XBL，可以從流過電路ACTV的電流量IEV 求出第一資料與第二資料之積和。加上，藉由利用電路ACTV中的電路ACP根據該積和的值求出活化函數的值，可以將該活化函數的值作為第k層的神經元Ns[k] （ k ） 的輸出信號zs[k] （ k ） 。
此外，在將實施方式1所示的運算電路MAC5應用於上述輸出層的情況下，藉由以加權係數ws[R-1] （ R-1 ） s[R] （ R ） （s[R-1]為1以上的整數，s[R]為1以上且q以下的整數）為第一資料來將對應於第一資料的電壓儲存在記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr中，以來自第（R-1）層的神經元Ns[R-1] （ R-1 ） 的輸出信號zs[R-1] （ R-1 ） 為第二資料來使對應於第二資料的電流從電路XLD流過多個佈線XAL、多個佈線XBL，可以從流過電路ACTV的電流量IEV 求出第一資料與第二資料之積和。加上，藉由利用電路ACTV中的電路ACP根據該積和的值求出活化函數的值，可以將該活化函數的值作為第R層的神經元Ns[R] （ R ） 的輸出信號zs[R] （ R ） 。
此外，本實施方式所示的輸入層也可以起到將輸入信號輸出到第二層的緩衝電路的作用。
此外，例如，在將實施方式1所示的運算電路MAC4應用於上述隱藏層的情況下，藉由以加權係數ws[k-1] （ k-1 ） s[k] （ k ） 為第一資料來將對應於第一資料的電壓儲存在記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr中，以來自第（k-1）層的神經元Ns[k-1] （ k-1 ） 的輸出信號zs[k-1] （ k-1 ） 為第二資料並將對應於第二資料的電流從電路XL輸入到多個佈線XAL、多個佈線XBL，可以從輸入到電路ACTV的電流量IEV 計算出對應於第一資料與第二資料之積和的活化函數的值。也就是說，可以將該值作為第k層的神經元Ns[k] （ k ） 的輸出信號zs[k] （ k ） 。例如，在電路ACTV輸出對應於該值的電壓的情況下，輸入到第（k+1）層的多個神經元的第k層的神經元Ns[k] （ k ） 的輸出信號zs[k] （ k ） 可以為該電壓。也就是說，在將運算電路MAC4應用於第（k+1）層的隱藏層的情況下，輸入到運算電路MAC1的佈線XAL及佈線XBL的第k層的神經元Ns[k] （ k ） 的輸出信號zs[k] （ k ） 不是在電路XLD中生成的而是從第k層的隱藏層的運算電路MAC4的電路ACTV輸出的該電壓。
明確而言，藉由使用圖32所示的運算電路，可以進行上述分層神經網路的運算。作為一個例子，圖32的運算電路包括與圖18的運算電路MAC4同樣的運算電路MAC4-1及從圖18的運算電路MAC4中去掉電路XLD的運算電路MAC4-2。此外，運算電路MAC4-1的記憶單元陣列CAS包括記憶單元陣列CA[1]至記憶單元陣列CA[n]，各記憶單元陣列CA都包括m個記憶單元AMx、記憶單元AMu、記憶單元AMw、記憶單元AMr。也就是說，運算電路MAC4-1的記憶單元陣列CAS共有2m×2n個記憶單元。此外，運算電路MAC4-2的記憶單元陣列CAS包括記憶單元陣列CA[1]至記憶單元陣列CA[t]（t為1以上的整數），各記憶單元陣列CA都包括n個記憶單元AMx、記憶單元AMu、記憶單元AMw、記憶單元AMr。也就是說，運算電路MAC4-2的記憶單元陣列CAS共有2n×2t個記憶單元。此外，運算電路MAC4-1的佈線NIL[1]至佈線NIL[n]分別與運算電路MAC4-2的佈線XAL[1]至佈線XAL[n]電連接。
例如，在圖32的運算電路MAC4-1中，藉由以第（k-1）層的神經元與第k層的神經元之間的加權係數為第一資料來將其儲存在記憶單元陣列CA[1]至記憶單元陣列CA[n]中，並以來自第（k-1）層的神經元Ns[k-1] （ k-1 ） 的輸出信號zs[k-1] （ k-1 ） 為第二資料來將對應於第二資料的電壓從電路XLD輸入到多個佈線XAL及佈線XBL，可以從佈線NIL[1]至佈線NIL[n]分別輸出第k層的神經元N1 （ k ） 至神經元Nn （ k ） 的輸出信號z1 （ k ） 至zn （ k ） 。此外，輸出信號z1 （ k ） 至zn （ k ） 的各值可以表現為從電路ACTV輸出的電壓。
在此，在圖32的運算電路MAC4-2中，藉由以第k層的神經元與第（k+1）層的神經元之間的加權係數為第一資料來將其儲存在記憶單元陣列CA[1]至記憶單元陣列CA[n]中並以輸入到多個佈線XAL的電壓，亦即第k層的神經元N1 （ k ） 至神經元Nn （ k ） 的輸出信號z1 （ k ） 至zn （ k ） 為第二資料，可以從佈線NIL[s[k+1]]（在此，s[k+1]為1以上且t以下的整數）輸出第（k+1）層的神經元Ns[k+1] （ k+1 ） 的輸出信號zs[k+1] （ k+1 ） 。注意，多個佈線XBL從記憶單元陣列CA[1]至記憶單元陣列CA[n]保持第一資料之前一直被輸入恆定電位（接地電位）。
如上所述，藉由使用圖32所示的運算電路構成分層神經網路的運算，可以將運算電路MAC4-1所輸出的神經元的輸出信號的值（電壓）直接輸入到運算電路MAC4-2，由此作為一個例子從第一層連續進行分層神經網路的運算。此外，不需要使用外部電路等暫時儲存從運算電路MAC4-1的佈線NIL[1]至佈線NIL[n]輸出的輸出信號，所以不需要另外設置用於暫時儲存的記憶體裝置。也就是說，藉由構成圖32的運算電路，可以縮小電路面積，還可以降低用於暫時儲存的資料發送所需的功耗。
此外，例如，在將實施方式1所示的運算電路MAC9應用於上述隱藏層的情況下，藉由以加權係數ws[k-1] （ k-1 ） s[k] （ k ） 為第一資料來將對應於第一資料的電壓儲存在記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr中，以來自第（k-1）層的神經元Ns[k-1] （ k-1 ） 的輸出信號zs[k-1] （ k-1 ） 為第二資料並將對應於第二資料的電流從電路XLD輸入到多個佈線XAL、多個佈線XBL，可以從輸入到電路ACTV的電流量IEV 計算出對應於第一資料與第二資料之積和的活化函數的值。也就是說，可以將該值作為第k層的神經元Ns[k] （ k ） 的輸出信號zs[k] （ k ） 。例如，在電路ACTV輸出對應於該值的電壓的情況下，輸入到第（k+1）層的多個神經元的第k層的神經元Ns[k] （ k ） 的輸出信號zs[k] （ k ） 可以為該電壓。也就是說，在將運算電路MAC9應用於第（k+1）層的隱藏層的情況下，輸入到運算電路MAC9的佈線XAL及佈線XBL的第k層的神經元Ns[k] （ k ） 的輸出信號zs[k] （ k ） 不是在電路XLD中生成的而是從第k層的隱藏層的運算電路MAC9的電路ACTV輸出的該電壓。
明確而言，藉由使用圖33所示的運算電路，可以進行上述分層神經網路的運算。作為一個例子，圖33的運算電路包括與圖19的運算電路MAC9同樣的運算電路MAC9-1及從圖19的運算電路MAC9中去掉電路XLD的運算電路MAC9-2。此外，運算電路MAC9-1的記憶單元陣列CAS包括記憶單元陣列CA[1]至記憶單元陣列CA[n]，各記憶單元陣列CA都包括m個記憶單元AMx、記憶單元AMu、記憶單元AMw、記憶單元AMr。也就是說，運算電路MAC9-1的記憶單元陣列CAS共有2m×2n個記憶單元。此外，運算電路MAC9-2的記憶單元陣列CAS包括記憶單元陣列CA[1]至記憶單元陣列CA[t]（t為1以上的整數），各記憶單元陣列CA都包括n個記憶單元AMx、記憶單元AMu、記憶單元AMw、記憶單元AMr。也就是說，運算電路MAC9-2的記憶單元陣列CAS共有2n×2t個記憶單元。此外，運算電路MAC9-1的佈線NIL[1]至佈線NIL[n]分別與運算電路MAC9-2的佈線XAL[1]至佈線XAL[n]電連接。
例如，在圖33的運算電路MAC9-1中，藉由以第（k-1）層的神經元與第k層的神經元之間的加權係數為第一資料來將其儲存在記憶單元陣列CA[1]至記憶單元陣列CA[n]中，並以來自第（k-1）層的神經元Ns[k-1] （ k-1 ） 的輸出信號zs[k-1] （ k-1 ） 為第二資料來將對應於第二資料的電壓從電路XLD輸入到多個佈線XAL及佈線XBL，可以從佈線NIL[1]至佈線NIL[n]分別輸出第k層的神經元N1 （ k ） 至神經元Nn （ k ） 的輸出信號z1 （ k ） 至zn （ k ） 。此外，輸出信號z1 （ k ） 至zn （ k ） 的各值可以表現為從電路ACTV輸出的電壓。
在此，在圖33的運算電路MAC9-2中，藉由以第k層的神經元與第（k+1）層的神經元之間的加權係數為第一資料來將其儲存在記憶單元陣列CA[1]至記憶單元陣列CA[n]中並以輸入到多個佈線XAL的電壓，亦即第k層的神經元N1 （ k ） 至神經元Nn （ k ） 的輸出信號z1 （ k ） 至zn （ k ） 為第二資料，可以從佈線NIL[s[k+1]]（在此，s[k+1]為1以上且t以下的整數）輸出第（k+1）層的神經元Ns[k+1] （ k+1 ） 的輸出信號zs[k+1] （ k+1 ） 。注意，多個佈線XBL從記憶單元陣列CA[1]至記憶單元陣列CA[n]保持第一資料之前一直被輸入恆定電位（例如，接地電位等）。
如上所述，藉由使用圖33所示的運算電路構成分層神經網路的運算，可以將運算電路MAC9-1所輸出的神經元的輸出信號的值（電壓）直接輸入到運算電路MAC9-2，由此作為一個例子從第一層連續進行分層神經網路的運算。此外，不需要使用外部電路等暫時儲存從運算電路MAC9-1的佈線NIL[1]至佈線NIL[n]輸出的輸出信號，所以不需要另外設置用於暫時儲存的記憶體裝置。也就是說，藉由構成圖33的運算電路，可以縮小電路面積，還可以降低用於暫時儲存的資料發送所需的功耗。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
（實施方式5） 在本實施方式中，說明上述實施方式所示的半導體裝置的結構例子及可以應用於上述實施方式所示的半導體裝置的電晶體的結構例子。
＜半導體裝置的結構例子＞ 作為一個例子，圖34示出上述實施方式所示的半導體裝置，該半導體裝置包括電晶體300、電晶體500以及電容器600。此外，圖35A是電晶體500的通道長度方向上的剖面圖，圖35B是電晶體500的通道寬度方向上的剖面圖，並且圖35C是電晶體300的通道寬度方向上的剖面圖。
電晶體500是在通道形成區域中包含金屬氧化物的電晶體(OS電晶體)。電晶體500具有關態電流低且場效移動率在高溫下也不容易變化的特性。藉由將電晶體500應用於半導體裝置，例如，上述實施方式所示的運算電路MAC5、運算電路MAC5A、運算電路MAC6、運算電路MAC7、運算電路MAC8、運算電路MAC9、運算電路MAC10、運算電路MAC11等所包括的電晶體，可以實現性能在高溫下也不容易下降的半導體裝置。尤其是，藉由利用關態電流小的特性將電晶體500應用於電晶體M1，可以長時間保持寫入到記憶單元AMx、記憶單元AMu、記憶單元AMw及記憶單元AMr等中的電位。
電晶體500例如設置在電晶體300上方，電容器600例如設置在電晶體300及電晶體500上方。此外，電容器600可以為上述實施方式所示的運算電路MAC5、運算電路MAC5A、運算電路MAC6、運算電路MAC7、運算電路MAC8、運算電路MAC9、運算電路MAC10、運算電路MAC11等所包括的電容器等。此外，根據電路結構，不一定需要設置圖34所示的電容器600。
電晶體300設置在基板310上，包括元件分離層312、導電體316、絕緣體315、由基板310的一部構成的半導體區域313、用作源極區域或汲極區域的低電阻區域314a及低電阻區域314b。此外，電晶體300例如可以應用於上述實施方式所示的運算電路MAC5、運算電路MAC5A、運算電路MAC6、運算電路MAC7、運算電路MAC8、運算電路MAC9、運算電路MAC10、運算電路MAC11等所包括的電晶體等。明確而言，例如，可以應用於圖4A至圖4C所示的電路ACTV所包括的運算放大器OP、電路ACF等所包括的電晶體。此外，例如，電晶體300可以應用於各記憶單元所包括的電晶體M2。此外，圖34示出電晶體300的閘極藉由電容器600的一對電極電連接於電晶體500的源極和汲極中的一個的結構，但是也可以根據運算電路MAC5、運算電路MAC5A、運算電路MAC6、運算電路MAC7、運算電路MAC8、運算電路MAC9、運算電路MAC10、運算電路MAC11等的結構而具有如下結構：電晶體300的源極及汲極中的一個藉由電容器600的一對電極電連接於電晶體500的源極及汲極中的一個；電晶體300的源極及汲極中的一個藉由電容器600的一對電極電連接於電晶體500的閘極；電晶體300的各端子不分別電連接於電晶體500的各端子及電容器600的各端子。
作為基板310，較佳為使用半導體基板（例如單晶基板或矽基板）。
如圖35C所示，在電晶體300中，導電體316隔著絕緣體315覆蓋半導體區域313的頂面及通道寬度方向的側面。如此，藉由使電晶體300具有Fin型結構，實效上的通道寬度增加，所以可以改善電晶體300的通態特性。此外，由於可以增加閘極電極的電場的影響，所以可以改善電晶體300的關閉特性。
此外，電晶體300可以為p通道型電晶體或n通道型電晶體。
半導體區域313的通道形成區域、其附近的區域、被用作源極區域或汲極區域的低電阻區域314a及低電阻區域314b等較佳為包含矽類半導體等半導體，更佳為包含單晶矽。此外，也可以使用包含Ge（鍺）、SiGe（矽鍺）、GaAs（砷化鎵）、GaAlAs（鎵鋁砷）、GaN（氮化鎵）等的材料形成。可以使用對晶格施加應力，改變晶面間距而控制有效質量的矽。此外，電晶體300也可以是使用GaAs和GaAlAs等的HEMT（High Electron Mobility Transistor：高電子移動率電晶體）。
在低電阻區域314a及低電阻區域314b中，除了應用於半導體區域313的半導體材料之外，還包含砷、磷等賦予n型導電性的元素或硼等賦予p型導電性的元素。
作為被用作閘極電極的導電體316，可以使用包含砷、磷等賦予n型導電性的元素或硼等賦予p型導電性的元素的矽等半導體材料、金屬材料、合金材料或金屬氧化物材料等導電材料。
此外，由於導電體的材料決定功函數，所以藉由選擇該導電體的材料，可以調整電晶體的臨界電壓。明確而言，作為導電體較佳為使用氮化鈦或氮化鉭等材料。為了兼具導電性和嵌入性，作為導電體較佳為使用鎢或鋁等金屬材料的疊層，尤其在耐熱性方面上較佳為使用鎢。
為了使形成在基板310上的多個電晶體彼此分離設置有元件分離層312。元件分離層312例如可以使用LOCOS(Local Oxidation of Silicon：矽局部氧化)法、STI(Shallow Trench Isolation：淺溝槽隔離)法或檯面隔離法等形成。
此外，圖34所示的電晶體300只是一個例子，本發明不侷限於該結構，可以根據電路結構、驅動方法而使用合適的電晶體。例如，電晶體300也可以具有平面型結構而不具有圖35C所示的FIN型結構。例如，當在半導體裝置中使用只由OS電晶體構成的單極性電路時，如圖36所示，作為電晶體300的結構採用與使用氧化物半導體的電晶體500相同的結構即可。此外，在此情況下，電晶體300和電晶體500為相同的OS電晶體，它們也可以以彼此不重疊的方式（以同一製程製造的方式）構成。關於電晶體500將在後面詳細描述。
在本說明書等中，“單極性電路”是指不包括n通道型電晶體及p通道型電晶體中的一個而包括n通道型電晶體及p通道型電晶體中的另一個的電路。因此，“只由OS電晶體構成的單極性電路”是指只包括n通道型及p通道型中的任一OS電晶體的電路。
在圖36中，電晶體300設置在基板310A上，在此情況下，也可以使用與圖34的半導體裝置的基板310同樣的半導體基板作為基板310A。作為基板310A，例如可以使用SOI基板、玻璃基板、石英基板、塑膠基板、藍寶石玻璃基板、金屬基板、不鏽鋼基板、包含不鏽鋼箔的基板、鎢基板、包含鎢箔的基板、撓性基板、貼合薄膜、包含纖維狀材料的紙或基材薄膜等。作為玻璃基板的一個例子，可以舉出鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃或鈉鈣玻璃等。作為撓性基板、貼合薄膜、基材薄膜等，可以舉出如下例子。例如可以舉出以聚對苯二甲酸乙二醇酯（PET）、聚萘二甲酸乙二醇酯（PEN）、聚醚碸（PES）、聚四氟乙烯（PTFE）為代表的塑膠。或者，作為一個例子，可以舉出丙烯酸樹脂等合成樹脂等。或者，作為一個例子，可以舉出聚丙烯、聚酯、聚氟化乙烯或聚氯乙烯等。或者，作為例子，可以舉出聚醯胺、聚醯亞胺、芳香族聚醯胺、環氧樹脂、無機蒸鍍薄膜、紙類等。
圖34所示的電晶體300從基板310一側依次層疊有絕緣體320、絕緣體322、絕緣體324及絕緣體326。
作為絕緣體320、絕緣體322、絕緣體324及絕緣體326，例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁及氮化鋁等。
注意，在本說明書中，“氧氮化矽”是指在其組成中氧含量多於氮含量的材料，而“氮氧化矽”是指在其組成中氮含量多於氧含量的材料。注意，在本說明書中，“氧氮化鋁”是指氧含量多於氮含量的材料，“氮氧化鋁”是指氮含量多於氧含量的材料。
絕緣體322也可以被用作使因被絕緣體320及絕緣體322覆蓋的電晶體300等而產生的步階平坦化的平坦化膜。例如，為了提高絕緣體322的頂面的平坦性，其頂面也可以藉由利用化學機械拋光（CMP）法等的平坦化處理被平坦化。
作為絕緣體324，較佳為使用能夠防止氫、雜質等從基板310或電晶體300等擴散到設置有電晶體500的區域中的具有阻擋性的膜。
作為對氫具有阻擋性的膜的一個例子，例如可以使用藉由CVD法形成的氮化矽。在此，有時氫擴散到電晶體500等具有氧化物半導體的半導體元件中，導致該半導體元件的特性下降。因此，較佳為在電晶體500與電晶體300之間設置抑制氫的擴散的膜。明確而言，抑制氫的擴散的膜是指氫的脫離量少的膜。
氫的脫離量例如可以利用熱脫附譜分析法（TDS）等測量。例如，在TDS分析中的膜表面溫度為50℃至500℃的範圍內，當換算為氫原子的脫離量時，絕緣體324的每單位面積的氫的脫離量為10×1015 atoms/cm2 以下，較佳為5×1015 atoms/cm2 以下，即可。
注意，絕緣體326的介電常數較佳為比絕緣體324低。例如，絕緣體326的相對介電常數較佳為低於4，更佳為低於3。例如，絕緣體326的相對介電常數較佳為絕緣體324的相對介電常數的0.7倍以下，更佳為0.6倍以下。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。
此外，在絕緣體320、絕緣體322、絕緣體324及絕緣體326中嵌入與電容器600或電晶體500連接的導電體328、導電體330等。此外，導電體328及導電體330具有插頭或佈線的功能。注意，有時使用同一元件符號表示具有插頭或佈線的功能的多個導電體。此外，在本說明書等中，佈線、與佈線連接的插頭也可以是一個組件。就是說，導電體的一部分有時被用作佈線，並且導電體的一部分有時被用作插頭。
作為各插頭及佈線（導電體328及導電體330等）的材料，可以使用金屬材料、合金材料、金屬氮化物材料或金屬氧化物材料等導電材料的單層或疊層。較佳為使用兼具耐熱性和導電性的鎢或鉬等高熔點材料，尤其較佳為使用鎢。或者，較佳為使用鋁或銅等低電阻導電材料。藉由使用低電阻導電材料可以降低佈線電阻。
也可以在絕緣體326及導電體330上形成佈線層。例如，在圖34中，在絕緣體326及導電體330的上方依次層疊有絕緣體350、絕緣體352及絕緣體354。此外，在絕緣體350、絕緣體352及絕緣體354中形成有導電體356。導電體356具有與電晶體300連接的插頭或佈線的功能。此外，導電體356可以使用與導電體328及導電體330同樣的材料形成。
此外，與絕緣體324同樣，絕緣體350例如較佳為使用對氫、水等雜質具有阻擋性的絕緣體。此外，與絕緣體326同樣，絕緣體352及絕緣體354較佳為使用相對介電常數較低的絕緣體以降低佈線間產生的寄生電容。此外，導電體356較佳為包含對氫、水等雜質具有阻擋性的導電體。尤其是，在對氫具有阻擋性的絕緣體350所具有的開口中形成對氫具有阻擋性的導電體。藉由採用該結構，可以使用障壁層將電晶體300與電晶體500分離，從而可以抑制氫從電晶體300擴散到電晶體500中。
注意，作為對氫具有阻擋性的導電體，例如較佳為使用氮化鉭等。此外，藉由層疊氮化鉭和導電性高的鎢，不但可以保持作為佈線的導電性而且可以抑制氫從電晶體300擴散。此時，對氫具有阻擋性的氮化鉭層較佳為與對氫具有阻擋性的絕緣體350接觸。
此外，在絕緣體354及導電體356上依次層疊有絕緣體360、絕緣體362及絕緣體364。
此外，與絕緣體324等同樣，絕緣體360較佳為使用對水、氫等雜質具有阻擋性的絕緣體。因此，絕緣體360例如可以使用可用於絕緣體324等的材料。
絕緣體362及絕緣體364被用作層間絕緣膜及平坦化膜。此外，與絕緣體324同樣，絕緣體362及絕緣體364例如較佳為使用對水、氫等雜質具有阻擋性的絕緣體。因此，絕緣體362及/或絕緣體364可以使用可用於絕緣體324等的材料。
此外，絕緣體360、絕緣體362及絕緣體364各自的重疊於部分導電體356的區域中形成有開口部，並以嵌入該開口部的方式設置有導電體366。此外，導電體366還形成在絕緣體362上。導電體366例如具有與電晶體300連接的插頭或佈線的功能。此外，導電體366可以使用與導電體328及導電體330同樣的材料設置。
在絕緣體364及導電體366上依次層疊有絕緣體510、絕緣體512、絕緣體514及絕緣體516。作為絕緣體510、絕緣體512、絕緣體514及絕緣體516中的一個，較佳為使用對氧或氫等具有阻擋性的物質。
例如，作為絕緣體510及絕緣體514，較佳為使用能夠防止氫、雜質等從基板310或設置有電晶體300的區域等擴散到設置有電晶體500的區域中的具有阻擋性的膜。因此，絕緣體510及絕緣體514可以使用與絕緣體324同樣的材料。
作為對氫具有阻擋性的膜的一個例子，可以使用藉由CVD法形成的氮化矽。在此，有時氫擴散到電晶體500等具有氧化物半導體的半導體元件中，導致該半導體元件的特性下降。因此，較佳為在電晶體300與電晶體500之間設置抑制氫的擴散的膜。明確而言，抑制氫的擴散的膜是指氫的脫離量少的膜。
例如，作為對氫具有阻擋性的膜，絕緣體510及絕緣體514較佳為使用氧化鋁、氧化鉿、氧化鉭等金屬氧化物。
尤其是，氧化鋁的不使氧及導致電晶體的電特性變動的氫、水分等雜質透過的阻擋效果高。因此，在電晶體的製程中及製程之後，氧化鋁可以防止氫、水分等雜質進入電晶體500中。此外，氧化鋁可以抑制氧從構成電晶體500的氧化物釋放。因此，氧化鋁適合用作電晶體500的保護膜。
例如，作為絕緣體512及絕緣體516，可以使用與絕緣體320同樣的材料。此外，藉由作為上述絕緣體使用介電常數較低的材料，可以減少產生在佈線之間的寄生電容。例如，作為絕緣體512及絕緣體516，可以使用氧化矽膜和氧氮化矽膜等。
此外，在絕緣體510、絕緣體512、絕緣體514及絕緣體516中例如嵌入有導電體518、構成電晶體500的導電體（例如，圖35A及圖35B所示的導電體503）等。此外，導電體518被用作與電容器600或電晶體300連接的插頭或佈線。導電體518可以使用與導電體328及導電體330同樣的材料形成。
尤其是，與絕緣體510及絕緣體514接觸的區域的導電體518較佳為對氧、氫及水具有阻擋性的導電體。藉由採用該結構，可以利用對氧、氫及水具有阻擋性的層將電晶體300與電晶體500分離，從而可以抑制氫從電晶體300擴散到電晶體500中。
在絕緣體516上方設置有電晶體500。
如圖35A及圖35B所示，電晶體500包括絕緣體514上的絕緣體516、以嵌入絕緣體514或絕緣體516中的方式配置的導電體503（導電體503a及導電體503b）、絕緣體516及導電體503上的絕緣體522、絕緣體522上的絕緣體524、絕緣體524上的氧化物530a、氧化物530a上的氧化物530b、氧化物530b上的導電體542a、導電體542a上的絕緣體571a、氧化物530b上的導電體542b、導電體542b上的絕緣體571b、氧化物530b上的絕緣體552、絕緣體552上的絕緣體550、絕緣體550上的絕緣體554、位於絕緣體554上並與氧化物530b的一部分重疊的導電體560（導電體560a及導電體560b）、以及配置在絕緣體522、絕緣體524、氧化物530a、氧化物530b、導電體542a、導電體542b、絕緣體571a及絕緣體571b上的絕緣體544。在此，如圖35A及圖35B所示，絕緣體552與絕緣體522的頂面、絕緣體524的側面、氧化物530a的側面、氧化物530b的側面及頂面、導電體542的側面、絕緣體571的側面、絕緣體544的側面、絕緣體580的側面及絕緣體550的底面接觸。此外，導電體560的頂面以高度與絕緣體554的最上部、絕緣體550的最上部、絕緣體552的最上部及絕緣體580的頂面的高度大致一致的方式配置。此外，絕緣體574與導電體560、絕緣體552、絕緣體550、絕緣體554和絕緣體580各自的頂面的至少一部分接觸。
在絕緣體580及絕緣體544中形成到達氧化物530b的開口。在該開口內設置絕緣體552、絕緣體550、絕緣體554及導電體560。此外，在電晶體500的通道長度方向上，絕緣體571a及導電體542a與絕緣體571b及導電體542b間設置有導電體560、絕緣體552、絕緣體550及絕緣體554。絕緣體554具有與導電體560的側面接觸的區域及與導電體560的底面接觸的區域。
氧化物530較佳為包括絕緣體524上的氧化物530a及氧化物530a上的氧化物530b。當在氧化物530b下包括氧化物530a時，可以抑制雜質從形成在氧化物530a的下方的結構物向氧化物530b擴散。
在電晶體500中，氧化物530具有氧化物530a及氧化物530b這兩層的疊層結構，但是本發明不侷限於此。例如，可以具有氧化物530b的單層結構或三層以上的疊層結構，也可以具有氧化物530a及氧化物530b分別為疊層的結構。
導電體560被用作第一閘極（也稱為頂閘極）電極，導電體503被用作第二閘極（也稱為背閘極）電極。此外，絕緣體552、絕緣體550及絕緣體554被用作第一閘極絕緣體，絕緣體522及絕緣體524被用作第二閘極絕緣體。注意，有時將閘極絕緣體稱為閘極絕緣層或閘極絕緣膜。此外，導電體542a被用作源極和汲極中的一個，導電體542b被用作源極和汲極中的另一個。此外，氧化物530的與導電體560重疊的區域的至少一部分被用作通道形成區域。
在此，圖37A示出圖35A中的通道形成區域附近的放大圖。由於氧化物530b被供應氧，通道形成區域形成在導電體542a和導電體542b之間的區域中。因此，如圖37A所示，氧化物530b包括被用作電晶體500的通道形成區域的區域530bc及以夾著區域530bc的方式設置並被用作源極區域或汲極區域的區域530ba及區域530bb。區域530bc的至少一部分與導電體560重疊。換言之，區域530bc設置在導電體542a與導電體542b間的區域中。區域530ba與導電體542a重疊，區域530bb與導電體542b重疊。
被用作通道形成區域的區域530bc是與區域530ba及區域530bb相比其氧空位（在本說明書等中，金屬氧化物中的氧空位有時被稱為Vo（oxygen vacancy））少或雜質濃度低，由此載子濃度低的高電阻區域。因此，區域530bc可以說是i型（本質）或實質上i型的區域。
在使用氧化物半導體的電晶體中，如果氧化物半導體中的形成通道的區域存在雜質或氧空位(Vo)，電特性則容易變動，有時降低可靠性。此外，氧空位(Vo)附近的氫形成氫進入氧空位(Vo)中的缺陷(下面有時稱為VoH)而可能會生成成為載子的電子。因此，當在氧化物半導體中的形成通道的區域中包含氧空位時，電晶體會成為常開啟特性(即使不對閘極電極施加電壓也存在通道而在電晶體中電流流過的特性)。由此，在氧化物半導體的形成通道的區域中，較佳為儘量減少雜質、氧空位及VoH。
此外，在被用作源極區域或汲極區域的區域530ba及區域530bb中，氧空位(Vo)多並且氫、氮、金屬元素等雜質的濃度高。因此，區域530ba及區域530bb的載子濃度提高，所以被低電阻化。就是說，區域530ba及區域530bb是比區域530bc載子濃度高且電阻低的n型區域。
在此，被用作通道形成區域的區域530bc的載子濃度較佳為1×1018 cm-3 以下，更佳為低於1×1017 cm-3 ，進一步較佳為低於1×1016 cm-3 ，更佳的是低於1×1013 cm-3 ，進一步較佳的是低於1×1012 cm-3 。對被用作通道形成區域的區域530bc的載子濃度的下限值沒有特別的限定，例如，可以將其設定為1×10-9 cm-3 。
此外，也可以在區域530bc與區域530ba或區域530bb之間形成載子濃度等於或低於區域530ba及區域530bb的載子濃度且等於或高於區域530bc的載子濃度的區域。換言之，該區域被用作區域530bc與區域530ba或區域530bb的接合區域。該接合區域的氫濃度有時相等於或低於區域530ba及區域530bb的氫濃度且等於或高於區域530bc的氫濃度。此外，該接合區域的氧空位有時等於或少於區域530ba及區域530bb的氧空位且等於或多於區域530bc的氧空位。
注意，圖37A示出區域530ba、區域530bb及區域530bc形成在氧化物530b中的例子，但是本發明不侷限於此。例如，上述各區域也可以形成在氧化物530b和氧化物530a中。
在氧化物530中，有時難以明確地觀察各區域的邊界。在各區域中檢測出的金屬元素和氫及氮等雜質元素的濃度並不需要按每區域分階段地變化，也可以在各區域中逐漸地變化。就是說，越接近通道形成區域，金屬元素和氫及氮等雜質元素的濃度越低即可。
較佳為在電晶體500中將被用作半導體的金屬氧化物（以下，有時稱為氧化物半導體）用於包含通道形成區域的氧化物530（氧化物530a、氧化物530b）。
被用作半導體的金屬氧化物較佳為使用其能帶間隙為2eV以上，較佳為2.5eV以上的金屬氧化物。如此，藉由使用能帶間隙較寬的金屬氧化物，可以減小電晶體的關態電流。
例如，作為氧化物530較佳為使用包含銦、元素M及鋅的In-M-Zn氧化物（元素M為選自鋁、鎵、釔、錫、銅、釩、鈹、硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢和鎂等中的一種或多種）等的金屬氧化物。此外，作為氧化物530也可以使用In-Ga氧化物、In-Zn氧化物、銦氧化物。
在此，較佳的是，用於氧化物530b的金屬氧化物中的In與元素M的原子個數比大於用於氧化物530a的金屬氧化物中的In與元素M的原子個數比。
如此，藉由在氧化物530b下配置氧化物530a，可以抑制雜質及過多的氧從形成在氧化物530a的下方的結構物向氧化物530b擴散。
此外，氧化物530a及氧化物530b除了氧以外還包含共同元素（作為主要成分），所以可以降低氧化物530a與氧化物530b的界面的缺陷態密度。因為可以降低氧化物530a與氧化物530b的界面的缺陷態密度，所以界面散射給載子傳導帶來的影響小，從而可以得到高通態電流。
氧化物530b較佳為具有結晶性。尤其是，較佳為使用CAAC-OS（c-axis aligned crystalline oxide semiconductor：c軸配向結晶氧化物半導體）作為氧化物530b。
CAAC-OS具有結晶性高的緻密結構且是雜質、缺陷（例如，氧空位（VO 等）少的金屬氧化物。尤其是，藉由在形成金屬氧化物後以金屬氧化物不被多晶化的溫度（例如，400℃以上且600℃以下）進行熱處理，可以使CAAC-OS具有結晶性更高的緻密結構。如此，藉由進一步提高CAAC-OS的密度，可以進一步降低該CAAC-OS中的雜質或氧的擴散。
另一方面，在CAAC-OS中不容易觀察明確的晶界，因此不容易發生起因於晶界的電子移動率的下降。因此，包含CAAC-OS的金屬氧化物的物理性質穩定。因此，具有CAAC-OS的金屬氧化物具有耐熱性且可靠性良好。
在使用氧化物半導體的電晶體中，如果在氧化物半導體的形成通道的區域中存在雜質或氧空位，電特性則容易變動，有時降低可靠性。此外，氧空位附近的氫形成氫進入氧空位中的缺陷（下面有時稱為VO H）而可能會產生成為載子的電子。因此，當在氧化物半導體的形成通道的區域中包含氧空位時，電晶體會具有常開啟特性（即使不對閘極電極施加電壓也存在通道而在電晶體中電流流過的特性）。由此，在氧化物半導體的形成通道的區域中，較佳為儘量減少雜質、氧空位及VO H。換言之，較佳的是，氧化物半導體中的形成通道的區域的載子濃度降低且被i型化（本質化）或實質上被i型化。
相對於此，藉由在氧化物半導體附近設置包含藉由加熱脫離的氧（以下，有時稱為過量氧）的絕緣體而進行熱處理，可以從該絕緣體向氧化物半導體供應氧而減少氧空位及VO H。注意，在對源極區域或汲極區域供應過多的氧時，有可能引起電晶體500的通態電流下降或者場效移動率的下降。並且，在供應到源極區域或汲極區域的氧量在基板面內有不均勻時，包括電晶體的半導體裝置特性發生不均勻。
因此，較佳的是，在氧化物半導體中，被用作通道形成區域的區域530bc的載子濃度得到降低且被i型化或實質上被i型化。另一方面，較佳的是，被用作源極區域或汲極區域的區域530ba及區域530bb的載子濃度高且被n型化。換言之，較佳為減少氧化物半導體的區域530bc的氧空位及VO H且區域530ba及區域530bb不被供應過多的氧。
於是，本實施方式以在氧化物530b上設置導電體542a及導電體542b的狀態在含氧氛圍下進行微波處理來減少區域530bc的氧空位及VO H。在此，微波處理例如是指使用包括利用微波生成高密度電漿的電源的裝置的處理。
藉由在含氧氛圍下進行微波處理，可以使用微波或RF等高頻使氧氣體電漿化而使該氧電漿作用。此時，也可以將微波或RF等高頻照射到區域530bc。藉由電漿、微波等的作用，可以使區域530bc的VO H分開。可以將氫（H）從區域530bc去除而由氧填補氧空位（VO ）。換言之，在區域530bc中發生“VO H→H+VO ”的反應，可以降低區域530bc的氫濃度。由此，可以減少區域530bc中的氧空位及VO H而降低載子濃度。
此外，當在含氧氛圍下進行微波處理時，微波、RF等高頻、氧電漿等被導電體542a及導電體542b遮蔽而不作用於區域530ba及區域530bb。再者，可以藉由覆蓋氧化物530b及導電體542的絕緣體571及絕緣體580降低氧電漿的作用。由此，在進行微波處理時在區域530ba及區域530bb中不發生VO H的減少以及過多的氧的供應，因此可以防止載子濃度的降低。
此外，較佳為在形成成為絕緣體552的絕緣膜之後或者在形成成為絕緣體550的絕緣膜之後以含氧氛圍進行微波處理。如此，藉由經由絕緣體552或絕緣體550以含氧氛圍進行微波處理，可以對區域530bc高效地注入氧。此外，藉由以與導電體542的側面及區域530bc的表面接觸的方式配置絕緣體552，可以抑制區域530bc被注入不必要的氧，因此可以抑制導電體542的側面的氧化。此外，可以抑制在形成成為絕緣體550的絕緣膜時導電體542的側面被氧化。
此外，作為注入到區域530bc中的氧，有氧原子、氧分子、氧自由基（也稱為O自由基，包含不成對電子的原子、分子或離子）等各種方式。注入到區域530bc中的氧可以為上述方式中的任一個或多個，尤其較佳為氧自由基。此外，由於可以提高絕緣體552及絕緣體550的膜質量，電晶體500的可靠性得到提高。
如上所述，可以在氧化物半導體的區域530bc中選擇性地去除氧空位及VO H而使區域530bc成為i型或實質上i型。並且，可以抑制對被用作源極區域或汲極區域的區域530ba及區域530bb供應過多的氧而保持n型。由此，可以抑制電晶體500的電特性變動而抑制在基板面內電晶體500的電特性不均勻。
藉由採用上述結構，可以提供一種電晶體特性不均勻小的半導體裝置。此外，可以提供一種可靠性良好的半導體裝置。此外，可以提供一種具有良好的電特性的半導體裝置。
此外，如圖35B所示，在從電晶體500的通道寬度的剖面看時，也可以在氧化物530b的側面與氧化物530b的頂面之間具有彎曲面。就是說，該側面的端部和該頂面的端部也可以彎曲（以下，也稱為圓形）。
上述彎曲面的曲率半徑較佳為大於0nm且小於與導電體542重疊的區域的氧化物530b的厚度或者小於不具有上述彎曲面的區域的一半長度。明確而言，上述彎曲面的曲率半徑大於0nm且為20nm以下，較佳為1nm以上且15nm以下，更佳為2nm以上且10nm以下。藉由採用上述形狀，可以提高絕緣體552、絕緣體550、絕緣體554及導電體560的氧化物530b的覆蓋性。
氧化物530較佳為具有化學組成互不相同的多個氧化物層的疊層結構。明確而言，用於氧化物530a的金屬氧化物中的相對於主要成分的金屬元素的元素M的原子個數比較佳為大於用於氧化物530b的金屬氧化物中的相對於主要成分的金屬元素的元素M的原子個數比。此外，用於氧化物530a的金屬氧化物中的In與元素M的原子個數比較佳為大於用於氧化物530b的金屬氧化物中的In與元素M的原子個數比。此外，用於氧化物530b的金屬氧化物中的In與元素M的原子個數比較佳為大於用於氧化物530a的金屬氧化物中的In與元素M的原子個數比。
此外，氧化物530b較佳為具有CAAC-OS等的結晶性的氧化物。CAAC-OS等的具有結晶性的氧化物具有雜質及缺陷（氧空位等）少的結晶性高且緻密的結構。因此，可以抑制源極電極或汲極電極從氧化物530b抽出氧。因此，即使進行熱處理也可以減少氧從氧化物530b被抽出，所以電晶體500對製程中的高溫度（所謂熱積存：thermal budget）也很穩定。
在此，在氧化物530a與氧化物530b的接合部中，導帶底平緩地變化。換言之，也可以將上述情況表達為氧化物530a與氧化物530b的接合部的導帶底連續地變化或者連續地接合。為此，較佳為降低形成在氧化物530a與氧化物530b的界面的混合層的缺陷態密度。
明確而言，藉由使氧化物530a與氧化物530b除了包含氧之外還包含共同元素作為主要成分，可以形成缺陷態密度低的混合層。例如，在氧化物530b為In-M-Zn氧化物的情況下，作為氧化物530a也可以使用In-M-Zn氧化物、M-Zn氧化物、元素M的氧化物、In-Zn氧化物、銦氧化物等。
明確而言，作為氧化物530a使用In:M:Zn=1:3:4[原子個數比]或其附近的組成或者In:M:Zn=1:1:0.5[原子個數比]或其附近的組成的金屬氧化物，即可。此外，作為氧化物530b，使用In:M:Zn=1:1:1[原子個數比]或其附近的組成、In:M:Zn=4:2:3[原子個數比]或其附近的組成的金屬氧化物，即可。注意，附近的組成包括所希望的原子個數比的±30%的範圍。此外，作為元素M較佳為使用鎵。
此外，在藉由濺射法形成金屬氧化物時，上述原子個數比不侷限於所形成的金屬氧化物的原子個數比，而也可以是用於金屬氧化物的形成的濺射靶材的原子個數比。
此外，如圖35A等所示，由於以與氧化物530的頂面及側面接觸的方式設置由氧化鋁等形成的絕緣體552，氧化物530所包含的銦有時分佈在氧化物530和絕緣體552的界面及其附近。因此，氧化物530的表面附近具有接近銦氧化物的原子個數比或者接近In-Zn氧化物的原子個數比。在如此氧化物530，尤其是氧化物530b的表面附近的銦的原子個數比較大時，可以提高電晶體500的場效移動率。
藉由使氧化物530a及氧化物530b具有上述結構，可以降低氧化物530a與氧化物530b的界面的缺陷態密度。因此，界面散射對載子傳導帶來的影響減少，從而電晶體500可以得到高通態電流及高頻特性。
絕緣體512、絕緣體514、絕緣體544、絕緣體571、絕緣體574、絕緣體576、絕緣體581中的至少一個較佳為被用作抑制水、氫等雜質從基板一側或電晶體500的上方擴散到電晶體500的阻擋絕緣膜。因此，絕緣體512、絕緣體514、絕緣體544、絕緣體571、絕緣體574、絕緣體576、絕緣體581中的至少一個較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子（N2 O、NO、NO2 等）、銅原子等雜質的擴散的功能（不容易使上述雜質透過）的絕緣材料。此外，較佳為使用具有抑制氧（例如，氧原子、氧分子等中的至少一個）的擴散的功能（不容易使上述氧透過）的絕緣材料。
此外，在本說明書中，阻擋絕緣膜是指具有阻擋性的絕緣膜。在本說明書中，阻擋性是指抑制所對應的物質的擴散的功能（也可以說透過性低）。或者，是指俘獲並固定所對應的物質（也稱為吸雜）的功能。
作為絕緣體512、絕緣體514、絕緣體544、絕緣體571、絕緣體574、絕緣體576及絕緣體581，較佳為使用具有抑制水、氫等雜質及氧的擴散的功能的絕緣體，例如可以使用氧化鋁、氧化鎂、氧化鉿、氧化鎵、銦鎵鋅氧化物、氮化矽或氮氧化矽等。例如，作為絕緣體512、絕緣體544及絕緣體576，較佳為使用氫阻擋性更高的氮化矽等。此外，例如，作為絕緣體514、絕緣體571、絕緣體574及絕緣體581，較佳為使用俘獲並固定氫的性能高的氧化鋁或氧化鎂等。由此，可以抑制水、氫等雜質經過絕緣體512及絕緣體514從基板一側擴散到電晶體500一側。或者，可以抑制水、氫等雜質從配置在絕緣體581的外方的層間絕緣膜等擴散到電晶體500一側。或者，可以抑制包含在絕緣體524等中的氧經過絕緣體512及絕緣體514擴散到基板一側。或者，可以抑制含在絕緣體580等中的氧經過絕緣體574等向電晶體500的上方擴散。如此，較佳為採用由具有抑制水、氫等雜質及氧的擴散的功能的絕緣體512、絕緣體514、絕緣體544、絕緣體571、絕緣體574、絕緣體576及絕緣體581圍繞電晶體500的結構。
在此，作為絕緣體512、絕緣體514、絕緣體544、絕緣體571、絕緣體574、絕緣體576及絕緣體581，較佳為使用具有非晶結構的氧化物。例如，較佳為使用AlOx （x是大於0的任意數）或MgOy （y是大於0的任意數）等金屬氧化物。上述具有非晶結構的金屬氧化物有時具有如下性質：氧原子具有懸空鍵而由該懸空鍵俘獲或固定氫。藉由將上述具有非晶結構的金屬氧化物作為電晶體500的組件使用或者設置在電晶體500的周圍，可以俘獲或固定含在電晶體500中的氫或存在於電晶體500的周圍的氫。尤其是，較佳為俘獲或固定含在電晶體500中的通道形成區域的氫。藉由將具有非晶結構的金屬氧化物作為電晶體500的組件使用或者設置在電晶體500的周圍，可以製造具有良好特性的可靠性高的電晶體500及半導體裝置。
此外，絕緣體512、絕緣體514、絕緣體544、絕緣體571、絕緣體574、絕緣體576及絕緣體581較佳為具有非晶結構，但是也可以在其一部分形成多晶結構的區域。此外，絕緣體512、絕緣體514、絕緣體544、絕緣體571、絕緣體574、絕緣體576及絕緣體581也可以具有層疊有非晶結構的層與多晶結構的層的多層結構。例如，也可以具有在非晶結構的層上層疊有多晶結構的層的疊層結構。
絕緣體512、絕緣體514、絕緣體544、絕緣體571、絕緣體574、絕緣體576及絕緣體581的成膜例如可以利用濺射法。濺射法不需要作為沉積氣體使用包含氫的分子，所以可以降低絕緣體512、絕緣體514、絕緣體544、絕緣體571、絕緣體574、絕緣體576及絕緣體581的氫濃度。作為成膜方法，除了濺射法以外還可以適當地使用化學氣相沉積（CVD：Chemical Vapor Deposition）法、分子束磊晶（MBE：Molecular Beam Epitaxy）法、脈衝雷射沉積（PLD：Pulsed Laser Deposition）法、原子層沉積法（ALD：Atomic Layer Deposition）法等。
此外，有時較佳為降低絕緣體512、絕緣體544及絕緣體576的電阻率。例如，藉由使絕緣體512、絕緣體544及絕緣體576的電阻率約為1×1013 Ωcm，在半導體裝置製程的利用電漿等的處理中，有時絕緣體512、絕緣體544及絕緣體576可以緩和導電體503、導電體542、導電體560的電荷積聚。絕緣體512、絕緣體544及絕緣體576的電阻率為1×1010 Ωcm以上且1×1015 Ωcm以下。
此外，絕緣體516、絕緣體574、絕緣體580及絕緣體581的介電常數較佳為比絕緣體514低。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。例如，作為絕緣體516、絕緣體580及絕緣體581，適當地使用氧化矽、氧氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽或具有空孔的氧化矽等。
此外，絕緣體581例如較佳為被用作層間膜、平坦化膜等的絕緣體。
導電體503以與氧化物530及導電體560重疊的方式配置。在此，導電體503較佳為以嵌入絕緣體516的開口中的方式設置。此外，導電體503的一部分有時嵌入絕緣體514中。
導電體503包括導電體503a及導電體503b。導電體503a以與該開口的底面及側壁接觸的方式設置。導電體503b以嵌入形成在導電體503a的凹部中的方式設置。在此，導電體503b的頂面與導電體503a的頂面的高度及絕緣體516的頂面的高度大致一致。
在此，作為導電體503a較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子（N2 O、NO、NO2 等）、銅原子等雜質的擴散的功能的導電材料。此外，較佳為使用具有抑制氧（例如，氧原子、氧分子等中的至少一個）的擴散的功能的導電材料。
藉由作為導電體503a使用具有抑制氫的擴散的功能的導電材料，可以防止含在導電體503b中的氫等雜質藉由絕緣體524等擴散到氧化物530。此外，藉由作為導電體503a使用具有抑制氧的擴散的功能的導電材料，可以抑制導電體503b被氧化而導電率下降。作為具有抑制氧擴散的功能的導電材料，例如可以使用鈦、氮化鈦、鉭、氮化鉭、釕、氧化釕等。因此，作為導電體503a使用單層或疊層的上述導電材料即可。例如，作為導電體503a使用氮化鈦即可。
此外，導電體503b較佳為使用以鎢、銅或鋁為主要成分的導電材料。例如，導電體503b可以使用鎢。
導電體503有時被用作第二閘極電極。在此情況下，藉由獨立地改變供應到導電體503的電位而不使其與供應到導電體560的電位聯動，可以控制電晶體500的臨界電壓（Vth）。尤其是，藉由對導電體503施加負電位，可以增大電晶體500的Vth而減少關態電流。由此，與不對導電體503施加負電位的情況相比，在對導電體503施加負電位的情況下，可以減少對導電體560施加的電位為0V時的汲極電流。
此外，導電體503的電阻率根據上述施加到導電體503的電位設計，導電體503的厚度根據該電阻率設定。此外，絕緣體516的厚度與導電體503大致相同。在此，較佳為在導電體503的設計允許的範圍內減少導電體503及絕緣體516的厚度。藉由減少絕緣體516的厚度，可以降低含在絕緣體516中的氫等雜質的絕對量，所以可以抑制該雜質擴散到氧化物530。
此外，導電體503在被俯視時較佳為比氧化物530的不與導電體542a及導電體542b重疊的區域大。尤其是，如圖35B所示，導電體503較佳為延伸到氧化物530a及氧化物530b的通道寬度方向的端部的外側的區域。就是說，較佳為在氧化物530的通道寬度方向的側面的外側，導電體503和導電體560隔著絕緣體重疊。藉由具有上述結構，可以由被用作第一閘極電極的導電體560的電場和被用作第二閘極電極的導電體503的電場電圍繞氧化物530的通道形成區域。在本說明書中，將由第一閘極及第二閘極的電場電圍繞通道形成區域的電晶體結構稱為surrounded channel（S-channel）結構。
在本說明書等中，S-channel結構的電晶體是指由一對閘極電極中的一方及另一方的電場電圍繞通道形成區域的電晶體的結構。此外，本說明書等中公開的S-channel結構與Fin型結構及平面型結構不同。藉由採用S-channel結構，可以實現對短通道效應的耐性得到提高的電晶體，換言之，可以實現不容易發生短通道效應的電晶體。
此外，如圖35B所示，將導電體503延伸來用作佈線。但是，本發明不侷限於此，也可以在導電體503下設置被用作佈線的導電體。此外，不一定需要在每一個電晶體中設置一個導電體503。例如，在多個電晶體中可以共同使用導電體503。
注意，示出在電晶體500中作為導電體503層疊有導電體503a及導電體503b的結構，但是本發明不侷限於此。例如，導電體503可以具有單層結構，也可以具有三層以上的疊層結構。
絕緣體522及絕緣體524被用作閘極絕緣體。
絕緣體522較佳為具有抑制氫（例如，氫原子、氫分子等中的至少一個）的擴散的功能。此外，絕緣體522較佳為具有抑制氧（例如，氧原子、氧分子等中的至少一個）的擴散的功能。例如，與絕緣體524相比，絕緣體522較佳為具有抑制氫和氧中的一者或兩者的擴散的功能。
絕緣體522較佳為使用作為絕緣材料的包含鋁和鉿中的一者或兩者的氧化物的絕緣體。作為該絕緣體，較佳為使用氧化鋁、氧化鉿、包含鋁及鉿的氧化物（鋁酸鉿）等。當使用這種材料形成絕緣體522時，絕緣體522被用作抑制氧從氧化物530釋放到基板一側及氫等雜質從電晶體500的周圍部擴散到氧化物530的層。因此，藉由設置絕緣體522，可以抑制氫等雜質擴散到電晶體500的內側，而可以抑制在氧化物530中生成氧空位。此外，可以抑制導電體503與絕緣體524及氧化物530所包含的氧起反應。
或者，例如也可以對上述絕緣體添加氧化鋁、氧化鉍、氧化鍺、氧化鈮、氧化矽、氧化鈦、氧化鎢、氧化釔或氧化鋯。或者，也可以對上述絕緣體進行氮化處理。此外，作為絕緣體522還可以在上述絕緣體上層疊氧化矽、氧氮化矽或氮化矽而使用。
此外，作為絕緣體522，例如也可以以單層或疊層使用包含氧化鋁、氧化鉿、氧化鉭、氧化鋯等所謂的high-k材料的絕緣體。當進行電晶體的微型化及高積體化時，由於閘極絕緣體的薄膜化，有時發生洩漏電流等的問題。藉由作為被用作閘極絕緣體的絕緣體使用high-k材料，可以在保持物理厚度的同時降低電晶體工作時的閘極電位。此外，作為絕緣體522有時可以使用鋯鈦酸鉛（PZT）、鈦酸鍶（SrTiO3 ）、（Ba,Sr）TiO3 （BST）等介電常數高的物質。
作為與氧化物530接觸的絕緣體524，例如適當地使用氧化矽、氧氮化矽等即可。
此外，在電晶體500的製程中，熱處理較佳為在氧化物530的表面露出的狀態下進行。該熱處理例如較佳為以100℃以上且600℃以下，更佳為以350℃以上且550℃以下進行。熱處理在氮氣體或惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。例如，熱處理較佳為在氧氛圍下進行。由此，對氧化物530供應氧，從而可以減少氧空位（VO ）。熱處理也可以在減壓狀態下進行。此外，也可以在氮氣體或惰性氣體的氛圍下進行熱處理，然後為了填補脫離的氧而在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行熱處理。此外，也可以在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行熱處理，然後連續地在氮氣體或惰性氣體的氛圍下進行熱處理。
藉由對氧化物530進行加氧化處理，可以由所供應的氧填補氧化物530中的氧空位，換言之可以促進“VO +O→null”的反應。再者，氧化物530中殘留的氫與被供給的氧發生反應而可以將氫以H2 O的形態去除（脫水化）。由此，可以抑制殘留在氧化物530中的氫與氧空位再結合而形成VO H。
此外，絕緣體522及絕緣體524也可以具有兩層以上的疊層結構。此時，不侷限於使用相同材料構成的疊層結構，也可以是使用不同材料構成的疊層結構。此外，絕緣體524也可以形成為島狀且與氧化物530a重疊。在此情況下，絕緣體544與絕緣體524的側面及絕緣體522的頂面接觸。
導電體542a及導電體542b與氧化物530b的頂面接觸。導電體542a及導電體542b分別被用作電晶體500的源極電極或汲極電極。
作為導電體542（導電體542a及導電體542b）例如較佳為使用包含鉭的氮化物、包含鈦的氮化物、包含鉬的氮化物、包含鎢的氮化物、包含鉭及鋁的氮化物、包含鈦及鋁的氮化物等。在本發明的一個實施方式中，尤其較佳為採用包含鉭的氮化物。此外，例如也可以使用氧化釕、氮化釕、包含鍶和釕的氧化物、包含鑭和鎳的氧化物等。這些材料是不容易氧化的導電材料或者即使吸收氧也維持導電性的材料，所以是較佳的。
注意，有時包含在氧化物530b等中的氫擴散到導電體542a或導電體542b。尤其是，藉由作為導電體542a及導電體542b使用包含鉭的氮化物，有時包含在氧化物530b等中的氫容易擴散到導電體542a或導電體542b，該擴散的氫與導電體542a或導電體542b所包含的氮鍵合。也就是說，有時包含在氧化物530b等中的氫被導電體542a或導電體542b吸收。
此外，較佳為在導電體542的側面與導電體542的頂面之間不形成彎曲面。藉由使導電體542不具有該彎曲面，可以增大通道寬度方向的剖面上的導電體542的剖面積。由此，增大導電體542的導電率，從而可以增大電晶體500的通態電流。
絕緣體571a與導電體542a的頂面接觸，絕緣體571b與導電體542b的頂面接觸。絕緣體571較佳為被用作至少對氧具有阻擋性的絕緣膜。因此，絕緣體571較佳為具有抑制氧擴散的功能。例如，與絕緣體580相比，絕緣體571較佳為具有進一步抑制氧擴散的功能。作為絕緣體571，例如可以使用氮化矽等包含矽的氮化物。此外，絕緣體571較佳為具有俘獲氫等雜質的功能。在此情況下，絕緣體571可以使用具有非晶結構的金屬氧化物，例如，氧化鋁或氧化鎂等絕緣體。尤其是，絕緣體571特別較佳為使用具有非晶結構的氧化鋁或由非晶結構組成的氧化鋁，因為有時能夠更有效地俘獲或固定氫。由此，可以製造特性良好且可靠性高的電晶體500及半導體裝置。
絕緣體544以覆蓋絕緣體524、氧化物530a、氧化物530b、導電體542及絕緣體571的方式設置。絕緣體544較佳為具有俘獲並固定氫的功能。在此情況下，絕緣體544較佳為包括氮化矽或具有非晶結構的金屬氧化物，例如，氧化鋁或氧化鎂等絕緣體。此外，例如，作為絕緣體544也可以使用氧化鋁與該氧化鋁上的氮化矽的疊層膜。
藉由設置上述絕緣體571及絕緣體544，可以由具有對氧具有阻擋性的絕緣體包圍導電體542。換言之，可以抑制包含在絕緣體524及絕緣體580中的氧擴散到導電體542中。由此，可以抑制包含在絕緣體524及絕緣體580中的氧而導致導電體542直接被氧化使得電阻率增大而通態電流減少。
絕緣體552被用作閘極絕緣體的一部分。作為絕緣體552較佳為使用氧阻擋絕緣膜。作為絕緣體552使用上述可用於絕緣體574的絕緣體即可。作為絕緣體552較佳為使用包含鋁和鉿中的一者或兩者的氧化物的絕緣體。作為該絕緣體，可以使用包含氧化鋁、氧化鉿、包含鋁及鉿的氧化物（鋁酸鉿）、包含鉿及矽的氧化物（矽酸鉿）等。在本實施方式中，作為絕緣體552，使用氧化鋁。此時，絕緣體552是至少包含氧及鋁的絕緣體。
如圖35B所示，絕緣體552以與氧化物530b的頂面及側面、氧化物530a的側面、絕緣體524的側面及絕緣體522的頂面接觸的方式設置。就是說，在通道寬度方向的剖面中氧化物530a、氧化物530b及絕緣體524的與導電體560重疊的區域被絕緣體552覆蓋。因此，可以利用具有氧阻擋性的絕緣體552防止在進行熱處理等時氧化物530a及氧化物530b中的氧脫離。因此，可以減少在氧化物530a及氧化物530b中形成氧空位（VO ）。由此，可以減少形成在區域530bc中的氧空位（VO ）及VO H。因此，可以提高電晶體500的電特性及可靠性。
此外，反之，即使絕緣體580及絕緣體550等包含過多的氧，也可以抑制該氧過度供應到氧化物530a及氧化物530b。因此，可以抑制區域530ba及區域530bb藉由區域530bc被過度氧化而導致電晶體500的通態電流的下降或場效移動率的下降。
此外，如圖35A所示，絕緣體552以與導電體542、絕緣體544、絕緣體571及絕緣體580各自的側面接觸的方式設置。因此，可以減少導電體542的側面被氧化而氧化膜形成在該側面。因此，可以抑制導致電晶體500的通態電流的下降或場效移動率的下降。
此外，絕緣體552需要與絕緣體554、絕緣體550、導電體560一起設置在形成於絕緣體580等中的開口中。為了實現電晶體500的微型化，絕緣體552的厚度較佳為小。絕緣體552的厚度為0.1nm以上、0.5nm以上或1.0nm以上且1.0nm以下、3.0nm以下或5.0nm以下。上述下限值及上限值可以分別組合。此時，絕緣體552的至少一部分是具有上述厚度的區域即可。此外，絕緣體552的厚度較佳為比絕緣體550的厚度小。此時，絕緣體552的至少一部分是厚度比絕緣體550小的區域即可。
為了如上所述地將絕緣體552形成得薄，較佳為利用ALD法形成絕緣體552。ALD法有只利用熱能使前驅物及反應物起反應的熱ALD（Thermal ALD）法、使用收到電漿激發的反應物的PEALD（Plasma Enhanced ALD）法等。在PEALD法中，藉由利用電漿可以在更低溫下進行形成，所以有時是較佳的。
此外，ALD法可以利用作為原子的性質的自調整性來沉積每一層的原子，從而發揮能夠形成極薄的膜、能夠對縱橫比高的結構形成膜、能夠以針孔等的缺陷少的方式形成膜、能夠形成覆蓋性優良的膜及能夠在低溫下形成膜等的效果。因此，可以在形成於絕緣體580等中的開口的側面等以上述較小的厚度且高覆蓋性形成絕緣體552。
ALD法中使用的前驅物有時包含碳等。因此，利用ALD法形成的膜有時與利用其它的成膜方法形成的膜相比包含更多的碳等雜質。此外，雜質的定量可以利用二次離子質譜分析（SIMS：Secondary Ion Mass Spectrometry）或X射線光電子能譜（XPS：X-ray Photoelectron Spectroscopy）測量。
絕緣體550被用作閘極絕緣體的一部分。絕緣體550較佳為以與絕緣體552的頂面接觸的方式配置。絕緣體550可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、添加有氟的氧化矽、添加有碳的氧化矽、添加有碳及氮的氧化矽、具有空孔的氧化矽等。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。此時，絕緣體550是至少包含氧及矽的絕緣體。
與絕緣體524同樣，較佳為絕緣體550中的水、氫等雜質的濃度得到降低。絕緣體550的厚度較佳為1nm以上或0.5nm以上且15.0nm以下或20nm以下。上述下限值及上限值可以分別組合。此時，絕緣體550的至少一部分是具有上述厚度的區域即可。
在圖35A及圖35B等中，示出絕緣體550具有單層的結構，但是本發明不侷限於此，也可以採用兩層以上的疊層結構。例如，如圖37B所示，絕緣體550也可以具有絕緣體550a與絕緣體550a上的絕緣體550b這兩層的疊層結構。
如圖37B所示，在使絕緣體550具有兩層疊層結構的情況下，較佳的是，下層的絕緣體550a使用容易使氧透過的絕緣體形成，而上層的絕緣體550b使用具有抑制氧的擴散的功能的絕緣體形成。藉由採用這種結構，可以抑制包含在絕緣體550a中的氧擴散到導電體560。換言之，可以抑制對氧化物530供應的氧量的減少。此外，可以抑制因包含在絕緣體550a中的氧導致的導電體560的氧化。例如，絕緣體550a使用上述的能夠用於絕緣體550的材料，絕緣體550b使用包含鋁和鉿中的一者或兩者的氧化物的絕緣體，即可。作為該絕緣體，可以使用包含氧化鋁、氧化鉿、包含鋁及鉿的氧化物（鋁酸鉿）、包含鉿及矽的氧化物（矽酸鉿）等。在本實施方式中，作為絕緣體550b，使用氧化鉿。此時，絕緣體550b是至少包含氧及鉿的絕緣體。此外，絕緣體550b的厚度為0.5nm以上且5.0nm以下，較佳為1.0nm以上且5.0nm以下，更佳為1.0nm以上且3.0nm以下。此時，絕緣體550b的至少一部分是具有上述厚度的區域即可。
注意，當絕緣體550a使用氧化矽、氧氮化矽等時，絕緣體550b也可以使用相對介電常數高的high-k材料的絕緣材料形成。藉由作為閘極絕緣體採用絕緣體550a及絕緣體550b的疊層結構，可以形成具有熱穩定性且相對介電常數高的疊層結構。因此，可以在保持閘極絕緣體的物理厚度的同時降低在電晶體工作時施加的閘極電位。此外，可以減少被用作閘極絕緣體的絕緣體的等效氧化物厚度（EOT）。因此，可以提高絕緣體550的絕緣耐壓。
絕緣體554被用作閘極絕緣體的一部分。作為絕緣體554較佳為使用氫阻擋絕緣膜。由此，可以防止包含在導電體560中的氫等雜質擴散到絕緣體550及氧化物530b。作為絕緣體554使用上述可用於絕緣體522或絕緣體524的絕緣體即可。例如，作為絕緣體554使用利用PEALD法形成的氮化矽即可。此時，絕緣體554是至少包含氮、矽的絕緣體。
此外，絕緣體554也可以還具有氧阻擋性。由此，可以抑制包含在絕緣體550中的氧擴散到導電體560。
此外，絕緣體554需要與絕緣體552、絕緣體550、導電體560一起設置在形成於絕緣體580等中的開口中。為了實現電晶體500的微型化，絕緣體554的厚度較佳為小。絕緣體554的厚度為0.1nm以上、0.5nm以上或1.0nm以上且3.0nm以下或5.0nm以下。上述下限值及上限值可以分別組合。此時，絕緣體554的至少一部分是具有上述厚度的區域即可。此外，絕緣體554的厚度較佳為比絕緣體550的厚度小。此時，絕緣體554的至少一部分是厚度比絕緣體550小的區域即可。
導電體560被用作電晶體500的第一閘極電極。導電體560較佳為包括導電體560a以及配置在導電體560a上的導電體560b。例如，較佳為以包圍導電體560b的底面及側面的方式配置導電體560a。此外，如圖35A及圖35B所示，導電體560的頂面與絕緣體550的頂面大致對齊。雖然在圖35A及圖35B中導電體560具有導電體560a和導電體560b的兩層結構，但是也可以具有單層結構或三層以上的疊層結構。
作為導電體560a較佳為使用具有抑制氫原子、氫分子、水分子、氮原子、氮分子、氧化氮分子、銅原子等雜質的擴散的功能的導電材料。此外，較佳為使用具有抑制氧（例如，氧原子、氧分子等中的至少一個）的擴散的功能的導電材料。
此外，當導電體560a具有抑制氧的擴散的功能時，可以抑制絕緣體550所包含的氧使導電體560b氧化而導致導電率的下降。作為具有抑制氧擴散的功能的導電材料，例如可以使用鈦、氮化鈦、鉭、氮化鉭、釕、氧化釕等。
此外，由於導電體560還被用作佈線，所以較佳為使用導電性高的導電體。例如，導電體560b可以使用鎢、銅或鋁為主要成分的導電材料。此外，導電體560b可以具有疊層結構，例如可以具有鈦或氮化鈦與上述導電材料的疊層結構。
此外，在電晶體500中，以嵌入絕緣體580等的開口中的方式自對準地形成導電體560。藉由如此形成導電體560，可以在導電體542a和導電體542b之間的區域中無需對準並確實地配置導電體560。
此外，如圖35B所示，在電晶體500的通道寬度方向上，以絕緣體522的底面為基準，導電體560的導電體560不與氧化物530b重疊的區域的底面的高度較佳為比氧化物530b的底面的高度低。藉由採用被用作閘極電極的導電體560隔著絕緣體550等覆蓋氧化物530b的通道形成區域的側面及頂面的結構，容易使導電體560的電場作用於氧化物530b的通道形成區域整體。由此，可以提高電晶體500的通態電流及頻率特性。以絕緣體522的底面為基準時的氧化物530a及氧化物530b不與導電體560重疊的區域的導電體560的底面的高度與氧化物530b的底面的高度之差為0nm以上、3nm以上或5nm以上且20nm以下、50nm以下或100nm以下。上述下限值及上限值可以分別組合。
絕緣體580設置在絕緣體544上，在將設置絕緣體550及導電體560的區域中形成開口。此外，絕緣體580的頂面也可以被平坦化。
較佳的是，被用作層間膜的絕緣體580的介電常數低。藉由將介電常數低的材料用於層間膜，可以減少產生在佈線之間的寄生電容。絕緣體580例如較佳為使用與絕緣體516同樣的材料形成。尤其是，氧化矽及氧氮化矽具有熱穩定性，所以是較佳的。特別是，因為氧化矽、氧氮化矽、具有空孔的氧化矽等材料容易形成包含藉由加熱脫離的氧的區域，所以是較佳的。
絕緣體580中的水、氫等雜質濃度較佳為得到降低。例如，作為絕緣體580適當地使用氧化矽、氧氮化矽等包含矽的氧化物即可。
絕緣體574較佳為被用作抑制水、氫等雜質從上方向絕緣體580擴散的阻擋絕緣膜且具有俘獲氫等雜質的功能。此外，絕緣體574較佳為被用作抑制氧透過的阻擋絕緣膜。作為絕緣體574，使用具有非晶結構的金屬氧化物，例如氧化鋁等絕緣體即可。此時的絕緣體574是至少包含氧及鋁的絕緣體。藉由在夾在絕緣體512與絕緣體581的區域內設置與絕緣體580接觸且具有俘獲氫等雜質的功能的絕緣體574，可以俘獲包含在絕緣體580等中的氫等雜質而將該區域內的氫量為一定的值。尤其是，絕緣體574較佳為使用具有非晶結構的氧化鋁，因為有時能夠更有效地俘獲或固定氫。由此，可以製造特性良好且可靠性高的電晶體500及半導體裝置。
絕緣體576可以被用作抑制水、氫等雜質從上方擴散到絕緣體580的阻擋絕緣膜。絕緣體576配置在絕緣體574上。作為絕緣體576，較佳為使用氮化矽或氮氧化矽等包含矽的氮化物。例如，作為絕緣體576使用藉由濺射法形成的氮化矽。藉由使用濺射法形成絕緣體576，可以形成密度高的氮化矽膜。此外，作為絕緣體576，也可以在藉由濺射法形成的氮化矽上還層疊藉由PEALD法或CVD法形成的氮化矽。
此外，電晶體500的第一端子及第二端子中的一個與用作插頭的導電體540a電連接，電晶體500的第一端子及第二端子中的另一個與用作插頭的導電體540b電連接。在本說明書等中，將導電體540a及導電體540b統稱為導電體540。
作為一個例子，導電體540a設置在與導電體542a重疊的區域。明確而言，在與導電體542a重疊的區域，在圖35A所示的絕緣體544、絕緣體571、絕緣體580、絕緣體574、絕緣體576、絕緣體581、圖34所示的絕緣體582以及絕緣體586中形成有開口部，在該開口部的內側設置有導電體540a。此外，作為一個例子，導電體540b設置在與導電體542b重疊的區域。明確而言，在與導電體542b重疊的區域，在圖35A所示的絕緣體544、絕緣體571、絕緣體580、絕緣體574、絕緣體576、絕緣體581、圖34所示的絕緣體582以及絕緣體586中形成有開口部，在該開口部的內側設置有導電體540b。關於絕緣體582及絕緣體586將在後面描述。
此外，如圖35A所示，也可以在與導電體542a重疊的區域中的開口部的側面與導電體540a之間設置絕緣體541a作為具有雜質阻擋性的絕緣體。同樣，也可以在與導電體542b重疊的區域中的開口部的側面與導電體540b之間設置絕緣體541b作為具有雜質阻擋性的絕緣體。在本說明書等中，將絕緣體541a及絕緣體541b統稱為絕緣體541。
導電體540a及導電體540b較佳為使用以鎢、銅或鋁為主要成分的導電材料。此外，導電體540a及導電體540b也可以具有疊層結構。
當作為導電體540採用疊層結構時，作為配置在絕緣體581、絕緣體576、絕緣體574、絕緣體580、絕緣體544及絕緣體571附近的第一導電體較佳為使用具有抑制水、氫等雜質的透過的功能的導電材料。例如，較佳為使用鉭、氮化鉭、鈦、氮化鈦、釕、氧化釕等。可以以單層或疊層使用具有抑制水、氫等雜質的透過的功能的導電材料。此外，可以防止包含在絕緣體576的上方的層的水、氫等雜質藉由導電體540a及導電體540b混入到氧化物530。
作為絕緣體541a及絕緣體541b，使用可用於絕緣體544等的阻擋絕緣膜即可。作為絕緣體541a及絕緣體541b，例如可以使用氮化矽、氧化鋁、氮氧化矽等絕緣體。因為絕緣體541a及絕緣體541b與絕緣體576、絕緣體574及絕緣體571接觸地設置，所以可以抑制包含在絕緣體580等中的水、氫等雜質經過導電體540a及導電體540b混入氧化物530。尤其是，氮化矽的氫阻擋性高，所以是較佳的。此外，可以防止絕緣體580所包含的氧被導電體540a及導電體540b吸收。
在絕緣體541a及絕緣體541b具有如圖35A所示那樣的疊層結構時，作為與絕緣體580等的開口的內壁接觸的第一絕緣體以及其內側的第二絕緣體較佳為組合使用氧阻擋絕緣膜和氫阻擋絕緣膜。
例如，作為第一絕緣體使用利用ALD法形成的氧化鋁且作為第二絕緣體使用利用PEALD法形成的氮化矽即可。藉由採用這樣的結構，可以抑制導電體540的氧化，並且可以抑制氫進入導電體540中。
此外，在電晶體500中，層疊有絕緣體541的第一絕緣體與絕緣體541的第二導電體，但是本發明不侷限於此。例如，絕緣體541也可以具有單層結構或者三層以上的疊層結構。此外，在電晶體500中，層疊有導電體540的第一導電體與導電體540的第二導電體，但是本發明不侷限於此。例如，導電體540也可以具有單層結構或者三層以上的疊層結構。
此外，如圖34所示，也可以以與導電體540a的上部及導電體540b的上部接觸的方式配置被用作佈線的導電體610、導電體612等。導電體610、導電體612較佳為使用以鎢、銅或鋁為主要成分的導電材料。此外，該導電體也可以具有疊層結構。明確而言，例如，該導電體也可以具有鈦或氮化鈦與上述導電材料的疊層。此外，該導電體也可以嵌入設置在絕緣體中的開口而形成。
此外，本發明的一個實施方式的半導體裝置所包括的電晶體的結構不侷限於圖34、圖35A、圖35B及圖36所示的電晶體500。本發明的一個實施方式的半導體裝置所包括的電晶體的結構也可以根據狀況而改變。
例如，圖34、圖35A、圖35B及圖36所示的電晶體500也可以具有圖38所示的結構。圖38的電晶體包括氧化物543a及氧化物543b，這一點與圖34、圖35A、圖35B及圖36所示的電晶體500不同。在本說明書等中，將氧化物543a及氧化物543b統稱為氧化物543。此外，圖38的電晶體的通道寬度方向上的剖面結構可以與圖35B所示的電晶體500的剖面結構同樣。
氧化物543a設置在氧化物530b和導電體542a之間，氧化物543b設置在氧化物530b和導電體542b之間。在此，氧化物543a較佳為與氧化物530b的頂面及導電體542a的底面接觸。此外，氧化物543b較佳為與氧化物530b的頂面及導電體542b的底面接觸。
氧化物543較佳為具有抑制氧透過的功能。藉由在被用作源極電極或汲極電極的導電體542與氧化物530b之間配置具有抑制氧透過的功能的氧化物543，導電體542與氧化物530b之間的電阻被減少，所以是較佳的。藉由採用這樣的結構，有時可以提高電晶體500的電特性、場效移動率及可靠性。
作為氧化物543也可以使用包含元素M的金屬氧化物。尤其是，作為元素M較佳為使用鋁、鎵、釔或錫。氧化物543的元素M的濃度較佳為比氧化物530b高。此外，作為氧化物543也可以使用氧化鎵。此外，作為氧化物543也可以使用In-M-Zn氧化物等金屬氧化物。明確而言，用於氧化物543的金屬氧化物中的In與元素M的原子個數比較佳為大於用於氧化物530b的金屬氧化物中的In與元素M的原子個數比。此外，氧化物543的厚度較佳為0.5nm以上或1nm以上且2nm以下、3nm以下或5nm以下。上述下限值及上限值可以分別組合。此外，氧化物543較佳為具有結晶性。在氧化物543具有結晶性的情況下，可以適當地抑制氧化物530中的氧的釋放。例如，在氧化物543具有六方晶等結晶結構的情況下，有時可以抑制氧化物530中的氧的釋放。
在絕緣體581上設置有絕緣體582，在絕緣體582上設置有絕緣體586。
絕緣體582較佳為使用對氧或氫具有阻擋性的物質。因此，作為絕緣體582可以使用與絕緣體514同樣的材料。例如，作為絕緣體582較佳為使用氧化鋁、氧化鉿、氧化鉭等金屬氧化物。
作為絕緣體586可以使用與絕緣體320同樣的材料。此外，藉由作為這些絕緣體應用介電常數較低的材料，可以減少產生在佈線之間的寄生電容。例如，作為絕緣體586，可以使用氧化矽膜及氧氮化矽膜等。
接著，說明圖34及圖36所示的半導體裝置所包括的電容器600及其周邊的佈線或插頭。此外，在圖34及圖36所示的電晶體500上方設置有電容器600、佈線及/或插頭。
作為一個例子，電容器600包括導電體610、導電體620、絕緣體630。
導電體610設置在導電體540a及導電體540b中的一個、導電體546及絕緣體586上。導電體610被用作電容器600的一對電極中的一個。
此外，導電體612設置在導電體540a及導電體540b中的另一個及絕緣體586上。導電體612具有電連接電晶體500的插頭、佈線、端子等的功能。明確而言，例如，導電體612可以為實施方式1所示的運算電路MAC5中的佈線WAD或佈線WBD。
此外，可以同時形成導電體612及導電體610。
作為導電體612及導電體610可以使用包含選自鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鉭膜、氮化鈦膜、氮化鉬膜、氮化鎢膜)等。或者，也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等導電材料。
在圖34中，導電體612及導電體610具有單層結構，但是不侷限於此，也可以具有兩層以上的疊層結構。例如，也可以在具有阻擋性的導電體與導電性高的導電體之間形成與具有阻擋性的導電體以及導電性高的導電體緊密性高的導電體。
在絕緣體586及導電體610上設置有絕緣體630。此外，絕緣體630被用作夾在電容器600的一對電極間的介電質。
作為絕緣體630，例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁、氧化鉿、氧氮化鉿、氮氧化鉿、氮化鉿、氧化鋯等。此外，絕緣體630可以使用上述材料形成為疊層或單層。
在本說明書中，“氧氮化鉿”是指氧含量多於氮含量的材料，“氮氧化鉿”是指氮含量多於氧含量的材料。
例如，絕緣體630可以使用氧氮化矽等絕緣耐壓力高的材料和高介電常數（high-k）材料的疊層結構。藉由採用該結構，電容器600可以包括高介電常數（high-k）的絕緣體來確保充分的電容，並可以包括絕緣耐應力高的絕緣體來提高絕緣耐應力，從而可以抑制電容器600的靜電破壞。
注意，作為高介電常數（high-k）材料（相對介電常數高的材料）的絕緣體，有氧化鎵、氧化鉿、氧化鋯、具有鋁及鉿的氧化物、具有鋁及鉿的氧氮化物、具有矽及鉿的氧化物、具有矽及鉿的氧氮化物或具有矽及鉿的氮化物等。
此外，作為絕緣體630，例如也可以以單層或疊層使用包含氧化鋁、氧化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛（PZT）、鈦酸鍶（SrTiO3 ）或（Ba，Sr）TiO3 （BST）等high-k材料的絕緣體。此外，作為絕緣體630也可以使用包含鉿、鋯的化合物等。隨著半導體裝置微型化及高積體化，由於用於閘極絕緣體及電容器的介電質薄膜化，有時發生電晶體及/或電容器的洩漏電流等的問題。藉由作為被用作閘極絕緣體及電容器的介電質的絕緣體使用high-k材料，可以在保持物理厚度的同時降低電晶體工作時的閘極電位並確保電容器的電容。此外，作為絕緣體630，可以使用具有鐵電性的材料。作為具有鐵電性的材料，例如可以使用氧化鉿和氧化鋯的混晶（也稱為“HZO”）或對氧化鉿添加了元素J（元素J為矽（Si）、鋁（Al）、釓（Gd）、釔（Y）、鑭（La）、鍶（Sr）等）的材料。此外，絕緣體630也可以使用具有鈣鈦礦結構的壓電陶瓷。例如，也可以使用鋯鈦酸鉛（PZT）、鉭酸鍶鉍（SBT）、鐵酸鉍（BFO）或鈦酸鋇。此外，絕緣體630也可以使用釔安定氧化鋯（YSZ）、PbTiOX 、鈦酸鋇鍶（BST）、鈦酸鍶等。
以隔著絕緣體630重疊於導電體610的方式設置導電體620。導電體610具有電容器600的一對電極中的一個的功能。例如，導電體620也可以被用作實施方式1所示的運算電路MAC5中的佈線XAL或佈線XBL。
作為導電體620可以使用金屬材料、合金材料、金屬氧化物材料等導電材料。較佳為使用兼具耐熱性和導電性的鎢或鉬等高熔點材料，尤其較佳為使用鎢。當與導電體等其他組件同時形成導電體620時，使用低電阻金屬材料的Cu(銅)或Al(鋁)等即可。此外，例如，導電體620可以使用可以應用於導電體610的材料。此外，導電體620也可以具有兩層以上的疊層結構而不具有單層結構。
在導電體620及絕緣體630上設置有絕緣體640。作為絕緣體640，例如較佳為使用能夠防止氫、雜質等擴散到設置有電晶體500的區域中的具有阻擋性的膜。因此，絕緣體640可以使用與絕緣體324同樣的材料。
在絕緣體640上設置有絕緣體650。絕緣體650可以使用與絕緣體320同樣的材料形成。此外，絕緣體650也可以被用作覆蓋其下方的凹凸形狀的平坦化膜。因此，絕緣體650可以使用可以應用於絕緣體324的材料。
雖然圖34及圖36所示的電容器600為平面型，但是電容器的形狀不侷限於此。電容器600例如也可以不是平面型而是圓柱型的電容器。
此外，也可以在電容器600上方設置有佈線層。例如，在圖34中，絕緣體411、絕緣體412、絕緣體413及絕緣體414依次設置在絕緣體650上方。此外，在絕緣體411、絕緣體412及絕緣體413中設置有被用作插頭或佈線的導電體416。作為一個例子，導電體416設置在與後述導電體660重疊的區域。
此外，在絕緣體630、絕緣體640及絕緣體650中，在與導電體612重疊的區域設置有開口部，以嵌入該開口部的方式設置有導電體660。導電體660被用作與上述佈線層所包括的導電體416電連接的插頭或佈線。
與絕緣體324同樣，絕緣體411及絕緣體414例如較佳為使用對水、氫等雜質具有阻擋性的絕緣體。因此，絕緣體411及絕緣體414可以使用可用於絕緣體324等的材料。
例如，與絕緣體326同樣，絕緣體412及絕緣體413較佳為使用相對介電常數較低的絕緣體以降低佈線間產生的寄生電容。
此外，導電體612及導電體416例如可以使用與導電體328及導電體330同樣的材料形成。
藉由使用本實施方式所示的本結構作為使用包含氧化物半導體的電晶體的半導體裝置，可以在抑制該電晶體的電特性的變動的同時提高可靠性。此外，可以實現使用包含氧化物半導體的電晶體的半導體裝置的微型化或高積體化。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
（實施方式6） 在本實施方式中，說明可用於上述實施方式中說明的OS電晶體的金屬氧化物（下面稱為氧化物半導體）。
金屬氧化物較佳為至少包含銦或鋅。尤其較佳為包含銦及鋅。此外，除此之外，較佳為還包含鋁、鎵、釔、錫等。此外，也可以包含選自硼、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂及鈷等中的一種或多種。
[結晶結構的分類] 首先，對氧化物半導體中的結晶結構的分類參照圖39A進行說明。圖39A是說明氧化物半導體，典型為IGZO（包含In、Ga、Zn的金屬氧化物）的結晶結構的分類的圖。
如圖39A所示，氧化物半導體大致分為“Amorphous（無定形）”、“Crystalline（結晶性）”、“Crystal（結晶）”。此外，completely amorphous包含在“Amorphous”中。此外，在“Crystalline”中包含CAAC（c-axis-aligned crystalline）、nc（nanocrystalline）及CAC（cloud-aligned composite）。此外，在“Crystalline”的分類中不包含single crystal（單晶）、poly crystal（多晶）及completely amorphous。此外，在“Crystal”中包含single crystal及poly crystal。
此外，圖39A所示的外框線被加粗的部分中的結構是介於“Amorphous（無定形）”與“Crystal（結晶）”之間的中間狀態，是屬於新穎的邊界區域（New crystalline phase）的結構。換言之，該結構與“Crystal（結晶）”或在能量性上不穩定的“Amorphous（無定形）”可以說是完全不同的結構。
可以使用X射線繞射（XRD：X-Ray Diffraction）譜對膜或基板的結晶結構進行評價。在此，圖39B示出被分類為“Crystalline”的CAAC-IGZO膜的藉由GIXD（Grazing-Incidence XRD）測量而得到的XRD譜（縱軸以任意單位表示強度）。此外，將GIXD法也稱為薄膜法或Seemann-Bohlin法。下面，將藉由圖39B所示的GIXD測量而得到的XRD譜簡單地記為XRD譜。此外，圖39B所示的CAAC-IGZO膜的組成是In：Ga：Zn=4：2：3[原子個數比]附近。此外，圖39B所示的CAAC-IGZO膜的厚度為500nm。
如圖39B所示，在CAAC-IGZO膜的XRD譜中檢測出表示明確的結晶性的峰值。明確而言，在CAAC-IGZO膜的XRD譜中，2θ=31°附近檢測出表示c軸配向的峰值。此外，如圖39B所示那樣，2θ=31°附近的峰值在以檢測出峰值強度的角度為軸時左右非對稱。
此外，可以使用奈米束電子繞射法（NBED：Nano Beam Electron Diffraction）觀察的繞射圖案（也稱為奈米束電子繞射圖案）對膜或基板的結晶結構進行評價。圖39C示出CAAC-IGZO膜的繞射圖案。圖39C是將電子束向平行於基板的方向入射的NBED觀察的繞射圖案。此外，圖39C所示的CAAC-IGZO膜的組成是In：Ga：Zn=4：2：3[原子個數比]附近。此外，在奈米束電子繞射法中，進行束徑為1nm的電子繞射法。
如圖39C所示那樣，在CAAC-IGZO膜的繞射圖案中觀察到表示c軸配向的多個斑點。
＜＜氧化物半導體的結構＞＞ 此外，在注目於氧化物半導體的結晶結構的情況下，有時氧化物半導體的分類與圖39A不同。例如，氧化物半導體可以分類為單晶氧化物半導體和除此之外的非單晶氧化物半導體。作為非單晶氧化物半導體，例如可以舉出上述CAAC-OS及nc-OS。此外，在非單晶氧化物半導體中包含多晶氧化物半導體、a-like OS（amorphous-like oxide semiconductor）及非晶氧化物半導體等。
在此，對上述CAAC-OS、nc-OS及a-like OS的詳細內容進行說明。
[CAAC-OS] CAAC-OS是包括多個結晶區域的氧化物半導體，該多個結晶區域的c軸配向於特定的方向。此外，特定的方向是指CAAC-OS膜的厚度方向、CAAC-OS膜的被形成面的法線方向或者CAAC-OS膜的表面的法線方向。此外，結晶區域是具有原子排列的週期性的區域。注意，在將原子排列看作晶格排列時結晶區域也是晶格排列一致的區域。再者，CAAC-OS具有在a-b面方向上多個結晶區域連接的區域，有時該區域具有畸變。此外，畸變是指在多個結晶區域連接的區域中，晶格排列一致的區域和其他晶格排列一致的區域之間的晶格排列的方向變化的部分。換言之，CAAC-OS是指c軸配向並在a-b面方向上沒有明顯的配向的氧化物半導體。
此外，上述多個結晶區域的每一個由一個或多個微小結晶（最大徑小於10nm的結晶）構成。在結晶區域由一個微小結晶構成的情況下，該結晶區域的最大徑小於10nm。此外，結晶區域由多個微小結晶構成的情況下，有時該結晶區域的尺寸為幾十nm左右。
此外，在In-M-Zn氧化物（元素M為選自鋁、鎵、釔、錫及鈦等中的一種或多種）中，CAAC-OS有包括含有層疊有銦（In）及氧的層（以下，In層）、含有元素M、鋅（Zn）及氧的層（以下，（M，Zn）層）的層狀結晶結構（也稱為層狀結構）的趨勢。此外，銦和元素M可以彼此置換。因此，有時（M，Zn）層包含銦。此外，有時In層包含元素M。注意，有時In層包含Zn。該層狀結構例如在高解析度TEM影像中被觀察作為晶格像。
例如，當對CAAC-OS膜使用XRD裝置進行結構分析時，在使用θ/2θ掃描的Out-of-plane XRD測量中，在2θ=31°或其附近檢測出c軸配向的峰值。注意，表示c軸配向的峰值的位置（2θ值）有時根據構成CAAC-OS的金屬元素的種類、組成等變動。
此外，例如，在CAAC-OS膜的電子繞射圖案中觀察到多個亮點（斑點）。此外，在以透過樣本的入射電子束的斑點（也稱為直接斑點）為對稱中心時，某一個斑點和其他斑點被觀察在點對稱的位置。
在從上述特定的方向觀察結晶區域的情況下，雖然該結晶區域中的晶格排列基本上是六方晶格，但是單位晶格並不侷限於正六角形，有是非正六角形的情況。此外，在上述畸變中，有時具有五角形、七角形等晶格排列。此外，在CAAC-OS的畸變附近觀察不到明確的晶界（grain boundary）。也就是說，晶格排列的畸變抑制晶界的形成。這可能是由於CAAC-OS可容許因如下原因而發生的畸變，亦即a-b面方向上的氧原子的排列的低密度或因金屬原子被取代而使原子間的鍵合距離產生變化。
此外，確認到明確的晶界的結晶結構被稱為所謂的多晶（polycrystal）。晶界成為再結合中心而載子被俘獲，因而有可能導致電晶體的通態電流的降低、場效移動率的降低等。因此，確認不到明確的晶界的CAAC-OS是使電晶體的半導體層具有優異的結晶結構的結晶性氧化物之一。注意，為了構成CAAC-OS，較佳為包含Zn的結構。例如，與In氧化物相比，In-Zn氧化物及In-Ga-Zn氧化物能夠進一步地抑制晶界的發生，所以是較佳的。
CAAC-OS是結晶性高且確認不到明確的晶界的氧化物半導體。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。此外，氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，因此可以說CAAC-OS是雜質或缺陷（氧缺陷等）少的氧化物半導體。因此，包含CAAC-OS的氧化物半導體的物理性質穩定。因此，包含CAAC-OS的氧化物半導體具有高耐熱性及可靠性良好。此外，CAAC-OS對製程中的高溫度（所謂熱積存；thermal budget）也很穩定。由此，藉由在OS電晶體中使用CAAC-OS，可以擴大製程的彈性。
[nc-OS] 在nc-OS中，微小的區域（例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域）中的原子排列具有週期性。換言之，nc-OS具有微小的結晶。此外，例如，該微小的結晶的尺寸為1nm以上且10nm以下，尤其為1nm以上且3nm以下，將該微小的結晶稱為奈米晶。此外，nc-OS在不同的奈米晶之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。例如，在對nc-OS膜使用XRD裝置進行結構分析時，在使用θ/2θ掃描的Out-of-plane XRD測量中，不檢測出表示結晶性的峰值。此外，在對nc-OS膜進行使用其束徑比奈米晶大（例如，50nm以上）的電子束的電子繞射（也稱為選區電子繞射）時，觀察到類似光暈圖案的繞射圖案。另一方面，在對nc-OS膜進行使用其束徑近於或小於奈米晶的尺寸（例如1nm以上且30nm以下）的電子束的電子繞射（也稱為奈米束電子射線）的情況下，有時得到在以直接斑點為中心的環狀區域內觀察到多個斑點的電子繞射圖案。
[a-like OS] a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。a-like OS包含空洞或低密度區域。也就是說，a-like OS的結晶性比nc-OS及CAAC-OS的結晶性低。此外，a-like OS的膜中的氫濃度比nc-OS及CAAC-OS的膜中的氫濃度高。
＜＜氧化物半導體的構成＞＞ 接著，說明上述的CAC-OS的詳細內容。此外，說明CAC-OS與材料構成有關。
[CAC-OS] CAC-OS例如是指包含在金屬氧化物中的元素不均勻地分佈的構成，其中包含不均勻地分佈的元素的材料的尺寸為0.5nm以上且10nm以下，較佳為1nm以上且3nm以下或近似的尺寸。注意，在下面也將在金屬氧化物中一個或多個金屬元素不均勻地分佈且包含該金屬元素的區域混合的狀態稱為馬賽克狀或補丁（patch）狀，該區域的尺寸為0.5nm以上且10nm以下，較佳為1nm以上且3nm以下或近似的尺寸。
再者，CAC-OS是指其材料分開為第一區域與第二區域而成為馬賽克狀且該第一區域分佈於膜中的結構（下面也稱為雲狀）。就是說，CAC-OS是指具有該第一區域和該第二區域混合的結構的複合金屬氧化物。
在此，將相對於構成In-Ga-Zn氧化物的CAC-OS的金屬元素的In、Ga及Zn的原子個數比的每一個記為[In]、[Ga]及[Zn]。例如，在In-Ga-Zn氧化物的CAC-OS中，第一區域是其[In]大於CAC-OS膜的組成中的[In]的區域。此外，第二區域是其[Ga]大於CAC-OS膜的組成中的[Ga]的區域。此外，例如，第一區域是其[In]大於第二區域中的[In]且其[Ga]小於第二區域中的[Ga]的區域。此外，第二區域是其[Ga]大於第一區域中的[Ga]且其[In]小於第一區域中的[In]的區域。
明確而言，上述第一區域是以銦氧化物或銦鋅氧化物等為主要成分的區域。此外，上述第二區域是以鎵氧化物或鎵鋅氧化物等為主要成分的區域。換言之，可以將上述第一區域稱為以In為主要成分的區域。此外，可以將上述第二區域稱為以Ga為主要成分的區域。
注意，有時觀察不到上述第一區域和上述第二區域的明確的邊界。
例如，在In-Ga-Zn氧化物的CAC-OS中，根據藉由能量色散型X射線分析法（EDX：Energy Dispersive X-ray spectroscopy）取得的EDX分析影像（EDX-mapping），可確認到具有以In為主要成分的區域（第一區域）及以Ga為主要成分的區域（第二區域）不均勻地分佈而混合的結構。
在將CAC-OS用於電晶體的情況下，藉由起因於第一區域的導電性和起因於第二區域的絕緣性的互補作用，可以使CAC-OS具有開關功能（控制導通/關閉的功能）。換言之，在CAC-OS的材料的一部分中具有導電性的功能且在另一部分中具有絕緣性的功能，在材料的整體中具有半導體的功能。藉由使導電性的功能和絕緣性的功能分離，可以最大限度地提高各功能。因此，藉由將CAC-OS用於電晶體，可以實現高通態電流（Ion ）、高場效移動率（μ）及良好的切換工作。
氧化物半導體具有各種結構及各種特性。本發明的一個實施方式的氧化物半導體也可以包括非晶氧化物半導體、多晶氧化物半導體、a-like OS、CAC-OS、nc-OS、CAAC-OS中的兩種以上。
＜包括氧化物半導體的電晶體＞ 在此，說明將上述氧化物半導體用於電晶體的情況。
藉由將上述氧化物半導體用於電晶體，可以實現場效移動率高的電晶體。此外，可以實現可靠性高的電晶體。
此外，較佳為將載子濃度低的氧化物導體用於電晶體的通道形成區域。例如，氧化物半導體的通道形成區域中的載子濃度較佳為1×1017 cm-3 以下，更佳為低於1×1015 cm-3 ，進一步較佳為低於1×1013 cm-3 ，更進一步較佳為低於1×1011 cm-3 ，還進一步較佳為低於1×1010 cm-3 且1×10-9 cm-3 以上。在以降低氧化物半導體膜的載子濃度為目的的情況下，可以降低氧化物半導體膜中的雜質濃度以降低缺陷態密度。在本說明書等中，將雜質濃度低且缺陷態密度低的狀態稱為“高純度本質”或“實質上高純度本質”。此外，有時將載子濃度低的氧化物半導體稱為“高純度本質”或“實質上高純度本質的氧化物半導體”。此外，有時將高純度本質或實質上高純度本質稱為“i型”或“實質上i型”。
因為高純度本質或實質上高純度本質的氧化物半導體膜具有較低的缺陷態密度，所以有可能具有較低的陷阱態密度。
此外，被氧化物半導體的陷阱能階俘獲的電荷到消失需要較長的時間，有時像固定電荷那樣動作。因此，有時在陷阱態密度高的氧化物半導體中形成通道形成區域的電晶體的電特性不穩定。
因此，為了使電晶體的電特性穩定，降低氧化物半導體中的雜質濃度是有效的。為了降低氧化物半導體中的雜質濃度，較佳為還降低附近膜中的雜質濃度。作為雜質有氫、氮、鹼金屬、鹼土金屬、鐵、鎳、矽等。
＜雜質＞ 在此，說明氧化物半導體中的各雜質的影響。
在氧化物半導體包含第14族元素之一的矽或碳時，在氧化物半導體中形成缺陷能階。因此，將氧化物半導體的通道形成區域中的矽或碳的濃度、氧化物半導體的與通道形成區域的界面附近的矽或碳的濃度（藉由二次離子質譜分析法（SIMS：Secondary Ion Mass Spectrometry）測得的濃度）設定為2×1018 atoms/cm3 以下，較佳為2×1017 atoms/cm3 以下。
此外，當氧化物半導體包含鹼金屬或鹼土金屬時，有時形成缺陷能階而形成載子。因此，使用包含鹼金屬或鹼土金屬的氧化物半導體的電晶體容易具有常開啟特性。由此，將利用SIMS分析測得的氧化物半導體的通道形成區域中的鹼金屬或鹼土金屬的濃度設定為1×1018 atoms/cm3 以下，較佳為2×1016 atoms/cm3 以下。
當氧化物半導體包含氮時，容易產生作為載子的電子，使載子濃度增高，而被n型化。其結果，將含有氮的氧化物半導體用於半導體的電晶體容易具有常開啟型特性。或者，在氧化物半導體包含氮時，有時形成陷阱能階。其結果，有時電晶體的電特性不穩定。因此，將利用SIMS測得的氧化物半導體的通道形成區域中的氮濃度設定為低於5×1019 atoms/cm3 ，較佳為5×1018 atoms/cm3 以下，更佳為1×1018 atoms/cm3 以下，進一步較佳為5×1017 atoms/cm3 以下。
包含在氧化物半導體中的氫與鍵合於金屬原子的氧起反應生成水，因此有時形成氧缺陷。當氫進入該氧缺陷時，有時生成作為載子的電子。此外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，具有含有氫的氧化物半導體的電晶體容易具有常開啟特性。由此，較佳為儘可能減少氧化物半導體的通道形成區域中的氫。明確而言，在氧化物半導體的通道形成區域中，將利用SIMS測得的氫濃度設定為低於1×1020 atoms/cm3 ，更佳為低於1×1019 atoms/cm3 ，進一步較佳為低於5×1018 atoms/cm3 ，還進一步較佳為低於1×1018 atoms/cm3 。
藉由將雜質被充分降低的氧化物半導體用於電晶體的通道形成區域，可以使電晶體具有穩定的電特性。
本實施方式可以與本說明書所示的其他實施方式適當地組合。
（實施方式7） 本實施方式示出形成上述實施方式所示的半導體裝置等的半導體晶圓及組裝有該半導體裝置的電子構件的一個例子。
＜半導體晶圓＞ 首先，使用圖40A說明形成有半導體裝置等的半導體晶圓的例子。
圖40A所示的半導體晶圓4800包括晶圓4801及設置在晶圓4801的頂面的多個電路部4802。在晶圓4801的頂面上沒設置有電路部4802的部分相當於空隙4803，其為用於切割的區域。
半導體晶圓4800可以藉由在前製程中在晶圓4801的表面上形成多個電路部4802來製造。此外，也可以之後對晶圓4801的形成有多個電路部4802的面的背面進行拋光來減薄晶圓4801。藉由上述製程，可以減少晶圓4801翹曲等而實現構件的小型化。
下面進行切割製程。沿點劃線所示的劃分線SCL1及劃分線SCL2（有時稱為切割線或截斷線）進行切割。為了容易進行切割製程，較佳為以多個劃分線SCL1平行，多個劃分線SCL2平行，且劃分線SCL1與劃分線SCL2垂直的方式設置空隙4803。
藉由進行切割製程，可以從半導體晶圓4800切割出圖40B所示的晶片4800a。晶片4800a包括晶圓4801a、電路部4802以及空隙4803a。此外，空隙4803a較佳為儘可能小。在此情況下，相鄰的電路部4802之間的空隙4803的寬度只要與劃分線SCL1的劃分用部及劃分線SCL2的劃分用部大致相等即可。
此外，本發明的一個實施方式的元件基板的形狀不侷限於圖40A所示的半導體晶圓4800的形狀。例如，可以為矩形形狀的半導體晶圓。此外，可以根據元件的製程及製造用設備適當地改變元件基板的形狀。
＜電子構件＞ 圖40C示出電子構件4700及安裝有電子構件4700的基板（安裝基板4704）的立體圖。圖40C所示的電子構件4700在模子4711中包括晶片4800a。如圖40C所示，晶片4800a的電路部4802可以具有疊層結構。在圖40C中，省略電子構件4700的一部分以表示其內部。電子構件4700在模子4711的外側包括連接盤（land）4712。連接盤4712與電極焊盤4713電連接，電極焊盤4713藉由引線4714與晶片4800a電連接。電子構件4700例如安裝於印刷電路板4702。藉由組合多個該電子構件並使其分別在印刷電路板4702上電連接，由此完成安裝基板4704。
圖40D示出電子構件4730的立體圖。電子構件4730是SiP（System in package：系統封裝）或MCM（Multi Chip Module：多晶片封裝）的一個例子。在電子構件4730中，封裝基板4732（印刷電路板）上設置有插板（interposer）4731，插板4731上設置有半導體裝置4735及多個半導體裝置4710。
電子構件4730包括半導體裝置4710。半導體裝置4710例如可以使用在上述實施方式中說明的半導體裝置、高寬頻記憶體（HBM：High Bandwidth Memory）等。此外，半導體裝置4735可以使用CPU、GPU、FPGA、記憶體裝置等積體電路（半導體裝置）。
封裝基板4732可以使用陶瓷基板、塑膠基板或玻璃環氧基板等。插板4731可以使用矽插板、樹脂插板等。
插板4731具有多個佈線且具有與端子間距不同的多個積體電路電連接的功能。多個佈線由單層或多層構成。此外，插板4731具有將設置於插板4731上的積體電路與設置於封裝基板4732上的電極電連接的功能。因此，有時也將插板稱為“重佈線基板（rewiring substrate）”或“中間基板”。此外，有時藉由在插板4731中設置貫通電極，藉由該貫通電極使積體電路與封裝基板4732電連接。此外，在使用矽插板的情況下，也可以使用TSV（Through Silicon Via：矽通孔）作為貫通電極。
作為插板4731較佳為使用矽插板。由於矽插板不需要設置主動元件，所以可以以比積體電路更低的成本製造。矽插板的佈線形成可以在半導體製程中進行，樹脂插板更易於形成微細的佈線。
在HBM中，為了實現寬記憶體頻寬需要連接許多佈線。為此，要求安裝HBM的插板上能夠高密度地形成微細的佈線。因此，作為安裝HBM的插板較佳為使用矽插板。
此外，在使用矽插板的SiP或MCM等中，不容易發生因積體電路與插板間的膨脹係數的不同而導致的可靠性下降。此外，由於矽插板的表面平坦性高，所以設置在矽插板上的積體電路與矽插板間不容易產生連接不良。尤其較佳為將矽插板用於2.5D封裝（2.5D安裝），其中多個積體電路橫著排放並配置於插板上。
此外，也可以與電子構件4730重疊地設置散熱器（散熱板）。在設置散熱器的情況下，較佳為設置於插板4731上的積體電路的高度一致。例如，在本實施方式所示的電子構件4730中，較佳為使半導體裝置4710與半導體裝置4735的高度一致。
為了將電子構件4730安裝在其他的基板上，可以在封裝基板4732的底部設置電極4733。圖40D示出用焊球形成電極4733的例子。藉由在封裝基板4732的底部以矩陣狀設置焊球，可以實現BGA（Ball Grid Array：球柵陣列）安裝。此外，電極4733也可以使用導電針形成。藉由在封裝基板4732的底部以矩陣狀設置導電針，可以實現PGA（Pin Grid Array：針柵陣列）安裝。
電子構件4730可以藉由各種安裝方式安裝在其他基板上，而不侷限於BGA及PGA。例如，可以採用SPGA（Staggered Pin Grid Array：交錯針柵陣列）、LGA（Land Grid Array：平面柵陣列）、QFP（Quad Flat Package：四面扁平封裝）、QFJ（Quad Flat J-leaded package：四側J形引腳扁平封裝）或QFN（Quad Flat Non-leaded package：四側無引腳扁平封裝）等安裝方法。
本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式8 在本實施方式中，說明包括上述實施方式所說明的半導體裝置的電子裝置的一個例子。圖41示出具有該半導體裝置的電子構件4700包括在各電子裝置中的情況。
[行動電話機] 圖41所示的資訊終端5500是資訊終端之一的行動電話機（智慧手機）。資訊終端5500包括外殼5510及顯示部5511，作為輸入介面在顯示部5511中具備觸控面板，並且在外殼5510上設置有按鈕。
藉由將上述實施方式所說明的半導體裝置應用於資訊終端5500，可以執行利用人工智慧的應用程式。作為利用人工智慧的應用程式，例如，可以舉出識別會話來將該會話的內容顯示在顯示部5511上的應用程式、識別由使用者輸入到顯示部5511所具備的觸控面板的文字或圖形等來將該文字或該圖形顯示在顯示部5511上的應用程式、執行指紋或聲紋等的生物識別的應用程式等。
[可穿戴終端] 此外，圖41示出可穿戴終端的一個例子的手錶型資訊終端5900。手錶型資訊終端5900包括外殼5901、顯示部5902、操作按鈕5903、表把5904、錶帶5905等。
與上述資訊終端5500同樣，藉由將上述實施方式所說明的半導體裝置應用於可穿戴終端，可以執行利用人工知能的程式。作為利用人工知能的程式，例如可以舉出管理戴上可穿戴終端的人的健康狀態的程式、藉由輸入目的地選擇適當的路徑而帶路的導航系統等。
[資訊終端] 圖41示出桌上型資訊終端5300。桌上型資訊終端5300包括資訊終端主體5301、顯示器5302及鍵盤5303。
與上述資訊終端5500同樣，藉由將上述實施方式所說明的半導體裝置應用於桌上型資訊終端5300，可以執行利用人工智慧的應用程式。作為利用人工智慧的應用程式，例如，可以舉出設計支援軟體、文章校對軟體、功能表自動生成軟體等。此外，藉由使用桌上型資訊終端5300，可以研發新穎的人工智慧。
注意，在上述例子中，圖41示出智慧手機、桌上型資訊終端、可穿戴終端作為電子裝置的例子，但是也可以應用智慧手機、桌上型資訊終端、可穿戴終端以外的資訊終端。作為智慧手機、桌上型資訊終端、可穿戴終端以外的資訊終端，例如可以舉出PDA（Personal Digital Assistant：個人數位助理）、筆記本式資訊終端、工作站等。
[電器產品] 此外，圖41示出電器產品的一個例子的電冷藏冷凍箱5800。電冷藏冷凍箱5800包括外殼5801、冷藏室門5802及冷凍室門5803等。
藉由將上述實施方式所說明的半導體裝置應用於電冷藏冷凍箱5800，可以實現具備人工智慧的電冷藏冷凍箱5800。藉由利用人工智慧，可以使電冷藏冷凍箱5800具有基於儲存在電冷藏冷凍箱5800中的食品或該食品的消費期限等自動生成功能表的功能、根據所儲存的食品自動調整電冷藏冷凍箱5800的溫度的功能。
在上述例子中，作為電器產品說明電冷藏冷凍箱，但是作為其他電器產品，例如可以舉出吸塵器、微波爐、電烤箱、電鍋、熱水器、IH（感應加熱）炊具、飲水機、包括空氣調節器的冷暖空調機、洗衣機、乾衣機、視聽設備等。
[遊戲機] 此外，圖41示出遊戲機的一個例子的可攜式遊戲機5200。可攜式遊戲機5200包括外殼5201、顯示部5202、按鈕5203等。
此外，圖41示出遊戲機的一個例子的固定式遊戲機7500。固定式遊戲機7500包括主體7520及控制器7522。主體7520可以以無線方式或有線方式與控制器7522連接。此外，雖然在圖41中未圖示，但是控制器7522可以包括顯示遊戲的影像的顯示部、作為按鈕以外的輸入介面的觸控面板及控制杆、旋轉式抓手、滑動式抓手等。此外，控制器7522不侷限於圖41所示的形狀，也可以根據遊戲的種類改變控制器7522的形狀。例如，在FPS（First Person Shooter，第一人稱射擊類遊戲）等射擊遊戲中，作為扳機使用按鈕，可以使用模仿槍的形狀的控制器。此外，例如，在音樂遊戲等中，可以使用模仿樂器、音樂器件等的形狀的控制器。再者，固定式遊戲機也可以設置照相機、深度感測器、麥克風等，由遊戲玩者的手勢及/或聲音等操作以代替控制器的形狀。
此外，上述遊戲機的影像可以由電視機、個人電腦用顯示器、遊戲用顯示器、頭戴顯示器等顯示裝置輸出。
藉由將上述實施方式所說明的半導體裝置用於可攜式遊戲機5200，可以實現低功耗的可攜式遊戲機5200。此外，借助於低功耗，可以降低來自電路的發熱，由此可以減少因發熱而給電路本身、週邊電路以及模組帶來的負面影響。
並且，藉由將上述實施方式所說明的半導體裝置用於可攜式遊戲機5200，可以實現具有人工智慧的可攜式遊戲機5200。
遊戲的進展、遊戲中出現的生物的言行、遊戲上發生的現象等的表現本來是由該遊戲所具有的程式規定的，但是藉由將人工智慧應用於可攜式遊戲機5200，可以實現不侷限於遊戲的程式的表現。例如，可以實現遊戲玩者提問的內容、遊戲的進展情況、時間、遊戲上出現的人物的言行變化等的表現。
此外，當使用可攜式遊戲機5200玩需要多個人玩的遊戲時，可以利用人工智慧構成擬人的遊戲玩者，由此可以將人工智慧的遊戲玩者當作對手，一個人也可以玩多個人玩的遊戲。
在圖41中，作為遊戲機的例子示出可攜式遊戲機，但是本發明的一個實施方式的電子裝置不侷限於此。作為應用本發明的一個實施方式的電子裝置，例如可以舉出家用固定式遊戲機、設置在娛樂設施（遊戲中心，遊樂園等）的街機遊戲機、設置在體育設施的擊球練習用投球機等。
[移動體] 上述實施方式所說明的半導體裝置可以應用於作為移動體的汽車及汽車的駕駛座位附近。
圖41示出作為移動體的一個例子的汽車5700。
汽車5700的駕駛座位附近設置有能夠表示速度表、轉速計、行駛距離、加油量、排檔狀態、空調的設定等的儀表板。此外，駕駛座位附近也可以設置有表示上述資訊的顯示裝置。
尤其是，藉由將由設置在汽車5700上的攝像裝置（未圖示）拍攝的影像顯示在上述顯示裝置上，可以將被支柱等遮擋的視野、駕駛座位的死角等提供給駕駛員，從而可以提高安全性。也就是說，藉由顯示由設置在汽車5700外側的攝像裝置拍攝的影像，可以補充死角，從而可以提高安全性。
上述實施方式所說明的半導體裝置可以應用於人工知能的組件，所以例如可以將該半導體裝置應用於汽車5700的自動駕駛系統。此外，可以將該半導體裝置應用於進行導航、危險預測等的系統。該顯示裝置可以表示導航、危險預測等的資訊。
雖然在上述例子中作為移動體的一個例子說明汽車，但是移動體不侷限於汽車。例如，作為移動體，也可以舉出電車、單軌鐵路、船舶、飛行物（直升機、無人駕駛飛機（無人機）、飛機、火箭）等，可以對這些移動體應用本發明的一個實施方式的半導體裝置，以提供利用人工智慧的系統。
[照相機] 上述實施方式所說明的半導體裝置可以應用於照相機。
圖41示出攝像裝置的一個例子的數位相機6240。數位相機6240包括外殼6241、顯示部6242、操作按鈕6243、快門按鈕6244等，並且安裝有可裝卸的鏡頭6246。在此，數位相機6240採用能夠從外殼6241拆卸下鏡頭6246的結構，但是鏡頭6246及外殼6241被形成為一體。此外，數位相機6240還可以具備另外安裝的閃光燈裝置及取景器等。
藉由將上述實施方式所說明的半導體裝置用於數位相機6240，可以實現低功耗的數位相機6240。此外，借助於低功耗，可以降低來自電路的發熱，由此可以減少因發熱而給電路本身、週邊電路以及模組帶來的負面影響。
藉由將上述實施方式所說明的半導體裝置用於數位相機6240，可以實現具有人工智慧的數位相機6240。藉由利用人工知能，數位相機6240可以具有如下功能：自動識別臉、物體等拍攝對象的功能；根據拍攝對象調節焦點、根據環境自動使用快閃的功能；對所拍攝的影像進行調色的功能；等。
[視頻攝影機] 上述實施方式所說明的半導體裝置可以應用於視頻攝影機。
圖41示出攝像裝置的一個例子的視頻攝影機6300。視頻攝影機6300包括第一外殼6301、第二外殼6302、顯示部6303、操作鍵6304、鏡頭6305、連接部6306等。操作鍵6304及鏡頭6305設置在第一外殼6301上，顯示部6303設置在第二外殼6302上。第一外殼6301與第二外殼6302由連接部6306連接，第一外殼6301與第二外殼6302間的角度可以由連接部6306改變。顯示部6303的影像也可以根據連接部6306中的第一外殼6301與第二外殼6302間的角度切換。
當記錄由視頻攝影機6300拍攝的影像時，需要進行根據資料記錄方式的編碼。藉由利用人工知能，視頻攝影機6300可以在進行編碼時進行利用人工知能的類型識別。藉由該類型識別，可以算出包括在連續的攝像影像資料中的人、動物、物體等差異資料而進行資料壓縮。
[PC用擴展裝置] 上述實施方式所說明的半導體裝置可以應用於PC（Personal Computer；個人電腦）等電腦、資訊終端用擴展裝置。
圖42A示出該擴展裝置的一個例子的可以攜帶且安裝有能夠進行運算處理的晶片的設置在PC的外部的擴展裝置6100。擴展裝置6100例如藉由由USB（Universal Serial Bus；通用序列匯流排）等連接於PC，可以進行使用該晶片的運算處理。注意，雖然圖42A示出可攜帶的擴展裝置6100，但是根據本發明的一個實施方式的擴展裝置不侷限於此，例如也可以採用安裝冷卻風機等的較大結構的擴展裝置。
擴展裝置6100包括外殼6101、蓋子6102、USB連接器6103及基板6104。基板6104被容納在外殼6101中。基板6104設置有驅動上述實施方式所說明的半導體裝置等的電路。例如，基板6104安裝有晶片6105（例如，上述實施方式所半導體裝置、電子構件4700、記憶體晶片等。）、控制器晶片6106。USB連接器6103被用作連接於外部裝置的介面。
藉由將擴展裝置6100應用於PC等，可以提高該PC的運算處理能力。由此，例如沒有充分的處理能力的PC也可以進行人工知能、動畫處理等運算。
[廣播電視系統] 上述實施方式所說明的半導體裝置可以應用於廣播電視系統。
圖42B示意性地示出廣播電視系統中的資料傳送。明確而言，圖42B示出從廣播電視臺5680發送的電波（廣播電視信號）到達每個家庭的電視接收機（TV）5600的路徑。TV5600具備接收機（未圖示），由此天線5650所接收的廣播電視信號藉由該接收機輸入TV5600。
雖然在圖42B中示出超高頻率（UHF,Ultra High Frequency）天線作為天線5650，但是可以使用BS及110度CS天線、CS天線等作為天線5650。
電波5675A及電波5675B為地面廣播電視信號，電波塔5670放大所接收的電波5675A並發送電波5675B。各家庭藉由用天線5650接收電波5675B，就可以用TV5600收看地面TV播放。此外，廣播電視系統可以為利用人造衛星的衛星廣播電視、利用光路線的資料廣播電視等而不侷限於圖42B所示的地面廣播電視。
上述廣播電視系統可以使用上述實施方式中所說明的半導體裝置而利用人工智慧。當從廣播電視臺5680向每個家庭的TV5600發送廣播電視資料時，利用編碼器進行廣播電視資料的壓縮；當天線5650接收該廣播電視資料時，利用包括在TV5600中的接收機的解碼器進行該廣播電視資料的恢復。藉由利用人工智慧，例如可以在編碼器的壓縮方法之一的變動補償預測中識別包含在顯示影像中的顯示模型。此外，也可以進行利用人工智慧的圖框內預測等。例如，當TV5600接收低解析度的廣播電視資料而進行高解析度的顯示時，可以在解碼器所進行的廣播電視資料的恢復中進行上轉換等影像的補充處理。
上述利用人工智慧的廣播電視系統適合用於廣播電視資料量增大的超高清晰度電視（UHDTV:4K、8K）播放。
此外，作為TV5600一側的人工智慧的應用，例如，可以在TV5600內設置具備人工智慧的錄影裝置。藉由採用這種結構，可以使該具備人工智慧的錄影裝置學習使用者的愛好，而可以自動對符合使用者的愛好的電視節目錄影。
[識別系統] 上述實施方式所說明的半導體裝置可以應用於識別系統。
圖42C示出掌紋識別裝置，包括外殼6431、顯示部6432、掌紋讀取部6433以及佈線6434。
圖42C示出掌紋識別裝置取得手6435的掌紋的情況。對所取得的掌紋進行利用人工知能的類型識別的處理，可以判斷該掌紋是不是個人的掌紋。由此，可以構成進行安全性高的識別的系統。此外，本發明的一個實施方式的識別系統不侷限於掌紋識別裝置，而也可以是取得指紋、靜脈、臉、虹膜、聲紋、基因或體格等生物資訊以進行生物識別的裝置。
本實施方式可以與本說明書所示的其他實施方式適當地組合。
MAC1:運算電路 MAC1A:運算電路 MAC2:運算電路 MAC3:運算電路 MAC4:運算電路 MAC4-1:運算電路 MAC4-2:運算電路 MAC5:運算電路 MAC5A:運算電路 MAC6:運算電路 MAC7:運算電路 MAC8:運算電路 MAC9:運算電路 MAC9-1:運算電路 MAC9-2:運算電路 MAC10:運算電路 MAC11:運算電路 MAC12:運算電路 CA:記憶單元陣列 CA[1]:記憶單元陣列 CA[n]:記憶單元陣列 CA[t]:記憶單元陣列 CAS:記憶單元陣列 WDD:電路 WDa:電路 WDb:電路 CMS:電路 XLD:電路 WLD:電路 INT:電路 ACTV:電路 CSX:電路 CSU:電路 CSW:電路 CSR:電路 AMx[1]:記憶單元 AMx[m]:記憶單元 AMu[1]:記憶單元 AMu[m]:記憶單元 AMw[1]:記憶單元 AMw[m]:記憶單元 AMr[1]:記憶單元 AMr[m]:記憶單元 AMxb:記憶單元 AMub:記憶單元 AMwb:記憶單元 AMrb:記憶單元 CS[1]:電路 CS[m]:電路 CSb:電路 CUW[1，1]:電路 CUW[1，n]:電路 CUW[2，1]:電路 CUW[2，n]:電路 CUW[i，1]:電路 CUW[i，n]:電路 CUW[m-1，1]:電路 CUW[m-1，n]:電路 CUW[m，1]:電路 CUW[m，n]:電路 CXR[1]:電路 CXR[2]:電路 CXR[i]:電路 CXR[m-1]:電路 CXR[m]:電路 CM:電路 CM[1]:電路 CM[n]:電路 CMS1:電路 CMS2:電路 CMA[1]:電路 CMA[n]:電路 CMB:電路 CMC:電路 SCI:電路 SCI[1]:電路 SCI[n]:電路 SCIA[1]:電路 SCIA[n]:電路 SCIB:電路 ACP:電路 ACP[1]:電路 ACP[n]:電路 IVC:電路 ACF:電路 XAL[1]:佈線 XAL[m]:佈線 XAL[n]:佈線 XBL[1]:佈線 XBL[m]:佈線 XBL[n]:佈線 XALb:佈線 XBLb:佈線 WAL[1]:佈線 WAL[m]:佈線 WAL[n]:佈線 WBL[1]:佈線 WBL[m]:佈線 WBL[n]:佈線 WL[1]:佈線 WL[m]:佈線 WL[n]:佈線 WAD:佈線 WAD[1]:佈線 WAD[n]:佈線 WAD[t]:佈線 WBD:佈線 WBD[1]:佈線 WBD[n]:佈線 WBD[t]:佈線 BAL:佈線 BAL[1]:佈線 BAL[n]:佈線 BBL:佈線 BBL[1]:佈線 BBL[n]:佈線 BAP[1]:佈線 BAP[n]:佈線 BAN[1]:佈線 BAN[n]:佈線 BBN:佈線 BBP:佈線 BBP1:佈線 BBP2:佈線 NIL:佈線 NIL[1]:佈線 NIL[n]:佈線 NIL[t]:佈線 SL4:佈線 SL5:佈線 SL7:佈線 SL8:佈線 VDL:佈線 VHE:佈線 VSL:佈線 VSSL:佈線 VLL:佈線 VR:佈線 VRPL:佈線 VBA:佈線 CCS:電流源 CSA:電流源 CSB:電流源 M1:電晶體 M2:電晶體 M3A:電晶體 M3B:電晶體 M4A:電晶體 M4B:電晶體 M5:電晶體 M6A[1]:電晶體 M6A[n]:電晶體 M6B:電晶體 M7A[1]:電晶體 M7A[n]:電晶體 M7B:電晶體 C1:電容器 FC:電容器 LEA:負載 LEB:負載 SW4A:開關 SW4B:開關 SW4F:開關 SW5A:開關 SW5B:開關 SW7A:開關 SW7B:開關 SW7C:開關 SW7D:開關 SW8A[1]:開關 SW8A[n]:開關 SW8B:開關 OP:運算放大器 CMP:比較器 ADC:類比數位轉換電路 Nx[1]:節點 Nx[m]:節點 Nu[1]:節點 Nu[m]:節點 Nw[1]:節點 Nw[m]:節點 Nr[1]:節點 Nr[m]:節點 300:電晶體 310:基板 310A:基板 312:元件分離層 313:半導體區域 314a:低電阻區域 314b:低電阻區域 315:絕緣體 316:導電體 320:絕緣體 322:絕緣體 324:絕緣體 326:絕緣體 328:導電體 330:導電體 350:絕緣體 352:絕緣體 354:絕緣體 356:導電體 360:絕緣體 362:絕緣體 364:絕緣體 366:導電體 411:絕緣體 412:絕緣體 413:絕緣體 414:絕緣體 416:導電體 500:電晶體 503:導電體 503a:導電體 503b:導電體 510:絕緣體 512:絕緣體 514:絕緣體 516:絕緣體 518:導電體 522:絕緣體 524:絕緣體 530:氧化物 530a:氧化物 530b:氧化物 530ba:區域 530bb:區域 530bc:區域 540a:導電體 540b:導電體 541a:絕緣體 541b:絕緣體 542a:導電體 542b:導電體 543a:氧化物 543b:氧化物 544:絕緣體 546:導電體 550:絕緣體 550a:絕緣體 550b:絕緣體 552:絕緣體 554:絕緣體 560:導電體 560a:導電體 560b:導電體 571a:絕緣體 571b:絕緣體 574:絕緣體 576:絕緣體 580:絕緣體 581:絕緣體 582:絕緣體 586:絕緣體 600:電容器 610:導電體 612:導電體 620:導電體 630:絕緣體 640:絕緣體 650:絕緣體 660:導電體 4700:電子構件 4702:印刷電路板 4704:安裝基板 4710:半導體裝置 4711:模子 4712:連接盤 4713:電極焊盤 4714:引線 4730:電子構件 4731:插板 4732:封裝基板 4733:電極 4735:半導體裝置 4800:半導體晶圓 4800a:晶片 4801:晶圓 4801a:晶圓 4802:電路部 4803:空隙 4803a:空隙 5200:可攜式遊戲機 5201:外殼 5202:顯示部 5203:按鈕 5300:桌上型資訊終端 5301:主體 5302:顯示部 5303:鍵盤 5500:資訊終端 5510:外殼 5511:顯示部 5600:TV 5650:天線 5670:電波塔 5675A:電波 5675B:電波 5680:廣播電視臺 5700:汽車 5800:電冷藏冷凍箱 5801:外殼 5802:冷藏室門 5803:冷凍室門 5900:資訊終端 5901:外殼 5902:顯示部 5903:操作按鈕 5904:表把 5905:錶帶 6100:擴展裝置 6101:外殼 6102:蓋子 6103:USB連接器 6104:基板 6105:晶片 6106:控制器晶片 6240:數位相機 6241:外殼 6242:顯示部 6243:操作按鈕 6244:快門按鈕 6246:鏡頭 6300:攝影機 6301:第一外殼 6302:第二外殼 6303:顯示部 6304:操作鍵 6305:鏡頭 6306:連接部 6431:外殼 6432:顯示部 6433:掌紋讀取部 6434:佈線 6435:手 7500:固定式遊戲機 7520:主體 7522:控制器
[圖1]是示出半導體裝置的一個例子的方塊圖。 [圖2]是示出半導體裝置所包括的電路的結構例子的電路圖。 [圖3A]及[圖3B]是示出半導體裝置所包括的電路的結構例子的電路圖。 [圖4A]至[圖4C]是示出半導體裝置所包括的電路的結構例子的電路圖。 [圖5A]至[圖5C]是示出半導體裝置所包括的電路的結構例子的電路圖。 [圖6]是示出半導體裝置的一個例子的電路圖。 [圖7]是示出半導體裝置的工作例子的時序圖。 [圖8]是示出半導體裝置的一個例子的方塊圖。 [圖9]是示出半導體裝置所包括的電路的結構例子的方塊圖。 [圖10]是示出半導體裝置的一個例子的方塊圖。 [圖11]是示出半導體裝置的一個例子的方塊圖。 [圖12]是示出半導體裝置的一個例子的方塊圖。 [圖13]是示出半導體裝置所包括的電路的結構例子的電路圖。 [圖14]是示出半導體裝置的一個例子的電路圖。 [圖15]是示出半導體裝置的工作例子的時序圖。 [圖16]是示出半導體裝置的一個例子的方塊圖。 [圖17]是示出半導體裝置的一個例子的方塊圖。 [圖18]是示出半導體裝置的一個例子的方塊圖。 [圖19]是示出半導體裝置的一個例子的方塊圖。 [圖20]是示出半導體裝置的一個例子的方塊圖。 [圖21]是示出半導體裝置所包括的電路的結構例子的電路圖。 [圖22]是示出半導體裝置所包括的電路的結構例子的電路圖。 [圖23]是示出半導體裝置所包括的電路的結構例子的方塊圖。 [圖24]是示出半導體裝置的工作例子的時序圖。 [圖25]是示出半導體裝置的工作例子的時序圖。 [圖26]是示出半導體裝置所包括的電路的結構例子的電路圖。 [圖27]是示出半導體裝置所包括的電路的結構例子的電路圖。 [圖28]是示出半導體裝置所包括的電路的結構例子的電路圖。 [圖29]是示出半導體裝置所包括的電路的結構例子的電路圖。 [圖30]是示出半導體裝置所包括的電路的結構例子的電路圖。 [圖31A]及[圖31B]是說明分層神經網路的圖。 [圖32]是示出半導體裝置的結構例子的方塊圖。 [圖33]是示出半導體裝置的結構例子的方塊圖。 [圖34]是示出半導體裝置的結構例子的剖面示意圖。 [圖35A]至[圖35C]是示出電晶體的結構例子的剖面示意圖。 [圖36]是示出半導體裝置的結構例子的剖面示意圖。 [圖37A]及[圖37B]是示出電晶體的結構例子的剖面示意圖。 [圖38]是示出電晶體的結構例子的剖面示意圖。 [圖39A]是說明IGZO的結晶結構的分類的圖，[圖39B]是說明結晶性IGZO的XRD譜的圖，[圖39C]是說明結晶性IGZO的奈米束電子繞射圖案的圖。 [圖40A]是示出半導體晶圓的一個例子的立體圖，[圖40B]是示出晶片的一個例子的立體圖，[圖40C]及[圖40D]是示出電子構件的一個例子的立體圖。 [圖41]是示出電子裝置的一個例子的示意圖。 [圖42A]至[圖42C]是示出電子裝置的一個例子的示意圖。
MAC1:運算電路
CA:記憶單元陣列
WDD:電路
CMS:電路
XLD:電路
WLD:電路
INT:電路
ACTV:電路
CSX:電路
CSU:電路
CSW:電路
CSR:電路
AMx[1]:記憶單元
AMx[m]:記憶單元
AMu[1]:記憶單元
AMu[m]:記憶單元
AMw[1]:記憶單元
AMw[m]:記憶單元
AMr[1]:記憶單元
AMr[m]:記憶單元
SCI:電路
XAL[1]:佈線
XAL[m]:佈線
XBL[1]:佈線
XBL[m]:佈線
WAL[1]:佈線
WAL[m]:佈線
WBL[1]:佈線
WBL[m]:佈線
WAD:佈線
WBD:佈線
BAL:佈線
BBL:佈線
NIL:佈線
SL5:佈線
VSL:佈線
SW5A:開關
SW5B:開關

Claims (29)

  1. 一種半導體裝置，包括：第一單元、第二單元、第三單元、第四單元、電流鏡電路、第一佈線、第二佈線、第三佈線及第四佈線，其中，該第一單元、該第二單元、該第三單元及該第四單元的每一個包括第一電晶體、第二電晶體及電容器，在該第一單元、該第二單元、該第三單元及該第四單元的每一個中，該第一電晶體的第一端子與該電容器的第一端子及該第二電晶體的閘極電連接，該第一單元的該第二電晶體的第一端子與該第一佈線電連接，該第一單元的該電容器的第二端子與該第三佈線電連接，該第二單元的該第二電晶體的第一端子與該第一佈線電連接，該第二單元的該電容器的第二端子與該第四佈線電連接，該第三單元的該第二電晶體的第一端子與該第二佈線電連接，該第三單元的該電容器的第二端子與該第三佈線電連接，該第四單元的該第二電晶體的第一端子與該第二佈線電連接，該第四單元的該電容器的第二端子與該第四佈線電連接，該電流鏡電路與該第一佈線及該第二佈線電連接，該電流鏡電路具有使對應於該第一佈線的電位的電流流過該第二佈線的功能，第一資料根據第一電位和第二電位的差異而設定，該第一單元具有在該第一單元的該電容器的第一端子中保持該第一電位的功能， 該第二單元具有在該第二單元的該電容器的第一端子中保持該第二電位的功能，該第三單元具有在該第三單元的該電容器的第一端子中保持該第二電位的功能，該第四單元具有在該第四單元的該電容器的第一端子中保持該第一電位的功能，第二資料根據第三電位和第四電位的差異而設定，並且，該第三佈線被輸入該第三電位且該第四佈線被輸入該第四電位，使得從該電流鏡電路流至該第二佈線的電流量減去從該第二佈線流至該第三單元的該第二電晶體的第一端子的電流量及從該第二佈線流至該第四單元的該第二電晶體的第一端子的電流量而得的電流量對應於該第一資料與該第二資料之積。
  2. 一種半導體裝置，包括：m個第一單元、m個第二單元、m個第三單元、m個第四單元、電流鏡電路、第一佈線、第二佈線、m個第三佈線及m個第四佈線，其中，m為1以上的整數，m個該第一單元、m個該第二單元、m個該第三單元及m個該第四單元的每一個包括第一電晶體、第二電晶體及電容器，在m個該第一單元、m個該第二單元、m個該第三單元及m個該第四單元的每一個中，該第一電晶體的第一端子與該電容器的第一端子及該第二電晶體的閘極電連接， m個該第一單元的每一個的該第二電晶體的第一端子與該第一佈線電連接，第i個該第一單元的該電容器的第二端子與第i個該第三佈線電連接，i為1以上且m以下的整數，m個該第二單元的每一個的該第二電晶體的第一端子與該第一佈線電連接，第i個該第二單元的該電容器的第二端子與第i個該第四佈線電連接，m個該第三單元的每一個的該第二電晶體的第一端子與該第二佈線電連接，第i個該第三單元的該電容器的第二端子與第i個該第三佈線電連接，m個該第四單元的每一個的該第二電晶體的第一端子與該第二佈線電連接，第i個該第四單元的該電容器的第二端子與第i個該第四佈線電連接，該電流鏡電路與該第一佈線及該第二佈線電連接，該電流鏡電路具有使對應於該第一佈線的電位的電流流過該第二佈線的功能，在與第i個該第三佈線電連接的該第一單元及該第三單元的每一個中，該第一單元具有在該第一單元的該電容器的第一端子中保持電位VWα[i]的功能，該第三單元具有在該第三單元的該電容器的第一端子中保持電位VWβ[i]的功能，在與第i個該第四佈線電連接的該第二單元及該第四單元的每一個中，該第二單元具有在該第二單元的該電容器的第一端子中保持電位VWβ[i]的功能， 該第四單元具有在該第四單元的該電容器的第一端子中保持電位VWα[i]的功能，並且，第i個該第三佈線被輸入電位VXα[i]且第i個該第四佈線被輸入電位VXβ[i]，使得從該電流鏡電路流至該第二佈線的電流量減去從該第二佈線流至m個該第三單元的每一個的該第二電晶體的第一端子的電流量之和及從該第二佈線流至m個該第四單元的每一個的該第二電晶體的第一端子的電流量之和而得的電流量對應於數學式(A1)的值，
    Figure 110116070-A0305-02-0233-1
  3. 一種半導體裝置，包括：第一單元、第二單元、第三單元、第四單元、第一電流源、第二電流源、減法電路、第一佈線、第二佈線、第三佈線及第四佈線，其中，該第一單元、該第二單元、該第三單元及該第四單元的每一個包括第一電晶體、第二電晶體及電容器，在該第一單元、該第二單元、該第三單元及該第四單元的每一個中，該第一電晶體的第一端子與該電容器的第一端子及該第二電晶體的閘極電連接，該第一單元的第二電晶體的第一端子與該第一佈線電連接，該第一單元的該電容器的第二端子與該第三佈線電連接，該第二單元的該第二電晶體的第一端子與該第一佈線電連接，該第二單元的該電容器的第二端子與該第四佈線電連接，該第三單元的該第二電晶體的第一端子與該第二佈線電連接，該第三單元的該電容器的第二端子與該第三佈線電連接， 該第四單元的該第二電晶體的第一端子與該第二佈線電連接，該第四單元的該電容器的第二端子與該第四佈線電連接，該第一電流源與該第一佈線電連接，該第二電流源與該第二佈線電連接，從該第一電流源流過該第一佈線的電流量為從該第二電流源流過該第二佈線的電流量的0.9倍以上且1.1倍以下，該減法電路的第一輸入端子與該第一佈線電連接，該減法電路的第二輸入端子與該第二佈線電連接，第一資料根據第一電位和第二電位的差異而設定，該第一單元具有在該第一單元的該電容器的第一端子中保持該第一電位的功能，該第二單元具有在該第二單元的該電容器的第一端子中保持該第二電位的功能，該第三單元具有在該第三單元的該電容器的第一端子中保持該第二電位的功能，該第四單元具有在該第四單元的該電容器的第一端子中保持該第一電位的功能，第二資料根據第三電位和第四電位的差異而設定，並且，該第三佈線被輸入該第三電位且該第四佈線被輸入該第四電位，使得從該第一電流源流至該第一佈線的電流量減去從該第一佈線流至該第一單元及該第二單元的每一個的該第二電晶體的第一端子的電流量之和而得的電流量輸入到該減法電路的第一輸入端子，並且從該第二電流源流至該第二佈線的電 流量減去從該第二佈線流至該第三單元及該第四單元的每一個的該第二電晶體的第一端子的電流量之和而得的電流量輸入到該減法電路的第二輸入端子，由此從該減法電路的輸出端子輸出對應於該第一資料與該第二資料之積的電壓。
  4. 一種半導體裝置，包括：m個第一單元、m個第二單元、m個第三單元、m個第四單元、第一電流源、第二電流源、減法電路、第一佈線、第二佈線、m個第三佈線及m個第四佈線，其中，m為1以上的整數，m個該第一單元、m個該第二單元、m個該第三單元及m個該第四單元的每一個包括第一電晶體、第二電晶體及電容器，在m個該第一單元、m個該第二單元、m個該第三單元及m個該第四單元的每一個中，該第一電晶體的第一端子與該電容器的第一端子及該第二電晶體的閘極電連接，m個該第一單元的每一個的該第二電晶體的第一端子與該第一佈線電連接，第i個該第一單元的該電容器的第二端子與第i個該第三佈線電連接，i為1以上且m以下的整數，m個該第二單元的每一個的該第二電晶體的第一端子與該第一佈線電連接，第i個該第二單元的該電容器的第二端子與第i個該第四佈線電連接，m個該第三單元的每一個的該第二電晶體的第一端子與該第二佈線電連接， 第i個該第三單元的該電容器的第二端子與第i個該第三佈線電連接，m個該第四單元的每一個的該第二電晶體的第一端子與該第二佈線電連接，第i個該第四單元的該電容器的第二端子與第i個該第四佈線電連接，該第一電流源與該第一佈線電連接，該第二電流源與該第二佈線電連接，從該第一電流源流過該第一佈線的電流量為從該第二電流源流過該第二佈線的電流量的0.9倍以上且1.1倍以下，該減法電路的第一輸入端子與該第一佈線電連接，該減法電路的第二輸入端子與該第二佈線電連接，在與第i個該第三佈線電連接的該第一單元及該第三單元的每一個中，該第一單元具有在該第一單元的該電容器的第一端子中保持電位VWα[i]的功能，該第三單元具有在該第三單元的該電容器的第一端子中保持電位VWβ[i]的功能，在與第i個該第四佈線電連接的該第二單元及該第四單元的每一個中，該第二單元具有在該第二單元的該電容器的第一端子中保持電位VWβ[i]的功能，該第四單元具有在該第四單元的該電容器的第一端子中保持電位VWα[i]的功能，並且，第i個該第三佈線被輸入電位VXα[i]且第i個該第四佈線被輸入電位VXβ[i]，使得從該第一電流源流至該第一佈線的電流量減去從該第一佈線流至m個該第一單元及該第二單元的每一個的該第二電晶體的第一端子的電流量之和而得的電流量輸入到該減法電路的第一輸入端子，並且從該第二電流源流至 該第二佈線的電流量減去從該第二佈線流至m個該第三單元及該第四單元的每一個的該第二電晶體的第一端子的電流量之和而得的電流量輸入到該減法電路的第二輸入端子，由此從該減法電路的輸出端子輸出對應於數學式(A2)的值的電壓，
    Figure 110116070-A0305-02-0237-2
  5. 一種半導體裝置，包括：第一單元、第二單元、第三單元、第四單元、第一佈線、第二佈線及第三佈線，其中，該第一單元、該第二單元、該第三單元及該第四單元的每一個包括第一電晶體、第二電晶體及電容器，在該第一單元、該第二單元、該第三單元及該第四單元的每一個中，該第一電晶體的第一端子與該電容器的第一端子及該第二電晶體的閘極電連接，該第一電晶體的閘極與該第一佈線電連接，該第二佈線與該第一單元的該第一電晶體的第二端子及該第四單元的該第一電晶體的第二端子電連接，並且，該第三佈線與該第二單元的該第一電晶體的第二端子及該第三單元的該第一電晶體的第二端子電連接。
  6. 一種半導體裝置，包括：第一單元、第二單元、第三單元、第四單元、第一佈線、第二佈線、第三佈線、第四佈線、第五佈線、第六佈線及第七佈線， 其中，該第一單元、該第二單元、該第三單元及該第四單元的每一個包括第一電晶體、第二電晶體及電容器，在該第一單元、該第二單元、該第三單元及該第四單元的每一個中，該第一電晶體的第一端子與該電容器的第一端子及該第二電晶體的閘極電連接，該第一單元的該第二電晶體的第一端子與該第四佈線電連接，該第一單元的該電容器的第二端子與該第六佈線電連接，該第一單元的該第一電晶體的第二端子與該第二佈線電連接，該第一單元的該第一電晶體的閘極與該第一佈線電連接，該第二單元的該第二電晶體的第一端子與該第四佈線電連接，該第二單元的該電容器的第二端子與該第七佈線電連接，該第二單元的該第一電晶體的第二端子與該第三佈線電連接，該第二單元的該第一電晶體的閘極與該第一佈線電連接，該第三單元的該第二電晶體的第一端子與該第五佈線電連接，該第三單元的該電容器的第二端子與該第六佈線電連接，該第三單元的該第一電晶體的第二端子與該第三佈線電連接，該第三單元的該第一電晶體的閘極與該第一佈線電連接，該第四單元的該第二電晶體的第一端子與該第五佈線電連接，該第四單元的該電容器的第二端子與該第七佈線電連接，該第四單元的該第一電晶體的第二端子與該第二佈線電連接，並且，該第四單元的該第一電晶體的閘極與該第一佈線電連接。
  7. 如請求項6之半導體裝置，還包括電流鏡電路， 其中該電流鏡電路與該第四佈線及該第五佈線電連接，並且該電流鏡電路具有使對應於該第四佈線的電位的電流流過該第五佈線的功能。
  8. 如請求項7之半導體裝置，其中第一資料根據第一電位和第二電位的差異而設定，該第一單元具有在該第一單元的該電容器的第一端子中保持該第一電位的功能，該第二單元具有在該第二單元的該電容器的第一端子中保持該第二電位的功能，該第三單元具有在該第三單元的該電容器的第一端子中保持該第二電位的功能，該第四單元具有在該第四單元的該電容器的第一端子中保持該第一電位的功能，第二資料根據第三電位和第四電位的差異而設定，並且該第六佈線被輸入該第三電位且該第七佈線被輸入該第四電位，使得從該電流鏡電路流至該第五佈線的電流量減去從該第五佈線流至該第三單元的該第二電晶體的第一端子的電流量及從該第五佈線流至該第四單元的該第二電晶體的第一端子的電流量而得的電流量對應於該第一資料與該第二資料之積。
  9. 如請求項6之半導體裝置，還包括第一電流源、第二電流源及減法電路，其中該第一電流源與該第四佈線電連接，該第二電流源與該第五佈線電連接， 從該第一電流源流過該第四佈線的電流量為從該第二電流源流過該第五佈線的電流量的0.9倍以上且1.1倍以下，該減法電路的第一輸入端子與該第四佈線電連接，該減法電路的第二輸入端子與該第五佈線電連接。
  10. 如請求項9之半導體裝置，其中第一資料根據第一電位和第二電位的差異而設定，該第一單元具有在該第一單元的該電容器的第一端子中保持該第一電位的功能，該第二單元具有在該第二單元的該電容器的第一端子中保持該第二電位的功能，該第三單元具有在該第三單元的該電容器的第一端子中保持該第二電位的功能，該第四單元具有在該第四單元的該電容器的第一端子中保持第一電位的功能，第二資料根據第三電位和第四電位的差異而設定，並且該第六佈線被輸入該第三電位且第七佈線被輸入該第四電位，使得從該第一電流源流至該第四佈線的電流量減去從該第四佈線流至該第一單元及該第二單元的每一個的該第二電晶體的第一端子的電流量之和而得的電流量輸入到該減法電路的第一輸入端子，並且從該第二電流源流至該第五佈線的電流量減去從該第五佈線流至該第三單元及該第四單元的每一個的該第二電晶體的第一端子的電流量之和而得的電流量輸入到該減法電路的第二輸入端子，由此從該減法電路的輸出端子輸出對應於該第一資料與該第二資料之積的電壓。
  11. 一種半導體裝置，包括：m個第一單元、m個第二單元、m個第三單元、m個第四單元、電流鏡電路、m個第一佈線、第二佈線、第三佈線、第四佈線、第五佈線、m個第六佈線及m個第七佈線，其中，m為1以上的整數，m個該第一單元、m個該第二單元、m個該第三單元及m個該第四單元的每一個包括第一電晶體、第二電晶體及電容器，在m個該第一單元、m個該第二單元、m個該第三單元及m個該第四單元的每一個中，該第一電晶體的第一端子與該電容器的第一端子及該第二電晶體的閘極電連接，m個該第一單元的每一個的該第二電晶體的第一端子與該第四佈線電連接，第i個該第一單元的該電容器的第二端子與第i個該第六佈線電連接，i為1以上且m以下的整數，m個該第一單元的每一個的該第一電晶體的第二端子與該第二佈線電連接，第i個該第一單元的該第一電晶體的閘極與第i個該第一佈線電連接，m個該第二單元的每一個的該第二電晶體的第一端子與該第四佈線電連接，第i個該第二單元的該電容器的第二端子與第i個該第七佈線電連接，m個該第二單元的每一個的該第一電晶體的第二端子與該第三佈線電連接， 第i個該第二單元的該第一電晶體的閘極與第i個該第一佈線電連接，m個該第三單元的每一個的該第二電晶體的第一端子與該第五佈線電連接，第i個該第三單元的該電容器的第二端子與第i個該第六佈線電連接，m個該第三單元的每一個的該第一電晶體的第二端子與該第三佈線電連接，第i個該第三單元的該第一電晶體的閘極與第i個該第一佈線電連接，m個該第四單元的每一個的該第二電晶體的第一端子與該第五佈線電連接，第i個該第四單元的該電容器的第二端子與第i個該第七佈線電連接，m個該第四單元的每一個的該第一電晶體的第二端子與該第二佈線電連接，第i個該第四單元的該第一電晶體的閘極與第i個該第一佈線電連接，該電流鏡電路與該第四佈線及該第五佈線電連接，該電流鏡電路具有使對應於該第四佈線的電位的電流流過該第五佈線的功能，在與第i個該第六佈線電連接的該第一單元及該第三單元的每一個中，該第一單元具有在該第一單元的該電容器的第一端子中保持電位VWα[i]的功能，該第三單元具有在該第三單元的該電容器的第一端子中保持電位VWβ[i]的功能，在與第i個該第七佈線電連接的該第二單元及該第四單元的每一個中，該第二單元具有在該第二單元的該電容器的第一端子中保持電位VWβ[i]的功能， 該第四單元具有在該第四單元的該電容器的第一端子中保持電位VWα[i]的功能，並且，第i個該第六佈線被輸入電位VXα[i]且第i個該第七佈線被輸入電位VXβ[i]，使得從該電流鏡電路流至該第五佈線的電流量減去從該第五佈線流至m個該第三單元的每一個的該第二電晶體的第一端子的電流量之和及從該第五佈線流至m個該第四單元的每一個的該第二電晶體的第一端子的電流量之和而得的電流量對應於數學式(A3)的值，
    Figure 110116070-A0305-02-0243-3
  12. 一種半導體裝置，包括：m個第一單元、m個第二單元、m個第三單元、m個第四單元、第一電流源、第二電流源、減法電路、m個第一佈線、第二佈線、第三佈線、第四佈線、第五佈線、m個第六佈線及m個第七佈線，其中，m為1以上的整數，m個該第一單元、m個該第二單元、m個該第三單元及m個該第四單元的每一個包括第一電晶體、第二電晶體及電容器，在m個該第一單元、m個該第二單元、m個該第三單元及m個該第四單元的每一個中，該第一電晶體的第一端子與該電容器的第一端子及該第二電晶體的閘極電連接，m個該第一單元的每一個的該第二電晶體的第一端子與該第四佈線電連接， 第i個該第一單元的該電容器的第二端子與第i個該第六佈線電連接，i為1以上且m以下的整數，m個該第一單元的每一個的該第一電晶體的第二端子與該第二佈線電連接，第i個該第一單元的該第一電晶體的閘極與第i個該第一佈線電連接，m個該第二單元的每一個的該第二電晶體的第一端子與該第四佈線電連接，第i個該第二單元的該電容器的第二端子與第i個該第七佈線電連接，m個該第二單元的每一個的該第一電晶體的第二端子與該第三佈線電連接，第i個該第二單元的該第一電晶體的閘極與第i個該第一佈線電連接，m個該第三單元的每一個的該第二電晶體的第一端子與該第五佈線電連接，第i個該第三單元的該電容器的第二端子與第i個該第六佈線電連接，m個該第三單元的每一個的該第一電晶體的第二端子與該第三佈線電連接，第i個該第三單元的該第一電晶體的閘極與第i個該第一佈線電連接，m個該第四單元的每一個的該第二電晶體的第一端子與該第五佈線電連接，第i個該第四單元的該電容器的第二端子與第i個該第七佈線電連接，m個該第四單元的每一個的該第一電晶體的第二端子與該第二佈線電連接， 第i個該第四單元的該第一電晶體的閘極與第i個該第一佈線電連接，該第一電流源與該第四佈線電連接，該第二電流源與該第五佈線電連接，從該第一電流源流過該第四佈線的電流量為從該第二電流源流過該第五佈線的電流量的0.9倍以上且1.1倍以下，該減法電路的第一輸入端子與該第四佈線電連接，該減法電路的第二輸入端子與該第五佈線電連接，在與第i個該第六佈線電連接的該第一單元及該第三單元的每一個中，該第一單元具有在該第一單元的該電容器的第一端子中保持電位VWα[i]的功能，該第三單元具有在該第三單元的該電容器的第一端子中保持電位VWβ[i]的功能，在與第i個該第七佈線電連接的該第二單元及該第四單元的每一個中，該第二單元具有在該第二單元的該電容器的第一端子中保持電位VWβ[i]的功能，該第四單元具有在該第四單元的該電容器的第一端子中保持電位VWα[i]的功能，並且，第i個該第六佈線被輸入電位VXα[i]且第i個該第七佈線被輸入電位VXβ[i]，使得從該第一電流源流至該第四佈線的電流量減去從該第四佈線流至m個該第一單元及該第二單元的每一個的該第二電晶體的第一端子的電流量之和而得的電流量輸入到該減法電路的第一輸入端子，並且從該第二電流源流至該第五佈線的電流量減去從該第五佈線流至m個該第三單元及該第四單元的每一個的該第二電晶體的第一端子的電流量之和而得的電流量輸入到該減法電路 的第二輸入端子，由此從該減法電路的輸出端子輸出對應於數學式(A4)的值的電壓，
    Figure 110116070-A0305-02-0246-4
  13. 一種半導體裝置，包括：第一單元、第二單元、第三單元、第四單元、第一電流鏡電路、第二電流鏡電路及第三電流鏡電路，其中，該第一單元、該第二單元、該第三單元及該第四單元的每一個包括第一電晶體、第二電晶體及電容器，在該第一單元、該第二單元、該第三單元及該第四單元的每一個中，該第一電晶體的第一端子與該電容器的第一端子及該第二電晶體的閘極電連接，該第一單元的該第一電晶體的閘極與該第二單元的該第一電晶體的閘極、該第三單元的該第一電晶體的閘極及該第四單元的該第一電晶體的閘極電連接，該第一電流鏡電路的第一端子與該第一單元的該第二電晶體的第一端子電連接，該第一電流鏡電路的第二端子與該第四單元的該第二電晶體的第一端子電連接，該第二電流鏡電路的第一端子與該第三單元的該第二電晶體的第一端子電連接，該第二電流鏡電路的第二端子與該第二單元的該第二電晶體的第一端子電連接， 該第三電流鏡電路的第一端子與該第二單元的該第二電晶體的第一端子電連接，該第三電流鏡電路的第二端子與該第四單元的該第二電晶體的第一端子電連接，該第一電流鏡電路具有使對應於該第一電流鏡電路的第一端子的電位的電流從該第一電流鏡電路的第一端子及第二端子流出外部的功能，該第二電流鏡電路具有使對應於該第二電流鏡電路的第一端子的電位的電流從該第二電流鏡電路的第一端子及第二端子流出外部的功能，並且，該第三電流鏡電路具有使對應於該第三電流鏡電路的第一端子的電位的電流從該第三電流鏡電路的第一端子及第二端子流入內部的功能。
  14. 如請求項13之半導體裝置，其中該第一單元的該電容器的第二端子與該第三單元的該電容器的第二端子電連接，該第一單元的該第一電晶體的第二端子與該第四單元的該第一電晶體的第二端子電連接，該第二單元的該電容器的第二端子與該第四單元的該電容器的第二端子電連接，並且該第二單元的該第一電晶體的第二端子與該第三單元的該第一電晶體的第二端子電連接。
  15. 如請求項14之半導體裝置，其中第一資料根據第一電位和第二電位的差異而設定 該第一單元具有在該第一單元的該電容器的第一端子中保持該第一電位的功能，該第二單元具有在該第二單元的該電容器的第一端子中保持該第二電位的功能，該第三單元具有在該第三單元的該電容器的第一端子中保持該第二電位的功能，該第四單元具有在該第四單元的該電容器的第一端子中保持該第一電位的功能，第二資料根據第三電位和第四電位的差異而設定，並且，該第一單元的該電容器的第二端子及該第三單元的該電容器的第二端子都被輸入該第三電位且該第二單元的該電容器的第二端子及該第四單元的該電容器的第二端子都被輸入該第四電位，使得從該第一電流鏡電路的第二端子流過的電流量減去流過該第四單元的該第二電晶體的第一端子的電流量及流過該第三電流鏡電路的第三端子的電流量而得的電流量對應於該第一資料與該第二資料之積。
  16. 一種半導體裝置，包括：第一單元、第二單元、第三單元、第四單元、第一電流鏡電路、第二電流鏡電路、第三電流鏡電路及第四電流鏡電路，其中，該第一單元、該第二單元、該第三單元及該第四單元的每一個包括第一電晶體、第二電晶體及電容器，在該第一單元、該第二單元、該第三單元及該第四單元的每一個中，該第一電晶體的第一端子與該電容器的第一端子及該第二電晶體的閘極電連接， 該第一單元的該第一電晶體的閘極與該第二單元的該第一電晶體的閘極、該第三單元的該第一電晶體的閘極及該第四單元的該第一電晶體的閘極電連接，該第一電流鏡電路的第一端子與該第一單元的該第二電晶體的第一端子電連接，該第一電流鏡電路的第二端子與該第四單元的該第二電晶體的第一端子電連接，該第二電流鏡電路的第一端子與該第三單元的該第二電晶體的第一端子電連接，該第二電流鏡電路的第二端子與該第三電流鏡電路的第一端子電連接，該第三電流鏡電路的第二端子與該第四單元的該第二電晶體的第一端子電連接，該第四電流鏡電路的第一端子與該第二單元的該第二電晶體的第一端子電連接，該第四電流鏡電路的第二端子與該第四單元的該第二電晶體的第一端子電連接，該第一電流鏡電路具有使對應於該第一電流鏡電路的第一端子的電位的電流從該第一電流鏡電路的第一端子及第二端子流出外部的功能，該第二電流鏡電路具有使對應於該第二電流鏡電路的第一端子的電位的電流從該第二電流鏡電路的第一端子及第二端子流出外部的功能，該第三電流鏡電路具有使對應於該第三電流鏡電路的第一端子的電位的電流從該第三電流鏡電路的第一端子及第二端子流入內部的功能， 並且，該第四電流鏡電路具有使對應於該第四電流鏡電路的第一端子的電位的電流從該第四電流鏡電路的第一端子及第二端子流出外部的功能。
  17. 如請求項16之半導體裝置，其中該第一單元的該電容器的第二端子與該第三單元的該電容器的第二端子電連接，該第一單元的該第一電晶體的第二端子與該第四單元的該第一電晶體的第二端子電連接，該第二單元的該電容器的第二端子與該第四單元的該電容器的第二端子電連接，並且該第二單元的該第一電晶體的第二端子與該第三單元的該第一電晶體的第二端子電連接。
  18. 如請求項17之半導體裝置，其中第一資料根據第一電位和第二電位的差異而設定，該第一單元具有在該第一單元的該電容器的第一端子中保持第一電位的功能，該第二單元具有在該第二單元的該電容器的第一端子中保持第二電位的功能，該第三單元具有在該第三單元的該電容器的第一端子中保持第二電位的功能，該第四單元具有在該第四單元的該電容器的第一端子中保持第一電位的功能，第二資料根據該第三電位和該第四電位的差異而設定， 並且該第一單元的該電容器的第二端子及該第三單元的該電容器的第二端子都被輸入該第三電位且該第二單元的該電容器的第二端子及該第四單元的該電容器的第二端子都被輸入該第四電位，使得從該第一電流鏡電路的第二端子流過的電流量及從該第四電流鏡電路的第二端子流過的電流量之和減去流過該第四單元的該第二電晶體的第一端子的電流量及流過該第三電流鏡電路的第三端子的電流量而得的電流量對應於該第一資料與該第二資料之積。
  19. 一種半導體裝置，包括：第一單元、第二單元、第三單元、第四單元、第一佈線、第二佈線及第三佈線，其中，該第一單元、該第二單元、該第三單元及該第四單元的每一個包括第一電晶體、第二電晶體及電容器，該第二單元及該第三單元的每一個所包括的該電容器在第一端子與第二端子間包含可具有鐵電性的材料，在該第一單元、該第二單元、該第三單元及該第四單元的每一個中，該第一電晶體的第一端子與該電容器的第一端子及該第二電晶體的閘極電連接，該第一電晶體的閘極與該第一佈線電連接，該第二佈線與該第一單元的該第一電晶體的第二端子及該第四單元的該第一電晶體的第二端子電連接，並且，該第三佈線與該第二單元的該第一電晶體的第二端子及該第三單元的該第一電晶體的第二端子電連接。
  20. 如請求項19之半導體裝置， 其中該材料包含選自氧化鉿、氧化鋯、HfZrOX、釔安定氧化鋯、鈦酸鋇、PbTiOX、鋯鈦酸鉛、鈦酸鋇鍶、鈦酸鍶、鉭酸鍶鉍、鐵酸鉍中的一個或多個材料，並且X為大於0的實數。
  21. 一種半導體裝置，包括：第一單元、第二單元、第三單元、第四單元、第一佈線、第二佈線、第三佈線、第四佈線、第五佈線、第六佈線及第七佈線，其中，該第一單元、該第二單元、該第三單元及該第四單元的每一個包括第一電晶體、第二電晶體及電容器，該第二單元及該第三單元的每一個所包括的該電容器在第一端子與第二端子間包含可具有鐵電性的材料，在該第一單元、該第二單元、該第三單元及該第四單元的每一個中，該第一電晶體的第一端子與該電容器的第一端子及該第二電晶體的閘極電連接，該第一單元的該第一電晶體的第二端子與該第二佈線電連接，該第一單元的該電容器的第二端子與該第六佈線電連接，該第一單元的該第二電晶體的第一端子與該第四佈線電連接，該第一單元的該第一電晶體的閘極與該第一佈線電連接，該第二單元的該第一電晶體的第二端子與該第三佈線電連接，該第二單元的該電容器的第二端子與該第七佈線電連接，該第二單元的該第二電晶體的第一端子與該第四佈線電連接，該第二單元的該第一電晶體的閘極與該第一佈線電連接，該第三單元的該第一電晶體的第二端子與該第三佈線電連接， 該第三單元的該電容器的第二端子與該第六佈線電連接，該第三單元的該第二電晶體的第一端子與該第五佈線電連接，該第三單元的該第一電晶體的閘極與該第一佈線電連接，該第四單元的該第一電晶體的第二端子與該第二佈線電連接，該第四單元的該電容器的第二端子與該第七佈線電連接，該第四單元的該第二電晶體的第一端子與該第五佈線電連接，並且，該第四單元的該第一電晶體的閘極與該第一佈線電連接。
  22. 如請求項21之半導體裝置，其中該材料包含選自氧化鉿、氧化鋯、HfZrOX、釔安定氧化鋯、鈦酸鋇、PbTiOX、鋯鈦酸鉛、鈦酸鋇鍶、鈦酸鍶、鉭酸鍶鉍、鐵酸鉍中的一個或多個材料，並且X為大於0的實數。
  23. 如請求項21或22之半導體裝置，還包括第一電路及第二電路，其中該第二佈線與該第一電路電連接，該第三佈線與該第二電路電連接，該第一電路包括類比數位轉換電路，並且該第二電路包括電壓源。
  24. 如請求項21或22之半導體裝置，還包括電流鏡電路，其中該電流鏡電路與該第四佈線及該第五佈線電連接，並且該電流鏡電路具有使對應於該第四佈線的電位的電流流過該第五佈線的功能。
  25. 如請求項24之半導體裝置，其中第一資料根據第一電位和第二電位的差異而設定，該第一單元具有在該第一單元的該電容器的第一端子中保持該第一電位的功能，該第二單元具有在該第二單元的該電容器的第一端子中保持該第二電位的功能，該第三單元具有在該第三單元的該電容器的第一端子中保持該第二電位的功能，該第四單元具有在該第四單元的該電容器的第一端子中保持該第一電位的功能，第二資料根據第三電位和第四電位的差異而設定，並且該第六佈線被輸入該第三電位且該第七佈線被輸入該第四電位，使得從該電流鏡電路流至該第五佈線的電流量減去從該第五佈線流至該第三單元的該第二電晶體的第一端子的電流量及從該第五佈線流至該第四單元的該第二電晶體的第一端子的電流量而得的電流量對應於該第一資料與該第二資料之積。
  26. 如請求項21或22之半導體裝置，還包括第一電流源、第二電流源及減法電路，其中該第一電流源與該第四佈線電連接，該第二電流源與該第五佈線電連接，從該第一電流源流過該第四佈線的電流量為從該第二電流源流過該第五佈線的電流量的0.9倍以上且1.1倍以下，該減法電路的第一輸入端子與該第四佈線電連接， 該減法電路的第二輸入端子與該第五佈線電連接。
  27. 如請求項26之半導體裝置，其中第一資料根據第一電位和第二電位的差異而設定，該第一單元具有在該第一單元的該電容器的第一端子中保持該第一電位的功能，該第二單元具有在該第二單元的該電容器的第一端子中保持該第二電位的功能，該第三單元具有在該第三單元的該電容器的第一端子中保持該第二電位的功能，該第四單元具有在該第四單元的該電容器的第一端子中保持第一電位的功能，第二資料根據第三電位和第四電位的差異而設定，並且該第六佈線被輸入該第三電位且第七佈線被輸入該第四電位，使得從該第一電流源流至該第四佈線的電流量減去從該第四佈線流至該第一單元及該第二單元的每一個的該第二電晶體的第一端子的電流量之和而得的電流量輸入到該減法電路的第一輸入端子，並且從該第二電流源流至該第五佈線的電流量減去從該第五佈線流至該第三單元及該第四單元的每一個的該第二電晶體的第一端子的電流量之和而得的電流量輸入到該減法電路的第二輸入端子，由此從該減法電路的輸出端子輸出對應於該第一資料與該第二資料之積的電壓。
  28. 如請求項1至22中任一項之半導體裝置，其中該第一電晶體及該第二電晶體都在通道形成區域中包含金屬氧化物。
  29. 一種電子裝置，包括： 請求項1至22中任一項之半導體裝置；以及外殼。
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