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TWI865401B - 半導體結構的製造方法 - Google Patents

半導體結構的製造方法 Download PDF

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TWI865401B
TWI865401B TW113118846A TW113118846A TWI865401B TW I865401 B TWI865401 B TW I865401B TW 113118846 A TW113118846 A TW 113118846A TW 113118846 A TW113118846 A TW 113118846A TW I865401 B TWI865401 B TW I865401B
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吳俊亨
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Abstract

一種半導體結構包括半導體基板、隔離結構與導電結構。隔離結構位於半導體基板上。隔離結構具有第一頂面、低於第一頂面的第二頂面及鄰接第一頂面與第二頂面的側表面。導電結構具有延伸至隔離結構的第二頂面與側表面的溝槽。導電結構圍繞隔離結構並接觸隔離結構的第一頂面。導電結構的底部的側壁接觸隔離結構並延伸至隔離結構的第二頂面上。

Description

半導體結構的製造方法
本揭露是有關一種半導體結構及一種半導體結構的製造方法。
一般而言，導電電極位於動態隨機存取記憶體(dynamic random access memory，DRAM)中的儲存節點接觸(storage node contact，SNC)結構上以電性連接儲存節點接觸結構。在導電電極的製程中，導電層首先沉積於動態隨機存取記憶體元件的儲存節點接觸結構上。接著，複數個溝槽形成於前述導電層中，以將導電層分成分別與儲存節點接觸結構接觸的導電電極。
通常，前述導電層的材料為鎢(tungsten)。因此，在乾式蝕刻(dry etching)導電層以形成溝槽與導電電極時，鎢的副產物與聚合物也會形成於前述溝槽中，使得在前述導電電極之間可能發生短路。
本揭露之一技術態樣為一種半導體結構。
根據本揭露之一些實施方式，一種半導體結構包括半導體基板、隔離結構與導電結構。隔離結構位於半導體基板上。隔離結構具有第一頂面、低於第一頂面的第二頂面及鄰接第一頂面與第二頂面的側表面。導電結構具有延伸至隔離結構的第二頂面與側表面的溝槽。導電結構圍繞隔離結構並接觸隔離結構的第一頂面。導電結構的底部的側壁接觸隔離結構並延伸至隔離結構的第二頂面上。
在一些實施方式中，上述導電結構更具有位於導電結構的底部與隔離結構的第一頂面上的頂部。
在一些實施方式中，上述隔離結構的側表面與導電結構的底部的側壁之間的距離小於被導電結構的頂部圍繞的溝槽的寬度。
在一些實施方式中，上述導電結構的頂部的側壁具有鄰接導電結構的底部的側壁的下凹面。
在一些實施方式中，上述導電結構的頂部的側壁具有延伸至隔離結構的側表面的下凹面。
在一些實施方式中，上述半導體結構更包括硬遮罩層。硬遮罩層位於導電結構的頂部上。
在一些實施方式中，上述導電結構的頂部的側壁更具有鄰接導電結構的頂部的頂面的上凹面。
在一些實施方式中，上述半導體結構更包括硬遮罩層。硬遮罩層位於導電結構的頂部上。導電結構的頂部的側壁的上凹面延伸至硬遮罩層的側壁。
在一些實施方式中，上述隔離結構的第一頂面、側表面與第二頂面定義出階梯狀表面。
本揭露之另一技術態樣為一種半導體結構的製造方法。
根據本揭露之一些實施方式，一種半導體結構的製造方法包括依序形成隔離結構、圍繞且覆蓋隔離結構的導電結構以及硬遮罩層於半導體基板上，其中硬遮罩層具有暴露導電結構的開口；移除暴露的導電結構以形成溝槽，使得導電結構的頂部的側壁具有下凹面；形成襯層於隔離結構、導電結構的頂部的側壁以及硬遮罩層的側壁與頂面上；移除襯層的底部以暴露隔離結構；移除暴露的隔離結構，使得隔離結構具有被導電結構覆蓋的第一頂面、低於第一頂面的第二頂面與鄰接第一頂面與第二頂面的側表面，且溝槽延伸至隔離結構的第二頂面與側表面；以及移除襯層以暴露導電結構的頂部的側壁以及硬遮罩層的側壁與頂面。
在一些實施方式中，上述移除襯層的底部以暴露隔離結構更包括移除位於隔離結構上的副產物層。
在一些實施方式中，上述移除暴露的隔離結構，使得導電結構的底部的側壁延伸至隔離結構的第二頂面上。
在一些實施方式中，上述移除暴露的隔離結構是使用在襯層及導電結構每一者與隔離結構之間具有選擇比的反應離子蝕刻。
在一些實施方式中，上述形成襯層於隔離結構、導電結構的頂部的側壁以及硬遮罩層的側壁與頂面上是使用原子層沉積法。
本揭露之另一技術態樣為一種半導體結構的製造方法。
根據本揭露之一些實施方式，一種半導體結構的製造方法包括依序形成隔離結構、圍繞且覆蓋隔離結構的導電結構與硬遮罩層於半導體基板上，其中硬遮罩層具有暴露導電結構的開口；形成襯層於暴露的導電結構以及硬遮罩層的側壁與頂面上；移除襯層的底部以暴露導電結構；移除未被硬遮罩層與襯層覆蓋的導電結構以形成溝槽並暴露隔離結構，使得導電結構的頂部的側壁具有底凹面；移除暴露的隔離結構，使得隔離結構具有被導電結構覆蓋的第一頂面、低於第一頂面的第二頂面以及鄰接第一頂面與第二頂面的側表面，且溝槽延伸至隔離結構的第二頂面與側表面；以及移除襯層以暴露硬遮罩層的側壁與頂面。
在一些實施方式中，上述依序形成隔離結構、圍繞且覆蓋隔離結構的導電結構與硬遮罩層於半導體基板上更包括移除暴露的導電結構，使得導電結構的頂部的側壁具有延伸至硬遮罩層的側壁的上凹面。
在一些實施方式中，上述形成襯層於暴露的導電結構以及硬遮罩層的側壁與頂面上使得襯層接觸導電結構的頂部的側壁的上凹面。
在一些實施方式中，上述移除暴露的隔離結構使得導電結構的底部的側壁延伸至隔離結構的第二頂面上。
在一些實施方式中，上述移除未被硬遮罩層與襯層覆蓋的導電結構以形成溝槽並暴露隔離結構是使用在襯層及隔離結構每一者與導電結構之間具有選擇比的反應離子蝕刻。
在一些實施方式中，上述形成襯層於暴露的導電結構以及硬遮罩層的側壁與頂面上是使用原子層沉積法。
在本揭露上述實施方式中，由於半導體結構的導電結構的底部的側壁延伸至隔離結構的第二頂面上，因此和傳統的結構相比，與隔離結構的第一頂面相鄰的導電結構的截面積較大。因此，導電結構可更堅固，且導電結構的電阻可降低。前述半導體結構可應用於動態隨機存取記憶體(dynamic random access memory，DRAM)元件中，且導電結構可作為儲存節點接觸(storage node contact，SNC)結構的電極以降低其電阻。除此之外，在半導體結構的製造方法中，藉由形成襯層於導電結構的頂部的側壁以及移除襯層的底部，可避免形成因乾式蝕刻(dry etching)導致的導電結構的副產物與聚合物。因此，前述半導體結構的製造方法可應用於製造動態隨機存取記憶體元件以避免副產物與聚合物導致的儲存節點接觸結構的電極之間的短路。
以下揭示之實施方式內容提供了用於實施所提供的標的之不同特徵的許多不同實施方式，或實例。下文描述了元件和佈置之特定實例以簡化本案。當然，該等實例僅為實例且並不意欲作為限制。此外，本案可在各個實例中重複元件符號及/或字母。此重複係用於簡便和清晰的目的，且其本身不指定所論述的各個實施方式及/或配置之間的關係。
諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」等等空間相對術語可在本文中為了便於描述之目的而使用，以描述如附圖中所示之一個元件或特徵與另一元件或特徵之關係。空間相對術語意欲涵蓋除了附圖中所示的定向之外的在使用或操作中的裝置的不同定向。裝置可經其他方式定向(旋轉90度或以其他定向)並且本文所使用的空間相對描述詞可同樣相應地解釋。
第1圖繪示根據本揭露一實施方式之半導體結構100的剖面圖。如第1圖所示，半導體結構100包括半導體基板110、隔離結構120與導電結構130。隔離結構120位於半導體基板110上。隔離結構120具有第一頂面121、低於第一頂面121的第二頂面122及鄰接第一頂面121與第二頂面122的側表面123。導電結構130具有溝槽131。溝槽131延伸至隔離結構120的第二頂面122與側表面123。因此，溝槽131將導電結構130分成彼此電性絕緣的兩部分。導電結構130圍繞隔離結構120。導電結構130接觸隔離結構120的第一頂面121。導電結構130的底部132的側壁134接觸隔離結構120並延伸至隔離結構120的第二頂面122上。
在一些實施方式中，半導體結構100可應用於動態隨機存取記憶體(dynamic random access memory，DRAM)元件中。半導體基板110可為動態隨機存取記憶體元件的記憶體結構。隔離結構120可接觸動態隨機存取記憶體元件的位元線(bit line，BL)結構。導電結構130可作為動態隨機存取記憶體元件的儲存節點接觸(storage node contact，SNC)結構的電極。與動態隨機存取記憶體元件的傳統設計相比，由於導電結構130的底部132的側壁134延伸至隔離結構120的第二頂面122上，因此與隔離結構120的第一頂面121相鄰的導電結構130的截面積較大。如此一來，導電結構130可更堅固，且導電結構130的電阻可降低。因此，使用導電結構130作為電極的儲存節點接觸結構的電阻可降低，從而降低動態隨機存取記憶體元件的能量損耗。在一些實施方式中，隔離結構120的材料可包括氮化矽(silicon nitride)且導電結構130的材料可包括鎢(tungsten)，但並不用以限制本揭露。
除此之外，半導體結構100的導電結構130具有位於導電結構130的底部132與隔離結構120的第一頂面121上的頂部133。隔離結構120的側表面123與導電結構130的底部132的側壁134之間的距離D1小於被導電結構130的頂部133圍繞的溝槽131的寬度W。此外，隔離結構120的第一頂面121、側表面123和第二頂面122可定義階梯狀表面。此外，導電結構130的頂部133的側壁135具有與底部132的側壁134相鄰的下凹面136，且導電結構130的頂部133的側壁137具有延伸到隔離結構120的側表面123的下凹面138。透過導電結構130的溝槽131、下凹面136和下凹面138的配置，可以避免在後續的製造過程中填充於溝槽131中的材料產生空洞(void)和缺陷。
在本實施方式中，半導體結構100可進一步包括硬遮罩層140。硬遮罩層140位於導電結構130的頂部133上，硬遮罩層140的側壁141和側壁142分別延伸到導電結構130的頂部133的側壁135和側壁137。在一些實施方式中，硬遮罩層140的材料可以包括氮化矽(silicon nitride)。硬遮罩層140可以防止位於其下的導電結構130和隔離結構120被蝕刻。
在以下敘述中，將說明半導體結構100的製造方法。
第2圖至第6圖繪示第1圖之半導體結構100的製造方法在中間階段的剖面圖。如第2圖所示，半導體結構100的製造方法包括依序在半導體基板110上形成隔離結構120、包圍和覆蓋隔離結構120的導電結構130以及硬遮罩層140。除此之外，可圖案化硬遮罩層140以形成開口O從而暴露導電結構130。在一些實施方式中，可移除暴露的導電結構130的一部分以形成兩上凹面139和139’。
如第3圖所示，隨後，可藉由乾式蝕刻移除暴露的導電結構130以形成溝槽131，從而使導電結構130的頂部133的側壁135和側壁137分別具有下凹面136和下凹面138。在本實施方式中，導電結構130的材料可包括鎢，因此在形成導電結構130中的溝槽131時會產生副產物層160，其中副產物層160位於隔離結構120上，並接觸下凹面136和下凹面138。此外，由於副產物層160的材料可包括鎢，因此導電結構130的頂部133的側壁135和側壁137可能通過副產物層160互相電性連接。在一些實施方式中，硬遮罩層140的厚度T2(見第2圖)於乾式蝕刻暴露的導電結構130以形成溝槽131後可減小至厚度T1。
參閱第4圖與第5圖，接著，可透過原子層沉積(atomic layer deposition ，ALD)形成襯層150於隔離結構120、導電結構130的頂部133的側壁135和側壁137以及硬遮罩層140的側壁141、側壁142和頂面143上。副產物層160位於隔離結構120和襯層150之間。隨後，可移除襯層150的底部和位於隔離結構120上的副產物層160以暴露隔離結構120。在一些實施方式中，襯層150的材料可包括氧化物(例如氧化矽)，但並不用以限制此揭露。
如第6圖所示，然後，可藉由在襯層150及導電結構130每一者與隔離結構120之間具有選擇比的反應離子蝕刻(reactive-ion etching，RIE)移除暴露的隔離結構120，使得隔離結構120具有被導電結構130覆蓋的第一頂面121，低於第一頂面121的第二頂面122以及與第一頂面121和第二頂面122鄰接的側表面123。在斜射電漿的作用下，反應離子蝕刻可側向蝕刻導電結構130。由於襯層150形成於導電結構130頂部133的側壁135 和側壁137上，因此在蝕刻暴露的隔離結構120時，不會形成額外的副產物和聚合物於導電結構130的側壁135和 側壁137上。因此，在一些實施方式中，導電結構130可作為動態隨機存取記憶體元件中儲存節點接觸結構的電極，以避免由副產物和聚合物引起的電極短路。除此之外，隔離結構120的材料可包括氮化矽，導電結構130的材料可包括鎢，而襯層150的材料可包括氧化矽。因此，用以移除通過溝槽131暴露的隔離結構120的反應離子蝕刻在氧化矽和鎢任一者與氮化矽之間具有選擇比。
接著，可移除襯層150以暴露導電結構130頂部133的側壁135和側壁137，以及硬遮罩層140的側壁141、側壁142和頂面143，從而得到第1圖的半導體結構100。然後，可填充絕緣結構於溝槽131中。藉由第1圖 的溝槽131的配置，可防止溝槽131中絕緣結構的空洞和缺陷。在一些實施方式中，絕緣結構的材料可包括氮化物絕緣體(例如氮化矽)。
應瞭解到，已敘述過的結構連接關係、材料與功效將不再重複贅述，合先敘明。在以下敘述中，將說明其他形式的半導體結構。
第7圖繪示根據本揭露另一實施方式之半導體結構100a的剖面圖。半導體結構100a包括半導體基板110、隔離結構120、導電結構130 和硬遮罩層140。與第1圖的實施方式不同的地方是，半導體結構100a的導電結構130頂部133的側壁135和側壁137分別具有上凹面139和上凹面139’。導電結構130頂部133的側壁135的上凹面139延伸至硬遮罩層140的側壁141。導電結構130頂部133的側壁137的上凹面139’延伸至硬遮罩層140的側壁142。第7圖的溝槽131的寬度W小於第1圖的溝槽131的寬度W。因此，第7圖的導電結構130的截面積大於第1圖的導電結構130，從而使第7圖導電結構130的電阻可進一步降低。除此之外，硬遮罩層140的側壁141和側壁142之間的距離D2大於第7圖的溝槽131的寬度W。
在以下的敘述中，將說明半導體結構100a的製造方法。
第8圖至第11圖繪示第7圖之半導體結構100a的製造方法在中間階段的剖面圖。如第8圖所示，在形成第2圖的結構後，可形成襯層150於硬遮罩層140的側壁141、側壁142和頂面143以及裸露的導電結構130上。除此之外，襯層150接觸上凹面139和139’。
參閱第9圖與第10圖，接著，可移除襯層150的底部以裸露導電結構130，使襯層150覆蓋硬遮罩層140的側壁141、側壁142和頂面143。接著，可使用在襯層150及隔離結構120任一者與導電結構130之間具有選擇比的反應離子蝕刻移除未被硬遮罩層140和襯層150覆蓋的導電結構130，從而形成溝槽131以裸露隔離結構120。由於襯層150覆蓋硬遮罩層140，因此在蝕刻導電結構130後，硬遮罩層140的厚度T2得以維持，使第10圖的硬遮罩層140的厚度T2大於第3圖的硬遮罩層140的厚度T1。除此之外，硬遮罩層140的厚度T2足夠厚，可防止導電結構130的頂部133的側壁135和側壁137受到斜射電漿的橫向蝕刻，因此可以避免副產物和聚合物的生成。
除此之外，在蝕刻未被硬遮罩層140和襯層150覆蓋的導電結構130後，導電結構130頂部133的側壁135和側壁137分別具有上凹面139和上凹面139’。襯層150可防止側壁135的上凹面139和側壁137的上凹面139’被蝕刻。
如第10圖與第11圖所示，接著，可移除從溝槽131裸露的隔離結構120。隨後，可移除襯層150以得到第7圖的半導體結構100a。
前述概述了幾個實施方式的特徵，使得本領域技術人員可以更好地理解本揭露的態樣。本領域技術人員應當理解，他們可以容易地將本揭露用作設計或修改其他過程和結構的基礎，以實現與本文介紹的實施方式相同的目的和/或實現相同的優點。本領域技術人員還應該認識到，這樣的等效構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以在這裡進行各種改變，替換和變更。
100,100a:半導體結構 110:半導體基板 120:隔離結構 121:第一頂面 122:第二頂面 123:側表面 130:導電結構 131:溝槽 132:底部 133:頂部 134:側壁 135:側壁 136:下凹面 137:側壁 138:下凹面 139,139’:上凹面 140:硬遮罩層 141:側壁 142:側壁 143:頂面 150:襯層 160:副產物層 D1,D2:距離 O:開口 T1,T2:厚度 W:寬度
當與隨附圖示一起閱讀時，可由後文實施方式最佳地理解本揭露內容的態樣。注意到根據此行業中之標準實務，各種特徵並未按比例繪製。實際上，為論述的清楚性，可任意增加或減少各種特徵的尺寸。 第1圖繪示根據本揭露一實施方式之半導體結構的剖面圖。 第2圖至第6圖繪示第1圖之半導體結構的製造方法在中間階段的剖面圖。 第7圖繪示根據本揭露另一實施方式之半導體結構的剖面圖。 第8圖至第11圖繪示第7圖之半導體結構的製造方法在中間階段的剖面圖。
100:半導體結構 110:半導體基板 120:隔離結構 121:第一頂面 122:第二頂面 123:側表面 130:導電結構 131:溝槽 132:底部 133:頂部 134,135,137:側壁 136,138:下凹面 140:硬遮罩層 141,142:側壁 143:頂面 D1:距離 O:開口 T1:厚度 W:寬度

Claims (10)

  1. 一種半導體結構的製造方法，包括： 依序形成一隔離結構、圍繞且覆蓋該隔離結構的一導電結構以及一硬遮罩層於一半導體基板上，其中該硬遮罩層具有暴露該導電結構的一開口； 移除暴露的該導電結構以形成一溝槽，使得該導電結構的一頂部的一側壁具有一下凹面； 形成一襯層於該隔離結構、該導電結構的該頂部的該側壁以及該硬遮罩層的一側壁與一頂面上； 移除該襯層的一底部以暴露該隔離結構； 移除暴露的該隔離結構，使得該隔離結構具有被該導電結構覆蓋的一第一頂面、低於該第一頂面的一第二頂面與鄰接該第一頂面與該第二頂面的一側表面，且該溝槽延伸至該隔離結構的該第二頂面與該側表面；以及 移除該襯層以暴露該導電結構的該頂部的該側壁以及該硬遮罩層的該側壁與該頂面。
  2. 如請求項1所述之半導體結構的製造方法，其中移除暴露的該導電結構以形成該溝槽更包括： 形成一副產物層於該隔離結構上且接觸該下凹面。
  3. 如請求項2所述之半導體結構的製造方法，其中形成該襯層於該隔離結構、該導電結構的該頂部的該側壁以及該硬遮罩層的該側壁與該頂面上，使得該副產物層位於該隔離結構與該襯層之間。
  4. 如請求項2所述之半導體結構的製造方法，其中移除該襯層的該底部以暴露該隔離結構更包括： 移除位於該隔離結構上的該副產物層。
  5. 如請求項1所述之半導體結構的製造方法，其中移除暴露的該隔離結構，使得該導電結構的一底部的一側壁延伸至該隔離結構的該第二頂面上。
  6. 如請求項5所述之半導體結構的製造方法，其中移除暴露的該隔離結構，使得該導電結構的該頂部位於該導電結構的該底部與該隔離結構的該第一頂面上，其中該隔離結構的該側表面與該導電結構的該底部的該側壁之間的一距離小於被該導電結構的該頂部圍繞的該溝槽的一寬度。
  7. 如請求項5所述之半導體結構的製造方法，其中移除暴露的該隔離結構，使得該導電結構的該頂部的該側壁的該下凹面鄰接該導電結構的該底部的該側壁。
  8. 如請求項5所述之半導體結構的製造方法，其中移除暴露的該隔離結構，使得該導電結構的該頂部的該側壁的該下凹面延伸至該隔離結構的該側表面。
  9. 如請求項1所述之半導體結構的製造方法，其中移除暴露的該隔離結構是使用在該襯層及該導電結構每一者與該隔離結構之間具有選擇比的反應離子蝕刻。
  10. 如請求項1所述之半導體結構的製造方法，其中形成該襯層於該隔離結構、該導電結構的該頂部的該側壁以及該硬遮罩層的該側壁與該頂面上是使用原子層沉積法。
TW113118846A 2023-02-06 2023-05-01 半導體結構的製造方法 TWI865401B (zh)

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