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TWI865011B - 高速高寫入次數唯讀記憶體陣列 - Google Patents

高速高寫入次數唯讀記憶體陣列 Download PDF

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TWI865011B
TWI865011B TW112133603A TW112133603A TWI865011B TW I865011 B TWI865011 B TW I865011B TW 112133603 A TW112133603 A TW 112133603A TW 112133603 A TW112133603 A TW 112133603A TW I865011 B TWI865011 B TW I865011B
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coupled
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semiconductor region
line
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黃郁婷
吳其沛
范雅婷
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億而得微電子股份有限公司
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Abstract

一種高速高寫入次數唯讀記憶體陣列，其包含多條字線、多條選擇線、多條位元線與多個子記憶體陣列。字線包含一第一字線，選擇線包含一第一選擇線與一第二選擇線，位元線包含一第一位元線、一第二位元線、一第三位元線與一第四位元線。每一子記憶體陣列包含一第一記憶晶胞、一第二記憶晶胞、一第三記憶晶胞與一第四記憶晶胞。第一記憶晶胞耦接第一字線、第一位元線與第一選擇線，第二記憶晶胞耦接第一字線、第二位元線與第一選擇線，第三記憶晶胞耦接第一字線、第三位元線與第二選擇線，第四記憶晶胞耦接第一字線、第四位元線與第二選擇線。

Description

高速高寫入次數唯讀記憶體陣列
本發明係關於一種記憶體陣列，且特別關於一種高速高寫入次數唯讀記憶體陣列。
按，互補式金屬氧化半導體(Complementary Metal Oxide Semiconductor，CMOS)製程技術已成為特殊應用積體電路(application specific integrated circuit，ASIC)之常用製造方法。在電腦資訊產品發達的今天，電子式可清除程式化唯讀記憶體(Electrically Erasable Programmable Read Only Memory，EEPROM)由於具備有電性編寫和抹除資料之非揮發性記憶體功能，且在電源關掉後資料不會消失，所以被廣泛使用於電子產品上。
非揮發性記憶體係為可程式化的，其係用以儲存電荷以改變記憶體之電晶體的閘極電壓，或不儲存電荷以留下原記憶體之電晶體的閘極電壓。抹除操作則是將儲存在非揮發性記憶體中之所有電荷移除，使得所有非揮發性記憶體回到原記憶體之電晶體之閘極電壓。非揮發性記憶體在燒錄時，其內部的開關元件會被斷開或形成導通。為了程式化非揮發性記憶體陣列，需要施加一定的電壓和電流，這樣才能打開或關斷相對應的開關元件。非揮發性記憶體之讀取、寫入及抹除動作皆從汲極操作，在進行寫入及抹除時，汲極會以高壓進行操作，容易讓電子進入閘極導致臨界電壓變化造成寫入次數減少。此外，富勒-諾依曼效應(Fowler-Nordheim effect)所施加的電壓較大，速度慢，一般寫入及抹除時間大於1毫秒(ms)。
因此，本發明係在針對上述的困擾，提出一種高速高寫入次數唯讀記憶體陣列，以解決習知所產生的問題。
本發明提供一種高速高寫入次數唯讀記憶體陣列。
在本發明之一實施例中，提供一種高速高寫入次數唯讀記憶體陣列，其包含多條平行之字線、多條平行之選擇線、多條平行之位元線與多個子記憶體陣列。字線包含一第一字線，選擇線與字線互相垂直，其中選擇線包含一第一選擇線與一第二選擇線。位元線與選擇線互相平行，位元線包含一第一位元線、一第二位元線、一第三位元線與一第四位元線。第一選擇線位於第一位元線與第二位元線之間，第二選擇線位於第三位元線與第四位元線之間。每一子記憶體陣列耦接一條字線、二條選擇線與四條位元線，其中每一子記憶體陣列包含一第一記憶晶胞、一第二記憶晶胞、一第三記憶晶胞與一第四記憶晶胞。第一記憶晶胞耦接第一字線、第一位元線與第一選擇線，第二記憶晶胞耦接第一字線、第二位元線與第一選擇線，第三記憶晶胞耦接第一字線、第三位元線與第二選擇線，第四記憶晶胞耦接第一字線、第四位元線與第二選擇線。
基於上述，唯讀記憶體陣列從源極讀取記憶晶胞之電流，以識別當前儲存狀態，而非從會經歷高壓操作的汲極讀取電流，以降低電子進入閘極以改變臨界電壓而造成的影響。相較於富勒-諾依曼穿隧(Fowler-Nordheim tunneling)，唯讀記憶體陣列可使用更低的電壓，以達到高速寫入與高寫入次數之目的。
茲為使　貴審查委員對本發明的結構特徵及所達成的功效更有進一步的瞭解與認識，謹佐以較佳的實施例圖及配合詳細的說明，說明如後：
在下面的描述中，將提供一種唯讀記憶體陣列，其從源極讀取記憶晶胞之電流，以識別當前儲存狀態，而非從會經歷高壓操作的汲極讀取電流，以降低電子進入閘極以改變臨界電壓而造成的影響。相較於富勒-諾依曼穿隧(Fowler-Nordheim tunneling)，唯讀記憶體陣列可使用更低的電壓，以達到高速寫入與高寫入次數之目的。
第1圖為本發明之高速高寫入次數唯讀記憶體陣列之一實施例之電路佈局示意圖，第2圖為本發明之子記憶體陣列之一實施例之電路佈局示意圖。請參閱第1圖與第2圖，以下介紹本發明之高速高寫入次數唯讀記憶體陣列1。高速高寫入次數唯讀記憶體陣列1包含多條平行之字線WL、多條平行之選擇線SL、多條平行之位元線BL與多個子記憶體陣列10。所有字線WL包含一第一字線WL1，所有選擇線SL與所有字線WL互相垂直，所有選擇線SL包含一第一選擇線SL1與一第二選擇線SL2。所有位元線BL與所有選擇線SL互相平行，且所有位元線BL包含一第一位元線BL1、一第二位元線BL2、一第三位元線BL3與一第四位元線BL4，第一選擇線SL1位於第一位元線BL1與第二位元線BL2之間，第二選擇線SL2位於第三位元線BL3與第四位元線BL4之間。每一子記憶體陣列10耦接一條字線WL、二條選擇線SL與四條位元線BL。每一子記憶體陣列10包含一第一記憶晶胞100、一第二記憶晶胞101、一第三記憶晶胞102與一第四記憶晶胞103。第一記憶晶胞100耦接第一字線WL1、第一位元線BL1與第一選擇線SL1，第二記憶晶胞101耦接第一字線WL1、第二位元線BL2與第一選擇線SL1，第三記憶晶胞102耦接第一字線WL1、第三位元線BL3與第二選擇線SL2，第四記憶晶胞103耦接第一字線WL1、第四位元線BL4與第二選擇線SL2。在本發明之某些實施例中，第一記憶晶胞100與第二記憶晶胞101對稱設置，第一記憶晶胞100與第三記憶晶胞102對稱設置，第四記憶晶胞103與第二記憶晶胞101對稱設置，第四記憶晶胞103與第三記憶晶胞102對稱設置。
第3圖為本發明之高速高寫入次數唯讀記憶體陣列之一實施例之等效電路示意圖。第4圖為本發明之第一記憶晶胞之一實施例之結構剖視圖。請參閱第2圖、第3圖與第4圖，第一記憶晶胞100、第二記憶晶胞101、第三記憶晶胞102與第四記憶晶胞103設於具有第一導電型之一半導體區域104中。半導體區域104以半導體基板為例。第一記憶晶胞100可包含一第一場效電晶體T1與一第一電容結構C1。第一場效電晶體T1、第一電容結構C1與一第一絕緣結構O1設於半導體區域104中，第一絕緣結構O1位於第一場效電晶體T1與第一電容結構C1之間，以隔離第一場效電晶體T1與第一電容結構C1。第一場效電晶體T1包含一第一閘極介電區塊1000、一第一導電閘極1001與兩個第一重摻雜區1002。第一閘極介電區塊1000為介電層L之一部分，第一導電閘極1001為電極層E之一部分，第一重摻雜區1002具有與第一導電型相反之第二導電型。在此實施例中，第一導電型為P型，第二導電型為N型。第一閘極介電區塊1000設於半導體區域104上，第一導電閘極1001設於第一閘極介電區塊1000上。第一重摻雜區1002設於半導體區域104中，並分別位於第一導電閘極1001之正下方的半導體區域104的相異兩側，且分別耦接第一位元線BL1與第一選擇線SL1。耦接第一位元線BL1之第一重摻雜區1002作為汲極，耦接第一選擇線SL1之第一重摻雜區1002作為源極。第一電容結構C1包含一第一井區1003、一第一介電區塊1004與一第一電極區塊1005。第一井區1003為共同井區W的一部分，第一介電區塊1004為介電層L之一部分，第一電極區塊1005為電極層E之一部分。共同井區W與第一井區1003皆為第二導電型。第一井區1003設於半導體區域104中，並耦接第一字線WL1。第一介電區塊1004設於第一井區1003之表面上，第一電極區塊1005疊設於第一介電區塊1004上，並耦接第一導電閘極1001。在某些實施例中，為了形成歐姆接觸，第一電容結構C1更可包含一重摻雜區1006，其具有第二導電型，並位於第一井區1003中，且耦接第一字線WL1。第1圖中的字線WL、第一導電區塊BK1與第二導電區塊BK2皆為第一導電金屬層之一部分，第1圖中的位元線BL與選擇線SL皆為第二導電金屬層之一部分。電極層E、第一導電金屬層與第二導電金屬層由下而上依序設置。第一導電區塊BK1重疊第一導電通孔H1與第二導電通孔H2。第一導電通孔H1之一端耦合外部電壓，另一端貫穿介電層L，並依序耦接第一導電區塊BK1、第二導電通孔H2與第一位元線BL1。也就是說，第一導電通孔H1、第一導電區塊BK1、第二導電通孔H2與第一位元線BL1由下而上依序設置。第二導電區塊BK2重疊第三導電通孔H3與第四導電通孔H4。第三導電通孔H3之一端耦合外部電壓，另一端貫穿介電層L，並依序耦接第二導電區塊BK2、第四導電通孔H4與第一選擇線SL1。也就是說，第三導電通孔H3、第二導電區塊BK2、第四導電通孔H4與第一選擇線SL1由下而上依序設置。第一字線WL1、導電通孔H、共同井區W與介電層L互相重疊。導電通孔H之一端耦接第一字線WL1，另一端耦合外部電壓，且導電通孔H貫穿共同井區W與介電層L。
以下介紹第一記憶晶胞100之操作過程，其包括程式化(programming)動作、抹除(erasing)動作與讀取(reading)動作。選擇線或字線根據製程特性耦合低電壓或接地電壓。
當第一記憶晶胞100被選擇進行程式化(programming)動作時，半導體區域104耦合接地電壓，第一位元線BL1與第一字線WL1耦合高電壓，第一選擇線SL1耦合低電壓或接地電壓。當第一記憶晶胞100未被選擇進行程式化(programming)動作時，半導體區域104耦合接地電壓，第一位元線BL1電性浮接，第一字線WL1耦合低電壓或接地電壓，第一選擇線SL1耦合中電壓。當第一記憶晶胞100被選擇進行抹除動作時，半導體區域104耦合接地電壓，第一位元線BL1耦合高電壓，第一字線WL1耦合接地電壓或低電壓，第一選擇線SL1耦合接地電壓。當第一記憶晶胞100未被選擇進行抹除動作時，半導體區域104耦合接地電壓，第一位元線BL1電性浮接，第一字線WL1耦合低電壓或接地電壓，第一選擇線SL1耦合中電壓。當第一記憶晶胞100被選擇進行讀取動作時，半導體區域104與第一位元線BL1耦合接地電壓，第一字線WL1與第一選擇線SL1耦合低電壓。當第一記憶晶胞100未被選擇進行讀取動作時，半導體區域104與第一字線WL1耦合接地電壓，第一位元線BL1耦合低電壓，第一選擇線SL1電性浮接。在上述操作中，高電壓大於中電壓，中電壓大於低電壓，低電壓大於接地電壓。具體而言，高電壓略低於第一場效電晶體T1之汲極對第一場效電晶體T1之源極的崩潰電壓，也就是說，高電壓等於第一場效電晶體T1之汲極對第一場效電晶體T1之源極的崩潰電壓減去第一場效電晶體T1之臨界電壓。中電壓等於第一場效電晶體T1之汲極對第一場效電晶體T1之源極的崩潰電壓乘上0.5。低電壓等於第一場效電晶體T1之汲極對第一場效電晶體T1之源極的崩潰電壓乘上0.25。接地電壓為零電壓。基於上述操作，第一記憶晶胞100從第一場效電晶體T1之源極讀取電流，以識別當前儲存狀態，而非從會經歷高壓操作的汲極讀取電流，以降低電子進入閘極以改變臨界電壓而造成的影響。相較於富勒-諾依曼穿隧(Fowler-Nordheim tunneling)，唯讀記憶體陣列1可使用更低的電壓，以達到高速寫入與高寫入次數之目的。
第5圖為本發明之第二記憶晶胞之一實施例之結構剖視圖。請參閱第2圖、第3圖與第5圖。第二記憶晶胞101可包含一第二場效電晶體T2與一第二電容結構C2。第二場效電晶體T2、第二電容結構C2與一第二絕緣結構O2設於半導體區域104中，第二絕緣結構O2位於第二場效電晶體T2與第二電容結構C2之間，以隔離第二場效電晶體T2與第二電容結構C2。第二場效電晶體T2包含一第二閘極介電區塊1010、一第二導電閘極1011與兩個第二重摻雜區1012。第二閘極介電區塊1010為介電層L之一部分，第二導電閘極1011為電極層E之一部分，第二重摻雜區1012具有第二導電型。第二閘極介電區塊1010設於半導體區域104上，第二導電閘極1011設於第二閘極介電區塊1010上。第二重摻雜區1012設於半導體區域104中，並分別位於第二導電閘極1011之正下方的半導體區域104的相異兩側，且分別耦接第二位元線BL2與第一選擇線SL1。耦接第二位元線BL2之第二重摻雜區1012作為汲極，耦接第一選擇線SL1之第二重摻雜區1012作為源極。第二電容結構C2包含一第二井區1013、一第二介電區塊1014與一第二電極區塊1015。第二井區1013為共同井區W的一部分，第二介電區塊1014為介電層L之一部分，第二電極區塊1015為電極層E之一部分。第二井區1013為第二導電型。第二井區1013設於半導體區域104中，並耦接第一字線WL1。第二介電區塊1014設於第二井區1013之表面上，第二電極區塊1015疊設於第二介電區塊1014上，並耦接第二導電閘極1011。在某些實施例中，為了形成歐姆接觸，第二電容結構C2更可包含一重摻雜區1016，其具有第二導電型，並位於第二井區1013中，且耦接第一字線WL1。第三導電區塊BK3為第一導電金屬層之一部分。第三導電區塊BK3重疊第五導電通孔H5與第六導電通孔H6。第五導電通孔H5之一端耦合外部電壓，另一端貫穿介電層L，並依序耦接第三導電區塊BK3、第六導電通孔H6與第二位元線BL2。也就是說，第五導電通孔H5、第三導電區塊BK3、第六導電通孔H6與第二位元線BL2由下而上依序設置。
以下介紹第二記憶晶胞101之操作過程，其包括程式化(programming)動作、抹除(erasing)動作與讀取(reading)動作。選擇線或字線根據製程特性耦合低電壓或接地電壓。
當第二記憶晶胞101被選擇進行程式化(programming)動作時，半導體區域104耦合接地電壓，第二位元線BL2與第一字線WL1耦合高電壓，第一選擇線SL1耦合低電壓或接地電壓。當第二記憶晶胞101未被選擇進行程式化(programming)動作時，半導體區域104耦合接地電壓，第二位元線BL2電性浮接，第一字線WL1耦合低電壓或接地電壓，第一選擇線SL1耦合中電壓。當第二記憶晶胞101被選擇進行抹除動作時，半導體區域104耦合接地電壓，第二位元線BL2耦合高電壓，第一字線WL1耦合接地電壓或低電壓，第一選擇線SL1耦合接地電壓。當第二記憶晶胞101未被選擇進行抹除動作時，半導體區域104耦合接地電壓，第二位元線BL2電性浮接，第一字線WL1耦合低電壓或接地電壓，第一選擇線SL1耦合中電壓。當第二記憶晶胞101被選擇進行讀取動作時，半導體區域104與第二位元線BL2耦合接地電壓，第一字線WL1與第一選擇線SL1耦合低電壓。當第二記憶晶胞101未被選擇進行讀取動作時，半導體區域104與第一字線WL1耦合接地電壓，第二位元線BL2耦合低電壓，第一選擇線SL1電性浮接。在上述操作中，高電壓大於中電壓，中電壓大於低電壓，低電壓大於接地電壓。具體而言，高電壓略低於第二場效電晶體T2之汲極對第二場效電晶體T2之源極的崩潰電壓，也就是說，高電壓等於第二場效電晶體T2之汲極對第二場效電晶體T2之源極的崩潰電壓減去第二場效電晶體T2之臨界電壓。中電壓等於第二場效電晶體T2之汲極對第二場效電晶體T2之源極的崩潰電壓乘上0.5。低電壓等於第二場效電晶體T2之汲極對第二場效電晶體T2之源極的崩潰電壓乘上0.25。接地電壓為零電壓。基於上述操作，第二記憶晶胞101從第二場效電晶體T2之源極讀取電流，以識別當前儲存狀態，而非從會經歷高壓操作的汲極讀取電流，以降低電子進入閘極以改變臨界電壓而造成的影響。相較於富勒-諾依曼穿隧(Fowler-Nordheim tunneling)，唯讀記憶體陣列1可使用更低的電壓，以達到高速寫入與高寫入次數之目的。
第6圖為本發明之第三記憶晶胞之一實施例之結構剖視圖。請參閱第2圖、第3圖與第6圖。第三記憶晶胞102可包含一第三場效電晶體T3與一第三電容結構C3。第三場效電晶體T3、第三電容結構C3與一第三絕緣結構O3設於半導體區域104中，第三絕緣結構O3位於第三場效電晶體T3與第三電容結構C3之間，以隔離第三場效電晶體T3與第三電容結構C3。第三場效電晶體T3包含一第三閘極介電區塊1020、一第三導電閘極1021與兩個第三重摻雜區1022。第三閘極介電區塊1020為介電層L之一部分，第三導電閘極1021為電極層E之一部分，第三重摻雜區1022具有第二導電型。第三閘極介電區塊1020設於半導體區域104上，第三導電閘極1021設於第三閘極介電區塊1020上。第三重摻雜區1022設於半導體區域104中，並分別位於第三導電閘極1021之正下方的半導體區域104的相異兩側，且分別耦接第三位元線BL3與第二選擇線SL2。耦接第三位元線BL3之第三重摻雜區1022作為汲極，耦接第二選擇線SL2之第三重摻雜區1022作為源極。第三電容結構C3包含一第三井區1023、一第三介電區塊1024與一第三電極區塊1025。第三井區1023為共同井區W的一部分，第三介電區塊1024為介電層L之一部分，第三電極區塊1025為電極層E之一部分。共同井區W與第三井區1023皆為第二導電型。第三井區1023設於半導體區域104中，並耦接第一字線WL1。第三介電區塊1024設於第三井區1023之表面上，第三電極區塊1025疊設於第三介電區塊1024上，並耦接第三導電閘極1021。在某些實施例中，為了形成歐姆接觸，第三電容結構C3更可包含一重摻雜區1026，其具有第二導電型，並位於第三井區1023中，且耦接第一字線WL1。第四導電區塊BK4與第五導電區塊BK5皆為第一導電金屬層之一部分。第四導電區塊BK4重疊第七導電通孔H7與第八導電通孔H8。第七導電通孔H7之一端耦合外部電壓，另一端貫穿介電層L，並依序耦接第四導電區塊BK4、第八導電通孔H8與第三位元線BL3。也就是說，第七導電通孔H7、第四導電區塊BK4、第八導電通孔H8與第三位元線BL3由下而上依序設置。第五導電區塊BK5重疊第九導電通孔H9與第十導電通孔H10。第九導電通孔H9之一端耦合外部電壓，另一端貫穿介電層L，並依序耦接第五導電區塊BK5、第十導電通孔H10與第二選擇線SL2。也就是說，第九導電通孔H9、第五導電區塊BK5、第十導電通孔H10與第二選擇線SL2由下而上依序設置。
以下介紹第三記憶晶胞102之操作過程，其包括程式化(programming)動作、抹除(erasing)動作與讀取(reading)動作。選擇線或字線根據製程特性耦合低電壓或接地電壓。
當第三記憶晶胞102被選擇進行程式化(programming)動作時，半導體區域104耦合接地電壓，第三位元線BL3與第一字線WL1耦合高電壓，第二選擇線SL2耦合低電壓或接地電壓。當第三記憶晶胞102未被選擇進行程式化(programming)動作時，半導體區域104耦合接地電壓，第三位元線BL3電性浮接，第一字線WL1耦合低電壓或接地電壓，第二選擇線SL2耦合中電壓。當第三記憶晶胞102被選擇進行抹除動作時，半導體區域104耦合接地電壓，第三位元線BL3耦合高電壓，第一字線WL1耦合接地電壓或低電壓，第二選擇線SL2耦合接地電壓。當第三記憶晶胞102未被選擇進行抹除動作時，半導體區域104耦合接地電壓，第三位元線BL3電性浮接，第一字線WL1耦合低電壓或接地電壓，第二選擇線SL2耦合中電壓。當第三記憶晶胞102被選擇進行讀取動作時，半導體區域104與第三位元線BL3耦合接地電壓，第一字線WL1與第二選擇線SL2耦合低電壓。當第三記憶晶胞102未被選擇進行讀取動作時，半導體區域104與第一字線WL1耦合接地電壓，第三位元線BL3耦合低電壓，第二選擇線SL2電性浮接。在上述操作中，高電壓大於中電壓，中電壓大於低電壓，低電壓大於接地電壓。具體而言，高電壓略低於第三場效電晶體T3之汲極對第三場效電晶體T3之源極的崩潰電壓，也就是說，高電壓等於第三場效電晶體T3之汲極對第三場效電晶體T3之源極的崩潰電壓減去第三場效電晶體T3之臨界電壓。中電壓等於第三場效電晶體T3之汲極對第三場效電晶體T3之源極的崩潰電壓乘上0.5。低電壓等於第三場效電晶體T3之汲極對第三場效電晶體T3之源極的崩潰電壓乘上0.25。接地電壓為零電壓。基於上述操作，第三記憶晶胞102從第三場效電晶體T3之源極讀取電流，以識別當前儲存狀態，而非從會經歷高壓操作的汲極讀取電流，以降低電子進入閘極以改變臨界電壓而造成的影響。相較於富勒-諾依曼穿隧(Fowler-Nordheim tunneling)，唯讀記憶體陣列1可使用更低的電壓，以達到高速寫入與高寫入次數之目的。
第7圖為本發明之第四記憶晶胞之一實施例之結構剖視圖。請參閱第2圖、第3圖與第7圖。第四記憶晶胞103可包含一第四場效電晶體T4與一第四電容結構C4。第四場效電晶體T4、第四電容結構C4與一第四絕緣結構O4設於半導體區域104中，第四絕緣結構O4位於第四場效電晶體T4與第四電容結構C4之間，以隔離第四場效電晶體T4與第四電容結構C4。第四場效電晶體T4包含一第四閘極介電區塊1030、一第四導電閘極1031與兩個第四重摻雜區1032。第四閘極介電區塊1030為介電層L之一部分，第四導電閘極1031為電極層E之一部分，第四重摻雜區1032具有第二導電型。第四閘極介電區塊1030設於半導體區域104上，第四導電閘極1031設於第四閘極介電區塊1030上。第四重摻雜區1032設於半導體區域104中，並分別位於第四導電閘極1031之正下方的半導體區域104的相異兩側，且分別耦接第四位元線BL4與第二選擇線SL2。耦接第四位元線BL4之第四重摻雜區1032作為汲極，耦接第二選擇線SL2之第四重摻雜區1032作為源極。第四電容結構C4包含一第四井區1033、一第四介電區塊1034與一第四電極區塊1035。第四井區1033為共同井區W的一部分，第四介電區塊1034為介電層L之一部分，第四電極區塊1035為電極層E之一部分。第四井區1033為第二導電型。第四井區1033設於半導體區域104中，並耦接第一字線WL1。第四介電區塊1034設於第四井區1033之表面上，第四電極區塊1035疊設於第四介電區塊1034上，並耦接第四導電閘極1031。在某些實施例中，為了形成歐姆接觸，第四電容結構C4更可包含一重摻雜區1036，其具有第二導電型，並位於第四井區1033中，且耦接第一字線WL1。第六導電區塊BK6為第一導電金屬層之一部分。第六導電區塊BK6重疊第十一導電通孔H11與第十二導電通孔H12。第十一導電通孔H11之一端耦合外部電壓，另一端貫穿介電層L，並依序耦接第六導電區塊BK6、第十二導電通孔H12與第四位元線BL4。也就是說，第十一導電通孔H11、第六導電區塊BK6、第十二導電通孔H12與第四位元線BL4由下而上依序設置。
以下介紹第四記憶晶胞103之操作過程，其包括程式化(programming)動作、抹除(erasing)動作與讀取(reading)動作。選擇線或字線根據製程特性耦合低電壓或接地電壓。
當第四記憶晶胞103被選擇進行程式化(programming)動作時，半導體區域104耦合接地電壓，第四位元線BL4與第一字線WL1耦合高電壓，第二選擇線SL2耦合低電壓或接地電壓。當第四記憶晶胞103未被選擇進行程式化(programming)動作時，半導體區域104耦合接地電壓，第四位元線BL4電性浮接，第一字線WL1耦合低電壓或接地電壓，第二選擇線SL2耦合中電壓。當第四記憶晶胞103被選擇進行抹除動作時，半導體區域104耦合接地電壓，第四位元線BL4耦合高電壓，第一字線WL1耦合接地電壓或低電壓，第二選擇線SL2耦合接地電壓。當第四記憶晶胞103未被選擇進行抹除動作時，半導體區域104耦合接地電壓，第四位元線BL4電性浮接，第一字線WL1耦合低電壓或接地電壓，第二選擇線SL2耦合中電壓。當第四記憶晶胞103被選擇進行讀取動作時，半導體區域104與第四位元線BL4耦合接地電壓，第一字線WL1與第二選擇線SL2耦合低電壓。當第四記憶晶胞103未被選擇進行讀取動作時，半導體區域104與第一字線WL1耦合接地電壓，第四位元線BL4耦合低電壓，第二選擇線SL2電性浮接。在上述操作中，高電壓大於中電壓，中電壓大於低電壓，低電壓大於接地電壓。具體而言，高電壓略低於第四場效電晶體T4之汲極對第四場效電晶體T4之源極的崩潰電壓，也就是說，高電壓等於第四場效電晶體T4之汲極對第四場效電晶體T4之源極的崩潰電壓減去第四場效電晶體T4之臨界電壓。中電壓等於第四場效電晶體T4之汲極對第四場效電晶體T4之源極的崩潰電壓乘上0.5。低電壓等於第四場效電晶體T4之汲極對第四場效電晶體T4之源極的崩潰電壓乘上0.25。接地電壓為零電壓。基於上述操作，第四記憶晶胞103從第四場效電晶體T4之源極讀取電流，以識別當前儲存狀態，而非從會經歷高壓操作的汲極讀取電流，以降低電子進入閘極以改變臨界電壓而造成的影響。相較於富勒-諾依曼穿隧(Fowler-Nordheim tunneling)，唯讀記憶體陣列1可使用更低的電壓，以達到高速寫入與高寫入次數之目的。
第8圖為本發明之高速高寫入次數唯讀記憶體陣列之另一實施例之等效電路示意圖。請參閱第2圖、第4圖與第8圖。在此實施例中，第一導電型為N型，第二導電型為P型。以下介紹第一記憶晶胞100之操作過程，其包括程式化(programming)動作、抹除(erasing)動作與讀取(reading)動作。選擇線或字線根據製程特性耦合中電壓或高電壓。
當第一記憶晶胞100被選擇進行程式化(programming)動作時，半導體區域104耦合高電壓，第一位元線BL1與第一字線WL1耦合接地電壓，第一選擇線SL1耦合中電壓或高電壓。當第一記憶晶胞100未被選擇進行程式化(programming)動作時，半導體區域104耦合高電壓，第一位元線BL1電性浮接，第一字線WL1耦合中電壓或高電壓，第一選擇線SL1耦合低電壓。當第一記憶晶胞100被選擇進行抹除動作時，半導體區域104耦合高電壓，第一位元線BL1耦合接地電壓，第一字線WL1耦合中電壓或高電壓，第一選擇線SL1耦合高電壓。當第一記憶晶胞100未被選擇進行抹除動作時，半導體區域104耦合高電壓，第一位元線BL1電性浮接，第一字線WL1耦合中電壓或高電壓，第一選擇線SL1耦合低電壓。當第一記憶晶胞100被選擇進行讀取動作時，半導體區域104與第一位元線BL1耦合中電壓，第一字線WL1與第一選擇線SL1耦合低電壓。當第一記憶晶胞100未被選擇進行讀取動作時，半導體區域104與第一字線WL1耦合中電壓，第一位元線BL1耦合低電壓，第一選擇線SL1電性浮接。在上述操作中，高電壓大於中電壓，中電壓大於低電壓，低電壓大於接地電壓。具體而言，高電壓略低於第一場效電晶體T1之源極對第一場效電晶體T1之汲極的崩潰電壓，也就是說，高電壓等於第一場效電晶體T1之源極對第一場效電晶體T1之汲極的崩潰電壓加上第一場效電晶體T1之臨界電壓。中電壓等於第一場效電晶體T1之源極對第一場效電晶體T1之汲極的崩潰電壓乘上0.5。低電壓等於第一場效電晶體T1之源極對第一場效電晶體T1之汲極的崩潰電壓乘上0.25。接地電壓為零電壓。基於上述操作，第一記憶晶胞100從第一場效電晶體T1之源極讀取電流，以識別當前儲存狀態，而非從會經歷高壓操作的汲極讀取電流，以降低電子進入閘極以改變臨界電壓而造成的影響。相較於富勒-諾依曼穿隧(Fowler-Nordheim tunneling)，唯讀記憶體陣列1可使用更低的電壓，以達到高速寫入與高寫入次數之目的。
請參閱第2圖、第5圖與第8圖。在此實施例中，第一導電型為N型，第二導電型為P型。以下介紹第二記憶晶胞101之操作過程，其包括程式化(programming)動作、抹除(erasing)動作與讀取(reading)動作。選擇線或字線根據製程特性耦合中電壓或高電壓。
當第二記憶晶胞101被選擇進行程式化(programming)動作時，半導體區域104耦合高電壓，第二位元線BL2與第一字線WL1耦合接地電壓，第一選擇線SL1耦合中電壓或高電壓。當第二記憶晶胞101未被選擇進行程式化(programming)動作時，半導體區域104耦合高電壓，第二位元線BL2電性浮接，第一字線WL1耦合中電壓或高電壓，第一選擇線SL1耦合低電壓。當第二記憶晶胞101被選擇進行抹除動作時，半導體區域104耦合高電壓，第二位元線BL2耦合接地電壓，第一字線WL1耦合中電壓或高電壓，第一選擇線SL1耦合高電壓。當第二記憶晶胞101未被選擇進行抹除動作時，半導體區域104耦合高電壓，第二位元線BL2電性浮接，第一字線WL1耦合中電壓或高電壓，第一選擇線SL1耦合低電壓。當第二記憶晶胞101被選擇進行讀取動作時，半導體區域104與第二位元線BL2耦合中電壓，第一字線WL1與第一選擇線SL1耦合低電壓。當第二記憶晶胞101未被選擇進行讀取動作時，半導體區域104與第一字線WL1耦合中電壓，第二位元線BL2耦合低電壓，第一選擇線SL1電性浮接。在上述操作中，高電壓大於中電壓，中電壓大於低電壓，低電壓大於接地電壓。具體而言，高電壓略低於第二場效電晶體T2之源極對第二場效電晶體T2之汲極的崩潰電壓，也就是說，高電壓等於第二場效電晶體T2之源極對第二場效電晶體T2之汲極的崩潰電壓加上第二場效電晶體T2之臨界電壓。中電壓等於第二場效電晶體T2之源極對第二場效電晶體T2之汲極的崩潰電壓乘上0.5。低電壓等於第二場效電晶體T2之源極對第二場效電晶體T2之汲極的崩潰電壓乘上0.25。接地電壓為零電壓。基於上述操作，第二記憶晶胞101從第二場效電晶體T2之源極讀取電流，以識別當前儲存狀態，而非從會經歷高壓操作的汲極讀取電流，以降低電子進入閘極以改變臨界電壓而造成的影響。相較於富勒-諾依曼穿隧(Fowler-Nordheim tunneling)，唯讀記憶體陣列1可使用更低的電壓，以達到高速寫入與高寫入次數之目的。
請參閱第2圖、第6圖與第8圖。在此實施例中，第一導電型為N型，第二導電型為P型。以下介紹第三記憶晶胞102之操作過程，其包括程式化(programming)動作、抹除(erasing)動作與讀取(reading)動作。選擇線或字線根據製程特性耦合中電壓或高電壓。
當第三記憶晶胞102被選擇進行程式化(programming)動作時，半導體區域104耦合高電壓，第三位元線BL3與第一字線WL1耦合接地電壓，第二選擇線SL2耦合中電壓或高電壓。當第三記憶晶胞102未被選擇進行程式化(programming)動作時，半導體區域104耦合高電壓，第三位元線BL3電性浮接，第一字線WL1耦合中電壓或高電壓，第二選擇線SL2耦合低電壓。當第三記憶晶胞102被選擇進行抹除動作時，半導體區域104耦合高電壓，第三位元線BL3耦合接地電壓，第一字線WL1耦合中電壓或高電壓，第二選擇線SL2耦合高電壓。當第三記憶晶胞102未被選擇進行抹除動作時，半導體區域104耦合高電壓，第三位元線BL3電性浮接，第一字線WL1耦合中電壓或高電壓，第二選擇線SL2耦合低電壓。當第三記憶晶胞102被選擇進行讀取動作時，半導體區域104與第三位元線BL3耦合中電壓，第一字線WL1與第二選擇線SL2耦合低電壓。當第三記憶晶胞102未被選擇進行讀取動作時，半導體區域104與第一字線WL1耦合中電壓，第三位元線BL3耦合低電壓，第二選擇線SL2電性浮接。在上述操作中，高電壓大於中電壓，中電壓大於低電壓，低電壓大於接地電壓。具體而言，高電壓略低於第三場效電晶體T3之源極對第三場效電晶體T3之汲極的崩潰電壓，也就是說，高電壓等於第三場效電晶體T3之源極對第三場效電晶體T3之汲極的崩潰電壓加上第三場效電晶體T3之臨界電壓。中電壓等於第三場效電晶體T3之源極對第三場效電晶體T3之汲極的崩潰電壓乘上0.5。低電壓等於第三場效電晶體T3之源極對第三場效電晶體T3之汲極的崩潰電壓乘上0.25。接地電壓為零電壓。基於上述操作，第三記憶晶胞102從第三場效電晶體T3之源極讀取電流，以識別當前儲存狀態，而非從會經歷高壓操作的汲極讀取電流，以降低電子進入閘極以改變臨界電壓而造成的影響。相較於富勒-諾依曼穿隧(Fowler-Nordheim tunneling)，唯讀記憶體陣列1可使用更低的電壓，以達到高速寫入與高寫入次數之目的。
請參閱第2圖、第7圖與第8圖。在此實施例中，第一導電型為N型，第二導電型為P型。以下介紹第四記憶晶胞103之操作過程，其包括程式化(programming)動作、抹除(erasing)動作與讀取(reading)動作。選擇線或字線根據製程特性耦合中電壓或高電壓。
當第四記憶晶胞103被選擇進行程式化(programming)動作時，半導體區域104耦合高電壓，第四位元線BL4與第一字線WL1耦合接地電壓，第二選擇線SL2耦合中電壓或高電壓。當第四記憶晶胞103未被選擇進行程式化(programming)動作時，半導體區域104耦合高電壓，第四位元線BL4電性浮接，第一字線WL1耦合中電壓或高電壓，第二選擇線SL2耦合低電壓。當第四記憶晶胞103被選擇進行抹除動作時，半導體區域104耦合高電壓，第四位元線BL4耦合接地電壓，第一字線WL1耦合中電壓或高電壓，第二選擇線SL2耦合高電壓。當第四記憶晶胞103未被選擇進行抹除動作時，半導體區域104耦合高電壓，第四位元線BL4電性浮接，第一字線WL1耦合中電壓或高電壓，第二選擇線SL2耦合低電壓。當第四記憶晶胞103被選擇進行讀取動作時，半導體區域104與第四位元線BL4耦合中電壓，第一字線WL1與第二選擇線SL2耦合低電壓。當第四記憶晶胞103未被選擇進行讀取動作時，半導體區域104與第一字線WL1耦合中電壓，第四位元線BL4耦合低電壓，第二選擇線SL2電性浮接。在上述操作中，高電壓大於中電壓，中電壓大於低電壓，低電壓大於接地電壓。具體而言，高電壓略低於第四場效電晶體T4之源極對第四場效電晶體T4之汲極的崩潰電壓，也就是說，高電壓等於第四場效電晶體T4之源極對第四場效電晶體T4之汲極的崩潰電壓加上第四場效電晶體T4之臨界電壓。中電壓等於第四場效電晶體T4之源極對第四場效電晶體T4之汲極的崩潰電壓乘上0.5。低電壓等於第四場效電晶體T4之源極對第四場效電晶體T4之汲極的崩潰電壓乘上0.25。接地電壓為零電壓。基於上述操作，第四記憶晶胞103從第四場效電晶體T4之源極讀取電流，以識別當前儲存狀態，而非從會經歷高壓操作的汲極讀取電流，以降低電子進入閘極以改變臨界電壓而造成的影響。相較於富勒-諾依曼穿隧(Fowler-Nordheim tunneling)，唯讀記憶體陣列1可使用更低的電壓，以達到高速寫入與高寫入次數之目的。
第9圖為本發明之第一記憶晶胞之另一實施例之結構剖視圖，第10圖為本發明之第二記憶晶胞之另一實施例之結構剖視圖，第11圖為本發明之第三記憶晶胞之另一實施例之結構剖視圖，第12圖為本發明之第四記憶晶胞之另一實施例之結構剖視圖。請參閱第9圖、第10圖、第11圖與第12圖，第一記憶晶胞100、第二記憶晶胞101、第三記憶晶胞102與第四記憶晶胞103可以設於以半導體磊晶層實現之半導體區域104中，且半導體區域104設於半導體基板2上，其餘結構已於前面描述過，於此不再贅述。
根據上述實施例，唯讀記憶體陣列可使用更低的電壓，以達到高速寫入與高寫入次數之目的。
以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
1:高速高寫入次數唯讀記憶體陣列 10:子記憶體陣列 100:第一記憶晶胞 1000:第一閘極介電區塊 1001:第一導電閘極 1002:第一重摻雜區 1003:第一井區 1004:第一介電區塊 1005:第一電極區塊 1006:重摻雜區 101:第二記憶晶胞 1010:第二閘極介電區塊 1011:第二導電閘極 1012:第二重摻雜區 1013:第二井區 1014:第二介電區塊 1015:第二電極區塊 1016:重摻雜區 102:第三記憶晶胞 1020:第三閘極介電區塊 1021:第三導電閘極 1022:第三重摻雜區 1023:第三井區 1024:第三介電區塊 1025:第三電極區塊 1026:重摻雜區 103:第四記憶晶胞 1030:第四閘極介電區塊 1031:第四導電閘極 1032:第四重摻雜區 1033:第四井區 1034:第四介電區塊 1035:第四電極區塊 1036:重摻雜區 104:半導體區域 2:半導體基板 WL:字線 SL:選擇線 BL:位元線 WL1:第一字線 SL1:第一選擇線 SL2:第二選擇線 BL1:第一位元線 BL2:第二位元線 BL3:第三位元線 BL4:第四位元線 T1:第一場效電晶體 T2:第二場效電晶體 T3:第三場效電晶體 T4:第四場效電晶體 C1:第一電容結構 C2:第二電容結構 C3:第三電容結構 C4:第四電容結構 O1:第一絕緣結構 O2:第二絕緣結構 O3:第三絕緣結構 O4:第四絕緣結構 L:介電層 E:電極層 W:共同井區 BK1:第一導電區塊 BK2:第二導電區塊 BK3:第三導電區塊 BK4:第四導電區塊 BK5:第五導電區塊 BK6:第六導電區塊 H:導電通孔 H1:第一導電通孔 H2:第二導電通孔 H3:第三導電通孔 H4:第四導電通孔 H5:第五導電通孔 H6:第六導電通孔 H7:第七導電通孔 H8:第八導電通孔 H9:第九導電通孔 H10:第十導電通孔 H11:第十一導電通孔 H12:第十二導電通孔
第1圖為本發明之高速高寫入次數唯讀記憶體陣列之一實施例之電路佈局示意圖。 第2圖為本發明之子記憶體陣列之一實施例之電路佈局示意圖。 第3圖為本發明之高速高寫入次數唯讀記憶體陣列之一實施例之等效電路示意圖。 第4圖為本發明之第一記憶晶胞之一實施例之結構剖視圖。 第5圖為本發明之第二記憶晶胞之一實施例之結構剖視圖。 第6圖為本發明之第三記憶晶胞之一實施例之結構剖視圖。 第7圖為本發明之第四記憶晶胞之一實施例之結構剖視圖。 第8圖為本發明之高速高寫入次數唯讀記憶體陣列之另一實施例之等效電路示意圖。 第9圖為本發明之第一記憶晶胞之另一實施例之結構剖視圖。 第10圖為本發明之第二記憶晶胞之另一實施例之結構剖視圖。 第11圖為本發明之第三記憶晶胞之另一實施例之結構剖視圖。 第12圖為本發明之第四記憶晶胞之另一實施例之結構剖視圖。
1:高速高寫入次數唯讀記憶體陣列
10:子記憶體陣列
WL:字線
SL:選擇線
BL:位元線
L:介電層
E:電極層
W:共同井區

Claims (57)

  1. 一種高速高寫入次數唯讀記憶體陣列，包含：多條平行之字線，包含一第一字線；多條平行之選擇線，與該些字線互相垂直，其中該些選擇線包含一第一選擇線與一第二選擇線；多條平行之位元線，與該些選擇線互相平行，該些位元線包含一第一位元線、一第二位元線、一第三位元線與一第四位元線，該第一選擇線位於該第一位元線與該第二位元線之間，該第二選擇線位於該第三位元線與該第四位元線之間；以及多個子記憶體陣列，每一該子記憶體陣列耦接一條該字線、二條該選擇線與四條該位元線，其中每一該子記憶體陣列包含：一第一記憶晶胞，耦接該第一字線、該第一位元線與該第一選擇線；一第二記憶晶胞，耦接該第一字線、該第二位元線與該第一選擇線；一第三記憶晶胞，耦接該第一字線、該第三位元線與該第二選擇線；以及一第四記憶晶胞，耦接該第一字線、該第四位元線與該第二選擇線。
  2. 如請求項1所述之高速高寫入次數唯讀記憶體陣列，其中該第一記憶晶胞與該第二記憶晶胞對稱設置，該第一記憶晶胞與該第三記憶晶胞對稱設置，該第四記憶晶胞與該第二記憶晶胞對稱設置，該第四記憶晶胞與該第三記憶晶胞對稱設置。
  3. 如請求項2所述之高速高寫入次數唯讀記憶體陣列，其中該第一記憶晶胞、該第二記憶晶胞、該第三記憶晶胞與該第四記憶晶胞設於具有第一導電型之一半導體區域中，該第一記憶晶胞包含：一第一場效電晶體，設於該半導體區域中，其中該第一場效電晶體包含：一第一閘極介電區塊，設於該半導體區域上；一第一導電閘極，設於該第一閘極介電區塊上；以及兩個第一重摻雜區，設於該半導體區域中，並分別位於該第一導電閘極之正下方的該半導體區域的相異兩側，且分別耦接該第一位元線與該第一選擇線，其中該兩個第一重摻雜區具有與該第一導電型相反之第二導電型；以及一第一電容結構，設於該半導體區域中，並與該第一場效電晶體相隔離，其中該第一電容結構包含：一第一井區，設於該半導體區域中，並耦接該第一字線，其中該第一井區具有該第二導電型；一第一介電區塊，設於該第一井區之表面上；以及一第一電極區塊，疊設於該第一介電區塊上，並耦接該第一導電閘極。
  4. 如請求項3所述之高速高寫入次數唯讀記憶體陣列，其中該第二記憶晶胞包含：一第二場效電晶體，設於該半導體區域中，其中該第二場效電晶體包含：一第二閘極介電區塊，設於該半導體區域上；一第二導電閘極，設於該第二閘極介電區塊上；以及 兩個第二重摻雜區，設於該半導體區域中，並分別位於該第二導電閘極之正下方的該半導體區域的相異兩側，且分別耦接該第二位元線與該第一選擇線，其中該兩個第二重摻雜區具有該第二導電型；以及一第二電容結構，設於該半導體區域中，並與該第二場效電晶體相隔離，其中該第二電容結構包含：一第二井區，設於該半導體區域中，並耦接該第一字線，其中該第二井區具有該第二導電型；一第二介電區塊，設於該第二井區之表面上；以及一第二電極區塊，疊設於該第二介電區塊上，並耦接該第二導電閘極。
  5. 如請求項4所述之高速高寫入次數唯讀記憶體陣列，其中該第三記憶晶胞包含：一第三場效電晶體，設於該半導體區域中，其中該第三場效電晶體包含：一第三閘極介電區塊，設於該半導體區域上；一第三導電閘極，設於該第三閘極介電區塊上；以及兩個第三重摻雜區，設於該半導體區域中，並分別位於該第三導電閘極之正下方的該半導體區域的相異兩側，且分別耦接該第三位元線與該第二選擇線，其中該兩個第三重摻雜區具有該第二導電型；以及一第三電容結構，設於該半導體區域中，並與該第三場效電晶體相隔離，其中該第三電容結構包含：一第三井區，設於該半導體區域中，並耦接該第一字線，其中 該第三井區具有該第二導電型；一第三介電區塊，設於該第三井區之表面上；以及一第三電極區塊，疊設於該第三介電區塊上，並耦接該第三導電閘極。
  6. 如請求項5所述之高速高寫入次數唯讀記憶體陣列，其中該第四記憶晶胞包含：一第四場效電晶體，設於該半導體區域中，其中該第四場效電晶體包含：一第四閘極介電區塊，設於該半導體區域上；一第四導電閘極，設於該第四閘極介電區塊上；以及兩個第四重摻雜區，設於該半導體區域中，並分別位於該第四導電閘極之正下方的該半導體區域的相異兩側，且分別耦接該第四位元線與該第二選擇線，其中該兩個第四重摻雜區具有該第二導電型；以及一第四電容結構，設於該半導體區域中，並與該第四場效電晶體相隔離，其中該第四電容結構包含：一第四井區，設於該半導體區域中，並耦接該第一字線，其中該第四井區具有該第二導電型；一第四介電區塊，設於該第四井區之表面上；以及一第四電極區塊，疊設於該第四介電區塊上，並耦接該第四導電閘極。
  7. 如請求項6所述之高速高寫入次數唯讀記憶體陣列，其中該第一導電型為P型，該第二導電型為N型。
  8. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中 該第一記憶晶胞被選擇進行程式化(programming)動作時，該半導體區域耦合接地電壓，該第一位元線與該第一字線耦合高電壓，該第一選擇線耦合低電壓或該接地電壓，其中該高電壓大於該低電壓，該低電壓大於該接地電壓。
  9. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中該第一記憶晶胞未被選擇進行程式化(programming)動作時，該半導體區域耦合接地電壓，該第一位元線電性浮接，該第一字線耦合低電壓或該接地電壓，該第一選擇線耦合中電壓，其中該中電壓大於該低電壓，該低電壓大於該接地電壓。
  10. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中該第二記憶晶胞被選擇進行程式化(programming)動作時，該半導體區域耦合接地電壓，該第二位元線與該第一字線耦合高電壓，該第一選擇線耦合低電壓或該接地電壓，其中該高電壓大於該低電壓，該低電壓大於該接地電壓。
  11. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中該第二記憶晶胞未被選擇進行程式化(programming)動作時，該半導體區域耦合接地電壓，該第二位元線電性浮接，該第一字線耦合低電壓或該接地電壓，該第一選擇線耦合中電壓，其中該中電壓大於該低電壓，該低電壓大於該接地電壓。
  12. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中該第三記憶晶胞被選擇進行程式化(programming)動作時，該半導體區域耦合接地電壓，該第三位元線與該第一字線耦合高電壓，該第二選擇線耦合低電壓或該接地電壓，其中該高電壓大於該低電壓，該低電壓大於該接地電壓。
  13. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中該第三記憶晶胞未被選擇進行程式化(programming)動作時，該半導體區域耦合接地電壓，該第三位元線電性浮接，該第一字線耦合低電壓或該接地電壓，該第二選擇線耦合中電壓，其中該中電壓大於該低電壓，該低電壓大於該接地電壓。
  14. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中該第四記憶晶胞被選擇進行程式化(programming)動作時，該半導體區域耦合接地電壓，該第四位元線與該第一字線耦合高電壓，該第二選擇線耦合低電壓或該接地電壓，其中該高電壓大於該低電壓，該低電壓大於該接地電壓。
  15. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中該第四記憶晶胞未被選擇進行程式化(programming)動作時，該半導體區域耦合接地電壓，該第四位元線電性浮接，該第一字線耦合低電壓或該接地電壓，該第二選擇線耦合中電壓，其中該中電壓大於該低電壓，該低電壓大於該接地電壓。
  16. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中該第一記憶晶胞被選擇進行抹除動作時，該半導體區域耦合接地電壓，該第一位元線耦合高電壓，該第一字線耦合該接地電壓或低電壓，該第一選擇線耦合該接地電壓，其中該高電壓大於該低電壓，該低電壓大於該接地電壓。
  17. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中該第一記憶晶胞未被選擇進行抹除動作時，該半導體區域耦合接地電壓，該第一位元線電性浮接，該第一字線耦合低電壓或該接地電壓，該第一選擇線耦合中電壓，其中該中電壓大於該低電壓，該低 電壓大於該接地電壓。
  18. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中該第二記憶晶胞被選擇進行抹除動作時，該半導體區域耦合接地電壓，該第二位元線耦合高電壓，該第一字線耦合該接地電壓或低電壓，該第一選擇線耦合該接地電壓，其中該高電壓大於該低電壓，該低電壓大於該接地電壓。
  19. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中該第二記憶晶胞未被選擇進行抹除動作時，該半導體區域耦合接地電壓，該第二位元線電性浮接，該第一字線耦合低電壓或該接地電壓，該第一選擇線耦合中電壓，其中該中電壓大於該低電壓，該低電壓大於該接地電壓。
  20. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中該第三記憶晶胞被選擇進行抹除動作時，該半導體區域耦合接地電壓，該第三位元線耦合高電壓，該第一字線耦合該接地電壓或低電壓，該第二選擇線耦合該接地電壓，其中該高電壓大於該低電壓，該低電壓大於該接地電壓。
  21. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中該第三記憶晶胞未被選擇進行抹除動作時，該半導體區域耦合接地電壓，該第三位元線電性浮接，該第一字線耦合低電壓或該接地電壓，該第二選擇線耦合中電壓，其中該中電壓大於該低電壓，該低電壓大於該接地電壓。
  22. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中該第四記憶晶胞被選擇進行抹除動作時，該半導體區域耦合接地電壓，該第四位元線耦合高電壓，該第一字線耦合該接地電壓或低電 壓，該第二選擇線耦合該接地電壓，其中該高電壓大於該低電壓，該低電壓大於該接地電壓。
  23. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中該第四記憶晶胞未被選擇進行抹除動作時，該半導體區域耦合接地電壓，該第四位元線電性浮接，該第一字線耦合低電壓或該接地電壓，該第二選擇線耦合中電壓，其中該中電壓大於該低電壓，該低電壓大於該接地電壓。
  24. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中該第一記憶晶胞被選擇進行讀取動作時，該半導體區域與該第一位元線耦合接地電壓，該第一字線與該第一選擇線耦合低電壓，其中該低電壓大於該接地電壓。
  25. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中該第一記憶晶胞未被選擇進行讀取動作時，該半導體區域與該第一字線耦合接地電壓，該第一位元線耦合低電壓，該第一選擇線電性浮接，其中該低電壓大於該接地電壓。
  26. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中該第二記憶晶胞被選擇進行讀取動作時，該半導體區域與該第二位元線耦合接地電壓，該第一字線與該第一選擇線耦合低電壓，其中該低電壓大於該接地電壓。
  27. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中該第二記憶晶胞未被選擇進行讀取動作時，該半導體區域與該第一字線耦合接地電壓，該第二位元線耦合低電壓，該第一選擇線電性浮接，其中該低電壓大於該接地電壓。
  28. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中 該第三記憶晶胞被選擇進行讀取動作時，該半導體區域與該第三位元線耦合接地電壓，該第一字線與該第二選擇線耦合低電壓，其中該低電壓大於該接地電壓。
  29. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中該第三記憶晶胞未被選擇進行讀取動作時，該半導體區域與該第一字線耦合接地電壓，該第三位元線耦合低電壓，該第二選擇線電性浮接，其中該低電壓大於該接地電壓。
  30. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中該第四記憶晶胞被選擇進行讀取動作時，該半導體區域與該第四位元線耦合接地電壓，該第一字線與該第二選擇線耦合低電壓，其中該低電壓大於該接地電壓。
  31. 如請求項7所述之高速高寫入次數唯讀記憶體陣列，其中該第四記憶晶胞未被選擇進行讀取動作時，該半導體區域與該第一字線耦合接地電壓，該第四位元線耦合低電壓，該第二選擇線電性浮接，其中該低電壓大於該接地電壓。
  32. 如請求項6所述之高速高寫入次數唯讀記憶體陣列，其中該第一導電型為N型，該第二導電型為P型。
  33. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第一記憶晶胞被選擇進行程式化(programming)動作時，該半導體區域耦合高電壓，該第一位元線與該第一字線耦合接地電壓，該第一選擇線耦合中電壓或該高電壓，其中該高電壓大於該中電壓，該中電壓大於該接地電壓。
  34. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第一記憶晶胞未被選擇進行程式化(programming)動作時，該半導 體區域耦合高電壓，該第一位元線電性浮接，該第一字線耦合中電壓或該高電壓，該第一選擇線耦合低電壓，其中該高電壓大於該中電壓，該中電壓大於該低電壓。
  35. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第二記憶晶胞被選擇進行程式化(programming)動作時，該半導體區域耦合高電壓，該第二位元線與該第一字線耦合接地電壓，該第一選擇線耦合中電壓或該高電壓，其中該高電壓大於該中電壓，該中電壓大於該接地電壓。
  36. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第二記憶晶胞未被選擇進行程式化(programming)動作時，該半導體區域耦合高電壓，該第二位元線電性浮接，該第一字線耦合中電壓或該高電壓，該第一選擇線耦合低電壓，其中該高電壓大於該中電壓，該中電壓大於該低電壓。
  37. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第三記憶晶胞被選擇進行程式化(programming)動作時，該半導體區域耦合高電壓，該第三位元線與該第一字線耦合接地電壓，該第二選擇線耦合中電壓或該高電壓，其中該高電壓大於該中電壓，該中電壓大於該接地電壓。
  38. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第三記憶晶胞未被選擇進行程式化(programming)動作時，該半導體區域耦合高電壓，該第三位元線電性浮接，該第一字線耦合中電壓或該高電壓，該第二選擇線耦合低電壓，其中該高電壓大於該中電壓，該中電壓大於該低電壓。
  39. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中 該第四記憶晶胞被選擇進行程式化(programming)動作時，該半導體區域耦合高電壓，該第四位元線與該第一字線耦合接地電壓，該第二選擇線耦合中電壓或該高電壓，其中該高電壓大於該中電壓，該中電壓大於該接地電壓。
  40. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第四記憶晶胞未被選擇進行程式化(programming)動作時，該半導體區域耦合高電壓，該第四位元線電性浮接，該第一字線耦合中電壓或該高電壓，該第二選擇線耦合低電壓，其中該高電壓大於該中電壓，該中電壓大於該低電壓。
  41. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第一記憶晶胞被選擇進行抹除動作時，該半導體區域耦合高電壓，該第一位元線耦合接地電壓，該第一字線耦合中電壓或該高電壓，該第一選擇線耦合該高電壓，其中該高電壓大於該中電壓，該中電壓大於該接地電壓。
  42. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第一記憶晶胞未被選擇進行抹除動作時，該半導體區域耦合高電壓，該第一位元線電性浮接，該第一字線耦合中電壓或該高電壓，該第一選擇線耦合低電壓，其中該高電壓大於該中電壓，該中電壓大於該低電壓。
  43. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第二記憶晶胞被選擇進行抹除動作時，該半導體區域耦合高電壓，該第二位元線耦合接地電壓，該第一字線耦合中電壓或該高電壓，該第一選擇線耦合該高電壓，其中該高電壓大於該中電壓，該中電壓大於該接地電壓。
  44. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第二記憶晶胞未被選擇進行抹除動作時，該半導體區域耦合高電壓，該第二位元線電性浮接，該第一字線耦合中電壓或該高電壓，該第一選擇線耦合低電壓，其中該高電壓大於該中電壓，該中電壓大於該低電壓。
  45. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第三記憶晶胞被選擇進行抹除動作時，該半導體區域耦合高電壓，該第三位元線耦合接地電壓，該第一字線耦合中電壓或該高電壓，該第二選擇線耦合該高電壓，其中該高電壓大於該中電壓，該中電壓大於該接地電壓。
  46. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第三記憶晶胞未被選擇進行抹除動作時，該半導體區域耦合高電壓，該第三位元線電性浮接，該第一字線耦合中電壓或該高電壓，該第二選擇線耦合低電壓，其中該高電壓大於該中電壓，該中電壓大於該低電壓。
  47. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第四記憶晶胞被選擇進行抹除動作時，該半導體區域耦合高電壓，該第四位元線耦合接地電壓，該第一字線耦合中電壓或該高電壓，該第二選擇線耦合該高電壓，其中該高電壓大於該中電壓，該中電壓大於該接地電壓。
  48. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第四記憶晶胞未被選擇進行抹除動作時，該半導體區域耦合高電壓，該第四位元線電性浮接，該第一字線耦合中電壓或該高電壓，該第二選擇線耦合低電壓，其中該高電壓大於該中電壓，該中電壓 大於該低電壓。
  49. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第一記憶晶胞被選擇進行讀取動作時，該半導體區域與該第一位元線耦合中電壓，該第一字線與該第一選擇線耦合低電壓，其中該中電壓大於該低電壓。
  50. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第一記憶晶胞未被選擇進行讀取動作時，該半導體區域與該第一字線耦合中電壓，該第一位元線耦合低電壓，該第一選擇線電性浮接，其中該中電壓大於該低電壓。
  51. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第二記憶晶胞被選擇進行讀取動作時，該半導體區域與該第二位元線耦合中電壓，該第一字線與該第一選擇線耦合低電壓，其中該中電壓大於該低電壓。
  52. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第二記憶晶胞未被選擇進行讀取動作時，該半導體區域與該第一字線耦合中電壓，該第二位元線耦合低電壓，該第一選擇線電性浮接，其中該中電壓大於該低電壓。
  53. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第三記憶晶胞被選擇進行讀取動作時，該半導體區域與該第三位元線耦合中電壓，該第一字線與該第二選擇線耦合低電壓，其中該中電壓大於該低電壓。
  54. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第三記憶晶胞未被選擇進行讀取動作時，該半導體區域與該第一字線耦合中電壓，該第三位元線耦合低電壓，該第二選擇線電性浮 接，其中該中電壓大於該低電壓。
  55. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第四記憶晶胞被選擇進行讀取動作時，該半導體區域與該第四位元線耦合中電壓，該第一字線與該第二選擇線耦合低電壓，其中該中電壓大於該低電壓。
  56. 如請求項32所述之高速高寫入次數唯讀記憶體陣列，其中該第四記憶晶胞未被選擇進行讀取動作時，該半導體區域與該第一字線耦合中電壓，該第四位元線耦合低電壓，該第二選擇線電性浮接，其中該中電壓大於該低電壓。
  57. 如請求項3所述之高速高寫入次數唯讀記憶體陣列，其中該半導體區域為半導體基板或設於半導體基板上的半導體磊晶層。
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