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TWI864940B - 半導體裝置 - Google Patents

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TWI864940B
TWI864940B TW112129389A TW112129389A TWI864940B TW I864940 B TWI864940 B TW I864940B TW 112129389 A TW112129389 A TW 112129389A TW 112129389 A TW112129389 A TW 112129389A TW I864940 B TWI864940 B TW I864940B
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drain region
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蔡俊雄
林佑明
游國豐
林裕庭
陳明德
黃詣琇
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置包括：奈米結構通道的堆疊，位於基底之 上；閘極結構，包繞所述堆疊；以及源極/汲極區，位於基底上。源極/汲極區包括：第一磊晶層，直接接觸通道；以及第二磊晶層，位於第一磊晶層上，第二磊晶層具有的鍺濃度高於第一磊晶層的鍺濃度。所述裝置更包括位於源極/汲極區與基底之間的底部隔離結構，底部隔離結構是與源極/汲極區直接接觸的介電層。

Description

半導體裝置
本發明實施例是有關於一種積體電路及其製造方法，且特別是有關於一種半導體裝置及其製造方法。
半導體積體電路(integrated circuit，IC)行業已經歷指數增長。IC材料及設計的技術進步已產生數代IC，其中每一代的電路都比前一代小且更複雜。在IC發展的過程中，功能密度(即，每晶片面積的內連裝置的數目)普遍增加，而幾何大小(即，可使用製造製程形成的最小組件(或線))已減小。此種按比例縮小製程通常可藉由提高生產效率及降低相關成本來提供有益效果。此種按比例縮小也提高了處理及製造IC的複雜性。
在本發明的一些實施例中，一種裝置，包括：奈米結構通道的堆疊、閘極結構、源極/汲極區以及底部隔離結構。所述奈米結構通道的堆疊，位於基底之上。所述閘極結構，包繞所述堆疊。所述源極/汲極區，位於所述基底上，所述源極/汲極區包括：第一 磊晶層與第二磊晶層。所述第一磊晶層，直接接觸所述奈米結構通道。所述第二磊晶層，位於所述第一磊晶層上，所述第二磊晶層具有的鍺濃度高於所述第一磊晶層的鍺濃度。所述底部隔離結構，位於所述源極/汲極區與所述基底之間，所述底部隔離結構是與所述源極/汲極區直接接觸的介電層。
在本發明的一些實施例中，一種裝置，包括：半導體基底、第一半導體通道、第二半導體通道、閘極結構、第一內部間隙壁、第二內部間隙壁、凹槽、襯墊層、底部隔離結構以及源極/汲極區。所述半導體基底。所述第一半導體通道，位於所述基底之上。所述第二半導體通道，位於所述第一半導體通道之上。所述閘極結構，包繞所述第一半導體通道及所述第二半導體通道。所述第一內部間隙壁，鄰接所述第二半導體通道的下表面、所述第一半導體通道的上表面及所述閘極結構的第一側壁表面。所述第二內部間隙壁，鄰接所述第一半導體通道的下表面、所述半導體基底的上表面及所述閘極結構的第二側壁表面。所述凹槽，位於所述半導體基底中。所述襯墊層，位於所述凹槽中，所述襯墊層具有與所述半導體基底的所述上表面實質上齊平的上表面，所述襯墊層的材料與所述半導體基底相同。所述底部隔離結構，位於所述襯墊層上且鄰接所述第二內部間隙壁的側壁。所述源極/汲極區，位於所述底部隔離結構上且藉由所述底部隔離結構而與所述半導體基底在實體上隔離開。
在本發明的一些實施例中，在本發明的一些實施例中，一 種裝置，包括：基底、N型電晶體以及P型電晶體。所述N型電晶體，位於所述基底上。所述N型電晶體包括：第一奈米結構通道的第一堆疊、底部隔離結構以及第一源極/汲極區。所述第一源極/汲極區直接接觸所述第一奈米結構通道及所述底部隔離結構，所述第一源極/汲極區藉由所述底部隔離結構而與所述基底在實體上隔離開。所述P型電晶體，位於所述基底上。所述P型電晶體包括：第二奈米結構通道的第二堆疊與第二源極/汲極區。所述第二源極/汲極區直接接觸所述第二奈米結構通道及所述基底。
10A、10B:IC裝置/裝置/NFET
20A、20B:奈米結構裝置
21、21A、21B、21C:第一半導體層
22:奈米結構/通道/奈米片
22A、22B、22C:第一奈米結構/通道/半導體通道/奈米片/Si奈米片
23、23A、23B、23C:第二半導體層
24:奈米結構
24A、24B、24C:第二奈米結構/奈米結構
25:多層堆疊
32:半導體鰭/鰭/鰭結構
36:隔離區
41:側壁間隙壁/間隙壁層
45:犧牲閘極層/虛設閘極層
47:罩幕層
57:源極/汲極(S/D)溝渠
64、92:凹槽
70:IC裝置
74:內部間隙壁
82:源極/汲極區/源極/汲極特徵
82A:第一磊晶區/第一磊晶層/L1層/磊晶層
82A1:第一磊晶子層
82A2:第二磊晶子層
82B:第二磊晶層/L2層/第二磊晶區/磊晶層
82C:L3層/第三磊晶層
84:襯墊層/L0層
84S:表面
110:基底
118:矽化物層
120:源極/汲極接觸窗
130:層間介電質(ILD)
131:接觸蝕刻停止層(CESL)/蝕刻停止層(ESL)
200:閘極結構/替換閘極
210:界面層(IL)/第一IL
240:第二界面層(IL)
290:金屬填充層/閘極填充層/核心層
382:源極/汲極區
382A:L1層
382B:L2層
510:接縫
600:閘極介電層
700:第二功函數層/功函數障壁層
720:NFET
740:PFET
800:底部隔離結構/介電層/FBI層
800A:底部隔離結構
800L:底部隔離層
810:接縫/空隙
900:功函數調整層/功函數金屬層
1000:方法
1100、1300、1400、1500、1600、1700:動作
B-B’、C-C’:參考橫截面
CD1:距離
L1、L2、L3:深度
X、Z:方向/軸
Y:軸
當結合附圖閱讀以下詳細說明時，會最佳地理解本揭露的態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A及圖1B是根據本揭露實施例的所製造的IC裝置的一部分的示意性橫截面側視圖。
圖2A至圖17是根據本揭露實施例的IC裝置在製造的各個階段處的視圖。
圖18A至圖19F是根據本揭露各個態樣的IC裝置的視圖。
圖20是示出根據本揭露各個態樣的製造半導體裝置的方法的流程圖。
圖21是根據本揭露各個態樣的IC裝置的視圖。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡要及清晰的目的，且自身並不表示所討論的各種實施例及/或配置之間的關係。
此外，為易於說明起見，本文中可能使用例如「在...之下(beneath)」、「在...下方(below)」、「下部的(lower)」、「在...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。除了圖中所繪示的定向以外，所述空間相對性用語亦旨在囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文所使用的空間相對性描述語可同樣相應地作出解釋。
本揭露大體而言是有關於半導體裝置，且更具體而言是有關於場效電晶體(field-effect transistor，FET)(例如，平坦FET、三維鰭線FET(fin-line FET，FinFET))或奈米結構裝置。奈米結 構裝置的實例包括閘極全環繞(gate-all-around，GAA)裝置、奈米片FET(nanosheet FET，NSFET)、奈米線FET(nanowire FET，NWFET)及類似裝置。在先進技術節點中，尺寸按比例縮放(dimension scaling)可能會導致難以形成直至FET的閘極電極、源極電極及汲極電極的接觸窗及通孔。
雙撓性底部絕緣體(flexible bottom insulator，FBI)一般而言被設計成放置於奈米結構電晶體(例如，閘極全環繞(GAA)電晶體)的N/P金屬氧化物半導體(metal oxide semiconductor，MOS)源極/汲極(source/drain，S/D)的底部上。雙FBI結構會防止底部寄生電晶體洩漏電流，同時亦會減小寄生電容(例如，有效電容Ceff)，此有益於裝置(例如，環形振盪器)的效能改善。在一些GAA電晶體結構中，在N型場效電晶體(N-type field effect transistor，NFET)源極/汲極區中而非使用FBI結構形成無鍺磊晶層(例如，Si：As或Si：P)。
藉由在GAA電晶體中使用雙FBI結構，N型場效電晶體(NFET)源極/汲極區中的含鍺磊晶層(例如，SiGe：P或SiGe：As)的壓縮應力源(compressive stressor)可變成側壁(sidewall，SW)沈積支配的膜。側壁沈積壓縮應力源可在NFET矽奈米片上產生拉伸應力，此可在Si奈米片中誘發對應的拉伸應變，進而可提高NFET通道的載子遷移率(carrier mobility)。對於N型通道而言，可達成寬廣範圍的拉伸應力調整。撓性底部隔離(flexible-bottom-isolation，FBI)方法會消除Si基底與Ge晶格的失配。
可藉由任何合適的方法將奈米結構電晶體結構圖案化。舉例而言，可利用一個或多個微影製程(包括雙重圖案化製程或多重圖案化製程)將所述結構圖案化。一般而言，雙重圖案化製程或多重圖案化製程組合微影製程與自對準製程，從而能夠形成具有例如比使用單一直接微影製程所獲得的節距小的節距的圖案。舉例而言，在一個實施例中，在基底之上形成犧牲層且利用微影製程將犧牲層圖案化。利用自對準製程在經圖案化的犧牲層旁邊形成間隙壁。然後移除犧牲層，且然後可使用剩餘的間隙壁將奈米結構電晶體結構圖案化。
圖1A及圖1B示出根據本揭露實施例的所製造的IC裝置10A、IC裝置10B的部分的示意性橫截面側視圖，其中IC裝置10A、IC裝置10B包括奈米結構裝置20A、奈米結構裝置20B。為使例示簡要起見，在圖1A及圖1B所示視圖中，某些特徵可有意地自視圖中移除。
圖1A示出包括奈米結構裝置20A、奈米結構裝置20B的IC裝置10A的一部分。在一些實施例中，奈米結構裝置20A、奈米結構裝置20B可至少包括N型FET(NFET)、P型FET(P-type FET，PFET)或包括NFET及PFET二者。IC裝置10A可包括基於其在IC裝置中的功能而具有不同臨限電壓的電晶體。舉例而言，輸入/輸出(input/output，IO)電晶體通常具有最高的臨限電壓，核心邏輯電晶體通常具有最低的臨限電壓，且IO電晶體的臨限電壓與核心邏輯電晶體的臨限電壓之間的第三臨限電壓亦可用於某 些其他功能電晶體(例如，靜態隨機存取記憶體(static random access memory，SRAM)電晶體)。IC裝置10A內的一些電路區塊可包括具有二或更多個不同臨限電壓的二或更多個NFET及/或PFET。
參照圖1A，奈米結構裝置20A、奈米結構裝置20B形成於基底110之上及/或基底110中，且通常包括橫跨及/或包繞半導體通道22A、半導體通道22B、半導體通道22C的閘極結構200，半導體通道22A、半導體通道22B、半導體通道22C另外亦被稱為「奈米結構」，位於自隔離結構(例如，淺溝渠隔離(shallow trench isolation，STI)結構；未示出)突出的半導體鰭32之上，且藉由隔離結構而分隔開。通道22A至通道22C藉由相應的源極/汲極區82而鄰接。每一閘極結構200藉由通道22A至通道22C來控制源極/汲極區82之間的電流。通道22A至通道22C視需要位於鰭32之上。在一些實施例中，例如，當在形成背面內連線結構(例如，包括背面電源軌)的製程中移除鰭32及基底110時，鰭32及基底110不存在。源極/汲極區可端視上下文各別地或共同地指代源極或汲極。
通道22A至通道22C包含半導體材料，例如矽或矽化合物(例如，矽鍺)或者類似材料。在一些實施例中，鰭結構32包含矽。通道22A至通道22C是奈米結構(例如，具有處於幾奈米的範圍內的大小)並且亦可各自具有細長的形狀且在X方向上延伸。在一些實施例中，通道22A至通道22C各自具有奈米線(nano- wire，NW)形狀、奈米片(nano-sheet，NS)形狀、奈米管(nano-tube，NT)形狀或其他合適的奈米尺度形狀(nanoscale shape)。通道22A至通道22C的橫截面輪廓可為矩形、被修圓的形狀、正方形、圓形、橢圓形、六邊形或其組合。
在一些實施例中，通道22A至通道22C的長度(例如，在X軸方向上所量測)可能例如由於在鰭蝕刻製程期間逐漸變細而彼此不同。在一些實施例中，通道22A的長度可小於通道22B的長度，通道22B的長度可小於通道22C的長度。通道22A至通道22C各自可能例如由於為了擴大通道22A至通道22C之間的間距(例如，在Z方向上所量測)以增大閘極結構製造製程窗口而使用的通道修整製程(channel trimming process)而無法具有均勻的厚度。舉例而言，通道22A至通道22C中的每一者的中間部分可較通道22A至通道22C中的每一者的兩個端部薄。此種形狀可被統稱為「狗骨(dog-bone)」形狀。在圖1A及圖1B中，通道22A至通道22C的端部是錐形的且較通道22A至通道22C的中間部分窄。
在一些實施例中，相鄰的成對通道22A至通道22C之間(例如，通道22B與通道22A或通道22C之間)的間距處於約8奈米(nm)與約12奈米之間的範圍內。在一些實施例中，通道22A至通道22C中的每一者的厚度(例如，在Z方向上所量測)處於約5奈米與約8奈米之間的範圍內。在一些實施例中，通道22A至通道22C中的每一者的寬度(例如，在Y軸方向上所量測，圖 1A及圖1B中未示出，正交於X-Z平面)為至少約8奈米。
閘極結構200分別設置於通道22A至通道22C之上及通道22A至通道22C之間。在一些實施例中，閘極結構200設置於做為N型裝置的矽通道或P型裝置的矽鍺通道的通道22A至通道22C之上及通道22A至通道22C之間。在一些實施例中，閘極結構200包括參照圖17更詳細地示出及闡述的界面層(interfacial layer，IL)210、一個或多個閘極介電層600、一個或多個功函數調整層(work function tuning layer)900及金屬填充層290。
源極/汲極區82可包含SiB、SiGe、SiGeB，且可包含例如Ge、Sb、B等摻質。在一些實施例中，源極/汲極區82包含矽磷(SiP；Si：P)、矽砷(SiAs，Si：As)或類似材料。在一些實施例中，源極/汲極區82具有處於約0.5奈米至約100奈米的範圍內的寬度(例如，在Y軸上)。在一些實施例中，源極/汲極區82的高度(例如，在Z軸方向上)處於約0.1奈米至約100奈米的範圍內。源極/汲極區82的高度可自相應的源極/汲極區82與上面設置有源極/汲極區82的介電層800(或「FBI層800」或「底部隔離結構800」)之間的界面至源極/汲極區82的頂部進行量測。
奈米結構裝置20A、奈米結構裝置20B可包括設置於閘極介電層600的側壁及IL 210的側壁上的閘極或「側壁」間隙壁41及內部間隙壁74。內部間隙壁74亦設置於通道22A至通道22C之間。側壁間隙壁41及內部間隙壁74可包含介電材料，例如低介電常數(low-k)材料(例如，SiOCN、SiON、SiN、SiCN或SiOC)。 在一些實施例中，側壁間隙壁41可包括一個或多個間隙壁層。舉例而言，如圖1A及圖1B所示，側壁間隙壁41包括兩個間隙壁層。在一些實施例中，內部間隙壁74的厚度(例如，在X軸方向上)處於約3奈米至約10奈米的範圍內。在一些實施例中，側壁間隙壁41的厚度(例如，在X軸方向上)處於約3奈米至約10奈米的範圍內。
奈米結構裝置20A、奈米結構裝置20B包括位於源極/汲極區82下面的底部隔離結構800。此底部隔離結構800形成於源極/汲極區82空腔的底部處，且有利於減小源極/汲極區82的體積，此會減小有效電容。底部隔離結構800是或包含SiN、SiCN、SiCON、SiOC、SiC、SiO或類似材料。底部隔離結構800的形狀可為水平I形狀、碗形狀、盤形狀、U形狀、V形狀或類似形狀，且可藉由用於形成源極/汲極區82的蝕刻製程來選擇。底部隔離結構800可具有可介於約1奈米至約5奈米的範圍的厚度。底部隔離結構800可藉由一或多種共形膜沈積製程(conformal film deposition process)(例如，電漿增強原子層沈積或「PEALD」)及隨後的膜處理(例如，回蝕)而形成，且可為繼承了上面形成有底部隔離結構800的下伏的結構的形狀的共形薄膜。膜沈積可藉由使用例如二氯矽烷(DCS)及NH3/Ar電漿等反應氣體進行的循環PEALD製程來實施。膜處理(例如，蝕刻)可藉由Ar/N2電漿來實施。
在圖1A中，可視需要在底部隔離結構800與基底110、 鰭32或基底110及鰭32二者之間設置襯墊或「L0」層84。在一些實施例中，襯墊層84可為矽層。在圖1B中，襯墊層84不存在。如圖1A所示，當襯墊層84存在時，底部隔離結構800可為實質上水平的薄層。當襯墊層84不存在時，底部隔離結構800可如圖1B所示具有U形狀或V形狀的輪廓，且可接觸鰭32。
源極/汲極區82可包括一個或多個磊晶區，例如第一磊晶區82A及第二磊晶區82B。第一磊晶區82A可被稱為第一磊晶或「L1」層82A，且可包括與通道22A至通道22B接觸的第一磊晶子層82A1及位於第一磊晶子層82A1上的第二磊晶子層82A2。第二磊晶區82B亦可被稱為第二磊晶或「L2」層82B，且接觸第二磊晶子層82A2。第二磊晶層82B中可存在接縫810。在一些實施例中，接縫或空隙810在X軸方向上具有小於1奈米的寬度。
第一磊晶子層82A1、第二磊晶子層82A2及第二磊晶層82B中的每一者可為形成於S/D溝渠中的NMOS電晶體的含鍺磊晶層。依序的壓縮性SiGe：P或SiGe：As沈積使得磊晶成長機制是側壁(SW)成長而非自下而上的成長(例如，自鰭32或基底110開始的成長)。底部隔離結構800設置於S/D溝渠的底部處，因此在S/D溝渠的底部處形成的SiGe：P或SiGe：As膜可變成非晶的且在選擇性磊晶成長的蝕刻製程期間被移除。側壁SiGe：P或SiGe：As變成晶體並保留於側壁(例如，通道22A至通道22B及內部間隙壁74)上。NMOS的含鍺磊晶層可藉由多種選擇性磊晶成長製程(或所謂的「循環沈積及蝕刻製程」)形成，所述多種選 擇性磊晶成長製程可包括交替或同時實行的沈積操作與蝕刻操作。對於SW支配成長的SiGe：P或SiGe：As磊晶膜而言，儘管磊晶膜仍產生壓縮應力，但SW成長的SiGe：P或SiGe：As膜可在Si奈米片22A至Si奈米片22C上施加拉伸應變而非壓縮應變。在一些實施例中，奈米片22B上的拉伸應變大於奈米片22A、奈米片22C上的拉伸應變。亦即，垂直堆疊的周邊(例如，更靠近垂直堆疊的頂部或底部)上的奈米片22A、奈米片22C可具有較垂直堆疊的中間的奈米片22B低的拉伸應變。舉例而言，垂直堆疊的中心處的奈米片可具有最高的拉伸應變，且拉伸應變可隨著距中心的距離增大而減小，其中「中心」是指垂直堆疊沿著Z軸方向的中心。
在L1層82A及L2層82B中，鍺濃度或「Ge%」(例如，Ge/Si原子比)可低於約70%，且L1層82A的Ge%(Ge/Si原子比)低於L2層82B的Ge%(Ge/Si原子比)。舉例而言，L1層82A可具有可介於約10%至約50%的範圍的Ge%，且L2層82B可具有可介於約25%至約70%的範圍的Ge%。L1層82A及L2層82B中的N型摻質(例如，As或P)對Si的原子比可低於約10%，且L1層82A中的N型摻質的原子比可低於L2層82B中的N型摻質的原子比。舉例而言，L1層82A中的N型摻質的原子比可介於約0.5%至約4%的範圍，且L2層中的N型摻質的原子比可介於約0.5%至約8%的範圍。在一些實施例中，L1層82A中的N型摻質濃度處於約2.5x1020/立方公分至約2x1021/立方公分的範圍內，且 L2層82B中的N型摻質濃度處於約2.5x1020/立方公分至約4x1021/立方公分的範圍內。L1層82A及L2層82B中的每一者的厚度可小於約15奈米，且L1層82A的厚度可小於L2層82B的厚度。做為一個非限制性實例，L1層82A可具有15%至50%的Ge%及4%至8%的磷化物原子比，且L2層82B可具有25%至50%的Ge%及1%至4%的磷化物原子比，且磷化物摻質濃度可為5x1020/立方公分至2x1021/立方公分。在另一非限制性實例中，L1層82A可具有15%至50%的Ge%及2%至6%的砷原子比，且L2層82B可具有15%至50%的Ge%及0.5%至6%的砷原子比，且砷摻質濃度可為2.5x1020/立方公分至3x1021/立方公分。儘管在圖1A及圖1B中示出了兩個磊晶層82A、磊晶層82B，但磊晶層的數目並非僅限於此。在一些實施例中，源極/汲極區82中的磊晶層的數目可為三或更多個或者一個。
奈米結構裝置20A、奈米結構裝置20B可包括位於源極/汲極特徵82中的一或多者之上的源極/汲極接觸窗120。源極/汲極接觸窗120可包括一個或多個襯墊層及核心導電層(在圖1A及圖1B中未單獨示出)。亦可在源極/汲極特徵82與源極/汲極接觸窗120之間形成矽化物層118，以降低源極/汲極接觸電阻。在一些實施例中，矽化物層118是或包含鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金中的一或多者。舉例而言，矽化物層118可為TiSi、TiNiSi、NiSi、WSi、CoSi、MoSi、RuSi或類似材料。在一些實施例中，矽化物層118的厚度(在Z 方向上)處於約0.5奈米至約10奈米的範圍內，例如處於約3奈米至約10奈米的範圍內。在一些實施例中，源極/汲極接觸窗120的高度可處於約1奈米至約100奈米(例如，約10奈米至約100奈米)的範圍內。
儘管在圖1A及圖1B所示視圖中未示出，但奈米結構裝置20A、奈米結構裝置20B包括層間介電質(ILD)130及蝕刻停止層131(例如，參見圖16)。ILD 130在上文所論述的奈米結構裝置20A、奈米結構裝置20B的各個組件之間(例如，在閘極結構200與位於閘極結構200之間的源極/汲極接觸窗120之間)提供電性隔離。蝕刻停止層131可在形成ILD 130之前形成，且可在側向上定位於ILD 130與側壁間隙壁41之間且在垂直方向上位於ILD 130與源極/汲極特徵82之間。在一些實施例中，蝕刻停止層131是或包含SiN、SiCN、SiC、SiOC、SiOCN、HfO2、ZrO2、ZrAlOx、HfAlOx、HfSiOx、Al2O3或其他合適的材料。在一些實施例中，蝕刻停止層131的厚度處於約1奈米至約5奈米的範圍內。
圖20示出根據本揭露一個或多個態樣的用於自工件形成IC裝置或IC裝置的一部分的方法1000的流程圖。方法1000僅為實例，且不旨在將本揭露限制於方法1000中所明確示出的內容。可在方法1000之前、期間及之後提供附加的動作，且對於所述方法的附加實施例而言，所闡述的一些動作可被替換、消除或移動。出於簡要的原因，本文中未詳細闡述所有的動作。舉例而言，形成源極/汲極接觸窗120、正面內連線結構、背面內連線結構等的操 作可遵循方法1000。舉例而言，動作1300可為可選的。舉例而言，可在動作1600之後及動作1700之前形成附加的磊晶層。以下根據方法1000的實施例結合工件(示出於圖2A至圖16中)在不同製造階段處的局部立體圖及/或剖視圖來闡述方法1000。為了避免疑問，在所有圖中，X軸方向垂直於Y軸方向，且Z軸方向垂直於X軸方向及Y軸方向二者。應注意，由於工件可被製造成半導體裝置，因此根據上下文需要，所述工件可被稱為半導體裝置。方法1000可用於形成圖1A、圖1B及圖18A至圖19F所示的裝置10A、裝置10B。
圖2A至圖16是根據一些實施例的製造奈米結構裝置(例如，閘極全環繞場效電晶體(GAAFET))的中間階段的立體圖及剖視圖。圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖14A及圖15A示出立體圖。圖2B、圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖14B及圖15B示出圖2A、圖3A及圖4A中所示的參考橫截面B-B’(閘極切口(gate cut))。圖4C、圖5C、圖6C、圖7C、圖9A至圖13B、圖14C、圖15C及圖16示出圖4A中所示的參考橫截面C-C’(通道/鰭切口(fin cut))。
在圖2A及圖2B中，提供基底110。基底110可為半導體基底，例如可被摻雜(例如，使用p型摻質或n型摻質)或不被摻雜的塊狀半導體等。基底110的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、磷化鎵砷、砷化鋁銦、砷化 鋁鎵、砷化鎵銦、磷化鎵銦及/或磷化鎵銦砷；或其組合。亦可使用其他基底，例如單層式基底、多層式基底或梯度基底。
進一步在圖2A及圖2B中，在第一半導體層21A、第一半導體層21B、第一半導體層21C(其被統稱為第一半導體層21)與第二半導體層23A、第二半導體層23B、第二半導體層23C(其被統稱為第二半導體層23)的交替層的基底110之上形成多層堆疊25或「晶格」。在一些實施例中，第一半導體層21可由合適於n型奈米結構裝置的第一半導體材料(例如，矽、碳化矽或類似材料)形成，且第二半導體層23可由合適於p型奈米結構裝置的第二半導體材料(例如，矽鍺或類似材料)形成。可利用例如化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)、氣相磊晶(vapor phase epitaxy，VPE)、分子束磊晶(molecular beam epitaxy，MBE)等製程來磊晶成長多層堆疊25的層中的每一者。
示出第一半導體層21及第二半導體層23中的每一者的三個層。在一些實施例中，多層堆疊25可包括一或兩個第一半導體層21及第二半導體層23中的每一者或者四個、五個或更多個第一半導體層21及第二半導體層23中的每一者。儘管多層堆疊25被示出為包括第二半導體層23C做為最底部層，然而在一些實施例中，多層堆疊25的最底部層可為第一半導體層21。
由於第一半導體材料與第二半導體材料之間的高的蝕刻選擇性，因此可在不顯著移除由第一半導體材料形成的第一半導 體層21的情況下移除由第二半導體材料形成的第二半導體層23，藉此使得能夠將第一半導體層21圖案化以形成奈米結構裝置的通道區。在一些實施例中，移除第一半導體層21且將第二半導體層23圖案化以形成通道區。高的蝕刻選擇性使得能夠在不顯著移除由第二半導體材料形成的第二半導體層23的情況下移除由第一半導體材料形成的第一半導體層21，藉此使得能夠將第二半導體層23圖案化以形成奈米結構裝置的通道區。
在圖3A及圖3B中，與圖20所示動作1100對應地在基底110中形成鰭32且在多層堆疊25中形成奈米結構22、奈米結構24。在一些實施例中，可藉由在多層堆疊25及基底110中蝕刻出溝渠來形成奈米結構22、奈米結構24及鰭32。蝕刻可為任何可接受的蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似蝕刻或其組合。蝕刻可為非等向性的。第一奈米結構22A至第一奈米結構22C(以下亦被稱為「通道」)是由第一半導體層21形成，且第二奈米結構24A至第二奈米結構24C是由第二半導體層23形成。鄰近的鰭32與奈米結構22、奈米結構24之間的距離CD1可為約18奈米至約100奈米。為使例示簡要起見，在圖3A及圖3B中示出裝置10的包括兩個鰭32的部分。圖2A至圖16中所示的方法1000可擴展至任何數目的鰭，且並非僅限於圖3A至圖16所示的兩個鰭32。
圖3A及圖3B示出具有錐形側壁的鰭32，使得鰭32及/或奈米結構22、奈米結構24中的每一者的寬度在朝向基底110的 方向上持續增大。在此種實施例中，奈米結構22、奈米結構24中的每一者可具有不同的寬度且形狀為梯形。在其他實施例中，側壁是實質上垂直的(非錐形的)，使得鰭32的寬度與奈米結構22、奈米結構24的寬度實質上相似，且奈米結構22、奈米結構24中的每一者的形狀為矩形。
在圖3A及圖3B中，鄰近於鰭32而形成可為淺溝渠隔離(STI)區的隔離區36。可藉由在基底110、鰭32及奈米結構22、奈米結構24之上以及鄰近的鰭32與奈米結構22、奈米結構24之間沈積絕緣材料來形成隔離區36。絕緣材料可為氧化物(例如，氧化矽)、氮化物、類似材料或其組合，且可藉由高密度電漿CVD(high-density plasma CVD，HDP-CVD)、可流動CVD(flowable CVD，FCVD)、類似製程或其組合來形成。在一些實施例中，可首先沿著基底110的表面、鰭32的表面及奈米結構22的表面、奈米結構24的表面形成襯墊(未單獨示出)。此後，可在襯墊之上形成填充材料，例如以上論述的此等材料。
使絕緣材料經歷移除製程(例如，化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合或類似製程)以移除奈米結構22、奈米結構24之上的多餘絕緣材料。在移除製程完成之後，奈米結構22、奈米結構24的頂表面可被暴露出且與絕緣材料齊平。在一些實施例中，一個或多個硬罩幕層存在於奈米結構22、奈米結構24之上，以在移除奈米結構22、奈米結構24之上的多餘絕緣材料的移除製程期間保護奈米結構22、奈米結構24。 在移除製程完成之後，硬罩幕層可被暴露出且與絕緣材料齊平。
然後使絕緣材料凹陷以形成隔離區36。在凹陷之後，奈米結構22、奈米結構24以及鰭32的上部部分可自相鄰的隔離區36之間突出。隔離區36可具有如圖所示的平的、凸的、凹的或其組合的頂表面。在一些實施例中，藉由使用例如對絕緣材料具有選擇性且使鰭32及奈米結構22、奈米結構24實質上保持不變的稀釋氫氟酸(dilute hydrofluoric acid，dHF)進行的可接受的蝕刻製程(例如，氧化物移除)使隔離區36凹陷。
圖2A至圖3B示出形成鰭32及奈米結構22、奈米結構24的一個實施例(例如，最後蝕刻)。在一些實施例中，在介電層中的溝渠中磊晶成長鰭32及/或奈米結構22、奈米結構24(例如，先蝕刻(etch first))。磊晶結構可包含以上所論述的交替的半導體材料，例如第一半導體材料與第二半導體材料。
進一步在圖3A及圖3B中，可在鰭32、奈米結構22、奈米結構24及/或隔離區36中形成適當的阱(未單獨示出)。使用罩幕，可在基底110的p型區中實行n型雜質植入，且可在基底110的n型區中實行p型雜質植入。實例性n型雜質可包含磷、砷、銻或類似材料。實例性p型雜質可包含硼、氟化硼、銦或類似材料。可在所述植入之後實行回火，以修復植入損壞並使p型雜質及/或n型雜質活化。在一些實施例中，在鰭32及奈米結構22、奈米結構24的磊晶成長期間進行的原位摻雜可避免單獨植入，但可一同使用原位摻雜與植入摻雜。
可藉由任何合適的方法將鰭32及奈米結構22、奈米結構24圖案化。舉例而言，可利用一個或多個微影製程(包括雙重圖案化製程或多重圖案化製程)來形成鰭32及奈米結構22、奈米結構24。一般而言，雙重圖案化製程或多重圖案化製程將微影製程與自對準製程進行組合，使得節距能夠小於可利用單一直接微影製程以其他方式獲得的節距。做為一個多重圖案化製程的實例，可在基底之上形成犧牲層且利用微影製程將犧牲層圖案化。利用自對準製程在經圖案化的犧牲層旁邊形成間隙壁。然後移除犧牲層，且然後可使用剩餘的間隙壁將鰭32圖案化。
在圖4A至圖4C中，在鰭32及/或奈米結構22、奈米結構24之上形成虛設(或「犧牲」)閘極結構40。在鰭32及/或奈米結構22、奈米結構24之上形成虛設或犧牲閘極層45。虛設閘極層45可由相對於隔離區36具有高的蝕刻選擇性的材料形成。虛設閘極層45可為導電的、半導電的或非導電的材料，且可選自包括非晶矽、多晶矽(polycrystalline-silicon，polysilicon)、多晶矽鍺(poly-crystalline silicon-germanium，poly-SiGe)、金屬性氮化物、金屬矽化物、金屬氧化物及金屬的群組。可藉由物理氣相沈積(PVD)、CVD、濺鍍沈積或其他用於沈積所選材料的技術來沈積虛設閘極層45。在虛設閘極層45之上形成罩幕層47，且罩幕層47可包含例如氮化矽、氮氧化矽或類似材料。在一些實施例中，在虛設閘極層45與鰭32及/或奈米結構22、奈米結構24之間在虛設閘極層45之前形成閘極介電層(為簡要起見而未示出)。
在罩幕層47的側壁及虛設閘極層45的側壁之上形成間隙壁層或側壁間隙壁41。根據一些實施例，間隙壁層41由絕緣材料(例如，氮化矽、氧化矽、碳氮化矽、氮氧化矽、碳氮氧化矽或類似材料)製成，且可具有單層式結構或包括多個介電層的多層式結構。可藉由在罩幕層47及虛設閘極層45之上沈積間隙壁材料層(未示出)來形成間隙壁層41。根據一些實施例，利用非等向性蝕刻製程移除間隙壁材料層的位於虛設閘極結構40之間的部分。
圖4A至圖4C示出形成間隙壁層41的一種製程。在一些實施例中，在移除虛設閘極層45之後交替地或附加地形成間隙壁層41。在此種實施例中，移除虛設閘極層45，進而留下開口，且可藉由沿著開口的側壁對間隙壁層41的材料共形地進行塗佈來形成間隙壁層41。然後，可在形成例如閘極結構200中的任一者等主動閘極之前自與最上部通道(例如，通道22A)的頂表面對應的開口的底部移除共形地塗佈的材料。
在圖5A至圖5C中，藉由以下操作形成源極/汲極溝渠57：實行使突出的鰭32及/或奈米結構22、奈米結構24的未被虛設閘極結構40覆蓋的部分凹陷的蝕刻製程，進而產生所示的結構。所述凹陷可為非等向性的，使得鰭32的直接下伏於虛設閘極結構40及間隙壁層41之下的部分受到保護，且不被蝕刻。根據一些實施例，如圖所示，凹陷的鰭32的頂表面可與隔離區36的頂表面實質上共面。根據一些其他實施例，凹陷的鰭32的頂表面可低於隔離區36的頂表面。為簡要起見，圖5C示出蝕刻製程之後的奈 米結構22、奈米結構24的兩個垂直堆疊。一般而言，蝕刻製程可用於在鰭32之上形成奈米結構22、奈米結構24的任何數目的垂直堆疊。
圖6A至圖6C及圖7A至圖7C示出內部間隙壁74的形成。實行選擇性蝕刻製程以使奈米結構24的被間隙壁層41中的開口暴露出的端部部分凹陷，而實質上不侵蝕奈米結構22。在選擇性蝕刻製程之後，在奈米結構24中在被移除的端部部分曾經所在的位置處形成凹槽64。所得結構在圖6A至圖6C中示出。
接下來，形成內部間隙壁層以填充奈米結構22中的藉由先前的選擇性蝕刻製程而形成的凹槽64。內部間隙壁層可為合適的介電材料，例如藉由合適的沈積方法(例如，PVD、CVD、ALD或類似方法)形成的碳氮化矽(SiCN)、碳氮氧化矽(SiOCN)或類似材料。舉例而言，可實行ALD來沈積SiN層。實行蝕刻製程(例如，非等向性蝕刻製程)以移除內部間隙壁層的設置於奈米結構24中的凹槽外部的部分。內部間隙壁層的剩餘部分(例如，設置於奈米結構24中的凹槽64內部的部分)形成內部間隙壁74。所得結構示出於圖7A至圖7C中。內部間隙壁74可在X軸方向上具有彼此相同或不同的寬度。舉例而言，如圖7A至圖7C所示，內部間隙壁74全部具有相同的寬度。在一些實施例中，由於在圖5A至圖5C中進行蝕刻之後通道22逐漸變細，因此內部間隙壁74具有實質上相同的寬度，且奈米結構24的剩餘部分具有朝向基底110增大的寬度。
圖8A及圖8B以及圖9A至圖13B示出與圖20所示動作1300、1400、1500及1600對應的源極/汲極區82的形成。在所示出的實施例中，由磊晶材料磊晶成長源極/汲極區82。在一些實施例中，源極/汲極區82在相應的通道22A至通道22C中施加應力，藉此改善效能。舉例而言，如參照圖1A及圖1B以及圖9A至圖13B所述，源極/汲極區82在做為N型通道的各個通道22A至通道22C中施加拉伸應力。源極/汲極區82被形成為使得每一虛設閘極結構40設置於相應的相鄰的成對源極/汲極區82之間。在一些實施例中，間隙壁層41將源極/汲極區82與虛設閘極層45分隔開適當的側向距離，以防止電性橋接至所得裝置的隨後形成的閘極。
源極/汲極區82可包含任何可接受的材料，例如適於n型裝置或p型裝置的材料。在一些實施例中，對於n型裝置而言，源極/汲極區82包含在通道區中施加拉伸應變的材料，例如矽、SiC、SiCP、SiP或類似材料。根據某些實施例，當形成p型裝置時，源極/汲極區82包含在通道區中施加壓縮應變的材料，例如SiGe、SiGeB、Ge、GeSn或類似材料。源極/汲極區82可具有自鰭的相應表面高起的表面且可具有小面(facet)。相鄰的源極/汲極區82可在一些實施例中合併，以形成與兩個相鄰的鰭32鄰近的單個源極/汲極區82。
可利用摻質植入源極/汲極區82，隨後進行回火。源極/汲極區可具有處於約1019/立方公分與約1021/立方公分之間的雜質濃 度，或者可為參照圖1A及圖1B所述的任何摻質濃度。源極/汲極區82的n型及/或p型雜質可為參照先前的圖式論述的任何雜質。在一些實施例中，在成長期間對源極/汲極區82進行原位摻雜。然後可形成覆蓋虛設閘極結構40及源極/汲極區82的如圖16所示的接觸蝕刻停止層(contact etch stop layer，CESL)131及層間介電質(ILD)130。為使例示簡要起見，自圖8A至圖15C省略CESL 131及ILD 130。
圖9A至圖13B是示出根據各種實施例的源極/汲極區82的形成的橫截面側視圖。圖9A、圖10A、圖11A、圖12A、圖13A示出其中包括襯墊層84的結構。圖9B、圖10B、圖11B、圖12B、圖13B示出其中省略了襯墊層84的結構。
在圖9A中，與圖20所示可選動作1300對應地形成襯墊層84。襯墊層84可為藉由合適的成長操作而形成的矽層。在襯墊層84進行成長之後，襯墊層84可具有與鰭32的上表面實質上共面的上表面。在一些實施例中，襯墊層84的上表面略微高於最底部內部間隙壁74的底表面。在一些實施例中，如圖9B所示，未形成襯墊層84。
在圖10A、圖10B、圖11A及圖11B中，與圖20所示動作1400對應地在源極/汲極溝渠57中形成底部隔離結構800。在圖10A及圖10B中，底部隔離層800L設置於S/D溝渠57的底部處。因此，在後續操作中形成的底部SiGe：P或SiGe：As膜可為非晶的，且在選擇性磊晶成長製程的蝕刻製程期間被移除。源極/ 汲極區82的側壁SiGe：P或SiGe：As變成晶體並保留於側壁上。在圖10A中，底部隔離層800L形成於側壁間隙壁41、通道22、內部間隙壁74及襯墊層84的被暴露出的表面上。在圖10B中，底部隔離層800L形成於側壁間隙壁41、通道22、內部間隙壁74及鰭32的被暴露出的表面上。在圖10A及圖10B中，底部隔離層800L藉由合適的製程(例如，電漿增強ALD)形成，且是或包含例如SiN等介電材料。底部隔離層800L可包含SiN、SiCN、SiCON、SiOC、SiC、SiO或類似材料，且可被沈積至約1奈米至5奈米的厚度，或者略微更厚。在共形膜沈積製程(例如，PEALD)之後，可形成膜處理(例如，回蝕)。膜沈積製程可包括使用DCS及NH3/Ar電漿的反應氣體進行的循環PEALD製程，且膜處理(例如，蝕刻)可藉由Ar/N2電漿來實施。所得結構示出於圖11A及圖11B中。在膜處理之後，底部隔離層800L可具有處於約1奈米至約5奈米的範圍內的厚度及為水平I形狀、碗形狀、盤形狀、U形狀、V形狀或其他合適的形狀的形狀，所述形狀可與如藉由參照圖5A至圖5C闡述的S/D溝渠蝕刻製程所選擇的S/D溝渠57的形狀及視需要的襯墊層84的形狀共形。
在圖12A、圖12B、圖13A及圖13B中，源極/汲極區82在S/D溝渠57中磊晶成長。在圖12A及圖12B中，與圖20所示動作1500對應地在S/D溝渠57中形成包括第一磊晶子層82A1及第二磊晶子層82A2的L1層82A。在圖13A及圖13B中，與圖20所示動作1600對應地在S/D溝渠57中的L1層82A上形成L2層 82B。
在圖12A中，襯墊層84設置於底部隔離結構800與基底110、鰭32或基底110及鰭32二者之間。在圖12B中，襯墊層84不存在。第一磊晶子層82A1及第二磊晶子層82A2中的每一者可為形成於S/D溝渠57中的NMOS電晶體的含鍺磊晶層。依序的壓縮性SiGe：P或SiGe：As沈積使得磊晶成長機制是側壁(SW)成長而非自下而上的成長(例如，自鰭32或基底110開始的成長)。底部隔離結構800設置於S/D溝渠的底部處，因此在S/D溝渠的底部處形成的SiGe：P或SiGe：As膜可變成非晶的且在選擇性磊晶成長的蝕刻製程期間被移除。側壁SiGe：P或SiGe：As變成晶體並保留於側壁(例如，通道22A至通道22B及內部間隙壁74)上。NMOS的含鍺磊晶層可藉由多種選擇性磊晶成長製程(或所謂的「循環沈積及蝕刻製程」)形成，所述多種選擇性磊晶成長製程可包括交替或同時實行的沈積操作與蝕刻操作。舉例而言，可實行第一磊晶成長製程以形成第一磊晶子層82A1。第一磊晶子層82A1可自通道22朝外成長。在一些實施例中，如圖所示，第一磊晶子層82A1並未合併且在X軸方向及Z軸方向上彼此偏移。
在形成第一磊晶子層82A1之後，可藉由實行第二磊晶成長製程來形成第二磊晶子層82A2。在一些實施例中，第一磊晶成長製程與第二磊晶成長製程不同、相似或相同。在一些實施例中，第一磊晶成長製程及第二磊晶成長製程是單個連續的成長製程的不同階段。在一些實施例中，第一磊晶子層82A1與第二磊晶子層 82A2之間存在可視界面。在一些實施例中，第一磊晶子層82A1與第二磊晶子層82A2具有相同或實質上相同的Ge%、摻質原子比及摻質濃度。在一些實施例中，第一磊晶子層82A1與第二磊晶子層82A2之間的Ge%、摻質原子比及摻質濃度中的一或多者不同。底部隔離結構800設置於S/D溝渠的底部處，因此在S/D溝渠的底部處形成的SiGe：P或SiGe：As膜可變成非晶的且在選擇性磊晶成長的蝕刻製程期間被移除。如圖12B所示，例如，在形成L1層82A之後，在襯墊層84的表面84S上可實質上不存在L1層82A。
在圖13A、圖13B中，在形成L1層82A之後，形成L2層82B。可實行第三磊晶成長製程以形成L2層82B。在一些實施例中，在L2層82B的形成期間形成接縫810。接縫810可由於在L2層82B的中間部分可進行合併之前在L2層82B的上部部分處進行合併而形成。在一些實施例中，接縫810不存在。第三磊晶成長製程可在諸多方面相似於第一磊晶成長製程及第二磊晶成長製程，但可使用不同比率的反應氣體及摻質，使得L2層82B不同於L1層82A。在L1層82A及L2層82B中，鍺濃度或「Ge%」(例如，Ge/Si原子比)可低於約70%，且L2層82B的Ge%(Ge/Si原子比)高於L1層82A的Ge%(Ge/Si原子比)。舉例而言，L1層82A可具有可介於約10%至約50%的範圍的Ge%，且L2層82B可具有可介於約25%至約70%的範圍的Ge%。
L1層82A及L2層82B中的N型摻質(例如，As或P) 對Si的原子比可低於約10%，且L2層82B中的N型摻質的原子比可高於L1層82A中的N型摻質的原子比。舉例而言，L1層82A中的N型摻質的原子比可介於約0.5%至約4%的範圍，且L2層中的N型摻質的原子比可介於約0.5%至約8%的範圍。在一些實施例中，L1層82A中的N型摻質濃度處於約2.5x1020/立方公分至約2x1021/立方公分的範圍內，且L2層82B中的N型摻質濃度處於約2.5x1020/立方公分至約4x1021/立方公分的範圍內。L1層82A及L2層82B中的每一者的厚度可小於約15奈米，且L1層82A的厚度可小於L2層82B的厚度。
做為一個非限制性實例，L1層82A可具有15%至50%的Ge%及4%至8%的磷化物原子比，且L2層82B可具有25%至50%的Ge%及1%至4%的磷化物原子比，且磷化物摻質濃度可為5x1020/立方公分至2x1021/立方公分。在另一非限制性實例中，L1層82A可具有15%至50%的Ge%及2%至6%的砷原子比，且L2層82B可具有15%至50%的Ge%及0.5%至6%的砷原子比，且砷摻質濃度可為2.5x1020/立方公分至3x1021/立方公分。儘管在圖13A及圖13B中示出了兩個磊晶層82A、磊晶層82B，但磊晶層的數目並非僅限於此。在一些實施例中，源極/汲極區82中的磊晶層的數目可為三或更多個或者一個。
對於側壁支配成長的SiGe：P或SiGe：As磊晶膜而言，儘管磊晶膜仍產生壓縮應力，但SW成長的SiGe：P或SiGe：As膜可在Si奈米片22A至Si奈米片22C上施加拉伸應變而非壓縮 應變。在一些實施例中，奈米片22B上的拉伸應變大於奈米片22A、奈米片22C上的拉伸應變。亦即，垂直堆疊的周邊(例如，更靠近垂直堆疊的頂部或底部)上的奈米片22A、奈米片22C可具有較垂直堆疊的中間的奈米片22B低的拉伸應變。舉例而言，垂直堆疊的中心處的奈米片可具有最高的拉伸應變，且拉伸應變可隨著距中心的距離增大而減小，其中「中心」是指垂直堆疊沿著Z軸方向的中心。
圖14A、圖14B及圖14C示出藉由移除奈米結構24A至奈米結構24C、罩幕層47及虛設閘極層45來釋放鰭通道22A至鰭通道22C。實行平坦化製程(例如，CMP)以使虛設閘極層45的頂表面與側壁間隙壁層41的頂表面齊平。平坦化製程亦可移除虛設閘極層45上的罩幕層47(參見圖8A)以及側壁間隙壁層41的沿著罩幕層47的側壁的部分。因此，虛設閘極層45的頂表面被暴露出。
接下來，在蝕刻製程中移除虛設閘極層45，以使得形成凹槽92。在一些實施例中，藉由非等向性乾式蝕刻製程移除虛設閘極層45。舉例而言，蝕刻製程可包括使用反應氣體進行的乾式蝕刻製程，所述反應氣體在不蝕刻間隙壁層41的情況下選擇性地蝕刻虛設閘極層45。當存在虛設閘極介電質時，虛設閘極介電質可在蝕刻虛設閘極層45時用作蝕刻停止層。然後，可在移除虛設閘極層45之後移除虛設閘極介電質。
移除奈米結構24以釋放奈米結構22。在奈米結構24被 移除之後，奈米結構22形成在水平方向上(例如，平行於基底110的主要上表面)延伸的多個奈米片。奈米片可被統稱為所形成的奈米結構裝置20A、奈米結構裝置20B的通道22。
在一些實施例中，藉由使用對奈米結構24的材料具有選擇性的蝕刻劑進行的選擇性蝕刻製程來移除奈米結構24，使得奈米結構24被移除而實質上不侵蝕奈米結構22。在一些實施例中，蝕刻製程是使用蝕刻氣體(且視需要使用載氣)進行的等向性蝕刻製程，其中蝕刻氣體包含F2及HF，且載氣可為惰性氣體，例如Ar、He、N2、其組合或類似氣體。
在一些實施例中，移除奈米結構24且將奈米結構22圖案化以形成PFET及NFET二者的通道區。然而，在一些實施例中，可移除奈米結構24且可將奈米結構22圖案化以形成NFET的通道區，並且可移除奈米結構22且可將奈米結構24圖案化以形成PFET的通道區。在一些實施例中，可移除奈米結構22且可將奈米結構24圖案化以形成NFET的通道區，並且可移除奈米結構24且可將奈米結構22圖案化以形成PFET的通道區。在一些實施例中，可移除奈米結構22且可將奈米結構24圖案化以形成PFET及NFET二者的通道區。
在一些實施例中，藉由進一步的蝕刻製程將奈米片22重新成形(例如，減薄)以改良閘極填充窗口。可藉由對奈米片22具有選擇性的等向性蝕刻製程來實行重新成形。在重新成形之後，奈米片22可表現出狗骨形狀，在狗骨形狀中，沿著X方向，奈米 片22的中間部分較奈米片22的周邊部分薄。
在圖15A至圖15C中，與圖20所示動作1700對應地形成替換閘極200。閘極結構200一般而言包括界面層(IL或「第一IL」)210、至少一個閘極介電層600、功函數金屬層900及閘極填充層290。在一些實施例中，每一替換閘極200更包括第二界面層240或第二功函數層700中的至少一者。參照圖17闡述閘極結構200的詳細結構及形成。圖16示出圖15C所示的包括ILD 130及ESL 131的結構。在一些實施例中，在形成源極/汲極區82之後，且在移除犧牲閘極層45之前，形成ESL 131。ILD 130形成於ESL 131上。
圖17是根據各種實施例的閘極結構200的詳細橫截面側視圖。圖17所示的閘極結構200包括界面層210、閘極介電層600、第二界面層240、功函數障壁層700、功函數調整層900及核心層290。
在通道22A至通道22C的被暴露出的區域及鰭32的頂表面(當存在時)上形成可為通道22A至通道22C的材料的氧化物的界面層210。界面層210促進閘極介電層600與通道22A至通道22C的黏合。在一些實施例中，界面層210具有約5埃(Angstrom，A)至約50埃(A)的厚度。在一些實施例中，界面層210具有約10埃的厚度。界面層210具有過薄的厚度可能會表現出空隙或不充分的黏合性質。界面層210太厚會消耗閘極填充窗口，此與如上所述的臨限電壓調整及電阻有關。在一些實施例 中，界面層210被摻雜偶極子(例如，鑭)以用於臨限電壓調整。
閘極介電層600定位於界面層210上。在一些實施例中，閘極介電層600包含至少一種高介電常數(high-k)閘極介電材料，高介電常數閘極介電材料可指具有較氧化矽的介電常數(k
Figure 112129389-A0305-02-0034-1
3.9)大的高介電常數的介電材料。示例性高介電常數介電材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZfO、ZrO2、Ta2O5或其組合。在一些實施例中，閘極介電層600具有約5埃至約100埃的厚度。在一些實施例中，閘極介電層600可包含例如氧化矽等非高介電常數介電材料。在一些實施例中，閘極介電層600包含多於一個的高介電常數介電層，所述多於一個的高介電常數介電層中的至少一者包含可藉由回火製程而被驅入以修改奈米結構裝置20A、奈米結構裝置20B的臨限電壓的摻質，例如鑭、鎂、釔或類似材料。
在一些實施例中，閘極介電層600可包含處於會達成臨限電壓調整的濃度的摻質(例如，自La2O3、MgO、Y2O3、TiO2、Al2O3、Nb2O5或類似材料被驅入至高介電常數閘極介電質中的金屬離子、或者自B2O3被驅入至高介電常數閘極介電質中的硼離子)。做為一個實例，對於N型電晶體裝置，相對於具有較低鑭離子濃度或不含鑭離子的層而言，較高濃度的鑭離子會降低臨限電壓，而對於P型裝置則相反。在一些實施例中，某些電晶體裝置(例如，IO電晶體)的閘極介電層600不含存在於某些其他電晶體裝置(例如，N型核心邏輯電晶體或P型IO電晶體)中的摻質。舉例而言， 在N型IO電晶體中，期望具有相對高的臨限電壓以使得IO電晶體的高介電常數介電層不含鑭離子可為較佳的，否則鑭離子會降低臨限電壓。
第二IL 240形成於閘極介電層600上，且第二功函數層700形成於第二IL 240上。第二IL 240促進閘極介電層600上更佳的金屬閘極黏合。在諸多實施例中，第二IL 240更為閘極結構200提供改善的熱穩定性，並用於限制金屬性雜質自功函數金屬層900及/或功函數障壁層700擴散至閘極介電層600中。在一些實施例中，藉由首先在閘極介電層600上沈積高介電常數頂蓋層(為簡要起見而未示出)來達成第二IL 240的形成。在各種實施例中，高介電常數頂蓋層包含以下中的一或多者：HfSiON、HfTaO、HfTiO、HfTaO、HfAlON、HfZrO或其他合適的材料。在特定實施例中，高介電常數頂蓋層包含氮化鈦矽(TiSiN)。在一些實施例中，藉由在約400攝氏度至約450攝氏度的溫度下使用約40個至約100個循環進行的ALD來沈積高介電常數頂蓋層。然後實行熱回火以形成第二IL 240，在一些實施例中，第二IL 240可為或可包含TiSiNO。在藉由熱回火形成第二IL 240之後，以循環方式實行利用人工智慧(artificial intelligence，AI)控制進行的原子層蝕刻(atomic layer etch，ALE)，以移除高介電常數頂蓋層而實質上不移除第二IL 240。每一循環可包括WCl5的第一脈波，隨後是Ar吹掃，隨後是O2的第二脈波，隨後是另一Ar吹掃。移除高介電常數頂蓋層以增大用於藉由金屬閘極圖案化進行進一步多重臨限電壓調整的閘極填充 窗口。
根據一些實施例，功函數障壁層700視需要包括於閘極結構200中。功函數障壁層700是或包含金屬氮化物，例如TiN、WN、MoN、TaN或類似材料。在特定實施例中，功函數障壁層700是TiN。功函數障壁層700可具有介於約5埃至約20埃的範圍的厚度。包括功函數障壁層700會提供附加的臨限電壓調整彈性。一般而言，功函數障壁層700會增大NFET電晶體裝置的臨限電壓，且會減小PFET電晶體裝置的臨限電壓(量值)。
在一些實施例中，功函數金屬層900形成於功函數障壁層700上，功函數金屬層900可包括N型功函數金屬層、原位頂蓋層及氧阻擋層中的一或多者。N型功函數金屬層是或包含N型金屬材料，例如TiAlC、TiAl、TaAlC、TaAl或類似材料。N型功函數金屬層可藉由一或多種沈積方法(例如，CVD、PVD、ALD、鍍覆及/或其他合適的方法)形成，且具有處於約10埃與20埃之間的厚度。原位頂蓋層形成於N型功函數金屬層上。在一些實施例中，原位頂蓋層是或包含TiN、TiSiN、TaN或另一種合適的材料，且具有處於約10埃與20埃之間的厚度。在原位頂蓋層上形成氧阻擋層，以防止氧擴散至N型功函數金屬層中(此將引起臨限電壓的不期望的偏移)。氧阻擋層由可阻止氧滲透至N型功函數金屬層的介電材料形成，且可保護N型功函數金屬層免受進一步氧化。氧阻擋層可包含矽、鍺、SiGe或另一種合適材料的氧化物。在一些實施例中，氧阻擋層是利用ALD形成且具有處於約10埃 與約20埃之間的厚度。
金屬填充層290定位於功函數金屬層900上。在一些實施例中，在功函數金屬層的氧阻擋層與金屬填充層290之間形成膠層(未單獨示出)。膠層可促進及/或增強金屬填充層290與功函數金屬層900之間的黏合。在一些實施例中，可利用ALD而由金屬氮化物(例如，TiN、TaN、MoN、WN或另一種合適的材料)形成膠層。在一些實施例中，膠層的厚度處於約10埃與約25埃之間。金屬填充層290可形成於膠層上，且可包含導電材料，例如鎢、鈷、釕、銥、鉬、銅、鋁或其組合。在一些實施例中，可利用例如CVD、PVD、鍍覆及/或其他合適的製程等方法來沈積金屬填充層290。在通道22A至通道22C之間，金屬填充層290被所述一個或多個功函數金屬層900在周向上環繞(在剖視圖中)，然後所述一個或多個功函數金屬層900被閘極介電層600在周向上環繞。
在一些實施例中，在垂直地位於通道22A與通道22B之間的金屬填充層290中形成可為空氣隙的接縫510。在一些實施例中，金屬填充層290共形地沈積於功函數金屬層900上。接縫510可能因側壁沈積膜在共形沈積期間進行合併而形成。在一些實施例中，接縫510不存在於相鄰的通道22A與通道22B之間。
圖18A至圖18D是示出根據各種實施例的裝置10B的橫截面側視圖。在裝置10B中，不存在襯墊層84。在圖18A中，L2層82B自源極/汲極接觸窗120的底表面延伸至與最底部通道22C 齊平的深度L1。在圖18B中，L2層82B自源極/汲極接觸窗120的底表面延伸至約和最底部通道22C的上表面與位於最底部通道22C上方的閘極結構200之間的界面齊平的深度L2。在圖18C中，L2層82B自源極/汲極接觸窗120的底表面延伸至約與閘極結構200的底表面齊平且略微高於最底部內部間隙壁74的底表面的深度L3。在圖18D中，底部隔離結構800自S/D溝渠57的底部延伸至略微高於閘極結構200的底表面的高度。L2層82B自源極/汲極接觸窗120的底表面延伸至底部隔離結構800的上表面。
圖19A至圖19F示出根據各種實施例的裝置10B。在圖19A中，底部隔離結構800是自一個內部間隙壁74(左側)延伸至另一內部間隙壁74(右側)的實質上水平的薄膜層。底部隔離結構800在Z軸方向上具有為約1奈米至5奈米的厚度。在圖19B中，在大多數方面與底部隔離結構800相同的底部隔離結構800A具有三角形或凸形輪廓，如圖所示。底部隔離結構800A的厚度可朝底部隔離結構800A的周邊減小。底部隔離結構800A可在水平方向上延伸超過源極/汲極區82，以在源極/汲極區82與鰭32及/或基底110之間提供隔離。在一些實施例中，底部隔離結構800A的上表面是平坦的、凹的或其他合適的形狀。接縫810示出於圖19A及圖19B中，但舉例而言，當L2層82B在其成長期間完全合併時，接縫810可不存在。
在圖19C及圖19D中，在L1層82A的上表面及L2層82B的上表面上形成第三磊晶或「L3」層82C。L3層82C可藉由 第四磊晶成長製程形成，第四磊晶成長製程在諸多方面相似於第一磊晶成長製程、第二磊晶成長製程及第三磊晶成長製程。在圖19C及圖19D中，L1層82A可具有可介於10%至50%的範圍的Ge%，L2層82B可具有可介於25%至70%的範圍的Ge%，且L3層82C可具有可介於50%至70%的範圍的Ge%。L1層82A中的N型摻質可介於0.5%至4%的範圍，L2層82B中的N型摻質可介於0.5%至8%的範圍，且L3層82C中的N型摻質可介於2%至8%的範圍。L1層82A中的N型摻質濃度可介於2.5x1020/立方公分至2x1021/立方公分的範圍，L2層82B中的N型摻質濃度可介於2.5x1020/立方公分至4x1021/立方公分的範圍，且L3層82C中的N型摻質濃度可介於1x1021/立方公分至4x1021/立方公分的範圍。接縫810示出於圖19C及圖19D中，但在一些實施例中可不存在於包括L3層82C的裝置10B中。
在圖19E及圖19F中，只有L1層82A存在於源極/汲極區82中，如圖所示。因此，源極/汲極區82可具有處於25%至70%的範圍內的均勻或實質上均勻的Ge%濃度、以及處於2x1020/立方公分至5x1020/立方公分的範圍內的平均N型摻質濃度。
圖21是根據各種實施例的IC裝置70的橫截面側視圖。IC裝置70可為互補MOS(complementary MOS，CMOS)裝置，例如包括NFET 720及PFET 740的記憶胞(例如，靜態隨機存取記憶胞)的一部分。NFET 720可與裝置10A或裝置10B相似或相同。舉例而言，如圖21所示，NFET 720可相似於參照圖19B闡 述的裝置10B。如圖21所示，NFET的源極/汲極區82在通道22上施加拉伸應變(如箭頭所示)。PFET 740在某些方面可不同於NFET。舉例而言，PFET 740包括源極/汲極區382且不包括源極/汲極區382與鰭32之間的底部隔離結構(例如，底部隔離結構800)，源極/汲極區382包括L1層382A及L2層382B。因此，L1層382A可以自下而上的方式而非側壁支配的方式成長，使得L1層382A存在於通道22及內部間隙壁74的側壁上，且亦存在於鰭32的上表面上。由於L1層382A不是以側壁支配的方式成長，因此源極/汲極區382在PFET 740的通道22上施加壓縮應變，此有利於提高PFET 740的通道22中的載子遷移率。
在PFET 740中，L1層382A具有可介於10%至35%的範圍的Ge%，且L2層382B具有可介於25%至80%的範圍的Ge%。L1層382A中的P型摻質可介於0.5%至4%的範圍，且L2層382B中的P型摻質可介於1%至8%的範圍。L1層382A中的P型摻質濃度可介於2.5x1020/立方公分至2x1021/立方公分的範圍，且L2層382B中的P型摻質濃度可介於3x1020/立方公分至4x1021/立方公分的範圍。
實施例可提供諸多優點。NFET 10A、NFET 10B中的底部隔離結構800促進源極/汲極區82的L1層82A及L2層82B的側壁支配的成長，此對NFET 10A、NFET 10B的通道22A至通道22C產生拉伸應變。拉伸應變會提高NFET 10A、NFET 10B中的載子遷移率。在例如裝置70等CMOS裝置中，可在PFET 740中 省略底部隔離結構800，此會促進源極/汲極區382自下而上的成長，進而在PFET 740的通道22A至通道22C中產生壓縮應變。壓縮應變會提高PFET 740中的載子遷移率。
根據至少一個實施例，一種裝置包括：奈米結構通道的堆疊，位於基底之上；閘極結構，包繞所述堆疊；以及源極/汲極區，位於基底上。源極/汲極區包括：第一磊晶層，直接接觸奈米結構通道；以及第二磊晶層，位於第一磊晶層上，第二磊晶層具有的鍺濃度高於第一磊晶層的鍺濃度。所述裝置更包括位於源極/汲極區與基底之間的底部隔離結構，底部隔離結構是與源極/汲極區直接接觸的介電層。
在本發明的一些實施例中，所述的裝置，更包括：所述基底以及凹槽。所述凹槽在所述基底中下伏於所述底部隔離結構之下。所述源極/汲極區延伸至所述凹槽中。在本發明的一些實施例中，所述底部隔離結構襯於所述凹槽的上表面上且延伸至所述凹槽上方的高度。在本發明的一些實施例中，所述底部隔離結構具有處於約1奈米(nm)至約5奈米的範圍內的厚度。在本發明的一些實施例中，所述底部隔離結構包含SiN、SiCN、SiCON、SiOC、SiC或SiO。在本發明的一些實施例中，所述源極/汲極區更包括第三磊晶層，所述第三磊晶層直接接觸所述第一磊晶層的上表面及所述第二磊晶層的上表面，所述第三磊晶層延伸至所述奈米結構通道的所述堆疊的最上部通道上方的高度。
根據至少一個實施例，一種裝置包括：半導體基底；第一 半導體通道，位於半導體基底之上；第二半導體通道，位於第一半導體通道之上；閘極結構，包繞第一半導體通道及第二半導體通道；第一內部間隙壁，鄰接第二半導體通道的下表面、第一半導體通道的上表面及閘極結構的第一側壁表面；第二內部間隙壁，鄰接第一半導體通道的下表面、半導體基底的上表面及閘極結構的第二側壁表面；凹槽，位於半導體基底中；襯墊層，位於凹槽中，襯墊層具有與半導體基底的上表面實質上齊平的上表面，襯墊層是與半導體基底相同的材料；底部隔離結構，位於襯墊層上且鄰接第二內部間隙壁的側壁；以及源極/汲極區，位於底部隔離結構上並藉由底部隔離結構而與半導體基底在實體上隔離開。
在本發明的一些實施例中，所述源極/汲極區包括：第一磊晶層與第二磊晶層。第一磊晶層，具有處於約10%至約50%的範圍內的鍺濃度。第二磊晶層，具有較所述第一磊晶層的所述鍺濃度大的處於約25%至約70%的範圍內的鍺濃度。在本發明的一些實施例中，所述源極/汲極區包括：第一磊晶層與第二磊晶層。所述第一磊晶層，具有處於約0.5%至約4%的範圍內的N型摻質原子比。所述第二磊晶層，具有較所述第一磊晶層的所述N型摻質原子比大的處於約0.5%至約8%的範圍內的N型摻質原子比。在本發明的一些實施例中，所述源極/汲極區包括：第一磊晶層與第二磊晶層。所述第一磊晶層，具有處於約2.5x1020/立方公分至約2x1021/立方公分的範圍內的N型摻質濃度。所述第二磊晶層，具有較所述第一磊晶層的所述N型摻質濃度大的處於約2.5x1020/立 方公分至約4x1021/立方公分的範圍內的N型摻質濃度。在本發明的一些實施例中，所述源極/汲極區包括：第一磊晶層與第二磊晶層。所述第一磊晶層，具有處於約10%至約50%的範圍內的鍺濃度。所述第二磊晶層，具有較所述第一磊晶層的所述鍺濃度大的處於約25%至約70%的範圍內的鍺濃度。第三磊晶層，位於所述第一磊晶層的上表面及所述第二磊晶層的上表面上，所述第三磊晶層具有處於約50%至約70%的範圍內的鍺濃度。在本發明的一些實施例中，所述源極/汲極區包括：第一磊晶層、第二磊晶層以及源極/汲極接觸窗。所述第一磊晶層，直接接觸所述第一半導體通道及所述第二半導體通道。所述第二磊晶層，位於所述第一磊晶層上。所述源極/汲極接觸窗，位於所述第一磊晶層及所述第二磊晶層上。在本發明的一些實施例中，所述第二磊晶層自所述源極/汲極接觸窗的下表面延伸至所述第一半導體通道上方的高度。
根據至少一個實施例，一種裝置包括基底、位於基底上的N型電晶體及位於基底上的P型電晶體，N型電晶體包括：第一奈米結構通道的第一堆疊；底部隔離結構；以及第一源極/汲極區，直接接觸第一奈米結構通道及底部隔離結構，第一源極/汲極區藉由底部隔離結構而與基底在實體上隔離開，P型電晶體包括：第二奈米結構通道的第二堆疊；以及第二源極/汲極區，直接接觸第二奈米結構通道及基底。
在本發明的一些實施例中，所述N型電晶體更包括位於所述基底與所述底部隔離結構之間的襯墊層。在本發明的一些實 施例中，所述第一源極/汲極區包括：第一磊晶層與第二磊晶層。所述第一磊晶層，直接接觸所述第一奈米結構通道。所述第二磊晶層，位於所述第一磊晶層上，所述第二磊晶層具有的鍺濃度高於所述第一磊晶層的鍺濃度。在本發明的一些實施例中，所述第一磊晶層包括：多個第一磊晶子層與第二磊晶子層。所述多個第一磊晶子層，所述多個第一磊晶子層中的每一第一磊晶子層直接接觸所述第一奈米結構通道中的相應一者且與所述多個第一磊晶子層中的其他第一磊晶子層隔離開。所述第二磊晶子層，位於所述多個第一磊晶子層上。在本發明的一些實施例中，所述的裝置，更包括：第三磊晶層，位於所述第一磊晶層的上表面及所述第二磊晶層的上表面上，所述第三磊晶層延伸至所述第一堆疊的最上部第一奈米結構通道的上表面上方的高度。在本發明的一些實施例中，所述第二源極/汲極區包括：第三磊晶層以及第四磊晶層。所述第三磊晶層，直接接觸所述第二奈米結構通道。所述第四磊晶層，位於所述第三磊晶層上，所述第四磊晶層具有的鍺濃度高於所述第三磊晶層的鍺濃度。在本發明的一些實施例中，鍺濃度為：在所述第一磊晶層中處於約10%至約50%的範圍內。在所述第二磊晶層中處於約25%至約70%的範圍內。在所述第三磊晶層中處於約10%至約35%的範圍內。在所述第四磊晶層中處於約25%至約80%的範圍內。
前述內容概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們 可容易地使用本揭露做為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中對其作出各種改變、代替及變更。
10A:IC裝置/裝置/NFET
20A、20B:奈米結構裝置
22A、22B、22C:第一奈米結構/通道/半導體通道/奈米片/Si奈米片
32:半導體鰭/鰭/鰭結構
41:側壁間隙壁/間隙壁層
74:內部間隙壁
82:源極/汲極區/源極/汲極特徵
82A:第一磊晶區/第一磊晶層/L1層/磊晶層
82A1:第一磊晶子層
82A2:第二磊晶子層
82B:第二磊晶層/L2層/第二磊晶區/磊晶層
84:襯墊層/L0層
110:基底
118:矽化物層
120:源極/汲極接觸窗
200:閘極結構/替換閘極
800:底部隔離結構/介電層/FBI層
810:接縫/空隙
X、Z:方向/軸

Claims (10)

  1. 一種半導體裝置，包括：奈米結構通道的堆疊，位於基底之上；閘極結構，包繞所述堆疊；源極/汲極區，位於所述基底上，所述源極/汲極區包括：第一磊晶層，直接接觸所述奈米結構通道；以及第二磊晶層，位於所述第一磊晶層上，所述第二磊晶層具有的鍺濃度高於所述第一磊晶層的鍺濃度；底部隔離結構，位於所述源極/汲極區與所述基底之間，所述底部隔離結構是與所述源極/汲極區直接接觸的介電層；以及凹槽，在所述基底中下伏於所述底部隔離結構之下，其中所述源極/汲極區延伸至所述凹槽中。
  2. 如請求項1所述的半導體裝置，其中所述底部隔離結構具有處於1奈米(nm)至5奈米的範圍內的厚度。
  3. 如請求項1所述的半導體裝置，其中所述底部隔離結構襯於所述凹槽的上表面上且延伸至所述凹槽上方的高度。
  4. 如請求項1所述的半導體裝置，其中所述源極/汲極區更包括第三磊晶層，所述第三磊晶層直接接觸所述第一磊晶層的上表面及所述第二磊晶層的上表面，所述第三磊晶層延伸至所述奈米結構通道的所述堆疊的最上部通道上方的高度。
  5. 一種半導體裝置，包括：半導體基底；第一半導體通道，位於所述基底之上；第二半導體通道，位於所述第一半導體通道之上；閘極結構，包繞所述第一半導體通道及所述第二半導體通道；第一內部間隙壁，鄰接所述第二半導體通道的下表面、所述第一半導體通道的上表面及所述閘極結構的第一側壁表面；第二內部間隙壁，鄰接所述第一半導體通道的下表面、所述半導體基底的上表面及所述閘極結構的第二側壁表面；凹槽，位於所述半導體基底中；襯墊層，位於所述凹槽中，所述襯墊層具有與所述半導體基底的所述上表面實質上齊平的上表面，所述襯墊層的材料與所述半導體基底相同；底部隔離結構，位於所述襯墊層上且鄰接所述第二內部間隙壁的側壁；以及源極/汲極區，位於所述底部隔離結構上且藉由所述底部隔離結構而與所述半導體基底在實體上隔離開。
  6. 如請求項5所述的半導體裝置，其中所述源極/汲極區包括：第一磊晶層，具有處於10%至50%的範圍內的鍺濃度；以及第二磊晶層，具有較所述第一磊晶層的所述鍺濃度大的處於25%至70%的範圍內的鍺濃度。
  7. 如請求項5所述的半導體裝置，其中所述源極/汲極區包括：第一磊晶層，具有處於0.5%至4%的範圍內的N型摻質原子比；以及第二磊晶層，具有較所述第一磊晶層的所述N型摻質原子比大的處於0.5%至8%的範圍內的N型摻質原子比。
  8. 一種半導體裝置，包括：基底；N型電晶體，位於所述基底上，所述N型電晶體包括：第一奈米結構通道的第一堆疊；底部隔離結構；以及第一源極/汲極區，直接接觸所述第一奈米結構通道及所述底部隔離結構，所述第一源極/汲極區藉由所述底部隔離結構而與所述基底在實體上隔離開；以及P型電晶體，位於所述基底上，所述P型電晶體包括：第二奈米結構通道的第二堆疊；以及第二源極/汲極區，直接接觸所述第二奈米結構通道及所述基底。
  9. 如請求項8所述的裝置，其中所述N型電晶體更包括位於所述基底與所述底部隔離結構之間的襯墊層。
  10. 如請求項8所述的裝置，其中所述第一源極/汲極區包括： 第一磊晶層，直接接觸所述第一奈米結構通道；以及第二磊晶層，位於所述第一磊晶層上，所述第二磊晶層具有的鍺濃度高於所述第一磊晶層的鍺濃度。
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