TWI861785B

TWI861785B - 半導體裝置及其形成方法

Info

Publication number: TWI861785B
Application number: TW112111962A
Authority: TW
Inventors: 魏宏諭
Original assignee: 華邦電子股份有限公司
Priority date: 2023-03-29
Filing date: 2023-03-29
Publication date: 2024-11-11
Also published as: TW202439458A; US20240334688A1; CN118742034A; US12495548B2

Abstract

一種半導體裝置，包括基板；設置於基板內的第一源極/汲極區域以及第二源極/汲極區域；設置於基板上且介於第一源極/汲極區域與第二源極/汲極區域之間的閘極結構；設置於第一源極/汲極區域、第二源極/汲極區域以及閘極結構上方的層間介電層，其中層間介電層包括延伸至第二源極/汲極區域內的第二溝槽；設置於第二溝槽中的介電層；以及第二源極/汲極接點設置於第二源極/汲極區域上方並填充第二凹槽的剩餘部分。

Description

半導體裝置及其形成方法

本揭露係有關於一種半導體裝置，特別有關於一種反熔絲裝置的半導體裝置。

積體電路(IC)中包括反熔絲(anti-fuse)單元，可以被用於可程式化邏輯陣列(PLA)，或是用於一次性可程式化(OTP)記憶體。隨著技術的發展，晶圓面積變得益發珍貴，因此傳統的反熔絲單元對面積的高度需求越來越不容忽視。

本發明提供一種半導體裝置，包括基板；設置於基板內的第一源極/汲極區域以及第二源極/汲極區域；設置於基板上且介於第一源極/汲極區域與第二源極/汲極區域之間的閘極結構；設置於第一源極/汲極區域、第二源極/汲極區域以及閘極結構上方的層間介電層，其中層間介電層包括延伸至第二源極/汲極區域內的第二溝槽；設置於第二溝槽中的介電層；以及第二源極/汲極接點，第二源極/汲極接點設置於第二源極/汲極區域上方並填充第二溝槽的剩餘部分，使得介電層位於第二源極/汲極區域與第二源極/汲極接點之間。替代性地，第二源極/汲極接點包括與第二源極/汲極區域接觸的下方部分，以及包括設置於下方部分上的上方部分；以及設置於下方部分與上方部分之間的介電層。

本發明提供一種半導體裝置的形成方法，包括提供一基板；在基板上形成閘極結構；在基板中形成第一源極/汲極區域與第二源極/汲極區域，其中第一與第二源極/汲極區域位於閘極結構的兩側；在閘極結構、第一源極/汲極區域以及第二源極/汲極區域上形成層間介電層；蝕刻層間介電層與第二源極/汲極區域以形成第二源極/汲極溝槽，其中第二源極/汲極溝槽包括位於第二源極/汲極區域內的第二凹槽；在第二源極/汲極溝槽中形成介電層；以及在第二源極/汲極溝槽中形成第二源極/汲極接點。

第1A圖係根據先前技術所示之傳統反熔絲單元的半導體裝置100，包括設置於基板102上的選擇電晶體110與程式化電晶體120(即：反熔絲裝置)。選擇電晶體110與程式化電晶體120可為金屬氧化物半導體場效電晶體(MOSFET)，且分別設置於基板102的第一主動區104及第二主動區106上。選擇電晶體110包括第一源極/汲極區域112、第二源極/汲極區域114及包含閘極介電層118的第一閘極結構116。程式化電晶體120包括第三源極/汲極區域122、第四源極/汲極區域124及包含閘極介電層128的第二閘極結構126。選擇電晶體110與程式化電晶體120由隔離結構130分隔。

為使程式化電晶體120程式化，可藉由字元線WL對第一閘極結構116施加電壓以導通選擇電晶體110。接著，經由位元線BL對第一源極/汲極區域112施加足夠高的電壓，並對第四源極/汲極區域124施加足夠低的電壓。高電壓可經由第一源極/汲極區域112、第二源極/汲極區域114以及源線(source line)SL傳送到程式化電晶體120的第二閘極結構126。第二閘極結構126的高電壓與第四源極/汲極區域124的低電壓之間的壓差大於或等於崩潰電壓(breakdown voltage)，導致程式化電晶體120的閘極介電層128崩潰(或稱燒毀(burn))。使閘極介電層128崩潰的路徑如路徑140所示。閘極介電層128被燒毀後，程式化電晶體120的第二閘極結構126與第四源極/汲極區域124之間的電阻會降低。藉由閘極介電層128被燒毀之前的高電阻與閘極介電層128被燒毀之後的低電阻，程式化電晶體120可以儲存不同的邏輯狀態。

然而，如第1A圖所示，當路徑140經由子路徑141通往第四源極/汲極區域124時，會在第二閘極結構126之邊緣的區域151燒毀閘極介電層128，使得第二閘極結構126與第四源極/汲極區域124之間的電阻較低。另一方面，當路徑140經由子路徑142通往第四源極/汲極區域124時，會在第二閘極結構126之中間的區域152燒毀閘極介電層128，使得第二閘極結構126與第四源極/汲極區域124之間的電阻較高。

因此，對於已經被燒毀的程式化電晶體120，第二閘極結構126與第四源極/汲極區域124之間的電阻分佈並不均勻。這會對判斷程式化電晶體120的邏輯狀態造成影響。並且，即使對同一顆程式化電晶體120進行多次燒毀，第二閘極結構126與第四源極/汲極區域124之間的電阻也不會產生明顯的變化。如此一來，將難以平均複數程式化電晶體120的電阻分佈。

由於傳統的反熔絲單元(例如：半導體裝置100)需要兩顆電晶體，因此會佔用晶圓面積。第1B圖係半導體裝置100的範例性佈局。選擇電晶體110包括第一閘極結構116上的第一閘極接點161、第一源極/汲極區域112上的第一源極/汲極接點162、以及第二源極/汲極區域114上的第二源極/汲極接點164。程式化電晶體120包括第二閘極結構126上的第二閘極接點171、第三源極/汲極區域122上的第三源極/汲極接點172、以及第四源極/汲極區域124上的第四源極/汲極接點174。

第一閘極接點161可連接至字元線WL。第一源極/汲極接點162可連接至位元線BL。第二源極/汲極接點164可經由金屬線181連接至第二閘極接點171，其中金屬線181可例如是源極線SL。第三源極/汲極接點172可為電性浮動(floating)。第四源極/汲極接點174可經由金屬線182向外連接。如第1B圖所示，半導體裝置100包括了兩個電晶體(例如：選擇電晶體110以及程式化電晶體120)，因此導體裝置100佔用了許多晶圓面積，故而需要一種新穎的反熔絲單元來降低所佔用的晶圓面積。

第2A圖係形成半導體裝置200(或稱反熔絲單元)期間之範例性中間結構的俯視圖。第2B圖為沿著第2A圖之線段B-B’的截面圖。半導體裝置200的中間結構包括基板202、隔離結構210、閘極結構220、第一源極/汲極區域230及第二源極/汲極區域235。

隔離結構210可被設置於基板202中，以將半導體裝置200與相鄰的電子元件分隔。閘極結構220可被設置於基板202上。閘極結構220可包括閘極介電層221、多晶矽層222、閘極金屬層223、閘極覆蓋(cap)層224及間隔物層225。在一些實施例中，閘極介電層221可包括合適的介電材料。在一些實施例中，閘極金屬層223可包括合適的導電材料。在一些實施例中，閘極覆蓋層224及間隔物層225可包括合適的介電材料。

可藉由合適的沉積製程將閘極介電層221、多晶矽層222、閘極金屬層223以及閘極覆蓋層224的材料層沉積在基板202上。接著，可藉由圖案化製程將這些材料層圖案化以形成閘極介電層221、多晶矽層222、閘極金屬層223以及閘極覆蓋層224。

然後，可藉由合適的沉積製程在半導體裝置200上方順應性地(conformally)沉積間隔物層225的材料層，使得間隔物層225的材料層覆蓋閘極介電層221、多晶矽層222、閘極金屬層223與閘極覆蓋層224所構成的堆疊。接著，可藉由蝕刻製程移除間隔物層225之材料層的一些部分，以形成間隔物層225。在一些實施例中，間隔物層225被形成為覆蓋閘極覆蓋層224的頂部表面以及閘極介電層221、多晶矽層222、閘極金屬層223和閘極覆蓋層224的側壁，如第2B圖所示。在其他實施例中，間隔物層225並未覆蓋閘極覆蓋層224的頂部表面。

第一源極/汲極區域230以及第二源極/汲極區域235可被設置於基板202中，且位於閘極結構220的兩側。可對基板202執行原位(in-situ)摻雜製程或離子佈植製程，以在基板202中形成第一源極/汲極區域230以及第二源極/汲極區域235。

第3圖係形成半導體裝置200期間之範例性中間結構的截面圖，其中第3圖接續在第2B圖之後。層間介電(ILD)層240被形成在基板202、隔離結構210、閘極結構220、第一源極/汲極區域230以及第二源極/汲極區域235上方。

第4圖係形成半導體裝置200期間之範例性中間結構的截面圖，其中第4圖接續在第3圖後。硬遮罩層250與光阻層252被形成在ILD層240上方，且開口254被形成在硬遮罩層250中。

可藉由沉積製程在ILD層240上形成硬遮罩層250。光阻材料可被形成在硬遮罩層250上並以微影製程圖案化，以形成作為蝕刻遮罩圖案化的光阻層252。接著以蝕刻製程在硬遮罩層250中形成開口254。之後可藉由合適的製程移除光阻層252。

第5圖係形成半導體裝置200期間之範例性中間結構的截面圖，其中第5圖接續在第4圖之後。包含凹槽258的溝槽256被形成在ILD層240與第二源極/汲極區域235中。

圖案化的硬遮罩層250可被用作蝕刻遮罩，並藉由蝕刻製程在ILD層240與第二源極/汲極區域235中形成包含凹槽258的溝槽256。溝槽256延伸穿過ILD層240並進入第二源極/汲極區域235之中，且在第二源極/汲極區域235中形成凹槽258。凹槽258具有上寬下窄的形狀。例如，在第5圖的截面圖中，凹槽258呈弧形(arc-shaped)或稱之為碗形(bowl-shaped)。

在一些實施例中，藉由過蝕刻(over-etch)形成凹槽258以同時形成包含凹槽258的整個溝槽256。在其他實施例中，可執行第一與第二蝕刻製程共兩次蝕刻製程以形成溝槽256。第一蝕刻製程形成溝槽256在ILD層240中部分，第二蝕刻製程形成溝槽256在第二源極/汲極區域235中的部分(即：凹槽258)。

第6圖係形成半導體裝置200期間之範例性中間結構的截面圖，其中第6圖接續在第5圖之後。介電層260可被順應性地形成在凹槽258中。介電層260可具有與閘極介電層221相同或相似的材料。在一些實施例中，介電層260並未包括過渡金屬(transition metal)氧化物。

因為介電層260被順應性地形成在凹槽258中，因此介電層260在第6圖的截面圖中同樣具有上寬下窄的形狀並呈弧形(或是碗形)。介電層260包括邊緣部分262與低於邊緣部分262的中央部分261。邊緣部分262的高度低於或是齊平於第二源極/汲極區域235的上方表面236。在一些實施例中，介電層260的厚度(例如：中央部分261的高度)可介於2nm(奈米)至10nm的範圍內，但本揭露不限於此，介電層260可具有任何合適的厚度。

在一些實施例中，可藉由現場蒸氣生成(in-situ steam generation, ISSG)製程或其他合適的沉積製程在凹槽258中形成介電層260。在形成介電層260後，可藉由蝕刻製程移除硬遮罩層250，或可先移除硬遮罩層250再形成介電層260。

第7圖係形成半導體裝置200期間之範例性中間結構的截面圖，其中第7圖接續在第6圖之後。硬遮罩層270與光阻層272被形成在ILD層240上，且開口274被形成在硬遮罩層270中。

硬遮罩層270可包括與硬遮罩層250相同或相似的材料，並且可以藉由合適的沉積製程形成。在一些實施例中，硬遮罩層270可暫時性地填充溝槽256。光阻材料可被形成在硬遮罩層270上並以微影製程圖案化，以形成作為蝕刻遮罩之圖案化的光阻層272。接著，以蝕刻製程在硬遮罩層270中形成開口274。之後，可藉由合適的製程移除光阻層272。

第8圖係形成半導體裝置200期間之範例性中間結構的截面圖，其中第8圖接續在第7圖之後。包含凹槽278的溝槽276被形成在ILD層240與第一源極/汲極區域230中，且矽化物層280可被形成在凹槽278中。

圖案化的硬遮罩層270可被用作蝕刻遮罩，並藉由蝕刻製程在ILD層240與第一源極/汲極區域230中形成溝槽276。溝槽276延伸穿過ILD層240並進入第一源極/汲極區域230之中，且在第一源極/汲極區域230中形成凹槽278。與溝槽256相似，可藉由單一蝕刻製程或是兩次蝕刻製程形成包含凹槽278的溝槽276。

在凹槽278中形成矽化物層280，以降低第一源極/汲極區域230與隨後形成之第一源極/汲極接點290之間的電阻。在一些實施例中，矽化物層280的厚度(例如：中央部分的高度)可介於2nm至10nm的範圍內，但本揭露不限於此，矽化物層280可具有任何合適的厚度。硬遮罩層270可藉由蝕刻製程移除。

第9圖係形成半導體裝置200期間之範例性中間結構的截面圖，其中第9圖接續在第8圖之後。膠黏(glue)材料層291及金屬填充材料層292被形成在溝槽256與溝槽276中。

在一些實施例中，膠黏材料層291可包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、氮化鎢(WN)、或其組合。在一些實施例中，金屬填充材料層292可包括鎢(W)、銅(Cu)、鋁(Al)、鈷(Co)、釕(Ru)、鉬(Mo)、鉭、鈦、其合金、及/或其組合。

藉由合適的沉積製程將膠黏材料層291順應性地形成在溝槽256與溝槽276中。膠黏材料層291覆蓋ILD層240的上方表面、溝槽256與溝槽276的側壁、溝槽256底部的介電層260、以及溝槽276底部的矽化物層280。接著，可藉由合適的沉積製程將金屬填充材料層292形成在膠黏材料層291上。

第10圖係形成半導體裝置200期間之範例性中間結構的截面圖，其中第10圖接續在第9圖之後。第一源極/汲極接點290形成在第一源極/汲極區域230上及溝槽276中，第二源極/汲極接點295形成在第二源極/汲極區域235上及溝槽256中。

自ILD層240上方移除膠黏材料層291與金屬填充材料層292的多餘材料，以在溝槽256與溝槽276中形成膠黏層293與金屬填充層294。溝槽276中的膠黏層293與金屬填充層294構成第一源極/汲極接點290，而溝槽256中的膠黏層293與金屬填充層294構成第二源極/汲極接點295。第一源極/汲極接點290填充了溝槽276與凹槽278在形成矽化物層280之後的剩餘部分，使得矽化物層280被夾設於第一源極/汲極區域230與第一源極/汲極接點290之間。第二源極/汲極接點295填充了溝槽256與凹槽258在形成介電層260之後的剩餘部分，使得介電層260被夾設於第二源極/汲極區域235與第二源極/汲極接點295之間。

第11A圖係半導體裝置200之範例性結構的俯視圖。第11B圖為沿著第11A圖之線段B-B’的截面圖。第一導線296形成在第一源極/汲極接點290上。第二導線297形成在第二源極/汲極接點295上。

藉由合適的沉積製程在ILD層240、第一源極/汲極接點290以及第二源極/汲極接點295上形成膠黏層298的材料層與金屬填充層299的材料層。接著，藉由微影與蝕刻製程將膠黏層298與金屬填充層299的材料層圖案化，以在第一源極/汲極接點290與第二源極/汲極接點295上形成圖案化的膠黏層298與金屬填充層299。第一源極/汲極接點290上的膠黏層298與金屬填充層299構成第一導線296，而第二源極/汲極接點295上的膠黏層298與金屬填充層299構成第二導線297。第一導線296可被用作位元線，而二導線297可被用作源線。

半導體裝置200將傳統反熔絲單元的選擇電晶體與程式化電晶體整合在一個單一的電晶體中。如圖所示，半導體裝置200包括設置於第二源極/汲極區域235與第二源極/汲極接點295之間的介電層260。介電層260可被用作崩潰介電層，因此，包含介電層260的第二源極/汲極接點295可被視為反熔絲裝置，並取代傳統的程式化電晶體。同時，半導體裝置200中的閘極結構220、第一源極/汲極區域230以及第二源極/汲極區域構成了選擇電晶體。

為了使半導體裝置200程式化，可對閘極結構220施加電壓以使半導體裝置200導通。接著，經由第一導線296(即：位元線)與第一源極/汲極接點290對第一源極/汲極區域230施加足夠高的電壓，並經由第二導線(即：源線)對第二源極/汲極區域295施加足夠低的電壓。如此一來，會對介電層260產生壓差。當壓差夠大時，介電層260便會崩潰(或稱燒毀)。

在介電層260被燒毀之前，第一導線296(即：位元線)與第二導線(即：源線)之間的電阻較大，而在介電層260被燒毀之後，第一導線296(即：位元線)與第二導線297(即：源線)之間的電阻較小。藉由介電層260被燒毀之前的高電阻與介電層260被燒毀之後的低電阻，半導體裝置200可以儲存不同的邏輯狀態。

介電層260可被視為第二源極/汲極接點295的一部分。藉由設置介電層260，可使半導體裝置200將反熔絲裝置整合在第二源極/汲極接點295中。因此，反熔絲裝置並不會佔用選擇電晶體以外的面積。於是，半導體裝置200僅需一個電晶體的面積。也就是說，與需要兩個電晶體的傳統反熔絲單元相比，本揭露所提供之半導體裝置200可大幅地節省晶圓面積。

同時，因為半導體裝置200將反熔絲裝置整合在第二源極/汲極接點295中，因此當將半導體裝置200作為記憶體時，半導體裝置200的陣列可具有比擬揮發性之動態隨機存取記憶體(DRAM)陣列的密度。

此外，如第11A圖至第11B圖所示，介電層260具有上寬下窄的形狀並呈弧形。也就是說，介電層260具有一個較窄的尖端(tip)。根據尖端放電(point discharge)原理，介電層260的尖端會更容易發生崩潰。如此一來，當燒毀介電層260時，介電層260被燒毀的區域會更加集中，使半導體裝置200之第一導線296(即：位元線)與第二導線297(即：源線)之間的電阻具有均勻的分佈。如此一來，將不會影響對半導體裝置200之邏輯狀態的判斷。因此，與傳統的反熔絲單元相比，本揭露所提供之半導體裝置200可以顯著地改善反熔絲單元的均勻性(uniformity)。

第12圖係半導體裝置300(或稱反熔絲單元)之範例性結構的截面圖。半導體裝置300包括與半導體裝置200相似的結構，不同之處在於，半導體裝置300之第二源極/汲極接點395具有不同於半導體裝置200之第二源極/汲極接點295的結構。

在一些實施例中，第二源極/汲極接點395包括介電層360、膠黏層362以及金屬填充層364。可藉由合適的沉積製程將介電層360、膠黏層362以及金屬填充層364的材料依序形成在溝槽256中，並藉由平坦化製程移除多餘的材料以構成第二源極/汲極接點395。介電層360可包括與介電層260相同或相似的材料，膠黏層362可包括與膠黏材料層291相同或相似的材料，並且金屬填充層364可包括與金屬填充材料層292相同或相似的材料。

如第12圖所示，介電層360順應性地形成在溝槽256的側壁上以及凹槽258的底部表面上。介電層360延伸至凹槽258外並呈U形，且包裹環繞(wrap around)第二源極/汲極接點395(膠黏層362、金屬填充層364)。介電層360低於第二源極/汲極區域235之上方表面236的部分具有上寬下窄的形狀並呈弧形。因為介電層360呈U形且第二源極/汲極接點395延伸進入第二源極/汲極區域235之中，因此在第二源極/汲極接點395的底部處，介電層360低於第二源極/汲極區域235的上方表面236。介電層360可具有與介電層260相同或相似的厚度。

如第12圖所示，半導體裝置300包括具有介電層360的第二源極/汲極接點395，其中介電層360與介電層260同樣具有較窄的尖端。因為介電層360具有與介電層260相同的功能，因此半導體裝置300可以提供與半導體裝置200相同的優點，例如節省晶圓面積、提供高密度的非揮發性記憶體陣列密度、以及改善反熔絲單元的均勻性。

除此之外，如第12圖所示，第二源極/汲極接點395的導電部分(膠黏層362及金屬填充層364)被介電層360包裹環繞，因此第二源極/汲極接點395的導電部分較窄。於是，半導體裝置300的第二源極/汲極接點395具有較大的電阻。因為用於燒毀介電層(例如：介電層360)的電壓是固定的，因此當電阻增加時，電流便會下降。如此一來，具有電阻較大之第二源極/汲極接點395的半導體裝置300所消耗的功率便會降低。因此，藉由應用本揭露所提供之半導體裝置300，可以減少反熔絲單元的功率消耗。

第13圖係半導體裝置400(或稱反熔絲單元)之範例性結構的截面圖。半導體裝置400包括與半導體裝置200相似的結構，不同之處在於，半導體裝置400之第二源極/汲極接點495具有不同於半導體裝置200之第二源極/汲極接點295的結構。

在一些實施例中，第二源極/汲極接點495包括由膠黏層462與金屬填充層464構成的上方部分、由多晶矽層461構成的下方部分、以及夾設於上方部分與下方部分之間的介電層460。可藉由合適的沉積製程將多晶矽層461、介電層460、膠黏層462以及金屬填充層464的材料依序形成在溝槽256中，並藉由平坦化製程移除多餘的材料以構成第二源極/汲極接點495。多晶矽層461可藉由回蝕刻(etch back)製程調整高度，及/或藉由離子佈植製程進行摻雜。介電層460可包括與介電層260相同或相似的材料，膠黏層462可包括與膠黏材料層291相同或相似的材料，並且金屬填充層464可包括與金屬填充材料層292相同或相似的材料。

如第13圖所示，位於第二源極/汲極接點495的上方部分(膠黏層462、金屬填充層464)與下方部分(多晶矽層461)之間的介電層460呈平板狀。在其他實施例中，介電層460可被形成為具有與介電層260相似的弧形。介電層460可具有與介電層260相同或相似的厚度。

如第13圖所示，半導體裝置400包括具有介電層460的第二源極/汲極接點495。因為介電層460具有與介電層260相同的功能，因此半導體裝置400可以提供與半導體裝置200相同的優點，例如節省晶圓面積以及提供高密度的非揮發性記憶體陣列密度。同時，因為源極/汲極接點的面積較電晶體閘極介電層為小，因此當燒毀源極/汲極接點中的介電層時，介電層被燒毀的區域同樣會較為集中，因此能改善反熔絲單元的均勻性。

此外，可藉由調整多晶矽層461的高度及摻雜濃度來調整多晶矽層461的電阻，並藉此調整第二源極/汲極接點495的電阻。舉例來說，隨著多晶矽層461與導電部分(即：膠黏層462與金屬填充層464)的比例改變(介電層460的位置也會相應地改變)及/或摻雜濃度的改變，第二源極/汲極接點495的電阻也會改變。藉由調整多晶矽層461的摻雜濃度及/或介電層460的位置，可以彈性地設定半導體裝置400之第二源極/汲極接點495的電阻。

除此之外，如第13圖所示，半導體裝置400的第二源極/汲極接點495包括多晶矽層461。因為多晶矽層461的電阻較大，因此第二源極/汲極接點495具有較大的電阻。因此，半導體裝置400可以減少反熔絲單元的功率消耗。

第14圖係半導體裝置500(或稱反熔絲單元)之範例性結構的截面圖。半導體裝置500包括與半導體裝置400相似的結構，不同之處在於，半導體裝置500之第二源極/汲極接點595具有不同於半導體裝置400之第二源極/汲極接點495的結構。

在一些實施例中，第二源極/汲極接點595包括由膠黏層562與金屬填充層564構成的上方部分、由多晶矽層561構成的下方部分、以及夾設於上方部分與下方部分之間的介電層560。可藉由合適的沉積製程將多晶矽層561、介電層560、膠黏層562以及金屬填充層564的材料依序形成在溝槽256中，並藉由平坦化製程移除多餘的材料以構成第二源極/汲極接點595。多晶矽層561可包括與多晶矽層461相同或相似的材料，介電層560可包括與閘極介電層221相同或相似的材料，膠黏層562可包括與膠黏材料層291相同或相似的材料，並且金屬填充層564可包括與金屬填充材料層292相同或相似的材料。

如第14圖所示，介電層560被夾設於第二源極/汲極接點595的上方部分與下方部分之間，且介電層560呈U形並包裹環繞第二源極/汲極接點595的上方部分(膠黏層562與金屬填充層564)。因為被介電層560包裹環繞，因此第二源極/汲極接點595之上方部分(膠黏層562與金屬填充層564)的寬度小於下方部分(多晶矽層561)的寬度。在所示實施例中，介電層560的底部被形成為平板狀。在其他實施例中，介電層560的底部可被形成為與介電層360相似的弧形。介電層560可具有與介電層260相同或相似的厚度。

如第14圖所示，半導體裝置500包括具有介電層560的第二源極/汲極接點595。因為介電層560具有與介電層460相同的功能，因此半導體裝置500可以提供與半導體裝置400相同的優點，例如節省晶圓面積、提供高密度的非揮發性記憶體陣列密度、改善反熔絲單元的均勻性、彈性設定第二源極/汲極接點的電阻、以及減少反熔絲單元的功率消耗。

第15圖係半導體裝置的範例性佈局600。範例性佈局600可應用於半導體裝置200、300、400、500。範例性佈局600僅包括電晶體601。電晶體601包括閘極結構620、閘極結構620上的閘極接點626、主動區中的第一源極/汲極區域630與第二源極/汲極區域635、第一源極/汲極區域630上的第一源極/汲極接點690以及第二源極/汲極區域635上的第二源極/汲極接點695。

藉由將反熔絲裝置的崩潰介電層設置於其中一個源極/汲極接點(例如：第一或第二源極/汲極接點)中，可以將反熔絲單元的選擇電晶體與程式化電晶體整合在一個單一的電晶體(例如：電晶體601)中。與第1B圖所示之傳統反熔絲單元的佈局相比，第15圖所示之範例性佈局600顯著地減少了佔用的面積。如此一來，將能節省珍貴的晶圓面積並提供更高密度的記憶體陣列。

此外，因為將選擇電晶體與程式化電晶體整合在一個單一電晶體中，因此無須為了降低選擇電晶體與程式化電晶體之間的電阻而形成複數並聯的源極/汲極接點。因此能夠簡化製程及/或藉由形成較大的單一源極/汲極接點來增加製程窗口。

前述內文概述多項實施例或範例之特徵，可使於本技術領域中具有通常知識者更佳瞭解本揭露。且具有通常知識者可輕易理解，這些等效結構並未脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。

100, 200, 300, 400, 500: 半導體裝置 102, 202: 基板 104: 第一主動區 106: 第二主動區 110: 選擇電晶體 112, 230, 630: 第一源極/汲極區域 114, 235, 635: 第二源極/汲極區域 116: 第一閘極結構 118, 128, 221: 閘極介電層 120: 程式化電晶體 122: 第三源極/汲極區域 124: 第四源極/汲極區域 126: 第二閘極結構 130, 210: 隔離結構 140: 路徑 141, 142: 子路徑 151, 152: 區域 BL: 位元線 WL: 字元線 SL: 源極線 161: 第一閘極接點 162, 290, 690: 第一源極/汲極接點 164, 295, 395, 495, 595, 695: 第二源極/汲極接點 171: 第二閘極接點 172: 第三源極/汲極接點 174: 第四源極/汲極接點 181, 182: 金屬線 B-B’: 線段 220, 620: 閘極結構 222: 多晶矽層 223: 閘極金屬層 224: 閘極覆蓋層 225: 間隔物層 236: 上方表面 240: ILD層(層間介電層) 250, 270: 硬遮罩層 252, 272: 光阻層 254, 274: 開口 256, 276: 溝槽 258, 278: 凹槽 260, 360, 460, 560: 介電層 261: 中央部分 262: 邊緣部分 280: 矽化物層 291: 膠黏材料層 292: 金屬填充材料層 293, 298, 362, 462, 562: 膠黏層 294, 299, 364, 464, 564: 金屬填充層 296: 第一導線 297: 第二導線 461, 561: 多晶矽層 600: 範例性佈局 601: 電晶體 626: 閘極接點

第1A圖及1B圖係根據先前技術所繪示之半導體裝置及佈局。第2A圖及11A圖係根據本發明一些實施例所繪示，形成半導體裝置期間之示範性中間結構的俯視圖。第2B圖、3圖至10圖及11B圖係根據本發明一些實施例所繪示，形成半導體裝置期間之示範性中間結構的截面圖。第12圖至14圖係根據本發明一些實施例所示，半導體裝置之示範性結構的截面圖。第15圖係根據本發明一些實施例所示之半導體裝置的示範性佈局。

200: 半導體裝置 202: 基板 210: 隔離結構 220: 閘極結構 230: 第一源極/汲極區域 235: 第二源極/汲極區域 240: 層間介電層 260: 介電層 280: 矽化物層 290: 第一源極/汲極接點 295: 第二源極/汲極接點 296: 第一導線 297: 第二導線 298: 膠黏層 299: 金屬填充層 B-B’: 線段

Claims

一種半導體裝置，包括：一基板；一第一源極/汲極區域以及一第二源極/汲極區域，設置於所述基板內；一閘極結構，設置於所述基板上，且介於所述第一源極/汲極區域與所述第二源極/汲極區域之間；一層間介電層，設置於所述第一源極/汲極區域、所述第二源極/汲極區域以及所述閘極結構上方，其中所述層間介電層包括延伸至所述第二源極/汲極區域內的一第二溝槽；一介電層，設置於所述第二溝槽中；以及一第二源極/汲極接點，設置於所述第二源極/汲極區域上方並填充所述第二溝槽的剩餘部分。
如請求項1之半導體裝置，其中所述介電層介於所述第二源極/汲極區域與第二源極/汲極接點之間並覆蓋所述第二溝槽的底部且呈弧形，並且所述介電層的一中央部分低於所述第二源極/汲極區域的一上方表面，而所述介電層的一邊緣部分與所述第二源極/汲極區域的所述上方表面齊平，或者是低於所述第二源極/汲極區域的所述上方表面且高於所述中央部分。
如請求項1之半導體裝置，其中所述介電層覆蓋所述第二溝槽的底部及側壁，使得所述介電層呈U形並包裹環繞所述第二源極/汲極接點，其中所述介電層在所述第二源極/汲極接點的一底部處低於所述第二源極/汲極區域的一上方表面。
如請求項1之半導體裝置，其中所述第二源極/汲極接點包括與所述第二源極/汲極區域接觸的一下方部分，以及包括設置於所述下方部分上的一上方部分，並且所述介電層設置於所述下方部分與所述上方部分之間。
如請求項4之半導體裝置，其中所述介電層呈平板狀。
如請求項4之半導體裝置，其中所述介電層呈U形，且所述介電層包裹環繞所述第二源極/汲極接點的所述上方部分，使得所述上方部分的寬度小於所述下方部分的寬度。
一種半導體裝置的形成方法，包括：提供一基板；在所述基板上形成一閘極結構；在所述基板中形成一第一源極/汲極區域與一第二源極/汲極區域，其中所述第一源極/汲極區域與所述第二源極/汲極區域位於所述閘極結構的兩側；在所述閘極結構、所述第一源極/汲極區域以及所述第二源極/汲極區域上形成一層間介電層；蝕刻所述層間介電層與所述第二源極/汲極區域以形成一第二源極/汲極溝槽，其中所述第二源極/汲極溝槽包括位於所述第二源極/汲極區域內的一第二凹槽；在所述第二源極/汲極溝槽中形成一介電層；以及在所述第二源極/汲極溝槽中形成一第二源極/汲極接點。
如請求項7之半導體裝置的形成方法，其中所述介電層的形成包括在所述第二凹槽內形成所述介電層，其中所述介電層呈弧形且所述介電層的一中央部分低於所述第二源極/汲極區域的一上方表面，所述介電層的一邊緣部分與所述第二源極/汲極區域的所述上方表面齊平，或者是低於所述第二源極/汲極區域的所述上方表面且高於所述中央部分。
如請求項7之半導體裝置的形成方法，其中所述介電層的形成包括在所述第二源極/汲極溝槽內形成所述介電層，其中所述介電層呈U形並接觸所述第二凹槽的底部以及所述第二源極/汲極溝槽的側壁。
如請求項7之半導體裝置的形成方法，更包括：在形成所述介電層之前，於所述第二源極/汲極溝槽內形成一多晶矽層；在所述多晶矽層上形成所述介電層；以及在所述介電層上形成一導電材料。