[go: up one dir, main page]

TWI861669B - 積體電路封裝及其形成方法 - Google Patents

積體電路封裝及其形成方法 Download PDF

Info

Publication number
TWI861669B
TWI861669B TW112100671A TW112100671A TWI861669B TW I861669 B TWI861669 B TW I861669B TW 112100671 A TW112100671 A TW 112100671A TW 112100671 A TW112100671 A TW 112100671A TW I861669 B TWI861669 B TW I861669B
Authority
TW
Taiwan
Prior art keywords
interposer
integrated circuit
circuit die
die
package
Prior art date
Application number
TW112100671A
Other languages
English (en)
Other versions
TW202341399A (zh
Inventor
余振華
蔡仲豪
王垂堂
鄭文豪
邵棟樑
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202341399A publication Critical patent/TW202341399A/zh
Application granted granted Critical
Publication of TWI861669B publication Critical patent/TWI861669B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/12004—Combinations of two or more optical elements
    • H10W70/611—
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/13—Integrated optical circuits characterised by the manufacturing method
    • H10W70/093—
    • H10W70/60—
    • H10W70/614—
    • H10W90/00—
    • H10W90/293—
    • H10W90/401—

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Optical Head (AREA)

Abstract

一種封裝，包括：包封體，具有第一側及與第一側相對的第二側；第一積體電路晶粒及第二積體電路晶粒，嵌入於包封體中；以及第一中介層，位於包封體的第一側上。第一中介層機械耦合且電性耦合至第一積體電路晶粒及第二積體電路晶粒。所述封裝更包括位於包封體的第二側上的第二中介層。第二中介層機械耦合且電性耦合至第一積體電路晶粒及第二積體電路晶粒。第二中介層將第一積體電路晶粒光學耦合或電性耦合至第二積體電路晶粒。

Description

積體電路封裝及其形成方法
本揭露實施例是有關於積體電路封裝及積體電路封裝的形成方法。
由於各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度的不斷提高，半導體行業已經歷快速發展。在很大程度上，積體密度的提高源於最小特徵大小(minimum feature size)的不斷減小，此使得能夠將更多的組件整合至給定的面積中。隨著對日益縮小的電子裝置的需求的增長，出現了更小且更具創造性的半導體晶粒封裝技術的趨勢。
本揭露實施例的一種封裝，所述封裝包括：包封體，具有第一側及與所述第一側相對的第二側；第一積體電路晶粒及第二積體電路晶粒，嵌入於所述包封體中；第一中介層，位於所述包封體的所述第一側上，所述第一中介層機械耦合且電性耦合至所述第一積體電路晶粒及所述第二積體電路晶粒；以及第二中介層， 位於所述包封體的所述第二側上，所述第二中介層機械耦合且電性耦合至所述第一積體電路晶粒及所述第二積體電路晶粒，所述第二中介層將所述第一積體電路晶粒光學耦合或電性耦合至所述第二積體電路晶粒。
本揭露實施例的一種封裝，所述封裝包括第一積體電路晶粒、第二積體電路晶粒以及第一中介層。所述第一積體電路晶粒包括：第一基底；第一內連線結構，位於所述第一基底的後側上；以及第二內連線結構，位於所述第一基底的前側上，其中所述第二內連線結構電性耦合至所述第一內連線結構。所述第二積體電路晶粒包括：第二基底；第三內連線結構，位於所述第二基底的後側上；以及第四內連線結構，位於所述第二基底的前側上，其中所述第四內連線結構電性耦合至所述第三內連線結構。所述第一中介層與所述第二內連線結構及所述第四內連線結構實體接觸，所述第一中介層將所述第二內連線結構電性耦合且光學耦合至所述第四內連線結構。
本揭露實施例的一種形成封裝的方法，所述方法包括：將中介層晶粒貼合至載體晶圓；使第一包封體形成於所述載體晶圓之上且沿著所述中介層晶粒的側壁延伸；將第一積體電路晶粒及第二積體電路晶粒接合至所述中介層晶粒，所述中介層晶粒將所述第一積體電路晶粒電性耦合至所述第二積體電路晶粒；使第二包封體形成於所述載體晶圓之上且沿著所述第一積體電路晶粒的側壁及所述第二積體電路晶粒的側壁延伸；以及將中介層晶圓 接合至所述第一積體電路晶粒及所述第二積體電路晶粒，所述中介層晶圓將所述第一積體電路晶粒電性耦合且光學耦合至所述第二積體電路晶粒。
以下揭露內容提供用於實施本發明的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於......之下(beneath)」、「位於......下方(below)」、「下部的(lower)」、「位於......上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
將針對特定背景下的實施例(即，積體電路封裝及其形成方法)對實施例進行闡述。根據各種實施例，積體電路封裝包括包封於包封體中的多個積體電路晶粒，其中積體電路晶粒中的每一者包括前側內連線結構及後側內連線結構。所述封裝更包括第一中介層及第二中介層，第一中介層與積體電路晶粒的後側內連線結構實體接觸且電性接觸，第二中介層與積體電路晶粒的前側內連線結構實體接觸且電性接觸。第一中介層可為主動中介層(包括主動電性裝置)、被動中介層(包括被動電性裝置)、輸入/輸出(input/output，I/O)中介層(包括I/O電路系統)或類似層。第二中介層可為主動中介層(包括主動電性裝置)、被動中介層(包括被動電性裝置)、光學中介層或光子中介層(舉例而言，包括諸如調變器及/或波導的光學裝置)、混合(電性/光學)中介層(包括電性裝置及光學裝置)或類似層。在各種實施例中，第二中介層能夠達成積體電路晶粒的前側內連線結構的耦合，而不依賴於積體 電路晶粒的後側內連線結構(例如，超級電源軌(super power rail))以及第一中介層的內連線結構及穿孔。在各種實施例中，第一中介層與第二中介層混合接合至積體電路晶粒，此會降低所得積體電路封裝的熱阻(thermal resistance)。藉由經由第二中介層對積體電路晶粒進行電性耦合，可提高積體電路封裝在電路設計方面的靈活性。
圖1示出根據一些實施例的積體電路晶粒50的剖視圖。在後續處理中將對積體電路晶粒50進行封裝以形成積體電路封裝。每一積體電路晶粒50可為邏輯裝置(例如，中央處理單元(central processing unit，CPU)、圖形處理單元(graphics processing unit，GPU)、微控制器等)、記憶體裝置(例如，動態隨機存取記憶體(dynamic random access memory，DRAM)晶粒、靜態隨機存取記憶體(static random access memory，SRAM)晶粒等)、電源管理裝置(例如，電源管理積體電路(power management integrated circuit，PMIC)晶粒)、射頻(radio frequency，RF)裝置、感測器裝置、微機電系統(micro-electro-mechanical-system，MEMS)裝置、訊號處理裝置(例如，數位訊號處理(digital signal processing，DSP)晶粒)、前端裝置(例如，類比前端(analog front-end，AFE)晶粒)、類似晶粒或其組合(例如，系統晶片(system-on-a-chip，SoC)晶粒)。積體電路晶粒50可形成於可包括不同晶粒區的晶圓中，在後續步驟中對所述不同晶粒區進行單體化以形成多個積體電路晶粒50。積體電路晶粒50包括半導體基底52、裝置54、前 側內連線結構56、後側內連線結構58、載體60及晶粒連接件62。
半導體基底52可為經摻雜或未經摻雜的矽基底、或者絕緣體上半導體(semiconductor-on-insulator，SOI)基底的有效層。半導體基底52可包含：其他半導體材料，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽-鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或其組合。亦可使用例如多層式基底(multi-layered substrate)或梯度基底(gradient substrate)等其他基底。半導體基底52具有有效表面或前側表面(例如，面朝上的表面)以及非有效表面或後側表面(例如，面朝下的表面)。
裝置54(由電晶體示出)位於半導體基底52的有效表面處。裝置54可為主動裝置(例如，電晶體、二極體等)、電容器、電阻器等。非有效表面可不存在裝置。在所示出的實施例中，積體電路晶粒50包括閘極全環繞(gate-all-around，GAA)電晶體，例如，奈米結構場效電晶體(nanostructure field effect transistor，NSFET)。在其他實施例中，除GAA電晶體以外或代替GAA電晶體，積體電路晶粒50亦可包括鰭式場效電晶體(fin field effect transistor，FinFET)、平面FET或類似裝置。
前側內連線結構56位於半導體基底52的有效表面之上，且用於對裝置54進行電性連接以形成積體電路。前側內連線結構56可包括一或多個介電層56A及位於介電層56A中的相應的金屬化層56B(包括導電線及導通孔)。用於介電層56A的可接 受的介電材料包括低介電常數介電材料，例如磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、經硼摻雜的磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)、未經摻雜的矽酸鹽玻璃(undoped silicate glass，USG)或類似材料。用於介電層56A的可接受的介電材料更包括：氧化物，例如氧化矽或氧化鋁；氮化物，例如氮化矽；碳化物，例如碳化矽；類似材料；或者其組合，例如氮氧化矽、碳氧化矽、碳氮化矽、碳氧氮化矽或類似材料。亦可使用例如聚合物(例如，聚苯並噁唑(polybenzoxazole，PBO)、聚醯亞胺、苯並環丁烯(benzocyclobuten，BCB)系聚合物)或類似材料等其他介電材料。金屬化層56B可由導電材料(例如，金屬(例如，銅、鈷、鋁、金)、其組合或類似材料)形成。前側內連線結構56可藉由鑲嵌製程(例如，單鑲嵌製程、雙鑲嵌製程或類似製程)形成。
後側內連線結構58形成於半導體基底52的非有效表面上，且可用於向半導體基底52的裝置54進行供電。半導體基底52夾置於前側內連線結構56與後側內連線結構58之間。後側內連線結構58可包括一或多個介電層58A及位於介電層58A中的相應的金屬化層58B(包括導電線及導通孔)。可利用與所述一或多個介電層56A相似的材料及方法來形成所述一或多個介電層58A。金屬化層58B可由導電材料(例如，金屬(例如，銅、鈷、鋁、金)、其組合或類似材料)形成。後側內連線結構58可藉由鑲嵌製程(例如，單鑲嵌製程、雙鑲嵌製程或類似製程)形成。
在一些實施例中，後側內連線結構58使用超級電源軌64電性耦合至裝置54及/或前側內連線結構56。在一些實施例中，超級電源軌64包括延伸穿過半導體基底52以耦合至裝置54的基底穿孔(through substrate via，TSV)。超級電源軌64可由導電材料(例如，金屬(例如，銅、鈷、鋁、金)、其組合或類似材料)形成。在一些實施例中，超級電源軌64可被形成為後側內連線結構58的一部分。
載體60可接合至前側內連線結構56，使得前側內連線結構56夾置於載體60與半導體基底52之間。載體60可包含半導體材料(例如，矽或類似材料)、或者介電材料(例如，石英或類似材料)。在一些實施例中，載體60與半導體基底52包含相同的半導體材料。在其他實施例中，載體60與半導體基底52包含不同的半導體材料。在一些實施例中，載體60可在形成後側內連線結構58時用作支撐部。如以下更詳細地闡述，在一些實施例中，可在封裝期間移除載體60。
晶粒連接件62位於積體電路晶粒50的後側50BS處。晶粒連接件62可為進行外部連接的導電柱、導電墊或類似組件。如以下更詳細地闡述，晶粒連接件62可用作用於在封裝期間將積體電路晶粒50接合至其他封裝組件的接合墊。晶粒連接件62位於後側內連線結構58中及/或後側內連線結構58上。舉例而言，晶粒連接件62可為後側內連線結構58的最上部金屬化層(最遠離半導體基底52的金屬化層)的一部分。晶粒連接件62可由金 屬(例如，銅、鋁或類似材料)形成，且可藉由例如鍍覆或類似製程形成。
視需要，在積體電路晶粒50的形成期間，可在晶粒連接件62上設置焊料區(未單獨示出)。焊料區可用於對積體電路晶粒50執行晶片探針(chip probe，CP)測試。舉例而言，焊料區可為焊料球、焊料凸塊或類似組件，其用於將晶片探針附裝至晶粒連接件62。可對積體電路晶粒50執行晶片探針測試，以判斷積體電路晶粒50是否為已知良好晶粒(known good die，KGD)。因此，只有為KGD的積體電路晶粒50經歷後續處理並被封裝，而未通過晶片探針測試的晶粒則不被封裝。在測試之後，可在後續處理步驟中移除焊料區。
絕緣層66位於積體電路晶粒50的後側50BS處。絕緣層66位於後側內連線結構58中及/或後側內連線結構58上。舉例而言，絕緣層66可為後側內連線結構58的最上部介電層(最遠離半導體基底52的介電層)。絕緣層66對晶粒連接件62在側向上進行包封。絕緣層66可為氧化物、氮化物、碳化物、聚合物、類似材料或其組合。絕緣層66可例如藉由旋轉塗佈、疊層、化學氣相沉積(chemical vapor deposition，CVD)或類似製程形成。最初，絕緣層66可掩埋晶粒連接件62，使得絕緣層66的底表面低於晶粒連接件62的底表面。在一些實施例中，在積體電路晶粒50的形成期間，晶粒連接件62藉由絕緣層66被暴露出。在其他實施例中，在積體電路晶粒50的封裝期間，晶粒連接件62藉由絕 緣層66被暴露出。暴露出晶粒連接件62可移除晶粒連接件62上可能存在的任何焊料區。可將移除製程應用於各種層以移除晶粒連接件62之上的過量材料。移除製程可為平坦化製程，例如化學機械拋光(chemical mechanical polish，CMP)、回蝕、其組合或類似製程。在平坦化製程之後，晶粒連接件62的底表面與絕緣層66的底表面實質上共面(在製程變化範圍內)，使得所述底表面彼此齊平。
在一些實施例中，積體電路晶粒50是包括多個半導體基底52的堆疊裝置。舉例而言，積體電路晶粒50可為包括多個記憶體晶粒的記憶體裝置，例如混合記憶體立方(hybrid memory cube，HMC)裝置、高頻寬記憶體(high bandwidth memory，HBM)裝置或類似裝置。在此種實施例中，積體電路晶粒50包括藉由基底穿孔(TSV)(例如，矽穿孔)進行內連的多個半導體基底52。半導體基底52中的每一者可(或可不)具有單獨的內連線結構。
圖2示出根據一些實施例的積體電路晶粒50'的剖視圖。積體電路晶粒50'相似於積體電路晶粒50(參見圖1)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。在所示出的實施例中，積體電路晶粒50'包括延伸穿過載體60且電性耦合至前側內連線結構56的導通孔68。作為形成導通孔68的實例，藉由例如蝕刻、銑削(milling)、雷射技術、其組合及/或類似製程在載體60中形成開口。可例如藉由利用氧化技術在開口中形成薄的介電材料。可例如藉由CVD、原子層沉積 (atomic layer deposition，ALD)、物理氣相沉積(physical vapor deposition，PVD)、熱氧化、其組合及/或類似製程在開口中共形地沉積薄的障壁層。障壁層可由氧化物、氮化物、碳化物、其組合或類似材料形成。可在障壁層之上及開口中沉積導電材料。導電材料可藉由電化學鍍覆製程、CVD、ALD、PVD、其組合及/或類似製程形成。導電材料的實例為銅、鎢、鋁、銀、金、其組合及/或類似材料。藉由例如CMP自載體60的上表面移除過量的導電材料及過量的障壁層。障壁層的剩餘部分與導電材料的剩餘部分形成導通孔68。
圖3及圖4示出根據一些實施例的製造中介層200的中間階段的剖視圖。在圖3中，獲得或形成晶圓100。晶圓100包括多個裝置區(例如，封裝區100A)，在後續處理中將對所述多個裝置區進行單體化以形成各別的裝置。在一些實施例中，中介層200形成於晶圓100的相應的裝置區中。中介層200可包括基底102、內連線結構104及導通孔106。
基底102可為體半導體基底、絕緣體上半導體(SOI)基底、多層式半導體基底或類似組件。基底102可包含：半導體材料，例如矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽-鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或其組合。亦可使用例如多層式基底或梯度基底等其他基底。基底102可為經摻雜的或未經摻雜的。
在一些實施例中，儘管中介層200可包括形成於基底102的有效表面或前表面(例如，圖3中面朝上的表面)中及/或有效表面或前表面(例如，圖3中面朝上的表面)上的被動裝置，然而基底102中一般而言不包括主動裝置。在其他實施例中，主動裝置(例如，電晶體、二極體或類似裝置)及被動裝置(電容器、電阻器及類似裝置)可形成於基底102的前表面中及/或基底102的前表面上。在一些實施例中，中介層200可包括光學裝置，例如調變器及/或波導。中介層200可為主動中介層(舉例而言，包括諸如SRAM裝置的主動電性裝置)、被動中介層(舉例而言，包括諸如電容器的被動電性裝置)、I/O中介層(包括I/O電路系統)、光學中介層或光子中介層(舉例而言，包括諸如調變器及/或波導的光學裝置)、混合(電性/光學)中介層(包括電性裝置及光學裝置)或類似層。
內連線結構104位於基底102的前表面之上，且用於對基底102的裝置(若存在)進行電性連接。內連線結構104可包括一或多個介電層104A及位於介電層104A中的相應的金屬化層104B(包括導電線及導通孔)。可利用與以上參考圖1所闡述的前側內連線結構56相似的材料及方法來形成內連線結構104，且本文中不再對其予以贅述。
在一些實施例中，晶粒連接件110及介電層108位於晶圓100的前側100F處。具體而言，晶圓100可包括分別與以上參考圖1所闡述的積體電路晶粒50的晶粒連接件62及絕緣層66相 似的晶粒連接件110及介電層108，且本文中不再對其予以贅述。在一些實施例中，晶粒連接件110可為內連線結構104的上部金屬化層(最遠離基底102的金屬化層)的一部分，且介電層108可為內連線結構104的上部介電層(最遠離基底102的介電層)的一部分。在其他實施例中，晶粒連接件110及介電層108可與內連線結構104分開地形成。如以下更詳細地闡述，晶粒連接件110可用作用於將封裝組件(舉例而言，例如積體電路晶粒)接合至晶圓100的接合墊。因此，晶粒連接件110亦可被稱為接合墊，且晶粒連接件110與介電層108可被統稱為接合層。
導通孔106延伸至內連線結構104及/或基底102中。導通孔106電性連接至內連線結構104的金屬化層104B。導通孔106有時亦被稱為基底穿孔(TSV)。作為形成導通孔106的實例，可藉由例如蝕刻、銑削、雷射技術、其組合及/或類似製程在內連線結構104及/或基底102中形成開口。可例如藉由利用氧化技術在開口中形成薄的介電材料。可例如藉由CVD、ALD、PVD、熱氧化、其組合及/或類似製程在開口中共形地沉積薄的障壁層。障壁層可由氧化物、氮化物、碳化物、其組合或類似材料形成。可在障壁層之上及開口中沉積導電材料。導電材料可藉由電化學鍍覆製程、CVD、ALD、PVD、其組合及/或類似製程形成。導電材料的實例為銅、鎢、鋁、銀、金、其組合及/或類似材料。藉由例如CMP自內連線結構104的表面或基底102的表面移除過量的導電材料及過量的障壁層。障壁層的剩餘部分與導電材料的剩餘部分 形成導通孔106。
在圖4中，對基底102進行薄化以暴露出導通孔106。可藉由薄化製程(例如，研磨製程、CMP、回蝕、其組合或類似製程)來完成導通孔106的暴露。在一些實施例中(未單獨示出)，用於暴露出導通孔106的薄化製程包括CMP，且由於在CMP期間發生的中凹(dishing)，導通孔106在晶圓100的後側100BS處突出。在此種實施例中，可視需要在基底102的後表面上形成絕緣層(未單獨示出)，以環繞導通孔106的突出部分。絕緣層可由含矽絕緣體(例如，氮化矽、氧化矽、氮氧化矽或類似材料)形成，且可藉由適當的沉積方法(例如，旋轉塗佈、CVD、電漿增強CVD(plasma-enhanced CVD，PECVD)、高密度電漿CVD(high density plasma CVD，HDP-CVD)或類似製程)形成。在對基底102進行薄化之後，導通孔106的被暴露出的表面與絕緣層(若存在)的被暴露出的表面或基底102的被暴露出的表面共面(在製程變化範圍內)，使得所述被暴露出的表面彼此齊平且在晶圓100的後側100BS處被暴露出。
在對晶圓100進行薄化之後，在晶圓100的後側100BS處形成晶粒連接件114及介電層112。具體而言，晶圓100可包括分別與以上參考圖1所闡述的積體電路晶粒50的晶粒連接件62及絕緣層66相似的晶粒連接件114及介電層112，且本文中不再對其予以贅述。在一些實施例中，對晶粒連接件114及介電層112執行平坦化製程(舉例而言，例如CMP)，使得晶粒連接件114的 被暴露出的表面與介電層112的被暴露出的表面在平坦化製程的製程變化範圍內彼此齊平。如以下更詳細地闡述，晶粒連接件114可用作用於將其他封裝組件接合至中介層200的接合墊。因此，晶粒連接件114亦可被稱為接合墊，且晶粒連接件114與介電層112可被統稱為接合層。
此外，藉由沿著切割道區(例如，圍繞封裝區100A)進行剖切而對晶圓100執行單體化製程。單體化製程可包括鋸切(sawing)、蝕刻、切割(dicing)、其組合或類似製程。單體化製程自晶圓100的經單體化部分形成中介層200。
圖5示出根據一些實施例的中介層300的剖視圖。中介層300相似於中介層200(參見圖4)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。可利用與以上參考圖3及圖4所闡述的製程步驟相似的製程步驟來形成中介層300，且本文中不再對其予以贅述。在所示出的實施例中，中介層300包括被動電性裝置而不包括主動電性裝置。中介層300亦可被稱為被動中介層。在所示出的實施例中，中介層300包括位於中介層300的前側300F處的介電層108及晶粒連接件110以及位於中介層300的後側300B處的介電層112及晶粒連接件114。
圖6示出根據一些實施例的中介層300'的剖視圖。中介層300'相似於中介層300(參見圖5)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。可以與中介層300(參見圖5)相似的方式形成中介層300'，且本文中不 再對其予以贅述。在所示出的實施例中，中介層300'包括被動電性裝置而不包括主動電性裝置。中介層300'亦可稱為被動中介層。區別於中介層300，中介層300'不包括位於基底102內的導通孔106(參見圖5)以及位於中介層300'的後側300B處的晶粒連接件114及介電層112(參見圖5)。在所示出的實施例中，中介層300'包括位於中介層300'的前側300F處的介電層108及晶粒連接件110。
圖7示出根據一些實施例的中介層400的剖視圖。中介層400相似於中介層200(參見圖4)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。可利用與以上參考圖3及圖4所闡述的製程步驟相似的製程步驟來形成中介層400，且本文中不再對其予以贅述。在所示出的實施例中，中介層400包括包含主動電性裝置及/或被動電性裝置的裝置402。中介層400亦可被稱為主動中介層。在所示出的實施例中，中介層400包括位於中介層400的前側400F處的介電層108及晶粒連接件110以及位於中介層400的後側400B處的介電層112及晶粒連接件114。
圖8示出根據一些實施例的中介層400'的剖視圖。中介層400'相似於中介層400(參見圖7)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。可以與中介層400(參見圖7)相似的方式形成中介層400'，且本文中不再對其予以贅述。在所示出的實施例中，中介層400'包括包含主動電性裝置及/或被動電性裝置的裝置402。中介層400'亦可稱為主 動中介層。區別於中介層400，中介層400'不包括位於基底102內的導通孔106(參見圖7)以及位於中介層400'的後側400B處的晶粒連接件114及介電層112(參見圖7)。在所示出的實施例中，中介層400'包括位於中介層400'的前側400F處的介電層108及晶粒連接件110。
圖9示出根據一些實施例的中介層500的剖視圖。中介層500相似於中介層200(參見圖4)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。可利用與以上參考圖3及圖4所闡述的製程步驟相似的製程步驟來形成中介層500，且本文中不再對其予以贅述。在所示出的實施例中，中介層500包括包含光學裝置(例如，調變器、光偵測器、移相器(phase shifter)、交換機(switch)或類似裝置)的裝置502。中介層500可不包括主動電性裝置及被動電性裝置。此外，內連線結構104可包括一或多個光學波導504且可包括或可不包括金屬化層104B(參見圖4)。中介層500亦可稱為光學中介層。在所示出的實施例中，中介層500包括位於中介層500的前側500F處的介電層108及晶粒連接件110以及位於中介層500的後側500B處的介電層112及晶粒連接件114。
圖10示出根據一些實施例的中介層500'的剖視圖。中介層500'相似於中介層500(參見圖9)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。可以與中介層500(參見圖9)相似的方式形成中介層500'，且本文中 不再對其予以贅述。在所示出的實施例中，中介層500'包括包含光學裝置(例如，調變器、光偵測器、移相器、交換機或類似裝置)的裝置502。中介層500'可不包括主動電性裝置及被動電性裝置。此外，內連線結構104可包括一或多個光學波導504且可包括或可不包括金屬化層104B(參見圖4)。中介層500'亦可被稱為光學中介層。區別於中介層500，中介層500'不包括位於基底102內的導通孔106(參見圖9)以及位於中介層500'的後側500B處的晶粒連接件114及介電層112(參見圖9)。在所示出的實施例中，中介層500'包括位於中介層500'的前側500F處的介電層108及晶粒連接件110。
圖11示出根據一些實施例的中介層600的剖視圖。中介層600相似於中介層200(參見圖4)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。可利用與以上參考圖3及圖4所闡述的製程步驟相似的製程步驟來形成中介層600，且本文中不再對其予以贅述。在所示出的實施例中，中介層600包括包含光學裝置以及主動電性裝置及/或被動電性裝置的裝置(未示出)。此外，除金屬化層104B以外，內連線結構104可包括一或多個光學波導602。中介層600亦可被稱為混合中介層。在所示出的實施例中，中介層600包括位於中介層600的前側600F處的介電層108及晶粒連接件110以及位於中介層600的後側600B處的介電層112及晶粒連接件114。
圖12示出根據一些實施例的中介層600'的剖視圖。中 介層600'相似於中介層600(參見圖11)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。可以與中介層600(參見圖11)相似的方式形成中介層600'，且本文中不再對其予以贅述。在所示出的實施例中，中介層600'包括包含光學裝置以及主動電性裝置及/或被動電性裝置的裝置(未示出)。此外，除金屬化層104B以外，內連線結構104亦可包括一或多個光學波導602。中介層600'亦可稱為混合中介層。區別於中介層600，中介層600'不包括位於基底102內的導通孔106(參見圖11)以及位於中介層600'的後側600B處的晶粒連接件114及介電層112(參見圖11)。在所示出的實施例中，中介層600'包括位於中介層600'的前側600F處的介電層108及晶粒連接件110。
圖13至圖17示出根據一些實施例的製造封裝組件900的中間階段的剖視圖。在圖13中，提供或形成載體晶圓700。載體晶圓700用作用於以下所述的封裝製程的平台或支撐部。在一些實施例中，載體晶圓700包含半導體材料(例如，矽或類似材料)、介電材料(例如，石英或類似材料)、其組合或類似材料。如以下更詳細地闡述，在載體晶圓之上形成晶圓級封裝組件，在後續處理中將所述晶圓級封裝組件單體化成各別的晶粒級封裝組件900。具體而言，載體晶圓700包括與相應的晶粒級封裝組件900對應的多個封裝區(例如，封裝區700A及封裝區700B)。
將中介層200(參見圖4)貼合至載體晶圓700。在所示出的實施例中，載體晶圓700的每一封裝區(例如，封裝區700A 或封裝區700B)中貼合有一個中介層200。在其他實施例中，基於封裝組件900的設計需求，載體晶圓700的每一封裝區中可貼合有二或更多個中介層200。中介層200可為主動中介層(舉例而言，包括諸如SRAM裝置的主動電性裝置)、被動中介層(舉例而言，包括諸如電容器的被動電性裝置)、I/O中介層(包括I/O電路系統)或類似層。在所示出的實施例中，中介層200的前側200F貼合至載體晶圓700。在其他實施例中，中介層200的後側200B貼合至載體晶圓700。
在所示出的實施例中，利用接合方法(舉例而言，例如熔合接合)將中介層200貼合至載體晶圓700。在其中載體晶圓700包含介電材料的一些實施例中，藉由將位於中介層200的前側200F處的介電層108熔合接合至載體晶圓700而將中介層200貼合至載體晶圓700。在其中載體晶圓700包含半導體材料的一些實施例中，在載體晶圓700之上形成介電層(未示出)，且藉由將位於中介層200的前側200F處的介電層108熔合接合至形成於載體晶圓700上的介電層而將中介層200貼合至載體晶圓700。在一些實施例中，在接合製程之前，對中介層200的接合表面(例如，介電層108的接合表面)及載體晶圓700的接合表面(或者形成於載體晶圓700上的介電層的接合表面)進行清潔，且隨後利用電漿製程(舉例而言，例如Ar電漿製程)進行活化。隨後，可執行退火製程以改善中介層200與載體晶圓700之間的接合。在其他實施例中，使用黏合劑將中介層200貼合至載體晶圓700。
在將中介層200貼合至載體晶圓700之後，在中介層200上及中介層200周圍形成包封體702。包封體702可為模製化合物、環氧樹脂或類似材料。可藉由壓縮模製(compression molding)、轉移模製(transfer molding)或類似製程來施加包封體702，且在載體晶圓700之上形成包封體702，使得中介層200被掩埋或覆蓋。可以液體或半液體的形式施加包封體702，且然後隨後將其固化。可對包封體702進行薄化以暴露出位於中介層200的後側200B處的介電層112及晶粒連接件114。薄化製程可為研磨製程、CMP、回蝕、其組合或類似製程。在薄化製程之後，介電層112的頂表面、晶粒連接件114的頂表面與包封體702的頂表面共面(在製程變化範圍內)，使得所述頂表面彼此齊平。
在形成包封體702之後，將積體電路晶粒50(例如，第一積體電路晶粒50A及第二積體電路晶粒50B)的後側50BS貼合至每一中介層200的後側200B。在所示出的實施例中，每一中介層200貼合有兩個積體電路晶粒50。在其他實施例中，基於封裝組件900的設計需求，每一中介層200可貼合有一個或多於兩個積體電路晶粒50。在一些實施例中，第一積體電路晶粒50A為邏輯裝置(例如，CPU、GPU或類似裝置)，而第二積體電路晶粒50B為記憶體裝置(例如，DRAM晶粒、HMC模組、HBM模組或類似裝置)。在一些實施例中，第一積體電路晶粒50A與第二積體電路晶粒50B為相同類型的裝置(例如，SoC)。
在一些實施例中，藉由接合製程(例如，混合接合製程) 將積體電路晶粒50貼合至相應的中介層200。在此種實施例中，藉由以下步驟將積體電路晶粒50接合至相應的中介層200：將積體電路晶粒50的後側50BS處的絕緣層66熔合接合至相應的中介層200的後側200B處的介電層112，且將積體電路晶粒50的後側50BS處的晶粒連接件62熔合接合至相應的中介層200的後側200B處的晶粒連接件114。在一些實施例中，在接合製程之前，對中介層200的接合表面(例如，介電層112的接合表面及晶粒連接件114的接合表面)及積體電路晶粒50的接合表面(例如，絕緣層66的接合表面及晶粒連接件62的接合表面)進行清潔，且隨後利用電漿製程(舉例而言，例如Ar電漿製程)進行活化。隨後，可執行退火製程以改善中介層200與積體電路晶粒50之間的接合。積體電路晶粒50與相應的中介層200經由接合結構電性耦合，所述接合結構是藉由將積體電路晶粒50的晶粒連接件62熔合接合至相應的中介層200的晶粒連接件114來形成。
在圖14中，在積體電路晶粒50上及積體電路晶粒50周圍形成包封體704。在形成之後，包封體704對積體電路晶粒50進行包封。可利用與以上參考圖13所闡述的包封體702相似的材料及方法來形成包封體704，且本文中不再對其予以贅述。可對包封體704進行薄化以暴露出積體電路晶粒50。薄化製程可為研磨製程、CMP、回蝕、其組合或類似製程。在一些實施例中，薄化製程亦移除積體電路晶粒50的載體60。在薄化製程之後，積體電路晶粒50的前側內連線結構56的頂表面與包封體704的頂表面共 面(在製程變化範圍內)，使得所述頂表面彼此齊平。在一些實施例中，包封體702與包封體704包含相同的材料，且包封體702與包封體704之間的介面可能不可偵測。在其他實施例中，包封體702與包封體704包含不同的材料。
在所示出的實施例中，在如上所述的兩階段製程中由包封體702及包封體704對中介層200及積體電路晶粒50進行包封。在其他實施例中，可在單階段製程中對中介層200及積體電路晶粒50進行包封。在此種實施例中，會省略包封體702的形成，且在將中介層200及積體電路晶粒50兩者均貼合至載體晶圓700之後形成包封體704，使得包封體704對相鄰的中介層200之間的間隙以及相鄰的積體電路晶粒50之間的間隙進行填充。
在圖15中，將中介層晶圓800貼合至積體電路晶粒50。中介層晶圓800可包括多個晶粒級中介層850，使得晶粒級中介層850對應於載體晶圓700的相應的封裝區。中介層晶圓800可相似於中介層晶圓100(參見圖4)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。可利用與以上參考圖3及圖4所闡述的製程步驟相似的製程步驟來形成中介層晶圓800，區別在於所述製程步驟會省略導通孔106、介電層112及晶粒連接件114的形成。在一些實施例中，中介層850可為主動中介層(舉例而言，包括諸如SRAM裝置的主動電性裝置)、被動中介層(舉例而言，包括諸如電容器的被動電性裝置)、I/O中介層(包括I/O電路系統)、光學中介層或光子中介層(舉例而言， 包括諸如調變器及/或波導的光學裝置)、混合(電性/光學)中介層(包括電性裝置及光學裝置)或類似層。
在一些實施例中，在將中介層晶圓800貼合至積體電路晶粒50之前，在積體電路晶粒50的前側內連線結構56的最上部介電層(例如，前側內連線結構56的最遠離相應的積體電路晶粒50的基底的介電層)中形成晶粒連接件706。在一些實施例中，可利用與以上參考圖2所闡述的晶粒連接件62相似的材料及方法來形成晶粒連接件706，且本文中不再對其予以贅述。在一些實施例中，藉由接合製程(例如，混合接合製程)將中介層晶圓800貼合至積體電路晶粒50。在此種實施例中，藉由以下步驟將中介層晶圓800接合至積體電路晶粒50：將中介層晶圓800的介電層108熔合接合至積體電路晶粒50的前側內連線結構56的最上部介電層，且將中介層晶圓800的晶粒連接件110熔合接合至積體電路晶粒50的晶粒連接件706。在一些實施例中，在接合製程之前，對中介層晶圓800的接合表面(例如，中介層晶圓800的介電層108的接合表面及晶粒連接件110的接合表面)及積體電路晶粒50的接合表面(例如，積體電路晶粒50的前側內連線結構56的最上部介電層的接合表面及積體電路晶粒50的晶粒連接件706的接合表面)進行清潔，且隨後利用電漿製程(舉例而言，例如Ar電漿製程)進行活化。隨後，可執行退火製程以改善中介層晶圓800與積體電路晶粒50之間的接合。中介層晶圓800與積體電路晶粒50經由接合結構電性耦合，所述接合結構是藉由將中介層晶 圓800的晶粒連接件110熔合接合至積體電路晶粒50的晶粒連接件706來形成。
在圖16中，在將中介層晶圓800貼合至積體電路晶粒50之後，自中介層200剝離載體晶圓700。隨後，在中介層200的晶粒連接件110上形成導電連接件708。導電連接件708可為球柵陣列(ball grid array，BGA)連接件、焊料球、金屬柱、受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、微凸塊、無電鍍鎳鈀浸金技術(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸塊或類似組件。導電連接件708可包含導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合。在一些實施例中，藉由最初透過蒸鍍、電鍍、印刷、焊料轉移、植球或類似製程形成焊料層來形成導電連接件708。一旦已在所述結構上形成焊料層，便可執行迴焊，以便將所述材料造型成所期望的凸塊形狀。在另一實施例中，導電連接件708包括藉由濺鍍、印刷、電鍍、無電鍍覆、CVD或類似製程形成的金屬柱(例如，銅柱)。金屬柱可不含焊料，且可具有實質上垂直的側壁。在一些實施例中，在金屬柱的頂部上形成金屬頂蓋層(metal cap layer)。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合，且可藉由鍍覆製程來形成。
此外，藉由沿著切割道區(例如，圍繞封裝區700A及封裝區700B)進行剖切而對所得的晶圓級結構執行單體化製程。 單體化製程可包括鋸切、蝕刻、切割、其組合或類似製程。舉例而言，單體化製程可包括對包封體702及包封體704、以及中介層晶圓800的內連線結構104及基底102進行鋸切。單體化製程將封裝區(例如，封裝區700A)自相鄰的封裝區(例如，封裝區700B)單體化以形成經單體化的封裝組件900。在圖17中示出此種封裝組件900。單體化製程自中介層晶圓800的經單體化部分進一步形成中介層850。作為單體化製程的結果，中介層850的外側壁與包封體704的外側壁如圖17中所示般在側向上毗連(在製程變化範圍內)。
圖18示出根據一些實施例的封裝組件1100的剖視圖。封裝組件1100相似於封裝組件900，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。相較於封裝組件900而言，封裝組件1100包括中介層1000而非中介層850。中介層1000相似於中介層850，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。相較於中介層850而言，中介層1000包括導通孔106、介電層112及晶粒連接件114。可如以上參考圖4所闡述般形成導通孔106、介電層112及晶粒連接件114，且本文中不再對其予以贅述。
圖19至圖23示出根據一些實施例的製造封裝組件1300的中間階段的剖視圖。在圖19中，獲得或形成中介層晶圓100。可如以上參考圖3所闡述般形成中介層晶圓100，且本文中不再對其予以贅述。中介層晶圓100包括多個封裝區(例如，封裝區100A 及封裝區100B)，在後續處理中將對所述多個封裝區進行單體化以包括於封裝組件1300中。中介層晶圓100在封裝區(例如，封裝區100A及封裝區100B)中的每一者中包括中介層200。
將積體電路晶粒50(例如，第一積體電路晶粒50A及第二積體電路晶粒50B)的後側50BS貼合至每一封裝區中的中介層晶圓100的前側100F。在所示出的實施例中，每一封裝區中貼合有兩個積體電路晶粒50。在其他實施例中，基於封裝組件1300的設計需求，中介層晶圓100的每一封裝區中貼合有一個或多於兩個積體電路晶粒50。在一些實施例中，第一積體電路晶粒50A為邏輯裝置，例如CPU、GPU或類似裝置，而第二積體電路晶粒50B為記憶體裝置，例如DRAM晶粒、HMC模組、HBM模組或類似裝置。在一些實施例中，第一積體電路晶粒50A與第二積體電路晶粒50B為相同類型的裝置(例如，SoC)。
在一些實施例中，藉由接合製程(例如，混合接合製程)將積體電路晶粒50貼合至中介層晶圓100。在此種實施例中，藉由以下步驟將積體電路晶粒50接合至中介層晶圓100：將積體電路晶粒50的後側50BS處的絕緣層66熔合接合至中介層晶圓100的前側100F處的介電層108，且將積體電路晶粒50的後側50BS處的晶粒連接件62熔合接合至中介層晶圓100的前側100F處的晶粒連接件110。在一些實施例中，在接合製程之前，對中介層晶圓100的接合表面(例如，介電層108的接合表面及晶粒連接件110的接合表面)及積體電路晶粒50的接合表面(例如，絕緣層 66的接合表面及晶粒連接件62的接合表面)進行清潔，且隨後利用電漿製程(舉例而言，例如Ar電漿製程)進行活化。隨後，可執行退火製程以改善中介層晶圓100與積體電路晶粒50之間的接合。中介層晶圓100與積體電路晶粒50經由接合結構電性耦合，所述接合結構是藉由將中介層晶圓100的晶粒連接件110熔合接合至積體電路晶粒50的晶粒連接件62來形成。
在圖20中，在積體電路晶粒50上及積體電路晶粒50周圍形成包封體1302。在形成之後，包封體1302對積體電路晶粒50進行包封。可利用與以上參考圖13所闡述的包封體702相似的材料及方法來形成包封體1302，且本文中不再對其予以贅述。可對包封體1302進行薄化以暴露出積體電路晶粒50。薄化製程可為研磨製程、CMP、回蝕、其組合或類似製程。在一些實施例中，薄化製程亦移除積體電路晶粒50的載體60。在薄化製程之後，積體電路晶粒50的前側內連線結構56的頂表面與包封體1302的頂表面共面(在製程變化範圍內)，使得所述頂表面彼此齊平。
在圖21中，將中介層晶圓1200貼合至積體電路晶粒50。中介層晶圓1200可包括多個晶粒級中介層1250，使得晶粒級中介層1250對應於中介層晶圓100的相應的封裝區。中介層晶圓1200可相似於中介層晶圓100(參見圖4)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。可利用與以上參考圖3及圖4所闡述的製程步驟相似的製程步驟來形成中介層晶圓1200，區別在於所述製程步驟會省略導通孔106、介 電層112及晶粒連接件114的形成。在一些實施例中，中介層1250可為主動中介層(舉例而言，包括諸如SRAM裝置的主動電性裝置)、被動中介層(舉例而言，包括諸如電容器的被動電性裝置)、I/O中介層(包括I/O電路系統)、光學中介層或光子中介層(舉例而言，包括諸如調變器及/或波導的光學裝置)、混合(電性/光學)中介層(包括電性裝置及光學裝置)或類似層。
在一些實施例中，在將中介層晶圓1200貼合至積體電路晶粒50之前，在積體電路晶粒50的前側內連線結構56的最上部介電層(例如，前側內連線結構56的最遠離相應的積體電路晶粒50的基底的介電層)中形成晶粒連接件1304。在一些實施例中，可利用與以上參考圖2所闡述的晶粒連接件62相似的材料及方法來形成晶粒連接件1304，且本文中不再對其予以贅述。在一些實施例中，藉由接合製程(例如，混合接合製程)將中介層晶圓1200貼合至積體電路晶粒50。在此種實施例中，藉由以下步驟將中介層晶圓1200接合至積體電路晶粒50：將中介層晶圓1200的介電層108熔合接合至積體電路晶粒50的前側內連線結構56的最上部介電層，且將中介層晶圓1200的晶粒連接件110熔合接合至積體電路晶粒50的晶粒連接件1304。在一些實施例中，在接合製程之前，對中介層晶圓1200的接合表面(例如，中介層晶圓1200的介電層108的接合表面及晶粒連接件110的接合表面)及積體電路晶粒50的接合表面(例如，積體電路晶粒50的前側內連線結構56的最上部介電層的接合表面及積體電路晶粒50的晶粒連 接件1304的接合表面)進行清潔，且隨後利用電漿製程(舉例而言，例如Ar電漿製程)進行活化。隨後，可執行退火製程以改善中介層晶圓1200與積體電路晶粒50之間的接合。中介層晶圓1200與積體電路晶粒50經由接合結構電性耦合，所述接合結構是藉由將中介層晶圓1200的晶粒連接件110熔合接合至積體電路晶粒50的晶粒連接件1304來形成。
在圖22中，對中介層晶圓100的後側100BS進行薄化以暴露出導通孔106。可藉由對基底102執行薄化製程(例如，研磨製程、CMP、回蝕、其組合或類似製程)來完成導通孔106的暴露。在一些實施例中(未單獨示出)，用於暴露出導通孔106的薄化製程包括CMP，且由於在CMP期間發生的中凹，導通孔106在中介層晶圓100的後側100BS處突出。在此種實施例中，可視需要在基底102的後表面上形成絕緣層(未單獨示出)，以環繞導通孔106的突出部分。絕緣層可由含矽絕緣體(例如，氮化矽、氧化矽、氮氧化矽或類似材料)形成，且可藉由適當的沉積方法(例如，旋轉塗佈、CVD、PECVD、HDP-CVD或類似製程)形成。在對基底102進行薄化之後，導通孔106的被暴露出的表面與絕緣層(若存在)的被暴露出的表面或基底102的被暴露出的表面共面(在製程變化範圍內)，使得所述被暴露出的表面彼此齊平且在中介層晶圓100的後側處被暴露出。
在對中介層晶圓100進行薄化之後，在中介層晶圓100的後側100BS處形成介電層112及晶粒連接件114。在一些實施 例中，如以上參考圖4所闡述般形成介電層112及晶粒連接件114，且本文中不再對其予以贅述。隨後，在中介層晶圓100的晶粒連接件114上形成導電連接件1306。導電連接件1306可為球柵陣列(BGA)連接件、焊料球、金屬柱、受控塌陷晶片連接(C4)凸塊、微凸塊、無電鍍鎳鈀浸金技術(ENEPIG)形成的凸塊或類似組件。可利用與以上參考圖16所闡述的導電連接件708相似的材料及方法來形成導電連接件1306，且本文中不再對其予以贅述。
此外，藉由沿著切割道區(例如，圍繞封裝區100A及封裝區100B)進行剖切而對所得的晶圓級結構執行單體化製程。單體化製程可包括鋸切、蝕刻、切割、其組合或類似製程。舉例而言，單體化製程可包括對包封體1302、中介層晶圓100的內連線結構104及基底102、以及中介層晶圓1200的內連線結構104及基底102進行鋸切。單體化製程將封裝區(例如，封裝區100A)自相鄰的封裝區(例如，封裝區100B)單體化以形成經單體化的封裝組件1300。在圖23中示出此種封裝組件1300。單體化製程自中介層晶圓100的經單體化部分進一步形成中介層200以及自中介層晶圓1200的經單體化部分進一步形成中介層1250。作為單體化製程的結果，中介層200的外側壁、中介層1250的外側壁與包封體1302的外側壁如圖23中所示般在側向上毗連(在製程變化範圍內)。
圖24示出根據一些實施例的封裝組件1500的剖視圖。封裝組件1500相似於封裝組件1300(參見圖23)，其中相似的特 徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。相較於封裝組件1300而言，封裝組件1500包括中介層1400而非中介層1250。中介層1400相似於中介層1250，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。相較於中介層1250而言，中介層1400包括導通孔106、介電層112及晶粒連接件114。可如以上參考圖4所闡述般形成導通孔106、介電層112及晶粒連接件114，且本文中不再對其予以贅述。
圖25至圖30示出根據一些實施例的製造封裝組件1700的中間階段的剖視圖。在圖25中，提供或形成載體晶圓700。載體晶圓700用作用於以下所述的封裝製程的平台或支撐部。在一些實施例中，載體晶圓700包含半導體材料(例如，矽或類似材料)、介電材料(例如，石英或類似材料)、其組合或類似材料。如以下更詳細地闡述，在載體晶圓之上形成晶圓級封裝組件，在後續處理中將所述晶圓級封裝組件單體化成各別的晶粒級封裝組件1700。具體而言，載體晶圓700包括與相應的晶粒級封裝組件1700對應的多個封裝區(例如，封裝區700A及封裝區700B)。
將中介層200(參見圖3)貼合至載體晶圓700。在所示出的實施例中，載體晶圓700的每一封裝區(例如，封裝區700A或封裝區700B)中貼合有一個中介層200。在其他實施例中，基於封裝組件1700的設計需求，載體晶圓700的每一封裝區中可貼合有二或更多個中介層200。中介層200可為主動中介層(舉例而 言，包括諸如SRAM裝置的主動電性裝置)、被動中介層(舉例而言，包括諸如電容器的被動電性裝置)、I/O中介層(包括I/O電路系統)或類似層。在一些實施例中，利用如以上參考圖13所闡述的接合方法般將中介層200貼合至載體晶圓700，且本文中不再對其予以贅述。
在將中介層200貼合至載體晶圓700之後，如以上參考圖13所闡述般在中介層200上及中介層200周圍形成包封體702，且本文中不再對其予以贅述。可對包封體702進行薄化以暴露出位於中介層200的後側200B處的介電層112及晶粒連接件114。薄化製程可為研磨製程、CMP、回蝕、其組合或類似製程。在薄化製程之後，介電層112的頂表面、晶粒連接件114的頂表面與包封體702的頂表面共面(在製程變化範圍內)，使得所述頂表面彼此齊平。
在形成包封體702之後，將積體電路晶粒50(例如，第一積體電路晶粒50A及第二積體電路晶粒50B)貼合至每一中介層200。在所示出的實施例中，每一中介層200貼合有兩個積體電路晶粒50。在其他實施例中，基於封裝組件900的設計需求，每一中介層200可貼合有一個或多於兩個積體電路晶粒50。在一些實施例中，第一積體電路晶粒50A為邏輯裝置(例如，CPU、GPU或類似裝置)，而第二積體電路晶粒50B為記憶體裝置(例如，DRAM晶粒、HMC模組、HBM模組或類似裝置)。在一些實施例中，第一積體電路晶粒50A與第二積體電路晶粒50B為相同類型 的裝置(例如，SoC)。在一些實施例中，藉由以上參考圖13所闡述的接合製程將積體電路晶粒50貼合至相應的中介層200，且本文中不再對其予以贅述。
在圖26中，如以上參考圖14所闡述般在積體電路晶粒50上及積體電路晶粒50周圍形成包封體704，且本文中不再對其予以贅述。在形成之後，包封體704對積體電路晶粒50進行包封。可對包封體704進行薄化以暴露出積體電路晶粒50。薄化製程可為研磨製程、CMP、回蝕、其組合或類似製程。在一些實施例中，薄化製程亦移除積體電路晶粒50的載體60。在薄化製程之後，積體電路晶粒50的前側內連線結構56的頂表面與包封體704的頂表面共面(在製程變化範圍內)，使得所述頂表面彼此齊平。在一些實施例中，包封體702與包封體704包含相同的材料，且包封體702與包封體704之間的介面可能不可偵測。在其他實施例中，包封體702與包封體704包含不同的材料。
在所示出的實施例中，在如上所述的兩階段製程中由包封體702及包封體704對中介層200及積體電路晶粒50進行包封。在其他實施例中，可在單階段製程中對中介層200及積體電路晶粒50進行包封。在此種實施例中，會省略包封體702的形成，且在將中介層200及積體電路晶粒50兩者均貼合至載體晶圓700之後形成包封體704，使得包封體704對相鄰的中介層200之間的間隙以及相鄰的積體電路晶粒50之間的間隙進行填充。
在圖27及圖28中，在積體電路晶粒50及包封體704 之上形成中介層晶圓1600。中介層晶圓1600可包括多個晶粒級中介層1650，使得晶粒級中介層1650對應於載體晶圓700的相應的封裝區。在一些實施例中，中介層1650可為主動中介層(舉例而言，包括諸如SRAM裝置的主動電性裝置)、被動中介層(舉例而言，包括諸如電容器的被動電性裝置)、I/O中介層(包括I/O電路系統)、光學中介層或光子中介層(舉例而言，包括諸如調變器及/或波導的光學裝置)、混合(電性/光學)中介層(包括電性裝置及光學裝置)或類似層。
在圖27中，在積體電路晶粒50及包封體704之上形成中介層晶圓1600的內連線結構1602。內連線結構1602可包括一或多個介電層1602A及位於介電層1602A中的相應的金屬化層1602B(包括導電線及導通孔)。用於介電層1602A的可接受的介電材料包括低介電常數介電材料，例如磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、經硼摻雜的磷矽酸鹽玻璃(BPSG)、未經摻雜的矽酸鹽玻璃(USG)或類似材料。用於介電層1602A的可接受的介電材料更包括：氧化物，例如氧化矽或氧化鋁；氮化物，例如氮化矽；碳化物，例如碳化矽；類似材料；或其組合，例如氮氧化矽、碳氧化矽、碳氮化矽、碳氧氮化矽或類似材料。亦可使用例如聚合物(例如，聚苯並噁唑(PBO)、聚醯亞胺、苯並環丁烯(BCB)系聚合物)或類似材料等其他介電材料。金屬化層1602B可由導電材料(例如，金屬(例如，銅、鈷、鋁、金)、其組合或類似材料)形成。內連線結構1602可藉由鑲嵌製程(例如，單鑲嵌製程、 雙鑲嵌製程或類似製程)形成。
在圖28中，將中介層晶圓1600的半導體基底1604貼合至中介層晶圓1600的內連線結構1602。可利用與以上參考圖1所闡述的半導體基底52相似的材料及方法來形成半導體基底1604，且本文中不再對其予以贅述。
在所示出的實施例中，藉由接合方法(例如，熔合接合方法)將半導體基底1604貼合至內連線結構1602。在一些實施例中，在將半導體基底1604接合至內連線結構1602之前，在半導體基底1604上形成介電層1606。隨後，藉由將介電層1606熔合接合至內連線結構1602的最上部介電層(例如，內連線結構1602的最靠近半導體基底1604的介電層)，將半導體基底1604接合至內連線結構1602。在一些實施例中，在接合製程之前，對半導體基底1604的接合表面(例如，介電層1606的接合表面)及內連線結構1602的接合表面(例如，內連線結構1602的最上部介電層的接合表面)進行清潔，且隨後利用電漿製程(舉例而言，例如Ar電漿製程)進行活化。隨後，可執行退火製程以改善內連線結構1602與半導體基底1604之間的接合。
在圖29中，在積體電路晶粒50及包封體704之上形成中介層晶圓1600之後，自中介層200剝離載體晶圓700。隨後，如以上參考圖16所闡述般在中介層200的晶粒連接件110上形成導電連接件708，且本文中不再對其予以贅述。
此外，藉由沿著切割道區(例如，圍繞封裝區700A及 封裝區700B)進行剖切而對所得的晶圓級結構執行單體化製程。單體化製程可包括鋸切、蝕刻、切割、其組合或類似製程。舉例而言，單體化製程可包括對包封體702及包封體704、以及中介層晶圓1600的內連線結構1602及半導體基底1604進行鋸切。單體化製程將封裝區(例如，封裝區700A)自相鄰的封裝區(例如，封裝區700B)單體化以形成經單體化的封裝組件1700。在圖30中示出此種封裝組件1700。單體化製程自中介層晶圓1600的經單體化部分進一步形成中介層1650。作為單體化製程的結果，中介層1650的外側壁、中介層200的外側壁與包封體704的外側壁如圖30中所示般在側向上毗連(在製程變化範圍內)。
圖31示出根據一些實施例的封裝組件1800的剖視圖。封裝組件1800相似於封裝組件900(參見圖17)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。相較於封裝組件900而言，封裝組件1800包括中介層300'(參見圖6)而非中介層850(參見圖17)。積體電路晶粒50A與積體電路晶粒50B經由中介層300'(例如，經由中介層300'的內連線結構104及/或被動電性裝置(未示出))電性耦合。積體電路晶粒50A與積體電路晶粒50B經由中介層200(例如，經由中介層200的導通孔106、內連線結構104及/或主動電性裝置/被動電性裝置(未示出))進一步電性耦合。
圖32A及圖32B示出根據一些實施例的封裝組件1800的中介層300'的內連線結構104(參見圖31)的平面圖及剖視圖。 具體而言，圖32A示出平面圖，而圖32B示出沿著圖32A中的線BB'的剖視圖。在所示出的實施例中，封裝組件1800包括藉由中介層300'的內連線結構104進行內連的四個積體電路晶粒50(例如，積體電路晶粒50A、積體電路晶粒50B、積體電路晶粒50C及積體電路晶粒50D)。在一些實施例中，中介層300'的內連線結構104包括金屬化層104B(其可包括導電線104B1、導電線104B2、導電線104B3及導電線104B4)。導電線104B1、導電線104B2、導電線104B3與導電線104B4設置於內連線結構104的不同金屬化層中，使得導電線104B3位於導電線104B4之上，導電線104B2位於導電線104B3之上，且導電線104B1位於導電線104B2之上。導電線104B1、導電線104B2、導電線104B3及導電線104B4與積體電路晶粒50的晶粒連接件706進行內連，藉此將積體電路晶粒50彼此電性連接。導電線104B1沿著所連接的晶粒連接件706之間的最短直接路徑將積體電路晶粒50A的晶粒連接件706及積體電路晶粒50B的晶粒連接件706分別內連至積體電路晶粒50C的晶粒連接件706及積體電路晶粒50D的晶粒連接件706。導電線104B2沿著所連接的晶粒連接件706之間的最短直接路徑將積體電路晶粒50A的晶粒連接件706及積體電路晶粒50C的晶粒連接件706分別內連至積體電路晶粒50B的晶粒連接件706及積體電路晶粒50D的晶粒連接件706。導電線104B3沿著所連接的晶粒連接件706之間的最短直接路徑將積體電路晶粒50A的晶粒連接件706內連至積體電路晶粒50D的晶粒連接件706。導電線 104B4沿著所連接的晶粒連接件706之間的最短直接路徑將積體電路晶粒50B的晶粒連接件706內連至積體電路晶粒50C的晶粒連接件706。
圖33A及圖33B示出根據一些實施例的封裝組件1800的中介層300'的內連線結構104(參見圖31)的平面圖及剖視圖。具體而言，圖33A示出平面圖，而圖33B示出沿著圖33A中的線BB'的剖視圖。在所示出的實施例中，封裝組件1800包括藉由中介層300'的內連線結構104進行內連的四個積體電路晶粒50(例如，積體電路晶粒50A、積體電路晶粒50B、積體電路晶粒50C及積體電路晶粒50D)。在一些實施例中，中介層300'的內連線結構104包括金屬化層104B(其可包括導電線104B1及導電線104B2)。導電線104B1與導電線104B2設置於內連線結構104的不同金屬化層中，使得導電線104B1位於導電線104B2之上。導電線104B1及導電線104B2對積體電路晶粒50的晶粒連接件706進行內連，藉此將積體電路晶粒50彼此電性連接。導電線104B1沿著所連接的晶粒連接件706之間的最短直接路徑將積體電路晶粒50A的晶粒連接件706及積體電路晶粒50B的晶粒連接件706分別內連至積體電路晶粒50C的晶粒連接件706及積體電路晶粒50D的晶粒連接件706。導電線104B2沿著所連接的晶粒連接件706之間的最短直接路徑將積體電路晶粒50A的晶粒連接件706及積體電路晶粒50C的晶粒連接件706分別內連至積體電路晶粒50B的晶粒連接件706及積體電路晶粒50D的晶粒連接件706。
圖34示出根據一些實施例的封裝組件1900的剖視圖。封裝組件1900相似於封裝組件900(參見圖17)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。相較於封裝組件900而言，封裝組件1900包括中介層300(參見圖5)而非中介層850(參見圖17)。積體電路晶粒50A與積體電路晶粒50B經由中介層300(例如，經由中介層300的內連線結構104及/或被動電性裝置(未示出))電性耦合。積體電路晶粒50A與積體電路晶粒50B經由中介層200(例如，經由中介層200的導通孔106、內連線結構104及/或主動電性裝置/被動電性裝置(未示出))進一步電性耦合。
圖35示出根據一些實施例的封裝組件2000的剖視圖。封裝組件2000相似於封裝組件900(參見圖17)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。相較於封裝組件900而言，封裝組件2000包括中介層400'(參見圖8)而非中介層850(參見圖17)。積體電路晶粒50A與積體電路晶粒50B經由中介層400'(例如，經由中介層400'的內連線結構104及/或主動電性裝置/被動電性裝置402)電性耦合。積體電路晶粒50A與積體電路晶粒50B經由中介層200(例如，經由中介層200的導通孔106、內連線結構104及/或主動電性裝置/被動電性裝置(未示出))進一步電性耦合。
圖36示出根據一些實施例的封裝組件2000的中介層400'的內連線結構104的平面圖。在所示出的實施例中，封裝組件 2000包括藉由中介層400'的內連線結構104進行內連的四個積體電路晶粒50(例如，積體電路晶粒50A、積體電路晶粒50B、積體電路晶粒50C及積體電路晶粒50D)。在一些實施例中，積體電路晶粒50的晶粒連接件706耦合至I/O路由器/交換機404。在一些實施例中，I/O路由器/交換機404可由中介層400'的裝置402(參見圖35)形成。中介層400'的內連線結構104包括金屬化層104B(其可包括導電線104B1及導電線104B2)。在一些實施例中，導電線104B1與導電線104B2設置於內連線結構104的不同金屬化層中，使得導電線104B2位於導電線104B1之上。導電線104B1沿著所連接的I/O路由器/交換機之間的最短直接路徑將積體電路晶粒50A的I/O路由器/交換機404及積體電路晶粒50B的I/O路由器/交換機404分別內連至積體電路晶粒50C的I/O路由器/交換機404及積體電路晶粒50D的I/O路由器/交換機404。導電線104B2沿著所連接的I/O路由器/交換機之間的最短直接路徑在積體電路晶粒50A、積體電路晶粒50B、積體電路晶粒50C及積體電路晶粒50D中的每一者內對相鄰的I/O路由器/交換機404進行內連。導電線104B2沿著所連接的I/O路由器/交換機之間的最短直接路徑將積體電路晶粒50A的I/O路由器/交換機404進一步內連至積體電路晶粒50B的I/O路由器/交換機404且將積體電路晶粒50C的I/O路由器/交換機404內連至積體電路晶粒50D的I/O路由器/交換機404。
圖37示出根據一些實施例的封裝組件2100的剖視圖。 封裝組件2100相似於封裝組件900(參見圖17)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。相較於封裝組件900而言，封裝組件2100包括中介層400(參見圖7)而非中介層850(參見圖17)。積體電路晶粒50A與積體電路晶粒50B經由中介層400(例如，經由中介層400的內連線結構104及/或主動電性裝置/被動電性裝置402)電性耦合。積體電路晶粒50A與積體電路晶粒50B經由中介層200(例如，經由中介層200的導通孔106、內連線結構104及/或主動電性裝置/被動電性裝置(未示出))進一步電性耦合。
圖38示出根據一些實施例的封裝組件2200的剖視圖。封裝組件2200相似於封裝組件900(參見圖17)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。相較於封裝組件900而言，封裝組件2200包括中介層500'(參見圖10)而非中介層850(參見圖17)。積體電路晶粒50A與積體電路晶粒50B經由中介層500'(例如，經由中介層500'的內連線結構104、所述一或多個波導504及/或光學裝置502)電性耦合。積體電路晶粒50A與積體電路晶粒50B經由中介層200(例如，經由中介層200的導通孔106、內連線結構104及/或主動電性裝置/被動電性裝置(未示出))進一步電性耦合。
圖39示出根據一些實施例的封裝組件2300的剖視圖。封裝組件2300相似於封裝組件900(參見圖17)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以 贅述。相較於封裝組件900而言，封裝組件2300包括中介層500(參見圖9)而非中介層850(參見圖17)。積體電路晶粒50A與積體電路晶粒50B經由中介層500(例如，經由中介層500的內連線結構104、所述一或多個光學波導504及/或光學裝置502)電性耦合。積體電路晶粒50A與積體電路晶粒50B經由中介層200(例如，經由中介層200的導通孔106、內連線結構104及/或主動電性裝置/被動電性裝置(未示出))進一步電性耦合。
圖40示出根據一些實施例的封裝組件2400的剖視圖。封裝組件2400相似於封裝組件900(參見圖17)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。相較於封裝組件900而言，封裝組件2400包括中介層600'(參見圖12)而非中介層850(參見圖17)。積體電路晶粒50A與積體電路晶粒50B經由中介層600'(例如，經由中介層600'的內連線結構104、所述一或多個波導602、光學裝置(未示出)及/或主動電性裝置/被動電性裝置(未示出))電性耦合。積體電路晶粒50A與積體電路晶粒50B經由中介層200(例如，經由中介層200的導通孔106、內連線結構104及/或主動電性裝置/被動電性裝置(未示出))進一步電性耦合。
圖41示出根據一些實施例的封裝組件2500的剖視圖。封裝組件2500相似於封裝組件900(參見圖17)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。相較於封裝組件900而言，封裝組件2500包括中介層600 (參見圖11)而非中介層850(參見圖17)。積體電路晶粒50A與積體電路晶粒50B經由中介層600(例如，經由中介層600的內連線結構104、所述一或多個光學波導602、光學裝置(未示出)及/或主動電性裝置/被動電性裝置(未示出))電性耦合。積體電路晶粒50A與積體電路晶粒50B經由中介層200(例如，經由中介層200的導通孔106、內連線結構104及/或主動電性裝置/被動電性裝置(未示出))進一步電性耦合。
圖42示出根據一些實施例的封裝組件2600的剖視圖。封裝組件2600相似於封裝組件900(參見圖17)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。相較於封裝組件900而言，封裝組件2600包括兩個中介層200而非單個中介層(參見圖17)，使得積體電路晶粒50A接合至中介層200中的第一者，且積體電路晶粒50B接合至中介層200中的第二者，中介層200中的第一者藉由包封體702而與中介層200中的第二者在側向上分隔開。積體電路晶粒50A與積體電路晶粒50B經由中介層850(例如，經由中介層850的內連線結構104、光學裝置(未示出)、主動電性裝置(未示出)及/或被動電性裝置(未示出))電性耦合。
圖43示出根據一些實施例的封裝組件2700的剖視圖。封裝組件2700相似於封裝組件1100(參見圖18)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。相較於封裝組件1100而言，封裝組件2700包括兩個中介 層200而非單個中介層(參見圖18)，使得積體電路晶粒50A接合至中介層200中的第一者，且積體電路晶粒50B接合至中介層200中的第二者，中介層200中的第一者藉由包封體702而與中介層200中的第二者在側向上分隔開。積體電路晶粒50A與積體電路晶粒50B經由中介層1000(例如，經由中介層1000的內連線結構104、光學裝置(未示出)、主動電性裝置(未示出)及/或被動電性裝置(未示出))電性耦合。
圖44示出根據一些實施例的封裝組件2800的剖視圖。封裝組件2800相似於封裝組件900(參見圖17)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。相較於封裝組件900而言，封裝組件2800不包括中介層200(參見圖17)，使得導電連接件708形成於積體電路晶粒50A的晶粒連接件62及積體電路晶粒50B的晶粒連接件62上。積體電路晶粒50A與積體電路晶粒50B經由中介層850(例如，經由中介層850的內連線結構104、光學裝置(未示出)、主動電性裝置(未示出)及/或被動電性裝置(未示出))電性耦合。
圖45示出根據一些實施例的封裝組件2900的剖視圖。封裝組件2900相似於封裝組件1100(參見圖18)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。相較於封裝組件1100而言，封裝組件2900不包括中介層200(參見圖18)，使得導電連接件708形成於積體電路晶粒50A的晶粒連接件62及積體電路晶粒50B的晶粒連接件62上。積體 電路晶粒50A與積體電路晶粒50B經由中介層1000(例如，經由中介層1000的內連線結構104、光學裝置(未示出)、主動電性裝置(未示出)及/或被動電性裝置(未示出))電性耦合。
圖46示出根據一些實施例的封裝組件3000的剖視圖。封裝組件3000相似於封裝組件900(參見圖17)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。相較於封裝組件900而言，封裝組件3000包括積體電路晶粒50'而非積體電路晶粒50(參見圖17)。積體電路晶粒50'經由中介層850(例如，經由中介層850的內連線結構104、光學裝置(未示出)、主動電性裝置(未示出)及/或被動電性裝置(未示出))電性耦合。積體電路晶粒50'經由中介層200(例如，經由中介層200的導通孔106、內連線結構104及/或主動電性裝置/被動電性裝置(未示出))進一步電性耦合。
圖47示出根據一些實施例的封裝組件3100的剖視圖。封裝組件3100相似於封裝組件1100(參見圖18)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。相較於封裝組件1100而言，封裝組件3100包括積體電路晶粒50'而非積體電路晶粒50(參見圖18)。積體電路晶粒50'經由中介層1000(例如，經由中介層1000的內連線結構104、光學裝置(未示出)、主動電性裝置(未示出)及/或被動電性裝置(未示出))電性耦合。積體電路晶粒50'經由中介層200(例如，經由中介層200的導通孔106、內連線結構104及/或主動電性裝置/被 動電性裝置(未示出))進一步電性耦合。
圖48示出根據一些實施例的封裝組件3200的剖視圖。封裝組件3200相似於封裝組件3000(參見圖46)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。相較於封裝組件3000而言，封裝組件3200不包括中介層200(參見圖46)，使得導電連接件708形成於積體電路晶粒50'的晶粒連接件62上。積體電路晶粒50'經由中介層850(例如，經由中介層850的內連線結構104、光學裝置(未示出)、主動電性裝置(未示出)及/或被動電性裝置(未示出))電性耦合。
圖49示出根據一些實施例的封裝組件3300的剖視圖。封裝組件3300相似於封裝組件3100(參見圖47)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對相似的特徵予以贅述。相較於封裝組件3100而言，封裝組件3300不包括中介層200(參見圖47)，使得導電連接件708形成於積體電路晶粒50'的晶粒連接件62上。積體電路晶粒50'經由中介層1000(例如，經由中介層1000的內連線結構104、光學裝置(未示出)、主動電性裝置(未示出)及/或被動電性裝置(未示出))電性耦合。
圖50示出根據一些實施例的多層式封裝組件3400的剖視圖。多層式封裝組件3400包括貼合至封裝組件34021的封裝組件34022。封裝組件34021相似於封裝組件1900(參見圖34)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對其予以贅述。在一些實施例中，可利用與以上參考圖13至圖16所闡 述的製程步驟相似的製程步驟來形成封裝組件34021，且本文中不再對相似的特徵予以贅述。區別於封裝組件1900(參見圖34)，封裝組件34021包括延伸穿過包封體704的穿孔34041。穿孔34041亦可被稱為模製穿孔、包封體穿孔或晶片穿孔。在一些實施例中，在如以上參考圖13所闡述般將中介層200貼合至載體晶圓700之後，在中介層200之上形成晶種層(例如(舉例而言)，銅層)，在晶種層上形成光阻，且對光阻進行圖案化以形成用於穿孔34041的開口。隨後，舉例而言，利用鍍覆製程在開口中形成導電材料(例如(舉例而言)，銅)。在形成導電材料之後，移除光阻，且在移除光阻之後，移除晶種層的被暴露出的部分。晶種層的剩餘部分與導電材料的剩餘部分形成穿孔34041。穿孔34041將封裝組件34021的中介層200電性耦合至封裝組件34021的中介層300。
封裝組件34022相似於封裝組件1800(參見圖31)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對其予以贅述。在一些實施例中，可利用與以上參考圖13至圖16所闡述的製程步驟相似的製程步驟來形成封裝組件34022，且本文中不再對其予以贅述。區別於封裝組件1800(參見圖31)，封裝組件34022包括延伸穿過包封體704的穿孔34042。穿孔34042亦可被稱為模製穿孔、包封體穿孔或晶片穿孔。可利用與穿孔34041相似的材料及方法來形成穿孔34042。穿孔34042將封裝組件34022的中介層200電性耦合至封裝組件34022的中介層300'。
在一些實施例中，利用接合製程(例如，混合接合製程) 將封裝組件34022貼合至封裝組件34021。在此種實施例中，將封裝組件34022的介電層108熔合接合至封裝組件34021的介電層112，且將封裝組件34022的晶粒連接件110熔合接合至封裝組件34021的晶粒連接件114。在一些實施例中，在接合製程之前，對介電層108的接合表面及介電層112的接合表面以及晶粒連接件110的接合表面及晶粒連接件114的接合表面進行清潔，且隨後利用電漿製程(舉例而言，例如Ar電漿製程)進行活化。隨後，可執行退火製程以改善封裝組件34021與封裝組件34022之間的接合。封裝組件34021與封裝組件34022經由接合結構電性耦合，所述接合結構是藉由將封裝組件34022的晶粒連接件110熔合接合至封裝組件34021的晶粒連接件114來形成。
在一些實施例中，基於多層式封裝組件3400的設計需求，中介層300'可由中介層400'(參見圖8)、中介層500'(參見圖10)及中介層600'(參見圖12)中的任一者代替。在一些實施例中，基於多層式封裝組件3400的設計需求，中介層300可由中介層400(參見圖7)、中介層500(參見圖9)及中介層600(參見圖11)中的任一者代替。在一些實施例中，基於多層式封裝組件3400的設計需求，積體電路晶粒50中的一些積體電路晶粒50或所有積體電路晶粒50可由積體電路晶粒50'(參見圖2)代替。在所示出的實施例中，多層式封裝組件3400包括兩個封裝組件(例如，封裝組件34021及封裝組件34022)。在其他實施例中，基於多層式封裝組件3400的設計需求，多層式封裝組件3400可包括多 於兩個封裝組件。
圖51示出根據一些實施例的多層式封裝組件3500的剖視圖。多層式封裝組件3500包括封裝組件35021、封裝組件35022及封裝組件35023。封裝組件35022貼合至封裝組件35021，且封裝組件35023貼合至封裝組件35022，使得封裝組件35022夾置於封裝組件35021與封裝組件35023之間。
封裝組件35021相似於封裝組件1900(參見圖34)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對其予以贅述。在一些實施例中，可利用與以上參考圖13至圖16所闡述的製程步驟相似的製程步驟來形成封裝組件35021，且本文中不再對其予以贅述。區別於封裝組件1900(參見圖34)，封裝組件35021包括延伸穿過包封體704的穿孔35041。穿孔35041亦可被稱為模製穿孔、包封體穿孔或晶片穿孔。在一些實施例中，可利用與以上參考圖50所闡述的穿孔34041相似的材料及方法來形成穿孔35041，且本文中不再對其予以贅述。穿孔35041將封裝組件35021的中介層200電性耦合至封裝組件35021的中介層300。
封裝組件35022相似於封裝組件2500(參見圖41)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對其予以贅述。在一些實施例中，可利用與以上參考圖13至圖16所闡述的製程步驟相似的製程步驟來形成封裝組件35022，且本文中不再對其予以贅述。區別於封裝組件2500(參見圖41)，封裝組件35022包括延伸穿過包封體704的穿孔35042。穿孔35042亦可被 稱為模製穿孔、包封體穿孔或晶片穿孔。在一些實施例中，可利用與以上參考圖50所闡述的穿孔34041相似的材料及方法來形成穿孔35042，且本文中不再對其予以贅述。穿孔35042將封裝組件35022的中介層200電性耦合至封裝組件35022的中介層600。
封裝組件35023相似於封裝組件2200(參見圖38)，其中相似的特徵由相似的參考編號進行標記，且本文中不再對其予以贅述。在一些實施例中，可利用與以上參考圖13至圖16所闡述的製程步驟相似的製程步驟來形成封裝組件35023，且本文中不再對其予以贅述。區別於封裝組件2200(參見圖38)，封裝組件35023包括延伸穿過包封體704的穿孔35043。穿孔35043亦可被稱為模製穿孔、包封體穿孔或晶片穿孔。在一些實施例中，可利用與以上參考圖50所闡述的穿孔34041相似的材料及方法來形成穿孔35043，且本文中不再對其予以贅述。穿孔35043將封裝組件35023的中介層200電性耦合至封裝組件35023的中介層500'。
在一些實施例中，利用接合製程(例如，混合接合製程)將封裝組件35021貼合至封裝組件35022。在此種實施例中，將封裝組件35022的中介層200接合至封裝組件35021的中介層300，使得封裝組件35022的介電層108熔合接合至封裝組件35021的介電層112，且封裝組件35022的晶粒連接件110熔合接合至封裝組件35021的晶粒連接件114。在一些實施例中，在接合製程之前，對介電層108的接合表面及介電層112的接合表面以及晶粒連接件110的接合表面及晶粒連接件114的接合表面進行清潔，且隨 後利用電漿製程(舉例而言，例如Ar電漿製程)進行活化。隨後，可執行退火製程以改善封裝組件35021與封裝組件35022之間的接合。封裝組件35021與封裝組件35022經由接合結構電性耦合，所述接合結構是藉由將封裝組件35022的晶粒連接件110熔合接合至封裝組件35021的晶粒連接件114來形成。
在一些實施例中，利用接合製程(例如，混合接合製程)將封裝組件35023貼合至封裝組件35022。在此種實施例中，將封裝組件35023的中介層200接合至封裝組件35022的中介層600，使得封裝組件35023的介電層108熔合接合至封裝組件35022的介電層112，且封裝組件35023的晶粒連接件110熔合接合至封裝組件35022的晶粒連接件114。在一些實施例中，在接合製程之前，對介電層108的接合表面及介電層112的接合表面以及晶粒連接件110的接合表面及晶粒連接件114的接合表面進行清潔，且隨後利用電漿製程(舉例而言，例如Ar電漿製程)進行活化。隨後，可執行退火製程以改善封裝組件35022與封裝組件35023之間的接合。封裝組件35022與封裝組件35023經由接合結構電性耦合，所述接合結構是藉由將封裝組件35023的晶粒連接件110熔合接合至封裝組件35022的晶粒連接件114來形成。
在一些實施例中，基於多層式封裝組件3500的設計需求，中介層300可由中介層400(參見圖7)、中介層500(參見圖9)及中介層600(參見圖11)中的任一者代替。在一些實施例中，基於多層式封裝組件3500的設計需求，中介層600可由中介層 300(參見圖5)、中介層400(參見圖7)及中介層500(參見圖9)中的任一者代替。在一些實施例中，基於多層式封裝組件3500的設計需求，中介層500'可由中介層300'(參見圖6)、中介層400'(參見圖8)及中介層600'(參見圖12)中的任一者代替。在一些實施例中，基於多層式封裝組件3500的設計需求，積體電路晶粒50中的一些積體電路晶粒50或所有積體電路晶粒50可由積體電路晶粒50'(參見圖2)代替。在所示出的實施例中，多層式封裝組件3500包括三個封裝組件(例如，封裝組件35021、封裝組件35022及封裝組件35023)。在其他實施例中，基於多層式封裝組件3500的設計需求，多層式封裝組件3500可包括多於三個封裝組件。
在一些實施例中，可將上述封裝組件中的任一者貼合至封裝基底以形成積體電路封裝。在圖52中示出此種積體電路封裝3700。具體而言，圖52示出根據一些實施例的包括安裝於封裝基底3600上的封裝組件900(參見圖17)的積體電路封裝3700的剖視圖。可使用導電連接件708將封裝組件900安裝於封裝基底3600上。
封裝基底3600包括基底芯體3602及位於基底芯體3602之上的接合墊3604。基底芯體3602可由半導體材料(例如，矽、鍺、金剛石或類似材料)製成。作為另外一種選擇，亦可使用化合物材料，例如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺、磷化鎵砷、磷化鎵銦、該些的組合及類似材料。此外，基底芯體 3602可為SOI基底。一般而言，SOI基底包括由半導體材料(例如，磊晶矽、鍺、矽鍺、SOI、絕緣體上矽鍺(SiGe-On-Insulator，SGOI)或其組合)形成的層。在一個替代實施例中，基底芯體3602是基於絕緣芯體，例如玻璃纖維加強型樹脂芯體(fiberglass reinforced resin core)。一種實例性芯體材料為例如弗朗克功能調節劑4(Frankel’s function regulator 4，FR4)等玻璃纖維樹脂。芯體材料的替代品包括雙馬來醯亞胺-三嗪(bismaleimide-triazine，BT)樹脂，或者作為另外一種選擇，包括其他印刷電路板(Printed Circuit Board，PCB)材料或膜。可對基底芯體3602使用例如味之素構成膜(Ajinomoto Build-up Film，ABF)等構成膜或其他疊層。
基底芯體3602可包括主動裝置及被動裝置(未示出)。可使用各種各樣的裝置(例如，電晶體、電容器、電阻器、該些的組合及類似裝置)來產生積體電路封裝3700的設計的結構需求及功能需求。可利用任何合適的方法來形成所述裝置。
基底芯體3602亦可包括金屬化層及通孔(未示出)，接合墊3604實體耦合及/或電性耦合至金屬化層及通孔。金屬化層可形成於主動裝置及被動裝置之上，且被設計成對各種裝置進行連接以形成功能電路系統。金屬化層可由介電材料(例如，低介電常數介電材料)與導電材料(例如，銅)形成的交替層形成，通孔對由導電材料形成的層進行內連，且可藉由任何合適的製程(例如，沉積、鑲嵌、雙鑲嵌或類似製程)形成所述金屬化層。在一些實施例中，基底芯體3602實質上不存在主動裝置及被動裝置。
在一些實施例中，對導電連接件708進行迴焊以將封裝組件900貼合至接合墊3604。導電連接件708將封裝基底3600(包括位於基底芯體3602中的金屬化層)電性耦合及/或實體耦合至封裝組件900。在一些實施例中，在封裝基底3600上形成阻焊劑3606。導電連接件708可設置於阻焊劑3606中的開口中，以電性耦合且機械耦合至接合墊3604。阻焊劑3606可用於保護封裝基底3600的區域免受外部損壞。
在對導電連接件708進行迴焊之前，導電連接件708可具有形成於其上的環氧樹脂焊劑(epoxy flux)(未示出)，其中在將封裝組件900貼合至封裝基底3600之後，環氧樹脂焊劑的環氧樹脂部分中的至少一些部分保留下來。此剩餘的環氧樹脂部分可充當底部填充膠，以減小應力並保護由導電連接件708的迴焊所產生的接頭(joint)。在一些實施例中，可使底部填充膠3608形成於封裝組件900與封裝基底3600之間並環繞導電連接件708。底部填充膠3608可由模製化合物、環氧樹脂或類似材料形成。底部填充膠3608可在將封裝組件900貼合至封裝基底3600之後藉由毛細流動製程(capillary flow process)形成，或者可在將封裝組件900貼合至封裝基底3600之前藉由合適的沉積方法形成。
亦可包括其他特徵及製程。舉例而言，可包括測試結構以幫助對三維(three dimensional，3D)封裝或三維積體電路(three-dimensional integrated circuit，3DIC)裝置進行驗證測試。所述測試結構可例如包括在重佈線層中或在基底上形成的測試墊(test pad)，以便能夠對3D封裝或3DIC進行測試、對探針及/或探針卡(probe card)進行使用以及進行類似操作。可對中間結構以及最終結構執行驗證測試。此外，可將本文中所揭露的結構及方法與包括對已知良好晶粒進行中間驗證的測試方法結合使用，以提高良率(yield)並降低成本。
實施例可達成多種優點。上述各種實施例使得能夠形成包括包封於包封體(舉例而言，例如圖17中所示的包封體704)中的多個積體電路晶粒(舉例而言，例如圖17中所示的積體電路晶粒50A及積體電路晶粒50B)的封裝組件(舉例而言，例如圖17中所示的封裝組件900)，其中積體電路晶粒中的每一者包括前側內連線結構(舉例而言，例如圖1中所示的前側內連線結構56)及後側內連線結構(舉例而言，例如圖1中所示的後側內連線結構58)。封裝組件更包括與積體電路晶粒的後側內連線結構實體接觸且電性接觸的第一中介層(舉例而言，例如圖17中所示的中介層200)、以及與積體電路晶粒的前側內連線結構實體接觸且電性接觸的第二中介層(舉例而言，例如圖17中所示的中介層850)。第二中介層能夠達成積體電路晶粒的前側內連線結構的耦合，而不依賴於積體電路晶粒的後側內連線結構(例如，超級電源軌)以及第一中介層的內連線結構及穿孔。藉由將第一中介層與第二中介層混合接合至積體電路晶粒，會降低封裝組件的熱阻。藉由經由第二中介層對積體電路晶粒進行電性耦合，會提高封裝組件的電路設計的靈活性。
根據實施例，一種封裝包括：包封體，具有第一側及與第一側相對的第二側；第一積體電路晶粒及第二積體電路晶粒，嵌入於包封體中；以及第一中介層，位於包封體的第一側上。第一中介層機械耦合且電性耦合至第一積體電路晶粒及第二積體電路晶粒。所述封裝更包括位於包封體的第二側上的第二中介層。第二中介層機械耦合且電性耦合至第一積體電路晶粒及第二積體電路晶粒。第二中介層將第一積體電路晶粒光學耦合或電性耦合至第二積體電路晶粒。在實施例中，第一中介層包括主動電性裝置或被動電性裝置。在實施例中，第二中介層包括主動電性裝置、被動電性裝置或光學裝置。在實施例中，第一積體電路晶粒包括：基底；第一內連線結構，位於基底的後側上，其中第一內連線結構與第一中介層實體接觸且電性接觸；以及第二內連線結構，位於基底的前側上，其中第二內連線結構與第二中介層實體接觸且電性接觸。在實施例中，第二積體電路晶粒包括：基底；第一內連線結構，位於基底的後側上，其中第一內連線結構與第一中介層實體接觸且電性接觸；以及第二內連線結構，位於基底的前側上，其中第二內連線結構與第二中介層實體接觸且電性接觸。在實施例中，第一中介層的側壁、第二中介層的側壁與包封體的側壁在側向上毗連。在實施例中，第一中介層將第一積體電路晶粒電性耦合至第二積體電路晶粒。
根據另一實施例，一種封裝包括第一積體電路晶粒及第二積體電路晶粒。第一積體電路晶粒包括：第一基底；第一內連線 結構，位於第一基底的後側上；以及第二內連線結構，位於第一基底的前側上。第二內連線結構電性耦合至第一內連線結構。第二積體電路晶粒包括：第二基底；第三內連線結構，位於第二基底的後側上；以及第四內連線結構，位於第二基底的前側上。第四內連線結構電性耦合至第三內連線結構。所述封裝更包括：第一中介層，與第二內連線結構及第四內連線結構實體接觸；以及第二中介層，與第一內連線結構及第三內連線結構實體接觸。第二中介層將第一內連線結構電性耦合至第三內連線結構。第一中介層將第二內連線結構電性耦合且光學耦合至第四內連線結構。在實施例中，第二中介層包括主動電性裝置及被動電性裝置。在實施例中，第一中介層包括電性裝置及光學裝置。在實施例中，所述封裝更包括：包封體，位於第一中介層與第二中介層之間，所述包封體沿著第一積體電路晶粒的側壁及第二積體電路晶粒的側壁延伸。在實施例中，第一中介層包括金屬化層及一或多個波導，第二內連線結構與第四內連線結構經由金屬化層電性耦合，第二內連線結構與第四內連線結構經由所述一或多個波導光學耦合。在實施例中，第二中介層包括第一接合墊，所述第一接合墊位於第二中介層的前側處，且第一內連線結構包括第二接合墊，第二接合墊與第一接合墊實體接觸。在實施例中，第一中介層包括第三接合墊，所述第三接合墊位於第一中介層的前側處，且第二內連線結構包括第四接合墊，第四接合墊與第三接合墊實體接觸。
根據又一實施例，一種形成封裝的方法包括將中介層晶 粒貼合至載體晶圓。使第一包封體形成於載體晶圓之上且沿著中介層晶粒的側壁延伸。將第一積體電路晶粒及第二積體電路晶粒接合至中介層晶粒。中介層晶粒將第一積體電路晶粒電性耦合至第二積體電路晶粒。使第二包封體形成於載體晶圓之上且沿著第一積體電路晶粒的側壁及第二積體電路晶粒的側壁延伸。將中介層晶圓接合至第一積體電路晶粒及第二積體電路晶粒。中介層晶圓將第一積體電路晶粒電性耦合且光學耦合至第二積體電路晶粒。在實施例中，將第一積體電路晶粒及第二積體電路晶粒接合至中介層晶粒包括：將第一積體電路晶粒的第一接合墊及第二積體電路晶粒的第二接合墊接合至中介層晶粒的第三接合墊。在實施例中，將中介層晶圓接合至第一積體電路晶粒及第二積體電路晶粒包括：將第一積體電路晶粒的第四接合墊及第二積體電路晶粒的第五接合墊接合至中介層晶圓的第六接合墊，第一接合墊與第四接合墊位於第一積體電路晶粒的相對側上，第二接合墊與第五接合墊位於第二積體電路晶粒的相對側上。在實施例中，所述方法更包括：自中介層晶圓剝離載體晶圓且將多個導電連接件接合至中介層晶圓。在實施例中，第一包封體與第二包封體包含相同的材料。在實施例中，第一包封體與第二包封體包含不同的材料。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施 例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中對其作出各種改變、代替及變更。
50、50'、50C、50D:積體電路晶粒
50A、50B:積體電路晶粒
50BS、100BS、200B、300B、400B、500B、600B:後側
52、1604:半導體基底
54:裝置
56:前側內連線結構
56A、58A、104A、108、112、1602A、1606:介電層
56B、58B、104B、1602B:金屬化層
58:後側內連線結構
60:載體
62、110、114、706、1304:晶粒連接件
64:超級電源軌
66:絕緣層
68、106:導通孔
100:晶圓/中介層晶圓
100A、100B、700A、700B:封裝區
100F、200F、300F、400F、500F、600F:前側
102:基底
104、1602:內連線結構
104B1、104B2、104B3、104B4:導電線
200、300、300'、400、400'、500、500'、600、600'、850、1000、1250、1400、1650:中介層
402、502:裝置
404:I/O路由器/交換機
504、602:波導
700:載體晶圓
702、704、1302:包封體
708、1306:導電連接件
800、1200、1600:中介層晶圓
900、1100、1300、1500、1700、1800、2000、2100、2200、2300、2400、2500、2600、2700、2800、2900、3000、3100、3200、3300、34021、34022、35021、35022、35023:封裝組件
3400、3500:多層式封裝組件
34041、34042、35041、35042、35043:穿孔
3600:封裝基底
3602:基底芯體
3604:接合墊
3606:阻焊劑
3608:底部填充膠
3700:積體電路封裝
BB':線
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出根據一些實施例的積體電路晶粒的剖視圖。
圖2示出根據一些實施例的積體電路晶粒的剖視圖。
圖3及圖4示出根據一些實施例的製造中介層的中間階段的剖視圖。
圖5示出根據一些實施例的中介層的剖視圖。
圖6示出根據一些實施例的中介層的剖視圖。
圖7示出根據一些實施例的中介層的剖視圖。
圖8示出根據一些實施例的中介層的剖視圖。
圖9示出根據一些實施例的中介層的剖視圖。
圖10示出根據一些實施例的中介層的剖視圖。
圖11示出根據一些實施例的中介層的剖視圖。
圖12示出根據一些實施例的中介層的剖視圖。
圖13至圖17示出根據一些實施例的製造封裝組件的中間階段的剖視圖。
圖18示出根據一些實施例的封裝組件的剖視圖。
圖19至圖23示出根據一些實施例的製造封裝組件的中間階段的剖視圖。
圖24示出根據一些實施例的封裝組件的剖視圖。
圖25至圖30示出根據一些實施例的製造封裝組件的中間階段的剖視圖。
圖31示出根據一些實施例的封裝組件的剖視圖。
圖32A及圖32B示出根據一些實施例的封裝組件的內連線結構的平面圖及剖視圖。
圖33A及圖33B示出根據一些實施例的封裝組件的內連線結構的平面圖及剖視圖。
圖34示出根據一些實施例的封裝組件的剖視圖。
圖35示出根據一些實施例的封裝組件的剖視圖。
圖36示出根據一些實施例的封裝組件的內連線結構的平面圖。
圖37示出根據一些實施例的封裝組件的剖視圖。
圖38示出根據一些實施例的封裝組件的剖視圖。
圖39示出根據一些實施例的封裝組件的剖視圖。
圖40示出根據一些實施例的封裝組件的剖視圖。
圖41示出根據一些實施例的封裝組件的剖視圖。
圖42示出根據一些實施例的封裝組件的剖視圖。
圖43示出根據一些實施例的封裝組件的剖視圖。
圖44示出根據一些實施例的封裝組件的剖視圖。
圖45示出根據一些實施例的封裝組件的剖視圖。
圖46示出根據一些實施例的封裝組件的剖視圖。
圖47示出根據一些實施例的封裝組件的剖視圖。
圖48示出根據一些實施例的封裝組件的剖視圖。
圖49示出根據一些實施例的封裝組件的剖視圖。
圖50示出根據一些實施例的多層式封裝組件的剖視圖。
圖51示出根據一些實施例的多層式封裝組件的剖視圖。
圖52示出根據一些實施例的積體電路封裝的剖視圖。
50A、50B:積體電路晶粒
108:介電層
110:晶粒連接件
200、850:中介層
704:包封體
708:導電連接件
900:封裝組件
3600:封裝基底
3602:基底芯體
3604:接合墊
3606:阻焊劑
3608:底部填充膠
3700:積體電路封裝

Claims (9)

  1. 一種封裝，包括：包封體，具有第一側及與所述第一側相對的第二側；第一積體電路晶粒及第二積體電路晶粒，嵌入於所述包封體中第一中介層，位於所述包封體的所述第一側上，所述第一中介層機械耦合且電性耦合至所述第一積體電路晶粒及所述第二積體電路晶粒；以及第二中介層，位於所述包封體的所述第二側上，所述第二中介層機械耦合且電性耦合至所述第一積體電路晶粒及所述第二積體電路晶粒，所述第二中介層將所述第一積體電路晶粒光學耦合或電性耦合至所述第二積體電路晶粒，其中所述第一中介層的側壁、所述第二中介層的側壁與所述包封體的側壁在側向上毗連。
  2. 如請求項1所述的封裝，其中所述第一中介層包括主動電性裝置或被動電性裝置。
  3. 如請求項1所述的封裝，其中所述第二中介層包括主動電性裝置、被動電性裝置或光學裝置。
  4. 一種封裝，包括：第一積體電路晶粒，所述第一積體電路晶粒包括：第一基底；第一內連線結構，位於所述第一基底的後側上；以及 第二內連線結構，位於所述第一基底的前側上，其中所述第二內連線結構電性耦合至所述第一內連線結構；第二積體電路晶粒，所述第二積體電路晶粒包括：第二基底；第三內連線結構，位於所述第二基底的後側上；以及第四內連線結構，位於所述第二基底的前側上，其中所述第四內連線結構電性耦合至所述第三內連線結構；以及第一中介層，與所述第二內連線結構及所述第四內連線結構實體接觸，所述第一中介層將所述第二內連線結構電性耦合且光學耦合至所述第四內連線結構。
  5. 如請求項4所述的封裝，更包括第二中介層，所述第二中介層與所述第一內連線結構及所述第三內連線結構實體接觸，所述第二中介層將所述第一內連線結構電性耦合至所述第三內連線結構。
  6. 如請求項5所述的封裝，其中所述第二中介層包括第一接合墊，所述第一接合墊位於所述第二中介層的前側處，且所述第一內連線結構包括第二接合墊，其中所述第二接合墊與所述第一接合墊實體接觸。
  7. 如請求項4所述的封裝，其中所述第一中介層包括金屬化層及一或多個波導，其中所述第二內連線結構與所述第四內連線結構經由所述金屬化層電性耦合，其中所述第二內連線結構與所述第四內連線結構經由所述一或多個波導光學耦合。
  8. 一種形成封裝的方法，包括：將中介層晶粒貼合至載體晶圓；使第一包封體形成於所述載體晶圓之上且沿著所述中介層晶粒的側壁延伸；將第一積體電路晶粒及第二積體電路晶粒接合至所述中介層晶粒，所述中介層晶粒將所述第一積體電路晶粒電性耦合至所述第二積體電路晶粒；使第二包封體形成於所述載體晶圓之上且沿著所述第一積體電路晶粒的側壁及所述第二積體電路晶粒的側壁延伸；以及將中介層晶圓接合至所述第一積體電路晶粒及所述第二積體電路晶粒，所述中介層晶圓將所述第一積體電路晶粒電性耦合且光學耦合至所述第二積體電路晶粒。
  9. 如請求項8所述的方法，其中將所述第一積體電路晶粒及所述第二積體電路晶粒接合至所述中介層晶粒包括：將所述第一積體電路晶粒的第一接合墊及所述第二積體電路晶粒的第二接合墊接合至所述中介層晶粒的第三接合墊。
TW112100671A 2022-04-04 2023-01-07 積體電路封裝及其形成方法 TWI861669B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263362424P 2022-04-04 2022-04-04
US63/362,424 2022-04-04
US17/812,530 2022-07-14
US17/812,530 US20230314702A1 (en) 2022-04-04 2022-07-14 Integrated circuit package and method of forming same

Publications (2)

Publication Number Publication Date
TW202341399A TW202341399A (zh) 2023-10-16
TWI861669B true TWI861669B (zh) 2024-11-11

Family

ID=88193957

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112100671A TWI861669B (zh) 2022-04-04 2023-01-07 積體電路封裝及其形成方法

Country Status (2)

Country Link
US (2) US20230314702A1 (zh)
TW (1) TWI861669B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12353988B2 (en) 2020-07-09 2025-07-08 Celestial Ai Inc. Neuromorphic photonics with coherent linear neurons
US12271595B2 (en) 2022-03-18 2025-04-08 Celestial Ai Inc. Photonic memory fabric for system memory interconnection
EP4281906A4 (en) 2021-06-18 2024-07-17 Celestial AI Inc. ELECTROPHOTONIC NETWORK FOR MACHINE LEARNING
KR20240155370A (ko) 2022-03-18 2024-10-28 셀레스티얼 에이아이 인코포레이티드 광 멀티 다이 상호 연결 브리지(omib)
US12442999B2 (en) 2022-03-18 2025-10-14 Celestial Ai Inc. Optically bridged multicomponent package with extended temperature range
US12315784B2 (en) * 2022-05-17 2025-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
US12191257B2 (en) 2022-07-26 2025-01-07 Celestial Ai Inc. Electrical bridge package with integrated off-bridge photonic channel interface
US12283584B2 (en) * 2022-07-26 2025-04-22 Celestial Ai Inc. Electrical bridge package with integrated off-bridge photonic channel interface
US12217056B2 (en) 2023-01-27 2025-02-04 Celestial Ai Inc. Load/store unit for a tensor engine and methods for loading or storing a tensor
US20250284074A1 (en) * 2024-03-11 2025-09-11 Samsung Electronics Co., Ltd. System and methods for co-package optics package architecture
US20250370202A1 (en) 2024-06-03 2025-12-04 Celestial Ai Inc. Packaging optical components in a circuit package

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201933558A (zh) * 2017-11-29 2019-08-16 台灣積體電路製造股份有限公司 半導體裝置
US20200083172A1 (en) * 2018-09-07 2020-03-12 Advanced Semiconductor Engineering, Inc. Semiconductor device package
TW202131458A (zh) * 2017-06-09 2021-08-16 美商蘋果公司 半導體封裝及其形成之方法
TW202133353A (zh) * 2020-02-27 2021-09-01 台灣積體電路製造股份有限公司 光子半導體元件的封裝及其製造方法
TW202145487A (zh) * 2020-05-28 2021-12-01 台灣積體電路製造股份有限公司 扇出型矽中介物

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5608264A (en) * 1995-06-05 1997-03-04 Harris Corporation Surface mountable integrated circuit with conductive vias
US20050275750A1 (en) * 2004-06-09 2005-12-15 Salman Akram Wafer-level packaged microelectronic imagers and processes for wafer-level packaging
JPWO2010038871A1 (ja) * 2008-10-03 2012-03-01 ソニー株式会社 半導体装置
ITVI20120060A1 (it) * 2012-03-19 2013-09-20 St Microelectronics Srl Sistema elettronico avente un' aumentata connessione tramite l'uso di canali di comunicazione orizzontali e verticali
US9671572B2 (en) * 2014-09-22 2017-06-06 Oracle International Corporation Integrated chip package with optical interface
US9678271B2 (en) * 2015-01-26 2017-06-13 Oracle International Corporation Packaged opto-electronic module
US9698108B1 (en) * 2015-12-23 2017-07-04 Intel Corporation Structures to mitigate contamination on a back side of a semiconductor substrate
US10333623B1 (en) * 2018-06-25 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Optical transceiver
US11493713B1 (en) * 2018-09-19 2022-11-08 Psiquantum, Corp. Photonic quantum computer assembly having dies with specific contact configuration and matched CTE
US10797031B2 (en) * 2018-09-20 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
US10393959B1 (en) * 2018-10-26 2019-08-27 Cisco Technology, Inc. Photonic integrated circuit bonded with interposer
US11715728B2 (en) * 2019-09-19 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Photonic semiconductor device and method of manufacture
US11899251B2 (en) * 2019-10-31 2024-02-13 Ayar Labs, Inc. Vertical integrated photonics chiplet for in-package optical interconnect
US10943851B1 (en) * 2019-12-06 2021-03-09 Intel Corporation Reconstituted wafer assembly
EP4107476A4 (en) * 2020-02-19 2023-07-12 Pointcloud Inc. BACKLIGHTING ARCHITECTURES FOR INTEGRATED PHOTONIC LIDAR
US11347001B2 (en) * 2020-04-01 2022-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of fabricating the same
US11637211B2 (en) * 2021-02-02 2023-04-25 Rockwell Collins, Inc. Optically clear thermal spreader for status indication within an electronics package
US12461322B2 (en) * 2021-06-17 2025-11-04 Nubis Communications, Inc. Communication systems having pluggable modules
WO2022266376A1 (en) * 2021-06-17 2022-12-22 Nubis Communications, Inc. Communication systems having pluggable modules
US20230077877A1 (en) * 2021-09-10 2023-03-16 Advanced Semiconductor Engineering, Inc. Photonic package and method of manufacturing the same
US20230375793A1 (en) * 2022-03-04 2023-11-23 Nubis Communications, Inc. Communication systems having pluggable modules

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202131458A (zh) * 2017-06-09 2021-08-16 美商蘋果公司 半導體封裝及其形成之方法
TW201933558A (zh) * 2017-11-29 2019-08-16 台灣積體電路製造股份有限公司 半導體裝置
US20200083172A1 (en) * 2018-09-07 2020-03-12 Advanced Semiconductor Engineering, Inc. Semiconductor device package
TW202133353A (zh) * 2020-02-27 2021-09-01 台灣積體電路製造股份有限公司 光子半導體元件的封裝及其製造方法
TW202145487A (zh) * 2020-05-28 2021-12-01 台灣積體電路製造股份有限公司 扇出型矽中介物

Also Published As

Publication number Publication date
US20250347846A1 (en) 2025-11-13
US20230314702A1 (en) 2023-10-05
TW202341399A (zh) 2023-10-16

Similar Documents

Publication Publication Date Title
TWI861669B (zh) 積體電路封裝及其形成方法
US12266584B2 (en) Integrated circuit package and method
TWI803310B (zh) 積體電路元件和其形成方法
TWI697056B (zh) 半導體裝置封裝及方法
KR102524244B1 (ko) 반도체 패키지들에서의 방열 및 그 형성 방법
US12243843B2 (en) Integrated circuit package and method of forming same
TWI776646B (zh) 積體電路封裝體及其形成方法
US20250309029A1 (en) Integrated circuit packages and methods of forming the same
TW202117952A (zh) 半導體封裝件及製造方法
CN220692015U (zh) 半导体装置
US20250349785A1 (en) Integrated circuit package and method of forming same
US20250309180A1 (en) Integrated circuit packages and methods of forming the same
TW202335202A (zh) 裝置封裝及其製造方法
TWI838073B (zh) 積體電路封裝及其形成方法
TWI905705B (zh) 積體電路封裝件及其形成方法
US20250096199A1 (en) Semiconductor package structures and methods of forming same
CN116525558A (zh) 封装件及其形成方法
TW202449906A (zh) 半導體裝置及其形成方法
TW202518727A (zh) 積體電路封裝件及其形成方法
KR20230165146A (ko) 반도체 패키지 및 그 형성 방법
CN119028933A (zh) 封装件及其形成方法