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TWI861132B - 用以建立三維記憶體和邏輯並具有背側接點的電晶體 - Google Patents

用以建立三維記憶體和邏輯並具有背側接點的電晶體 Download PDF

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TWI861132B
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莫羅 科布林斯基
阿瑟克 沙爾馬
塔何 甘尼
道格 英格李
雷傑斯 庫瑪
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美商英特爾股份有限公司
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Abstract

本文中描述的是一種IC裝置，所述IC裝置包含電晶體，所述電晶體的源極/汲極(S/D)區域之一的接點係位於所述電晶體的前側，而S/D區域中之另一者的接點係位於所述電晶體的背側(即「背側接點」)。使用具有一個前側S/D接點和一個背側S/D接點的電晶體具有優勢，並實現了獨特的架構，這是兩個S/D接點都在一側的傳統前段電晶體無法實現的。

Description

用以建立三維記憶體和邏輯並具有背側接點的電晶體
本發明涉及用以建立三維記憶體和邏輯並具有背側接點的電晶體。
嵌入式記憶體對於現代系統單晶片(SoC)技術的效能是重要的。靜態隨機存取記憶體(SRAM)是嵌入式記憶體的一個範例，由於其與用於製造計算邏輯的製造程序(例如，前段(FEOL)程序)相容，因此特別適用於現代SoC。然而，對於某些需要大型晶載高速快取(如處理數十兆位元組(MB)的記憶體頻寬)的應用程式，基於SRAM的高速快取的面積和待機功率可能會對SoC設計構成重大挑戰。
及
總覽
一些記憶體裝置可被認為是「獨立的」裝置，因為它們被包含在不也包含計算邏輯(其中如本文中所使用的，用語「計算邏輯裝置」或簡單地「計算邏輯」或「邏輯裝置」是指裝置，例如，用於執行計算/處理操作的電晶體)的晶片中。其它記憶體裝置可以連同計算邏輯被包含在晶片中並可以稱之為「嵌入式」記憶體裝置。使用支援計算邏輯的嵌入式記憶體可以透過使記憶體和計算邏輯更靠近在一起並消除增加等待時間的介面來提高效能。本發明的各種實施例涉及嵌入式記憶體陣列，以及對應的方法和裝置。
本發明的一些實施例可以涉及動態隨機存取記憶體(DRAM)，尤其是嵌入式DRAM(eDRAM)，因為過去已經引入這種類型的記憶體來解決大型SRAM式高速快取的密度和待機功率限制。然而，本發明的實施例同樣適用於應用記憶體單元的其它技術。因此，通常，在此描述的記憶體單元可以被實現為eDRAM單元、自旋轉移矩隨機存取記憶體(STTRAM)單元、電阻式隨機存取記憶體(RRAM)單元，或任何其它非揮發性記憶體單元。
記憶體單元，例如，eDRAM單元可以包含用於儲存單元的位元值或記憶體狀態(例如，邏輯「1」或「0」)的電容器，和用於控制對單元的存取(例如，對單元的寫入資訊的存取或對單元的讀取資訊的存取)的存取電晶體。這種記憶體單元可以稱為「1T-1C記憶體單元」，其著重強調了它使用一個電晶體(即用語「1T-1C記憶體單元」中的「1T」)和一個電容器(即「用語「1T-1C記憶體單元」中的「1C」)的事實。1T-1C記憶體單元的電容器可耦接到存取電晶體的一個源極/汲極(S/D)端(例如，存取電晶體的源極端)，而存取電晶體的另一個S/D端可以耦接到位元線(BL)，並且電晶體的閘極端可以耦接到字元線(WL)。由於這種記憶體單元可以用最少的單一存取電晶體來製造，因此與在相同的製程技術中的SRAM相比，可以提供更高的密度和更低的待機功率。
以往，各種1T-1C記憶體單元一直將存取電晶體實現為FEOL、邏輯程序式、在半導體基板的最上層中實現的電晶體。本發明的發明人意識到使用傳統邏輯電晶體建立若干挑戰，如果這種電晶體將被用於建立三維記憶體和邏輯裝置。
一種挑戰涉及諸如這種記憶體單元的電容器的位置。也就是說，可能需要在靠近它們的對應存取電晶體的金屬層中提供電容器。因為邏輯電晶體被實現為直接在半導體基板上設置的FEOL電晶體，1T-1C記憶體單元的對應電容器接著必須被嵌入下部金屬層，以便足夠接近邏輯存取電晶體。下部金屬層的間距隨著先進的技術節點積極縮放，將電容器嵌入下部金屬層導致1T-1C式記憶體的縮放和創造三維記憶體裝置的顯著挑戰。
另一種挑戰在於，鑑於基板的可用表面積，在所述面積只能形成這麼多的FEOL電晶體，這顯著限制了包含此類電晶體的記憶體單元或邏輯裝置的密度。
本發明的實施例可以改善上述挑戰和問題中的至少一些。傳統的FEOL電晶體在電晶體的一側(通常在背向基板的一側上)同時具有S/D接點。相對於利用這種傳統FEOL電晶體來建立邏輯和記憶體裝置的方法，本發明的各種實施例提供電晶體、包含這種電晶體的各種IC裝置(例如，邏輯裝置、記憶體單元和陣列等)，以及相關方法和較大的裝置，其中電晶體在一側具有一個S/D接點而在另一側具有另一個S/D接點。電晶體的一側可被稱為「前側」，而另一側可被稱為「背側」。因此，本文描述的電晶體在前側具有S/D接點之一(這種接點稱為「前側接點」)，並且在背側具有其S/D接點中的另一接點(稱為「背側接點」)。以下，將具有一個前側S/D接點和一個背側S/D接點的電晶體簡稱為「具有背側接點的電晶體」。
根據本發明的一種態樣，範例IC裝置包含其上可以實現具有背側接點的一或多個電晶體的支撐結構(例如，基板)。所述IC裝置還包含電晶體，所述電晶體包含通道材料、第一S/D區域和第二S/D區域。所述IC裝置還包含所述第一S/D區域的接點(即電接點)，以及所述第二S/D區域的接點，其中所述第一S/D區域的所述接點係在所述支撐結構上的第一層中，所述第二S/D區域的所述接點係在所述支撐結構上的第二層中，在所述第一S/D區域和所述第二S/D區域之間的所述通道材料的一部分係在所述支撐結構上的第三層中，以及所述第三層係在所述第一層和所述第二層之間。通常，在本發明的上下文中，電晶體的「側」是指在電晶體的通道材料的層上方或下方的區域或層。因此，在這種範例IC裝置中，兩個S/D區域之一在電晶體的前側上具有接點，也就是說，S/D區域的接點係在相對於電晶體的通道材料的層的一側上(例如，在通道材料上方)，而這種接點是前側接點。另一方面，兩個S/D區域中的另一個在電晶體的背側具有接點，也就是說，該S/D區域的接點係在相對於電晶體的通道材料的層的另一側上(例如，在通道材料下方)，而這種接點是背側接點。在本發明的上下文中，用語「在…上方」可指進一步遠離所述支撐結構或IC裝置的FEOL，而用語「在…下方」是指更靠近所述支撐結構或IC裝置的FEOL。
在下文中，一些描述可以將電晶體的特定側稱為前側，將另一側稱為背側，以說明在不同的側上具有其S/D接點的電晶體的一般概念。然而，除非另有說明，否則將電晶體的哪一側視為前側並且將哪一側視為背側並不重要。因此，本文所提供的前側和背側的一些說明性實施例的描述是適用於前側和背側的指定可以顛倒的實施例，只要電晶體的S/D接點中的一個係設置在一側上並且另一個係相對於通道層設置在另一側上。此外，一些描述可以涉及是源極區域/接點或汲極區域/接點的特定S/D區域或接點。然而，除非另有說明，否則將電晶體的哪個區域/接點視為源極區域/接點，且將哪個區域/接點視為汲極區域/接點並不重要，因為在場效電晶體(FET)領域中很常見，源極和汲極的名稱通常可以互換。因此，本文提供的源極區域/接點和汲極區域/接點的一些說明性​​實施例的描述適用於源極區域/接點和汲極區域/接點的名稱可以顛倒的實施例。
雖然本文提供的一些描述可以將電晶體稱為頂閘極電晶體，但是本發明的實施例不僅限於此設計，還包含各種其它架構的電晶體，或不同架構的混合。例如，在各種實施例中，本文所述的具有一個前側和一個背側S/D接點的電晶體可以包含底閘極型電晶體、頂閘極型電晶體、FinFET、奈米線電晶體、平面電晶體等，其中的所有皆在本發明的範圍內。此外，儘管本發明的描述可以指設置在給定層的邏輯裝置或記憶體單元，本文所述的IC裝置的每一層還可以包含除了本文所述的邏輯或記憶體裝置之外的其它類型裝置。例如，在一些實施例中，具有結合了具有一個前側S/D接點和一個背側S/D接點的電晶體的記憶體單元的IC裝置還可以在任何一層中包含SRAM記憶體單元。
使用具有一個前側S/D接點和一個背側S/D接點的電晶體提供了數個優點，並且提供過去S/D接點皆在一側上的傳統、FEOL邏輯電晶體所不能之獨特結構。一個優點是可以將這種電晶體移動到先進的互補金屬氧化物半導體(CMOS)程序的後段(BEOL)層。將記憶體單元的存取電晶體移動到BEOL層意味著可以在上部金屬層中使用對應的較厚層間介電質(ILD)和較大的金屬間距來實現其對應的電容器，以實現更高的電容，這可以緩解嵌入電容器導致的整合挑戰。另一個優點是，實現至少一些具有在不同側上的S/D接點的電晶體使得在與這些電晶體進行電連接具有很大的靈活性。因此，可以在支撐結構上方的不同層中提供至少一些部分包含這種電晶體的邏輯裝置和記憶體單元，從而實現三維記憶體和邏輯裝置，尤其是實現具有多層記憶體和/或邏輯裝置的堆疊結構。提供如本文所述的三維記憶體和/或邏輯裝置允許具有給定的佔位面積(佔位面積被定義為在基板的平面，或平行於基板的平面的平面，即本發明的附圖中所示的範例坐標系的xy平面中的面積)的這些裝置的密度(例如，記憶體陣列中的記憶體單元的密度)顯著增加，或者相反，可以顯著減少具有給定密度的記憶體和/或邏輯裝置的結構的佔地面積。此外，根據本發明的至少一些實施例，透過將至少一些(但較佳地所有的)存取電晶體和對應的電容器嵌入在上部金屬層中(也就是說，在遠離支撐結構的層中)，可以將控制記憶體操作的周邊電路隱藏在記憶體區域下方，以實質上減少記憶體巨集陣列(也就是說，在本發明的附圖中顯示的範例坐標系的xy平面中的佔位面積)。如本文所述的具有背側接點的電晶體可以例如用於解決邏輯電晶體(例如，FEOL)式的1T-1C記憶體技術的縮放挑戰，並且使得高密度嵌入式記憶體能夠與先進的CMOS製程相容。從這裡描述的各種實施例，其它技術效果將是明顯的。
如本文中所使用的，用語「金屬層」是指在支撐結構上方的層，其包含用於在不同的IC元件之間提供電連接性的導電互連結構。在此描述的金屬層也可以被稱為「互連層」，以清楚地指出這些層包含可以但不必是金屬的導電互連結構。
本發明的系統、方法和裝置每個都具有數個創新態樣，其中沒有一個單獨負責本文揭露的所有希望屬性。在以下描述和附圖中闡述了本說明書中描述的標的之一或多種實現的細節。
在以下詳細描述中，可以使用本領域技術人員通常使用的用語來描述說明性實現的各種態樣，以將其運作的實質傳達給本領域其它技術人員。例如，用語「連接」是指所連接的事物之間的直接電或磁連接，而沒有任何中間裝置，而用語「耦接」是指所連接的事物之間的直接電或磁連接或透過一或多個被動或主動中間裝置的間接連接。用語「電路」是指一或多個被動和/或主動元件，其被佈置為彼此協作以提供所需的功能。如本文中所使用的，記憶體單元的「邏輯狀態」(或替代地，「狀態」或「位元」值)可以是指有限數目的狀態中的一個，所述單元可以具有，例如，邏輯狀態「1」和「0」，每個狀態由單元的電容器的不同電壓表示，而「READ」和「WRITE」記憶體存取或操作分別是指確定/感測記憶體單元的邏輯狀態並進行程式化/設置記憶體單元的邏輯狀態。如果使用的話，用語「氧化物」、「碳化物」、「氮化物」等分別是指包含氧、碳、氮等的化合物，用語「高k介電常數」是指具有比氧化矽高的介電常數(k)的材料，而用語「低k介電常數」是指具有比氧化矽低的k的材料。用語「實質上」、「接近」、「近似」、「附近」和「大約」通常是指在基於如本文所述的或如本領域已知的特定值的上下文在目標值的+/-20%之內。類似地，指示各種元素的取向的用語，例如，「共面」、「垂直」、「正交」、「平行」或元素之間的任何其它角度，通常是指在基於如本文所述的或如本領域已知的特定值的上下文在目標值的+/-5至20%之內。
如本文所使用的用語「之上」、「之下」、「在...之間」以及「在...上」是指一個材料層或元件相對於其它層或元件的相對位置。例如，設置在另一層之上或之下的一層可以直接與其它層接觸，或者可以具有一或多個中間層。此外，設置在兩個層之間的一個層可以直接與所述兩個層接觸，或者可以具有一或多個中間層。相對地，在第二層「上」的第一層係與所述第二層直接接觸。類似地，除非另有明確說明，設置在兩個特徵之間的一個特徵可以與相鄰特徵直接接觸，或者可以具有一或多個中間層。
為了本發明的目的，短語「A和/或B」代表(A)、(B)或(A和B)。為了本發明的目的，短語「A、B及/或C」代表(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A，B和C)。當參考測量範圍使用時，用語「在...之間」包含測量範圍的末端。如本文所用，符號「A/B/C」是指(A)、(B)和/或(C)。
描述可以使用短語「在實施例中」或「在多個實施例中」，其可以各自是指相同或不同的實施例中的一或多個。此外，如關於本發明的實施例使用的用語「包含」、「包括」、「具有」等等是同義的。本發明可以使用基於視角的描述，例如「在…之上」、「在…之下」、「頂部」、「底部」和「側面」；這種描述用於促進討論並且不意於限制所揭露的實施例的應用。附圖不一定按比例繪製。除非另有說明，否則使用序數形容詞「第一」、「第二」和「第三」等來描述共同的物件，僅表示相似物件的不同實例，並且無意於暗示這樣描述的物件必須在時間上、空間上、排名上或任何其它方式依給定的順序。
在下面的詳細描述中，參考形成其一部分的附圖，並且在附圖中透過圖示的方式顯示可以實踐的實施例。應當理解，在不脫離本發明的範圍的情況下，可以利用其它實施例並且可以進行結構或邏輯上的改變。因此，下面的詳細描述不應以限制性的意義來理解。為了方便起見，如果存在用不同的字母指定的附圖的集合，例如，圖6A-6G，這種集合在本文中可以不帶字母地被稱為，例如，「圖6」。
在附圖中，本文所述的各種裝置和組件的範例結構的一些示意圖可以用精確的直角和直線顯示，但是應當理解，這種示意圖不能反映真實的製程限制，當使用例如掃描電子顯微鏡(SEM)影像或透射電子顯微鏡(TEM)影像檢查本文所述的任何結構時，可能會致使特徵看上去不太「理想」。在這種真實結構的影像中，可能的加工缺陷也可能是可見的，例如，材料的不完全筆直邊緣、錐形通孔或其它開口、拐角的非故意圓角或不同材料層的厚度變化、偶然螺旋、邊緣或晶體區域內的複合錯位和/或單一原子或原子簇的偶然錯位缺陷。可能存在此處未列出但在裝置製造領域中很常見的其它缺陷。
可以用最有助於理解所要求保護的申請標的之方式將各種操作依次描述為多個離散動作或操作。然而，描述的順序不應被解釋為暗示這些操作必須與順序相關。特別是，這些操作可能無法按呈現順序執行。可以用與所描述的實施例不同的順序來執行所描述的操作。在額外的實施例中，可以執行各種額外的操作，和/或可以省略所描述的操作。
如本文所述的具有一個前側S/D接點和一個背側S/D接點的電晶體的各種IC裝置可實現在與IC相關的一或多個元件中或與其相關，和/或可以被實現在各種這種元件之間。在各種實施例中，與IC相關的元件包含例如電晶體、二極體、電源、電阻器、電容器、電感器、感測器、收發器、接收器、天線等。與IC相關的元件可以包含安裝在IC上的元件或連接到IC的元件。取決於與IC關聯的元件，IC可以是類比的也可以是數位的，並且可以用於許多應用中，例如微處理器、光電、邏輯方塊、音訊放大器等。所述IC可以用作晶片組的一部分，以在電腦中執行一或多個相關功能。範例電晶體架構
圖1提供了根據本發明的一些實施例的實施為具有背側接點的FET的範例電晶體100的橫截面圖的示意圖。
在圖1中以及具有參考符號的至少一些隨後附圖中標記的許多元件在這些附圖中以不同的圖案顯示，其中在包含這些附圖的每個頁面的底部提供了顯示參考符號與圖案之間的對應關係的圖例。例如，圖例說明圖1使用不同的圖案來顯示通道材料102、S/D區域104、S/D區域的接點104等。此外，儘管在圖1中以及至少一些隨後附圖中可以顯示一定數量的給定元件，這也僅僅是為了便於說明，並且根據本發明的各種實施例，在IC裝置中可以包含比所述數目更多或更少的數目。更進一步，在圖1中以及至少一些隨後附圖中所示的各種IC裝置意於顯示其中的各種元件的相對佈置，並且各種IC裝置或其一部分可以包含未顯示的其它元素或元件(例如，任何其它材料，諸如例如，可以圍繞電晶體100的閘極堆疊的間隔件材料、蝕刻停止材料等)。
通常，FET(例如，金屬氧化物半導體(MOS) FET(MOSFET))是三端裝置，其包含源極端、汲極端和閘極端，並且使用電場來控制流過所述裝置的電流。FET通常包含通道材料，設置在所述通道材料中的源極區域和汲極區域，以及包含閘極電極材料(選擇性地稱為「功函數」(WF)材料)的閘極堆疊，其設置在源極區域和汲極區域之間的通道材料的一部分上，並且選擇性地還包含在閘極電極材料和通道材料之間的閘極介電質材料。此一般結構在圖1中顯示，其顯示通道材料102、S/D區域104(顯示為例如源極區域的第一S/D區域104-1和例如汲極區域的第二S/D區域104-2)、S/D區域的接點106(顯示為第一S/D接點106-1，其提供第一S/D區域104-1的電接點，以及第二S/D接點106-2，其提供與第二S/D區域104-2的電接點)，以及閘極堆疊108，其至少包含閘極電極110，並且還可以選擇性地包含閘極介電質112。
本發明的實現可以在支撐結構上形成或執行，所述支撐結構可以是例如基板、晶粒、晶圓或晶片。基板可以例如是下文討論的圖9A的晶圓2000，並且可以是或可以包含在晶粒中，例如在下文討論的圖9B的單片晶粒2002中。基板可以是由包含例如N型或P型材料系統的半導體材料系統組成的半導體基板。在一種實現中，半導體基板可以是使用本體矽或絕緣體上矽(SOI)子結構形成的晶體基板。在其它實現中，可以使用可與矽結合或不與矽結合的替代材料來形成半導體基板，所述替代材料包含但不限於鍺、矽鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化鋁鎵、砷化鋁、砷化銦鋁、銻化鋁銦、砷化銦鎵、氮化鎵、氮化銦鎵、氮化鋁銦或銻化鎵或III-V族材料(即元素週期系統的III和V族的材料)、II-VI組(即元素週期系統的II和IV族的材料)或IV組材料(即元素週期系統的IV族的材料)的其它組合。在一些實施例中，基板可以是非晶的。在一些實施例中，基板可以是印刷電路板(PCB)基板。儘管在此描述了可以形成基板的材料的一些範例，但是可以用作實現具有一個前側和一個背側S/D接點的任何電晶體的半導體裝置的基礎的任何材料都可以構建為落入本發明的精神和範圍內。在各種實施例中，通道材料102可包含或可形成在提供用於形成電晶體100的合適表面的任何這種基板材料上。
在一些實施例中，通道材料102可以由包含例如N型或P型材料系統的半導體材料系統組成。在一些實施例中，通道材料102可以包含高遷移率的氧化物半導體材料，如氧化錫、氧化銻、氧化銦、氧化銦錫、氧化鈦、氧化鋅、氧化銦鋅、氧化鎵、氧氮化鈦、氧化釕或氧化鎢。在一些實施例中，通道材料102可以包含半導體材料的組合，其中一種半導體材料可以用於通道部(例如，圖1中顯示的部分114，其被認為是指通道材料102的最上部)，並且有時稱為「阻擋材料」的另一種材料可以在通道部114和在其上設置電晶體100的支撐結構之間使用。在一些實施例中，通道材料102可以包含單晶半導體，如矽(Si)或鍺(Ge)。在一些實施例中，通道材料102可以包含化合物半導體，所述化合物半導體具有選自元素週期表的第III族的至少一個元素的第一子晶格(例如，Al、Ga、In)，並且具有元素週期表的第V族的至少一個元素的(例如，P、As、Sb)的第二子晶格。
對於一些範例的N型電晶體實施例(也就是說，對於其中電晶體100是NMOS的實施例)，通道材料102的通道部114可以有利地包含具有高電子遷移率的III-V族材料，諸如但不限於InGaAs、InP、InSb和InAs。對於一些這種實施例，通道材料102的通道部114可以是三元III-V合金，諸如InGaAs、GaAsSb、InAsP或InPSb。對於一些Inx Ga1-x As鰭實施例，In含量(x)可以在0.6至0.9之間，並且可以有利地為至少0.7(例如，In0.7 Ga0.3 As)。在具有最高遷移率的一些實施例中，通道材料102的通道部114可以是本徵III-V族材料，也就是說，不故意摻雜有任何電活性雜質的III-V族半導體材料。在替代實施例中，標稱雜質摻雜程度可以存在於通道材料102的通道部114內，例如以進一步微調臨界值電壓Vt，或提供環型佈植等。即使針對摻雜雜質的實施例，然而，通道材料102的通道部114內的雜質摻雜程度可以相對較低，例如低於每立方公分(cm-3 )1015 個摻雜原子，並且有利地低於1013 cm-3 。
對於一些範例的P型電晶體實施例(也就是說，對於其中電晶體100是PMOS的實施例)，通道材料102的通道部114可以有利地是具有高電洞遷移率的IV族材料，諸如但不限於Ge或富含Ge的SiGe合金。對於一些範例實施例，通道材料102的通道部114可以具有介於0.6和0.9之間的Ge含量，並且有利地可以是至少0.7。在具有最高遷移率的一些實施例中，通道部114可以是本徵III-V(或對於P型裝置為IV)材料，並且不故意摻雜任何電活性雜質。在替代實施例中，一個或更多個標稱雜質摻雜程度可以是存在於通道部114之內，例如用以進一步設定臨界值電壓(Vt)，或用以提供環型佈植等。即使針對摻雜雜質的實施例，然而，通道部內的雜質摻雜程度相對較低，例如低於1015 cm-3 ，並且有利地低於1013 cm-3 。
在一些實施例中，電晶體100可以是薄膜電晶體(TFT)。TFT是一種特殊的場效電晶體，它是透過在可能是非導電層的支撐層上沉積活性半導體材料的薄膜以及介電層和金屬接點而組成的。活性半導體材料的至少一部分形成TFT的通道。如果電晶體100為TFT，通道材料102可包含高遷移率的氧化物半導體材料，如氧化錫、氧化銻、氧化銦、氧化銦錫、氧化鈦、氧化鋅、氧化銦鋅、氧化銦鎵鋅(IGZO)、氧化鎵、氮氧化鈦、氧化釕或氧化鎢。通常，如果電晶體100為TFT，通道材料102可以包含氧化錫、氧化鈷、氧化銅、氧化銻、氧化釕、氧化鎢、氧化鋅、氧化鎵、氧化鈦、氧化銦、氮氧化鈦、氧化銦錫、氧化銦鋅、氧化鎳、氧化鈮、過氧化銅、IGZO、碲化銦、輝鉬礦、二硒化鉬、二硒化鎢、二硫化鎢、N型或P型非晶或多晶矽、鍺、砷化銦鎵、矽鍺、氮化鎵、氮化鋁鎵、亞磷酸銦和黑磷中的一或多種，其中的各者都可能摻雜有鎵、銦、鋁、氟、硼、磷、砷、氮、鉭、鎢和鎂中的一或多種。在一些實施例中，通道材料102的厚度可以在大約5到75奈米之間，其包含其中的所有值和範圍。在一些實施例中，薄膜通道材料102可以在相對低的溫度下被沉積，其允許在施加於後段製造的熱餘裕內沉積通道材料102，以避免損壞其它元件，例如，前段元件，諸如邏輯裝置。
如圖1所示，第一S/D區域104-1和第二S/D區域104-2(統稱為「S/D區域104」)可以被包含在閘極堆疊108的任一側，從而實現電晶體。如在本領域中已知的，源極和汲極區域(有時也可互換地稱為「擴散區」)係針對FET的閘極堆疊形成。在一些實施例中，電晶體100的S/D區域104可以是摻雜半導體的區域，例如通道材料102的區域(例如，通道部114的區域)，其摻雜合適的摻雜物至合適的摻雜濃度，以便為電晶體通道提供電荷載子。在一些實施例中，S/D區域104可以被高度摻雜，例如具有大約1∙1021 公分-3 的摻雜濃度，以有利地形成與對應的S/D接點106的歐姆接觸，雖然，在其它實施例中，這些區域也可以具有較低的摻雜濃度並且在一些實現中可以形成肖特基接觸。不管確切的摻雜程度如何，電晶體100的S/D區域104可以是具有比其它區域中更高的摻雜濃度的區域，例如，高於在第一S/D區域104-1和第二S/D區域104-2之間的通道材料102的區域中的摻雜濃度，並且因此可以被稱為「高摻雜」(HD)區域。在一些實施例中，S/D區域104通常可使用佈植/擴散程序或蝕刻/沉積程序任一者來形成。在前一程序中，可以將諸如硼、鋁、銻、磷或砷的摻雜物離子佈植到通道材料102的上部的一或多種半導體材料中，以形成S/D區域104。活化摻雜物並使之進一步擴散到通道材料102中的退火程序可以遵循離子佈植程序。在稍後的程序中，通道材料102的一或多種半導體材料可首先被蝕刻，以在用於未來S/D區域的位置形成凹部。接著可以執行磊晶沉積程序，以將凹槽以用於製造S/D區域104的材料(可以包含不同材料的組合)填充。在一些實現中，可以使用諸如矽鍺或碳化矽的矽合金來製造S/D區域104。在一些實現中，磊晶沉積的矽合金可以原位摻雜有諸如硼、砷或磷的摻雜物。在進一步的實施例中，可以使用一或多種可選的半導體材料(諸如鍺或III-V族材料或合金)來形成S/D區域104。雖然圖1以單一圖案顯示第一和第二S/D區域104，這指出第一和第二S/D區域104的材料組成是相同的，在電晶體100的一些其它實施例中可能不是這種情況。因此，在一些實施例中，第一S/D區域104-1的材料組成可以不同於第二S/D區域104-2的材料組成。
如圖1進一步所示，由一或多種導電材料形成的S/D接點106-1和106-2(統稱為「S/D接點106」)可各自用於提供到S/D區域104-1和104-2的電連接性。在各種實施例中，可以使用一層或多層金屬和/或金屬合金來形成S/D接點106。例如，S/D接點106的導電材料可以包含一或多種金屬或金屬合金，其中所述材料如銅、釕、鈀、鉑、鈷、鎳、鉿、鋯、鈦、鉭、和鋁、氮化鉭、鎢、摻雜的矽、摻雜的鍺、或這些中任何的合金和混合物。在一些實施例中，S/D接點106可以包含一或多種金屬的一或多種導電合金、氧化物或碳化物。在一些實施例中，S/D接點106可以包含摻雜的半導體，如矽或摻雜有N型摻雜物或P型摻雜物的另一種半導體。金屬可以提供更高的電導率，而摻雜的半導體可更易於在製造期間進行圖案化。雖然圖1以單一圖案顯示第一和第二S/D接點106，這指出第一和第二S/D接點106的材料組成是相同的，在電晶體100的一些其它實施例中可能不是這種情況。因此，在一些實施例中，第一S/D接點106-1的材料組成可以與第二S/D接點106-2的材料組成不同。
轉到閘極堆疊108，閘極電極110可以包含至少一種P型功函數金屬或N型功函數金屬，這取決於電晶體100是P型金屬氧化物半導體(PMOS)電晶體或N型金屬氧化物半導體(NMOS)電晶體。對於PMOS電晶體，可以用於閘極電極110的金屬可以包含(但不限於)釕、鈀、鉑、鈷、鎳和導電金屬氧化物(例如，氧化釕)。對於NMOS電晶體，可以用於閘極電極110的金屬包含但不限於鉿、鋯、鈦、鉭、鋁，這些金屬的合金以及這些金屬的碳化物(例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭和碳化鋁)。在一些實施例中，閘極電極110可以包含兩個或更多個金屬層的堆疊，其中一或更多金屬層是WF金屬層，並且至少一個金屬層是填充金屬層。可以包含其它金屬層以用於其它目的，如下文描述用作擴散阻擋層。
如果使用，則閘極介電質112可以至少橫向地圍繞通道部​​分114，並且閘極電極110可以橫向地圍繞閘極介電質112，使得閘極介電質112被設置在閘極電極110和通道材料104之間。在各種實施例中，閘極介電質112可以包含一或多種高k介電質材料，並且可以包含諸如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮和鋅的元素。可以在閘極介電質112中使用的高k材料的範例可以包含(但不限於)氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉭、氧化鉭矽、氧化鉛鈧鉭和鈮酸鉛鋅。在一些實施例中，可以在電晶體100的製造期間在閘極介電質112上執行退火程序以改善閘極介電質112的品質。在一些實施例中，閘極介電質112的厚度可以在大約0.5奈米至3奈米之間，其包含其中的所有值和範圍，例如，約1至3奈米之間，或約1至2奈米之間。
在一些實施例中，閘極介電質112可以是多層閘極介電質，例如，它可以在一層中包含任何高k介電質材料和一層氧化銦鎵鋅(IGZO)。在一些實施例中，可以佈置閘極堆疊108，使得IGZO設置在高k介電質和通道材料104之間。在這種實施例中，IGZO可以與通道材料104接觸，並且可以提供在通道材料104和多層閘極介電質112的其餘部分之間的介面。IGZO可以具有1：1的鎵與銦的比率、大於1的鎵與銦的比率(例如2：1、3：1、4：1、5：1、6：1、7：1、8：1、9：1或10：1)和/或小於1的鎵與銦的比率(例如：1：2、1：3、1：4、1：5、1：6、1：7、1：8、1：9或1：10)。
在一些實施例中，閘極堆疊108可以被介電質間隔件圍繞(在圖1中未具體顯示)。介電質間隔件可以被配置成提供彼此相鄰設置的不同電晶體100(例如，如果電晶體100是FinFET，沿單一鰭設置的不同電晶體100)的閘極堆疊108之間的分離，以及閘極堆疊108和與閘極堆疊108設置在相同側上的S/D接點106之一之間的分離。這種介電質間隔件可以包含一或多種低k介電質材料。可用作介電質間隔件的低k介電質材料的範例包含但不限於二氧化矽、摻雜碳的氧化物、氮化矽、熔融石英玻璃(FSG)和有機矽酸鹽，如倍半矽氧烷、矽氧烷和有機矽玻璃。可用作介電質間隔件的低k介電質材料的其它範例包含有機聚合物，如聚醯亞胺、聚降冰片烯、苯並環丁烯、全氟環丁烷或聚四氟乙烯(PTFE)。還可用作介電質間隔件的低k介電質材料的其它範例包含矽基聚合物介電質材料，如氫倍半矽氧烷(HSQ)和甲基倍半矽氧烷(MSQ)。可以用於介電質間隔件的低k材料的其它範例包含各種多孔介電質材料，如例如多孔二氧化矽或摻雜碳的多孔二氧化矽，其中在介電質中建立大的空隙或孔，以減少層的總介電常數，因為空隙可以具有接近1的介電常數。
與傳統實現方式形成鮮明對比，在傳統實現方式中，兩個S/D接點通常都設置在電晶體的單側，通常是在前側上，例如，在設置閘極堆疊108之處，兩個S/D接點106是設置在不同側。也就是說，如圖1所示，第二S/D接點106-2被設置在與閘極堆疊108相同的一側，其可以被認為是在電晶體100的前側，而第一S/D接點106-1被設置在相反的一側，其可以被認為是電晶體100的背側。因此，第一S/D接點106-1是背側接點，而第二S/D接點106-2是電晶體100的前側接點。如果考慮在構建整個電晶體100於其上的支撐結構(圖1中未顯示)上方的層，則可以將第一S/D接點106-1視為在支撐結構上方的第一層120-1中，第二S/D接點106-2可被視為在支撐結構上方的第二層120-2中，並且在第一S/D區域104-1和第二S/D區域104-2之間的通道材料102的一部分(例如，通道部114)係在支撐結構上方的第三層120-3中。可以從圖1看出，第三層120-3係在第一層120-1和第二層120-2之間。閘極堆疊108的至少一部分或至閘極堆疊108的接點(這種閘極接點在圖1中未具體顯示)可以設置在與S/D接點106之一相同的層中，例如，在第二層120-2中，如圖1所示。
如本文所描述的具有一個前側和一個背側S/D接點的電晶體(如電晶體100)可以使用任何合適的電晶體架構來實現，例如，平面的或非平面的架構。在圖2A至圖2B中顯示一個範例結構，其分別顯示根據本發明的一些實施例的範例IC裝置200的透視圖和橫截面圖，所述範例IC裝置200具有被實現為FinFET的具有背側接點的電晶體。因此，IC裝置200顯示電晶體100的一種範例實現方式。因此，在圖2A至圖2B中顯示的一些參考符號與圖1中所使用的相同，其指示與參考圖1描述的那些元件相同或相似的元件，從而針對圖2A至圖2B，不再重複對它們的描述。
FinFET是指具有非平面架構的電晶體，其中由一或多種半導體材料形成的鰭遠離基極延伸(其中用語「基極」是指可以在其上構建電晶體的任何合適的支撐結構)例如，基板)。最接近基極的鰭的部分可以被絕緣體材料包圍。這種絕緣體材料(通常是氧化物)通常稱為「淺溝槽隔離」(STI)，而被STI包圍的鰭部分通常稱為「子鰭部」或簡稱為「子鰭」。至少包含一層閘極電極材料以及選擇性地一層閘極介電質的閘極堆疊可以設置在鰭的其餘上部的頂部和側部上(也就是說，STI上方且不被STI環繞的部分)，從而環繞鰭的最上部。閘極堆疊環繞其上的鰭部分通常稱為鰭的「通道部」，因為這是在電晶體操作期間形成導電通道的地方，並且是鰭的主動區的一部分。源極區域和汲極區域設置在閘極堆疊的相對側上，分別形成電晶體的源極和汲極端。FinFET可以被實現為「三閘極電晶體」，其中名稱「三閘極」起源於使用這種電晶體可在鰭的三「側」形成傳導通道的事實。FinFET可相對於單閘極電晶體和雙閘極電晶體提高效能。
圖2A是根據本發明的一些實施例的具有一個前側和一個背側S/D接點的IC裝置/FinFET 200的透視圖，而圖2B是橫截面側視圖。圖2A-2B顯示通道材料102、S/D區域104和閘極堆疊108，其顯示如上所述的閘極電極110和閘極介電質112。如圖2A-2B所示，當電晶體100被實現為FinFET，FinFET 200可進一步包含基極202、鰭204和STI材料206，其包圍鰭204的子鰭部。為了不使附圖混亂，在圖2A至圖2B中未具體顯示S/D接點106。圖2B的橫截面側視圖是圖2A中所示的範例坐標系xyz在yz平面中的視圖，其中圖2B的橫截面跨越鰭204截取(例如，沿著圖2A所示的平面為平面AA)。另一方面，圖1的橫截面側視圖是圖2A中所示的範例坐標系在xz平面中的視圖，其中沿著閘極堆疊108的一個範例部分的鰭204截取橫截面(例如，沿著圖2A和圖2B中所示的平面為平面BB)。
如圖2A-2B所示，鰭204可從基極202延伸開，並且可以是實質上垂直於基極202。鰭204可包含一或多個半導體材料，例如半導體材料的堆疊，從而鰭的最上部(也就是說，鰭204被閘極堆疊108包圍的部分)可以用作FinFET 200的通道區域。因此，鰭204的最上部可以如上所述由通道材料102形成，並且可以包含通道部114。
鰭204的子鰭可以是二元、三元或四元的III-V族化合物半導體，其是來自元素週期表的III和V族的兩個、三個或甚至四個元素的合金，所述包含硼、鋁、銦、鎵、氮、砷、磷、銻和鉍。對於一些範例N型電晶體的實施例，鰭204的子鰭部可以是與通道部具有帶偏移的III-V族材料(例如，對於N型裝置的導帶偏移)。範例材料包含但不限於GaAs、GaSb、GaAsSb、GaP、InAlAs、GaAsSb、AlAs、AlP、AlSb和AlGaAs。在FinFET 200的一些N型電晶體實施例中，鰭204的通道部(例如，通道部114)是InGaAs，子鰭可以是GaAs，並且子鰭的至少一部分也可以摻雜有雜質(例如，P型)至大於通道部的雜質程度。在替代的異質接面實施例中，鰭204的子鰭和通道部各自是或包含IV族半導體(例如，Si、Ge、SiGe)。鰭204的子鰭可以是第一元素半導體(例如，Si或Ge)或第一SiGe合金(例如，具有寬帶隙)。對於一些範例P型電晶體實施例，鰭204的子鰭可以是與通道部具有帶偏移的IV族材料(例如，對於P型裝置的導帶偏移)。範例材料包含但不限於Si或富Si的SiGe。在一些P型電晶體實施例中，鰭204的子鰭是Si，並且子鰭的至少一部分也可以摻雜有雜質(例如，N型)至大於通道部的雜質程度。
如圖2A-2B中進一步所示，STI材料206可封閉鰭204的側面的部分。由STI 106封閉的鰭204的部分形成一子鰭。在各種實施例中，STI材料206可以是低k或高k介電質，其包含但不限於諸如鉿、矽、氧、氮、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮和鋅。可用在STI材料206中的介電質材料的進一步範例可以包含(但不限於)氮化矽、氧化矽、二氧化矽、碳化矽、摻雜有碳的氮化矽、氮氧化矽、氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉭、氧化鉭矽、氧化鉛鈧鉭和鈮酸鉛鋅。
閘極堆疊108可環繞鰭204的上部(在STI 206上方的部分)，如圖2A-2B所示，其具有對應於如圖2A-2B所示的閘極堆疊108所環繞的鰭204的部分的鰭204的通道部(例如，如上所述的通道部114)。特別是，閘極介電質112(如果使用的話)可以環繞在鰭204的最上部，並且閘極電極110可以環繞閘極介電質112。鰭204的通道部和子鰭部之間的介面位於閘極電極110終止的位置附近。
在一些實施例中，FinFET 200可具有一閘極長度GL(即第一S/D區域104-1和第二S/D區域104-2之間的距離)，沿著鰭204在圖1和圖2A-2B所示的範例參考坐標系xyz的x軸方向上測量的尺寸，其在一些實施例中可以在約5至40奈米之間，其包含其中的所有值和範圍(例如，在約22至35奈米之間，或約20至30奈米之間)。鰭204可以具有一厚度，即在圖2A-2B中所示的參考坐標系x-y-z的y軸方向上測量的尺寸，在一些實施例中，其可以在約5至30奈米之間，其包含其中的所有值和範圍(例如，在約7至20奈米之間，或在約10至15奈米之間)。鰭204可以具有一高度，即在圖1中所示的參考坐標系x-y-z的z軸方向上測量的尺寸，在一些實施例中，其可以在約30至350奈米之間，其包含其中的所有值和範圍(例如，在約30至200奈米之間、在約75至250奈米之間，或在約150至300奈米之間)。
儘管在圖2A-2B中顯示的鰭204被顯示為在所示的參考坐標系的y-z平面中具有矩形橫截面，但是鰭204可以替代地具有在鰭204的「頂部」處變圓或傾斜的橫截面，並且閘極堆疊108可以順應所述變圓或傾斜的鰭204。在使用中，FinFET 200可形成在鰭204的通道部的三個「側面」的導電通道，其可相對於單閘極電晶體(其可在通道材料或基板的一個「側面」上形成導電通道)和雙閘極電晶體(其可在通道材料或基板的兩個「側面」上形成導電通道)改進效能。
雖然在圖2A中沒有具體顯示，S/D接點106可以電連接到S/D區域104，但是相對於鰭204在不同的垂直方向上延伸。例如，第一S/D接點106-1可以電連接到第一S/D區域104-1並從第一S/D區域104-1向基極202延伸，從而形成用於FinFET 200的背側S/D接點，類似於圖1的圖示。在這種實現中，第二S/D接點106-2可以電連接到第二S/D區域104-2，並且從第二S/D區域104-2遠離基極202延伸，從而形成FinFET 200的前側S/D接點，也類似於圖1的圖示。
儘管在圖2A-2B中顯示單一FinFET 200，在一些實施例中，複數個FinFET可以沿著鰭204彼此相鄰地佈置(在它們之間具有一定的間隔)。此外，在各種進一步的實施例中，具有一個前側接點和一個背側S/D接點的電晶體100可以在FinFET 200之外的許多其它電晶體架構中實現，如平面FET、奈米線FET或奈米帶FET。範例記憶體單元
圖3提供了根據本發明的一些實施例的範例記憶體單元300的橫截面圖的示意圖，所述範例記憶體單元300包含具有背側接點的電晶體。圖3顯示電晶體100可以如何用於形成1T-1C記憶體單元。特別是，記憶體單元300顯示圖1的電晶體100的所有元件(因此，其描述在此不再重複)，並且進一步示意性地顯示，在一些實施例中，電容器302可以耦接至電晶體100的背側S/D接點106-1。電容器302可以是任何合適的電容器，例如用於儲存記憶體單元300的位元值或記憶體狀態(例如，邏輯「1」或「0」)的金屬-絕緣體-金屬(MIM)電容器，並且電晶體100接著可以用作控制對記憶體單元300的存取的存取電晶體(例如，對於所述單元的寫入資訊的存取或從所述單元讀取資訊的存取。)透過將電容器302耦接到S/D區域104-1，電容器302被配置成儲存記憶體單元300的記憶體狀態。在一些實施例中，電容器302可以經由耦接到S/D區域104-1的儲存節點(未在圖3中具體顯示)耦接到S/D區域104-1。在一些實施例中，S/D接點106-1可以被認為是儲存節點。
雖然未在圖3中具體顯示，記憶體單元300可以進一步包含位元線，以轉移記憶體狀態並且耦接到電容器302未耦接到的S/D區域104之一(例如，對於圖3的圖示，到S/D區域104-2)。這種位元線可以被連接到感測放大器和位元線驅動器，所述感測放大器和位元線驅動器可以例如被提供在與可以包含記憶體單元300的記憶體陣列相關的記憶體周邊電路中。此外，儘管在圖3中也未具體顯示，但記憶體單元300可以進一步包含字元線，其耦接到電晶體100的閘極端，例如，耦接到閘極堆疊108，以提供閘極訊號。電晶體100可以被配置成響應於所述閘極訊號來控制位元線和儲存節點或電容器302之間的記憶體單元300的記憶體狀態的轉移。範例分層
圖4提供根據本發明的一些實施例的範例IC裝置400的橫截面示意性圖示，所述IC裝置400具有多層記憶體和邏輯，其可以包含具有一個前側接點和一個背側S/D接點的電晶體。如圖4所示，IC裝置400通常可以包含支撐結構410、計算邏輯層420、第一記憶體層430和第二記憶體層490。
支撐結構410可以例如是基板、晶粒、晶圓或晶片，並且可以包含以上參考圖1描述的任何材料或材料的組合。
第一記憶體層430和第二記憶體層440可以一起被看作形成記憶體陣列490。因此，記憶體陣列490可以包含存取電晶體(例如，電晶體100)、電容器，以及字元線(例如，列選擇器)和位元線(例如，行選擇器)，構成記憶體單元。另一方面，計算邏輯層420可以包含各種邏輯層、電路以及裝置(例如，邏輯電晶體)來驅動和控制邏輯IC。例如，計算邏輯層420的邏輯裝置可以形成記憶體周邊電路480以控制(例如，存取(讀/寫)、儲存、刷新)記憶體陣列490的記憶體單元。
在一些實施例中，可以相對於支撐結構410在FEOL中提供計算邏輯層420。在一些實施例中，可以在FEOL中以及在一或多個最低BEOL層中(也就是說，在最靠近支撐結構410的一或多個BEOL層中)提供計算邏輯層420，而第一記憶體層430和第二記憶體層440可以被視為設置在各個BEOL層中。各種BEOL層可以是或包含金屬層。BEOL的各種金屬層可以用於將計算邏輯層420中的邏輯裝置和/或記憶體層430、440中的記憶體單元的各種輸入和輸出互連。一般來說，BEOL的每個金屬層可以包含通孔部和溝槽/互連部。金屬層的溝槽部被配置成沿著在x-y平面(例如，沿x或y方向)上延伸的導電(例如，金屬)線(有時也稱為「溝槽」)傳輸訊號和電力，而金屬層的通孔部被配置用於透過在z方向延伸的導電通孔傳輸訊號和電力，例如，上面或下面的任何相鄰的金屬層。因此，通孔將來自一個金屬層的金屬結構(例如，金屬線或通孔)連接至相鄰金屬層的金屬結構。雖然被稱為「金屬」層，但是BEOL的各個層可能僅包含某些類型的導電金屬，例如銅(Cu)、鋁(Al)、鎢(W)或鈷(Co)或金屬合金，或更一般地，在諸如層間介電質(ILD)的絕緣媒體中形成的導電材料的圖案。絕緣媒體可以包含任何合適的ILD材料，如氧化矽、摻雜碳的氧化矽、碳化矽、氮化矽、氧化鋁和/或氮氧化矽。
在IC裝置400的其它實施例中，計算邏輯層420可以設置在記憶體層430、440上方、在記憶體層430、440之間或與記憶體層430、440組合。
如本文所述的具有一個前側S/D接點和一個背側S/D接點的電晶體，或者作為獨立的電晶體(例如，電晶體100)或者包含為記憶體單元(例如，記憶體單元300)的一部分，可以包含在IC裝置400中的各個區域/位置中。例如，電晶體100可以用作例如計算邏輯層420中的邏輯電晶體。在另一個範例中，電晶體100可以是用作例如第一或第二記憶體層430、440中的存取電晶體。在電晶體的不同面上提供S/D接點對於將這種電晶體結合到IC裝置400的BEOL層中可能是特別有利的，這可以緩解由於嵌入記憶體單元的電容器而帶來的整合挑戰，並使具有堆疊結構的三維記憶體和邏輯裝置的構建具有多層記憶體和/或計算邏輯成為可能。
圖4的圖示意於提供各個層相對於彼此的一般取向和佈置，並且，除非在本發明中額外地指明，否則包含IC裝置400的實施例，其中相對於圖4所示的層之一描述的元件的部分可以延伸到一或多個其它層中，或存在於其它層中。例如，用於IC裝置400的各個元件的電力和訊號互連可以存在於圖4所示的任何層中，儘管沒有在圖4中具體顯示。此外，儘管在圖4中顯示兩個記憶體層430、440，然而，在各種實施例中，IC裝置400可以包含任何其它數量的一或多個這種記憶體層。範例製造方法
如本文描述的具有一個前側S/D接點和一個背側S/D接點的電晶體的IC裝置可以使用任何合適的技術來製造，例如，減去式、添加式、鑲嵌、雙鑲嵌等。一些這種技術可以包含合適的沉積和圖案化技術。如本文所用，「圖案化」可以指使用任何合適的技術(例如，施加抗蝕劑、使用微影來圖案化抗蝕劑，接著使用乾式蝕刻、濕式蝕刻，或任何適當的技術來蝕刻一或多種材料)在一或多種材料中形成圖案。
圖5顯示根據本發明的一些實施例形成具有一個前側S/D接點和一個背側S/D接點的電晶體的IC裝置的範例方法500。圖6A-6G顯示根據一些實施例的根據圖5的方法500的範例IC裝置的製造中各個階段的橫截面側視圖。
圖6A-6G中顯示的範例IC裝置包含1T-1C記憶體單元，例如記憶體單元300。特別是，圖6A-6G顯示IC裝置的一種特定佈置，所述IC裝置包含具有存取電晶體的記憶體單元，所述存取電晶體具有一個前側和一個背側S/D接點，以提供方法500的一般說明。然而，在其它實施例中，根據方法500構建的IC裝置可以包含與圖6A-6G所示的元件和佈置不同的元件和佈置。因此，雖然方法500的一些製造操作500可以在下面參考如圖6A-6G中顯示的IC裝置的特定實施例討論，這些操作中的至少一些和/或具有較小修改的操作可以應用到製造如本文所討論的具有一個前側和一個背側S/D接點的電晶體的IC裝置的許多不同實施例。
此外，儘管方法500的操作在圖5中每個一次並以特定順序顯示，可以用任何適當順序執行所述操作，並根據需要重複進行。例如，可以並行執行一或多個操作以製造具有一個前側和一個背側S/D接點的多個電晶體和/或實質上同時製造具有這種電晶體的多個記憶體陣列。在另一範例中，可以用不同的順序執行所述操作以反映特定裝置元件的架構，其中將如本文所述的具有一個前側和一個背側S/D接點的一或多個電晶體包含於其中。在又一個範例中，一些操作可以被組合為單一操作，並且一些操作可以被細分為比圖5所示的更多的操作。
此外，方法500還可包含在圖5中未具體顯示的操作。在一範例中，此類操作可包含本領域已知的各種清潔操作。例如，在一些實施例中，可以在本文描述的方法500的任何程序之前和/或之後清潔裝置組件，例如用以移除表面結合的有機和金屬污染物以及表面下的污染物以促進黏附，和/或減少材料的相互擴散。在一些實施例中，可以使用例如化學溶液(諸如過氧化物)和/或與臭氧結合的紫外線(UV)輻射和/或將表面氧化(例如，使用熱氧化)，接著移除氧化物(例如，使用氫氟酸(HF))來執行清潔。在一些實施例中，可以使用化學或電漿清潔或在受控環境中施加熱來執行清潔。在另一個範例中，在一些實施例中，可以在圖5所示的每個程序之前或之後，對裝置組件進行平面化/研磨。可以使用濕式或乾式平坦化程序來執行平坦化。在一個實施例中，可以使用化學機械平坦化(CMP)來執行平坦化，所述化學機械平坦化(CMP)可以被理解為利用研磨表面、磨料和漿液以移除可以覆蓋所述組件上表面的一或多種材料的覆蓋層的程序，例如用以暴露下層材料的表面以供後續蝕刻。
在圖6A-6G中，某些元件中的僅一個元件可以用參考符號標記，但是可以顯示其中的數個。以參考符號在圖6A-6G中標記的許多元件在這些附圖中以不同的圖案顯示，其中在包含圖6A-6G的每個附圖頁面的底部提供了顯示參考符號與圖案之間的對應關係的圖例。例如，圖例說明圖6A-6G使用不同的圖案來顯示導電材料626、電容器628、閘極堆疊648等。此外，儘管在圖6A-6G中可以顯示一定數量的給定元件(例如一定數量的金屬層)，這也僅僅是為了便於說明，並且根據本發明的各種實施例，在IC裝置中可以包含比所述數目更多或更少的數目。更進一步，在圖6A-6G中所示的各種IC裝置意於顯示其中的各種元件的相對佈置，並且各種IC裝置或其一部分可以包含未顯示的其它元素或元件(例如，圖6A-6G中未顯示的各種間隔件和擴散阻擋層)。
轉向圖5，方法500可以開始程序502，其涉及在支撐結構上形成底部金屬層和儲存電容器。圖6A中所示的IC裝置602顯示程序502的範例結果。如圖6A所示，IC裝置602可以包含支撐結構622、具有由導電材料626形成的互連結構624的底部金屬層，以及儲存電容器628。圖6A顯示，在一些實施例中，電容器628和互連結構624的至少一部分可以設置在不同的金屬層中，這意味著它們可以設置在介電質材料630的不同層中，其中如在IC裝置製造領域中已知的，介電質材料630的不同層可以由蝕刻停止材料632隔開。
支撐結構622可以是以上參考圖1描述的支撐結構。為了不使附圖混亂，在隨後的圖6B-6G未具體顯示支撐結構622。也是為了不使附圖混亂，在其它附圖中標記了圖6A-6G之一的參考符號(例如，在隨後的圖6B-6G中未標記的底部互連結構624)。
介電質材料630可以包含上述的任何ILD材料，例如，氧化矽、摻雜碳的氧化矽、碳化矽、氮化矽、氧化鋁和/或氮氧化矽。如果在IC裝置602中使用了如圖6A所示的蝕刻停止層，則蝕刻停止材料632可以包含例如氮化矽。在這種情況下，互連結構624的一部分可以延伸穿過蝕刻停止材料632的至少一層，以電連接到電容器628的電容器電極之一。
在一些實施例中，可以在程序502中如下形成IC裝置602。
首先，可以在支撐結構622上沉積底部金屬層的介電質材料630。介電質材料630的沉積可以例如包含旋塗、浸塗、化學氣相沉積(CVD)、原子層沉積(ALD)或這些技術的任意組合。接著可以將介電質材料630圖案化以形成開口(例如，使用蝕刻程序，例如，結合使用遮罩、微影或另一種微影技術)，互連結構624的底部的導電材料可以被沉積入所述開口中，例如，以形成在圖6A所示的第一金屬層634中的部分。通常，金屬層634以及參考圖6A-6G描述的其它金屬層可以是任何合適的互連層，例如，參考圖10的金屬層討論的任何互連層。
互連結構624的導電材料626可以包含上面參考S/D接點106的材料描述的任何導電材料(這就是為什麼在圖6A-6G中使用相同的圖案顯示作為在圖1和3中用來顯示S/D接點106的圖案的導電材料的元件的原因)。在一些實施例中，互連結構624的導電材料626可以使用用於提供導電材料的任何合適程序(例如，ALD、CVD、物理氣相沉積(PVD)或電鍍，例如，在鑲嵌或雙重鑲嵌程序)在程序502中沉積。在一些實施例中，在程序502和隨後的程序中沉積的任何導電材料可以被擴散屏障或擴散阻擋層覆蓋，所述擴散屏障或擴散阻擋層可以例如包含諸如氮化鉭(TaN)、鉭(Ta)、氮化鈦鋯(例如，TiX Zr1-X N，如X=0.53)、氮化鈦(例如，TiN)、鎢化鈦(TiW)等薄膜。
程序502可以進一步包含在第一金屬層634上方形成蝕刻停止材料632的層，接著沉積第二金屬層636的介電質材料630。接著，互連結構624的第二部分可以透過對設置在第一金屬層634上的蝕刻停止材料632進行圖案化並且透過對第二金屬層636的介電質材料630進行圖案化來形成。接下來，電容器628可以在第二金屬層636中形成。
電容器628稍後將用作圖6A-6G所示的IC裝置的記憶體單元的電容器302。在一些實施例中，在程序502中形成的電容器628可以是MIM電容器，例如，圖7中所示的電容器700。如圖7所示，這種電容器可以包含第一電容器電極702、第二電容器電極704以及在兩個電容器電極702、704之間的電容器絕緣體材料706。在一些實施例中，程序502可以包含形成如圖7所示的三維電容器。為此，程序502可以包含在第二金屬層636的介電質材料630中形成開口(例如，使用蝕刻程序，例如，結合使用遮罩、微影或另一種微影技術)，以及將導電材料沉積以形成電容器628的第一電容器電極702，以使第一電容器電極702與互連結構624電接觸。接著，程序502可包含將開口襯有導電材料的薄層以形成第一電容器電極702。程序502可以進一步包含透過在第一電容器電極702上沉積電容器絕緣體材料706，例如透過沉積絕緣體材料的薄層，來形成電容器絕緣體。接著可以在剩餘的開口的至少一部分中填充導電材料以形成第二電容器電極704。第一電容器電極702和第二電容器電極704的導電材料可包含本文所述的任何導電材料，例如，參考S/D接點106列出的那些。電容器絕緣體材料706可包含本文所述的任何絕緣/介電質材料，例如參考介電質材料630列出的那些。在一些實施例中，可以使用任何合適的共形沉積技術(如ALD或CVD)來至少提供第一電容器電極702和電容器絕緣體材料706，以及選擇性地還提供第二電容器電極704。共形沉積通常是指將某種塗層沉積在給定結構的任何暴露表面上。因此，共形塗層可以理解為是塗覆到給定結構的暴露表面上的塗層，而不是例如僅僅塗覆在水平表面上的塗層。在一些實施例中，塗層可表現出小於35%的厚度變化，其包含從1%至35%的所有值和範圍，如10%以下、15%以下、20%以下、25%或以下等等。例如，第一電容器電極702可以使用導電材料(例如，金屬、導電金屬氮化物或碳化物，或類似物)內襯約為20-40奈米的厚度，隨後是用作電容器絕緣體材料706的薄介電質(為了增加電容(例如，大約3-40奈米)，隨後是可以具有與第一電容器電極702相同或不同的材料組成的第二電容器電極704。在一些實施例中，可以用與金屬層製造的其餘部分分開的程序來製造電容器628，例如，為了考慮其大的高度以及與金屬層的其餘部分可能不同的電極材料。透過使被相對少量的絕緣(也就是說，電容器介電質)隔開的端(也就是說，第一電容器電極和第二電容器電極)具有相對較大的表面積，這可以有利地在MIM電容器中產生相對較大的電容。
一旦形成電容器628，則程序502可以包含在其中已經提供電容器628的金屬層上方(例如在第二金屬層636上方)形成蝕刻停止材料632的層，如圖6A所示。
方法500可接著以程序504繼續進行，程序504包含在形成於程序502中的IC裝置上方提供可以充當記憶體單元的未來電晶體的通道材料的材料。圖6B中所示的IC裝置604顯示程序504的範例結果。如圖6B所示，IC裝置604可以包含在程序502中形成的IC裝置602上方提供的中間層640，接著是在中間層640上方提供的通道材料642。在一些實施例中，通道材料642可以包含參考圖1描述的通道材料102(這就是為什麼同一圖案在圖6B-6G中使用來說明通道材料642作為在圖1和圖3中使用的圖案以顯示通道材料102)。
在一些實施例中，可在程序504中使用層轉移技術來提供通道材料642。通常，層轉移包含沉積(例如，使用磊晶沉積/生長)合適的半導體材料，所述合適的半導體材料將在與IC裝置602不同的支撐結構上成為通道材料642，接著使用例如氧化物到氧化物(或更一般地，絕緣體到絕緣體)的鍵合轉移所述半導體材料層的層到IC裝置602。在一些實施例中，如本領域中已知的，可以施加適當的加熱和/或壓力以將通道材料642鍵合到IC裝置602。作為所述鍵合的結果，可以形成可以是鍵合介面的中間層640。
中間層640可以包含由在程序502中形成的IC結構與在不同的支撐結構(例如，不同的基板)上生長的通道材料642的結合而產生的任何材料或材料的組合，然後翻轉並結合到在程序502中形成的IC結構。因此，中間層640可以使用例如選擇性區域衍射(SED)被識別為IC結構604中的接縫或薄層。
方法500可接著以程序506繼續進行，程序506包含將在程序504提供的通道材料圖案化以適合於電晶體，並且形成S/D區域以及圖案化的通道材料上方的閘極堆疊。圖6C所示的IC裝置606顯示程序506的範例結果。如圖6C所示，IC裝置606可以包含將通道材料642圖案化，以形成具有S/D區域644和閘極堆疊648的結構。S/D區域644可以是參考圖1描述的S/D區域104(這就是為什麼同一圖案在圖6C-6G中使用來說明S/D區域644作為在圖1和圖3中使用的圖案以顯示S/D區域104)，而閘極堆疊648可以是參考圖1描述的閘極堆疊108。作為執行程序506的結果，第一S/D區域104-1和第二S/D區域104-2，如參考圖1所描述形成，在圖6C中標記為第一和第二S/D區域104。圖6C進一步顯示圖案化的通道材料642、S/D區域644和閘極堆疊648可以被提供在第三金屬層638中，並且因此可以被介電質材料630包圍，如上文針對其它金屬層所描述的。
方法500可接著以程序508繼續進行，程序508包含形成在程序506提供的S/D區域中的一個的電接點，並且形成深通孔，以於在程序506提供的S/D區域中的另一個與在程序502中提供的儲存電容器之間提供電接點。在圖6D描繪的IC裝置608顯示程序508的範例結果。如圖6D所示，IC裝置608可以包含形成深通孔650-1以於在程序506提供的S/D區域104-1與儲存電容器628之間提供電接點，並且形成深通孔650-2以於在程序506提供的S/D區域104-2提供電接點。深通孔650-1稱為「深」，因為它應一直延伸穿過金屬層638以及中間材料640和632，因此，深通孔650-1的導電材料可以與電容器628，即電容器628的第二電容器電極704進行電接觸。
在一些實施例中，程序508可以包含形成合適的開口，接著用一或多種導電材料填充所述開口以提供導電通孔650。在一些實施例中，可以使用任何合適的各向異性蝕刻技術(也就是說，在垂直方向均勻蝕刻)，如乾式蝕刻來形成用於形成通孔650的開口。在一些實施例中，至少深通孔650-1可以是高縱橫比結構，其中其縱橫比(也就是說，高度除以寬度)可以大於約3，例如，大於約10、大於約60。通孔650可以透過用任何合適的導電材料、合金或多種導電材料(例如上述的導電材料626)的組合來填充所述開口而使其導電。在一些實施例中，可以透過僅用導電材料襯裡金屬層638中的開口來使通孔650導電，並且襯裡的開口的中心填充有合適的絕緣材料。在這種實施例中，可以使用旋塗、浸塗、CVD、ALD或這些技術的任意組合將絕緣材料沉積在襯裡的開口的中心。在一些實施例中，在程序502中沉積的任何導電材料626(例如，用以形成互連結構624)可以被通孔650中的擴散屏障或擴散阻擋層覆蓋，以防止或幫助防止導電材料從它們的目標位置擴散或遷移到其餘的IC裝置。
作為提供深通孔650-1的結果，圖6D中所示的深通孔650-1的一部分如同部分652(在圖6D中用虛線輪廓指示了其近似輪廓)在S/D區域104-1和電容器628(例如，第二電容器電極704)之間形成電接點。深通孔650-1的其餘部分，例如部分652上方的上部，可能不再需要，因此，在可以被認為是程序508的一部分的可選程序中可以被移除。此可選程序的結果在圖8中顯示。圖8顯示與圖6D的IC裝置608基本上相同的IC裝置800，除了深通孔650-1在上部被縮短之外，其替代地致使了通孔850-1，如圖8所示。可以透過移除通孔650-1的上部來形成通孔850-1，接著填充透過移除具有介電質材料(例如，介電質材料630)的部分而建立的開口。雖然隨後的圖6E-6G顯示基於圖6D所示的IC裝置608形成的IC裝置，在其它實施例中，圖6E-6G的IC裝置可以基於圖8所示的IC裝置800形成。不管深通孔650-1是否被縮短，在程序508中形成的深通孔的部分652提供了S/D區域104-1的背側接點，也就是說，部分652可以是圖1和圖3所示的背側S/D接點106-1的範例。另一方面，通孔650-2是圖1和圖3所示的前側S/D接點106-2的範例。
接下來，方法500可以繼續進行程序510，程序510包含形成與底部金屬層、閘極堆疊和前側S/D接點的電連接。圖6E所示的IC裝置610顯示程序510的範例結果。如圖6E所示，IC裝置610可以包含額外金屬層656，其可以選擇性地透過蝕刻停止材料532的層從先前的金屬層638分離，在金屬層656中具有在程序510中形成的電子連接658、660和662(連接658也延伸穿過其它金屬層以與底部金屬層接觸)。可以使用用於形成這些連接的開口的任何合適的圖案化技術以及用於使電連接658、660和662導電的任何沉積技術來形成電連接658、660和662。參考通孔650和/或互連結構624描述的任何技術可以在程序510中用於形成電連接658、660和662。
如圖6E所示，電連接658可以被形成，使得與互連結構624電接觸。因為互連結構624被連接到電容器628的第一電容器電極702，所以電連接658因此提供了到電容器628的第一電容器電極的電連接。例如，在一些實施例中，電連接658可以被用於將電容器628的第一電容器電極連接到電容器板(CP)，其它記憶體單元的電容器的電容器電極也可以連接到所述電容器板。電連接660可以被形成，使得與閘極堆疊648電接觸。例如，在一些實施例中，電連接660可以用於將閘極堆疊648連接至記憶體陣列的字元線。電連接662可以被形成，使得與通孔650-2建立的前側S/D接點電接觸。例如，在一些實施例中，電連接662可以用於將由通孔650-2建立的前側S/D接點連接到記憶體陣列的位元線。如此，IC裝置610可以被視為實現圖3中所示和上述的記憶體單元300的範例。在一些實施例中，程序510還可選擇性地包含在金屬層656上方提供另一層蝕刻停止材料632。
在一些實施例中，方法500可以選擇性地包含圖5所示的程序512和514。程序512可以包含在支撐結構上方的下一層中形成另一個儲存電容器，從而開始形成與使用程序502-510形成的記憶體單元相似的記憶體單元的程序，但是現在在支撐結構622上方的另一層中形成記憶體單元。在圖6F中描繪的IC裝置612顯示程序512的範例結果。IC裝置612顯示具有另一個電容器628的額外金屬層666，類似於在程序502中形成的金屬層636，並且如上所述。方法500的程序514可以包含重複程序504-510，以形成類似於使用程序502-510形成的另一記憶體單元。圖6G所示的IC裝置614包含顯示程序514的範例結果。IC裝置614顯示，在程序502-510中形成的第一記憶體單元300可以是記憶體單元300-1，並且作為程序514的結果，在記憶體單元300-1的至少某些部分上方的一或多個金屬層中可以形成類似的記憶體單元300-2，從而能夠構建堆疊的三維記憶體陣列。在一些實施例中，裝置的第二層的製造可能需要與裝置和互連的第一級的熱餘裕相容。
在一些實施例中，IC裝置614還顯示兩個電容器628的第一電容器電極702可以彼此耦接並且耦接到單一互連，例如，如上所述的電連接658。在其它實施例中，電容器628的第一電容器電極702可以不彼此耦接，並且可以耦接至各個不同的互連。
雖然在圖5中未具體顯示，方法500可以進一步包含形成一或多個第一級互連，以將在程序502-514中形成的IC裝置電耦接到一或多個其它電子元件。這種第一級互連可以與執行方法500而產生的IC裝置的互連結構電耦接，並且被配置成將IC裝置的記憶體單元、邏輯裝置等的電訊號路由到其它外部裝置。例如，第一級互連可以形成為將包含透過執行方法500而得到的包含IC裝置的晶片與另一元件(例如，電路板)機械和/或電耦接。在一些實施例中，第一級互連可以是焊料凸塊、焊料球、引腳、導電材料柱或一或多種導電材料(例如，金屬)的任何其它結構，以用作透過執行方法500和一或多個其它電子元件得到的IC裝置之間的介面。其它電子元件可以例如包含具有設置在其中的其它IC的晶粒、封裝基板、另一個IC裝置或封裝、中介層、電路板(例如主機板)、電源和訊號源等。在一些實施例中，可以在一或多個第一級互連之間提供阻焊劑材料(例如，聚醯亞胺或類似材料)。變體和實現
圖1至圖8所示的各種裝置組件不表示如本文描述的具有一個前側和一個背側S/D接點的電晶體的IC裝置的窮舉集合，而僅僅是提供了這種裝置/結構/組件的範例。特別是，圖1-8中所示的各種元件的數量和位置僅是說明性的，並且在各種其它實施例中，可以根據本文所述的一般架構，考慮使用在彼此相對的其它位置提供的其它數量的這些元件。例如，在一些實施例中，例如被實現為電晶體100的邏輯裝置可以被包含在圖6A-6G所示的任何IC裝置中，在與顯示記憶體單元的金屬層相同或分離的金屬層中。
此外，圖1-8意於顯示在其中的元件的相對佈置，並且這些附圖的裝置組件可以包含未具體顯示的其它元素(例如，各種介面層)。類似地，雖然參考圖1-8討論材料的特定佈置，中間材料可被包含在這些附圖的IC裝置和組件中。更進一步，儘管在圖1-8中顯示各種橫截面圖的一些元素為平面矩形或由矩形實體形成，這僅僅是為了便於說明，並且這些組件的實施例可能是彎曲的、圓形的或其它不規則的形狀，其取決於用於製造半導體裝置組件所使用的製造程序，有時是不可避免的。
使用例如光學顯微鏡、TEM或SEM來檢查佈局和遮罩資料以及對裝置的零件進行反向工程以重建電路，和/或例如使用實體故障分析(PFA)來檢查裝置的橫截面以檢測形狀，和在此描述的各種裝置元件的位置將允許確定存在在此描述的具有一個前側S/D接點和一個背側S/D接點的電晶體。範例電子裝置
如本文所揭露的具有一個前側和一個背側S/D接點的電晶體的IC裝置的佈置可以被包含在任何合適的電子裝置中。圖9-13顯示可以包含如本文所揭露的具有一個前側和一個背側S/D接點的電晶體的一或多個IC裝置的裝置和元件的各種範例。
圖9A-9B是晶圓2000和晶粒2002的俯視圖，其可包含根據本文所揭露的任何實施例的具有一個前側和一個背側S/D接點的電晶體的一或多個IC裝置。在一些實施例中，根據本文揭露的任何實施例，晶粒2002可以被包含在IC封裝中。例如，任何晶粒2002可以用作圖11所示的IC封裝2200中的任何晶粒2256。晶圓2000可以由半導體材料構成，並且可以包含具有形成在晶圓2000的表面上的IC結構的一或多個晶粒2002。晶粒2002中之各者可以是包含任何合適IC(例如，包含如本文所描述的具有一個前側和一個背側S/D接點的電晶體的IC)的半導體產品的重複單元。在完成半導體產品的製造之後(例如，在製造如本文所描述的具有一個前側和一個背側S/D接點的電晶體的IC之後，例如，本文所描述的圖1、3或6A-6G中所示的IC裝置的任何實施例)，晶圓2000可以經歷分割程序，其中晶粒2002中之各者彼此分離以提供半導體產品的離散「晶片」。特別是，如本文所揭露的具有一個前側和一個背側S/D接點的電晶體的裝置可以採取晶圓2000的形式(例如，不分割)或晶粒2002的形式(例如，分割)。晶粒2002可以包含一或多個電晶體和/或支援電路，以將電訊號路由到電晶體和/或記憶體單元(例如，如本文所述的記憶體單元300)，以及任何其它IC元件。在一些實施例中，晶圓2000或晶粒2002可以實現或包含記憶體裝置(例如，SRAM裝置)、邏輯裝置(例如，AND、OR、NAND或NOR閘)或任何其它合適的電路元件。這些裝置中的多個裝置可以在單一晶粒2002上組合。例如，由多個記憶體單元形成的記憶體陣列可以與處理裝置(例如，圖13的處理裝置2402)或者被配置成將資訊儲存在記憶體裝置中或執行儲存在記憶體陣列中的指令之其它邏輯形成在相同的晶粒2002上。
圖10是根據本文所揭露的任何實施例的可包含具有一個前側和一個背側S/D接點的電晶體的IC裝置2100的橫截面側視圖。例如，IC裝置2100可以是或可以包含本文中描述的圖1、3或6A-6G所示的IC裝置的任何實施例。特別是，本文中描述的電晶體100和/或記憶體單元300可以在IC裝置2100的任何BEOL層中，例如在圖10中所示的任何互連層2106-2110中實現。因為存在可以將電晶體100和記憶體單元300整合在IC裝置2100中的各種可能性，所以圖10中未具體顯示電晶體100和記憶體單元300。例如，在一些實施例中，本文所述的電晶體100和/或記憶體單元300中的至少一些可被包含在IC裝置2100的一或多個互連層2106-2110內。在一些實施例中，IC裝置2100可以用作IC封裝2300中的任何晶粒2256。
如圖10所示，IC裝置2100可以形成在基板2102(例如，圖9A的晶圓2000)上並且可以被包含在晶粒(例如，圖9B的晶粒2002)中。基板2102可以包含可以用作IC裝置2100的基礎的任何材料。基板2102可以是半導體基板，並且可以包含以上參考支撐結構622描述的任何範例。儘管這裡描述了基板2102的一些範例，但是可以用作可以在其上構建IC裝置2100的基礎的任何材料或結構都落入本發明的精神和範圍內。基板2102可以是單一晶粒(例如，圖9B的晶粒2002)或晶圓(例如，圖9A的晶圓2000)的一部分。
IC裝置2100可以包含設置在基板2102上的一或多個裝置層2104。裝置層2104提供了如上所述的計算邏輯層410的一個範例。裝置層2104可以包含在基板2102上形成的一或多個電晶體2140(例如，金屬氧化物半導體場效電晶體(MOSFET))的特徵。電晶體2140提供了可以包含在計算邏輯層410中的任何邏輯裝置的一個範例。如圖10所示，裝置層2104可以包含例如一或多個S/D區域2120、控制S/D區域2120之間的電晶體2140中的電流流動的閘極2122，以及將電訊號路由到S/D區域2120或從S/D區域2120路由電訊號的一或多個S/D接點2124。電晶體2140可以包含為了清楚起見未顯示的額外特徵，如裝置隔離區域、閘極接點等。在其它範例中，裝置層2104和/或計算邏輯層410可以包含實現為如上所述的電晶體100的邏輯裝置。
每個電晶體2140可以包含由至少兩層(閘極介電質層和閘極電極層)形成的閘極2122。通常，電晶體2140的閘極介電質層可以包含一層或多層的堆疊，並且可以包含以上參考閘極介電質112描述的任何材料。在一些實施例中，當使用高k材料時，可以在閘極2122的閘極介電質上執行退火程序以改善其品質。
取決於電晶體2140是PMOS電晶體或NMOS電晶體，閘極電極可以形成在閘極介電質上並且可以包含至少一種P型功函數金屬或N型功函數金屬。在一些實現中，閘極電極可以包含兩個或更多個金屬層的堆疊，其中一個或更多個金屬層是功函數金屬層，並且至少一個金屬層是填充金屬層。可以出於其它目的包含其它金屬層，如阻擋層。閘極2122的閘極電極可以包含以上參考閘極電極110描述的任何材料。
在一些實施例中，當沿著源極-通道-汲極方向觀察電晶體2140的橫截面時，閘極2122的閘極電極可以包含U形結構，該U形結構包含基本上平行於基板表面的底部和基本上垂直於基板頂面的兩個側壁部。在其它實施例中，形成閘極電極的金屬層中的至少一個可以簡單地是基本上平行於基板頂面的平面層，並且不包含基本上垂直於基板頂面的側壁部。在其它實施例中，閘極電極可以包含U形結構和平面非U形結構的組合。例如，閘極電極可以包含形成在一或多個平面非U形層頂上的一或多個U形金屬層。在一些實施例中，閘極電極可以包含V形結構(例如，當FinFET的鰭不具有「平坦的」上表面，而是具有圓形的峰時)。
在一些實施例中，一對側壁間隔件可以形成在閘極堆疊的相對側上以托住閘極堆疊。側壁間隔件可以由諸如氮化矽、氧化矽、碳化矽、摻雜碳的氮化矽和氮氧化矽的材料形成。用於形成側壁間隔件的程序在本領域中是眾所皆知的，並且通常包含沉積和蝕刻程序步驟。在一些實施例中，可以使用複數個間隔件對；例如，兩對、三對或四對側壁間隔件可以形成在閘極堆疊的相對側上。
S/D區域2120可以形成在例如與每個電晶體2140的閘極相鄰的基板2102內。例如，可以使用佈植/擴散程序或蝕刻/沉積程序來形成S/D區域2120。在先前的程序中，可以將諸如硼、鋁、銻、磷或砷的摻雜物離子佈植到基板2102中以形成S/D區域2120。活化摻雜物並使它們進一步擴散到基板2102中的退火程序可以在離子佈植程序之後進行。在稍後的程序中，可以首先蝕刻基板2102以在S/D區域2120的位置處形成凹部。接著可以執行磊晶沉積程序以利用用於製造S/D區域2120的材料來填充凹槽。在一些實現中，可使用諸如矽鍺或碳化矽的矽合金來製造S/D區域2120。在一些實施例中，磊晶沉積的矽合金可以用諸如硼、砷或磷的摻雜物原位摻雜。在一些實施例中，可以用諸如鍺或III-V族材料或合金的一或多種替代半導體材料來形成S/D區域2120。在進一步的實施例中，可以使用一或多層的金屬和/或金屬合金來形成S/D區域2120。
各種電晶體2140不限於圖10中描繪的類型和配置，並且可以包含多種其它類型和配置，如平面電晶體、非平面電晶體(例如，FinFET、奈米線或奈米帶電晶體)或兩者的組合。
電子訊號，諸如電力和/或輸入/輸出(I/O)訊號，可以透過設置在裝置層2104上的一或多個互連層(在圖10中圖示為互連層2106-2110)被路由到裝置層2104的電晶體2140和/或從裝置層2104的電晶體2140路由。例如，裝置層2104的導電特徵(例如，閘極2122和S/D接點2124)可以與互連層2106-2110的互連結構2128電耦接。一或多個互連層2106-2110可以形成IC裝置2100的ILD堆疊2119。
互連結構2128可以被佈置在互連層2106-1210內，以根據各種設計來路由電訊號(具體地，所述佈置不限於圖10中描繪的互連結構2128的特定配置)。儘管在圖10中描繪了特定數量的互連層2106-1210，本發明的實施例包含具有比所描繪的更多或更少的互連層的IC裝置。
在一些實施例中，互連結構2128可以包含填充有諸如金屬的導電材料的溝槽結構2128a(有時稱為「線」)和/或通孔結構2129B(有時被稱為「洞」)。溝槽結構2128a可以被佈置為在與其上形成裝置層2104的基板2102的表面基本上平行的平面的方向上路由電訊號。例如，溝槽結構2128a可以從圖10的角度在頁面內和頁面外的方向上路由電訊號。可以將通孔結構2129B佈置為在實質上垂直於其上形成裝置層2104的基板2102的表面的平面的方向上路由電訊號。在一些實施例中，通孔結構2129B可以將不同的互連層2106-2110的溝槽結構2128a電耦接在一起。
如圖10所示，互連層2106-2110可以包含設置在互連結構2128之間的介電質材料2126。在一些實施例中，設置在互連層2106-2110中的不同層中的互連結構2128之間的介電質材料2126可以具有不同的成分；在其它實施例中，不同互連層2106-2110之間的介電質材料2126的成分可以相同。介電質材料2126可以包含以上參考介電質材料630描述的任何材料。
第一互連層2106(稱為金屬1或「M1」)可以直接形成在裝置層2104上。在一些實施例中，如圖所示，第一互連層2106可以包含溝槽結構2128a和/或過孔結構2129B。第一互連層2106的溝槽結構2128a可以與裝置層2104的接點(例如，S/D接點2124)耦接。
第二互連層2108(稱為金屬2或「M2」)可以直接形成在第一互連層2106上。在一些實施例中，第二互連層2108可以包含通孔結構2129B，以將第二互連層2108的溝槽結構2128a與第一互連層2106的溝槽結構2128a耦接。儘管為了清楚起見，溝槽結構2128a和通孔結構2129B在結構上用每個互連層內(例如，第二互連層2108內)的線來描繪，在一些實施例中，溝槽結構2128a和通孔結構2129B在結構和/或材料上可以是連續的(例如，在雙鑲嵌程序期間同時填充)。
第三互連層2110(稱為金屬3或「M3」)(以及所需的額外互連層)可以根據結合第二互連層2108或第一互連層2106描述的類似技術和配置，在第二互連層2108上連續形成。
互連層2106-2110可以是如上所述的金屬層M1-M3。也如上所述的，額外金屬層可以存在於IC裝置2100中。
圖11是範例IC封裝2200的側面橫截面圖，所述IC封裝2200可包含根據本文揭露的任何實施例的具有一個前側和一個背側S/D接點的電晶體的IC裝置。在一些實施例中，IC封裝2200可以是系統級封裝(SiP)。
封裝基板2252可以由介電質材料(例如，陶瓷、堆積膜，其中具有填料顆粒的環氧膜等)形成，並且可以具有延伸穿過面2272和面2274之間的介電質材料，或者在面2272上的不同位置之間，和/或在面2274上的不同位置之間的導電路徑。這些導電路徑可以採用上面參考圖10所討論的任何互連結構2128的形式。
封裝基板2252可以包含導電接點2263，其透過封裝基板2252耦接到導電路徑2262，從而允許晶粒2256和/或中介層2257內的電路電耦接到各種導電接點2264(或封裝基板2252中包含的其它裝置，未顯示)。
IC封裝2200可以包含經由中介層2257的導電接點2261、第一級互連2265和封裝基板2252的導電接點2263耦接到封裝基板2252的中介層2257。如圖11所示的第一級互連2265是焊料凸塊，但是可以使用任何合適的第一級互連2265。在一些實施例中，在IC封裝2200中可以不包含中介層2257；取而代之，晶粒2256可以透過第一級互連2265在面2272處直接耦接到導電接點2263。
IC封裝2200可以包含經由晶粒2256的導電接點2254、第一級互連2258和中介層2257的導電接點2260耦接到中介層2257的一或多個晶粒2256。導電接點2260可以穿過中介層2257耦接到導電通路(未顯示)，以允許晶粒2256內的電路電耦接到導電接點2261中之各者(或者耦接到包含在中介層2257中的其它裝置，未顯示)。圖11中所示的第一級互連2258是焊料凸塊，但是可以使用任何合適的第一級互連2258。如本文所用，「導電接點」可以指用作不同元件之間的介面的導電材料(例如，金屬)的一部分；導電接點可以凹入元件表面、與元件表面齊平或遠離元件表面延伸，並且可以採用任何合適的形式(例如，導電墊或插座)。
在一些實施例中，底部填充材料2266可被設置在封裝基板2252和在第一級互連2265周圍的中介層2257之間，而模製化合物2268可被設置在晶粒2256和中介層2257周圍並且與封裝基板2252接觸。在一些實施例中，底部填充材料2266可以與模製化合物2268相同。可以用於底部填充材料2266和模製化合物2268的範例材料是環氧樹脂模製材料，如果合適的話。第二級互連2270可以耦接到導電接點2264。圖11中顯示的第二級互連2270是焊球(例如，用於球柵格陣列佈置)，但是可以使用任何合適的第二級互連2270(例如，引腳柵格陣列佈置中的引腳或平面柵格陣列佈置中的平面)。第二級互連2270可用於將IC封裝2200耦接到另一元件，諸如電路板(例如，主機板)、中介層或另一IC封裝，如本領域中已知的並且如下面參考圖12討論的。
晶粒2256可以採取本文所討論的晶粒2002的任何實施例的形式(例如，可以包含IC裝置2100的任何實施例)。在IC封裝2200包含多個晶粒2256的實施例中，IC封裝2200可以被稱為多晶片封裝(MCP)。晶粒2256可以包含執行任何所需功能的電路。例如，晶粒2256中的一或多個可以是邏輯晶粒(例如，基於矽的晶粒)，並且晶粒2256中的一或多個可以是記憶體晶粒(例如，高頻寬記憶體)，其包含如本文所述的嵌入式邏輯和記憶體裝置。在一些實施例中，晶粒2256中的任一個可以包含具有一個前側S/D接點和一個背側S/D接點的電晶體，例如，如上討論的；在一些實施例中，晶粒2256中的至少一些可以不包含具有一個前側S/D接點和一個背側S/D接點的電晶體。
儘管圖11中所示的IC封裝2200是倒裝晶片封裝，可以使用其它封裝架構。例如，IC封裝2200可以是球柵格陣列(BGA)封裝，如嵌入式晶圓級球柵格陣列(eWLB)封裝。在另一範例中，IC封裝2200可以是晶圓級晶片規模封裝(WLCSP)或面板扇出(FO)封裝。儘管在圖11的IC封裝2200中顯示兩個晶粒2256，IC封裝2200可以包含任何所需數目的晶粒2256。IC封裝2200可以包含額外的被動元件，如設置在封裝基板2252的第一面2272或第二面2274上的表面安裝電阻器、電容器和電感器，或在中介層2257任一面上。更一般地，IC封裝2200可以包含本領域中已知的任何其它主動或被動元件。
圖12是根據本文揭露的任何實施例的可包含根據本文所揭露的任何實施例的具有一個前側S/D接點和一個背側S/D接點的電晶體的一或多個IC裝置的元件的IC裝置組件2300的橫截面側視圖。IC裝置組件2300包含設置在電路板2302(其可以例如是主機板)上的多個元件。IC裝置組件2300包含設置在電路板2302的第一面2340和電路板2302的相對第二面2342上的元件；通常，元件可以設置在一個或兩個面2340和2342上。特別是，IC裝置組件2300的元件的任何合適的那些可包含根據本文所揭露的任何實施例的具有一個前側S/D接點和一個背側S/D接點的電晶體的任何一或多個IC裝置的元件的IC裝置組件的橫截面側視圖；例如，下面參考IC裝置組件2300討論的任何IC封裝可以採用上面參考圖11討論的IC封裝2200的任何實施例的形式(例如，可以包含設置在晶粒2256上的具有一個前側S/D接點和一個背側S/D接點的電晶體的一或多個IC裝置)。
在一些實施例中，電路板2302可以是包含藉由多層介電質材料彼此分離並且藉由導電通孔相互連接的多個金屬層的PCB。可以用所需的電路圖案形成任何一或多個金屬層，以在耦接到電路板2302的元件之間路由電訊號(選擇性地與其它金屬層結合)。在其它實施例中，電路板2302可以是非PCB基板。
圖12中所示的IC裝置組件2300包含藉由耦接元件2316耦接到電路板2302的第一面2340的中介層上封裝結構2336。耦接元件2316可以將中介層上封裝結構2336電耦接和機械耦接到電路板2302，並且可包含焊球(如圖12所示)、插座的凸形和凹形部分、黏合劑、底部填充材料和/或任何其它合適的電子和/或機械耦接結構。
中介層上封裝結構2336可以包含藉由耦接元件2318耦接到中介層2304的IC封裝2320。可以針對應用採取任何合適形式的耦接元件2318，諸如上面參考耦接元件2316討論的形式。IC封裝2320可以例如是或包含晶粒(圖9B的晶粒2002)、IC裝置(例如，圖10的IC裝置2100)，或任何其它合適的元件。特別是，IC封裝2320可以包含如本文所述的具有一個前側S/D接點和一個背側S/D接點的電晶體的一或多個IC裝置。儘管在圖12中顯示單一IC封裝2320，然而，可以將多個IC封裝耦接到中介層2304；並且實際上，額外的中介層可以耦接到中介層2304。中介層2304可以提供用於橋接電路板2302和IC封裝2320的中介基板。通常，中介層2304可以將連接擴展到更寬的間距或者將連接重新路由到不同的連接。例如，中介層2304可以將IC封裝2320(例如，晶粒)耦接到耦接元件2316的BGA，以耦接到電路板2302。在圖12所示的實施例中，IC封裝2320和電路板2302附接到中介層2304的相對側；在其它實施例中，IC封裝2320和電路板2302可以附接到中介層2304的同一側。在一些實施例中，三個或更多個元件可以藉由中介層2304的方式互連。
中介層2304可以由環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料或諸如聚醯亞胺的聚合物材料形成。在一些實現中，中介層2304可以由交替的剛性或柔性材料形成，其可以包含上述用於半導體基板的相同材料，諸如矽、鍺和其它III-V族和IV族材料。中介層2304可以包含金屬互連2308和通孔2310，其包含但不限於穿矽通孔(TSV)2306。中介層2304還可以包含含有被動與主動裝置兩者的嵌入式裝置2314。這些裝置可以包含(但不限於)電容器、去耦電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、靜電放電(ESD)保護裝置和記憶體裝置。更複雜的裝置，如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器、微機電系統(MEMS)裝置也可以形成在中介層2304上。中介層上封裝結構2336可以採用本領域中已知的任何中介層上封裝結構的形式。
IC裝置組件2300可以包含藉由耦接元件2322耦接到電路板2302的第一面2340的IC封裝2324。耦接元件2322可以採取任何上面參考耦接元件2316討論的任何實施例的形式，而IC封裝2324可以採用上面參考IC封裝2320討論的任何實施例的形式。
圖12中所示的IC裝置組件2300包含藉由耦接元件2328耦接到電路板2302的第二面2342的堆疊式封裝結構2334。堆疊式封裝結構2334可以包含藉由耦接元件2330耦接在一起的IC封裝2326和IC封裝2332，使得IC封裝2326設置在電路板2302和IC封裝2332之間。耦接元件2328和2330可以採用上面討論的耦接元件2316的任何實施例的形式，而IC封裝2326和2332可以採用上面討論的IC封裝2320的任何實施例的形式。可以根據本領域中已知的任何堆疊式封裝結構來配置堆疊式封裝結構2334。
圖13是根據本文揭露的任何實施例的範例計算裝置2400的方塊圖，其可包含具有一個前側S/D接點和一個背側S/D接點的電晶體的一或多個IC裝置的一或多個元件。例如，計算裝置2400的任何合適的元件可包含根據本文揭露的任何實施例的含有一個前側S/D接點和一個背側S/D接點的一或多個電晶體的晶粒(例如，晶粒2002(圖9B))。計算裝置2400的任何元件可以包含IC裝置2100(圖10)和/或IC封裝2200(圖11)。計算裝置2400的任何元件可以包含IC裝置組件2300(圖12)。
圖13中顯示如包含在計算裝置2400中的許多元件，但是可以省略或複製這些元件中的任何一或多個，以適合於該應用。在一些實施例中，計算裝置2400中包含的一些或所有元件可以附接到一或多個主機板。在一些實施例中，這些元件中的一些或全部被製造到單一系統單晶片(SoC)晶粒上。
此外，在各種實施例中，計算裝置2400可以不包含圖13中所示的元件中的一或多個，但計算裝置2400可以包含用於耦接到一或多個元件的介面電路。例如，計算裝置2400可以不包含顯示裝置2406，但是可以包含顯示裝置2406可以耦接到的顯示裝置介面電路(例如，連接器和驅動器電路)。在另一組範例中，計算裝置2400可以不包含音訊輸入裝置2418或音訊輸出裝置2408，但是可以包含音訊輸入裝置2418或音訊輸出裝置2408可以耦接到的音訊輸入或輸出裝置介面電路(例如，連接器和支援電路)。
計算裝置2400可以包含處理裝置2402(例如，一或多個處理裝置)。如這裡所使用的，用語「處理裝置」或「處理器」可以指處理來自暫存器和/或記憶體的電子資料以將所述電子資料轉換成可以儲存在暫存器和/或記憶體中的其它電子資料的任何裝置或裝置的一部分。處理裝置2402可以包含一或多個數位訊號處理器(DSP)、特殊應用積體電路(ASIC)、中央處理單元(CPU)、圖形處理單元(GPU)、加密處理器(在硬體內執行加密演算法的專用處理器)、伺服器處理器或任何其它合適的處理裝置。計算裝置2400可以包含記憶體2404，其本身可以包含一或多個記憶體裝置，諸如揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，唯讀記憶體(ROM))、快閃記憶體、固態記憶體和/或硬碟。在一些實施例中，記憶體2404可以包含與處理裝置2402共用晶粒的記憶體。此記憶體可以用作快取記憶體，並且包含如本文所述的具有一個前側S/D接點和一個背側S/D接點的電晶體的一或多個IC裝置。
在一些實施例中，計算裝置2400可以包含通訊晶片2412(例如，一或多個通訊晶片)。例如，通訊晶片2412可以被配置用於管理用於向計算裝置2400傳送資料和從計算裝置2400傳送資料的無線通訊。用語「無線」及其衍生詞可以用於描述可以透過非固定媒體使用調變電磁輻射來傳送資料的電路、裝置、系統、方法、技術、通訊通道等。該用語並不暗示相關裝置不包含任何佈線，儘管在一些實施例中它們可能不包含任何佈線。
通訊晶片2412可以實現多種無線標準或協定中的任何一種，其包含但不限於電子和電機工程師協會(IEEE)標準，其包含Wi-Fi(IEEE 802.11系列)、IEEE 802.16標準(例如，IEEE 802.16-2005修訂版)、長期演進(LTE)計畫以及任何修訂版、更新版和/或再版(例如，高階LTE計畫、超行動寬頻(UMB)計畫(也稱為「3GPP2」)等)。IEEE 802.16相容寬頻無線存取(BWA)網路通常被稱為WiMAX網路，其代表全球微波連接互通，其是透過IEEE 802.16標準的一致性和互操作性測試的產品的認證符號。通訊晶片2412可以根據全球行動通訊系統(GSM)、通用封包無線電服務(GPRS)、通用行動電信系統(UMTS)、高速封包存取(HSPA)、演進的HSPA(E-HSPA)或LTE網路來操作。通訊晶片2412可以根據用於GSM演進的增強資料(EDGE)、GSM EDGE無線電存取網路(GERAN)、通用地面無線電存取網路(UTRAN)或演進UTRAN(E-UTRAN)來操作。通訊晶片2412可以根據分碼多重存取(CDMA)、分時多重存取(TDMA)、數位增強無線電信(DECT)、演進資料最佳化(EV-DO)及其衍生物，以及被指定為3G、4G、5G等的任何其它無線協定。在其它實施例中，通訊晶片2412可以根據其它無線協定來操作。計算裝置2400可以包含天線2422以促進無線通訊和/或接收其它無線通訊(諸如AM或FM無線電傳輸)。
在一些實施例中，通訊晶片2412可以管理有線通訊，諸如電、光或任何其它合適的通訊協定(例如，乙太網路)。如上所述，通訊晶片2412可以包含多個通訊晶片。例如，第一通訊晶片2412可以專用於諸如Wi-Fi或藍牙的短程無線通訊，而第二通訊晶片2412可以專用於諸如全球定位系統(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其它的遠程無線通訊。在一些實施例中，第一通訊晶片2412可以專用於無線通訊，而第二通訊晶片2412可以專用於有線通訊。
計算裝置2400可包含電池/電源電路2414。電池/電源電路2414可包含一或多個能量儲存裝置(例如，電池或電容器)和/或用於將計算裝置2400的元件耦接到與計算裝置2400分開的能量源(例如，AC線路電源)的電路。
計算裝置2400可包含顯示裝置2406(或對應的介面電路，如上文所討論的)。顯示裝置2406可以包含任何視覺指示器，例如諸如抬頭顯示器、電腦監視器、投影機、觸控螢幕顯示器、液晶顯示器(LCD)、發光二極體顯示器或平板顯示器。
計算裝置2400可包含音訊輸出裝置2408(或對應的介面電路，如上文所討論的)。音訊輸出裝置2408可以包含產生可聽指示器的任何裝置，例如諸如揚聲器、頭戴式耳機或耳塞式耳機。
計算裝置2400可包含音訊輸入裝置2418(或對應的介面電路，如上文所討論的)。音訊輸入裝置2418可以包含產生表示聲音的訊號的任何裝置，諸如麥克風、麥克風陣列或數位儀器(例如，具有樂器數位介面(MIDI)輸出的儀器)。
計算裝置2400可以包含GPS裝置2416(或對應的介面電路，如上文所討論的)。GPS裝置2416可以與基於衛星的系統進行通訊，並且可以接收計算裝置2400的位置，如本領域中已知的。
計算裝置2400可包含其它輸出裝置2410(或對應的介面電路，如上文所討論的)。其它輸出裝置2410的範例可以包含音訊編解碼器、視訊編解碼器、印表機、用於向其它裝置提供資訊的有線或無線發送器，或額外的儲存裝置。
計算裝置2400可包含其它輸入裝置2420(或對應的介面電路，如上文所討論的)。其它輸入裝置2420的範例可以包含加速度計、陀螺儀、羅盤、影像擷取裝置、鍵盤，諸如滑鼠的游標控制裝置、觸控筆、觸控板、條碼讀取器、快速回應(QR)碼閱讀器、任何感測器或射頻識別(RFID)閱讀器。
計算裝置2400可具有任何所需的形狀因子，諸如手持式或行動電子裝置(例如，蜂巢式電話、智慧型電話、行動網際網路裝置、音樂播放器、平板電腦、膝上型電腦、小筆電、超輕薄筆電、個人數位助理(PDA)、超行動個人電腦等)、桌上型計算裝置、伺服器或其它聯網計算元件、印表機、掃描器、監視器、機上盒、娛樂控制單元、車輛控制單元、數位相機、數位視訊記錄器或可穿戴電子裝置。在一些實施例中，計算裝置2400可以是處理資料的任何其它電子裝置。選擇範例
下面的段落提供了本文揭露的實施例的各種的範例。
範例1提供了一種IC裝置，其包含支撐結構(例如，基板)；電晶體，其包含通道材料、第一源極或汲極(S/D)區域和第二S/D區域；所述第一S/D區域的接點(也就是說，電接點)；以及所述第二S/D區域的接點。所述第一S/D區域的所述接點係在所述支撐結構上的第一層中，所述第二S/D區域的所述接點係在所述支撐結構上的第二層中，在所述第一S/D區域和所述第二S/D區域之間的所述通道材料的一部分係在所述支撐結構上的第三層中，以及所述第三層係在所述第一層和所述第二層之間。
範例2提供了根據範例1的IC裝置，其中所述電晶體還包含在所述第一S/D區域和所述第二S/D區域之間的所述通道材料的至少一部分上的閘極堆疊，以及所述IC裝置還包含所述閘極堆疊的接點。
範例3提供了根據範例2的IC裝置，其中所述閘極堆疊的所述接點的至少一部分係在所述第一層中(也就是說，與所述第一S/D區域的所述接點在同一層中)。
範例4提供了根據範例2或4的IC裝置，其中所述閘極堆疊包含閘極電極材料和閘極介電質材料，其中所述閘極介電質材料係在所述閘極電極材料和所述通道材料之間。
範例5提供了根據前述範例中任一者的IC裝置，其中所述第二S/D區域的所述接點包含電容器。所述電晶體和所述電容器一起形成1T-1C記憶體單元，其中所述電晶體是配置成控制對所述記憶體單元進行讀取或寫入的存取的存取電晶體。
範例6提供了根據範例5的IC裝置，還包含字元線(WL)和位元線(BL)，所述字元線(WL)耦接到或包含所述閘極堆疊的所述接點並被配置成向所述電晶體提供閘極訊號，所述位元線(BL)耦接到或包含所述第一S/D區域的所述接點，並且被配置成傳送所述記憶體單元的所述記憶體狀態。
範例7提供了根據範例5或6的IC裝置，其中所述電容器具有第一電容器電極、第二電容器電極以及在所述第一電容器電極和所述第二電容器電極之間的絕緣體，以及所述第二S/D區域的所述接點還包含：所述第一電容器電極的第一接點，以及所述第二S/D區域和所述第二電容器電極之間的第二接點。
範例8提供了根據範例7的IC裝置，還包含極板(plateline，PL)，其耦接到或包含所述第一電容器電極的所述第一接點，且進一步耦接到板電壓產生器。
範例9提供了根據範例5至8中任一者的IC裝置，其中所述電容器是金屬-絕緣體-金屬電容器。
範例10提供了根據範例1至9中任一者的IC裝置，其中所述通道材料的至少一部分係成形為鰭，也就是說，所述電晶體是FinFET。
範例11提供了根據範例1至9中任一者的IC裝置，其中所述通道材料的至少一部分係成形為奈米線，也就是說，所述電晶體是奈米線電晶體。
範例12提供了根據範例1至9中任一者的IC裝置，其中所述電晶體是平面電晶體。
範例13提供了一種記憶體裝置，其包含記憶體單元，其包含電晶體和耦接到所述電晶體的一部分的電容器，其中所述電晶體包含第一源極或汲極(S/D)區域、第二S/D區域，以及在所述第一S/D區域和所述第二S/D區域之間的通道區域。所述記憶體裝置還包含耦接到所述第一S/D區域的位元線，所述電容器係耦接至所述第二S/D區域，所述通道區域係位於所述位元線和所述電容器之間的層中。
範例14提供了根據範例13的記憶體裝置，其中所述電晶體還包含與所述通道區域的至少一部分相鄰的閘極堆疊，以及所述記憶體裝置還包含耦接到所述閘極堆疊的字元線。
範例15提供根據範例13或14的記憶體裝置，其中所述記憶體單元係所述記憶體裝置的記憶體陣列中的複數個記憶體單元之一。
範例16提供了根據範例15的記憶體裝置，其中所述記憶體裝置還包含用於控制(例如，存取(讀/寫)、儲存、刷新)所述記憶體陣列的記憶體周邊電路，所述記憶體周邊電路係設置在支撐結構(例如，基板)之上，以及所述複數個記憶體單元的至少一部分係設置在所述記憶體周邊電路上方。
範例17提供了根據範例16的記憶體裝置，其中所述複數個記憶體單元中的至少一些係在所述記憶體周邊電路上的不同層中。
在各種其它範例中，根據前述範例中任一者的記憶體裝置是或包含在根據前述範例中任一者的IC裝置中，其中所述記憶體裝置的所述電晶體是根據前述範例中任一者的IC裝置的電晶體，並且所述記憶體裝置的電容器是根據前述範例中任一者的IC裝置的電容器。
範例18提供了一種用於製造記憶體裝置的方法，所述方法包含形成具有第一電容器電極和第二電容器電極的電容器；形成所述第一電容器電極的電接點；在所述電容器上提供通道材料；將所述通道材料圖案化，以從所述通道材料、第一源極或汲極(S/D)區域和第二S/D區域形成通道區域，以使所述通道區域的至少一部分係在所述第一S/D區域和所述第二S/D區域之間；提供所述第一S/D區域的電接點；以及將所述第二電容器電極和所述第二S/D區域電耦接。
範例19提供了根據範例18的方法，其中所述電容器係形成在支撐結構(例如，基板)上，所述第一S/D區域的所述電接點係設置在所述支撐結構上的第一層中，所述電容器係形成在所述支撐結構上的第二層中，所述通道材料係在所述第一層和所述第二層之間。
範例20提供了根據範例18或19的方法，其中所述方法還包含在所述電容器和所述通道材料之間設置一或多個中間層，以及將所述第二電容器電極和所述第二S/D區域電耦接包含設置穿過所述一或多個中間層的導電通孔，使得所述導電通孔的一部分電耦接到所述第二電容器電極，而所述導電通孔的另一部分電耦接到所述第二S/D區域。
範例21提供了一種包含IC晶粒的IC封裝，所述IC晶粒包含根據前述範例中任一者的一或多個IC裝置(例如，每個IC裝置可以是根據範例1至12中任一者的和/或根據範例13至17中任一者的記憶體裝置，和/或可以根據範例18至20中任一者的方法形成)。所述IC封裝還包含耦接到所述IC晶粒的其它元件。
範例22提供了根據範例21的IC封裝，其中所述其它元件是封裝基板、軟性基板或中介層中之一者。
範例23提供了根據範例21或22的IC封裝，其中所述其它元件係透過一或多個第一級互連耦接到所述IC晶粒。
範例24提供了根據範例23的IC封裝，其中所述一或多個第一級互連包含一或多個焊料凸塊、焊柱或接合引線。
範例25提供了一種計算裝置，其包含電路板；以及耦接至所述電路板的IC晶粒，其中所述IC晶粒包含以下中的一或多個：根據前述範例中任一者的一或多個IC裝置(例如，每個IC裝置可以是根據範例1-12中任一者的IC裝置和/或可以根據範例18-20中任一者的方法形成)、根據前述範例中任一者的一或多個記憶體裝置(例如，每個記憶體裝置可以是根據範例13-17中任一者的記憶體裝置和/或可以根據範例18-20中任一者的方法形成)，以及根據前述範例中任一者的IC封裝(例如，根據範例21-24中任一者的IC封裝)。
範例26提供了根據範例25的計算裝置，其中所述計算裝置是可穿戴計算裝置(例如，智慧型手錶)或手持計算裝置(例如，行動電話)。
範例27提供了根據範例25或26的計算裝置，其中所述計算裝置是伺服器處理器。
範例28提供了根據範例25或26的計算裝置，其中所述計算裝置是主機板。
範例29提供了根據範例25-28中任一者的計算裝置，其中所述計算裝置還包含一或多個通訊晶片和天線。
以上本發明的實現顯示的描述(包含在摘要中所描述的)並不意於窮舉或限制本發明於所揭露的精確形式。儘管本文出於說明性目的描述了本發明的特定實現和範例，但是如相關領域的技術人員將理解的，在本發明的範圍內可以進行各種等效修改。可以根據以上詳細描述對本發明進行這些修改。
100:電晶體 102:通道材料 104:S/D區域 104-1:第一S/D區域 104-2:第二S/D區域 106:S/D接點 106-1:第一S/D接點 106-2:第二S/D接點 108:閘極堆疊 110:閘極電極 112:閘極介電質 114:通道部 120-1:第一層 120-2:第二層 120-3:第三層 200:IC裝置 202:基極 204:鰭 206:STI材料 300:記憶體單元 302:電容器 400:IC裝置 410:支撐結構 420:計算邏輯層 430:第一記憶體層 440:第二記憶體層 480:記憶體周邊電路 490:記憶體陣列 500:方法 502:程序 504:程序 506:程序 508:程序 510:程序 512:程序 514:程序 602:IC裝置 604:IC裝置 606:IC裝置 608:IC裝置 610:IC裝置 612:IC裝置 622:支撐結構 624:互連結構 626:導電材料 628:電容器 630:介電質材料 632:蝕刻停止材料 634:第一金屬層 636:第二金屬層 638:第三金屬層 640:中間材料 642:通道材料 644:S/D區域 648:閘極堆疊 650-1:深通孔 650-2:深通孔 652:部分 656:額外金屬層 658:電子連接 660:電子連接 662:電子連接 666:額外金屬層 700:電容器 702:第一電容器電極 704:第二電容器電極 706:電容器絕緣體材料 800:IC裝置 850-1:通孔 2000:晶圓 2002:晶粒 2100:IC裝置 2102:基板 2104:裝置層 2106:互連層 2108:互連層 2110:互連層 2120:S/D區域 2122:閘極 2124:S/D接點 2126:介電質材料 2128:互連結構 2128a:溝槽結構 2129B:通孔結構 2140:電晶體 2200:IC封裝 2252:封裝基板 2254:導電接點 2256:晶粒 2257:中介層 2258:第一級互連 2260:導電接點 2262:導電路徑 2263:導電接點 2266:底部填充材料 2268:模製化合物 2270:第二級互連 2272:面 2274:面 2300:IC裝置組件 2302:電路板 2304:中介層 2306:穿矽通孔(TSV) 2308:金屬互連 2310:通孔 2314:嵌入式裝置 2316:耦接元件 2318:耦接元件 2320:IC封裝 2322:耦接元件 2324:IC封裝 2326:IC封裝 2328:耦接元件 2330:耦接元件 2332:IC封裝 2334:堆疊式封裝結構 2336:中介層上封裝結構 2340:第一面 2342:第二面 2400:計算裝置 2402:處理裝置 2404:記憶體 2406:顯示裝置 2408:音訊輸出裝置 2410:其它輸出裝置 2412:通訊晶片 2414:電池/電源電路 2416:GPS裝置 2418:音訊輸入裝置 2420:其它輸入裝置 2422:天線
實施例將透過下面的詳細描述結合附圖容易地理解。為了便於描述，類似的參考符號表示類似的結構元素。實施例係透過示例的方式在附圖的圖示中顯示，而不是透過限制的方式顯示。
[圖1]提供了根據本發明的一些實施例的具有背側接點的範例電晶體的橫截面圖的示意圖。
[圖2A-2B]分別是根據本發明的一些實施例的實現為FinFET的具有背側接點的範例電晶體的透視圖和橫截面圖。
[圖3]提供了根據本發明的一些實施例的包含具有背側接點的電晶體的範例記憶體單元的橫截面圖的示意圖。
[圖4]提供了根據本發明的一些實施例的包含具有背側接點的電晶體的多層記憶體和邏輯的積體電路(IC)裝置的示意圖。
[圖5]顯示根據本發明的一些實施例的形成具有背側接點的一或多個電晶體的範例IC裝置的範例方法。
[圖6A-6G]是根據本發明的一些實施例的根據圖5的方法的範例IC裝置的製造中各個階段的橫截面側視圖。
[圖7]提供了根據本發明的一些實施例的可以耦接到具有背側接點的電晶體的電容器的示意圖。
[圖8]提供了根據本發明的一些實施例的具有背側接點的電晶體的範例IC裝置的替代實施例的示意圖。
[圖9A-9B]是根據本文揭露的任何實施例的晶圓和可包含具有背側接點的一或多個電晶體的晶粒的頂視圖。
[圖10]是根據本文揭露的任何實施例的可包含具有背側接點的一或多個電晶體的IC裝置的橫截面側視圖。
[圖11]是根據本文揭露的任何實施例的可包含具有背側接點的一或多個電晶體的一或多個IC裝置的IC封裝的橫截面側視圖。
[圖12]是根據本文揭露的任何實施例的可包含具有背側接點的一或多個電晶體的一或多個IC裝置的IC裝置組件的橫截面側視圖。
[圖13]是根據本文揭露的任何實施例的可包含具有背側接點的一或多個電晶體的一或多個IC裝置的範例計算裝置的方塊圖。
614:IC裝置
626:導電材料
628:電容器
630:介電質材料
632:蝕刻停止材料
640:中間材料
642:通道材料
644:S/D區域
648:閘極堆疊
658:電子連接
300-1,300-2:記憶體單元

Claims (20)

  1. 一種積體電路(IC)裝置，其包含：電晶體，其包含通道材料、第一源極或汲極(S/D)區域和第二S/D區域；所述第一S/D區域的接點；以及所述第二S/D區域的接點，其中：所述第一S/D區域的所述接點係在第一層中，所述第二S/D區域的所述接點係在第二層中，在所述第一S/D區域和所述第二S/D區域之間的所述通道材料的一部分係在第三層中，所述第三層係在所述第一層和所述第二層之間，所述第二S/D區域的所述接點包含電容器，所述電容器包含第一電容器電極、第二電容器電極以及在所述第一電容器電極和所述第二電容器電極之間的絕緣體，所述第二S/D區域的所述接點還包含所述第一電容器電極的第一接點，以及所述第二S/D區域和所述第二電容器電極之間的第二接點，以及所述IC裝置還包含極板，其耦接到或包含所述第一電容器電極的所述第一接點，且進一步耦接到板電壓產生器。
  2. 如請求項1的IC裝置，還包含：字元線，其耦接到或包含所述閘極堆疊的所述接點，以及 位元線，其耦接到或包含所述第一S/D區域的所述接點。
  3. 如請求項1的IC裝置，其中所述電容器為金屬-絕緣體-金屬電容器。
  4. 如請求項1的IC裝置，其中所述通道材料的至少一部分係成形為鰭、奈米線和奈米帶中之一者。
  5. 如請求項1的IC裝置，其中所述IC裝置為記憶體裝置。
  6. 如請求項1的IC裝置，其中：所述IC裝置為包含IC晶粒和其它元件的IC封裝，所述其它元件耦接到所述IC晶粒，以及所述IC晶粒包含所述電晶體、所述第一S/D區域的所述接點、所述第二S/D區域的所述接點以及所述極板。
  7. 如請求項1的IC裝置，其中：所述電晶體還包含在所述第一S/D區域和所述第二S/D區域之間的所述通道材料的至少一部分上的閘極堆疊，以及所述IC裝置還包含所述閘極堆疊的接點。
  8. 如請求項7的IC裝置，其中所述閘極堆疊的所述接點的至少一部分係在所述第一層中。
  9. 如請求項7的IC裝置，其中所述閘極堆疊包含閘極電極材料和閘極介電質材料，其中所述閘極介電質材料係在所述閘極電極材料和所述通道材料之間。
  10. 一種積體電路(IC)裝置，其包含： 電晶體，其包含第一源極或汲極(S/D)區域和第二S/D區域；電容器，其包含第一電容器電極和第二電容器電極；所述第一電容器電極的接點；第一導電通孔結構；以及第二導電通孔結構，其中：所述第一導電通孔結構係與所述第一S/D區域導電接觸，所述第二導電通孔結構係與所述第二S/D區域導電接觸，以及所述第二導電通孔結構包含第一部分和第二部分，使得所述第二S/D區域的一部分位於所述第一部分和所述電容器之間，並且所述第二部分沿著所述第二S/D區域的側面延伸，並且與所述第二電容器電極導電接觸。
  11. 如請求項10所述的IC裝置，其中所述第二部分係與所述第二S/D區域的所述側面導電接觸並且與所述第一部分電性地連續。
  12. 如請求項10的IC裝置，其中所述第一電容器電極的所述接點係耦接到板電壓產生器。
  13. 如請求項10的IC裝置，其中所述IC裝置為記憶體裝置。
  14. 如請求項10的IC裝置，其中所述第一部分與所述第二S/D區域的頂部導電接觸。
  15. 如請求項14的IC裝置，其中：所述IC裝置還包含支撐結構，所述電晶體位於所述支撐結構上方，所述第二S/D區域的所述頂部為實質上平行於所述支撐結構並且比所述第二S/D區域的底部更遠離所述支撐結構的所述S/D區域的第一面，所述第二S/D區域的所述底部為實質上平行於所述支撐結構的所述S/D區域的第二面，以及所述第二S/D區域的所述側面為實質上垂直於所述支撐結構並且在所述第二S/D區域的所述底部和所述第二S/D區域的所述頂部之間延伸。
  16. 如請求項15的IC裝置，其中所述第二部分在與所述支撐結構實質上平行的方向上的尺寸小於所述第一部分在所述方向上的尺寸。
  17. 如請求項10的IC裝置，其中：所述IC裝置為包含IC晶粒和其它元件的IC封裝，所述其它元件耦接到所述IC晶粒，以及所述IC晶粒包含所述電晶體、所述第一S/D區域的所述接點、所述第二S/D區域的所述接點以及所述極板。
  18. 如請求項17的IC裝置，其中所述其它元件為封裝基板、軟性基板或中介層中之一者。
  19. 一種製造積體電路(IC)裝置的方法，所述方法包含：提供包含第一源極或汲極(S/D)區域和第二S/D區域的 電晶體；提供包含第一電容器電極和第二電容器電極的電容器；提供所述第一電容器電極的接點；提供第一導電通孔結構；以及提供第二導電通孔結構，其中：所述第一導電通孔結構係與所述第一S/D區域導電接觸，所述第二導電通孔結構係與所述第二S/D區域導電接觸，所述第二導電通孔結構包含第一部分和第二部分，使得所述第二S/D區域的一部分位於所述第一部分和所述電容器之間，並且所述第二部分沿著所述第二S/D區域的側面延伸，並且與所述第二電容器電極導電接觸，所述第二部分與所述第二S/D區域的所述側面導電接觸並且與所述第一部分電性地連續，以及所述第一部分係與所述第二S/D區域的頂部導電接觸。
  20. 如請求項19的方法，其中：所述電晶體位於所述支撐結構上方，所述第二S/D區域的頂部為實質上平行於所述支撐結構並且比所述第二S/D區域的底部更遠離所述支撐結構的所述S/D區域的第一面， 所述第二S/D區域的所述底部為實質上平行於所述支撐結構的所述S/D區域的第二面，所述第二S/D區域的所述側面為實質上垂直於所述支撐結構並且在所述第二S/D區域的所述底部和所述第二S/D區域的所述頂部之間延伸。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230387081A1 (en) * 2021-04-16 2023-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11791221B2 (en) 2019-02-22 2023-10-17 Intel Corporation Integration of III-N transistors and semiconductor layer transfer
US11257822B2 (en) 2019-11-21 2022-02-22 Intel Corporation Three-dimensional nanoribbon-based dynamic random-access memory
US11264449B2 (en) * 2020-03-24 2022-03-01 Intel Corporation Capacitor architectures in semiconductor devices
US12170273B2 (en) 2020-12-01 2024-12-17 Intel Corporation Integrated circuit assemblies with direct chip attach to circuit boards
US11756886B2 (en) 2020-12-08 2023-09-12 Intel Corporation Hybrid manufacturing of microeletronic assemblies with first and second integrated circuit structures
US11817442B2 (en) 2020-12-08 2023-11-14 Intel Corporation Hybrid manufacturing for integrated circuit devices and assemblies
US12310032B2 (en) 2021-06-08 2025-05-20 Intel Corporation Stacked backend memory with resistive switching devices
US12400997B2 (en) * 2021-06-11 2025-08-26 Intel Corporation Hybrid manufacturing with modified via-last process
US12396155B2 (en) 2021-06-18 2025-08-19 Intel Corporation Backend memory with air gaps in upper metal layers
US12327809B2 (en) 2021-06-23 2025-06-10 Intel Corporation Vertically stacked and bonded memory arrays
US12526985B2 (en) 2021-06-23 2026-01-13 Intel Corporation Back-side reveal for power delivery to backend memory with frontend transistors and backend memroy cells
US12453123B2 (en) 2021-06-23 2025-10-21 Intel Corporation Transistor with front-side and back-side contacts and routing
US12176147B2 (en) 2021-06-24 2024-12-24 Intel Corporation Three-dimensional capacitors with double metal electrodes
TWI775536B (zh) * 2021-07-19 2022-08-21 力晶積成電子製造股份有限公司 半導體鍵合結構
US12469834B2 (en) * 2021-08-27 2025-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and semiconductor device
US12406956B2 (en) 2021-08-31 2025-09-02 Intel Corporation Bilayer memory stacking with computer logic circuits shared between bottom and top memory layers
US12431393B2 (en) 2021-10-26 2025-09-30 Nanya Technology Corporation Manufacturing method for semiconductor structures
US12191215B2 (en) 2021-10-22 2025-01-07 Nanya Technology Corporation Manufacturing and measuring system for semiconductor structures
TWI809775B (zh) * 2021-10-22 2023-07-21 南亞科技股份有限公司 半導體結構的製造與測量方法
KR20230083870A (ko) * 2021-12-03 2023-06-12 삼성전자주식회사 반도체 메모리 소자
US12471288B2 (en) 2021-12-07 2025-11-11 Intel Corporation Three-dimensional nanoribbon-based hysteretic memory
US12131996B2 (en) 2022-03-28 2024-10-29 Samsung Electronics Co., Ltd. Stacked device with backside power distribution network and method of manufacturing the same
US20230378190A1 (en) * 2022-05-18 2023-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
EP4548723A1 (en) 2022-06-29 2025-05-07 Intel Corporation Memory arrays with backside components and angled transistors
CN115274565A (zh) * 2022-08-30 2022-11-01 长鑫存储技术有限公司 半导体结构的制备方法、半导体结构及半导体器件
US20240196627A1 (en) * 2022-12-13 2024-06-13 International Business Machines Corporation EMBEDDED ReRAM WITH BACKSIDE CONTACT

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020036313A1 (en) * 2000-06-06 2002-03-28 Sam Yang Memory cell capacitor structure and method of formation
US20100295102A1 (en) * 2004-07-08 2010-11-25 Semisouth Laboratories, Inc. Normally-off integrated jfet power switches in wide bandgap semiconductors and methods of making
US20150035568A1 (en) * 2013-08-01 2015-02-05 Taiwan Semiconductor Manufacturing Company Ltd. Temperature detector and controlling heat
US20150162336A1 (en) * 2013-12-06 2015-06-11 International Business Machines Corporation Self-aligned laterally extended strap for a dynamic random access memory cell
TW201830585A (zh) * 2017-01-12 2018-08-16 美商美光科技公司 記憶胞、雙電晶體單電容器記憶胞之陣列、形成雙電晶體單電容器記憶胞之方法及用於製造積體電路之方法
US20190103406A1 (en) * 2017-07-27 2019-04-04 Micron Technology, Inc. Memory Arrays Comprising Memory Cells

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7092288B2 (en) 2004-02-04 2006-08-15 Atmel Corporation Non-volatile memory array with simultaneous write and erase feature
KR100682892B1 (ko) * 2004-09-25 2007-02-15 삼성전자주식회사 박막 트랜지스터의 제조방법
KR100843947B1 (ko) 2007-07-04 2008-07-03 주식회사 하이닉스반도체 1-트랜지스터형 디램
US7804702B2 (en) 2007-12-28 2010-09-28 Texas Instruments Incorporated Ferroelectric memory cell with access transmission gate
US20090303801A1 (en) * 2008-06-10 2009-12-10 Juhan Kim Carbon nanotube memory including a buffered data path
EP2161755A1 (en) 2008-09-05 2010-03-10 University College Cork-National University of Ireland, Cork Junctionless Metal-Oxide-Semiconductor Transistor
JP2012234885A (ja) 2011-04-28 2012-11-29 Toshiba Corp 半導体装置及びその製造方法
CN105264655B (zh) 2013-06-25 2018-08-03 英特尔公司 具有局部层间互连的单片三维(3d)ic
US10741486B2 (en) 2016-03-06 2020-08-11 Intel Corporation Electronic components having three-dimensional capacitors in a metallization stack
KR102400951B1 (ko) 2017-05-08 2022-05-23 마이크론 테크놀로지, 인크 메모리 어레이
EP3635782B1 (en) 2017-05-08 2021-03-24 Micron Technology, Inc. Memory arrays
WO2018236359A1 (en) 2017-06-20 2018-12-27 Intel Corporation Thin film core-shell fin and nanowire transistors
JP7338975B2 (ja) 2018-02-12 2023-09-05 三星電子株式会社 半導体メモリ素子
US11538758B2 (en) 2018-03-19 2022-12-27 Intel Corporation Waveguide interconnect bridges
US10535777B2 (en) 2018-03-29 2020-01-14 Intel Corporation Nanoribbon structures with recessed source-drain epitaxy
US11329047B2 (en) 2018-04-18 2022-05-10 Intel Corporation Thin-film transistor embedded dynamic random-access memory with shallow bitline
WO2020065732A1 (ja) 2018-09-25 2020-04-02 株式会社ソシオネクスト 半導体装置及びその製造方法
US11456281B2 (en) 2018-09-29 2022-09-27 Intel Corporation Architecture and processes to enable high capacity memory packages through memory die stacking
WO2020076652A1 (en) 2018-10-09 2020-04-16 Micron Technology, Inc. Semiconductor devices comprising transistors having increased threshold voltage and related methods and systems
US11791221B2 (en) 2019-02-22 2023-10-17 Intel Corporation Integration of III-N transistors and semiconductor layer transfer
US11017843B2 (en) 2019-06-28 2021-05-25 Intel Corporation Thin film transistors for memory cell array layer selection
US11690212B2 (en) 2019-06-28 2023-06-27 Intel Corporation Memory architecture at back-end-of-line
US11728431B2 (en) 2019-07-30 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacers for gate-all-around semiconductor devices
KR102728524B1 (ko) 2019-10-01 2024-11-13 삼성전자주식회사 메모리 장치
US11239238B2 (en) 2019-10-29 2022-02-01 Intel Corporation Thin film transistor based memory cells on both sides of a layer of logic devices
US11087832B1 (en) 2020-03-02 2021-08-10 Intel Corporation Three-dimensional nanoribbon-based static random-access memory

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020036313A1 (en) * 2000-06-06 2002-03-28 Sam Yang Memory cell capacitor structure and method of formation
US20100295102A1 (en) * 2004-07-08 2010-11-25 Semisouth Laboratories, Inc. Normally-off integrated jfet power switches in wide bandgap semiconductors and methods of making
US20150035568A1 (en) * 2013-08-01 2015-02-05 Taiwan Semiconductor Manufacturing Company Ltd. Temperature detector and controlling heat
US20150162336A1 (en) * 2013-12-06 2015-06-11 International Business Machines Corporation Self-aligned laterally extended strap for a dynamic random access memory cell
TW201830585A (zh) * 2017-01-12 2018-08-16 美商美光科技公司 記憶胞、雙電晶體單電容器記憶胞之陣列、形成雙電晶體單電容器記憶胞之方法及用於製造積體電路之方法
US20190103406A1 (en) * 2017-07-27 2019-04-04 Micron Technology, Inc. Memory Arrays Comprising Memory Cells

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230387081A1 (en) * 2021-04-16 2023-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof

Also Published As

Publication number Publication date
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US11335686B2 (en) 2022-05-17

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