TWI859974B

TWI859974B - 晶片總成及其形成方法以及積體電路製造系統

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Publication number: TWI859974B
Application number: TW112126228A
Authority: TW
Inventors: 劉高志; 許文敏; 林裕庭; 林家弘; 陳建宜
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-07-29
Filing date: 2023-07-13
Publication date: 2024-10-21
Also published as: US20240040701A1; US20250185171A1; CN220733361U; TW202422834A; US12219709B2

Abstract

一種積體電路晶片總成包括積體電路晶粒，積體電路晶粒包括第一基板，電晶體形成在第一基板中；第一結構，含有第一金屬化組件；以及第二結構，含有第二金屬化組件。第一結構安置在第一基板之第一側之上。第二結構安置在與第一側相反的第一基板之第二側之上。晶片總成包括藉由第二側接合至積體電路晶粒的第二基板。晶片總成包括溝槽，延伸穿過第二基板且穿過積體電路晶粒之第二結構。溝槽之側壁至少部分地藉由一或多個保護層限定。

Description

晶片總成及其形成方法以及積體電路製造系統

本揭露係關於一種晶片總成、一種積體電路製造系統以及一種晶片總成的形成方法。

半導體積體電路(semiconductor integrated circuit，IC)工業已經歷指數增長。IC材料及設計中之技術進步已產生每一世代具有相較於先前世代之較小及較複雜電路的IC之世代。在IC進化之過程中，功能密度(亦即，每晶片面積互連裝置之數目)已大體上增加，而幾何形狀大小(亦即，可使用製造製程創造的最小組件(或接線)已減小。此按比例縮小製程通常藉由提高生產效率及降低相關成本來提供效益。

然而，在按比例縮小製程繼續時，該按比例縮小製程已引起某些製造挑戰。例如，可作為除錯製程之一部分而測試已經歷故障或其他效能問題的IC晶片以識別故障或效能問題之來源。然而，因為IC晶片係在愈來愈小的技術節點下製造，所以IC晶片之除錯可變得日益困難。通常， IC晶片上之現有電路組件(例如，現有金屬化組件)可阻擋藉由IC晶片發射的信號，此狀況可干擾除錯製程。因此，儘管現有IC晶片除錯製程已大體上適用於該等現有IC晶片除錯製程之預期目的，但該等現有IC晶片除錯製程尚未在每一方面完全令人滿意。

本揭示案之一個態樣係關於IC晶片總成。晶片總成包括積體電路(integrated circuit，IC)晶粒，該積體電路晶粒包括複數個電晶體形成在其中的第一基板、含有複數個第一金屬化組件的第一結構，及含有複數個第二金屬化組件的第二結構。第一結構安置在第一基板之第一側之上。第二結構安置在與第一側相反的第一基板之第二側之上。晶片總成包括藉由第二側接合至IC晶粒的第二基板。晶片總成包括溝槽，該溝槽延伸穿過第二基板且穿過IC晶粒之第二結構。溝槽之側壁至少部分地藉由一或多個保護層限定。

本揭示案之另一態樣係關於積體電路製造系統。系統包括積體電路(integrated circuit，IC)封裝總成。IC封裝總成包括含有複數個電晶體的半導體基板。IC封裝總成包括互連結構，該互連結構安置在半導體基板之第一側之上。IC封裝總成包括功率輸送網路(power delivery network，PDN)結構，該功率輸送網路結構安置在與第一側相反的半導體基板之第二側之上。IC封裝總成包括印刷電路板(printed circuit board，PCB) 基板，該印刷電路板基板耦接至PDN結構。溝槽自第二側延伸穿過PCB且至少部分地延伸至PDN中。系統包括信號偵測工具，該信號偵測工具用以偵測藉由IC封裝總成發射的信號。信號在藉由信號偵測工具偵測之前傳播出溝槽。

本揭示案之又一態樣係關於晶片總成的形成方法。提供積體電路(integrated circuit，IC)封裝總成。IC封裝總成包括：第一基板，該第一基板含有複數個電晶體；第一金屬化結構，該第一金屬化結構安置在第一基板之第一側之上；第二金屬化結構，該第二金屬化結構安置在與第一側相反的第一基板之第二側之上；以及第二基板，該第二基板附接至第二金屬化結構。執行第一溝槽形成製程。第一溝槽形成製程形成第一溝槽，該第一溝槽自第二側部分地穿過第二基板延伸。執行第一沉積製程。第一沉積製程使第一溝槽充滿第一不導電材料。執行第二溝槽形成製程。第二溝槽形成製程形成第二溝槽，該第二溝槽延伸穿過第一不導電材料且自第二側部分地穿過第二基板。第二溝槽具有相較於第一溝槽的較大深度及相較於第一溝槽的較小寬度。

90:積體電路裝置/IC裝置

110:基板

120:三維主動區/鰭結構/鰭片

122:源極/汲極組件

130:隔離結構

140:閘極結構

150:全環繞閘極裝置/GAA裝置

155:層

160:閘極間隔物結構

165:封蓋層

170:奈米結構

175:介電內間隔物

180:導電源極/汲極觸點

185:層間介電質/ILD

200:IC晶粒

210:電晶體

220:多層互連結構

230:前側

231:背側

240:金屬接線

245:導電通孔

250:層間介電質/ILD

260:接合層

270:載體基板

280:功率輸送網路/PDN

290:導電凸塊

300:IC封裝總成

310:基板

320:金屬接線

330:通孔

340:介電材料

350:導電襯墊

360:導電凸塊

370:模製材料

400:溝槽形成製程

410:溝槽

440:沉積製程

450:再填充材料

500:溝槽形成製程

510:溝槽

540:沉積製程

550:再填充材料

600:溝槽形成製程

610:溝槽

640:沉積製程

650:再填充材料

700:溝槽形成製程

710,710A,710B,710C,710D,710E,710F,71 0G,710H:溝槽

720:偵測工具

730:信號

740A:金屬接線

740B:金屬襯墊

750:圖表

760:繪圖

770:繪圖

800:單埠SRAM單元

900:積體電路製造系統

902,904,906,908,910,912,914,916:實體

918:通訊網路

1000:方法

1010,1020,1030,1040,1050,1060:步驟

PU1:上拉電晶體

PU2:上拉電晶體

PD1:下拉電晶體

PD2:下拉電晶體

SN1:第一儲存節點

SNB1:互補第一儲存節點

PG1:通路閘極電晶體

PG2:通路閘極電晶體

BL:位元線

BLB:互補位元線

WL:字元線

H0:厚度

H1,H2,H3,H4:高度

Z1,Z2,Z3,Z4:寬度

W1,W2,W3:寬度

當與附圖一起閱讀時，本揭示案之態樣自以下詳細描述更好地理解。應強調，根據工業中的標準實踐，各種特徵未按比例描繪。事實上，各種特徵之尺寸可出於論述之清晰性而任意地增加或減少。亦應強調，所附圖式僅例示本揭露之典型實施例，且因此不應視為對範疇之限制，因為本揭露可同樣適用於其他實施例。

第1A圖例示鰭式場效電晶體(fin-type field effect transistor，FinFET)裝置的三維透視圖。

第1B圖例示FinFET裝置的俯視圖。

第1C圖例示多通道全環繞閘極(gate-all-around，GAA)裝置的三維透視圖。

第2圖至第12圖例示根據本揭示案之實施例的處於封裝及測試之各種級段處的IC晶片總成的一系列橫截面側視圖。

第13圖例示根據本揭示案之實施例的IC晶片總成的平面俯視圖。

第14圖例示根據本揭示案之實施例的形成於IC晶片總成中的溝槽之不同實施例的平面俯視圖輪廓。

第15圖例示根據本揭示案之實施例的電氣效能之圖表。

第16圖為根據本揭示案之各種態樣的SRAM單元的電路示意圖。

第17圖為根據本揭示案之各種態樣的製造系統的方塊圖。

第18圖為例示根據本揭示案之各種態樣的方法的流程圖。

以下揭示內容提供用於實行所提供主題之不同特徵的許多不同實施例或實例。以下描述組件及配置的特定實例以簡化本揭示案。當然，這些僅為實例，且不欲為限制性的。例如，以下描述中的第一特徵在第二特徵上方或之上的形成可包括其中第一特徵及第二特徵係直接接觸地形成的實施例，且可亦包括其中額外特徵可形成在第一特徵與第二特徵之間，使得第一特徵及第二特徵可並非直接接觸的實施例。另外，本揭示案可在各種實例中重複參考數字及/或字母。此重複用於簡單性及清晰性之目的，且本質上不規定所論述的各種實施例及/或組態之間的關係。

此外，可在本文中使用諸如「下方」、「以下」、「下」、「上方」、「上」等的空間相對術語以便於描述以描述如圖中例示的一個元件或特徵與另一元件(多個)或特徵(多個)的關係。空間相對術語意欲涵蓋除圖中描繪的方位之外的使用或操作中的裝置的不同方位。設備可以其他方式定向(旋轉90度或以其他方位)且本文中使用的空間相對描述符同樣可據此加以解釋。

更進一步，當數字或數字之範圍用「約」、「近似」等加以描述時，該術語意欲涵蓋在包括所描述數字的合理範圍內之數字，諸如在所描述數字之+/-10%或熟習此項技術者理解的其他值內。例如，術語「約5nm」涵蓋範圍自4.5nm至5.5nm的尺寸。

本揭示案一般而言係關於用以封裝諸如超級功率軌(Super Power Rail，SPR)晶片之IC晶片，使得IC晶片可在不遭遇與IC晶片上之現有金屬化組件之干擾問題的情況下便利地除錯的獨特製造製程流程。更詳細地，習知IC晶片通常包括半導體基板，電晶體形成在該半導體基板上(或在該半導體基板中)。金屬化組件然後經形成在基板之一個側(通常稱為「前側」)上。金屬化組件可包括金屬接線或導電通孔，該等金屬接線或導電通孔為多層互連結構之部分。在IC晶片經歷除錯製程以識別故障時，電氣測試信號可經發送至IC晶片以使IC晶片以給定模式操作。IC晶片可在其操作期間發射信號，且發射偵測工具(例如，電子束(electron beam或e-beam)機器)可置放在IC晶片之「背側」(例如，與金屬化組件相反的側)上以收集發射的信號。基於對自測試中IC晶片發射的信號之分析，可識別故障之來源(例如，失效之位置及/或失效之原因)。

然而，在IC晶片前進至更先進的技術節點時，一些IC晶片(例如，SPR晶片)現具有在基板之兩個側上的金屬化組件。換言之，諸如金屬接線及通孔的金屬化組件可不僅存在於基板之前側上，而且同樣存在於基板之背側上。因而，與發射偵測工具相對於正除錯的IC晶片置放在何處或如何置放無關，藉由彼IC晶片發射的信號可由前側或背側上的金屬化組件阻擋或以其他方式阻礙，此狀況使測試為困難的且不令人滿意的。

為解決以上所論述之問題，本揭示案利用新穎的封裝及測試製程流程來部分地移除印刷電路板(printed circuit board，PCB)及定位於IC晶片之背側上的金屬化組件中之一些。此舉形成溝槽，該溝槽使IC晶片之目標區域暴露且允許來自IC晶片之目標區域的信號發射出溝槽。發射的信號然後可藉由用於故障分析之偵測工具偵測。然而，因為半導體裝置大小(包括金屬化組件)正變得較小，所以溝槽自身之形成可對金屬化組件造成損壞(例如，一或多個金屬接線之部分或完全崩潰)且/或導致電氣短路。為避免由溝槽之形成引起的問題，本揭示案利用多步方法來形成溝槽。例如，第一溝槽可經形成以部分地延伸至PCB中，且第一再填充材料可經沉積至第一溝槽中。第二溝槽然後可經形成在第一再填充材料中，其中第二溝槽比第一溝槽窄且進一步延伸至PCB中。第二溝槽然後充滿第二再填充材料。第三溝槽然後可經形成在第二再填充材料中，其中第三溝槽比第二溝槽窄且完全穿過PCB延伸。第三溝槽然後充滿第三再填充材料。第四溝槽然後可形成在第三再填充材料中，其中第四溝槽比第三溝槽窄且完全穿過PCB延伸且部分地延伸至IC晶片之IC晶粒中，例如，藉由延伸穿過形成於IC晶粒之背側上的金屬化組件。在第二、第三，及第四溝槽經形成時，第一、第二，及第三再填充材料之剩餘部分可充當用於IC晶片之其餘部分的保護組件，因為它們保護金屬化組件(例如，PCB之金屬接線)免受損壞或電氣短路。

現參考第1A圖、第1B圖、第1C圖，及第2圖至第18圖更詳細地論述本揭示案之各種態樣。更詳細地，第1A圖至第1B圖例示示例性FinFET裝置，且第1C圖例示示例性GAA裝置。第2圖至第12圖例示根據本揭示案之實施例的處於封裝/測試之各種級段處的IC晶片總成的橫截面側視圖。第13圖例示根據本揭示案之實施例的IC晶片總成的平面俯視圖。第14圖例示根據本揭示案之實施例的形成於IC晶片總成中的溝槽之不同實施例的平面俯視圖輪廓。第15圖例示兩個不同IC晶片之電氣效能的圖表。第16圖例示本揭示案之IC晶粒可實行於其中的記憶體裝置。第17圖例示可用來製造本揭示案之IC裝置的半導體製造系統。第18圖例示根據本揭示案之各種態樣的封裝及測試IC裝置之方法。

現參考第1A圖及第1B圖，分別例示積體電路(Integrated Circuit，IC)裝置90之一部分的三維透視圖及俯視圖。IC裝置90使用諸如三維鰭線場效電晶體(fin-line FET，FinFET)的場效電晶體(field-effect transistor，FET)加以實行。FinFET裝置具有自基板垂直突出的半導體鰭結構。鰭結構為主動區，源極/汲極區(多個)及/或通道區係由該等主動區形成。源極/汲極區(多個)可取決於上下文而單獨地或共同地涉及源極或汲極。源極/汲極區可亦涉及提供用於多個裝置之源極及/或汲極的區域。閘極結構部分地包裹在鰭結構周圍。近年來，FinFET裝置已由於其與習知平面電晶體相比的增強之效能而獲得流行性。

如第1A圖中所示，IC裝置90包括基板110。基板110可包含元素(單元素)半導體，諸如矽、鍺，及/或其他合適的材料；化合物半導體，諸如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦，及/或其他合適的材料；合金半導體，諸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP，及/或其他合適的材料。基板110可為具有均勻成份的單層材料。替代地，基板110可包括具有適合於IC裝置製造的類似或不同成分的多個材料層。在一個實例中，基板110可為絕緣體上矽(silicon-on-insulator，SOI)基板，該絕緣體上矽基板具有形成在氧化矽層上的半導體矽層。在另一實例中，基板110可包括導電層、半導體層、介電層、其他層，或其組合。諸如源極/汲極區的各種摻雜區域可形成在基板110中或上。摻雜區域可取決於設計要求而用諸如磷或砷的n型摻雜劑，及/或諸如硼的p型摻雜劑加以摻雜。摻雜區域可直接形成在基板110上，在p型井結構中，在n型井結構中，在雙井結構中，或使用升起結構。摻雜區域可藉由摻雜原子之植入、原位摻雜磊晶生長，及/或其他合適的技術形成。

三維主動區120形成在基板110上。主動區120可包括自基板110向上突出的伸長鰭狀結構。因而，主動區120可在下文中可互換地稱為鰭結構120或鰭片120。鰭結構120可使用包括光微影及蝕刻製程的合適的製程加以製造。光微影製程可包括形成覆蓋基板110的光阻劑層，使光阻劑暴露於圖案，執行後曝光烘烤製程，及將光阻劑進行顯影以形成包括抗蝕劑的遮罩元件(未示出)。遮罩元件然後經使用將凹部蝕刻至基板110中，從而在基板110上留下鰭結構120。蝕刻製程可包括乾蝕刻、濕蝕刻、反應離子蝕刻(reactive ion etching，RIE)，及/或其他合適的製程。在一些實施例中，鰭結構120可藉由雙圖案化或多圖案化製程形成。通常，雙圖案化或多圖案化製程將光微影及自對準製程組合，從而允許創造具有例如小於另外使用單個直接光微影製程可獲得的事物之節距的圖案。作為一實例，層可形成在基板之上且使用光微影製程加以圖案化。使用自對準製程在圖案化層旁邊形成間隔物。層次然後經移除，且剩餘間隔物，或心軸然後可用來圖案化鰭結構120。

IC裝置90亦包括形成在鰭結構120之上的源極/汲極組件122。源極/汲極組件122(亦稱為源極/汲極區)可取決於上下文而單獨地或共同地涉及電晶體之源極或汲極。源極/汲極組件122可包括在鰭結構120上磊晶地生長的磊晶層。IC裝置90進一步包括形成在基板110之上的隔離結構130。隔離結構130將IC裝置90之各種組件電氣地分離。隔離結構130可包括氧化矽、氮化矽、氮氧化矽、氟化物摻雜的矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、低k介電材料，及/或其他合適的材料。在一些實施例中，隔離結構130可包括淺溝槽隔離(shallow trench isolation，STI)特徵。在一個實施例中，隔離結構130係藉由在鰭結構120之形成期間蝕刻基板110中之溝槽形成。溝槽然後可充滿以上描述之隔離材料，接著為化學機械平坦化(chemical mechanical planarization，CMP)製程。其他隔離結構諸如場氧化物、矽局部氧化(local oxidation of silicon，LOCOS)，及/或其他合適的結構可亦實行為隔離結構130。替代地，隔離結構130可包括多層結構，例如，具有一或多個熱氧化物襯裡層。

IC裝置90亦包括閘極結構140，閘極結構140形成在鰭結構120之上且在每一鰭120之通道區中之三個側上嚙合鰭結構120。換言之，閘極結構140各自包裹在複數個鰭結構120周圍。閘極結構140可為虛擬閘極結構(例如，含有氧化物閘極介電質及多晶矽閘極電極)，或該等閘極結構可為高k金屬閘極(High-k metal gate，HKMG)結構，該高k金屬閘極結構含有高k閘極介電質及金屬閘極電極，其中HKMG結構係藉由替換虛擬閘極結構形成。儘管本文中未描繪，但閘極結構140可包括額外材料層，諸如鰭結構120上之接面層、封蓋層、其他合適的層，或其組合。

參考第1A圖至第1B圖，多個鰭結構120各自沿X方向縱向地定向，且多個閘極結構140各自沿Y方向縱向地定向，亦即，大體垂直於鰭結構120。在許多實施例中，IC裝置90包括額外特徵，諸如沿閘極結構140之側壁安置的閘極間隔物、安置在閘極結構140之上的硬遮罩層(多個)，及許多其他特徵。

第1C圖例示示例性多通道全環繞閘極(gate-all-around，GAA)裝置150的三維透視圖。GAA裝置具有多個伸長奈米結構通道，該等伸長奈米結構通道可經實行為奈米管、奈米板，或奈米線。出於一致性及清晰性之原因，第1C圖及第1A圖至第1B圖中之類似組件將相同地標記。例如，諸如鰭結構120的主動區在Z方向上自基板110垂直向上上升。隔離結構130提供鰭結構120之間的電氣分離。閘極結構140定位於鰭結構120之上且定位於隔離結構130之上。層155定位於閘極結構140之上，且閘極間隔物結構160定位於閘極結構140之側壁上。封蓋層165形成在鰭結構120之上以在隔離結構130之形成期間保護鰭結構120免受氧化。

複數個奈米結構170安置在鰭結構120中之每一個之上。奈米結構170可包括奈米板、奈米管，或奈米線，或在X方向上水平地延伸的一些其他類型的奈米結構。閘極結構140下方的奈米結構170之部分可充當GAA裝置150之通道。介電內間隔物175可安置在奈米結構170之間。另外，儘管出於簡單性原因未例示，但奈米結構170之每一堆疊可藉由閘極介電質以及閘極電極沿圓周包裹。在所例示實施例中，閘極結構140外側的奈米結構170之部分可充當GAA裝置150之源極/汲極特徵。然而，在一些實施例中，連續源極/汲極特徵可磊晶地生長在閘極結構140外側的鰭結構120之部分之上。無論如何，導電源極/汲極觸點180可形成在源極/汲極特徵之上以向該等源極/汲極特徵提供電氣連接性。層間介電質(interlayer dielectric，ILD)185形成在隔離結構130之上且形成在閘極結構140及源極/汲極觸點180周圍。ILD 185可稱為ILD0層。在一些實施例中，ILD 185可包括氧化矽、氮化矽，或低k介電材料。

第1A圖至第1B圖之FinFET裝置及第1C圖之GAA裝置可經利用來實行具有各種功能性的電氣電路，諸如記憶體裝置(例如，靜態隨機存取記憶體(static random access memory，SRAM)裝置)、邏輯電路、輸入/輸出(input/output，I/O)裝置、特定應用積體電路(application specific integrated circuit，ASIC)裝置、射頻(radio frequency，RF)電路、驅動器、微控制器、中央處理單元(central processing unit，CPU)、影像感測器等，作為非限制性實例。

第2圖例示根據本揭示案之各種實施例的含有以上所論述之第1A圖至第1C圖之FinFET或GAA電晶體的IC晶粒200的圖解斷裂橫截面側視圖。IC晶粒200在其前側及其背側兩者上具有金屬化組件。如以上所論述，金屬化組件之此配置可使藉由IC晶粒200發射(且旨在藉由偵測工具偵測)的信號由金屬化組件阻擋，此狀況可干擾除錯製程。為解決此問題，本揭示案涉及新穎封裝製程流程，使得藉由IC晶片發射的信號可在無障礙的情況下藉由檢測工具偵測，如以下將參考第3圖至第18圖更詳細地論述。

仍然參考第2圖，所例示實施例中之IC晶粒200為超功率軌(Super Power Rail，SPR)晶粒。在那方面，在習知晶片結構中，基板上之電晶體之源極/汲極觸點及閘極觸點將電晶體之源極/汲極特徵連接至基板之前側上之上的互連結構。在IC裝置之尺寸縮小時，源極觸點及閘極觸點間的緊密接近性可減少用於形成這些觸點的製程視窗且可增加該等觸點間的寄生電容。為減輕這些擔憂，SPR晶片可藉由SPR晶片之基板實行背側源極/汲極觸點以與源極/汲極特徵接觸，且功率軌經形成於基板之背側上以與背側源極/汲極觸點接觸。因為SPR結構之實行緩和觸點之擁擠，所以SPR晶片需要用於先進技術節點之功率輸送網路(power delivery network，PDN)上的效能提高之現代解決方案。

現在在下文論述IC晶粒200之額外細節。IC晶粒200包括複數個電晶體210。電晶體210可形成在以上所論述之基板110中或上，基板110可包含元素(單元素)半導體、化合物半導體、合金半導體，及/或其他合適的材料。電晶體210可包括第1B圖至第1C圖中所示之FinFET電晶體及/或第1C圖中所示之GAA電晶體。電晶體210可包括主動區，諸如以上與第1A圖至第1C圖相聯繫地論述的鰭結構120或奈米結構170之堆疊。電晶體210亦包括以上所論述之高k金屬閘極(High-k metal gate，HKMG)結構140，高k金屬閘極結構140可部分地包裹在主動區周圍(例如，包裹在鰭結構周圍)。如以上所論述，HKMG結構可藉由替換虛擬閘極結構形成，且該等HKMG結構可各自包括高k閘極介電質及含金屬閘極電極。高k閘極介電質之示例性材料包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯，或其組合。含金屬閘極電極可包括一或多個功函數金屬層及一或多個填充金屬層。功函數金屬層可用以調諧各別電晶體之功函數。用於功函數金屬層之示例性材料可包括氮化鈦(TiN)、鋁化鈦(TiAl)、氮化鉭(TaN)、碳化鈦(Tic)、碳化鉭(TaC)、碳化鎢(WC)、氮化鈦鋁(TiAlN)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)，或其組合。填充金屬層可充當閘極電極層之主要導電部分。出於簡單性之原因，電晶體210之細節在第2圖或後續圖中未例示。

基板110具有兩個相反側，例如，側230及側231。側230亦可在下文中可互換地稱為IC晶粒200之前側230，且側231亦可在下文中可互換地稱為IC晶粒200之背側231。多層互連結構220形成在基板110之側230上。互連結構220包括複數個圖案化介電層及互連導電層。這些互連導電層提供形成在基板110中的電路、輸入/輸出，及各種摻雜特徵之間的互連(例如，配線)。例如，互連結構220可包括複數個互連層，亦稱為金屬層(例如，M1、M2、M3等)。互連層中之每一個包括複數個金屬接線，諸如金屬接線240。互連結構220可亦包括複數個導電通孔，導電通孔245，該複數個導電通孔將各種金屬接線240電氣地耦接在一起。金屬接線240及導電通孔245可含有導電材料，諸如鋁、銅、鋁合金、銅合金、鋁/ 矽/銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、鈷、釕、金屬矽化物，或其組合。互連結構220亦包括層間介電質(interlayer dielectric，ILD)250，層間介電質250提供互連層之間的電氣及實體隔離。ILD 250可包括諸如氧化物材料或低k介電質的介電材料。可以說金屬接線240及導電通孔245嵌入ILD 250中。

接合層260安置在互連結構220之上。在一些實施例中，接合層260包括氧化物材料。接合層260將載體基板270接合至IC晶粒200之其餘部分。例如，互連結構220藉由接合層260接合至載體基板270。在一些實施例中，載體基板270包括塊體矽。在其他實施例中，載體基板270包括為IC晶粒200之其他部分提供充分的剛性及/或機械支撐的另一個合適的材料。

雖然互連結構220、接合層260，及載體基板270定位於基板110之側230(例如，前側)上，但功率輸送網路(power delivery network，PDN)280形成於基板110之側231(例如，背側)上。PDN 280為將來自導電襯墊位置的功率及接地電壓輸送至IC晶粒200之各種組件(例如，電晶體210)的結構。在一些實施例中，PDN 280包括複數個層，其中每個層包括一或多個功率軌及/或接地軌。功率軌或接地軌可呈金屬接線之形式。PDN 280之各種層可藉由導電通孔電氣地互連在一起。至PDN 280(及至IC晶粒200之其餘部分)的電氣連接性可藉由定位於PDN 280之側231上的導電凸塊290(例如，焊球) 獲得。

因為PDN 280包括金屬接線及通孔，如互連結構220，所以可以說IC晶粒200具有形成在其前側230及其背側231兩者上的金屬化組件。在無PDN實行於其背側(亦即，本文中類似於背側231)上的習知IC晶粒200中，藉由IC晶粒200發射的信號當IC晶粒200正經除錯時可藉由置放在IC晶粒200之背側上的偵測工具偵測，而無來自金屬化組件的障礙或干擾。然而，對於本文中所例示之IC晶粒200，PDN 280之金屬接線及/或通孔可至少部分地阻擋藉由IC晶粒200發射的信號之傳輸。為解決此問題，本揭示案涉及封裝及測試製程，其中溝槽或開口穿過形成於背側231上。此溝槽允許藉由IC晶粒200發射的信號到達置放在背側231上的偵測工具而不受阻礙，如以下更詳細地論述。

現參考第3圖，IC晶粒200可實行為IC封裝總成300之一部分。IC封裝總成300進一步包括基板310，基板310附接至IC晶粒200。在一些實施例中，基板310包括印刷電路板(printed circuit board，PCB)，該印刷電路板可包括各自用於路由電氣信號的複數個層。例如，PCB可包括層中之每一個中的複數個金屬接線，諸如金屬接線320。PCB可亦包括複數個通孔330，複數個通孔330互連來自不同層的金屬接線320。金屬接線320及通孔330藉由介電材料340彼此隔離。PCB(作為基板310之一示例性實施例)可進一步包括複數個導電襯墊350，複數個導電襯墊350可接合至複數個導電凸塊360，複數個導電凸塊360分別定位於基板310之背側231上。在一些實施例中，導電襯墊350可為最接近於背側231定位的金屬層之金屬接線。

IC晶粒200藉由IC晶粒200之背側231接合至基板310。例如，導電凸塊290接合在IC晶粒200與基板310之間，而模製材料370包圍IC晶粒200。導電凸塊290允許電氣信號在IC晶粒200與基板310之間傳輸，而模製材料370為導電凸塊290及IC晶粒200及基板310之表面上的其他組件提供電氣隔離及實體保護。因而，基板310之各種層可經利用來執行用於IC晶粒200的額外電氣路由。在一些實施例中，基板310不具有含有電晶體的主動電路。在一些其他實施例中，基板310可包括額外電路，該額外電路可提供與IC晶粒200上之電路相同的功能性或可提供相對於IC晶粒200上之電路的不同功能性。

在一些實施例中，IC封裝總成300可為準備售賣給客戶的IC封裝總成。換言之，客戶可自IC封裝總成300的製造商購買IC封裝總成300，且將IC封裝總成300實行於現代電子裝置上，該等現代電子裝置諸如桌上型或膝上型電腦、行動電話、電視、無線電、汽車、衛星定位裝置、家用電器等。然而，有時，IC封裝總成300之拷貝在實際使用期間或在IC封裝總成300經運送至客戶之前或之後的測試期間可經歷失效或遭遇各種錯誤。IC封裝總成300之此失敗或有錯誤拷貝然後可作為除錯製程之一部分而經測試，以識別失效之原因及/或來源。在此除錯製程中，可希望自背側231偵測自IC晶粒200發射的信號。為確保PDN 280之金屬化特徵不阻礙或干擾來自IC晶粒200的信號之發射，溝槽或開口將自背側231形成，其中開口延伸穿過基板310且穿過PDN 280以使電晶體210之目標區域暴露。自電晶體210之目標區域發射的信號然後可藉由溝槽傳播且在無來自PDN 280之障礙的情況下藉由置放在背側231上的偵測工具偵測，如以下更詳細地論述。

現參考第4圖，對IC封裝總成300執行溝槽形成製程400以在IC封裝總成300中形成溝槽410。在一些實施例中，溝槽形成製程400係使用機械鑽頭執行。溝槽410自背側231朝向IC封裝總成300之前側230延伸，且該溝槽部分地穿過基板310延伸。換言之，基板310之高度H0(亦稱為基板310之厚度H0)大於溝槽410之高度H1。溝槽410亦具有寬度Z1作為其側向尺寸。在此級段，溝槽410為相對寬的及淺的。因而，可在大體上不損害基板310的情況下，例如，在不對定位於溝槽410之側壁處的金屬接線320及/或通孔330造成損害的情況下，且在不使這些金屬接線320及/或通孔330電氣地短路的情況下形成溝槽410。

現參考第5圖，對IC封裝總成300執行沉積製程440以使溝槽410充滿再填充材料450。在一些實施例中，再填充材料450包括不導電膠材料。在一些其他實施例中，再填充材料450包括介電材料。在仍然其他實施例中，再填充材料450包括有機材料。再填充材料450將幫助保護基板310之部分免受由以下論述的額外溝槽形成製程引起的損害。

現參考第6圖，對IC封裝總成300執行溝槽形成製程500以在IC封裝總成300中形成溝槽510。在一些實施例中，溝槽形成製程500亦使用機械鑽頭執行。類似於溝槽410，溝槽510亦自背側231朝向IC封裝總成300之前側230部分地穿過基板310延伸。然而，溝槽510比溝槽410(參見第4圖)窄且深。例如，溝槽510之高度H2大於溝槽410之高度H1，且溝槽510之寬度Z2小於溝槽410之寬度Z1。再填充材料450之部分在溝槽510之形成之後剩餘，且其部分地限定溝槽510之側壁。在溝槽形成製程500期間，再填充材料450之剩餘部分幫助保護基板310之內部組件(例如，金屬接線320及/或通孔330)免受潛在損害或電氣短路。

現參考第7圖，對IC封裝總成300執行沉積製程540以使溝槽510充滿再填充材料550。在一些實施例中，再填充材料550包括不導電膠材料。在一些其他實施例中，再填充材料550包括介電材料。在仍然其他實施例中，再填充材料550包括有機材料。在一些實施例中，再填充材料550具有與再填充材料450相同的材料成分。在其他實施例中，再填充材料550及再填充材料450具有不同的材料成分。例如，在一些實施例中，再填充材料550可比再填充材料450硬，或在其他實施例中，再填充材料550可具有相較於再填充材料450的較佳黏附。再填充材料550將幫助保護基板310之部分免受由以下論述的額外溝槽形成製程引起的損害。

現參考第8圖，對IC封裝總成300執行溝槽形成製程600以在IC封裝總成300中形成溝槽610。在一些實施例中，溝槽形成製程600亦使用機械鑽頭執行。溝槽610自背側231朝向IC封裝總成300之前側230垂直地穿過基板310延伸，且溝槽610使IC晶粒200之目標部分暴露。例如，IC晶粒200之PDN 280之目標區域藉由溝槽610暴露。溝槽610比溝槽510(參見第6圖)窄且深。例如，溝槽610之高度H3大於溝槽510之高度H2，且溝槽610之寬度Z3小於溝槽510之寬度Z2。再填充材料550之部分在溝槽610之形成之後剩餘，且其部分地限定溝槽610之側壁。在溝槽形成製程600期間，再填充材料550之剩餘部分幫助保護基板310之內部組件(例如，金屬接線320及/或通孔330)免受潛在損害或電氣短路。

現參考第9圖，對IC封裝總成300執行沉積製程640以使溝槽610充滿再填充材料650。在一些實施例中，再填充材料650包括不導電膠材料。在一些其他實施例中，再填充材料650包括介電材料。在仍然其他實施例中，再填充材料650包括有機材料。再填充材料650將幫助保護基板310之部分免受由以下論述的額外溝槽形成製程引起的損害。

在一些實施例中，再填充材料650具有與再填充材料450或與再填充材料550相同的材料成分。在其他實施例中，再填充材料650具有與再填充材料450及再填充材料550中之至少一者不同的材料成分。例如，在一些實施例中，再填充材料650可比再填充材料550硬，或在其他實施例中，再填充材料650可具有相較於再填充材料550的較佳黏附。在一些實施例中，再填充材料450、再填充材料550，及再填充材料650全部具有彼此不同的材料成分。在一些實施例中，再填充材料450、550，或650中之至少一者可包括環氧樹脂AB膠，或塑膠Ab膠。環氧樹脂AB膠藉由環氧樹脂(組分A)及多官能硬化劑(組分B)形成以變得交聯且固化。固化可在室溫(例如，約25攝氏度)下達成。在任何狀況下，因為溝槽510比溝槽410深且窄，且溝槽610比溝槽510深且窄，所以剝離對於再填充材料550為相較於再填充材料450的較大的關心的問題，且剝離對於再填充材料650為相較於再填充材料550的較大的關心的問題。因而，再填充材料550可具有相較於再填充材料450的較佳黏附及/或較大硬度，且再填充材料650可具有相較於再填充材料550的較佳黏附及/或較大硬度。

現參考第10圖，對IC封裝總成300執行溝槽形成製程700以在IC封裝總成300中形成溝槽710。在一些實施例中，溝槽形成製程700亦使用機械鑽頭執行。溝槽710不僅穿過基板310延伸而且亦部分地延伸至IC晶粒200中。例如，溝槽形成製程700將PDN 280之一部分移除，使得溝槽710自背側231垂直地穿過PDN 280延伸且使電晶體210之目標區域暴露。溝槽710允許藉由溝槽下方的區域中之電晶體210發射的電氣信號穿過溝槽710傳播且作為除錯製程之一部分藉由偵測工具拾取。

溝槽710比溝槽610(參見第8圖)窄且深。例如，溝槽710之高度H4大於溝槽610之高度H3，且溝槽710之寬度Z4小於溝槽610之寬度Z3。再填充材料650之部分在溝槽710之形成之後剩餘，且其部分地限定溝槽710之側壁。在溝槽形成製程700期間，再填充材料650之剩餘部分幫助保護基板310之內部組件(例如，金屬接線320及/或通孔330)免受潛在損害或電氣短路。應注意，因為再填充材料450、550，及650全部為不導電的，所以本文中的再填充材料之實行可防止基板310之各種金屬化組件之間的不合需要的電氣短路。

現參考第11圖，偵測工具720置放在IC封裝總成300之背側231之上。偵測工具720可用以偵測藉由IC晶粒200發射的信號730(信號730可為電氣信號或光學信號)。在IC晶粒200接收來自自動化測試裝備(automated testing equipment，ATE)工具的一或多個測試信號之後，信號730藉由IC晶粒200發射，信號730迫使IC晶粒200以特定模式操作。在一些實施例中，偵測工具720包括電子束(e-beam)機器。

偵測工具720可分析信號730且將信號730轉化成繪圖、圖表、影像、複數個數字，或另一合適的分析結果。基於藉由偵測工具720產生的分析結果，機器或工程師/技術人員可識別引起故障或失效的IC晶粒200之電路之部分。例如，基於分析結果，可做出本應電氣隔離的IC晶粒200之區域A中之兩個電晶體已經以某種方式電氣地短路連接在一起的決定。作為另一實例，基於分析結果，可做出IC晶粒200之區域B中之電晶體正引起過多，或不充分的電流(例如，大於或小於預定臨界值)的決定。作為又一實例，基於分析結果，可做出IC晶粒200之區域C中之微電子組件(例如，源極/汲極或閘極)遺漏或由於製造有關的問題而結構上有缺陷的決定。應理解，以上論述之這些故障僅為實例且並非意欲為限制性的。

一旦故障或其原因/來源已經識別，該等故障或其原因/來源可經通訊至適當的人員(及/或機器)，使得可調整IC封裝總成300之製造製程以減少或消除這些故障將來發生的可能性。因此，裝置效能及/或產量可經改良。此外，儘管本文IC晶粒200之前側230及背側231兩者上的金屬化組件之存在可使IC晶粒200之除錯複雜化，但是藉由以上所論述之本揭示案揭露的解決方案可充分地解決出現的問題。例如，藉由形成延伸穿過IC晶粒200之PDN 280及PCB基板310中之金屬化組件的溝槽，藉由IC晶粒200在測試製程期間發射的信號可藉由偵測工具 720收集，而無來自金屬化組件的干擾。另外溝槽形成及再填充材料沉積之多步製程允許不導電保護層經形成在溝槽之側壁上，該等不導電保護層保護PCB基板之組件免受潛在損害及/或電氣短路。

亦應理解，儘管PDN 280之金屬化組件已經用作可經移除以防止該等金屬化組件在除錯製程期間阻擋藉由IC晶片發射的信號之傳播的示例性組件，但類似概念亦可應用於其他類型的光學不透明及/或不導電材料。換言之，另一類型的IC晶片可包括兩個側上的光學不透明及/或不導電材料。為促進作為IC晶片之除錯製程之一部分的此IC晶片之測試，開口可經形成以自IC晶片之一個側移除光學不透明或不導電材料之一部分，使得藉由IC晶片在其測試期間發射的信號仍然可藉由偵測工具經由開口自由地偵測。以上所論述之多步溝槽形成及沉積製程可亦用來確保開口形成在其他類型的IC晶片中以保護IC晶片免受潛在損害。

第15圖例示本揭示案之替代性實施例。出於一致性及清晰性原因，將在第12圖中相同地例示出現在第11圖中的類似組件。第11圖之實施例與第12圖之間的一個差異在於，第12圖中之溝槽710未完全穿過PDN 280延伸。相反，溝槽710在PDN 280之金屬化組件中之一者處停止，且使PDN 280之金屬化組件中之該一者暴露。例如，溝槽710可使金屬接線740A(金屬接線740A可為IC封裝總成300之軌之實施例)暴露，如第12圖之實施例中所示。在其他實施例中，溝槽710可使金屬襯墊740B暴露，金屬襯墊740B經由通孔實體地且電氣地耦接至電晶體210中之一者。藉由測試中IC晶粒200發射的信號730在藉由偵測工具720偵測之前，仍然可藉由PDN 280之金屬化組件(例如，金屬接線740A或金屬襯墊740B)傳輸且傳播出溝槽710。

亦應理解，儘管以上所論述之實施例例示一個溝槽710，但其他實施例可實行類似於溝槽710的多個溝槽。多個溝槽可具有不同深度/高度及/或側向大小，使得該等溝槽可靈活地用以使IC晶粒200之不同目標區域暴露且允許不同信號730作為除錯製程之一部分藉由偵測工具720偵測。亦應理解，儘管本文中之溝槽710之形成涉及本文中之四個溝槽形成製程及三個沉積製程，但溝槽形成製程或沉積製程之數目並非限制性的。在其他實施例中，多於或少於四個溝槽形成製程可用來形成最終溝槽，且多於或少於三個沉積製程可用來形成溝槽之側壁上的保護性不導電層(例如，藉由再填充材料450、550，及650之剩餘分段形成)。

為進一步例示本揭示案之各種態樣，在第13圖中例示本揭示案之各種組件之俯視圖(亦稱為平面圖)。更詳細地，第13圖之俯視圖係藉由自背側231向下觀看獲得。第13圖例示IC封裝總成300，而非偵測工具720之部分。IC晶片之所例示部分包括基板310；定位於IC封裝總成300之背側231上的導電凸塊360；再填充材料450、 550，及650；及溝槽710。溝槽710使含有電晶體210的IC晶粒200之一部分暴露。溝槽710由再填充材料650沿圓周包圍，再填充材料650由再填充材料550沿圓周包圍，再填充材料550自身由再填充材料450沿圓周包圍。如以上所論述，再填充材料450、550，及650可具有不同深度及/或不同材料成分。再填充材料450、550、650亦分別具有寬度W1、W2，及W3。在一些實施例中，W1、W2，及W3亦可彼此不同。寬度W1~W3之值可基於設計及製造環境加以組配。

在第13圖中所例示之實施例中，溝槽710可具有大體上正方形俯視圖輪廓。然而，此類輪廓並非限制性的。在其他實施例中，溝槽形成製程500、600，及/或700可經執行以形成具有不同俯視圖輪廓的溝槽。例如，第14圖例示溝槽710之不同實施例的各種示例性俯視圖輪廓。更詳細地，溝槽710A可具有類似具有圓拐角之正方形的俯視圖輪廓。溝槽710B可具有類似矩形的俯視圖輪廓。溝槽710C可具有類似卵形或橢圓形的俯視圖輪廓。溝槽710D可具有類似三角形的俯視圖輪廓。溝槽710E可具有類似圓形的俯視圖輪廓。溝槽710F可具有類似梯形的俯視圖輪廓。溝槽710G可具有類似六邊形的俯視圖輪廓。溝槽710H可具有為任意形狀或多邊形的俯視圖輪廓。

第15圖為例示其中其穿過PCB基板的溝槽未藉由保護層保護的第一IC晶片與其中其穿過PCB基板的溝槽藉由保護層(例如，藉由以上所論述之再填充材料450、550，及650形成的保護層)保護的第二IC晶片之效能的圖表750。更詳細地，圖表750包括表示電壓的水平軸以及表示電流的垂直軸。圖表750亦例示對應於第一IC晶片之效能的繪圖760以及對應於第二IC晶片之效能的繪圖770。如第15圖中所示，繪圖760具有電壓與電流之間的大體上線性關係，該大體上線性關係指示第一IC晶片上某處電氣短路之存在。此電氣短路可已作為對PCB基板造成的損害之結果而發生，因為形成於PCB基板中的溝槽可產生其中的金屬接線及/或通孔之潛在損害或變形，該等金屬接線及/或通孔然後可彼此電氣地短路連接。第一IC晶片內之電氣短路可使第一IC晶片大體上表現為電阻器(具有相對低的電阻)。此電阻器兩端的電壓可根據穿過電阻器的電流大體上線性地變化，且反之亦然。此行為對於電晶體為不合需要的，該等電晶體通常經設計以充當電子開關(例如，當電壓達到一定臨界值時傳導電，但當電壓低於臨界值時不傳導電)。

相反，在電流大體上為零直至電壓達到一定臨界值時，第二IC晶片之繪圖770表明所要的電晶體行為，且此後電流快速地斜坡上升。此外，此係因為第二晶片使用以上所論述之多步溝槽形成及再填充材料沉積製程來用再填充材料450、550，及650絕緣且保護其溝槽側壁。藉由再填充材料450、550，及650供應的保護層防止對PCB基板310之金屬接線或通孔的潛在損害，且因此大體上降低電氣短路之可能性。以此方式，第二IC晶片之效能可根據本揭示案之各種態樣改良。

以上所論述之IC晶粒200(或IC晶片總成300)可實行於各種IC應用中，包括諸如靜態隨機存取記憶體(Static Random-Access Memory，SRAM)裝置的記憶體裝置。在那一點上，第16圖例示用於其中可實行IC晶粒200的單埠SRAM單元(例如，1位元SRAM單元)800的示例性電路示意圖。單埠SRAM單元800包括上拉電晶體PU1、PU2；下拉電晶體PD1、PD2；以及通路閘電晶體PG1、PG2。如電路圖中所示，電晶體PU1及PU2為p型電晶體，且電晶體PG1、PG2、PD1，及PD2為n型電晶體。根據本揭示案之各種態樣，PG1、PG2、PD1，及PD2電晶體係用相較於PU1及PU2電晶體的較薄間隔物加以實行。因為SRAM單元800在所例示實施例中包括六個電晶體，所以該SRAM單元可亦稱為6T SRAM單元。

上拉電晶體PU1及下拉電晶體PD1之汲極耦接在一起，且上拉電晶體PU2及下拉電晶體PD2之汲極耦接在一起。電晶體PU1及PD1與電晶體PU2及PD2交叉耦接以形成第一資料資料閂鎖。電晶體PU2及PD2之閘極耦接在一起且耦接至電晶體PU1及PD1之汲極以形成第一儲存節點SN1，且電晶體PU1及PD1之閘極耦接在一起且耦接至電晶體PU2及PD2之汲極以形成互補第一儲存節點SNB1。上拉電晶體PU1及PU2之源極耦接至功率電壓Vcc(亦稱為Vdd)，且下拉電晶體PD1及PD2之源極耦接至電壓Vss，電壓Vss在一些實施例中可為電氣接地。

第一資料閂鎖之第一儲存節點SN1藉由通路閘極電晶體PG1耦接至位元線BL，且互補第一儲存節點SNB1藉由通路閘極電晶體PG2耦接至互補位元線BLB。第一儲存節點SN1及互補第一儲存節點SNB1為通常處於相反邏輯位準(邏輯高或邏輯低)處的互補節點。通路閘極電晶體PG1及PG2之閘極耦接至字元線WL。SRAM裝置諸如SRAM單元800可使用具有FinFET裝置及/或具有GAA裝置的「平面」電晶體裝置加以實行。

第17圖例示根據本揭示案之實施例的積體電路製造系統900，積體電路製造系統900可用來製造本揭示案之IC晶粒200。製造系統900包括藉由通訊網路918連接的複數個實體902、904、906、908、910、912、914、916......N。網路918可為單個網路，或可為各種不同網路，諸如內部網路及網際網路，且可包括線路及無線通訊通道。

在一實施例中，實體902表示用於製造合作的服務系統；實體904表示使用者，諸如監視興趣產品的產品工程師；實體906表示工程師，諸如用以控制製程及相關配方的處理工程師，或用以監視或調諧處理工具之條件及設定的裝備工程師；實體908表示用於IC測試及量測的測量工具；實體910表示半導體處理工具，諸如用來執行微影製程以限定SRAM裝置之閘極間隔物的EUV工具；實體912表示與處理工具910相關聯的虛擬測量模組；實體914表示與處理工具910及另外其他處理工具相關聯的先進處理控制模組；且實體916表示與處理工具910相關聯的抽樣模組。

每個實體可與其他實體互動且可向其他實體提供積體電路製造、處理控制，及/或計算能力且/或接收來自其他實體的此類能力。每個實體可亦包括用於執行計算及實現自動化的一或多個電腦系統。例如，實體914之先進處理控制模組可包括複數個電腦硬體，該複數個電腦硬體具有編碼在其中的軟體指令。電腦硬體可包括硬驅動、快閃驅動、光碟唯讀記憶體(Compact Disc Read-Only Memory，CD-ROM)、RAM記憶體、顯示裝置(例如，監視器)、輸入/輸出裝置(例如，滑鼠及鍵盤)。軟件指令可用任何合適的程式設計語言撰寫且可經設計以實現特定任務。

積體電路製造系統900賦能予實體間的互動以用於積體電路(integrated circuit，IC)製造以及IC製造之先進處理控制之目的。在一實施例中，先進處理控制包括根據測量結果來調整適用於相關晶圓的一個處理工具之處理條件、設定，及/或配方。

在另一實施例中，根據基於製程品質及/或產品品質決定的最佳抽樣率自處理的晶圓之子集量測測量結果。在又一實施例中，根據基於製程品質及/或產品品質之各種特性決定的最佳抽樣場/點自處理的晶圓之子集之選定場及點量測測量結果。

藉由IC製造系統900提供的能力中之一者可賦能予諸如設計、工程，及處理、測量，及先進處理控制之領域中的合作及資訊存取。藉由IC製造系統900提供的另一能力可在設施之間，諸如在測量工具與處理工具之間整合系統。此整合使設施能夠協調該等設施之活動。例如，將測量工具及處理工具整合可賦能予製造資訊更有效地併入製造製程或APC模組中，且可賦能予來自用整合在相關聯的處理工具中之測量工具的線上或原地量測之晶圓資料。

第18圖為例示根據本揭示案之各種態樣的封裝及測試IC封裝總成之方法1000的流程圖。方法1000包括用以提供積體電路(integrated circuit，IC)封裝總成的步驟1010。IC封裝總成包括：第一基板，該第一基板含有複數個電晶體；第一金屬化結構，該第一金屬化結構安置在第一基板之第一側之上；第二金屬化結構，該第二金屬化結構安置在與第一側相反的第一基板之第二側之上；以及第二基板，該第二基板附接至第二金屬化結構。

方法1000包括用以執行第一溝槽形成製程的步驟1020。第一溝槽形成製程形成第一溝槽，該第一溝槽自第二側部分地穿過第二基板延伸。

方法1000包括用以執行第一沉積製程的步驟1030。第一沉積製程使第一溝槽充滿第一不導電材料。

方法1000包括用以執行第二溝槽形成製程的步驟1040。第二溝槽形成製程形成第二溝槽，該第二溝槽延伸穿過第一不導電材料且自第二側穿過第二基板。第二溝槽具有相較於第一溝槽的較大深度及相較於第一溝槽的較小寬度。

方法1000包括用以藉由置放在IC封裝總成之第二側上的信號偵測工具偵測穿過第二溝槽藉由IC封裝總成發射的信號的步驟1050。

方法1000包括用以基於偵測的信號來識別IC封裝總成之一或多個故障的步驟1060。

在一些實施例中，第二溝槽使電晶體或第二金屬化結構之一或多個金屬化組件暴露。

在一些實施例中，第一沉積製程及第二沉積製程各自沉積各別膠材料作為第一不導電材料及第二不導電材料。

在一些實施例中，第一基板包括半導體基板；第一金屬化結構包括多層互連結構；第二金屬化結構包括功率輸送網路(power delivery network，PDN)；且第二基板包括印刷電路板(printed circuit board，PCB)基板。

應理解，可在方法1000之步驟1010~1060之前、期間，或之後執行額外製程。例如，在一些實施例中，方法1000可進一步包括執行第二沉積製程之步驟。第二沉積製程使第二溝槽充滿第二不導電材料。第一不導電材料及第二不導電材料具有不同材料成分。作為另一實例，方法1000可進一步包括執行第三溝槽形成製程之步驟。第三溝槽形成製程形成第三溝槽，該第三溝槽延伸穿過第二不導電材料且自第二側穿過第二基板。第三溝槽具有相較於第二溝槽的較大深度及相較於第二溝槽的較小寬度。作為另一實例，方法1000可進一步包括執行第三沉積製程之步驟。第三沉積製程使第三溝槽充滿第三不導電材料。作為又一實例，方法1000可進一步包括執行第四溝槽形成製程之步驟。第四溝槽形成製程形成第四溝槽，該第四溝槽延伸穿過第三不導電材料且自第二側穿過第二基板。第四溝槽至少部分地穿過第二金屬化結構延伸。第四溝槽具有相較於第三溝槽的較大深度及相較於第三溝槽的較小寬度。

總之，本揭示案係關於封裝及測試IC裝置以促進IC裝置之除錯。更詳細地，本文中之IC裝置(例如，IC封裝總成)在其前側及背側兩者上具有金屬化組件。例如，IC晶粒可具有基板，該基板含有電晶體、形成在基板之前側上的互連結構(包括多個金屬層)，及形成在基板之背側上的功率輸送網路(power delivery network，PDN)。印刷電路板(printed circuit board，PCB)基板可自背側附接至IC晶粒以形成IC封裝總成。藉由多個溝槽形成製程，溝槽自背側形成在PCB基板中，且溝槽亦至少部分地延伸至PDN中。溝槽形成製程中之一些可繼之以用以在溝槽之側壁上形成不導電層的沉積製程。因此，最終溝槽可具有塗佈在其側壁上複數個不導電層，其中不導電層具有不同深度。在除錯製程期間，自動化測試裝備(automated testing equipment，ATE)工具可將測試信號饋送至IC裝置，使得IC裝置將以預定模式操作且因此產生信號。這些信號傳播出溝槽且藉由置放在IC裝置之背側處的信號偵測工具偵測。基於對偵測的信號之分析，可識別引起IC裝置之效能問題之失效的故障之來源。

本揭示案可提供與習知裝置相比的優點。然而，將理解，本文中未論述所有優點，不同的實施例可提供不同的優點，且無特定優點為任何實施例所需要的。一個優點在於，儘管IC裝置之前側及背側兩者上的金屬化組件之存在，本揭示案促進除錯製程。更詳細地，習知IC裝置可具有前側而非背側上之金屬化結構。因而，信號偵測工具可經置放在IC裝置之背側上以偵測藉由測試中IC裝置發射的信號。然而，此方法藉由本文IC裝置具有實行於背側上的PDN及PCB基板的事實複雜化。PDN及PCB之金屬化組件可阻擋藉由IC裝置發射的信號。一個方法用以自背側穿過PCB及PDN形成溝槽以允許藉由IC裝置發射的信號傳播出IC裝置。然而，溝槽形成若在單個製程中進行，則可對PCB基板及/或對PDN造成損害。例如，PCB基板及/或PDN之金屬化組件可作為溝槽形成之結果而崩潰、移位，或以其他方式變得變形，此繼而可導致諸如電氣短路的缺陷。

為解決這些問題，本揭示案利用溝槽形成製程及沉積製程之多個循環來形成最終溝槽。在這些循環中之每一個中，較寬及較淺的溝槽最初經形成且藉由不導電材料(例如，膠材料)填充。此溝槽由穿過不導電材料延伸的較窄及較深溝槽替換。在每個循環中形成的不導電材料可保護PCB基板及/或PDN之金屬化組件免受藉由後續溝槽形成製程的潛在損害(例如，由機械力/工具引起的變形)。不導電材料亦保護這些金屬化組件免受諸如碎屑、污染物顆粒，及/或濕氣的其他不合需要的元素。循環繼續，直至最終溝槽可使PDN之電晶體及/或金屬化組件之目標區域暴露，此狀況允許藉由測試中IC裝置發射的信號藉由該等目標區域傳輸且在最少直至無干擾的情況下藉由信號偵測工具偵測。以此方式，可對IC裝置執行精確除錯。其他優點可包括與現有製造製程之相容性及實行之容易性及低成本。

以上描述之先進微影製程、方法，及材料可使用在許多應用中，包括使用在使用鰭式場效電晶體(fin-type field effect transistor，FinFET)的IC裝置中。例如，鰭可經圖案化以在特徵之間產生相對緊密的間隔，以上揭示內容非常適合於該相對緊密的間隔。另外，可根據以上揭示內容處理在形成亦稱為心軸的FinFET之鰭中使用的間隔物。亦應理解，以上所論述之本揭示案之各種態樣可應用於諸如全環繞閘極(Gate-All-Around，GAA)裝置的多通道裝置。在本揭示案涉及鰭結構或FinFET裝置的程度上，此類論述可同樣應用於GAA裝置。

本揭示案之一個態樣係關於IC晶片總成。晶片總成包括積體電路(integrated circuit，IC)晶粒，積體電路晶粒包括複數個電晶體形成在其中的第一基板、含有複數個第一金屬化組件的第一結構，及含有複數個第二金屬化組件的第二結構。第一結構安置在第一基板之第一側之上。第二結構安置在與第一側相反的第一基板之第二側之上。晶片總成包括藉由第二側接合至IC晶粒的第二基板。晶片總成包括溝槽，溝槽延伸穿過第二基板且穿過IC晶粒之第二結構。溝槽之側壁至少部分地藉由一或多個保護層限定。於一些實施方式中，第一基板為一半導體基板；且第二基板為一印刷電路板基板。於一些實施方式中，多個保護層中之至少一些包括一不導電膠材料。於一些實施方式中，多個保護層包括具有一第一高度的至少一第一保護層、具有一第二高度的一第二保護層，及具有一第三高度的一第三保護層；第一保護層定位在最遠離溝槽；第三保護層定位成最接近於溝槽；第二保護層定位在第一保護層與第三保護層之間；第一高度小於第二高度；且第二高度小於第三高度。於一些實施方式中，溝槽之一高度大於第三高度。於一些實施方式中，一或多個保護層具有至少兩個不同材料成分。於一些實施方式中，多個第二金屬化組件為一功率輸送網路之組件，且其中溝槽自第二側至少部分地穿過功率輸送網路垂直地延伸。於一些實施方式中，溝槽使功率輸送網路之多個第二金屬化組件中之一者暴露。

本揭示案之另一態樣係關於積體電路製造系統。系統包括積體電路(integrated circuit，IC)封裝總成。IC封裝總成包括含有複數個電晶體的半導體基板。IC封裝總成包括互連結構，互連結構安置在半導體基板之第一側之上。IC封裝總成包括功率輸送網路(power delivery network，PDN)結構，功率輸送網路結構安置在與第一側相反的半導體基板之第二側之上。IC封裝總成包括印刷電路板(printed circuit board，PCB)基板，印刷電路板基板耦接至PDN結構。溝槽自第二側延伸穿過PCB且至少部分地延伸至PDN中。系統包括信號偵測工具，信號偵測工具用以偵測藉由IC封裝總成發射的信號。信號在藉由信號偵測工具偵測之前傳播出溝槽。於一些實施方式中，信號偵測工具包括一電子束機器；系統進一步包含一自動化測試裝備工具，自動化測試裝備用以將測試信號供應至積體電路封裝總成；且積體電路封裝總成回應於自自動化測試裝備工具接收多個測試信號而發射藉由信號偵測工具偵測的多個信號。於一些實施方式中，積體電路封裝總成進一步包括複數個不導電層，多個不導電層至少部分地穿過印刷電路板基板延伸，且其中溝槽之側壁至少部分地藉由多個不導電層中之一者限定。於一些實施方式中，多個不導電層分別具有複數個不同垂直尺寸。於一些實施方式中，多個不導電層具有彼此不同的材料成分，且其中多個不導電層中之至少一者包括一膠材料。

本揭示案之又一態樣係關於晶片總成的形成方法。提供積體電路(integrated circuit，IC)封裝總成。IC 封裝總成包括：第一基板，第一基板含有複數個電晶體；第一金屬化結構，第一金屬化結構安置在第一基板之第一側之上；第二金屬化結構，第二金屬化結構安置在與第一側相反的第一基板之第二側之上；以及第二基板，第二基板附接至第二金屬化結構。執行第一溝槽形成製程。第一溝槽形成製程形成第一溝槽，第一溝槽自第二側部分地穿過第二基板延伸。執行第一沉積製程。第一沉積製程使第一溝槽充滿第一不導電材料。執行第二溝槽形成製程。第二溝槽形成製程形成第二溝槽，第二溝槽延伸穿過第一不導電材料且自第二側穿過第二基板。第二溝槽具有相較於第一溝槽的較大深度及相較於第一溝槽的較小寬度。於一些實施方式中，第二溝槽使多個電晶體或第二金屬化結構之一或多個金屬化組件暴露。於一些實施方式中，晶片總成的形成方法進一步包含以下步驟：藉由置放在積體電路封裝總成之第二側上的一信號偵測工具偵測穿過第二溝槽藉由積體電路封裝總成發射的信號；以及基於多個偵測的信號來識別積體電路封裝總成之一或多個故障。於一些實施方式中，晶片總成的形成方法進一步包含以下步驟：執行一第二沉積製程，其中第二沉積製程使第二溝槽充滿一第二不導電材料，其中第一不導電材料及第二不導電材料具有不同材料成分。於一些實施方式中，第一沉積製程及第二沉積製程各自沉積一各別膠材料作為第一不導電材料及第二不導電材料。於一些實施方式中，晶片總成的形成方法進一步包含以下步驟：在執行第二沉積製程之後：執行一第三溝槽形成製程，其中第三溝槽形成製程形成一第三溝槽，第三溝槽延伸穿過第二不導電材料且自第二側穿過第二基板，且其中第三溝槽具有相較於第二溝槽的一較大深度及相較於第二溝槽的一較小寬度；執行一第三沉積製程，其中第三沉積製程使第三溝槽充滿一第三不導電材料；以及執行一第四溝槽形成製程，其中第四溝槽形成製程形成一第四溝槽，第四溝槽延伸穿過第三不導電材料且自第二側穿過第二基板，其中第四溝槽至少部分地穿過第二金屬化結構延伸，且其中第四溝槽具有相較於第三溝槽的一較大深度及相較於第三溝槽的一較小寬度。於一些實施方式中，第一基板包括一半導體基板；第一金屬化結構包括一多層互連結構；第二金屬化結構包括一功率輸送網路；且第二基板包括一印刷電路板基板。

前述內容已概括若干實施例之特徵，使得熟習此項技術者可更好地理解以下詳細描述。熟習此項技術者將瞭解，他們可容易使用本揭示內容作為用於設計或修改其他製程及結構的基礎，以用於實施相同目的及/或達成本文介紹的實施例之相同優點。熟習此項技術者應亦認識到，此類等效構造不脫離本揭示案之精神及範疇，且他們可在不脫離本揭示案之精神及範疇的情況下在本文中做出各種變化、替代，及改變。