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TWI859725B - 半導體記憶體裝置 - Google Patents

半導體記憶體裝置 Download PDF

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TWI859725B
TWI859725B TW112104592A TW112104592A TWI859725B TW I859725 B TWI859725 B TW I859725B TW 112104592 A TW112104592 A TW 112104592A TW 112104592 A TW112104592 A TW 112104592A TW I859725 B TWI859725 B TW I859725B
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oxide semiconductor
insulating layer
gate electrode
semiconductor layer
layer
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TW112104592A
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李鎔珍
金容錫
柳民泰
柳熙濟
柳成原
李元錫
趙珉熙
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南韓商三星電子股份有限公司
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Abstract

一種半導體記憶體裝置包括：基板；導電線，在基板上方在第一水平方向上延伸；隔離絕緣層，在導電線上方包括通道溝渠，所述通道溝渠在與第一水平方向相交的第二水平方向上延伸且自隔離絕緣層的上表面延伸至下表面；通道結構，設置於導電線上方；閘極電極，在通道溝渠中在第二水平方向上延伸；電容器結構，位於隔離絕緣層上方；以及接觸結構，夾置於通道結構與電容器結構之間，其中通道結構包括在導電線上方設置於通道溝渠中的非晶氧化物半導體層以及夾置於非晶氧化物半導體層與接觸結構之間的上部結晶氧化物半導體層。

Description

半導體記憶體裝置 [相關申請案的交叉參考]
本申請案是基於在2022年3月10日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0030326號且主張優先於所述韓國專利申請案，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念是有關於一種半導體記憶體裝置。更具體而言，本發明概念是有關於一種包含氧化物半導體的半導體記憶體裝置。
隨著半導體記憶體裝置的積體度越來越高，對半導體記憶體裝置的洩漏電流特性的控制變得更加重要。為降低半導體記憶體裝置的洩漏電流，已研究出包含氧化物半導體材料的通道層。氧化物半導體材料具有與矽(Si)的接通電流相似的接通電流且具有高帶隙能量，且因此具有優異的洩漏電流特性。
本發明概念提供一種由於改善的電性特性而具有改善的效能及可靠性的半導體記憶體裝置。
根據本發明概念的一個態樣，提供一種半導體記憶體，所述半導體記憶體包括：基板；導電線，在所述基板上方在第一水平方向上延伸；隔離絕緣層，在所述導電線上方包括通道溝渠，所述通道溝渠在與所述第一水平方向相交的第二水平方向上延伸且自所述隔離絕緣層的上表面延伸至下表面；通道結構，設置於所述導電線上方；閘極電極，在所述通道溝渠中在所述第二水平方向上延伸；電容器結構，位於所述隔離絕緣層上方；以及接觸結構，夾置於所述通道結構與所述電容器結構之間。所述通道結構包括在所述導電線上方設置於所述通道溝渠中的非晶氧化物半導體層以及夾置於所述非晶氧化物半導體層與所述接觸結構之間的上部結晶氧化物半導體層。
根據本發明概念的另一態樣，提供一種半導體記憶體，所述半導體記憶體包括：基板；導電線，在所述基板上方在第一水平方向上延伸；隔離絕緣層，在所述導電線上方包括通道溝渠，所述通道溝渠在與所述第一水平方向相交的第二水平方向上延伸且自所述隔離絕緣層的上表面延伸至下表面；通道結構，設置於所述導電線上方；閘極電極，在所述通道溝渠中在所述第二水平方向上延伸；閘極介電層，在所述通道溝渠中夾置於所述通道結構與所述閘極電極之間；電容器結構，位於所述隔離絕緣層上方；以及接觸結構，夾置於所述通道結構與所述電容器結構之間。所述通道結構包括：下部結晶氧化物半導體層，在所述導電線上方在所述第一水平方向上延伸；非晶氧化物半導體層，在所述下部 結晶氧化物半導體層上方設置於所述通道溝渠中；以及上部結晶氧化物半導體層，夾置於所述非晶氧化物半導體層與所述接觸結構之間。
根據本發明概念的另一態樣，提供一種半導體記憶體，所述半導體記憶體包括：基板；導電線，在所述基板上方在第一水平方向上延伸；隔離絕緣層，在所述導電線上方包括通道溝渠，所述通道溝渠在與所述第一水平方向相交的第二水平方向上延伸且自所述隔離絕緣層的上表面延伸至下表面；通道結構，設置於所述導電線上方；閘極電極，包括第一閘極電極及第二閘極電極，所述第一閘極電極與所述第二閘極電極在所述第一水平方向上彼此間隔開以在所述通道溝渠中彼此面對並且在所述第二水平方向上延伸；閘極介電層，在所述通道溝渠中夾置於所述通道結構與所述閘極電極之間；障壁絕緣層，設置於所述第一閘極電極與所述第二閘極電極之間；間隙填充絕緣層，形成於所述障壁絕緣層上且對所述第一閘極電極與所述第二閘極電極之間的區域進行填充；閘極頂蓋圖案，覆蓋所述閘極電極的上表面、所述障壁絕緣層的上表面及所述間隙填充絕緣層的上表面；電容器結構，位於所述隔離絕緣層及所述閘極頂蓋圖案上方；以及接觸結構，夾置於所述通道結構與所述電容器結構之間。所述通道結構包括：下部結晶氧化物半導體層，具有覆蓋所述導電線的上表面的下表面且在所述第一水平方向上延伸；非晶氧化物半導體層，在所述下部結晶氧化物半導體層上方設置於所述通道溝渠中且在所述第一 水平方向上具有U狀垂直橫截面；以及第一上部結晶氧化物半導體層與第二上部結晶氧化物半導體層，彼此間隔開且夾置於所述非晶氧化物半導體層與所述接觸結構之間。所述第一上部結晶氧化物半導體層設置於所述非晶氧化物半導體層的第一上表面上方，且所述第二上部結晶氧化物半導體層設置於所述非晶氧化物半導體層的第二上表面上方。
1、2、3、4、5、6:半導體記憶體裝置
10、10a:通道結構
12:下部結晶氧化物半導體層
12P:初步下部結晶氧化物半導體層
14:非晶氧化物半導體層
14P:初步非晶氧化物半導體層
16:上部結晶氧化物半導體層
100:基板
110:層間絕緣層
110A:第一層間絕緣層
110B:第二層間絕緣層
115、115L:隔離絕緣層
115A:下部隔離絕緣層
115AP:初步下部隔離絕緣層
115B、115Ba:上部隔離絕緣層
115BP:初步上部隔離絕緣層
115P:初步隔離絕緣層
115t:通道溝渠
120:導電線
120P:導電材料層
140:閘極介電層
140P:初步閘極介電層
150:閘極電極
150P:初步閘極電極
150A:第一閘極電極
150B:第二閘極電極
162、162a:障壁絕緣層
164、164a:間隙填充絕緣層
166:閘極頂蓋圖案
170、170a:接觸結構
170P、170Pa:接觸材料層
175、175a:絕緣結構
180:支撐絕緣層
190:電容器結構
192:下部電極
194:電容器介電層
196:上部電極
A-A'、B-B':線
BL:位元線
MD1:第一模製層
MD2:第二模製層
MDS:模製結構
WL:字元線
X、Y、Z:方向
藉由結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的實施例，在附圖中：
圖1是示出根據實例性實施例的半導體記憶體裝置的佈局圖。
圖2A是根據實例性實施例的沿著圖1所示線A-A'截取的剖視圖。
圖2B是根據實例性實施例的沿著圖1所示線B-B'截取的剖視圖。
圖3A、圖3B、圖4A、圖4B、圖5A、圖5B、圖6A、圖6B、圖7A、圖7B、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖12A、圖12B、圖13A、圖13B、圖14A、圖14B、圖15A、圖15B、圖16、圖17、圖18A、圖18B、圖19A、圖19B、圖20A及圖20B是示出根據實例性實施例的製造半導體記憶體裝置的方法的剖視圖。
圖21是示出根據實例性實施例的半導體記憶體裝置的剖視 圖。
圖22至圖26是示出根據實例性實施例的製造半導體記憶體裝置的方法的剖視圖。
圖27至圖30是示出根據實例性實施例的半導體記憶體裝置的剖視圖。
圖1是示出根據實例性實施例的半導體記憶體裝置1的佈局圖，圖2A是根據實例性實施例的沿著圖1所示線A-A'截取的剖視圖，且圖2B是根據實例性實施例的沿著圖1所示線B-B'截取的剖視圖。
一同參照圖1、圖2A及圖2B，半導體記憶體裝置1可包括基板100、層間絕緣層110、導電線120(位元線BL)、隔離絕緣層115、通道結構10、閘極介電層140、閘極電極150(字元線WL)、接觸結構170及電容器結構190。
基板100可包含半導體材料，例如IV族半導體材料、III-V族半導體材料或II-VI族半導體材料。IV族半導體材料可包括例如矽(Si)、鍺(Ge)或矽-鍺(Si-Ge)。III-V族半導體材料可包括例如砷化鎵(GaAs)、磷酸銦(InP)、磷酸鎵(GaP)、砷化銦(InAs)、銦銻(InSb)或砷化銦鎵(InGaAs)。II-VI族半導體材料可包括例如碲化鋅(ZnTe)或硫化鎘(CdS)。基板100可為塊狀晶圓或磊晶層。基板100可具有其中堆疊有基礎基板及磊晶層的結構，但並非僅限於此。
在一些實施例中，在基板100上可設置有構成核心電路(例如感測放大器)且電性連接至導電線120的邏輯單元，以在垂直方向(Z方向)上與通道結構10、閘極電極150及電容器結構190交疊，但並非僅限於此。在一些其他實施例中，構成核心電路的邏輯單元可設置於基板100的不在垂直方向(Z方向)上與通道結構10、閘極電極150及電容器結構190交疊的部分上。
在基板100上方可形成有多條導電線120。舉例而言，層間絕緣層110可形成於基板100上方，且所述多條導電線120可設置於層間絕緣層110上。舉例而言，層間絕緣層110可覆蓋所述多條導電線120中的每一者的下表面及側表面。所述多條導電線120可在第一水平方向(X方向)上以相等的間隔而彼此間隔開且可各自在與第一水平方向(X方向)交叉的第二水平方向(Y方向)上延伸。所述多條導電線120中的每一者可在第二水平方向(Y方向)上伸長。第一水平方向(X方向)與第二水平方向(Y方向)可彼此正交。
層間絕緣層110可被形成為覆蓋所述多條導電線120的側表面且對所述多條導電線120之間的空間進行填充。層間絕緣層110可為包含一種類型的絕緣材料的單層或者包含若干類型的絕緣材料的組合的多層。舉例而言，層間絕緣層110可被配置為多層，所述多層包括覆蓋導電線120的下表面且處於較導電線120的垂直水平高度低的垂直水平高度處的至少一個層以及覆蓋導電線120的側表面且處於較導電線120的下表面的垂直水平高度高 的垂直水平高度處的至少一個層。導電線120可用作半導體記憶體裝置1的位元線BL。
導電線120可包含經摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，導電線120可包含經摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、WSi、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合，但並非僅限於此。作為另外一種選擇，導電線120可包含二維(two-dimensional，2D)半導體材料。2D半導體材料可包括例如石墨烯、碳奈米管或其組合。導電線120可包括上述導電材料形成的單層或多層。
在導電線120上方可設置有通道結構10。通道結構10可包含四元氧化物半導體材料，所述四元氧化物半導體材料包含第一金屬元素、第二金屬元素及與第一金屬元素及第二金屬元素不同的第三金屬元素。通道結構10可包括下部結晶氧化物半導體層12、非晶氧化物半導體層14及上部結晶氧化物半導體層16。下部結晶氧化物半導體層12可與非晶氧化物半導體層14的下表面接觸，且上部結晶氧化物半導體層16可與非晶氧化物半導體層14的上表面接觸。應理解，當稱一元件「連接」至或「耦合」至另一元件或位於另一元件「上」時，所述元件可直接連接至或直接耦合至所述另一元件或直接位於所述另一元件上，或者可存在中間元件。相比之下，當稱一元件「直接連接」至或「直接耦合」 至另一元件或者「接觸」另一元件或「與」另一元件「接觸」時，在接觸點處不存在中間元件。
下部結晶氧化物半導體層12、非晶氧化物半導體層14及上部結晶氧化物半導體層16中的每一者可包含二元氧化物半導體材料(包含第一金屬元素)、三元氧化物半導體材料(包含彼此不同的第一金屬元素與第二金屬元素)或四元氧化物半導體材料(包含第一金屬元素、第二金屬元素及與第一金屬元素及第二金屬元素不同的第三金屬元素)。下部結晶氧化物半導體層12可包含結晶二元氧化物半導體材料、結晶三元氧化物半導體材料或結晶四元氧化物半導體材料。非晶氧化物半導體層14可包含非晶二元氧化物半導體材料、非晶三元氧化物半導體材料或非晶四元氧化物半導體材料。上部結晶氧化物半導體層16可包含結晶二元氧化物半導體材料、結晶三元氧化物半導體材料或結晶四元氧化物半導體材料。
二元氧化物半導體材料或三元氧化物半導體材料可為例如ZnO(氧化鋅，ZnxO)、GaO(氧化鎵，GaxO)、氧化錫(tin oxide，TO)(SnxO)、ZnON(氮氧化鋅，ZnxOyN)、氧化銦鋅(indium zinc oxide，IZO)(InxZnyO)、氧化鎵鋅(gallium zinc oxide，GZO)(GaxZnyO)、氧化錫鋅(tin zinc oxide，TZO)(SnxZnyO)及氧化錫鎵(tin gallium oxide，TGO)(SnxGayO)中的一者，但並非僅限於此。四元氧化物半導體材料可為例如氧化銦鎵鋅(indium gallium zinc oxide，IGZO)(InxGayZnzO)、氧化銦鎵矽(indium gallium silicon oxide，IGSO)(InxGaySizO)、氧化銦錫鋅(indium tin zinc oxide，ITZO)(InxSnyZnzO)、氧化銦錫鎵(indium tin gallium oxide，ITGO)(InxSnyGazO)、氧化鋯鋅錫(zirconium zinc tin oxide，ZZTO)(ZrxZnySnzO)、氧化鉿銦鋅(hafnium indium zinc oxide，HIZO)(HfxInyZnzO)、氧化鎵鋅錫(gallium zinc tin oxide，GZTO)(GaxZnySnzO)、氧化鋁鋅錫(aluminium zinc tin oxide，AZTO)(AlxZnySnzO)及氧化鎰鎵鋅(ytterbium gallium zinc oxide，YGZO)(YbxGayZnzO)中的任一者，但並非僅限於此。
在一些實施例中，下部結晶氧化物半導體層12、非晶氧化物半導體層14及上部結晶氧化物半導體層16中的每一者可包含四元氧化物半導體材料。舉例而言，下部結晶氧化物半導體層12可包含單一結晶IGZO(IGZO)、多晶IGZO、尖晶石IGZO或c軸對準結晶IGZO(c-axis aligned crystalline IGZO，CAAC IGZO)中的至少一者。舉例而言，非晶氧化物半導體層14可包含非晶IGZO(IGZO)。舉例而言，上部結晶氧化物半導體層16可包含單晶IGZO或單一結晶IGZO、多晶IGZO、尖晶石IGZO或CAAC IGZO中的至少一者。
下部結晶氧化物半導體層12可位於導電線120與非晶氧化物半導體層14之間。下部結晶氧化物半導體層12在垂直方向(Z方向)上可具有幾奈米的厚度。舉例而言，下部結晶氧化物半導體層12在垂直方向(Z方向)上可具有約5奈米至約9奈米的厚度。下部結晶氧化物半導體層12可在第二水平方向(Y方 向)上伸長。下部結晶氧化物半導體層12可包括分別與所述多條導電線120對應的多個下部結晶氧化物半導體層12。所述多個下部結晶氧化物半導體層12可分別覆蓋對應的所述多條導電線120的上表面。在一些實施例中，所述多個下部結晶氧化物半導體層12可完全且分別覆蓋對應的所述多條導電線120的上表面。分別對應於彼此的所述多個下部結晶氧化物半導體層12與所述多條導電線120可在垂直方向(Z方向)上彼此交疊。舉例而言，分別對應於彼此的所述多個下部結晶氧化物半導體層12的在第一水平方向(X方向)上的兩個側與所述多條導電線120在第一水平方向(X方向)上的兩個側可在垂直方向(Z方向)上對準。所述多個下部結晶氧化物半導體層12可各自在第二水平方向(Y方向)上延伸且可在第一水平方向(X方向)上以相等的間隔而彼此間隔開。所述多個下部結晶氧化物半導體層12的側表面可被層間絕緣層110覆蓋。層間絕緣層110的上表面與所述多個下部結晶氧化物半導體層12的上表面可處於相同的垂直水平高度處以彼此共面。
在導電線120上方可設置有隔離絕緣層115。舉例而言，隔離絕緣層115可設置於覆蓋導電線120的上表面的下部結晶氧化物半導體層12上方。在一些實施例中，隔離絕緣層115的下表面(即，下部隔離絕緣層115A的下表面)可與下部結晶氧化物半導體層12的上表面接觸。舉例而言，下部隔離絕緣層115A的下表面與下部結晶氧化物半導體層12的上表面可定位於相同的垂直 水平高度處。
隔離絕緣層115可具有在第一水平方向(X方向)上伸長的通道溝渠115t。在一些實施例中，通道溝渠115t的水平寬度可為幾十奈米至幾百奈米。舉例而言，通道溝渠115t的水平寬度可為約100奈米。通道溝渠115t可自隔離絕緣層115的上表面延伸至下表面。舉例而言，隔離絕緣層115可包括各自在第一水平方向(X方向)上延伸且藉由通道溝渠115t而彼此間隔開的多個隔離絕緣層115。通道溝渠115t可暴露出下部結晶氧化物半導體層12的至少一部分。舉例而言，下部結晶氧化物半導體層12的上表面可在通道溝渠115t的底表面上被暴露出。
隔離絕緣層115可包含例如氧化矽、氮氧化矽、氮化矽或介電常數小於氧化矽低介電常數的低介電常數材料中的至少一者，但並非僅限於此。在一些實施例中，隔離絕緣層115可具有下部隔離絕緣層115A與上部隔離絕緣層115B形成的堆疊結構。在一些實施例中，下部隔離絕緣層115A可包含氮化物且上部隔離絕緣層115B可包含氧化物。
非晶氧化物半導體層14可在導電線120上方設置於通道溝渠115t中。舉例而言，非晶氧化物半導體層14可設置於覆蓋導電線120的上表面的下部結晶氧化物半導體層12上方。下部結晶氧化物半導體層12可位於非晶氧化物半導體層14與導電線120之間。非晶氧化物半導體層14在垂直方向(Z方向)上可具有幾十奈米的厚度且在第二水平方向(Y方向)上可具有幾奈米的厚 度。舉例而言，非晶氧化物半導體層14在第二水平方向(Y方向)上可具有約5奈米至約9奈米的厚度。
非晶氧化物半導體層14可形成於通道溝渠115t中。舉例而言，非晶氧化物半導體層14可沿著通道溝渠115t的側表面及底表面延伸。舉例而言，非晶氧化物半導體層14可在隔離絕緣層115的定位於通道溝渠115t的側表面上的一部分以及下部結晶氧化物半導體層12的定位於通道溝渠115t的底表面上的一部分上延伸。非晶氧化物半導體層14可電性連接至導電線120。舉例而言，沿著通道溝渠115t的下表面延伸的非晶氧化物半導體層14的下表面可與下部結晶氧化物半導體層12的上表面接觸。
在一些實施例中，在導電線120上方可設置有彼此間隔開的多個非晶氧化物半導體層14。所述多個非晶氧化物半導體層14可在第一水平方向(X方向)及第二水平方向(Y方向)上彼此間隔開，以佈置成矩陣形式。舉例而言，在覆蓋一條導電線120的上表面的一個下部結晶氧化物半導體層12上方，所述多個非晶氧化物半導體層14可被設置成在第二水平方向(Y方向)上彼此間隔開。所述多個非晶氧化物半導體層14中的每一者可具有U狀垂直橫截面。舉例而言，所述多個非晶氧化物半導體層14中的每一者在第二水平方向(Y方向)及垂直方向(Z方向)上在橫截面(Y-Z平面)中可具有U形狀。
在本說明書中，除非另有規定，否則垂直橫截面是處於導電線120及下部結晶氧化物半導體層12的延伸方向上的垂直橫 截面(即，處於第二水平方向(Y方向)上的垂直橫截面(Y-Z平面))。
上部結晶氧化物半導體層16可設置於非晶氧化物半導體層14上方。舉例而言，上部結晶氧化物半導體層16可設置於非晶氧化物半導體層14的最上部表面上方。上部結晶氧化物半導體層16在垂直方向(Z方向)上可具有幾奈米的厚度。舉例而言，上部結晶氧化物半導體層16在垂直方向(Z方向)上可具有約5奈米至約9奈米的厚度。當非晶氧化物半導體層14具有U狀垂直橫截面時，可在一個非晶氧化物半導體層14上方設置彼此間隔開的兩個上部結晶氧化物半導體層16。舉例而言，一個上部結晶氧化物半導體層16可設置於非晶氧化物半導體層14的第一上表面上方，且另一上部結晶氧化物半導體層16可設置於非晶氧化物半導體層14的第二上表面上方。舉例而言，一個非晶氧化物半導體層14與兩個上部結晶氧化物半導體層16可一同具有U狀垂直橫截面。
上部結晶氧化物半導體層16的下表面與非晶氧化物半導體層14的最上部表面可彼此交疊且接觸。上部結晶氧化物半導體層16可定位於下部結晶氧化物半導體層12的定位於通道溝渠115t的側表面上的一部分上方。舉例而言，非晶氧化物半導體層14與上部結晶氧化物半導體層16可在與隔離絕緣層115的定位於通道溝渠115t的側表面上的一部分接觸的同時自隔離絕緣層115的下表面而沿著上表面依序佈置。在一些實施例中，上部結晶氧 化物半導體層16的上表面可定位於較隔離絕緣層115的上表面的垂直水平高度低的垂直水平高度處。在一些實施例中，上部結晶氧化物半導體層16的上表面可定位於較閘極電極150的上表面的垂直水平高度低的垂直水平高度處。
半導體記憶體裝置1可為包括垂直通道電晶體(vertical channel transistor，VCT)的半導體記憶體裝置。VCT可指其中通道層(例如，通道結構10)的通道長度在與基板100的上表面垂直的垂直方向(Z方向)上延伸的結構。舉例而言，通道結構10可包括佈置於垂直方向(Z方向)上的第一源極/汲極區及第二源極/汲極區。
通道結構10的下部結晶氧化物半導體層12可用作用於降低導電線120與非晶氧化物半導體層14之間的接觸電阻的下部接觸層，且通道結構10的上部結晶氧化物半導體層16可用作用於降低非晶氧化物半導體層14與接觸結構170之間的接觸電阻的上部接觸層。
在一些實施例中，非晶氧化物半導體層14可包括佈置於垂直方向(Z方向)上的第一源極/汲極區及第二源極/汲極區。舉例而言，非晶氧化物半導體層14的下部部分可用作第一源極/汲極區，且非晶氧化物半導體層14的上部部分可用作第二源極/汲極區。非晶氧化物半導體層14的位於第一源極/汲極區與第二源極/汲極區之間的一部分可用作通道區。
在一些其他實施例中，下部結晶氧化物半導體層12可 用作第一源極/汲極區，上部結晶氧化物半導體層16可用作第二源極/汲極區，且非晶氧化物半導體層14可完全用作通道區。
閘極介電層140可在通道溝渠115t中形成於通道結構10上。閘極介電層140可位於通道結構10與閘極電極150之間。在一些實施例中，閘極介電層140的最上部端部可定位於較閘極電極150的最上部端部的垂直水平高度高的垂直水平高度處。閘極介電層140可設置於非晶氧化物半導體層14及上部結晶氧化物半導體層16上方。舉例而言，可沿著形成U狀垂直橫截面的一個非晶氧化物半導體層14的內表面及兩個上部結晶氧化物半導體層16的內表面設置兩個閘極介電層140，所述兩個閘極介電層140具有L狀垂直橫截面、彼此面對且彼此間隔開。在一些實施例中，閘極介電層140的最上部端部可沿著形成U狀垂直橫截面的一個非晶氧化物半導體層14的內表面及兩個上部結晶氧化物半導體層16的內表面在垂直方向(Z方向)上延伸，以定位於較上部結晶氧化物半導體層16的最上部端部的垂直水平高度高的垂直水平高度處。閘極介電層140可包含例如氧化矽、氮氧化矽、氮化矽或介電常數大於氧化矽的介電常數的高介電常數材料中的至少一者，但並非僅限於此。
閘極電極150可在通道溝渠115t中形成於閘極介電層140上。閘極電極150可在通道溝渠115t中覆蓋閘極介電層140且在垂直方向(Z方向)上延伸。閘極電極150可在第一水平方向(X方向)上伸長。閘極電極150可包含經摻雜複晶矽、金屬、 導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，閘極電極150可包含經摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合，但並非僅限於此。
在一些實施例中，閘極電極150可包括在一個通道溝渠115t中彼此面對的第一閘極電極150A與第二閘極電極150B。第一閘極電極150A與第二閘極電極150B可在第二水平方向(Y方向)上彼此間隔開且可各自在第一水平方向(X方向)上伸長。在一個通道溝渠115t中，兩個閘極介電層140可分別設置於通道結構10與第一閘極電極150A之間以及通道結構10與第二閘極電極150B之間。設置於通道結構10與第一閘極電極150A之間的閘極介電層140和設置於通道結構10與第二閘極電極150B之間的閘極介電層140可具有L狀垂直橫截面且可在彼此面對的情況下彼此間隔開。在此種情形中，可針對每一個通道結構10實施兩個電晶體結構。舉例而言，第一閘極電極150A可用作半導體記憶體裝置1的第一字元線，且第二閘極電極150B可用作半導體記憶體裝置1的第二字元線。
在一些實施例中，在第一閘極電極150A與第二閘極電極150B之間可形成有障壁絕緣層162及間隙填充絕緣層164。第一閘極電極150A與第二閘極電極150B可藉由障壁絕緣層162及間隙填充絕緣層164而彼此分隔開。障壁絕緣層162可沿著例如 第一閘極電極150A的內表面、非晶氧化物半導體層14的上表面及第二閘極電極150B的內表面延伸，以具有U狀垂直橫截面。間隙填充絕緣層164可形成於障壁絕緣層162上以對障壁絕緣層162的U狀垂直橫截面的內部進行填充且可填充於第一閘極電極150A與第二閘極電極150B之間的區域中。
障壁絕緣層162及間隙填充絕緣層164可將閘極電極150分隔成在一個通道溝渠115t中彼此相對的第一閘極電極150A與第二閘極電極150B，但可不將非晶氧化物半導體層14分隔開。障壁絕緣層162可與非晶氧化物半導體層14接觸，但可不與下部結晶氧化物半導體層12接觸。舉例而言，障壁絕緣層162的最下部表面可被形成為高於非晶氧化物半導體層14的最下部表面。
障壁絕緣層162及間隙填充絕緣層164中的每一者可包含氧化矽、氮氧化矽、氮化矽或其組合中的至少一者，但並非僅限於此。舉例而言，障壁絕緣層162可包含氮化矽且間隙填充絕緣層164可包含氧化矽。
在閘極電極150上方可形成有閘極頂蓋圖案166。閘極頂蓋圖案166可覆蓋例如閘極電極150的上表面、障壁絕緣層162的上表面及間隙填充絕緣層164的上表面。閘極頂蓋圖案166可包含氮化矽，但並非僅限於此。在一些實施例中，閘極介電層140可在垂直方向(Z方向)上遠離基板100延伸，以覆蓋閘極電極150的側表面及閘極頂蓋圖案166的側表面。在一些實施例中，閘極介電層140的上表面與閘極頂蓋圖案166的上表面可定位於相 同的垂直水平高度處以彼此共面。
在通道結構10上方可形成有接觸結構170。舉例而言，接觸結構170可連接至上部結晶氧化物半導體層16的上表面。接觸結構170可自隔離絕緣層115的上表面及閘極頂蓋圖案166的上表面在隔離絕緣層115與閘極介電層140之間延伸。在一些實施例中，接觸結構170的最下部端部可定位於較閘極電極150的下表面的垂直水平高度低的垂直水平高度處。接觸結構170可將通道結構10連接至電容器結構190。接觸結構170可包含例如以下導電材料中的至少一者：例如金屬、導電金屬氮化物、導電金屬碳氮化物、導電金屬碳化物、金屬矽化物、經摻雜半導體材料、導電金屬氮氧化物、導電金屬氧化物或二維(2D)材料，但並非僅限於此。
接觸結構170可包括藉由絕緣結構175而分隔開的多個接觸結構170。絕緣結構175可具有多個凹槽，所述多個凹槽覆蓋於隔離絕緣層115及閘極頂蓋圖案166上方且通道結構10經由所述多個凹槽而在底表面中被暴露出，且所述多個接觸結構170可分別填充於所述多個凹槽中。絕緣結構175可包含氮化物。在圖2A及圖2B中，絕緣結構175的上表面與所述多個接觸結構170的上表面定位於相同的垂直水平高度處，但本發明概念並非僅限於此。舉例而言，絕緣結構175的上表面可定位於較所述多個接觸結構170的上表面的水平高度高的水平高度處。
在圖2A及圖2B中，絕緣結構175的下表面處於與隔離 絕緣層115的上表面的垂直水平高度及閘極頂蓋圖案166的上表面的垂直水平高度相同的垂直水平高度處，但並非僅限於此。在一些實施例中，絕緣結構175可延伸至隔離絕緣層115及閘極頂蓋圖案166中，使得絕緣結構175的下表面定位於較隔離絕緣層115的上表面的垂直水平高度及閘極頂蓋圖案166的上表面的垂直水平高度低的垂直水平高度處。
在一些實施例中，可針對每一個非晶氧化物半導體層14在第二水平方向(Y方向)上形成兩個接觸結構170。舉例而言，通道結構10的與第一閘極電極150A相鄰的上表面可連接至一個接觸結構170，且通道結構10的與第二閘極電極150B相鄰的上表面可連接至另一接觸結構170。
接觸結構170可覆蓋隔離絕緣層115的上表面及閘極頂蓋圖案166的上表面且可在隔離絕緣層115與閘極介電層140之間朝向基板100延伸。
在所述多個接觸結構170及絕緣結構175上方可設置有支撐絕緣層180。支撐絕緣層180可覆蓋所述多個接觸結構170及絕緣結構175且可具有多個孔洞，所述多個接觸結構170經由所述多個孔洞而在底表面中被暴露出。支撐絕緣層180可包括例如氮化矽層或氮化矽硼(SiBN)。
所述多個電容器結構190可形成於所述多個接觸結構170上方。所述多個電容器結構190可連接至對應的所述多個接觸結構170的上表面。電容器結構190可由導電線120及閘極電極 150進行控制以儲存資料。
所述多個電容器結構190可包括多個下部電極192、電容器介電層194及上部電極196。所述多個電容器結構190中的每一者可藉由使用在下部電極192與上部電極196之間產生的電位差而在電容器介電層194中儲存電荷。
所述多個下部電極192可分別連接至所述多個接觸結構170。舉例而言，所述多個下部電極192可連接至接觸結構170的在支撐絕緣層180的所述多個孔洞的底表面中被暴露出的上表面。在圖2A中，下部電極192僅具有自接觸結構170的上表面在垂直方向(Z方向)上延伸的支柱形狀，但此僅為實例。在一些其他實施例中，下部電極192可具有自接觸結構170的上表面在垂直方向(Z方向)上延伸的圓柱形形狀。在一些實施例中，所述多個下部電極192可佈置成矩陣形式。在一些其他實施例中，所述多個下部電極192可佈置成蜂巢形狀。下部電極192可包含經雜質摻雜的矽、金屬(例如鎢或銅)或導電金屬化合物(例如氮化鈦)。
電容器介電層194可形成於所述多個下部電極192上。在一些實施例中，電容器介電層194可沿著所述多個下部電極192的側表面及上表面的輪廓以及支撐絕緣層180的上表面的輪廓共形地延伸。電容器介電層194可包含例如TaO、TaAlO、TaON、AlO、AlSiO、HfO、HfSiO、ZrO、ZrSiO、TiO、TiAlO、BST((Ba,Sr)TiO)、STO(SrTiO)、BTO(BaTiO)、PZT(Pb(Zr,Ti)O)、 (Pb,La)(Zr,Ti)O、Ba(Zr,Ti)O、Sr(Zr,Ti)O或其組合。
上部電極196可形成於電容器介電層194上。上部電極196可包含金屬材料。舉例而言，上部電極196可包含W、Ru、RuO、Pt、PtO、Ir、IrO、SRO(SrRuO)、BSRO((Ba,Sr)RuO)、CRO(CaRuO)、BaRuO、La(Sr,Co)O或其組合。在一些實施例中，除金屬材料之外，上部電極196可更包括經摻雜半導體材料層及介面層中的至少一者，以具有經摻雜半導體材料層及介面層中的至少一者形成的堆疊結構。經摻雜半導體材料層可包含例如經摻雜複晶矽及經摻雜多晶矽鍺(SiGe)中的至少一者。主電極層可包含金屬材料。介面層可包含例如金屬氧化物、金屬氮化物、金屬碳化物或金屬矽化物中的至少一者。在圖2A中，上部電極196僅對相鄰的下部電極192之間的區域進行填充，但此僅為實例。作為另一實例，上部電極196可沿著電容器介電層194的輪廓共形地延伸。
根據本發明概念的半導體記憶體裝置1可包括通道結構10，所述通道結構10包括下部結晶氧化物半導體層12及上部結晶氧化物半導體層16。下部結晶氧化物半導體層12可降低導電線120與非晶氧化物半導體層14之間的接觸電阻，且上部結晶氧化物半導體層16可降低非晶氧化物半導體層14與接觸結構170之間的接觸電阻。
因此，可改善半導體記憶體裝置1的電性特性，且因此可改善半導體記憶體裝置1的效能及可靠性。
圖3A、圖3B、圖4A、圖4B、圖5A、圖5B、圖6A、圖6B、圖7A、圖7B、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖12A、圖12B、圖13A、圖13B、圖14A、圖14B、圖15A、圖15B、圖16、圖17、圖18A、圖18B、圖19A、圖19B、圖20A及圖20B是示出根據實例性實施例的製造半導體記憶體裝置1的方法的剖視圖。具體而言，圖3A、圖3B、圖4A、圖4B、圖5A、圖5B、圖6A、圖6B、圖7A、圖7B、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A、圖11B、圖12A、圖12B、圖13A、圖13B、圖14A、圖14B、圖15A、圖15B、圖16、圖17、圖18A、圖18B、圖19A、圖19B、圖20A及圖20B是示出製造圖1、圖2A及圖2B中所示的半導體記憶體裝置1的方法的剖視圖，圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A、圖14A、圖15A、圖16、圖17、圖18A、圖19A及圖20A是沿著與圖1中的A-A'對應的一部分截取的剖視圖，且圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B、圖13B、圖14B、圖15B、圖18B、圖19B及圖20B是沿著與圖1中的B-B'對應的一部分截取的剖視圖。
一同參照圖3A與圖3B，在基板100上方形成導電材料層120P。導電材料層120P可被形成為包含經摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。
在形成導電材料層120P之前，可形成覆蓋基板100的 上表面的第一層間絕緣層110A。導電材料層120P可被形成為覆蓋第一層間絕緣層110A的上表面。
一同參照圖4A與圖4B，形成覆蓋導電材料層120P的上表面的初步下部結晶氧化物半導體層12P。初步下部結晶氧化物半導體層12P可被形成為包含結晶四元氧化物半導體材料。
一同參照圖4A、圖4B、圖5A及圖5B，藉由一同對導電材料層120P與初步下部結晶氧化物半導體層12P進行圖案化來形成多條導電線120及多個下部結晶氧化物半導體層12。所述多條導電線120與所述多個下部結晶氧化物半導體層12可在第二水平方向(Y方向)上延伸且可被形成為在第一水平方向(X方向)上以相等的間隔而彼此間隔開。
在形成所述多條導電線120及所述多個下部結晶氧化物半導體層12之後，形成環繞所述多條導電線120的側表面及所述多個下部結晶氧化物半導體層12的側表面的第二層間絕緣層110B。第一層間絕緣層110A與第二層間絕緣層110B形成的堆疊結構可被稱為層間絕緣層110。第二層間絕緣層110B可被形成為定位於與所述多個下部結晶氧化物半導體層12的上表面的垂直水平高度相同的垂直水平高度處。
一同參照圖6A與圖6B，在所述多個下部結晶氧化物半導體層12及層間絕緣層110上方形成初步隔離絕緣層115P。初步隔離絕緣層115P可被形成為具有初步下部隔離絕緣層115AP與初步上部隔離絕緣層115BP形成的堆疊結構。在一些實施例中，初 步下部隔離絕緣層115AP可被形成為包含氮化物，且初步上部隔離絕緣層115BP可被形成為包含氧化物。
一同參照圖6A、圖6B、圖7A及圖7B，藉由對初步隔離絕緣層115P進行圖案化來形成多個隔離絕緣層115。所述多個隔離絕緣層115中的每一者可具有下部隔離絕緣層115A與上部隔離絕緣層115B形成的堆疊結構。所述多個隔離絕緣層115可在第一水平方向(X方向)上延伸且可被形成為在第二水平方向(Y方向)上以相等的間隔而彼此間隔開。可在所述多個隔離絕緣層115之間形成在第一水平方向(X方向)上伸長的通道溝渠115t。
一同參照圖8A與圖8B，形成覆蓋圖7A及圖7B所示所得物的表面的初步非晶氧化物半導體層14P。初步非晶氧化物半導體層14P可被形成為共形地覆蓋所述多個隔離絕緣層115的上表面及側表面、所述多個下部結晶氧化物半導體層12的上表面以及定位於通道溝渠115t的底表面上的層間絕緣層110的上表面。
參照圖9A及圖9B，形成多個第一模製層MD1以覆蓋初步非晶氧化物半導體層14P且對通道溝渠115t的一部分進行填充。所述多個第一模製層MD1可在第二水平方向(Y方向)上伸長。可藉由形成覆蓋初步非晶氧化物半導體層14P且對通道溝渠115t進行填充的初步模製層且然後對初步模製層進行圖案化來形成所述多個第一模製層MD1。
一同參照圖9A、圖9B、圖10A及圖10B，藉由使用所述多個第一模製層MD1作為蝕刻罩幕移除初步非晶氧化物半導體 層14P的一部分來暴露出層間絕緣層110的上表面的一些部分。
一同參照圖11A與圖11B，形成對所述多個第一模製層MD1之間的空間進行填充且覆蓋所述多個第一模製層MD1的上表面的第二模製層MD2。所述多個第一模製層MD1與第二模製層MD2形成的堆疊結構可被稱為模製結構MDS。
一同參照圖11A、圖11B、圖12A及圖12B，藉由移除模製結構MDS的上側的一部分以及初步非晶氧化物半導體層14P的覆蓋所述多個隔離絕緣層115的上表面的一部分來形成多個非晶氧化物半導體層14。所述多個非晶氧化物半導體層14中的每一者可被形成為覆蓋通道溝渠115t的內表面及底表面且具有U狀垂直橫截面。
一同參照圖12A、圖12B、圖13A及圖13B，在移除模製結構MDS之後，依序形成初步閘極介電層140P與初步閘極電極150P，所述初步閘極介電層140P共形地覆蓋所述多個隔離絕緣層115的上表面以及所述多個非晶氧化物半導體層14的上表面及側表面。初步閘極介電層140P及初步閘極電極150P可被形成為僅對通道溝渠115t的一部分進行填充。
一同參照圖13A、圖13B、圖14A及圖14B，在移除初步閘極介電層140P的覆蓋所述多個隔離絕緣層115的上表面及所述多個非晶氧化物半導體層14的上表面的一部分以及初步閘極電極150P的覆蓋所述多個隔離絕緣層115的上表面及所述多個非晶氧化物半導體層14的上表面的一部分之後，藉由移除初步閘極電 極150P的對所述多個隔離絕緣層115的側表面的上側的一部分進行覆蓋的一部分以及初步閘極電極150P的覆蓋通道溝渠115t的底表面的一部分來形成閘極介電層140及閘極電極150。
舉例而言，在形成對通道溝渠115t進行填充且覆蓋初步閘極電極150P的第三模製層之後，移除第三模製層的上側的一些部分、初步閘極介電層140P的一部分以及初步閘極電極150P的覆蓋所述多個隔離絕緣層115的上表面及所述多個非晶氧化物半導體層14的上表面的一些部分。此後，在移除第三模製層之後，可藉由對保留的初步閘極電極150P執行非等向性蝕刻來形成閘極介電層140及閘極電極150。
閘極介電層140可被形成為覆蓋非晶氧化物半導體層14的側表面且在通道溝渠115t中在垂直方向(Z方向)上延伸，且閘極電極150可被形成為覆蓋閘極介電層140且在通道溝渠115t中在垂直方向(Z方向)上延伸。
在一些實施例中，閘極電極150可被形成為包括在一個通道溝渠115t中彼此面對的第一閘極電極150A與第二閘極電極150B。第一閘極電極150A與第二閘極電極150B可在第二水平方向(Y方向)上彼此間隔開且在第一水平方向(X方向)上伸長。
一同參照圖15A與圖15B，依序形成障壁絕緣層162、間隙填充絕緣層164及閘極頂蓋圖案166，所述障壁絕緣層162在通道溝渠115t中共形地覆蓋於閘極電極150及非晶氧化物半導體層14上方，所述間隙填充絕緣層164覆蓋障壁絕緣層162以對 通道溝渠115t中的由障壁絕緣層162界定的空間進行填充，所述閘極頂蓋圖案166覆蓋閘極電極150的上表面、障壁絕緣層162的上表面及間隙填充絕緣層164的上表面。
一同參照圖15A、圖15B及圖16，移除非晶氧化物半導體層14的上側的一部分。可藉由移除非晶氧化物半導體層14的上側的一部分而使非晶氧化物半導體層14的最上部端部定位於較閘極電極150的最上部端部的垂直水平高度低的垂直水平高度處。
參照圖17，在非晶氧化物半導體層14的上表面上方形成上部結晶氧化物半導體層16。下部結晶氧化物半導體層12、非晶氧化物半導體層14及上部結晶氧化物半導體層16可構成通道結構10。上部結晶氧化物半導體層16可被形成為對參照圖16闡述的自其移除非晶氧化物半導體層14的上側的一部分的空間(即，界定於隔離絕緣層115與閘極介電層140之間的空間)的下側的一部分進行填充。可藉由對溫度進行調整來將非晶氧化物半導體材料轉變成結晶氧化物半導體材料。因此，可藉由簡單的製程步驟來形成下部結晶氧化物半導體層12、非晶氧化物半導體層14及上部結晶氧化物半導體層16中的每一者。舉例而言，可僅藉由沈積製程來形成下部結晶氧化物半導體層12、非晶氧化物半導體層14及上部結晶氧化物半導體層16中的每一者，且因此可在製程裕度、製程步驟或製造成本方面得到增強。
在一些實施例中，上部結晶氧化物半導體層16可被形成為具有定位於較隔離絕緣層115的上表面的垂直水平高度低的 垂直水平高度處的上表面。在一些實施例中，上部結晶氧化物半導體層16可被形成為具有較閘極電極150的上表面的垂直水平高度低的垂直水平高度處的上表面。
一同參照圖17、圖18A及圖18B，形成覆蓋上部結晶氧化物半導體層16、隔離絕緣層115及閘極頂蓋圖案166的接觸材料層170P。接觸材料層170P可被形成為對界定於隔離絕緣層115與閘極介電層140之間的空間進行填充且覆蓋隔離絕緣層115的上表面及閘極頂蓋圖案166的上表面。
一同參照圖18A、圖18B、圖19A及圖19B，在藉由移除接觸材料層170P的一部分而形成所述多個接觸結構170之後，形成對自其移除接觸材料層170P的一部分的空間(即，所述多個接觸結構170之間的空間)進行填充的絕緣結構175。圖19A及圖19B示出絕緣結構175的下表面定位於與隔離絕緣層115的上表面的垂直水平高度及閘極頂蓋圖案166的上表面的垂直水平高度相同的垂直水平高度處，但並非僅限於此。在一些實施例中，絕緣結構175可被形成為延伸至隔離絕緣層115及閘極頂蓋圖案166中，使得絕緣結構175的下表面定位於較隔離絕緣層115的上表面的垂直水平高度及閘極頂蓋圖案166的上表面的垂直水平高度低的垂直水平高度處。
一同參照圖20A與圖20B，在所述多個接觸結構170及絕緣結構175上方形成支撐絕緣層180。支撐絕緣層180可具有帶有底表面的多個孔洞，所述多個接觸結構170經由所述多個孔洞 而被暴露出。
在所述多個接觸結構170上方分別形成多個下部電極192。所述多個下部電極192可被形成為自接觸結構170的在支撐絕緣層180的所述多個孔洞的底表面處被暴露出的上表面而在垂直方向(Z方向)上延伸。
在圖20A中，下部電極192被示出為具有在垂直方向(Z方向)上自接觸結構170的上表面延伸的支柱形狀，但此僅為實例。在一些其他實施例中，下部電極192可被形成為具有自接觸結構170的上表面在垂直方向(Z方向)上延伸的圓柱形形狀。
此後，如圖2A及圖2B中所示，在所述多個下部電極192上方依序形成電容器介電層194與上部電極196，且因此可形成包括所述多個電容器結構190的半導體記憶體裝置1。電容器介電層194可被形成為沿著所述多個下部電極192的側表面及上表面的輪廓以及支撐絕緣層180的上表面的輪廓共形地延伸。上部電極196可被形成為覆蓋電容器介電層194。
圖21是示出根據實例性實施例的半導體記憶體裝置2的剖視圖。具體而言，圖21是沿著與圖1所示A-A'對應的一部分截取的剖視圖。
參照圖21，半導體記憶體裝置2可包括基板100、層間絕緣層110、導電線120、隔離絕緣層115L、通道結構10、閘極介電層140、閘極電極150、接觸結構170a及電容器結構190。半導體記憶體裝置2中所包括的基板100、層間絕緣層110、導電線 120、通道結構10、閘極介電層140、閘極電極150及電容器結構190分別與參照圖1、圖2A及圖2B闡述的基板100、層間絕緣層110、導電線120、通道結構10、閘極介電層140、閘極電極150及電容器結構190實質上相同，且因此可省略與參照圖1、圖2A及圖2B給出的說明重複的說明。
隔離絕緣層115L可具有下部隔離絕緣層115A與上部隔離絕緣層115Ba形成的堆疊結構。在一些實施例中，下部隔離絕緣層115A可包含氮化物且上部隔離絕緣層115Ba可包含氧化物。
隔離絕緣層115L的上表面(即，上部隔離絕緣層115Ba的上表面)可定位於較閘極電極150的最上部端部的垂直水平高度低的垂直水平高度處。在一些實施例中，隔離絕緣層115L的上表面(即，上部隔離絕緣層115Ba的上表面)可定位於與非晶氧化物半導體層14的最上部端部的垂直水平高度相同的垂直水平高度處，但並非僅限於此。在一些其他實施例中，隔離絕緣層115L的上表面(即，上部隔離絕緣層115Ba的上表面)可定位於與上部結晶氧化物半導體層16的最上部端部的垂直水平高度相同的垂直水平高度處。
接觸結構170a可形成於通道結構10上方。在一些實施例中，接觸結構170a可連接至上部結晶氧化物半導體層16的上表面及側表面。在一些其他實施例中，接觸結構170a可連接至上部結晶氧化物半導體層16的上表面。接觸結構170a可將通道結構10連接至電容器結構190。接觸結構170a可包含至少一種導電 材料，例如金屬、導電金屬氮化物、導電金屬碳氮化物、導電金屬碳化物、金屬矽化物、經摻雜半導體材料、導電金屬氮氧化物、導電金屬氧化物或2D材料，但並非僅限於此。
接觸結構170a可包括藉由絕緣結構175a而分隔開的多個接觸結構170a。絕緣結構175a可覆蓋於隔離絕緣層115L及閘極頂蓋圖案166上方且具有多個凹槽，通道結構10經由所述多個凹槽而在底表面中被暴露出，且所述多個接觸結構170可對所述多個凹槽進行填充。絕緣結構175a可包含氮化物。在圖21中，絕緣結構175a的上表面與所述多個接觸結構170a的上表面定位於相同的水平高度處，但並非僅限於此。舉例而言，絕緣結構175a的上表面可定位於較所述多個接觸結構170a的上表面的水平高度高的水平高度處。
圖21示出絕緣結構175a的下表面定位於與隔離絕緣層115L的上表面的垂直水平高度相同的垂直水平高度處，但並非僅限於此。在一些實施例中，絕緣結構175a可延伸至隔離絕緣層115L中，使得絕緣結構175a的下表面定位於較隔離絕緣層115L的上表面的垂直水平高度低的垂直水平高度處。在一些實施例中，絕緣結構175a可通過閘極頂蓋圖案166且延伸至間隙填充絕緣層164中。舉例而言，絕緣結構175a的下表面可定位於較閘極頂蓋圖案166的下表面的垂直水平高度低的垂直水平高度處。
圖22至圖26是示出根據實例性實施例的製造半導體記憶體裝置2的方法的剖視圖。具體而言，圖22至圖26是示出沿 著與圖1所示A-A'對應的一部分截取的製造圖21中所示的半導體記憶體裝置2的方法的剖視圖。
參照圖22，藉由移除圖15A及圖15B中所示的所述多個隔離絕緣層115的上側的一部分(即，上部隔離絕緣層115B的上側的一部分)來形成隔離絕緣層115L，且然後移除所述多個非晶氧化物半導體層14的上側的一部分。隔離絕緣層115L可被形成為具有定位於較閘極電極150的最上部端部的垂直水平高度低的垂直水平高度處的上表面。
在一些實施例中，可藉由移除非晶氧化物半導體層14的上側的一部分而使非晶氧化物半導體層14的最上部端部定位於與隔離絕緣層115L的上表面的垂直水平高度相同的垂直水平高度處，但並非僅限於此。在一些其他實施例中，可藉由移除非晶氧化物半導體層14的上側的一部分而使非晶氧化物半導體層14的最上部端部定位於較隔離絕緣層115L的上表面的垂直水平高度低的垂直水平高度處。
參照圖23，在非晶氧化物半導體層14的上表面上方形成上部結晶氧化物半導體層16。下部結晶氧化物半導體層12、非晶氧化物半導體層14及上部結晶氧化物半導體層16可構成通道結構10。
參照圖24，形成覆蓋上部結晶氧化物半導體層16、隔離絕緣層115及閘極頂蓋圖案166的接觸材料層170Pa。接觸材料層170Pa可被形成為對界定於兩個相鄰的閘極介電層140之間的 空間進行完全填充且覆蓋閘極頂蓋圖案166的上表面。
一同參照圖24與圖25，在藉由移除接觸材料層170Pa的一部分而形成多個接觸結構170a之後，形成對自其移除接觸材料層170Pa的一部分的空間(即，所述多個接觸結構170a之間的空間)進行填充的絕緣結構175a。
參照圖26，在所述多個接觸結構170a及絕緣結構175a上方形成支撐絕緣層180。支撐絕緣層180可包括具有底表面的多個孔洞，所述多個接觸結構170a經由所述多個孔洞而被暴露出。
在所述多個接觸結構170a上方分別形成多個下部電極192。所述多個下部電極192可被形成為自暴露於支撐絕緣層180的所述多個孔洞的底表面的接觸結構170a的上表面而在垂直方向(Z方向)上延伸。
此後，如圖21中所示，在所述多個下部電極192上方依序形成電容器介電層194與上部電極196，且因此可形成包括所述多個電容器結構190的半導體記憶體裝置2。
圖27至圖30是分別示出根據實例性實施例的半導體記憶體裝置3、4、5及6的剖視圖。具體而言，圖27至圖30中的每一者是沿著與圖1所示A-A'對應的一部分截取的剖視圖。
參照圖27，半導體記憶體裝置3可包括基板100、層間絕緣層110、導電線120、隔離絕緣層115、通道結構10、閘極介電層140、閘極電極150、接觸結構170及電容器結構190。半導體記憶體裝置3中所包括的基板100、層間絕緣層110、導電線 120、隔離絕緣層115、通道結構10、閘極介電層140、閘極電極150、接觸結構170及電容器結構190分別與參照圖1、圖2A及圖2B闡述的基板100、層間絕緣層110、導電線120、隔離絕緣層115、通道結構10、閘極介電層140、閘極電極150、接觸結構170及電容器結構190實質上相似，且因此可省略與參照圖1、圖2A及圖2B給出的說明重複的說明。
代替圖2A及圖2B中所示的半導體記憶體裝置1中所包括的障壁絕緣層162及間隙填充絕緣層164，半導體記憶體裝置3可包括障壁絕緣層162a及間隙填充絕緣層164a。障壁絕緣層162a及間隙填充絕緣層164a可位於第一閘極電極150A與第二閘極電極150B之間。第一閘極電極150A與第二閘極電極150B可藉由障壁絕緣層162a及間隙填充絕緣層164a而彼此分隔開。在一些實施例中，障壁絕緣層162a可具有U狀垂直橫截面，且間隙填充絕緣層164a可形成於障壁絕緣層162a上以對障壁絕緣層162a的U狀垂直橫截面的內部進行填充且可填充於第一閘極電極150A與第二閘極電極150B之間的區域中。舉例而言，障壁絕緣層162a可包含氮化矽且間隙填充絕緣層164a可包含氧化矽。
在半導體記憶體裝置3中，非晶氧化物半導體層14包括藉由障壁絕緣層162a及間隙填充絕緣層164a而彼此分隔開且彼此相對的第一通道部分與第二通道部分。第一通道部分及第二通道部分中的每一者可具有L狀垂直橫截面。非晶氧化物半導體層14可被障壁絕緣層162a及間隙填充絕緣層164a切分，以形成 第一通道部分與第二通道部分。障壁絕緣層162a可與下部結晶氧化物半導體層12接觸。舉例而言，障壁絕緣層162a的最下部表面可被形成為等於或低於非晶氧化物半導體層14的最下部表面。
閘極頂蓋圖案166可形成於閘極電極150上方。閘極頂蓋圖案166可覆蓋例如閘極電極150的上表面、障壁絕緣層162a的上表面及間隙填充絕緣層164a的上表面。
參照圖28，半導體記憶體裝置4可包括基板100、層間絕緣層110、導電線120、隔離絕緣層115、通道結構10a、閘極介電層140、閘極電極150、接觸結構170及電容器結構190。半導體記憶體裝置4中所包括的基板100、層間絕緣層110、導電線120、隔離絕緣層115、閘極介電層140、閘極電極150、接觸結構170及電容器結構190與參照圖1、圖2A及圖2B闡述的基板100、層間絕緣層110、導電線120、隔離絕緣層115、閘極介電層140、閘極電極150、接觸結構170及電容器結構190實質上相似，且因此可省略與參照圖1、圖2A及圖2B給出的說明重複的說明。
通道結構10a可包括非晶氧化物半導體層14及上部結晶氧化物半導體層16。與圖2A及圖2B中所示的半導體記憶體裝置1的通道結構10包括下部結晶氧化物半導體層12、非晶氧化物半導體層14及上部結晶氧化物半導體層16不同，圖28中所示的半導體記憶體裝置4的通道結構10a包括非晶氧化物半導體層14及上部結晶氧化物半導體層16，但可不包括圖2A中所示的下部結晶氧化物半導體層12。
非晶氧化物半導體層14的下表面可與導電線120的上表面接觸。隔離絕緣層115的下表面(即，下部隔離絕緣層115A的下表面)可與導電線120的上表面接觸。在一些實施例中，隔離絕緣層115的下表面(即，下部隔離絕緣層115A的下表面)與導電線120的上表面可定位於相同的垂直水平高度處。圖28示出非晶氧化物半導體層14的下表面定位於與導電線120的上表面的垂直水平高度相同的垂直水平高度處，但並非僅限於此。在一些實施例中，非晶氧化物半導體層14可延伸至導電線120中，使得非晶氧化物半導體層14的下表面定位於較導電線120的上表面的垂直水平高度低的垂直水平高度處。
根據本發明概念的半導體記憶體裝置4可包括通道結構10a，所述通道結構10a包括上部結晶氧化物半導體層16。上部結晶氧化物半導體層16具有相對小的接觸面積且可減小非晶氧化物半導體層14與接觸結構170之間的接觸電阻，使得可改善半導體記憶體裝置4的電性特性，且因此可改善半導體記憶體裝置4的效能及可靠性。
參照圖29，半導體記憶體裝置5可包括基板100、層間絕緣層110、導電線120、隔離絕緣層115L、通道結構10a、閘極介電層140、閘極電極150、接觸結構170a及電容器結構190。半導體記憶體裝置5中所包括的基板100、層間絕緣層110、導電線120、通道結構10a、閘極介電層140、閘極電極150及電容器結構190與參照圖28闡述的基板100、層間絕緣層110、導電線120、 通道結構10a、閘極介電層140、閘極電極150及電容器結構190實質上相同，且因此可省略與參照圖1、圖2A、圖2B及圖28給出的說明重複的說明。
隔離絕緣層115L可具有下部隔離絕緣層115A與上部隔離絕緣層115Ba形成的堆疊結構。隔離絕緣層115L的上表面(即，上部隔離絕緣層115Ba的上表面)可定位於較閘極電極150的最上部端部的垂直水平高度低的垂直水平高度處。在一些實施例中，隔離絕緣層115L的上表面(即，上部隔離絕緣層115Ba的上表面)可定位於與非晶氧化物半導體層14的最上部端部的垂直水平高度相同的垂直水平高度處，但並非僅限於此。在一些其他實施例中，隔離絕緣層115L的上表面(即，上部隔離絕緣層115Ba的上表面)可定位於與上部結晶氧化物半導體層16的最上部端部的垂直水平高度相同的垂直水平高度處。
接觸結構170a可形成於通道結構10a上方。在一些實施例中，接觸結構170a可連接至上部結晶氧化物半導體層16的上表面及側表面。在一些其他實施例中，接觸結構170a可連接至上部結晶氧化物半導體層16的上表面。接觸結構170a可將通道結構10a與電容器結構190連接至彼此。
參照圖30，半導體記憶體裝置6可包括基板100、層間絕緣層110、導電線120、隔離絕緣層115、通道結構10a、閘極介電層140、閘極電極150、接觸結構170及電容器結構190。半導體記憶體裝置6中所包括的基板100、層間絕緣層110、導電線 120、隔離絕緣層115、閘極介電層140、閘極電極150、接觸結構170及電容器結構190以及通道結構10a與參照圖1、圖2A及圖2B闡述的基板100、層間絕緣層110、導電線120、隔離絕緣層115、閘極介電層140、閘極電極150、接觸結構170及電容器結構190以及參照圖28闡述的通道結構10a實質上相似，且因此可省略與參照圖1、2A及2B給出的說明重複的說明以及與參照圖28給出的說明重複的說明。
代替圖28中所示的半導體記憶體裝置4中所包括的障壁絕緣層162及間隙填充絕緣層164，半導體記憶體裝置6可包括障壁絕緣層162a及間隙填充絕緣層164a。障壁絕緣層162a及間隙填充絕緣層164a可位於第一閘極電極150A與第二閘極電極150B之間。第一閘極電極150A與第二閘極電極150B可藉由障壁絕緣層162a及間隙填充絕緣層164a而彼此分隔開。在一些實施例中，障壁絕緣層162a可具有U狀垂直橫截面，且間隙填充絕緣層164a可形成於障壁絕緣層162a上以對障壁絕緣層162a的U狀垂直橫截面的內部進行填充且可填充於第一閘極電極150A與第二閘極電極150B之間的區域中。
在半導體記憶體裝置6中，非晶氧化物半導體層14包括藉由障壁絕緣層162a及間隙填充絕緣層164a而彼此分隔開且彼此相對的第一通道部分與第二通道部分。第一通道部分及第二通道部分中的每一者可具有L狀垂直橫截面。非晶氧化物半導體層14可被障壁絕緣層162a及間隙填充絕緣層164a切分，以形成 第一通道部分與第二通道部分。障壁絕緣層162a可與導電線120接觸。舉例而言，障壁絕緣層162a的最下部表面可被形成為等於或低於非晶氧化物半導體層14的最下部表面。
在閘極電極150上方可形成有閘極頂蓋圖案166。閘極頂蓋圖案166可覆蓋例如閘極電極150的上表面、障壁絕緣層162a的上表面及間隙填充絕緣層164a的上表面。
儘管已參照本發明概念的實施例具體示出並闡述了本發明概念，然而應理解，可在不背離以下申請專利範圍的精神及範圍的條件下對其進行形式及細節上的各種改變。
1:半導體記憶體裝置
10:通道結構
12:下部結晶氧化物半導體層
14:非晶氧化物半導體層
16:上部結晶氧化物半導體層
100:基板
110:層間絕緣層
115:隔離絕緣層
115A:下部隔離絕緣層
115B:上部隔離絕緣層
115t:通道溝渠
120:導電線
140:閘極介電層
150:閘極電極
150A:第一閘極電極
150B:第二閘極電極
162:障壁絕緣層
164:間隙填充絕緣層
166:閘極頂蓋圖案
170:接觸結構
175:絕緣結構
180:支撐絕緣層
190:電容器結構
192:下部電極
194:電容器介電層
196:上部電極
A-A':線
X、Y、Z:方向

Claims (9)

  1. 一種半導體記憶體裝置，包括：基板；導電線，在所述基板上方在第一水平方向上延伸；隔離絕緣層，在所述導電線上方包括通道溝渠，所述通道溝渠在與所述第一水平方向相交的第二水平方向上延伸且自所述隔離絕緣層的上表面延伸至下表面；通道結構，設置於所述導電線上方；閘極電極，在所述通道溝渠中在所述第二水平方向上延伸；電容器結構，位於所述隔離絕緣層上方；以及接觸結構，位於所述通道結構與所述電容器結構之間，其中所述通道結構包括在所述導電線上方設置於所述通道溝渠中的非晶氧化物半導體層以及位於所述非晶氧化物半導體層與所述接觸結構之間的上部結晶氧化物半導體層，其中所述通道結構更包括夾置於所述導電線與所述非晶氧化物半導體層之間的下部結晶氧化物半導體層，且其中所述隔離絕緣層設置於所述下部結晶氧化物半導體層上方。
  2. 如請求項1所述的半導體記憶體裝置，其中所述下部結晶氧化物半導體層在所述導電線上方在所述第一水平方向上延伸，且其中所述下部結晶氧化物半導體層的兩個側表面與所述導電 線的兩個側表面在垂直方向上對準。
  3. 如請求項1所述的半導體記憶體裝置，其中所述非晶氧化物半導體層在所述第一水平方向上具有U狀垂直橫截面。
  4. 如請求項3所述的半導體記憶體裝置，更包括：閘極介電層，夾置於所述通道結構與所述閘極電極之間，其中所述閘極介電層包括：第一閘極介電層與第二閘極介電層，各自沿著所述通道結構的內表面具有L狀垂直橫截面、彼此面對且彼此間隔開。
  5. 如請求項1所述的半導體記憶體裝置，其中所述閘極電極包括第一閘極電極及第二閘極電極，所述第一閘極電極與所述第二閘極電極在所述第一水平方向上彼此間隔開以在所述通道溝渠中彼此面對並且在所述第二水平方向上延伸，所述半導體記憶體裝置更包括：障壁絕緣層，設置於所述第一閘極電極與所述第二閘極電極之間；以及間隙填充絕緣層，形成於所述障壁絕緣層上且填充所述第一閘極電極與所述第二閘極電極之間的區域。
  6. 一種半導體記憶體裝置，包括：基板；導電線，在所述基板上方在第一水平方向上延伸；隔離絕緣層，在所述導電線上方包括通道溝渠，所述通道溝渠在與所述第一水平方向相交的第二水平方向上延伸且自所述隔 離絕緣層的上表面延伸至下表面；通道結構，設置於所述導電線上方；閘極電極，在所述通道溝渠中在所述第二水平方向上延伸；閘極介電層，在所述通道溝渠中夾置於所述通道結構與所述閘極電極之間；電容器結構，位於所述隔離絕緣層上方；以及接觸結構，夾置於所述通道結構與所述電容器結構之間，其中所述通道結構包括：下部結晶氧化物半導體層，在所述導電線上方在所述第一水平方向上延伸；非晶氧化物半導體層，在所述下部結晶氧化物半導體層上方設置於所述通道溝渠中；以及上部結晶氧化物半導體層，夾置於所述非晶氧化物半導體層與所述接觸結構之間。
  7. 如請求項6所述的半導體記憶體裝置，其中所述下部結晶氧化物半導體層與所述導電線在垂直方向上彼此交疊，且其中所述隔離絕緣層設置於所述下部結晶氧化物半導體層上方，使得所述隔離絕緣層的所述下表面與所述下部結晶氧化物半導體層的上表面定位於相同的垂直水平高度處。
  8. 如請求項6所述的半導體記憶體裝置，其中：所述非晶氧化物半導體層在所述第一水平方向上具有U狀垂直橫截面， 所述閘極介電層包括第一閘極介電層及第二閘極介電層，所述第一閘極介電層與所述第二閘極介電層各自沿著所述通道結構的內表面具有L狀垂直橫截面、彼此面對且彼此間隔開，所述閘極電極包括第一閘極電極及第二閘極電極，所述第一閘極電極與所述第二閘極電極在所述第一水平方向上彼此間隔開以在所述通道溝渠中彼此面對並且在所述第二水平方向上延伸，所述第一閘極介電層夾置於所述通道結構與所述第一閘極電極之間，且所述第二閘極介電層夾置於所述通道結構與所述第二閘極電極之間。
  9. 一種半導體記憶體裝置，包括：基板；導電線，在所述基板上方在第一水平方向上延伸；隔離絕緣層，在所述導電線上方包括通道溝渠，所述通道溝渠在與所述第一水平方向相交的第二水平方向上延伸且自所述隔離絕緣層的上表面延伸至下表面；通道結構，設置於所述導電線上方；閘極電極，包括第一閘極電極及第二閘極電極，所述第一閘極電極與所述第二閘極電極在所述第一水平方向上彼此間隔開以在所述通道溝渠中彼此面對並且在所述第二水平方向上延伸；閘極介電層，在所述通道溝渠中夾置於所述通道結構與所述閘極電極之間； 障壁絕緣層，設置於所述第一閘極電極與所述第二閘極電極之間；間隙填充絕緣層，形成於所述障壁絕緣層上且填充所述第一閘極電極與所述第二閘極電極之間的區域；閘極頂蓋圖案，覆蓋所述閘極電極的上表面、所述障壁絕緣層的上表面及所述間隙填充絕緣層的上表面；電容器結構，位於所述隔離絕緣層及所述閘極頂蓋圖案上方；以及接觸結構，夾置於所述通道結構與所述電容器結構之間，其中所述通道結構包括：下部結晶氧化物半導體層，具有覆蓋所述導電線的上表面的下表面且在所述第一水平方向上延伸；非晶氧化物半導體層，在所述下部結晶氧化物半導體層上方設置於所述通道溝渠中且在所述第一水平方向上具有U狀垂直橫截面；以及第一上部結晶氧化物半導體層與第二上部結晶氧化物半導體層，彼此間隔開且夾置於所述非晶氧化物半導體層與所述接觸結構之間，且其中所述第一上部結晶氧化物半導體層設置於所述非晶氧化物半導體層的第一上表面上方，且所述第二上部結晶氧化物半導體層設置於所述非晶氧化物半導體層的第二上表面上方。
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