TWI859763B - 控制突發長度以訪問電子系統的儲存裝置的系統和方法 - Google Patents
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Abstract
提供了一種電子系統。儲存裝置包括多個儲存體組。控制器耦合到儲存裝置並且包括請求隊列。請求隊列用於儲存多個請求。當請求對應於不同的儲存體組時,控制器被配置為根據對應於請求的多個長突發命令訪問儲存裝置的資料。當這些請求對應於同一儲存體組時,控制器被配置為根據對應於這些請求的多個短突發命令來訪問儲存裝置的資料。短突發命令對應於短突發長度,而長突發命令對應於長突發長度。長突發長度是短突發長度的兩倍。該儲存裝置是一種低功耗雙倍資料速率同步動態隨機存取儲存器。
Description
本發明涉及一種電子系統,尤其涉及一種電子系統中的低功耗儲存裝置。
諸如低功率雙倍資料速率(LPDDR)同步動態隨機存取儲存器(SDRAM)的半導體儲存裝置被廣泛用於諸如移動電話、便攜式計算機等移動設備中。LPDDR SDRAM 是一種內部配置為單通道的高速同步 SDRAM 器件,可支持多組架構,為各種系統配置提供最佳訪問方法。此外,由資料預取大小確定的突發長度取決於所使用的儲存體架構。
隨著操作系統 (OS) 變得越來越大以支持多任務處理,電子系統(例如,移動設備)的儲存裝置需要以更高的速度高效運行。
本發明實施例提供一種電子系統。該電子系統包括儲存裝置和控制器。儲存裝置包括多個儲存體組,每個儲存體組包括多個儲存體。控制器耦合到儲存裝置並且被配置為以資料速率訪問儲存裝置。控制器包括請求隊列,請求隊列用於儲存多個請求。當這些請求對應於不同的儲存體組,控制器被配置為根據對應於這些請求的多個長突發命令來訪問儲存裝置的資料。當這些請求對應於同一儲存體組時,控制器被配置為根據對應於這些請求的多個短突發命令來訪問儲存裝置的資料。短突發命令對應於短突發長度,而長突發命令對應於長突發長度。長突發長度是短突發長度的兩倍。
此外,本發明的實施例提供了一種控制突發長度以訪問電子系統中的儲存裝置的方法。獲取儲存在電子系統的請求隊列中的多個請求。判斷這些要求是否對應於儲存裝置的多個儲存體組,其中每個儲存體組包括多個儲存體。 當請求對應於不同的儲存體組時,可以根據對應於請求的多個長突發命令來訪問儲存裝置的資料。當所述多個請求對應於同一組群時,根據所述多個請求對應的多個短突發命令來存取儲存裝置的資料。短突發命令對應於短突發長度,而長突發命令對應於兩倍於短突發長度的長突發長度。
下面的描述是為了說明本發明的一般原理,不應被理解為限制性的。本發明的範圍最好參照所附請求保護範圍來確定。
第1圖示出了根據本發明一些實施例的電子系統100。電子系統100可以是移動設備,例如手機、便攜式計算機(例如膝上型計算機、平板計算機)、可穿戴設備等。電子系統100包括處理器110、控制器120和儲存裝置130。處理器110通過互連(interconnect)(例如,總線(bus))155耦合到控制器120,並且控制器120通過互連(例如,總線)175耦合到儲存裝置130。處理器110是電子系統100中的請求者,其需要訪問儲存裝置130中的資料以執行各種應用。為了簡化描述,僅將處理器110描述為電子系統100中的請求者,其他請求者(例如,中央處理單元(CPU)、數字信號處理器(DSP)、圖形處理單元(GPU)等)需要訪問電子系統100中的儲存裝置130的將被省略。儲存裝置130是低功耗儲存裝置,其為電子系統100消耗較少的功率。例如,儲存裝置130可以是低功耗雙倍資料速率同步動態隨機存取儲存器(LPDDR SDRAM)。
在一些實施例中,儲存裝置130可以是動態隨機存取儲存器(DRAM),例如雙倍資料速率同步動態隨機存取儲存器(DDR SDRAM)、低功率雙倍資料速率同步動態隨機存取儲存器( LPDDR SDRAM)、圖形雙倍資料速率同步動態隨機存取儲存器(GDDR SDRAM)、Rambus 動態隨機存取儲存器(RDRAM)等。在一些實施例中,電子系統100包括多個儲存裝置130,並且控制器120被配置為控制處理器110(或各種請求器)與多個儲存裝置130之間的資料交換。
第2圖展示第1圖的控制器120和儲存裝置130的框圖。根據本發明的一些實施例。 控制器120包括請求隊列125,並且請求隊列125被配置為儲存來自處理器110或電子系統100的其他請求者(未示出)的請求REQ1至REQn。在一些實施例中,請求REQ1至REQn是由同一請求者提供。在一些實施例中,請求REQ1到REQn由多個請求者提供。響應於請求REQ1到REQn,控制器120被配置為通過互連175以資料速率訪問儲存裝置130。儲存裝置130包括多個儲存體組(bank group)BG0到BG3。儲存體組BG0至BG3中的每一個包括多個儲存體10,例如4個儲存體。根據請求隊列125中排隊的請求REQ1至REQn,控制器120被配置為動態地控制對應於資料和命令的突發長度,以有效地訪問儲存裝置130。
需要說明的是,第2圖中所示的儲存體組的數量和儲存體的數量僅為一範例,本發明不應以此為限。
互連175包括用於傳輸命令/地址CA、時鐘CK、資料DQ和資料時鐘WCK的多條傳輸線。為了簡化描述,第2圖僅示出了互連175中的一部分信號。控制器120被配置為通過互連175中的單向傳輸線向儲存裝置130提供時鐘CK、命令/地址CA和資料時鐘WCK。在一些 實施例中,資料時鐘WCK的頻率是時鐘CK的兩倍。此外,控制器120被配置為通過互連175中的雙向傳輸線在寫入操作期間向儲存裝置130提供資料DQ並且在讀取操作期間從儲存裝置130接收資料DQ。命令/地址CA包括讀或寫操作對應的命令信息、突發長度等,以及對應行地址、列地址、儲存體組等的地址信息。 時鐘CK被配置為採樣(或捕獲)儲存裝置130的命令/地址CA。在一些實施例中,時鐘CK是一對差分信號。資料時鐘WCK用於在儲存裝置130上的寫入操作期間捕獲資料DQ以及在讀取操作期間輸出資料DQ。在一些實施例中,資料時鐘WCK是一對差分信號。
第3圖示出了根據本發明一些實施例的用於動態控制命令的突發長度以訪問儲存裝置130的方法200。當控制器120存取儲存裝置130時,儲存裝置130的突發長度由來自控制器120的存取命令(例如,讀/寫命令)設定(或編程)。
首先,在步驟S210中,控制器120被配置為獲取在請求隊列125中排隊的請求REQl至REQn。在一些實施例中,請求REQl至REQn由同一請求者(例如,第1圖之處理器110)。在一些實施例中,請求REQ1到REQn由兩個或更多個請求者(未示出)發出。接下來,在步驟S220中,控制器120被配置為確定儲存裝置130是否操作在高資料速率,即,儲存裝置130的資料速率大於特定資料速率(例如,4800Nbps)。如果儲存裝置130在低資料速率下操作,例如,儲存裝置130的資料速率小於或等於特定資料速率,則控制器120被配置為以第一突發模式調度資料與命令( 步驟S230),以發出長突發命令(例如讀取/寫入命令)以存取具有長突發長度BLy的資料(例如讀取/寫入資料) ,以響應REQl至REQn請求。
在第一突發模式中,響應於一個請求,相應的資料在資料時鐘WCK的連續時鐘週期(successive clock cycle)被傳送到儲存裝置130或從儲存裝置130傳送,並且相應的命令在時鐘CK的連續時鐘週期被發送到儲存裝置130。 此外,資料時鐘WCK的時鐘週期是根據長突發長度BLy來確定的。 例如,資料時鐘WCK的時鐘週期等於長突發長度BLy。 第一突發模式的操作在第4A圖中描述。
在方法200的流程圖中,如果儲存裝置130操作在高資料速率(步驟S220),即,儲存裝置130的資料速率大於特定資料速率,則控制器120被配置 判斷請求REQ1到REQn是否對應不同的儲存體組。 即,響應於請求REQ1至REQn訪問多個儲存體組(步驟S240)。
如果請求REQl至REQn對應於至少兩個儲存體組(步驟S240),則控制器120被配置為以第二突發模式調度資料和命令(步驟S250),以便交織兩個長突發命令以訪問具有短突發長度 BLx 的資料(例如,讀/寫資料),以響應對應於不同儲存體組的請求 REQ1 到 REQn 中的兩個。
在第二突發模式中,響應於一個請求,相應的資料被劃分(或分裂)成兩個部分並且在資料時鐘WCK的連續時鐘週期上被分別傳送到儲存裝置130或從儲存裝置130傳送,並且相應的命令在時鐘CK的連續時鐘週期連同首先傳輸的分割資料的部分被傳輸到儲存裝置130。 進一步地,對應於每一部分劃分資料的資料時鐘WCK的時鐘週期是根據短突發長度BLx來確定的。例如,每一部分劃分資料對應的資料時鐘WCK的時鐘週期等於短突發長度BLx。 對應於另一個儲存體組的另一個請求的一部分資料被插入到被劃分的資料的兩個部分之間。 第二突發模式的操作在第4B圖中描述。
在方法200的流程圖中,如果請求REQl至REQn對應於相同的儲存體組(步驟S240),則控制器120被配置為以第三突發模式調度資料和命令(步驟S260),以便響應REQ1至REQn請求,將一個長突發命令重組為兩個短突發命令,然後發出兩個短突發命令以訪問具有短突發長度BLx的資料(例如,讀/寫資料)。
在第三突發模式中,響應於一個請求,相應的資料被劃分(或分割)成兩個部分並且在資料時鐘WCK的連續時鐘週期上分別傳送到儲存裝置130或從儲存裝置130傳送,並且相應的短突發命令在時鐘CK的連續時鐘週期連同分割資料的每個部分被傳送到儲存裝置130。 進一步地,對應於每一部分劃分資料的資料時鐘WCK的時鐘週期是根據短突發長度BLx來確定的。例如,每一部分劃分資料對應的資料時鐘WCK的時鐘週期等於短突發長度BLx。在第三突發模式中,在分割資料的各個部分之間沒有插入對應於請求隊列125中的另一個排隊請求的資料。第三突發模式的操作在第4C圖中描述。
第4A圖示出了圖示根據本發明的一些實施例的第一突發模式中的互連175的信號的圖。假設控制器120被配置為響應於第1圖的請求REQ1執行讀/寫操作。當操作在第一突發模式時,控制器120被配置為響應於請求REQ1,根據讀/寫(RD/WR)命令232訪問具有長突發長度BLy的儲存裝置130的資料。 此外,讀寫命令232為一長突發命令,而儲存裝置130的突發長度由讀寫命令232設定。在時間間隔tBLy內,對應於請求REQ1的讀寫命令232 發出用於啟動儲存裝置130的突發讀/寫操作,並且資料235在資料時鐘WCK的連續時鐘週期上被傳送到儲存裝置130或從儲存裝置130傳送。 此外,資料時鐘WCK在時間間隔tBLy中的時鐘週期是根據長突發長度BLy來確定的。 在一些實施例中,資料時鐘WCK的時鐘週期的數量為48,資料235為資料DQ中的32字節(byte)資料。
第4B圖示出了圖示根據本發明的一些實施例的第二突發模式中的互連175的信號的示意圖。假設控制器120被配置為響應於第1圖中的請求REQ1和REQ2來執行讀/寫操作。 請求REQ1和REQ2分別對應於第2圖的儲存體組BG0和BG1。當在第二突發模式下操作時,控制器120被配置為響應於請求REQ1和REQ2根據讀/寫(RD/WR)命令252和254訪問具有短突發長度BLx的儲存裝置130的資料。讀/寫命令252和254是長突發命令。此外,長突發長度BLy是短突發長度BLx的兩倍,即BLy=2*BLx。
請參考第4B圖,儲存裝置130的突發長度是由讀寫命令252與254所設定。首先,發出對應於請求REQ1的讀寫命令252,以啟動儲存體組BG0的突發讀寫操作。在時間間隔tBLx中,儲存裝置130的儲存體組BG0的部分資料251_1在資料時鐘WCK的連續時鐘週期上被傳送到儲存裝置130或從儲存裝置130傳送。 換句話說,部分資料251_1與讀/寫命令252同時傳送。此外,資料時鐘WCK在時間間隔tBLx中的時鐘週期是根據短突發長度BLx來確定的。在一些實施例中,資料時鐘WCK的時鐘週期的數量為24。無縫地,發出對應於請求REQ2的讀/寫命令254以發起對儲存裝置130的儲存體組BG1的突發讀/寫操作,並且在時間間隔tBLx中,在資料時鐘WCK的連續時鐘週期上,儲存體組BG1的部分資料253_1被傳輸到儲存裝置130或從儲存裝置130傳輸。換言之,部分資料253_1與讀/寫命令254同時傳輸。在時間間隔 tBLx 中,響應於讀/寫命令252,儲存體組BG0的資料251_2的剩餘部分被無縫地傳輸到儲存裝置或從儲存裝置傳輸,資料時鐘 WCK 的連續時鐘週期數量為 130。 無縫地,響應於讀/寫命令254,儲存體組BG1的剩餘資料253_2在時間間隔tBLx中在資料時鐘WCK的連續時鐘週期上被傳送到儲存裝置130或從儲存裝置130傳送。在這樣的實施例中,響應於請求REQl和REQ2中的每一個,控制器120被配置為僅向儲存裝置130發出單個命令(即,長突發命令252或254),儘管資料的多個部分被分別地發送。換句話說,當資料251_2的剩餘部分和資料253_2的剩餘部分被傳輸時,控制器120沒有發出命令。
在第4B圖中,儲存裝置130的儲存體組BG0的資料與儲存體組BG1的資料交替傳送,即儲存體組BG0與BG1的資料交織於資料DQ中。在此實施例中,儲存體組BG0的資料為資料DQ中的32字節資料,並分為第一部分資料251_1和第二部分資料251_2。同理,儲存體組BG1的資料為資料DQ中的32字節資料,分為第一部分資料253_1和第二部分資料253_2。此外,控制器120用以控制資料251_1、253_1、251_2及253_2依序無縫傳輸。因此,當不同儲存體組的讀/寫命令交錯時,資料DQ的資料總線效率得到優化。
第4C圖示出了圖示根據本發明一些實施例的第三突發模式中的互連175的信號的示意圖。假設控制器120被配置為響應於第1圖中的請求REQ2來執行讀/寫操作。第2圖中的請求REQ1到REQn對應於第2圖中相同的儲存體組BG2。當操作於第三突發模式時,控制器120被配置為響應於請求REQ2根據讀/寫(RD/WR)命令265_1和265_2以短突發長度BLx訪問儲存裝置130的資料。 此外,讀寫命令265_1與265_2為短突發命令。
如第4C圖所示,儲存裝置130的突發長度由讀寫命令262設定。首先,發出對應於請求REQ2的讀寫命令265_1,以啟動針對儲存裝置130的儲存體組BG2的突發讀寫操作。儲存裝置130,並且儲存體組BG2的資料261_1的第一部分在時間間隔tBLx中在資料時鐘WCK的連續時鐘週期上被傳送到儲存裝置130或從儲存裝置130傳送。接著,當到達列到列(column-to-column)或命令到命令(command-to-command)延遲時間tCCD時,發出對應於同一請求REQ2的讀/寫命令265_2以啓動對儲存裝置130的儲存體組BG2進行突發讀/寫操作,並且在時間間隔 tBLx,儲存體組BG2的第二部分資料261_2的在資料時鐘WCK的連續時鐘週期上被傳送到儲存裝置130或從儲存裝置130傳送。
讀/寫命令265_1和265_2被重組為儲存體組BG2的順序地址。時間間隔tBLx中資料時鐘WCK的時鐘週期根據短突發長度BLx確定。在一些實施例中,資料時鐘WCK的時鐘週期為24。在第三突發模式中,響應於請求REQ2,控制器120被配置為將一個長突發命令分成兩個短突發命令(例如,讀/ 寫命令265_1與265_2),然後連續發出兩個短突發命令命令至儲存裝置130。一般而言,延遲時間tCCD可理解為連續存取命令之間的時間間隔。
參照第4C圖,儲存裝置130中的儲存體組BG2的資料被單獨傳輸。 在此實施例中,儲存體組BG2的資料為資料DQ中的32字節資料,並分為第一部分資料261_1和第二部分資料261_2。 此外,控制器120被配置為根據列到列或命令到命令的延遲時間tCCD順序地傳送資料261_1和251_2。
與使用傳統的長突發長度命令來傳輸由較大固定時間(例如,時間間隔tBLx)間隔的具有短突發長度BLx的兩部分資料的傳統方法相比,對應於第二短突發命令(例如,讀/寫命令265_2)的第二部分資料,由於時間間隔較小(即,固定時間間隔tFIX小於時間間隔tBx),被更快地傳輸。因此,優化了資料DQ的資料總線效率。
雖然本發明已經通過示例的方式並根據優選實施例進行了描述,但是應當理解本發明不限於所公開的實施例。相反,它旨在涵蓋各種修改和類似的佈置(如本領域技術人員顯而易見的那樣)。因此,所附請求保護的範圍應給予最寬泛的解釋,以涵蓋所有此類修改和類似佈置。
100:電子系統
110:處理器
120:控制器
130:儲存裝置
155、175:互連
125:請求隊列
200:方法
S210-S260:步驟
232、252、254、265_1、265_2:讀寫命令
235、251_1、251_2、253_1、253_2、261_1、261_2:資料
通過參考附圖閱讀隨後的詳細描述和實施例可以更充分地理解本發明,其中:
第1圖示出了根據本發明一些實施例的電子系統。
第2圖展示根據本發明的一些實施例的第1圖的控制器和儲存裝置的框圖。
第3圖示出了根據本發明一些實施例的用於動態控制命令的突發長度以訪問儲存裝置的方法。
第4A圖示出了圖示根據本發明一些實施例的在第一突發模式下互連的信號的示意圖。
第4B圖示出了圖示根據本發明的一些實施例的在第二突發模式下互連的信號的示意圖。
第4C圖示出了圖示根據本發明的一些實施例的在第三突發模式中互連的信號的示意圖。
200:方法
S210-S260:步驟
Claims (20)
- 一種電子系統,包括: 一儲存裝置,包括多個儲存體組,其中每個儲存體組包括多個儲存體;以及 控制器,耦合到所述儲存裝置並被配置為以一資料速率訪問所述儲存裝置,並且包括: 一請求隊列,配置為儲存多個請求, 其中,當所述多個請求對應於不同的儲存體組時,所述控制器被配置為根據對應於所述多個請求的多個長突發命令來訪問所述儲存裝置的資料, 其中,當所述多個請求對應於同一儲存體組時,所述控制器被配置為根據對應於所述多個請求的多個短突發命令來訪問所述儲存裝置的資料, 其中,所述短突發命令對應短突發長度,所述長突發命令對應長突發長度,所述長突發長度是所述短突發長度的兩倍。
- 如請求項1所述的電子系統,其中,當所述多個請求對應於同一儲存組時,所述控制器將所述多個請求中對應於第一請求的第一長突發命令重組為第一短突發命令和第二短突發命令。
- 如請求項2所述的電子系統,其中響應於所述第一請求,所述控制器被配置為分別根據第一和第二短突發命令將資料的一部分和資料的剩餘部分傳送到所述儲存裝置、或分別根據第一和第二短突發命令從所述儲存裝置傳送資料的一部分和資料的剩餘部分,並且所述控制器被配置為在發出第一短突發命令並且達到列到列或命令到命令延遲時發出第二短突發命令。
- 如請求項3所述的電子系統,其中資料的一部分在所述控制器的資料時鐘的第一連續時鐘週期被傳送到所述儲存裝置或從所述儲存裝置傳送,並且在資料時鐘的第二連續時鐘週期資料的剩餘部分被傳送到儲存裝置或從儲存裝置傳送,其中所述第一連續時鐘週期的數量和所述第二連續時鐘週期的數量等於短突發長度。
- 如請求項1所述的電子系統,其中,當所述多個請求對應於不同的儲存體組時,所述控制器交織對應於所述請求中的第一請求的第一長突發命令和對應於第二請求的第二長突發命令,以訪問所述多個儲存體組中的第一儲存體組的第一資料和所述多個儲存體組中的第二儲存體組的第二資料。
- 如請求項5所述的電子系統,其中,所述控制器用以根據所述第一長突發命令和所述第二長突發命令傳輸控制所述第一資料的一部分、所述第二資料的一部分、所述第一資料的剩餘部分及所述第二資料的剩餘部分依序無縫地傳輸。
- 如請求項6所述的電子系統,其中,所述第一資料的一部分與所述第一長突發命令同時傳送,所述第二資料的一部分與所述第二長突發命令同時傳送。
- 如請求項6所述的電子系統,其中,在傳輸所述第一資料的剩餘部分與所述第二資料的剩餘部分期間,所述控制器不發出命令。
- 如請求項6所述的電子系統,其中所述第一資料的一部分在所述控制器的資料時鐘的第一連續時鐘週期被傳輸到所述儲存裝置或從所述儲存裝置傳輸,並且在資料時鐘的第二個連續時鐘週期上所述第二資料的一部分被傳輸到所述儲存裝置或從所述儲存裝置傳輸,其中所述第一連續時鐘週期的數量和所述第二連續時鐘週期的數量等於短突發長度。
- 如請求項9所述的電子系統,其中,所述第一資料的剩餘部分在資料時鐘的第三連續時鐘週期被傳輸到所述儲存裝置或從所述儲存裝置傳輸,並且所述第二資料的剩餘部分在資料時鐘的第四連續時鐘週期被傳輸到所述儲存裝置或從所述儲存裝置傳輸,其中所述第三連續時鐘週期的數量和所述第四連續時鐘週期的數量等於短突發長度。
- 如請求項1所述的電子系統,其中當資料速率小於特定資料速率時,所述控制器被配置為根據對應於其中一個請求的第一長突發命令訪問所述儲存裝置的資料, 其中,資料在所述控制器的資料時鐘的連續時鐘週期被傳輸到所述儲存裝置或從所述儲存裝置傳輸,並且所述連續時鐘週期的數量等於長突發長度。
- 一種控制突發長度以訪問電子系統中的儲存裝置的方法,包括: 獲取儲存在所述電子系統的請求隊列中的多個請求; 判斷所述多個請求是否對應於所述儲存裝置的多個儲存體組,其中每個儲存體組包括多個儲存體; 當所述多個請求對應於不同的儲存體組時,根據所述多個請求對應的多個長突發命令訪問所述儲存裝置的資料;以及 當所述多個請求對應於同一儲存體組時,根據所述多個請求對應的多個短突發命令訪問所述儲存裝置的資料, 其中,所述短突發命令對應短突發長度,所述長突發命令對應長突發長度,所述長突發長度是所述短突發長度的兩倍。
- 如請求項12所述的方法,其中,當所述多個請求對應於同一儲存體組時,根據所述多個請求對應的短突發命令訪問所述儲存裝置的資料還包括: 將與所述多個請求中的第一請求相對應的第一長突發命令重組為第一短突發命令和第二短突發命令。
- 如請求項13所述的方法,其中,當所述多個請求對應於同一儲存體組時,根據所述多個請求對應的短突發命令訪問所述儲存裝置的資料還包括: 響應於第一請求,分別根據第一和第二短突發命令將資料的一部分和資料的剩餘部分傳送至所述儲存裝置或從所述儲存裝置傳送資料;以及 當發出所述第一短突發命令並且達到列到列或命令到命令延遲時,發出所述第二短突發命令。
- 如請求項14所述的方法,其中所述資料的一部分在所述控制器的資料時鐘的第一連續時鐘週期被傳送到所述儲存裝置或從所述儲存裝置傳送,並且在資料時鐘的第二連續時鐘週期所述資料的剩餘部分被傳送到所述儲存裝置或從所述儲存裝置傳送,其中所述第一連續時鐘週期的數量和所述第二連續時鐘週期的數量等於短突發長度。
- 如請求項12所述的方法,其中當所述多個請求對應於不同的儲存體組時,根據所述多個請求對應的長突發命令訪問所述儲存裝置的資料還包括: 交織對應於該所述多個請求的第一請求的第一長突發命令和對應於所述多個請求的第二請求的第二長突發命令,以訪問所述多個儲存體組中的第一儲存體組的第一資料和第二儲存體組的第二資料。
- 如請求項16所述的方法,其中,所述第一資料的一部分、所述第二資料的一部分、所述第一資料的剩餘部分和所述第二資料的剩餘部分根據第一長突發命令以及第二長突發命令順序無縫地傳輸。
- 如請求項17所述的方法,其中所述第一資料的一部分在所述控制器的資料時鐘的第一連續時鐘週期被傳送到所述儲存裝置或從所述儲存裝置傳送,並且在資料時鐘的第二連續時鐘週期上所述第二資料的一部分被傳送到所述儲存裝置或從所述儲存裝置傳送,其中所述第一連續時鐘週期的數量和所述第二連續時鐘週期的數量等於短突發長度。
- 如請求項18所述的方法,其中所述第一資料的剩餘部分在資料時鐘的第三連續時鐘週期被傳輸到所述儲存裝置或從所述儲存裝置傳輸,並且在資料時鐘的第四連續時鐘週期上所述第二資料的剩餘部分被傳輸到所述儲存裝置或從所述儲存裝置傳輸,其中第三連續時鐘週期的數量和第四連續時鐘週期的數量等於短突發長度。
- 如請求項12所述的方法,還包括: 當資料速率小於特定資料速率時,根據對應於其中一個請求的第一長突發命令訪問所述儲存裝置的資料, 其中,所述資料在所述控制器的資料時鐘的連續時鐘週期被傳輸到所述儲存裝置或從所述儲存裝置傳輸,並且連續時鐘週期的數量等於長突發長度。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202263319403P | 2022-03-14 | 2022-03-14 | |
| US63/319,403 | 2022-03-14 | ||
| US18/170,096 US12307095B2 (en) | 2022-03-14 | 2023-02-16 | Electronic system and method for controlling burst length to access memory device of electronic system |
| US18/170,096 | 2023-02-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202336579A TW202336579A (zh) | 2023-09-16 |
| TWI859763B true TWI859763B (zh) | 2024-10-21 |
Family
ID=85510846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW112109144A TWI859763B (zh) | 2022-03-14 | 2023-03-13 | 控制突發長度以訪問電子系統的儲存裝置的系統和方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US12307095B2 (zh) |
| EP (1) | EP4246337B1 (zh) |
| TW (1) | TWI859763B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20240009813A (ko) * | 2022-07-14 | 2024-01-23 | 삼성전자주식회사 | 단일 직렬 쓰기 인터페이싱 방식을 지원하는 스토리지 모듈 및 그것의 동작 방법 |
| US12517769B2 (en) * | 2023-03-20 | 2026-01-06 | Rebellions Inc. | Parallel overlapping burst load operations |
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| JP2021157295A (ja) * | 2020-03-25 | 2021-10-07 | キヤノン株式会社 | メモリ制御装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8347020B2 (en) * | 2009-03-20 | 2013-01-01 | Qualcomm Incorporated | Memory access controller, systems, and methods for optimizing memory access times |
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-
2023
- 2023-02-16 US US18/170,096 patent/US12307095B2/en active Active
- 2023-03-07 EP EP23160478.6A patent/EP4246337B1/en active Active
- 2023-03-13 TW TW112109144A patent/TWI859763B/zh active
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Also Published As
| Publication number | Publication date |
|---|---|
| TW202336579A (zh) | 2023-09-16 |
| EP4246337A1 (en) | 2023-09-20 |
| EP4246337B1 (en) | 2025-04-23 |
| US20230289063A1 (en) | 2023-09-14 |
| US12307095B2 (en) | 2025-05-20 |
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