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TWI858571B - 半導體裝置及其形成方法 - Google Patents

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TWI858571B
TWI858571B TW112106938A TW112106938A TWI858571B TW I858571 B TWI858571 B TW I858571B TW 112106938 A TW112106938 A TW 112106938A TW 112106938 A TW112106938 A TW 112106938A TW I858571 B TWI858571 B TW I858571B
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isolation
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source
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TW112106938A
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游力蓁
蘇煥傑
黃麟淯
王志豪
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台灣積體電路製造股份有限公司
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Abstract

揭露了用於在基板的前側與基板的後側之間提供連接的貫通導孔的形成方法及包含貫通導孔的半導體裝置。在實施例中，半導體裝置包含閘極結構，於基板上；第一隔離部件，部份地延伸穿過閘極結構；第一導電部件，延伸穿過第一隔離部件；以及第二導電部件，部份地延伸穿過閘極結構，第二導電部件電性地耦合至第一導電部件。

Description

半導體裝置及其形成方法
本發明實施例是關於半導體裝置，特別是關於半導體裝置的貫通導孔。
半導體裝置被使用於各種電子應用中，舉例來說，如個人電腦、手機、數位相機、以及其他電子裝置。半導體裝置通常是藉由在半導體基板上方依序沉積絕緣或介電層、導電層、以及半導體材料層，並使用微影技術對各種材料層進行圖案化，以形成電路元件與零件於半導體基板上。
半導體產業持續透過不斷減少最小部件的尺寸來改善各種電子元件(例如，電晶體、二極體(diodes)、電阻器、電容器等)的積體密度，其允許更多的元件能被整合至給定的區域之中。然而，隨著最小部件的尺寸的減少，出現了更多需要加以解決的問題。
本發明實施例提供一種半導體裝置，包含閘極結構，於基板上；第一隔離部件，部份地延伸穿過閘極結構；第一導電部件，延伸穿過第一隔離部件；以及第二導電部件，部份地延伸穿過閘極結構，其中第二導電部件電性地耦合至第一導電部件。
本發明實施例提供一種半導體裝置，包含半導體基板；第一源極/汲極區，於半導體基板上；第二源極/汲極區，於半導體基板上；淺溝槽隔離區，於半導體基板上；第一層間介電質，於第一源極/汲極區、第二源極/汲極區、及淺溝槽隔離區上；第二層間介電質，於第一層間介電質上；第一導電部件，於第一源極/汲極區與第二源極/汲極區之間，其中第一導電部件延伸於第二層間介電質及第一層間介電質中；以及第二導電部件，於第一源極/汲極區與第二源極/汲極區之間，其中第二導電部件延伸於半導體基板、淺溝槽隔離區、及第一層間介電質中，且其中第二導電部件電性地耦合至第一導電部件。
本發明實施例提供一種半導體裝置的形成方法，包含形成多個第一通道層及多個第二通道層於基板上；形成閘極結構於第一通道層及第二通道層周圍；形成隔離部件穿過閘極結構且位於第一通道層與第二通道層之間；形成第一溝槽於隔離部件中；形成第一導電部件於第一溝槽中；形成第二溝槽於隔離部件中；以及形成第二導電部件於第二溝槽中且電性地耦合至第一導電部件。
50:基板
50N:n型區
50P:p型區
51/51A/51B/51C:第一半導體層
52/52A/52B/52C:第一奈米結構
53/53A/53B/53C:第二半導體層
54/54A/54B/54C:第二奈米結構
55:奈米結構
64:多膜層堆疊
66:鰭片
68:淺溝槽隔離區
70:虛置介電層
71:虛置閘極介電質
72:虛置閘極層
74:遮罩層
76:虛置閘極
78:遮罩
80:第一間隔物層
81:第一間隔物
82:第二間隔物層
83:第二間隔物
86:凹槽
88:側壁凹槽
90:內間隔物
91:隔離層
92:磊晶源極/汲極區
92A:第一半導體層
92B:第二半導體層
92C:第三半導體層
94:接觸蝕刻停止層
96:第一層間介電質
98:凹槽
100:閘極介電層
102:閘極電極
104:貫通溝槽
105:閘極隔離溝槽
106:貫通隔離結構
107:閘極隔離結構
108:閘極蓋
110:第二層間介電質
111:前側導孔凹槽
112:前側導孔
113:源極/汲極凹槽
114:源極/汲極接觸件
116:閘極接觸件
117:矽化物區
119:襯層
120:前側互連結構
122:介電層
124:導電部件
130:介電層
132:後側導孔凹槽
134:後側導孔凹槽
135:矽化物區
136:後側導孔
137:襯層
138:後側導孔
139:貫通導孔
150:承載基板
152:接合層
152A:第一接合層
152B:第二接合層
170:後側互連結構
172:介電層
174:導電部件
176:鈍化層
178:凸塊金屬層
180:外部連接器
182:孔洞
202:驅動電路
204:接收電路
A-A’:剖面
B-B’:剖面
C-C’:剖面
D-D’:剖面
H1:高度
H2:高度
H3:高度
W1:寬度
W2:寬度
W3:寬度
W4:寬度
W5:寬度
W6:寬度
W7:寬度
W8:寬度
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。
第1圖是根據一些實施例，繪示出奈米結構場效電晶體在三維示意圖中的示例。
第2、3A、3B、3C、4A、4B、4C、5A、5B、5C、6A、6B、6C、6D、7A、7B、7C、7D、8A、8B、8C、8D、9A、9B、9C、9D、10A、10B、10C、10D、11A、11B、11C、11D、12A、12B、12C、12D、12E、13A、13B、13C、13D、14A、14B、14C、14D、15A、15B、15C、15D、16A、16B、16C、16D、17A、17B、17C、17D、18A、18B、18C、18D、19A、19B、19C、19D、20A、20B、20C、20D、21A、21B、21C、21D、22A、22B、22C、22D、22E、23A、23B、23C、23D、24A、24B、24C、24D、25A、25B、25C、25D、26A、26B、26C、26D、27A、27B、27C、27D、27E、28A、28B、28C、28D、29、30A、30B、31、32A、32B、33A、33B、34、35A、35B、35C圖以及第35D圖是根據一些實施例，繪示出製造奈米結構場效電晶體的中間階段的剖面示意圖。
第36圖是根據一些實施例，繪示出可使用貫通導孔來形成的電路的示意圖。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成於第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成於第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
各種實施例提供了包含貫通導孔(feedthrough vias)的半導體裝置及其形成方法。方法包含在基板上形成電晶體結構，執行閘極圖案化製程以形成閘極隔離溝槽於閘極結構以及貫通溝槽中，形成貫通隔離結構於貫通溝槽中，蝕刻貫通隔離結構以形成第一凹槽，以及形成前側導孔於第一凹槽中。薄化基板的後側 以露出貫通隔離結構，蝕刻貫通隔離結構以形成第二凹槽，以及形成後側導孔於第二凹槽中。後側導孔實體地(physically)且電性地耦合至前側導孔，而後側導孔以及前側導孔共同形成貫通導孔。貫通導孔可以用更短、更寬的導線來代替通過前側互連結構的佈線。這減少了訊號佈線電阻以及電容，其改善了裝置性能。前側導孔以及後側導孔可以自對準至貫通隔離結構，其減少了未對準以及減少了裝置缺陷。
下方將在特定上下文中描述多個實施例，也就是說，包含奈米結構場效電晶體(nanostructure field-effect transistors；nanostructure FETs)的晶粒(die)。然而，各種實施例可應用至包含其他類型的電晶體(例如，鰭式場效電晶體(fin field-effect transistors；FinFET)、平面電晶體、或類似的電晶體)的晶粒，以代替或者與奈米結構FET組合。
第1圖是根據一些實施例，繪示出奈米結構FET(例如，奈米線FET、奈米片FET、全繞式閘極(gate-all-around；GAA)FET、奈米帶FET、多橋通道FET(multi-bridge-channel FETs；MBCFETs)、或類似的奈米結構FET)在三維示意圖中的示例。奈米結構FET包含位於基板50(例如，半導體基板)上的鰭片66上的奈米結構55(例如，奈米片、奈米線、奈米帶、或類似的奈米結構)。奈米結構55作為奈米結構FET的通道區。奈米結構55可以包含p型奈米結構、n型奈米結構、或上述之組合。淺溝槽隔離(shallow trench isolation；STI)區68設置於相鄰的 鰭片66之間，鰭片66可以在相鄰的淺溝槽隔離區68上方以及之間突出。儘管淺溝槽隔離區68被描述/繪示為與基板50分隔，但如本揭露所使用，用詞「基板」可以指單獨的半導體基板或者半導體基板與淺溝槽隔離區68的組合。此外，雖然鰭片66的底部被繪示為與基板50的單一連續材料，但是鰭片66的底部及/或基板50可以包含單一材料或複數個材料。在本揭露上下文中，鰭片66指的是在相鄰淺溝槽隔離區68之間延伸的部分
閘極介電層100位於鰭片66的頂表面上且沿著奈米結構55的頂表面、側表面、以及底表面。閘極電極102在閘極介電層100上。磊晶源極/汲極區92位於閘極介電層100以及閘極電極102的兩側上的鰭片66上。磊晶源極/汲極區92可以根據上下文單獨地或共同地代表源極或汲極。
第1圖進一步繪示出在之後的圖示中所使用的參考剖面。剖面A-A’為沿著奈米結構FET的鰭片66的縱軸且在例如奈米結構FET的磊晶源極/汲極區92之間的電流的方向上。剖面A-A’可以穿過磊晶源極/汲極區92被移除並形成貫通導孔的區域。剖面B-B’垂直於剖面A-A’並且沿著閘極電極102的縱軸以及在例如垂直於奈米結構FET的磊晶源極/汲極區92之間的電流方向的方向上。剖面C-C’平行於剖面B-B’並且延伸穿過奈米結構FET的一些磊晶源極/汲極區92。剖面C-C’可以穿過磊晶源極/汲極區92被移除並形成貫通導孔的區域。剖面D-D’平行於剖面B-B’並且延伸穿過奈米結構FET的磊晶源極/汲極區92。剖面 D-D’可以穿過磊晶源極/汲極區92並未移除的區域。為了清楚起見，後續的圖示將參考上述參考剖面。
本揭露討論的一些實施例是在使用閘極後製(gate-last)製程所形成的奈米結構FET的背景下討論的。在一些實施例中，可以使用閘極先製(gate-first)製程。此外，一些實施例考慮了在平面裝置中使用的面向，諸如在平面FET或在鰭式場效電晶體(FinFET)中使用的面向。
第2圖至第34圖是根據一些實施例，繪示出製造奈米結構FET的中間階段的剖面示意圖。第2、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A、24A、25A、26A、27A、28A、29、30A、31、32A、33A圖以及第34圖繪示出第1圖中所繪示的參考剖面A-A’。第3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B、14B、15B、16B、17B、18B、19B、20B、21B、22B、23B、24B、25B、26B、27B、28B、30B圖以及第32B圖繪示出第1圖中所繪示的參考剖面B-B’。第3C、4C、5C、6C、7C、8C、9C、10C、11C、12C、13C、14C、15C、16C、17C、18C、19C、20C、21C、22C、23C、24C、25C、26C、27C、28C圖以及第33B圖繪示出第1圖中所繪示的參考剖面C-C’。第6D、7D、8D、9D、10D、11D、12D、12E、13D、14D、15D、16D、17D、18D、19D、20D、21D、22D、23D、24D、25D、26D、27D圖以及第28D圖繪示出第1圖中所繪示的 參考剖面D-D’。第22E圖以及第27E圖繪示出上視示意圖。
在第2圖中，提供了基板50。基板50可以是半導體基板，諸如塊體(bulk)半導體、絕緣體上覆半導體(semiconductor-on-insulator；SOI)基板、或類似的半導體基板，其可為摻雜(例如，以p型或n型摻質)或未摻雜。基板50可為晶圓，諸如矽晶圓。一般來說，SOI基板是形成於絕緣層上的一層半導體材料。絕緣層可以是例如內埋氧化物(buried oxide；BOX)層、氧化矽層、或類似的絕緣層。絕緣層提供於基板上，通常是矽或玻璃基板。也可以使用其他基板，例如多層或梯度基板。在一些實施例中，基板50的半導體材料可以包含矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包含矽-鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦；或上述之組合。
基板50可以包含n型區50N以及p型區50P。n型區域50N可以用於形成n型裝置，諸如NMOS(N-metal-oxide-semiconductor)電晶體，例如n型奈米結構FET，而p型區域50P可以用於形成p型裝置，例如PMOS(P-metal-oxide-semiconductor)電晶體，例如p型奈米結構FET。n型區域50N可以與p型區域50P實體地分隔，且可以設置任意數目的裝置部件(例如，其他主動裝置、摻雜區、隔離結構、或其類似物)於n型區50N與p型區50P之間。可以提供任意數目的n型區50N以及p型區50P。
進一步在第2圖中，形成多膜層堆疊64於基板50上。多膜層堆疊64包含第一半導體層51A-51C(統稱為第一半導體層51)以及第二半導體層53A-53C(統稱為第二半導體層53)的交替層。為了說明的目的以及如同在下方更詳細的討論，第一半導體層51將被移除且第二半導體層53將被圖案化以形成奈米結構FET的通道區於n型區50N以及p型區50P中。然而，在一些實施例中，可以移除第一半導體層51且可以圖案化第二半導體層53以在n型區50N中形成奈米結構FET的通道區，以及可以移除第二半導體層53且可以圖案化第一半導體層51以在p型區50P中形成奈米結構FET的通道區。在一些實施例中，可以移除第二半導體層53且可以圖案化第一半導體層51以形成奈米結構FET的通道區於n型區50N中，以及可以移除第一半導體層51且可以圖案化第二半導體層53以形成奈米結構FET的通道區於p型區50P中。在一些實施例中，可以移除第二半導體層53且可以圖案化第一半導體層51以形成奈米結構FET的通道區於n型區50N以及p型區50P兩者中。
為了說明的目的，多膜層堆疊64被繪示為包含三層的第一半導體層51以及三層的第二半導體層53。在一些實施例中，多膜層堆疊64可以包含任意數目的第一半導體層51以及第二半導體層53。多膜層堆疊64的每一層可以使用諸如化學氣相沉積(chemical vapor deposition；CVD)、原子層沉積(atomic layer deposition；ALD)、氣相磊晶(vapor phase epitaxy；VPE)、 分子束磊晶(molecular beam epitaxy；MBE)、或類似的製程來磊晶地生長。在一些實施例中，第一半導體層51可以由第一半導體材料所形成，諸如矽鍺或其類似物，第二半導體層53可以由第二半導體材料所形成，諸如矽、矽碳、或其類似物。為了說明的目的，多膜層堆疊64被繪示為具有由第一半導體材料來形成最底部的第一半導體層51。在一些實施例中，多膜層堆疊64可以形成為具有由第二半導體材料來形成最底部的第二半導體層53。
第一半導體材料以及第二半導體材料可以是對彼此具有高蝕刻選擇性的材料。如此一來，可以移除第一半導體材料的第一半導體層51而不顯著地移除第二半導體材料的第二半導體層53，從而允許第二半導體層53被圖案化以形成最終的奈米結構FET的通道區。同樣地，在第二半導體層53被移除且第一半導體層51被圖案化以形成通道區的實施例中，第二半導體材料的第二半導體層53可以被移除而不顯著地移除第一半導體材料的第一半導體層51，從而允許第一半導體層51被圖案化以形成最終的奈米結構FET的通道區。
在第3A圖至第3C圖中，鰭片66形成於基板50中而奈米結構55形成於多膜層堆疊64中。在一些實施例中，奈米結構55可以形成於多膜層堆疊64中，且鰭片66可以藉由在多膜層堆疊64以及基板50中蝕刻溝槽來形成於基板50中。蝕刻可以是任何可接受的蝕刻製程，諸如反應離子蝕刻(reactive ion etch；RIE)、中性束蝕刻(neutral beam etch；NBE)、類似的製程、 或上述之組合。蝕刻可以為非等向性(anisotropic)。藉由蝕刻多膜層堆疊64來形成奈米結構55可以進一步從第一半導體層51定義第一奈米結構52A-52C(統稱為第一奈米結構52)以及從第二半導體層53定義第二奈米結構54A-54C(統稱為第二奈米結構54)。第一奈米結構52以及第二奈米結構54可進一步統稱為奈米結構55。如第3A圖所繪示，多膜層堆疊64以及基板50可進一步圖案化以定義後續將形成淺溝槽隔離區的凹槽。
鰭片66以及奈米結構55可以藉由任何合適的方法來圖案化。舉例來說，鰭片66以及奈米結構55可以使用一或多道光學微影製程來圖案化，包含雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物或心軸作為遮罩以圖案化鰭片66。
n型區以及p型區中的鰭片66以及奈米結構55可以具有實質上相等的寬度。在一些實施例中，n型區中的鰭片66以及奈米結構55的寬度可以大於或小於p型區中的鰭片66以及奈米結構55的寬度。此外，雖然每個鰭片66以及奈米結構55在本揭露全文中被繪示為具有一致的寬度，但在一些實施例中，鰭片66及/或奈米結構55可以具有漸縮(tapered)側壁，使得每個鰭片 66及/或奈米結構55的寬度在朝向基板50的方向上連續地增加。在這樣的實施例中，每個奈米結構55可以具有不同的寬度並且可以是梯形形狀。
在第4A圖至第4C圖中，形成淺溝槽隔離(STI)區68相鄰於鰭片66。淺溝槽隔離區68可以藉由沉積絕緣材料於基板50、鰭片66、以及奈米結構55上，以及於相鄰的鰭片66與奈米結構55之間來形成。絕緣材料可以是氧化物，諸如氧化矽、氮化物、其類似物、或上述之組合，且可以藉由高密度電漿化學氣相沉積(high-density plasma CVD；HDP-CVD)、可流動化學氣相沉積(flowable CVD；FCVD)、類似的製程、或上述之組合來形成。亦可使用藉由任何可接受的製程所形成的其他絕緣材料。在繪示的實施例中，絕緣材料是藉由FCVD製程所形成的氧化矽。一旦形成了絕緣材料，可執行退火(anneal)製程。在一些實施例中，形成絕緣材料使得多餘的絕緣材料覆蓋鰭片66以及奈米結構55。儘管絕緣材料被繪示為單層，但是在一些實施例中可以使用多膜層。舉例來說，在一些實施例中，可以首先沿著基板50、鰭片66、以及奈米結構55的表面形成襯件(未單獨繪示)。在此之後，諸如上方討論的部件，可以形成填充材料於襯件上。
對絕緣材料施加移除製程以移除奈米結構55上方的多餘的絕緣材料。在一些實施例中，可使用平坦化製程，諸如化學機械拋光(chemical mechanical polish；CMP)、回蝕刻(etch-back)製程、上述之組合、或類似的製程。平坦化製程露 出了奈米結構55，使得奈米結構55以及絕緣材料的頂表面在平坦化製程完成之後為齊平。
凹蝕絕緣材料以形成淺溝槽隔離區68。凹蝕絕緣材料使得奈米結構55以及鰭片66的上部從鄰近的淺溝槽隔離區68之間突出。淺溝槽隔離區68的頂表面可以具有如圖所繪示的平坦表面、凸面、凹面(諸如碟狀)、或上述之組合。淺溝槽隔離區68可以使用可接受的蝕刻製程來凹蝕，諸如對絕緣材料的材料具有選擇性的蝕刻製程(例如，以比鰭片66以及奈米結構55的材料更快的速率來蝕刻絕緣材料的材料)。舉例來說，可以使用例如使用了稀釋氫氟酸(dilute hydrofluoric；dHF)的氧化物移除製程。
上方關於第2圖至第4C圖描述的製程只是鰭片66以及奈米結構55可以如何形成的一個示例。在一些實施例中，鰭片66及/或奈米結構55可以使用遮罩以及磊晶成長製程來形成。舉例來說，可以形成介電層於基板50的頂表面上，且可以蝕刻溝槽穿過介電層以露出其下方的基板50。可以磊晶地成長磊晶結構於溝槽中，且可以凹蝕介電層使得磊晶結構從介電層突出以形成鰭片66及/或奈米結構55。磊晶結構可以包含上方討論的交替的半導體材料，諸如第一半導體材料以及第二半導體材料。在磊晶地成長磊晶結構的一些實施例中，磊晶地成長的材料可以在成長期間進行原位(in situ)摻雜，儘管可以一起使用原位摻雜以及佈植摻雜，但使用原位摻雜可避免先前以及隨後的佈植。
此外，僅為了說明的目的，第一半導體層51(以 及所形成的第一奈米結構52)以及第二半導體層53(以及所形成的第二奈米結構54)在本揭露中被繪示以及討論為在p型區以及n型區中包含相同的材料。因此，在一些實施例中，第一半導體層51以及第二半導體層53中的一者或兩者可為不同的材料或者以不同的順序形成於p型區以及n型區中。
此外，在第4A圖至第4C圖中，可以在鰭片66、奈米結構55、及/或淺溝槽隔離區域68中形成適當的阱(未單獨繪示)。在具有不同阱類型的實施例中，n型區以及p型區的不同佈植步驟可以使用光阻或其他遮罩(未單獨繪示)來實現。舉例來說，可以形成光阻於n型區以及p型區的鰭片66以及淺溝槽隔離區68上。圖案化光阻以露出p型區。光阻可以藉由使用旋轉塗佈(spin-on)技術來形成，且可以使用可接受的光學微影技術來圖案化。一旦圖案化光阻後，執行n型雜質佈植於p型區50P中，而光阻可以作為遮罩以實質上防止n型雜質佈植至n型區之中。n型雜質可為磷、砷、銻、或其類似物，而佈植到所述區域中的濃度範圍為約1013atoms/cm3至約1014atoms/cm3。在佈植之後，藉由諸如可接受的灰化(ashing)製程來移除光阻。
在佈植p型區之後或之前，形成光阻或其他遮罩(未單獨繪示)於p型區以及n型區中的鰭片66、奈米結構55、以及淺溝槽隔離區域68上。圖案化光阻以露出n型區。光阻可以藉由使用旋轉塗佈技術來形成，且可以使用可接受的光學微影技術來圖案化。一旦圖案化光阻，可執行p型雜質佈植於n型區中，且 光阻可以作為遮罩以實質上防止p型雜質佈植至p型區之中。p型雜質可為硼、氟化硼、銦、或其類似物，而佈植到所述區域中的濃度範圍為約1013atoms/cm3至約1014atoms/cm3。在佈植之後，藉由諸如可接受的灰化製程來移除光阻。
在佈植n型區以及p型區之後，可以執行退火以修復佈植損傷並活化佈植的p型及/或n型雜質。在一些實施例中，磊晶鰭片的成長材料可在成長期間進行原位摻雜，儘管可以一起使用原位摻雜以及佈植摻雜，但使用原位摻雜可避免先前以及隨後的佈植。
在第5A圖至第5C圖中，形成虛置(dummy)介電層70於鰭片66及/或奈米結構55上。虛置介電層70可以是例如氧化矽、氮化矽、上述之組合、或其類似物，且可以根據可接受的技術來沉積或熱成長。形成虛置閘極層72於虛置介電層70上，且形成遮罩層74於虛置閘極層72上。虛置閘極層72可以沉積於虛置介電層70上且接著進行平坦化，諸如藉由CMP。遮罩層74可以沉積於虛置閘極層72上。虛置閘極層72可以是導電或非導電材料且可以擇自包含非晶矽、多晶矽(polysilicon)、多晶矽-鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、以及金屬。虛置閘極層72可以藉由物理氣相沉積(physical vapor deposition；PVD)、CVD、濺鍍(sputter)沉積、或用於沉積所選材料的其他技術來沉積。虛置閘極層72可以由對隔離區的蝕刻具有高蝕刻選擇性的其他材料來形成。遮罩層74可以包含例如 氮化矽、氮氧化矽、或其類似物。在一些實施例中，可以形成單個虛置閘極層72以及單個遮罩層74橫跨n型區以及p型區。值得注意的是，僅為了說明的目的，虛置介電層70被繪示為僅覆蓋鰭片66以及奈米結構55。在一些實施例中，可以沉積虛置介電層70使得虛置介電層70覆蓋淺溝槽隔離區68，使得虛置介電層70延伸於虛置閘極層72與淺溝槽隔離區68之間。
第6A圖至第34圖繪示了製造實施例裝置的各種額外步驟且繪示了n型區或p型區中的部件。在第6A圖至第6D圖中，可以使用可接受的光學微影以及蝕刻技術來圖案化遮罩層74(參見第5A圖至第5C圖)以形成遮罩78(參見第6A圖至第6D圖)。可以將遮罩78的圖案轉移至第5A圖至第5C圖所繪示的虛置閘極層72以及虛置介電層70上以分別形成第6A圖至第6D圖所繪示的虛置閘極76以及虛置閘極介電質71。虛置閘極76覆蓋奈米結構55的相應通道區。遮罩78的圖案可用於將每個虛置閘極76與相鄰的虛置閘極76實體地分隔。虛置閘極76可具有縱向方向，其實質上垂直於鰭片66以及奈米結構55的縱向方向。
在第7A圖至第7D圖中，形成第一間隔物層80以及第二間隔物層82於第6A圖至第6D圖所繪示的結構上。第一間隔物層80以及第二間隔物層82隨後將被圖案化以作為用於形成自對準(self-aligned)源極/汲極區的間隔物。在第7A圖至第7D圖中，第一間隔物層80形成於淺溝槽隔離區68的頂表面上；於奈米結構55以及遮罩78的頂表面以及側表面上；以及於虛置閘 極76、虛置閘極介電質71、及鰭片66的側表面上。第二間隔物層82沉積於第一間隔物層80上。第一間隔物層80可以由氧化矽、氮化矽、氮氧化矽、或其類似物所形成，且使用諸如熱氧化或藉由CVD、ALD、或類似的沉積製程的技術來形成。第二間隔物層82可以由與第一間隔物層80的材料具有不同蝕刻速率的材料所形成，諸如氧化矽、氮化矽、氮氧化矽、或其類似物，且可以藉由CVD、ALD、或類似的製程來沉積。
在形成第一間隔物層80之後以及形成第二間隔物層82之前，可以執行用於輕摻雜源極/汲極(lightly doped；LDD)區(未單獨繪示)的佈植。在具有不同裝置類型的實施例中，近似於上方第4A圖至第4C圖中討論的佈植，可以形成諸如光阻的遮罩於n型區上方，同時露出p型區，且可以佈植合適的類型(例如，p型)雜質至p型區中露出的鰭片66以及奈米結構55之中。可接著移除遮罩。隨後，可以形成諸如光阻的遮罩於p型區上，同時露出n型區，且可以佈植合適的類型(例如，n型)的雜質至n型區中露出的鰭片66以及奈米結構55之中。可接著移除遮罩。n型雜質可以是先前討論過的任何n型雜質，且p型雜質可以是先前討論過的任何p型雜質。輕摻雜源極/汲極區可以具有範圍為約1x1015atoms/cm3至約1x1019atoms/cm3的雜質濃度。退火可用於修復佈植損害且活化佈植的雜質。
在第8A圖至第8D圖中，蝕刻第一間隔物層80以及第二間隔物層82以形成第一間隔物81以及第二間隔物83。 如同將在下方進行更詳細的討論，第一間隔物81以及第二間隔物83的作用為使隨後形成的源極/汲極區自對準，以及在後續的製程期間保護鰭片66及/或奈米結構55的側壁。可以使用合適的蝕刻製程來蝕刻第一間隔物層80以及第二間隔物層82，諸如等向性(isotropic)蝕刻製程(例如，濕式蝕刻製程)、非等向性蝕刻製程(例如，乾式蝕刻製程)、或類似的製程。在一些實施例中，第二間隔物層82的材料具有與第一間隔物層80的材料不同的蝕刻速率，使得第一間隔物層80可以在圖案化第二間隔物層82時作為蝕刻停止層，且第二間隔物層82可以在圖案化第一間隔物層80時作為遮罩。可以以第一間隔物層80作為蝕刻停止層使用非等向性蝕刻製程來蝕刻第二間隔物層82，且第二間隔物層82的剩餘部分形成第二間隔物83，如第8C圖以及第8D圖所繪示。在此之後，第二間隔物83作為遮罩同時蝕刻第一間隔物層80的露出部分，從而形成第一間隔物81，如第8A、8C圖以及第8D圖所繪示。
如第8C圖以及第8D圖所繪示，第一間隔物81以及第二間隔物83設置於鰭片66及/或奈米結構55的側壁上。如第8A圖所繪示，在一些實施例中，第二間隔物層82可以自相鄰於遮罩78、虛置閘極76、及虛置閘極介電質71的第一間隔物層80上移除，且在剖面示意圖中第一間隔物81設置於遮罩78、虛置閘極76、及虛置閘極介電質71的側表面上。在一些實施例中，在第8A圖所繪示的剖面示意圖中，第二間隔物層82的一部分可以遺留於相鄰於遮罩78、虛置閘極76、及虛置閘極介電質71的第一間隔 物層80上。
值得注意的是，上方的揭露一般地描述了形成間隔物以及LDD區的製程。亦可使用其他製程以及順序。舉例來說，可以使用更少或額外的間隔物、可以使用不同的步驟順序(例如，可以在沉積第二間隔物層82之前先圖案化第一間隔物81)、可以形成以及移除額外的間隔物、及/或類似的變化。此外，n型以及p型裝置可以使用不同的結構以及步驟來形成。
在第9A圖至第9D圖中，形成凹槽86於奈米結構55、鰭片66、以及基板50中。隨後將形成磊晶源極/汲極區於凹槽86中。凹槽86可以延伸穿過第一奈米結構52以及第二奈米結構54，且進入鰭片66之中。如第9A、9C圖以及第9D圖所繪示，淺溝槽隔離區68的頂表面可以與鰭片66形成凹槽86的底表面的部分齊平。在一些實施例中，可蝕刻鰭片66使得凹槽86的底表面設置於淺溝槽隔離區68的頂表面上方或下方。凹槽86可以藉由使用諸如RIE、NBE、或類似的非等向性蝕刻製程來蝕刻奈米結構55、鰭片66、以及基板50來形成。第一間隔物81、第二間隔物83、以及遮罩78在用於形成凹槽86的蝕刻製程期間遮蓋鰭片66、奈米結構55、以及基板50的多個部分。可以使用單道蝕刻製程或多道蝕刻製程以蝕刻奈米結構55及/或鰭片66的每一層。定時蝕刻製程可以用於在凹槽86達到期望深度之後停止凹槽86的蝕刻。
在第10A圖至第10D圖中，蝕刻由凹槽86所露出的由第一半導體材料所形成的多膜層堆疊64的膜層的側表面的 多個部分(例如，第一奈米結構52)以形成側壁凹槽88。儘管第一奈米結構52相鄰於側壁凹槽88的側表面在第10A圖中被繪示為筆直，側表面可以是凹面或者凸面。可以使用諸如濕式蝕刻或類似的等向性蝕刻製程來蝕刻側表面。在第一奈米結構52包含例如SiGe且第二奈米結構54包含例如Si或SiC的實施例中，使用氫氧化四甲基銨(tetramethylammonium hydroxide；TMAH)、氫氧化銨(NH4OH)、或類似的乾式蝕刻製程可用於蝕刻第一奈米結構52的側表面。
在第11A圖至第11D圖中，形成內間隔物90於側壁凹槽88中。內間隔物90可以藉由沉積內間隔物層(未單獨繪示)於第10A圖至第10D圖所繪示的結構上來形成。內間隔物90作為隨後形成的源極/汲極區與閘極結構之間的隔離部件。如同將在下方進行更詳細的討論，源極/汲極區將形成於凹槽86中，而第一奈米結構52將以閘極結構替換。內間隔物90亦可助於控制凹槽86中的源極/汲極區的成長。
內間隔物層可以藉由諸如CVD、ALD、或類似的順應沉積製程來沉積。內間隔物層可以包含諸如氮化矽(SiN)、氧化矽(SiO2)、碳氧化矽(SiOC)、氮碳氧化矽(SiOCN)、氮碳化矽(SiCN)、或氮氧化矽的材料，但亦可使用任何合適的材料，諸如k值小於約3.5的低介電常數(low-k)材料。可接著蝕刻內間隔物層以形成內間隔物90。內間隔物層可以藉由非等向性蝕刻製程，諸如RIE、NBE、或類似的製程；等向性蝕刻製程，諸如 濕式蝕刻製程或類似的製程；上述之組合；或類似的製程來蝕刻。內間隔物層可具有範圍為約1nm至約10nm的厚度。儘管內間隔物90的外側表面被繪示為與第二奈米結構54的側表面齊平，但內間隔物90的外側表面可以延伸超過第二奈米結構54的側表面或從第二奈米結構54的側表面內凹。
儘管在第11A圖中內間隔物90的外側表面被繪示為筆直，但內間隔物90的外側表面可以是凹面或凸面。作為示例，第一奈米結構的側表面可以是凹面，內間隔物90的外側表面可以是凹面，且內間隔物90可以從第二奈米結構54的側表面內凹。內間隔物層可以藉由非等向性蝕刻製程，諸如RIE、NBE、或類似的製程；等向性蝕刻製程，諸如濕式蝕刻製程或類似的製程；上述之組合；或類似的製程來蝕刻。內間隔物90可用於防止隨後形成的源極/汲極區(例如磊晶源極/汲極區92，於下方參照第12A圖至第12E圖進行討論)被後續的蝕刻製程(諸如用於形成閘極的蝕刻製程)損害，且可用於控制源極/汲極區的成長。
此外，可以形成隔離層91於凹槽86中的鰭片66以及基板50的頂表面上，以及於淺溝槽隔離區68的頂表面上。隔離層91可以藉由順應地形成一或多種介電材料且隨後蝕刻介電材料來形成。可接受的介電材料可包含氮化矽、氮氧化矽、氮碳氧化矽、碳氧化矽、氮碳化矽、氧化矽、或其類似物，其可藉由諸如化學氣相沉積(CVD)、原子層沉積(ALD)、或類似的沉積製程來形成。可以執行任何可接受的蝕刻製程，諸如乾式蝕刻、濕式蝕刻、 類似的製程、或上述之組合，以圖案化(多個)介電材料。蝕刻可以是非等向性。蝕刻移除了介電材料的垂直部分。介電材料在被蝕刻時具有殘留在凹槽86中的淺溝槽隔離區68及/或鰭片66及基板50的頂表面上的水平部分(從而形成隔離層91)。在一些實施例中，隔離層91也可以形成於其他水平表面上，諸如於遮罩78、第一間隔物81、以及第二間隔物83的頂表面上。
在第12A圖至第12E圖中，形成磊晶源極/汲極區92於凹槽86中。源極/汲極區可以根據上下文單獨地或共同地代表源極或汲極。磊晶源極/汲極區92可以磊晶地成長於凹槽86中，使用諸如化學氣相沉積(CVD)、原子層沉積(ALD)、氣相磊晶(VPE)、分子束磊晶(MBE)、或類似的製程。在一些實施例中，磊晶源極/汲極區92可以對第二奈米結構54施加應力(stress)，從而改善性能。在第12A圖所繪示的剖面中，磊晶源極/汲極區92可以形成於凹槽86中，使得每個虛置閘極76設置於相鄰的一對磊晶源極/汲極區92之間。在一些實施例中，第一間隔物81用於將磊晶源極/汲極區92與虛置閘極76分隔，而內間隔物90用於藉由適當的橫向距離將磊晶源極/汲極區92與奈米結構55分隔，以使磊晶源極/汲極區92不會與隨後形成的最終奈米結構FET的閘極短路。
在一些實施例中，n型區(例如，NMOS區)中的磊晶源極/汲極區92可以藉由遮蓋p型區(例如，PMOS區)來形成。接著，磊晶地成長磊晶源極/汲極區92於n型區的凹槽86 中。磊晶源極/汲極區92可以包含用於在n型奈米結構FET中形成源極/汲極區的任何可接受的材料。舉例來說，若第二奈米結構54為矽，則磊晶源極/汲極區92可以包含能對第二奈米結構54施加拉伸應變(strain)的材料，諸如矽、碳化矽、磷摻雜碳化矽、磷化矽、或其類似物。磊晶源極/汲極區92可以具有從奈米結構55的上表面升起的表面且可以具有刻面(facets)。
p型區(例如，PMOS區)中的磊晶源極/汲極區92可以藉由遮蓋n型區(例如，NMOS區)來形成。然後，磊晶地成長磊晶源極/汲極區92於p型區的凹槽86中。磊晶源極/汲極區92可以包含用於在p型奈米結構FET中形成源極/汲極區的任何可接受的材料。舉例來說，若第二奈米結構54是矽，則磊晶源極/汲極區92可以包含對第二奈米結構54施加壓應變的材料，諸如矽-鍺、硼摻雜矽-鍺、鍺、鍺錫，或其類似物。磊晶源極/汲極區92可以具有從奈米結構55的上表面升起的表面且可以具有刻面。
磊晶源極/汲極區92、第一奈米結構52、第二奈米結構54、及/或基板50可以佈植摻質以形成源極/汲極區，近似於先前討論的用於形成輕摻雜源極/汲極區的製程，之後進行退火。源極/汲極區可以具有範圍為約1x1019atoms/cm3至約1x1021atoms/cm3的雜質濃度。用於源極/汲極區的n型及/或p型雜質可以是先前討論過的任何雜質。在一些實施例中，磊晶源極/汲極區92可以在成長期間進行原位摻雜。
作為用於在n型區以及p型區中形成磊晶源極/汲極區92的磊晶製程的結果，磊晶源極/汲極區92的上表面具有橫向向外擴展超過奈米結構55的側壁的刻面。在一些實施例中，這些刻面導致同一奈米結構FET的相鄰磊晶源極/汲極區92合併，如第12E圖所繪示。在一些實施例中，相鄰的磊晶源極/汲極區92在磊晶製程完成之後保持分隔，如第12D圖所繪示。在第12A圖所繪示的實施例中，隔離層91可以沿著鰭片66以及基板50的頂表面形成，從而阻擋磊晶成長。此外，第一間隔物81以及第二間隔物83可以進一步形成於淺溝槽隔離區68的頂表面，從而阻擋磊晶成長。在一些實施例中，第一間隔物81及/或第二間隔物83可以覆蓋奈米結構55的側表面的多個部分，進一步阻擋磊晶成長。在一些實施例中，可以調整用於形成第一間隔物81及/或第二間隔物83的間隔物蝕刻以移除間隔物材料並允許磊晶成長區延伸至淺溝槽隔離區68的頂表面。
磊晶源極/汲極區92可以包含一或多層半導體材料層。舉例來說，磊晶源極/汲極區92可以包含第一半導體材料層92A、第二半導體材料層92B、以及第三半導體材料層92C。磊晶源極/汲極區92可以使用任意數目的半導體材料層。每個第一半導體材料層92A、第二半導體材料層92B、以及第三半導體材料層92C可以由不同的半導體材料所形成，且可以摻雜至不同的摻雜濃度。在一些實施例中，第一半導體材料層92A可以具有小於第二半導體材料層92B且大於第三半導體材料層92C的摻質濃度。在 磊晶源極/汲極區92包含三個半導體材料層的實施例中，可以沉積第一半導體材料層92A，可以沉積第二半導體材料層92B於第一半導體材料層92A上，以及可以沉積第三半導體材料層92C於第二半導體材料層92B上。
在第13A圖至第13D圖中，沉積第一層間介電質(interlayer dielectric；ILD)96於第12A圖至第12D圖所繪示的結構上。第一層間介電質96可以由介電材料所形成，且可以藉由任何合適的方法來沉積，諸如CVD、電漿增強CVD(PECVD)、或FCVD。介電材料可包含磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼矽酸鹽玻璃(borosilicate glass；BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phosphosilicate glass；BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass；USG)、或其類似物。亦可使用藉由任何可接受的製程所形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層(contact etch stop layer；CESL)94設置於第一層間介電質96與磊晶源極/汲極區92、遮罩78、第一間隔物81、第二間隔物83、及隔離層91之間。接觸蝕刻停止層94可包含介電材料，諸如氮化矽、氧化矽、氮氧化矽、或其類似物，其具有與上覆的第一層間介電質96的材料不同的蝕刻速率。
在第14A圖至第14D圖中，執行平坦化製程，諸如CMP，以將第一層間介電質96以及接觸蝕刻停止層94的頂表面與虛置閘極76或遮罩78的頂表面齊平。平坦化製程亦可移除虛置閘極76上的遮罩78，以及第一間隔物81沿著遮罩78的側壁的 多個部分。在平坦化製程之後，虛置閘極76、第一間隔物81、第一層間介電質96、以及接觸蝕刻停止層94的頂表面為齊平，在製程變異之內。因此，虛置閘極76的頂表面藉由第一層間介電質96以及接觸蝕刻停止層94露出。在一些實施例中，可以保留遮罩78，在這種情況下平坦化製程將第一層間介電質96以及接觸蝕刻停止層94的頂表面與遮罩78以及第一間隔物81的頂表面齊平。
在第15A圖至第15D圖中，虛置閘極76以及遮罩78(如果存在的話)在一或多道蝕刻步驟中被移除以形成凹槽98。凹槽98中的虛置閘極介電質71的多個部分亦可被移除。在一些實施例中，虛置閘極76以及虛置閘極介電質71藉由非等向性乾式蝕刻製程來移除。舉例來說，蝕刻製程可以包含使用(多個)反應氣體的乾式蝕刻製程，反應氣體以比第一層間介電質96、接觸蝕刻停止層94、或第一間隔物81更快的速率來選擇性地蝕刻虛置閘極76。一些凹槽98露出及/或覆蓋奈米結構55的多個部分，其作為隨後完成的奈米結構FET中的通道區。一些凹槽98露出及/或覆蓋淺溝槽隔離區68的多個部分。隨後可以形成虛置閘極結構於至少一些凹槽98中。用作通道區的奈米結構55的部分可以設置於相鄰的一對磊晶源極/汲極區92之間。在移除期間，虛置閘極介電質71可以用作蝕刻虛置閘極76時的蝕刻停止層。接著可以在移除虛置閘極76之後移除虛置閘極介電質71。
在第16A圖至第16D圖中，移除延伸於凹槽98的第一奈米結構52。第一奈米結構52可以藉由執行等向性蝕刻製 程來移除，諸如濕式蝕刻、或類似的蝕刻製程使用對第一奈米結構52的材料具有選擇性的蝕刻劑，而第二奈米結構54、第一間隔物81、第一層間介電質96、接觸蝕刻停止層94、基板50、內間隔物90、以及淺溝槽隔離區68相較於第一奈米結構52保持相對未蝕刻。在第一奈米結構52包含例如SiGe，而第二奈米結構54包含例如Si或SiC的實施例中，可以使用氫氧化四甲基銨(TMAH)、氫氧化銨(NH4OH)、或其類似物來移除第一奈米結構52。
在第17A圖至第17D圖中，形成用於替換閘極的閘極介電層100以及閘極電極102。閘極介電層100順應地沉積於凹槽98中。閘極介電層100可以形成於鰭片66以及基板50的頂表面以及側表面上；以及於第二奈米結構54的頂表面、側表面、及底表面上。閘極介電層100亦可以沉積於第一層間介電質96、接觸蝕刻停止層94、以及淺溝槽隔離區68的頂表面上；以及於第一間隔物81的頂表面以及側表面上。
在一些實施例中，閘極介電層100包含一或多層介電層，諸如氧化物、金屬氧化物、其類似物、或上述之組合。舉例來說，在一些實施例中，閘極介電層100可以包含氧化矽層以及位於氧化矽層上方的金屬氧化物層。在一些實施例中，閘極介電層100包含高介電常數(high-k)介電材料，且在這些實施例中，閘極介電層100可以具有大於約7.0的k值，且可以包含鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛、以及上述之組合的金屬氧化物或矽酸鹽。閘極介電層100在n型區以及p型區中的結構可以為相同或者不同。閘極 介電層100的形成方法可以包含分子束沉積(molecular-beam deposition；MBD)、ALD、PECVD、以及類似的製程。
閘極電極102沉積於閘極介電層100上並填充凹槽98的剩餘部分。閘極電極102可以包含含金屬材料，諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、上述之組合、或上述之多膜層。儘管第17A圖以及第17B圖中繪示出單層的閘極電極102，但閘極電極102可以包含任意數目的襯層、任意數目的功函數調整層、以及填充材料。構成閘極電極102的膜層的任何組合可以沉積於相鄰的第二奈米結構54之間以及第二奈米結構54A與基板50之間。
n型區以及p型區中的閘極介電層100的形成可以同時發生，使得每個區域中的閘極介電層100是由相同的材料所形成，而閘極電極102的形成可以發生同時，使得每個區域中的閘極電極102是由相同的材料所形成。在一些實施例中，每個區域中的閘極介電層100可以藉由不同的製程來形成，使得閘極介電層100可以是不同的材料及/或具有不同的膜層數目，及/或每個區域中的閘極電極102可以藉由不同的製程來形成，使得閘極電極102可以是不同的材料及/或具有不同的膜層數目。當使用不同的製程時，可以使用各種遮蓋步驟來遮蓋以及露出適當的區域。
在填充凹槽98之後，可以執行諸如CMP的平坦化製程以移除閘極介電層100以及閘極電極102的多餘部分，這些多餘部分位於第一層間介電質96、第一間隔件81、以及接觸蝕刻 停止層94的頂表面上方。閘極電極102以及閘極介電層100的剩餘部分因此形成為最終奈米結構FET的替換閘極結構。閘極電極102以及閘極介電層100可以共同地稱作「閘極結構」或「閘極堆疊」。
在第18A圖至第18D圖中，形成穿過第一層間介電質96、接觸蝕刻停止層94、隔離層91、淺溝槽隔離區68、閘極電極102、以及閘極介電層100且進入基板50之中的貫通溝槽104以及閘極隔離溝槽105。貫通溝槽104可用於自對準製程以形成貫通結構。貫通結構提供基板50的前側以及後側之間的電性耦合。閘極隔離溝槽105可以用於將閘極結構(包含閘極電極102以及閘極介電層100)分隔成單獨的且電性隔離的閘極結構。儘管閘極結構被繪示為分隔成三個閘極結構，但閘極結構可以分隔成任意數目的閘極結構。如第18C圖以及第18D圖所繪示，閘極隔離溝槽105可以延伸穿過第一層間介電質96以及相鄰於磊晶源極/汲極區92的接觸蝕刻停止層94。在一些實施例中，閘極隔離溝槽105可以藉由接觸蝕刻停止層94及/或第一層間介電質96與磊晶源極/汲極區92分隔。在一些實施例中，閘極隔離溝槽105可以至少部分地延伸穿過磊晶源極/汲極區92。
貫通溝槽104以及閘極隔離溝槽105可以藉由合適的光學微影以及蝕刻製程來形成。舉例來說，可以形成諸如圖案化光阻的圖案化遮罩(未單獨繪示)於閘極結構、第一間隔物81、接觸蝕刻停止層94、以及第一層間介電質96上。圖案化遮罩可以 藉由使用旋轉塗佈、CVD、PVD、或類似的製程沉積一或多層遮罩層來形成。遮罩層可以藉由將光阻層暴露於圖案化能量來源(例如，圖案化光源)下以及顯影光阻層以移除光阻層的曝光或未曝光部分來圖案化，從而形成圖案化光阻。可以使用合適的蝕刻製程，諸如非等向性蝕刻製程(例如，乾式蝕刻製程)、或類似的製程，來圖案化遮罩層並形成圖案化遮罩，且可以用於圖案化貫通溝槽104以及閘極隔離溝槽105。蝕刻可以包含使用各種蝕刻劑的多個循環，這些蝕刻劑有效移除各種材料的第一層間介電質96、接觸蝕刻停止層94、隔離層91、淺溝槽隔離區68、閘極電極102、閘極介電層100、以及基板50。在一些實施例中，貫通溝槽104以及閘極隔離溝槽105的底表面可以位於淺溝槽隔離區68中或基板50的表面上，且可以不貫穿基板50。圖案化遮罩可以在圖案化貫通溝槽104以及閘極隔離溝槽105之後移除。
在一些實施例中，貫通溝槽104以及閘極隔離溝槽105可以延伸至基板之中約10nm至約50nm的深度。貫通溝槽104在第18A圖所繪示的剖面中可以具有範圍為約20nm至約60nm的寬度W1，且貫通溝槽104在第18C圖所繪示的剖面中可以具有範圍為約35nm至約130nm或者約20nm至約100nm的寬度W2。貫通溝槽104與閘極結構、鰭片66、以及奈米結構55之間的水平距離可以大於約15nm。提供具有上述尺寸的貫通溝槽104提供了後續形成的貫通導孔與閘極結構、鰭片66、以及奈米結構55之間的隔離，減少了由依時性介電崩潰(time-dependent dielectric breakdown；TDDB)以及類似的機制所引起的可靠性問題，並防止貫通導孔與閘極結構、鰭片66、以及奈米結構55之間的短路。
在第19A圖至第19D圖中，貫通隔離結構106形成於貫通溝槽104中，而閘極隔離結構107形成於閘極隔離溝槽105中。貫通隔離結構106以及閘極隔離結構107可以藉由CVD、FCVD、ALD、或類似的製程來沉積。貫通隔離結構106以及閘極隔離結構107可以由包含氧化矽、碳氧化矽、氧化鋁、氮氧化鋁、氧化鋯、氧化鉿、氧化鈦、氧化鋯鋁、氧化鋅、氮碳氧化矽、氮碳化矽、上述之組合、上述之多膜層、或類似的材料所形成，且可以沉積至範圍為約20nm至約50nm的厚度。可以執行諸如CMP的平坦化製程以從第一層間介電質96、接觸蝕刻停止層94、閘極電極102、閘極介電層100、以及第一間隔物81的表面移除貫通隔離結構106以及閘極隔離結構107的多餘材料。
在第20A圖至第20D圖中，凹蝕閘極結構(包含閘極介電層100以及閘極電極102)，以使凹槽形成於閘極結構的正上方以及於第一間隔物81的相對部分之間。填充包含一或多層的介電材料(諸如氮化矽、氮氧化矽、或其類似物)的閘極蓋108於凹槽中，隨後進行平坦化製程以移除延伸於第一層間介電質96、接觸蝕刻停止層94、閘極電極102、閘極介電層100以及第一間隔物81上的介電材料的多餘部分。隨後形成的閘極接觸件(諸如閘極接觸件116，將於下方參見第21A圖至第21D圖討論)貫穿 閘極蓋108以接觸內凹的閘極電極102的頂表面。
此外，在第20A圖至第20D圖中，沉積第二層間介電質110於第一層間介電質96、接觸蝕刻停止層94、第一間隔物81、閘極介電層100、閘極電極102、以及閘極蓋108上。在一些實施例中，第二層間介電質110是由FCVD所形成的可流動膜。在一些實施例中，第二層間介電質110是由諸如PSG、BSG、BPSG、USG、或類似的介電材料所形成，且可以藉由諸如CVD、PECVD、或類似的任何合適的方法來沉積。
在第21A圖至第21D圖中，蝕刻第二層間介電質110、第一層間介電質96、接觸蝕刻停止層94、閘極蓋108、貫通隔離結構106、以及閘極隔離結構107。蝕刻第二層間介電質110以及貫通隔離結構106以形成部分地延伸穿過貫通隔離結構106的前側導孔凹槽111。蝕刻第二層間介電質110、第一層間介電質96、接觸蝕刻停止層94、以及閘極隔離結構107以形成露出磊晶源極/汲極區92的表面的源極/汲極凹槽113。前側導孔凹槽111以及源極/汲極凹槽113可以藉由使用非等向性蝕刻製程的蝕刻來形成，諸如RIE、NBE、或類似的製程。在一些實施例中，前側導孔凹槽111以及源極/汲極凹槽113可以使用第一蝕刻製程蝕刻穿過第二層間介電質110以及第一層間介電質96；可以使用第二蝕刻製程蝕刻穿過閘極蓋108；且可以使用第三蝕刻製程蝕刻穿過接觸蝕刻停止層94。可以形成並圖案化諸如光阻的遮罩於第二層間介電質110上方以在第一蝕刻製程以及第二蝕刻製程期間遮蓋第二層間 介電質110的多個部分。在一些實施例中，蝕刻製程可以過蝕刻，使得源極/汲極凹槽113延伸至磊晶源極/汲極區92之中。源極/汲極凹槽113的底表面可以與磊晶源極/汲極區92及/或閘極結構齊平(例如，在同一水平，或與基板50具有相同的距離)，或低於磊晶源極/汲極區92及/或閘極結構(例如，更靠近基板50)。
前側導孔凹槽111以及源極/汲極凹槽113可以形成於同一剖面中，也可以形成於不同的剖面中。形成前側導孔凹槽111以及源極/汲極凹槽113於不同的剖面中可以降低隨後形成的接觸件短路的風險。在形成源極/汲極凹槽113之後，形成矽化物區117於磊晶源極/汲極區92上。在一些實施例中，矽化物區117是藉由先沉積能夠與其下方的磊晶源極/汲極區92的半導體(例如，矽、矽鍺、鍺、或其類似物)反應的金屬(未單獨繪示)以形成矽化物或鍺化物區於磊晶源極/汲極區92的露出部分上，諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬、或其合金。執行熱退火製程以形成矽化物區117。沉積的金屬的未反應部分藉由例如蝕刻製程來移除。儘管矽化物區117被稱作矽化物區，但是矽化物區117亦可為鍺化物區，或矽鍺化物區(例如，包含矽化物以及鍺化物的區域)。在一些實施例中，矽化物區117包含TiSi，以及具有範圍為約1nm至約10nm的厚度。在一些實施例中，矽化物區117可以包含TiSi、CrSi、TaSi、MoSi、ZrSi、HfSi、ScSi、Ysi、HoSi、TbSi、GdSi、LuSi、DySi、 ErSi、YbSi、NiSi、CoSi、MnSi、WSi、FeSi、RhSi、PdSi、RuSi、PtSi、IrSi、OsSi、上述之組合、或其類似物。
在第22A圖至第22E圖中，分別形成包含襯層119的前側導孔112以及源極/汲極接觸件114(其每一個可稱作接觸插塞)於前側導孔凹槽111以及源極/汲極凹槽113中。第22E圖繪示出了上視示意圖，其僅繪示出前側導孔112、源極/汲極接觸件114、襯層119、閘極結構、閘極隔離結構107、鰭片66、磊晶源極/汲極區92、以及貫通隔離結構106。前側導孔112以及源極/汲極接觸件114可各自包含一或多膜層，諸如阻障層、擴散層、以及填充材料。舉例來說，在一些實施例中，前側導孔112以及源極/汲極接觸件114各自包含襯層119以及導電材料。源極/汲極接觸件114的導電材料電性地耦合至其下方的導電部件(例如，在繪示的實施例中透過矽化物區117電性地耦合至磊晶源極/汲極區92)。源極/汲極接觸件114藉由矽化物區117電性地耦合至磊晶源極/汲極區92。前側導孔112可以隨後電性地耦合至後側導孔以形成貫通導孔，其提供基板50的前側與基板50的後側之間的連接。襯層119可以包含鈦、氮化鈦、鉭、氮化鉭、或其類似物。襯層119可以沿著第二層間介電質110、接觸蝕刻停止層94、第一層間介電質96、貫通隔離結構106、以及閘極隔離結構107的側表面延伸並接觸側表面。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或其類似物。可以執行諸如CMP的平坦化製程，以從第二層間介電質110的表面移除前側導孔112以及源極/汲極 接觸件114的多餘材料。在一些實施例中，源極/汲極接觸件114與相鄰的閘極隔離結構107部分地重疊，如第22C圖所繪示。在一些實施例中，源極/汲極接觸件114並未與相鄰的閘極隔離結構107重疊，如第22D圖所繪示。
此外，形成閘極接觸件116至閘極結構的閘極電極102。根據一些實施例，形成閘極接觸件116穿過第二層間介電質110以及閘極蓋108。形成閘極接觸件116的開口穿過第二層間介電質110以及閘極蓋108。開口可以使用可接受的光學微影以及蝕刻技術來形成。形成諸如擴散阻障層的襯件、黏合層、或其類似物、以及導電材料於開口中。襯件可以包含鈦、氮化鈦、鉭、氮化鉭、或其類似物。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或其類似物。可以執行諸如CMP的平坦化製程以從第二層間介電質110的表面移除多餘的材料。剩餘的襯件以及導電材料形成閘極接觸件116於開口中。閘極接觸件116實體地以及電性地耦合至閘極電極102。源極/汲極接觸件114以及閘極接觸件116可以在不同製程中形成，或者可以在同一製程中形成。儘管繪示為形成於相同的剖面中，但應理解的是，每個源極/汲極接觸件114以及閘極接觸件116可以形成於不同的剖面中，這可以避免接觸件的短路。
前側導孔凹槽111以及前側導孔112的寬度可以形成為小於貫通隔離結構106的寬度W1以及W2。舉例來說，前側導孔112在第22A圖所繪示的剖面中的襯層119之間可以具有 範圍為約5nm至約30nm的寬度W3，且前側導孔112在第22C圖所繪示的剖面中的襯層119之間可以具有範圍為約5nm至約30nm的寬度W4。這確保了前側導孔凹槽111以及前側導孔112是形成於貫通隔離結構106之內，即使在前側導孔凹槽111以及前側導孔112未對準的情況下也是如此。舉例來說，前側導孔凹槽111以及前側導孔112的外邊緣與貫通隔離結構106的外邊緣之間的距離的範圍可為約5nm至約15nm。這防止了前側導孔凹槽111以及前側導孔112形成於貫通隔離結構106之外。這允許了貫通隔離結構106提供前側導孔112與閘極結構、鰭片66、以及奈米結構55之間的隔離，減少了由依時性介電崩潰(TDDB)或類似的機制所引起的可靠性問題，並防止了前側導孔112與閘極結構、鰭片66、以及奈米結構55之間的短路。
在第23A圖至第23D圖中，形成前側互連結構120於第二層間介電質110、前側導孔112、源極/汲極接觸件114、以及閘極接觸件116上。前側互連結構120可以被稱作前側互連結構是因為其形成於基板50的前側上(例如，基板50上形成主動裝置的一側)。
前側互連結構120可以包含形成於一或多個堆疊的介電層122中的一或多層的導電部件124。每個堆疊的介電層122可以包含介電材料，諸如低介電常數介電材料、超低介電常數(extra low-k；ELK)介電材料、或類似的介電材料。堆疊的介電層122可以使用諸如CVD、ALD、PVD、PECVD、或類似的 適當製程來沉積。
導電部件124可以包含導線以及互相連接導線層的導電導孔。導電導孔可以延伸穿過相應的介電層122以提供導線層之間的垂直連接。導電部件124可以藉由任何可接受的製程來形成，諸如鑲嵌製程(damascene process)、雙重鑲嵌製程、或類似的製程。
在一些實施例中，可以使用鑲嵌製程來形成導電部件124，其中使用光學微影以及蝕刻技術的組合對相對應的介電層122進行圖案化以形成對應於導電部件124的期望圖案的溝槽。可以沉積可選的(optional)擴散阻障層及/或可選的黏合層，且可以接著以導電材料填充溝槽。適用於阻障層的材料包含鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦、上述之組合、或其類似物，適用於導電材料的材料包含銅、銀、金、鎢、鋁、上述之組合、或其類似物。在實施例中，可以藉由沉積銅或銅合金的晶種層，以及藉由電鍍填充溝槽來形成導電部件124。可以使用化學機械平坦化(chemical mechanical planarization；CMP)製程或類似的製程以從相對應的介電層122的表面移除多餘的導電材料，且平坦化介電層122以及導電部件124的表面以用於後續製程。
第23A圖至第23D圖繪示出了前側互連結構120中四層的導電部件124以及介電層122。然而，應理解的是，前側互連結構120可以包含任意數目的導電部件124，其設置於任意數目的介電層122中。前側互連結構120可以電性地耦合至前側導孔 112、源極/汲極接觸件114、以及閘極接觸件116，以形成功能性電路。在一些實施例中，由前側互連結構120所形成的功能性電路可以包含邏輯電路、記憶體電路、圖像感測電路、或其類似物。
在第24A圖至第24D圖中，承載基板150藉由第一接合層152A以及第二接合層152B(共同地稱作接合層152)接合至前側互連結構120的頂表面。承載基板150可以是玻璃承載基板、陶瓷承載基板、晶圓(例如，矽晶圓)、或其類似物。承載基板150可以在隨後的處理製程期間以及完成的裝置中提供結構性支撐。
在各種實施例中，承載基板150可以使用合適的技術(諸如介電質對介電質接合或類似的接合)接合至前側互連結構120。介電質對介電質接合可以包含沉積第一接合層152A於前側互連結構120上。在一些實施例中，第一接合層152A包含氧化矽(例如，高密度電漿(high density plasma；HDP)氧化物、或其類似物)，其藉由CVD、ALD、PVD、或類似的製程來沉積。第二接合層152B同樣可以是氧化物層，在接合之前使用例如CVD、ALD、PVD、熱氧化、或類似的製程形成於承載基板150的表面上。亦可使用其他合適的材料於第一接合層152A以及第二接合層152B。
介電質對介電質接合製程亦可包含對第一接合層152A以及第二接合層152B中的一或多者施加表面處理。表面處理可以包含電漿處理。電漿處理可以在真空環境中進行。在電漿處 理之後，表面處理可以進一步包含可以施加至一或多層接合層152的清洗製程(例如，以去離子水潤洗(rinse)或類似的製程)。接著將承載基板150與前側互連結構120對準，且兩者相互壓靠以開始承載基板150與前側互連結構120的預接合。預接合可以在室溫下(例如，在約21℃至約25℃之間)執行。在預接合之後，可以施加退火製程，例如將前側互連結構120以及承載基板150加熱至約170℃的溫度來進行。
此外，在第24A圖至第24D圖中，在承載基板150接合至前側互連結構120之後，可以翻轉裝置使得基板50的後側朝上。基板50的後側可以是指相對於基板50形成主動元件的前側的另一側。
在第25A圖至第25D圖中，對基板50的後側施加薄化製程。薄化製程可以包含平坦化製程(例如，機械研磨、CMP、或類似的製程)、回蝕刻製程、上述之組合、或類似的製程。薄化製程可以移除基板50、淺溝槽隔離區68、鰭片66、及/或貫通隔離結構106的多個部分，且可以露出基板50、淺溝槽隔離區68、鰭片66、以及貫通隔離結構106相對於前側互連結構120的表面。如第25A圖至第25D圖所繪示，基板50、淺溝槽隔離區68、鰭片66、以及貫通隔離結構106的後側表面在薄化製程之後可以彼此齊平。可以施加薄化製程，使得淺溝槽隔離區68具有範圍為約30nm至約70nm的高度H1。貫通隔離結構106可以具有範圍為約80nm至約200nm高度H2。將淺溝槽隔離區68薄化至小於規 定範圍的高度可能導致隨後形成的後側導孔太靠近閘極電極102，這可能導致裝置缺陷。將淺溝槽隔離區68薄化至大於規定範圍的高度可能導致後續形成的後側導孔以及貫通導孔的長度過大且由於高深寬比(aspect ratio)而難以形成，這增加了電阻、降低了裝置性能、以及增加了裝置缺陷。
在第26A圖至第26D圖中，形成介電層130於基板50、淺溝槽隔離區68、鰭片66、以及貫通隔離結構106上。介電層130可以使用適當的製程來沉積，諸如CVD、ALD、PVD、PECVD、或類似的製程。介電層130可以包含介電材料、氧化矽、矽化鉿、碳氧化矽、氧化鋁、矽化鋯、氮氧化鋁、氧化鋯、氧化鉿、氧化鈦、氧化鋯鋁、氧化鋅、氧化鉭、氧化鑭、氧化釔、氮碳化鉭、氮化矽、氮碳氧化矽、矽、氮化鋯、碳氮化矽、上述之組合、上述之多膜層、或其類似物。在一些實施例中，介電層130可沉積至範圍為約5nm至約40nm的厚度。
此外，在第26A圖至第26D圖中，蝕刻介電層130、貫通隔離結構106、基板50、鰭片66、以及隔離層91。蝕刻介電層130以及貫通隔離結構106以形成延伸穿過貫通隔離結構106、部分地穿過貫通隔離結構106、以及露出前側導孔112的後側導孔凹槽132。蝕刻介電層130、基板50、鰭片66、以及隔離層91以形成延伸穿過介電層130、基板50、鰭片66、以及隔離層91且露出磊晶源極/汲極區92的後側導孔凹槽134。
後側導孔凹槽132以及後側導孔凹槽134可以藉 由使用諸如RIE、NBE、或類似的非等向性蝕刻製程的蝕刻來形成。在一些實施例中，後側導孔凹槽132以及後側導孔凹槽134可以使用第一蝕刻製程蝕刻穿過介電層130以及貫通隔離結構106；後側導孔凹槽134可以使用第二蝕刻製程蝕刻穿過基板50以及鰭片66；後側導孔凹槽134可以藉由第三蝕刻製程蝕刻穿過隔離層91。可以形成並圖案化諸如光阻的遮罩於介電層130上以遮蓋介電層130的多個部分免受第一蝕刻製程、第二蝕刻製程以及第三蝕刻製程中的任一者的影響。在一些實施例中，蝕刻製程可以過蝕刻，使得貫通隔離結構106的頂表面低於前側導孔112的頂表面(在第26A圖至第26D圖中所繪示的方向上)且後側導孔凹槽134延伸至磊晶源極/汲極區92之中。後側導孔凹槽132以及後側導孔凹槽134的底表面可以與前側導孔112以及磊晶源極/汲極區92齊平(例如，在相同水平，或與基板50具有相同距離)，或低於前側導孔112以及磊晶源極/汲極區92(例如，更靠近基板50)。在第26A圖至第26D圖所繪示的實施例中，後側導孔凹槽132以及後側導孔凹槽134可以藉由對襯層119的材料具有選擇性的製程來蝕刻，使得襯層119保持相對未蝕刻。
後側導孔凹槽132以及後側導孔凹槽134可以形成於相同的剖面中，或者形成於不同的剖面中。形成後側導孔凹槽132以及後側導孔凹槽134於不同的剖面中可以降低隨後形成的接觸件短路的風險。在形成後側導孔凹槽134之後，形成矽化物區135於磊晶源極/汲極區92上。在一些實施例中，形成矽化物區135 是先沉積能夠與其下方的磊晶源極/汲極區92的半導體(例如，矽、矽鍺、鍺、或其類似物)反應的金屬(未單獨繪示)以形成矽化物或鍺化物區於磊晶源極/汲極區92的露出部分上，諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬、或其合金。執行熱退火製程以形成矽化物區135。沉積的金屬的未反應部分藉由例如蝕刻製程來移除。儘管矽化物區135被稱作矽化物區，但是矽化物區135亦可為鍺化物區，或矽鍺化物區(例如，包含矽化物以及鍺化物的區域)。在一些實施例中，矽化物區135包含TiSi，且具有範圍為約1nm至約10nm的厚度。在一些實施例中，矽化物區135可以包含TiSi、CrSi、TaSi、MoSi、ZrSi、HfSi、ScSi、Ysi、HoSi、TbSi、GdSi、LuSi、DySi、ErSi、YbSi、NiSi、CoSi、MnSi、WSi、FeSi、RhSi、PdSi、RuSi、PtSi、IrSi、OsSi、上述之組合、或其類似物。矽化物區135可以包含與矽化物區117相同或不同的材料。
在第27A圖至第27E圖中，形成襯層137於後側導孔凹槽132以及後側導孔凹槽134中，形成後側導孔136於後側導孔凹槽132中的襯層137上，以及形成後側導孔138於後側導孔凹槽134中的襯層137上。第27E圖繪示出了上視示意圖，其中僅繪示出後側導孔136、後側導孔138、襯層137、襯層119、前側導孔112、閘極結構、閘極隔離結構107、鰭片66、磊晶源極/汲極區92、以及貫通隔離結構106。後側導孔凹槽132中的襯層137沿著淺溝槽隔離區域68、隔離層91、接觸蝕刻停止層94、 第一層間介電質96、貫通隔離結構106、以及前側導孔112的表面延伸。後側導孔凹槽134中的襯層137沿著基板50、鰭片66、隔離層91、矽化物區135、以及淺溝槽隔離區68的表面延伸。後側導孔136以及後側導孔138延伸穿過介電層130以及沿著介電層130的表面。
襯層137可以藉由CVD、ALD、PVD、或類似的製程來沉積，且可以在沉積後側導孔136以及後側導孔138之前使用非等向性蝕刻製程或類似的製程來蝕刻。後側導孔136以及後側導孔138可以各自包含一或多層，諸如阻障層、擴散層、以及填充材料，作為襯層137的補充或替代。後側導孔136電性地耦合至前側導孔112。後側導孔136在剖面示意圖中可以是T字形，且可以包含階梯結構於介電層130以及淺溝槽隔離區68之間的界面處。
後側導孔138藉由矽化物區135電性地耦合至磊晶源極/汲極區92。襯層137可以包含鈦、氮化鈦、鉭、氮化鉭、或其類似物。後側導孔136以及後側導孔138可以包含銅、銅合金、銀、金、鎢、鈷、鋁、鎳、釕、鈦、氮化鈦、鉭、氮化鉭、鉬、或其類似物。後側導孔136以及後側導孔138可以由與上面參見第23A圖至第23D圖描述的源極/汲極接觸件114相同或相似的材料以及方式來形成。可以執行諸如CMP的平坦化製程以移除襯層137、後側導孔136、以及後側導孔138位於介電層130的頂表面上方的多餘部分。平坦化製程亦可薄化介電層130。在平坦化製程之後，介電層130以及後側導孔136延伸穿過介電層130的頂部 可以具有範圍為約3nm至約20nm，或者範圍為約5nm至約40nm的高度H3。過度薄化介電層130以及後側導孔136的頂部可能會為後側導孔136、後側導孔138、以及閘極電極102提供較差的隔離，這可能導致短路以及其他裝置缺陷。
後側導孔136延伸穿過介電層130的頂部可具有大於後側導孔136位於襯層137之間延伸穿過淺溝槽隔離區68、隔離層91、接觸蝕刻停止層94、以及第一層間介電質96的底部的寬度。舉例來說，後側導孔136的頂部在第27A圖所繪示的剖面中可以具有範圍為約5nm至約30nm的寬度W6。後側導孔136的頂部在第27C圖所繪示的剖面中可以具有範圍為約5nm至約30nm的寬度W8。後側導孔136的底部在第27A圖所繪示的剖面中可以具有範圍為約5nm至約30nm的寬度W5。後側導孔136的底部在第27C圖所繪示的剖面中可以具有範圍為約5nm至約30nm的寬度W7。後側導孔136的頂部可具有大於貫通隔離結構106以及後側導孔136的底部的寬度，這確保了貫通隔離結構106的整個區域被露出且蝕刻穿過介電層130。這為後側導孔136提供了最大寬度，降低了電阻，降低了電容，並提高了裝置性能。後側導孔136的底部可具有大於前側導孔112的寬度，這確保了後側導孔136與前側導孔112之間的最大接觸。這降低了電阻、減小了電容，並提高了裝置性能。
後側導孔136以及前側導孔112共同地形成貫通導孔139，其藉由基板50提供基板50的前側與基板50的後側之 間的連接。貫通導孔139是短而寬的導電部件，其降低了電阻以及電容。提供貫通導孔139提供了基板50的前側與基板50的後側之間的連接，其部件降低了電阻以及電容並提高了裝置性能。後側導孔136以及前側導孔112為自對準，這減少了裝置缺陷並減少了對準步驟。在一些實施例中，貫通導孔139可用於提供驅動單元以及接收單元、或其類似物之間的連接。
在第28A圖至第28D圖中，形成後側互連結構170於介電層130、襯層137、後側導孔136、以及後側導孔138上。後側互連結構170可以被稱作後側互連結構是因為其形成於基板50的後側上(例如，基板50相對於基板50形成主動裝置的一側的另一側)。後側互連結構170可以包含形成於一或多層堆疊的介電層172中的一或多層的導電部件174、導電部件174以及介電層172上的鈍化層176、延伸穿過鈍化層176的凸塊金屬層178(under bump metallurgy；UBMs)、以及凸塊金屬層178上的外部連接器180。
介電層172以及導電部件174可以包含相同或近似於用於介電層122以及導電部件124的材料以及製程來形成，如上方參見第23A圖至第23D圖所討論。明確地說，後側互連結構170可以包含形成於介電層172中的導電部件174的堆疊層。導電部件174可以包含佈線(例如，用於佈線到以及來自隨後形成的接觸墊以及外部連接器)。導電部件174可進一步圖案化以包含一或多個嵌入式被動裝置，諸如電阻器、電容器、電感器、或其類似物。 在一些實施例中，導電部件174可以包含後側電源軌，其是將磊晶源極/汲極區92電性連接至參考電壓(reference voltage)、電源電壓(supply voltage)、或其類似物的導線。嵌入式被動裝置可以與電源軌整合，以在奈米結構FET的後側提供電路(例如，電源電路)。
鈍化層176可以包含諸如聚苯并
Figure 112106938-A0305-02-0049-6
唑(polybenzoxazole；PBO)、聚醯亞胺(polyimide)、苯并環丁烯(benzocyclobutene；BCB)、或類似的聚合物。替代地，鈍化層176可以包含諸如氧化矽、氮化矽、碳化矽、氮氧化矽、或類似的無機介電材料。鈍化層176可以藉由例如CVD、PVD、ALD、或類似的製程來沉積。
凸塊金屬層178藉由鈍化層176形成至後側互連結構170中的導電部件174，且外部連接器180形成於凸塊金屬層178上。凸塊金屬層178可以包含一或多層的銅、鎳、金、或其類似物，其是藉由電鍍製程或類似的製程所形成。形成外部連接器180(例如，焊球)於凸塊金屬層178上。外部連接器180的形成可以包含將焊球放置於凸塊金屬層178的露出部分上以及對焊球進行回焊(reflow)。在一些實施例中，外部連接器180的形成包含執行電鍍步驟以形成焊料區於最頂部的導電部件174上方且接著對焊料區進行回焊。凸塊金屬層178以及外部連接器180可用於提供輸入/輸出連接至其他的電性元件，諸如其他裝置晶粒、重佈(redistribution)結構、印刷電路板(printed circuit boards； PCB)、主機板(motherboards)、或其類似物。凸塊金屬層178以及外部連接器180亦可稱作後側輸入/輸出墊，其可為上述奈米結構FET提供訊號、電源電壓、及/或接地連接。
第29圖繪示出了多膜層堆疊64是由兩個第一半導體層51(例如，第一半導體層51A以及第一半導體層51B)以及兩個第二半導體層53(例如，第二半導體層53A以及第二半導體層53B)所形成的實施例，使得最終的奈米結構FET在奈米結構55中包含兩個第二奈米結構54(例如，第二奈米結構54A以及第二奈米結構54B)。可以包含任何數目的半導體層於多膜層堆疊64中，且奈米結構FET可以包含任意數目的堆疊奈米結構。
第30A圖以及第30B圖繪示出省略了前側導孔112以及源極/汲極接觸件114的襯層119的實施例。省略襯層119減少了形成前側導孔112以及源極/汲極接觸件114的相關成本以及製程，但也減少了前側導孔112與源極/汲極接觸件114之間的隔離。在省略了襯層119的實施例中，前側導孔112以及源極/汲極接觸件114可以藉由第二層間介電質110、貫通隔離結構106、第一層間介電質96、接觸蝕刻停止層94、第一間隔物81、以及閘極隔離結構107來電性地隔離。
第31圖繪示了省略後側導孔136以及後側導孔138的襯層137的實施例。省略襯層137減少了形成後側導孔136以及後側導孔138的相關成本以及製程，但也減少了後側導孔136與後側導孔138之間的隔離。在省略襯層137的實施例中，後側導 孔136以及後側導孔138可以藉由淺溝槽隔離區68、介電層130、基板50、以及閘極隔離結構107來電性地隔離。
第32A圖以及第32B圖繪示出了省略前側導孔112以及源極/汲極接觸件114的襯層119以及省略後側導孔136以及後側導孔138的襯層137的實施例。省略襯層119減少了形成前側導孔112以及源極/汲極接觸件114的相關成本以及製程，但也減少了前側導孔112與源極/汲極接觸件114之間的隔離。省略襯層137減少了形成後側導孔136以及後側導孔138的相關成本以及製程，但也減少了後側導孔136與後側導孔138之間的隔離。在省略了襯層119的實施例中，前側導孔112以及源極/汲極接觸件114可以藉由第二層間介電質110、貫通隔離結構106、第一層間介電質96、接觸蝕刻停止層94、第一間隔件81、以及閘極隔離結構107來電性地隔離。在省略了襯層137的實施例中，後側導孔136以及後側導孔138可以藉由淺溝槽隔離區68、介電層130、基板50、以及閘極隔離結構107來電性地隔離。
第33A圖以及第33B圖繪示出了以用於形成後側導孔凹槽132以及後側導孔凹槽134的蝕刻製程來蝕刻襯層119的實施例。在一些實施例中，襯層119以及貫通隔離結構106可以是由相同的材料形成，使得襯層119以及貫通隔離結構106兩者在後側導孔凹槽132以及後側導孔凹槽134的形成期間皆被蝕刻。襯層137可以接著沿著前側導孔112的側表面沉積。此外，在第33A圖以及第33B圖的實施例中，鰭片66的至少多個部分可以維持相 鄰於襯層137。
第34圖繪示了省略隔離層91的多個部分的實施例。省略隔離層91允許磊晶源極/汲極區92從基板50/鰭狀物66以及奈米結構55磊晶成長，且可以用於改變磊晶源極/汲極區92的形狀及/或成長。
第35A圖至第35D圖繪示出了形成孔洞182於磊晶源極/汲極區92下方的實施例的中間階段。第35A圖至第35D圖繪示出了近似於第12A圖至第12D圖的製程步驟。孔洞182的形成可以是由於在凹槽86被磊晶源極/汲極區92完全地填充之前，磊晶源極/汲極區92在凹槽86中合併(coalescing)的結果。孔洞182是凹槽86的未填充部分，且隔離層91的多個部分(當存在時)露出於孔洞182。在一些實施例中，孔洞182在製程期間被矽化物區135填充，使得孔洞182不保留在最終的裝置中。
實施例可以實現多個優點。舉例來說，提供後側導孔136以及前側導孔112(其共同地形成貫通導孔139)透過基板50提供了提供基板50的前側與基板50的後側之間的連接。貫通導孔139是短而寬的導電部件，具有降低的電阻以及電容。提供貫通導孔139提供了基板50的前側與基板50的後側之間的連接，此部件降低了電阻以及電容且提高了裝置性能。後側導孔136以及前側導孔112為自對準，這減少了裝置缺陷以及減少了對準步驟。在一些實施例中，貫通導孔139可用於提供驅動單元以及接收單元或其類似物之間的連接。
第36圖是根據一些實施例，繪示出可使用貫通導孔139形成的電路的示意圖。先前描述的奈米結構FET可以互相連接以形成驅動電路202以及接收電路204。驅動電路202可以藉由以第一貫通導孔139A佈線從前側互連結構120至後側互連結構170的連接，且接著以第二貫通導孔139B佈線從後側互連結構170至前側互連結構120的連接，來連接至接收電路204。使用第一貫通導孔139A、第二貫通導孔139B允許後側互連結構170的導電部件174能用於驅動電路202以及接收電路204之間的至少一部分的連接。後側互連結構170可以具有低於前側互連結構120的互連密度，因此導電部件174可以比導電部件124更寬以及更短，這可以降低互連電阻並改善裝置性能。
根據一實施例，一種半導體裝置包含閘極結構，於基板上；第一隔離部件，部份地延伸穿過閘極結構；第一導電部件，延伸穿過第一隔離部件；以及第二導電部件，部份地延伸穿過閘極結構，第二導電部件電性地耦合至第一導電部件。在實施例中，第二導電部件延伸穿過基板。在實施例中，第二導電部件延伸穿過基板上的淺溝槽隔離區。在實施例中，第二導電部件包含阻障層及位於阻障層上的導電填充材料，阻障層的側表面與第一隔離部件的側表面對準。在實施例中，第二導電部件在剖面圖中為T字形，且第一隔離部件的第一寬度小於第二導電部件的第二寬度。在實施例中，第二導電部件與第一導電部件的側表面實體地接觸。在實施例中，半導體裝置更包含淺溝槽隔離結構，於基板上；第一層間介電質， 於淺溝槽隔離結構上；以及第二層間介電質，於第一層間介電質上，第二導電部件延伸穿過淺溝槽隔離結構且部份地穿過第一層間介電質，且第一導電部件延伸穿過第二層間介電質且部份地穿過第一層間介電質。
根據另一實施例，一種半導體裝置包含半導體基板；第一源極/汲極區，於半導體基板上；第二源極/汲極區，於半導體基板上；淺溝槽隔離區，於半導體基板上；第一層間介電質，於第一源極/汲極區、第二源極/汲極區、及淺溝槽隔離區上；第二層間介電質，於第一層間介電質上；第一導電部件，於第一源極/汲極區與第二源極/汲極區之間，其中第一導電部件延伸於第二層間介電質及第一層間介電質中；以及第二導電部件，於第一源極/汲極區與第二源極/汲極區之間，第二導電部件延伸於半導體基板、淺溝槽隔離區、及第一層間介電質中，且第二導電部件電性地耦合至第一導電部件。在實施例中，半導體裝置更包含第三導電部件，電性地耦合至與半導體基板相對的第一源極/汲極區，第一導電部件的頂表面與第三導電部件的頂表面齊平。在實施例中，半導體裝置更包含第三導電部件，電性地耦合至第一源極/汲極區，第三導電部件延伸穿過半導體基板，且第二導電部件的底表面與第三導電部件的底表面齊平。在實施例中，半導體裝置更包含閘極結構，於半導體基板上相鄰於第一源極/汲極區及第二源極/汲極區；以及第一閘極隔離結構，延伸穿過位於第一源極/汲極區與第一導電部件與第二導電部件之間的閘極結構。在實施例中，半導體裝置更包 含第二閘極隔離結構，延伸穿過位於第二源極/汲極區與第一導電部件與第二導電部件之間的閘極結構。在實施例中，第一導電部件包含第一阻障層及位於第一阻障層上的第一導電材料，第二導電部件包含第二阻障層及位於第二阻障層上的第二導電材料，且第二阻障層沿著第一阻障層的側表面延伸。在實施例中，半導體裝置更包含閘極結構，於半導體基板上相鄰於第一源極/汲極區及第二源極/汲極區，其中第一導電部件及第二導電部件延伸穿過閘極結構。
根據又一實施例，一種半導體裝置的形成方法包含形成多個第一通道層及多個第二通道層於基板上；形成閘極結構於第一通道層及第二通道層周圍；形成隔離部件穿過閘極結構且位於第一通道層與第二通道層之間；形成第一溝槽於隔離部件中；形成第一導電部件於第一溝槽中；形成第二溝槽於隔離部件中；以及形成第二導電部件於第二溝槽中且電性地耦合至第一導電部件。在實施例中，第一溝槽自基板的前側形成，且第二溝槽自基板與前側相對的後側形成。在實施例中，半導體裝置的形成方法更包含形成遮罩層於隔離部件與第一導電部件相對的第一表面上；形成開口穿過遮罩層露出隔離部件的第一表面；以及蝕刻被開口露出的隔離部件以形成第二溝槽。在實施例中，遮罩層中的開口具有第一寬度大於第二溝槽的第二寬度。在實施例中，隔離部件具有第一寬度大於第一導電部件的第二寬度。在實施例中，半導體裝置的形成方法更包含交替地堆疊多個第一磊晶層及多個第二磊晶層以形成半導體堆疊於基板上；圖案化半導體堆疊以形成多個第一奈米結構及多個第二 奈米結構；以及移除第一奈米結構及第二奈米結構的第一磊晶層以分別形成第一通道層及第二通道層。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可以在不違背本發明之精神和範圍下，做各式各樣的改變、取代、以及替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
50:基板
54/54A/54B/54C:第二奈米結構
55:奈米結構
68:淺溝槽隔離區
81:第一間隔物
90:內間隔物
91:隔離層
92:磊晶源極/汲極區
94:接觸蝕刻停止層
96:第一層間介電質
100:閘極介電層
102:閘極電極
106:貫通隔離結構
108:閘極蓋
110:第二層間介電質
112:前側導孔
114:源極/汲極接觸件
116:閘極接觸件
117:矽化物區
119:襯層
120:前側互連結構
122:介電層
124:導電部件
130:介電層
135:矽化物區
136:後側導孔
137:襯層
138:後側導孔
139:貫通導孔
150:承載基板
152:接合層
170:後側互連結構
172:介電層
174:導電部件
176:鈍化層
178:凸塊金屬層
180:外部連接器

Claims (15)

  1. 一種半導體裝置，包括：一閘極結構，於一基板上；一第一隔離部件，部份地延伸穿過該閘極結構；一第一導電部件，延伸穿過該第一隔離部件；以及一第二導電部件，部份地延伸穿過該閘極結構，其中該第二導電部件電性地耦合至該第一導電部件。
  2. 如請求項1之半導體裝置，其中該第二導電部件延伸穿過該基板。
  3. 如請求項1之半導體裝置，其中該第二導電部件延伸穿過該基板上的一淺溝槽隔離(shallow trench isolation)區。
  4. 如請求項1之半導體裝置，其中該第二導電部件包括：一阻障層及位於該阻障層上的一導電填充材料，其中該阻障層的側表面與該第一隔離部件的側表面對準。
  5. 如請求項1之半導體裝置，其中該第二導電部件在一剖面圖中為T字形，且其中該第一隔離部件的一第一寬度小於該第二導電部件的一第二寬度。
  6. 如請求項1、2、4、或5中任一項之半導體裝置，更包括：一淺溝槽隔離區，於該基板上；一第一層間介電質，於該淺溝槽隔離區上；以及一第二層間介電質，於該第一層間介電質上，其中該第二導電部件延伸穿過該淺溝槽隔離區且部份地穿過該第一層間介電質，且其中該第一導電部件延伸穿過該第二層間介電質且部份地穿過該第 一層間介電質。
  7. 一種半導體裝置，包括：一半導體基板；一第一源極/汲極區，於該半導體基板上；一第二源極/汲極區，於該半導體基板上；一淺溝槽隔離區，於該半導體基板上；一第一層間介電質，於該第一源極/汲極區、該第二源極/汲極區、及該淺溝槽隔離區上；一第二層間介電質，於該第一層間介電質上；一第一導電部件，於該第一源極/汲極區與該第二源極/汲極區之間，其中該第一導電部件延伸於該第二層間介電質及該第一層間介電質中；以及一第二導電部件，於該第一源極/汲極區與該第二源極/汲極區之間，其中該第二導電部件延伸於該半導體基板、該淺溝槽隔離區、及該第一層間介電質中，且其中該第二導電部件電性地耦合至該第一導電部件。
  8. 如請求項7之半導體裝置，更包括：一第三導電部件，電性地耦合至與該半導體基板相對的該第一源極/汲極區，其中該第一導電部件的頂表面與該第三導電部件的頂表面齊平。
  9. 如請求項7之半導體裝置，更包括：一第三導電部件，電性地耦合至該第一源極/汲極區，其中該第三導電部件延伸穿過該半導體基板，且其中該第二導電部件的底表面與該第三導電部件的底表面齊平。
  10. 如請求項7之半導體裝置，更包括： 一閘極結構，於該半導體基板上相鄰於該第一源極/汲極區及該第二源極/汲極區；一第一閘極隔離結構，延伸穿過位於該第一源極/汲極區與該第一導電部件與該第二導電部件之間的該閘極結構；一第二閘極隔離結構，延伸穿過位於該第二源極/汲極區與該第一導電部件與該第二導電部件之間的該閘極結構。
  11. 如請求項7之半導體裝置，其中該第一導電部件包括：一第一阻障層及位於該第一阻障層上的一第一導電材料，其中該第二導電部件包括：一第二阻障層及位於該第二阻障層上的一第二導電材料，且其中該第二阻障層沿著該第一阻障層的側表面延伸。
  12. 一種半導體裝置的形成方法，包括：形成多個第一通道層及多個第二通道層於一基板上；形成一閘極結構於該些第一通道層及該些第二通道層周圍；形成一隔離部件穿過該閘極結構且位於該些第一通道層與該些第二通道層之間；形成一第一溝槽於該隔離部件中；形成一第一導電部件於該第一溝槽中；形成一第二溝槽於該隔離部件中；以及形成一第二導電部件於該第二溝槽中且電性地耦合至該第一導電部件。
  13. 如請求項12之半導體裝置的形成方法，其中該第一溝槽自該基板的一前側形成，且其中該第二溝槽自該基板與該前側相對的一後側形成。
  14. 如請求項12之半導體裝置的形成方法，更包括： 形成一遮罩層於該隔離部件與該第一導電部件相對的一第一表面上；形成一開口穿過該遮罩層露出該隔離部件的該第一表面；以及蝕刻被該開口露出的該隔離部件以形成該第二溝槽，其中該遮罩層中的該開口具有一第一寬度大於該第二溝槽的一第二寬度。
  15. 如請求項12之半導體裝置的形成方法，更包括：交替地堆疊多個第一磊晶層及多個第二磊晶層以形成一半導體堆疊於該基板上；圖案化該半導體堆疊以形成多個第一奈米結構及多個第二奈米結構；以及移除該些第一奈米結構及該些第二奈米結構的該些第一磊晶層以分別形成該些第一通道層及該些第二通道層。
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