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TWI858560B - 半導體裝置及其形成方法與電晶體裝置 - Google Patents

半導體裝置及其形成方法與電晶體裝置 Download PDF

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TWI858560B
TWI858560B TW112106372A TW112106372A TWI858560B TW I858560 B TWI858560 B TW I858560B TW 112106372 A TW112106372 A TW 112106372A TW 112106372 A TW112106372 A TW 112106372A TW I858560 B TWI858560 B TW I858560B
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鄭柏賢
吳振誠
李資良
志安 徐
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台灣積體電路製造股份有限公司
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Abstract

半導體裝置的形成方法包括提供具有頂部介電層的基底裝置；形成犧牲層在頂部介電層上；及使犧牲層圖案化以形成開口。方法亦包括沉積第一保護介電層及低K介電層在開口中；及執行平坦化以形成包括藉由第一保護層分隔的犧牲區域及低K區域的第一平坦化結構。接著，以第二保護介電層替換低K介電層的頂部，以形成包括藉由犧牲區域分隔的封閉介電結構的第二平坦化結構。方法更包括以目標金屬互連材料替換犧牲層的剩餘部分，以形成包括設置在介於封閉介電結構之間的金屬互連材料的第三平坦化結構。

Description

半導體裝置及其形成方法與電晶體裝置
本發明實施例是關於半導體裝置及其形成方法與電晶體裝置，特別是關於經改良的半導體裝置及其形成方法與電晶體裝置。
半導體積體電路(integrated circuit，IC)材料及設計的技術進步已經產生了幾代具有更小及更複雜電路的IC。增加功能密度，且減少幾何尺寸。除了提供經改良的電路速度及更大的積體電路之外，這種按比例縮小的製程還藉由提高生產效率及降低成本提供了好處。
IC的日益複雜導致了多層(multi-level)互連結構的發展。銅互連材料因其的低電阻率而廣泛應用於高速半導體裝置。然而，眾所周知的是，銅會藉由介電材料擴散。因此銅互連結構必須藉由擴散阻障層封裝(encapsulated)。否則，介電層中擴散的銅金屬可能導致介於互連結構之間的漏電流。擴散阻障層通常包括難熔金屬(refractory metal)材料，所述難熔金屬包括鉭(Ta)、氮化鉭(TaN)、鈦(Ti)及氮化鈦(TiN)。
持續的尺寸縮減也增加了製造IC的複雜性，這也對由銅或其他材料製成的銅互連結構提出了越來越嚴格的要求。
一實施例提供了一種半導體裝置的形成方法。半導體裝置的形成方法包括提供基底(base)裝置結構，所述基底裝置結構具有頂部介電層(top dielectric layer)及設置在頂部介電層中的金屬接觸結構(metal contact structures)；形成犧牲層在頂部介電層上；以及使犧牲層圖案化，以在犧牲層中形成圖案化犧牲區域(patterned sacrificial regions)及開口(openings)。每一個開口具有側壁及底表面。半導體裝置的形成方法亦包括沉積第一保護介電層在每一個開口的側壁及底表面上；沉積低介電常數(低k，low dielectric constant，low-k)介電材料在第一保護介電層上；以及執行第一平坦化製程，以形成第一平坦化結構(planarized structure)。第一平坦化結構包括犧牲區域的底部(lower portion)、第一保護介電層的底部，且所述第一保護介電層的底部襯於(lining)犧牲區域的底部中的開口的側壁及底表面；以及低介電常數介電材料的底部，且所述低介電常數介電材料的底部填充開口。半導體裝置的形成方法亦包括以(with)第二保護介電層替換(replacing)低介電常數介電材料的頂部(top portion)，以形成第二平坦化結構，且所述第二平坦化結構包括藉由犧牲區域分隔的(separated)封閉保護介電結構(enclosed protective dielectric structures)。封閉保護介電結構藉由在所有的側面上(on all sides)受到保護介電外殼(protective dielectric enclosure)包圍(enclosed)的低介電常數介電材料形成，且保護介電外殼藉由第一保護介電層及第二保護介電層的一部分形成。半導體裝置的形成方法亦包括以目標(target)金屬互連材料替換犧牲區域，以形成第三平坦化結構，且所述第三平坦化結構包括設置在介於封閉保護介電結構之間的目標金屬互連材料。
另一實施例提供了一種半導體裝置。半導體裝置包括基底半導體結構，且所述基底半導體結構具有頂部介電層及設置在頂部介電層中的一或多個金屬接觸結構。半導體裝置亦包括位於頂部介電層上的圖案化介電層。圖案化介電層包括藉由間隙區域分隔的封閉保護介電結構。每一個封閉保護介電結構包括在所有的側面上受到保護介電外殼包圍的低介電常數介電材料。半導體裝置亦包括金屬互連結構，所述金屬互連結構具有設置在圖案化介電層中的間隙區域中的金屬互連材料，且金屬互連結構與封閉保護介電結構接觸。
又一實施例提供了一種鰭式場效電晶體(fin-type field effect transistor，FinFET)裝置。鰭式場效電晶體裝置包括具有鰭片結構的基板；跨越鰭片結構的閘極結構；以及位於鰭片結構中及/或鰭片結構上，且位於閘極結構的一側的源極/汲極(source/drain，S/D)區域。鰭式場效電晶體裝置亦包括設置於基板上的頂部介電層；設置在頂部介電層中，且與閘極結構及源極/汲極(S/D)區域接觸的金屬接觸結構；以及位在頂部介電層上的圖案化介電層。圖案化介電層包括藉由間隙區域分隔的複數個封閉保護介電結構。每一個封閉保護介電結構包括在所有的側面上受到保護介電外殼包圍的低介電常數介電材料。鰭式場效電晶體裝置亦包括金屬互連結構，所述金屬互連結構具有設置在圖案化介電層中的間隙區域中的金屬互連材料，且金屬互連結構與複數個封閉保護介電結構接觸。
100,200b:半導體裝置
101,200:基板
101-a:鰭片結構
102,207,307:閘極結構
102-1:蓋層
104,209:源極/汲極區域
105,105-1,106-4,312,314:介電層
105-2:介電結構
106:金屬接觸結構
106-2:接觸物
106-3:阻障層
106-6:底部接觸蝕刻停止層
120:基底裝置結構
121:頂部介電層
130:犧牲層
130a,130b,130c:層
131:第一硬遮罩層
131-1,139:開口
132:第二硬遮罩層
135:犧牲區域
135a:底部
139a:側壁
139b:底表面
141,141a:第一保護介電層
142:第二保護介電層
143:外邊緣
144,144a,144b:低介電常數介電材料
146:凹部
150:第一平坦化結構
160:第二平坦化結構
161:封閉保護介電結構
163:保護介電外殼
164:間隙區域
165:金屬互連材料
167:圖案化介電層
167-1:頂表面
168:金屬互連結構
170:第三平坦化結構
200a:半導體結構
201:鰭片
202:隔離結構
205:虛設閘極電極
206,306:間隔物
313:覆帽
304:閘極介電層
305:閘極電極
310:蝕刻停止層
311:保護層
400:方法
410,420,430,440,450,460,470:製程
X,Y:方向
根據以下的詳細說明並配合所附圖式閱讀，能夠最好的理解本揭露的態樣。須提醒的是，根據本產業的標準作業，各種部件未必按照比例繪 製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。
第1圖是根據一些實施例的顯示半導體裝置的剖面圖。
第2A圖及第2B圖是根據一些實施例的顯示半導體FinFET裝置的中間結構的三維(3D)視圖。
第3A圖及第3B圖是根據一些實施例的顯示半導體FinFET裝置的另一中間結構的剖面圖。
第4圖是根據一些實施例的用於形成半導體裝置的方法的簡化流程圖。
第5A圖至第5L圖是根據一些實施例的顯示用於形成半導體裝置的方法的各個階段的剖面圖。
第5A圖是根據一些實施例的顯示用於形成半導體裝置的方法的開始階段的剖面圖。
第5B圖是根據一些實施例的顯示用於形成半導體裝置的方法的中間階段的剖面圖。
第5C圖是根據一些實施例的顯示用於形成半導體裝置的方法的中間階段的剖面圖。
第5D圖是根據一些實施例的顯示用於形成半導體裝置的方法的中間階段的剖面圖。
第5E圖是根據一些實施例的顯示用於形成半導體裝置的方法的中間階段的剖面圖。
第5F圖是根據一些實施例的顯示用於形成半導體裝置的方法的中間階段的剖面圖。
第5G圖是根據一些實施例的顯示用於形成半導體裝置的方法的中間階段 的剖面圖。
第5H圖是根據一些實施例的顯示用於形成半導體裝置的方法的中間階段的剖面圖。
第5I圖是根據一些實施例的顯示用於形成半導體裝置的方法的中間階段的剖面圖。
第5J圖是根據一些實施例的顯示用於形成半導體裝置的方法的中間階段的剖面圖。
第5K圖是根據一些實施例的顯示用於形成半導體裝置的方法的中間階段的剖面圖。
第5L圖是根據一些實施例的顯示用於形成半導體裝置的方法的中間階段的剖面圖。
以下的揭露內容提供許多不同的實施例或範例，以實施所提供的發明標的(subject matter)中的不同部件。以下敘述組件(components)及排列(arrangements)的特定範例，以簡化本揭露。當然，這些特定的範例僅為範例，而非用以限定。舉例而言，若是本揭露敘述了將第一部件形成於第二部件上方(over)或上(on)，即表示其可能包括前述第一部件與前述第二部件是以直接接觸(in direct contact)的方式來形成的實施例，且亦可能包括了形成其他部件在介於前述第一部件與前述第二部件之間，而使前述第一部件與前述第二部件可能未直接接觸的實施例。此外，本揭露可以在各種範例中重複元件符號及/或字符。這種重複本身並不限定介於所討論的各種實施例及/或配置之間的關係，而是為 了簡化與明確的目的。
再者，為了便於描述，本文可以使用諸如「下方(beneath)」、「之下(below)」、「較下(lower)」、「之上(above)」、「較上(upper)」及其類似用語的空間相關用語，來描述如圖式所顯示的一個元件或一個部件與另一個(些)元件或另一個(些)部件之間的關係。除了圖式中描繪的方向之外，空間相關用語旨在涵蓋裝置在使用中或在操作中的不同方向。設備可以以其他方向來定向(旋轉90度或在其他方向)，且本文使用的空間相關用語可以據此相應地解釋。
在先進的IC技術中，銅(Cu)互連線形成在低介電常數(低k，low dielectric constant，low-k)介電層中。諸如氮化鉭(tantalum nitride，TaN)的阻障金屬沉積在低k介電層的側壁處，以用作Cu擴散阻障層。隨著尺寸縮減，金屬間距(pitch)及金屬線寬不斷減小。導線寬度的一部分受到TaN阻障金屬佔據，而減少了銅線的可用空間(available space)。此外，諸如TaN的阻障金屬通常具有高電阻率(resistivity)。因此，由Cu及TaN阻障金屬製程所製成的導電互連線傾向具有高電阻率。更糟糕的是，隨著金屬間距不斷縮小，由於材料及製程的限制，TaN厚度無法進一步降低。其結果是，TaN與Cu(TaN-to-Cu)的厚度比將會增加，導致電阻率增加，且裝置的性能急劇下降。
在一些實施例中，提供了銅互連結構，其中在介於銅線及相鄰的低k介電層之間不需要阻障金屬層(no barrier metal layers)。取而代之的是，形成保護介電層在介於銅線及低k介電質之間。保護介電層是低k介電質，且還具有作為銅的擴散阻障層的特性。保護介電層不會減少為了銅線預留的空間，且為了最低的電阻率，允許銅線的最大可用寬度。因此，亦減少互連線的電阻-電 容(resistor-capacitor，RC)延遲。在一些實施例中，銅線藉由封閉保護介電結構分隔。每一個封閉保護介電結構包括藉由保護介電外殼在所有側面上包圍的低k介電材料。保護介電外殼包括一層保護介電層，其是低k介電質與銅擴散阻障層之兩者(both)。在此結構中，保護低k介電質免受蝕刻損壞，其中已知蝕刻損壞會在蝕刻製程之後增加低k介電層的介電常數。在一些實施例中，保護介電材料包括氮化硼(BN)材料。
此外，在一些實施例中，提供了一種方法，其中形成犧牲結構作為最終銅互連結構的佔位件(place holder)，且形成低k封閉保護介電結構在介於犧牲結構之間。隨後，藉由銅替換犧牲結構，以形成互連。在此製程中，封閉低k介電層不受到(not subject to)高能電漿(energetic plasma)或反應性離子蝕刻(reactive-ion etching)製程的影響。相反地，在相關製程中，低k介電質受到(is subject to)蝕刻，以形成銅材料沉積其中的開口。已知蝕刻製程會導致低k介電層損壞。此外，所述方法還提供更高的金屬線密度。
第1圖是根據一些實施例的半導體裝置的剖面圖。第1圖顯示了半導體裝置100，且半導體裝置100包括基底裝置結構120，且基底裝置結構120具有頂部介電層121的及設置在頂部介電層121中的金屬接觸結構106。如下所述，在此範例中，基底裝置結構120包括一個或多個鰭式場效電晶體(fin-type field effect transistors，FinFET)。半導體裝置100還包括在頂部介電層121上的圖案化介電層167，且圖案化介電層167包括藉由間隙區域164分隔的複數個封閉保護介電結構161。每一個封閉保護介電結構161包括藉由保護介電外殼163包圍的低k介電材料144b。保護介電外殼163包括保護介電層，所述保護介電層是低k介電質及擴散阻障層之兩者。半導體裝置100還包括金屬互連結構168，所 述金屬互連結構168具有設置在圖案化介電層167中的間隙區域164中的金屬互連材料165。金屬互連材料165與封閉保護介電結構(亦即，保護介電外殼)163接觸。
如第1圖所示，基底裝置結構120包括FinFET，FinFET具有基板101，且基板具有鰭片結構101-a；跨越鰭片結構101-a的閘極結構102；在鰭片結構101-a中及/或在鰭片結構101-a上的源極/汲極(S/D)區域104。基底裝置結構120還包括基板101上的頂部介電層121。金屬接觸結構106設置在頂部介電層121中且在閘極結構102及源極/汲極(S/D)區域104上。如本文所用，術語S/D區域取決於上下文，可單獨或共同指代源極或汲極。頂部介電層121可以是在多層互連結構中的層間介電層(interlayer dielectric layer，ILD)。
在基底裝置結構120的一些實施例中，閘極結構102是金屬閘極結構，在頂部具有鎢(W)蓋層102-1及在兩側的介電層105-1，例如低k介電質。此外，源極/汲極區域104位於磊晶半導體層中。金屬接觸結構106可以是鈷接觸物106-2的頂部上的鎢插塞，其接觸源極/汲極區域104。阻障層106-3，例如氮化鈦(TiN)，及介電層106-4，例如氮化矽(SiN)，設置在鈷接觸物106-2的側面(side)上。在一些實施例中，介電結構105-2設置在源極/汲極區域104上，且藉由底部接觸蝕刻停止層(bottom contact etching stop layer，BCESL)106-6與源極/汲極區域104分隔(separated)，且其可以是氮化矽(SiN)層。此外，介電層105，例如氮化矽(SiN)層，設置在上述電晶體裝置結構上方。FinFET裝置的更多細節將在下面結合第2A圖、第2B圖、第3A圖及第3B圖進行描述。
進一步參照第1圖，在半導體裝置100中，金屬互連結構168在沒有(without)阻障金屬層的情況下與封閉保護介電結構(亦即，保護介電外殼)163 直接接觸。在一些實施例中，金屬互連結構168與頂部介電層121及一個或多個金屬接觸結構106直接接觸。在一些實施例中，金屬互連結構168的頂表面與圖案化介電層的頂表面167-1共平面(co-planar)。在一些實施例中，金屬互連結構168的頂表面高於低k介電材料144b的頂表面。在一些實施例中，金屬互連結構包括銅(Cu)，且保護介電材料包括氮化硼(BN)材料。
如第1圖的半導體裝置100所示的基底裝置結構120是FinFET電晶體裝置。然而，這些實施例很容易適用於使用高速互連結構的其他類型的半導體裝置。所述其他類型的半導體裝置可以包括平面式金屬氧化物半導體場效電晶體(planar metal-oxide-semiconductor field effect transistor，平面式MOSFET，planar MOSFET)、全繞式閘極(gate-all-around，GAA)電晶體、奈米線(nanowire)電晶體、多閘極(multiple-gate)電晶體或其類似物。基底裝置結構120的更多細節敘述將在下面結合第2A圖、第2B圖、第3A圖及第3B圖進行描述。
第2A圖及第2B圖是根據一些實施例的半導體FinFET裝置的中間結構的三維(3D)視圖。如第2A圖所示，半導體結構200a包括具有複數個鰭片201的基板200。基板200是半導體基板，例如塊材半導體基板、絕緣體上覆半導體(semiconductor-on-insulator，SOI)基板或其類似物，其可以被摻雜(例如，使用p型或n型摻質)或未摻雜。基板200可以是半導體晶圓，諸如矽晶圓。也可以使用其他基板，諸如多層或梯度(gradient)基板。在一些實施例中，基板200的材料可以包括矽(silicon)；鍺(germanium)；化合物半導體(compound semiconductor)，包括碳化矽(silicon carbide，SiC)、砷化鎵(gallium arsenic，GaAs)、磷化鎵(gallium phosphide，GaP)、磷化銦(indium phosphide，InP)、砷 化銦(indium arsenide，InAs)及/或銻化銦(indium antimonide，InSb)；合金半導體(alloy semiconductor)，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。
取決於設計，基板200可以是P型基板、N型基板或其組合，並且可以在其中具有摻雜區域。基板200可以配置用於N型FinFET裝置或P型FinFET裝置。在一些實施例中，用於N型FinFET裝置的基板200可以包括Si、SiP、SiC、SiPC、InP、GaAs、AlAs、InAs、InAlAs、InGaAs或其組合。用於P型FinFET裝置的基板200可以包括Si、SiGe、SiGeB、Ge、InSb、GaSb、InGaSb或其組合。
鰭片201從基板200的主體部分的頂表面突出。基板200具有形成在其上的隔離結構202。隔離結構202覆蓋鰭片201的底部並暴露鰭片201的頂部。在一些實施例中，隔離結構202可以包括淺溝槽隔離(shallow trench isolation，STI)結構、切割多晶(cut poly)結構或其組合。隔離結構202包括絕緣材料，其可以是諸如氧化矽的氧化物、諸如氮化矽的氮化物、其類似物或其組合。
複數個閘極結構207形成在基板200上並跨越(across)複數個鰭片201。在一些實施例中，閘極結構207為虛設閘極結構，並且可以透過後續步驟的閘極替換製程且藉由金屬閘極結構替換。在一些實施例中，閘極結構207可以包括虛設閘極電極205及在虛設閘極電極205的側壁上的間隔物206。
虛設閘極電極205可以藉由以下製程形成：在一些實施例中，形成虛設層在基板200上以覆蓋鰭片201及隔離結構202，然後藉由光微影製程及蝕刻製程使虛設層圖案化。在一些實施例中，虛設層可以是導電材料並且可以 選自包括多晶矽(polycrystalline-silicon，polysilicon)、多晶矽鍺(poly-crystalline silicon-germanium，poly-SiGe)、金屬氮化物(metallic nitrides)、金屬矽化物(metallic silicides)、金屬氧化物(metallic oxides)及金屬的群組。在一個實施例中，沉積非晶矽並再結晶以產生多晶矽。在一些實施例中，虛設層可以包括含矽材料(silicon-containing material)，諸如多晶矽、非晶矽(amorphous silicon)或其組合。可以藉由諸如物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)或其他合適的沉積製程的沉積製程來形成虛設層。在一些實施例中，鰭片201沿著方向X延伸，且虛設閘極電極205沿著與方向X不同(例如，垂直)的方向Y延伸。
在一些實施例中，閘極介電層及/或界面層(未顯示)可以至少設置在介於虛設閘極電極205及基板200的鰭片201之間。閘極介電層及/或界面層可以包括氧化矽、氮化矽、氮氧化矽(silicon oxynitride)、其類似物或其組合，且可以藉由熱氧化製程、合適的沉積製程，諸如CVD、原子層沉積(atomic layer deposition，ALD)、或本領域已知的其他合適的製程或其組合來形成。
分別形成間隔物206在虛設閘極電極205的側壁上。在一些實施例中，間隔物206包括SiO2、SiN、SiCN、SiOCN、SiC、SiOC、SiON、其類似物或其組合。
參照第2A圖及第2B圖，在一些實施例中，在形成虛設閘極結構207之後，形成S/D區域209在閘極結構207的兩側(opposite sides)上，且受到閘極結構207覆蓋並橫向夾設(laterally sandwiched)在S/D區域209之間的鰭片201的一部分用作通道區域。S/D區域209可以位於基板200的鰭片201中及/或上。在一些實施例中，S/D區域209是藉由諸如選擇性磊晶生長製程的磊晶生長製程來形成 的應變層(strained layers)(磊晶層，epitaxial layers)。在一些實施例中，對鰭片201進行凹入(recessing)製程，形成凹部(recesses)在閘極結構207的側面上的鰭片201中，且由暴露在凹部處的鰭片201的選擇性生長磊晶層來形成應變層。在一些實施例中，應變層包括用於P型FinFET裝置的矽鍺(SiGe)、SiGeB、Ge、InSb、GaSb、InGaSb或其組合。在替代實施例中，應變層包括用於N-型FinFET裝置的碳化矽(siclicon carbon，SiC)、磷化矽(silicon phospate，SiP)、SiCP、InP、GaAs、AlAs、InAs、InAlAs、InGaAs或SiC/SiP多層結構或其組合。在一些實施例中，應變層可以根據需要選擇性地植入N型摻質或P型摻質。
在一些實施例中，使鰭片201凹入，以具有低於隔離結構202的頂表面的頂表面，且S/D區域209的一部分可以嵌入(embedded in)隔離結構202中。舉例而言，S/D區域209包括嵌入部分及嵌入部分上的突出部分。嵌入部分嵌入在隔離結構202中，且突出部分從隔離結構202的頂表面突出。然而，本揭露不限於此。在替代實施例中，可以使鰭片201凹入至具有高於隔離結構202的頂表面的頂表面，且S/D區域209可以不嵌入隔離結構202中，而是可以完全突出於隔離結構202的頂表面之上。
需要說明的是，圖式中所示的S/D區域209的形狀僅為例示，且本揭露不限於此。S/D區域209可以根據產品設計及需求而具有任何合適的形狀。
第3A圖及第3B圖是根據一些實施例的顯示在第2B圖所示的形成S/D區域209的製程之後，用於形成半導體FinFET裝置的中間階段的示意性剖面圖。第3A圖顯示了沿著第2B圖的AA線段截取的對半導體裝置200b執行的後續製程，且第3B圖顯示了沿著第2B圖的BB線段截取的對半導體裝置200b執行的 後續製程。
參照第2B圖、第3A圖及第3B圖，在一些實施例中，形成S/D區域209在第2B圖中的閘極結構207的側面上之後，形成蝕刻停止層310與介電層312在閘極結構207的側邊(laterally aside)，並藉由在第3B圖中的閘極結構307取代閘極結構207，且形成介電層314在閘極結構307及介電層312上。
在一些實施例中，蝕刻停止層310也可以稱為接觸蝕刻停止層(contact etch stop layer，CESL)，並且設置在介於基板200(例如，基板200的S/D區域209及隔離結構202)及介電層312之間且介於閘極結構307及介電層312之間。在一些實施例中，蝕刻停止層310包括SiN、SiC、SiOC、SiON、SiCN、SiOCN、其類似物或其組合。蝕刻停止層310可以藉由CVD、電漿輔助CVD(plasma-enhanced CVD，PECVD)、流動式CVD(flowable CVD，FCVD)、ALD或其類似製程來形成。
形成介電層312在閘極結構307的側邊，且可以具有與閘極結構307的頂表面實質上(substaintially)共平面的頂表面。介電層312包括與蝕刻停止層310的材料不同的材料。在一些實施例中，介電層312也可稱為層間介電層(interlayer dielectric layer，ILD)，諸如ILD0。在一些實施例中，介電層312包括氧化矽、含碳氧化物(carbon-containing oxide)，諸如碳氧化矽(silicon oxycarbide，SiOC)、矽酸鹽玻璃(silicate glass)、四乙氧基矽烷(tetraethylorthosilicate，TEOS)氧化物、未摻雜的矽酸鹽玻璃(un-doped silicate glass)、或經摻雜的氧化矽(doped silicon oxide)，諸如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟摻雜石英玻璃(fluorine-doped silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼摻雜矽玻璃(boron doped silicon glass，BSG)、其組合及/或其他合適的介電材料。在一些實施例中，介電層312可以包括介電常數低於4的低k介電材料或介電常數低於2.5的極低k(extreme low-k，ELK)介電材料。在一些實施例中，低k材料包括聚合物類(polymer-based)材料，諸如苯並環丁烯(benzocyclobutene，BCB)、FLARE®或SILK®；或者二氧化矽類(silicon dioxide-based)材料，諸如氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)或SiOF。介電層312可為單層結構或多層結構。介電層312可以藉由CVD、PECVD、FCVD、旋轉塗佈(spin coating)或其類似物來形成。
在一些實施例中，蝕刻停止層310及介電層312可以藉由以下製程形成：在如第2B圖所示的形成S/D區域209之後，形成蝕刻停止材料層及介電材料層在基板200上方，以覆蓋隔離結構202、S/D區域209及閘極結構207；之後，執行平坦化製程，以移除閘極結構207的頂表面之上的蝕刻停止材料層及介電材料層的多餘部分(excess portions)，以暴露出閘極結構207，且因此形成蝕刻停止層310及介電層312在閘極結構207的側邊。
在一些實施例中，在形成蝕刻停止層310及介電層312之後，透過閘極替換製程而藉由閘極結構307替換閘極結構207。在一些實施例中，閘極結構307為金屬閘極結構，且可以包括閘極介電層304、閘極電極305、保護層311、間隔物306及覆帽(helmet)。
在一些實施例中，閘極電極305為金屬閘極電極，且可以包括功函數金屬層及位於功函數金屬層上的金屬填充層。配置功函數金屬層以調整其對應的FinFET的功函數，以達到期望的閾值電壓(threshold voltage)Vt。功函數金屬層可以是N型功函數金屬層或P型功函數金屬層。在一些實施例中，P型功 函數金屬層包括具有足夠大的有效功函數的金屬，且可以包括下列的一種或多種：TiN、WN、TaN、導電金屬氧化物及/或合適的材料、或其組合。在替代實施例中，N型功函數金屬層包括具有足夠低的有效功函數的金屬，且可以包括下列的一種或多種：鉭(tantalum，Ta)、鋁化鈦(titanium aluminide，TiAl)、氮化鈦鋁(titanium aluminum nitride，TiAlN)、碳化鉭(tantalum carbide，TaC)、氮碳化鉭(tantalum carbide nitride，TaCN)、氮化鉭矽(tantalum silicon nitride，TaSiN)、氮化鈦矽(titanium silicon nitride，TiSiN)、其他合適的金屬、合適的導電金屬氧化物或其組合。金屬填充層可包括銅、鋁、鎢、鈷(Co)或任何其他合適的金屬材料、其類似物或其組合。在一些實施例中，金屬閘極電極305還可以包括襯層、界面層、種晶層、黏著層、阻障層、其組合或其類似物。
在一些實施例中，閘極介電層304圍繞閘極電極305的側壁及底表面。在替代實施例中，閘極介電層304可以設置在閘極電極305的底表面上並且在介於閘極電極305及基板200之間，而不設置在閘極電極305的側壁上。在一些實施例中，閘極介電層304可以包括氧化矽、氮化矽、氮氧化矽、高介電常數(高k，high dielectric constant，high-k)介電材料或其組合。高k介電材料可具有介電常數，諸如大於大約4，或大於大約7或10。在一些實施例中，高k材料包括金屬氧化物，諸如ZrO2、Gd2O3、HfO2、BaTiO3、Al2O3、LaO2、TiO2、Ta2O5、Y2O3、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、其組合或合適的材料。在替代實施例中，閘極介電層304可以可選擇地(optionally)包括矽酸鹽(silicate)，諸如HfSiO、LaSiO、AlSiO、其組合或合適的材料。
在一些實施例中，可選擇地形成保護層311在閘極電極305上。在一些實施例中，保護層311包括基本上無氟的鎢(fluorine-free tungsten，FFW) 膜。FFW膜可以使用一種或多種無氟類W前驅物(non-fluorine-based W precursors)藉由原子層沉積(ALD)或CVD形成，所述無氟類W前驅物諸如但不限於，五氯化鎢(tungsten pentachloride，WCl5)、六氯化鎢(tungsten hexachloride，WCl6)或其組合。在一些實施例中，形成保護層311以覆蓋閘極電極305，且可以進一步延伸以覆蓋閘極介電層304的頂表面並接觸間隔物306。在替代實施例中，保護層311僅覆蓋金屬閘極電極305的頂表面。保護層311的側壁可以與閘極電極305的側壁或閘極介電層304的側壁對齊(aligned with)，且本揭露不限於此。
間隔物306設置在閘極電極305的側壁上，閘極介電層304的一部分可以橫向夾設在介於閘極電極305及間隔物306之間。間隔物306可以具有小於在第2B圖中的間隔物206的高度，但本揭露不限於此。在一些實施例中，間隔物306的頂表面高於在閘極電極305上的保護層311的頂表面。
在一些實施例中，形成覆帽313在閘極電極305之上，以覆蓋保護層311及間隔物306。覆帽313包括介電材料，諸如氮化物(例如，氮化矽)、氧化物(例如，氧化矽)、碳氧化矽、其類似物或其組合，且本揭露不限於此。
在一些實施例中，形成閘極結構307包括閘極替換製程(gate replacement process)。舉例而言，移除在第2B圖中的虛設閘極電極205及/或虛設閘極結構207的虛設介電層/界面層，且形成藉由間隔物206界定的(defined)閘極溝槽。然後形成閘極介電材料層及閘極電極材料在閘極溝槽內。之後，執行凹入製程，以移除閘極介電材料層及閘極電極材料的一部分，且因此形成閘極介電層304及閘極電極305。在一些實施例中，還可以移除間隔物206的一部分，以形成具有較小高度的間隔物306。形成保護層311在閘極電極305上，然後形 成覆帽313以覆蓋保護層311及間隔物306。在一些實施例中，覆帽313的頂表面與介電層312的頂表面實質上共平面。
此後，形成介電層314在閘極結構307及介電層312上。介電層314的材料可以選自與介電層312相同的候選材料(candidate materials)，且可以藉由與介電層312類似的製程來形成。介電層314也可稱為層間介電層(ILD)，例如ILD1。在一些實施例中，介電層312及介電層314之兩者包括藉由FCVD製程形成的氧化矽。在一些實施例中，在形成介電層314之前，可進一步形成蝕刻停止層(未顯示)在閘極結構307及介電層312上。
形成半導體裝置的方法通常包括在形成諸如上述結合第2A圖、第2B圖、第3A圖及第3B圖的基底裝置結構的基底裝置之後，形成金屬互連結構。上述結合第1圖描述了這種半導體裝置的範例，下文介紹用於形成半導體裝置的方法。
第4圖是根據一些實施例的用於形成半導體裝置的方法的簡化流程圖。第4圖的流程圖概述了用於形成互連結構在基底裝置上的方法400，其中Cu互連形成在介電層中，且在介於金屬互連及介電質之間沒有(without)高電阻(resistance)阻障金屬層。在以下製程中概述方法400，然後在下文中更詳細地描述。
製程410-提供具有頂部介電層的基底裝置；製程420-形成犧牲層在頂部介電層上；製程430-使犧牲層圖案化以形成開口；製程440-沉積第一保護介電層及低k介電層在開口中；製程450-平坦化，以形成第一平坦化結構，所述第一平坦化結構包括藉由 第一保護層分隔的犧牲區域及低k區域；製程460-以第二保護介電層替換低k介電層的頂部，以形成第二平坦化結構，所述第二平坦化結構包括藉由犧牲區域分隔的封閉介電結構；以及製程470-以目標金屬互連材料替換犧牲層的剩餘部分，以形成第三平坦化結構，所述第三平坦化結構包括設置在介於封閉介電結構之間的金屬互連材料。
方法400的製程在下文中參照第5A圖至第5L圖進行詳細描述。
第5A圖至第5L圖是根據一些實施例的顯示用於形成半導體裝置的方法的各個階段的剖面圖。
第5A圖是根據一些實施例的顯示用於形成半導體裝置的方法的第一階段的剖面圖。在製程410中，方法400開始於提供具有頂部介電層的基底裝置。如第5A圖所示，基底裝置結構120具有頂部介電層121及設置在頂部介電層121中的金屬接觸結構106。
在一些實施例中，在第5A圖中的基底裝置結構120可類似於在第1圖中的基底裝置結構120。參照第5A圖，基底裝置結構120包括FinFET，所述FinFET具有具鰭片結構101-a的基板101、跨越鰭片結構101-a的閘極結構102、在鰭片結構101-a中及/或在鰭片結構101-a上且在閘極結構102的一側上的源極/汲極(S/D)區域104。基底裝置結構120還包括頂部介電層121及金屬接觸結構106，所述金屬接觸結構106設置在頂部介電層121中並與閘極結構102及源極/汲極(S/D)區域104接觸。頂部介電層121可以是多層互連結構中的層間介電層(ILD)。
在基底裝置結構120的一些實施例中，閘極結構102是金屬閘極 結構，在頂部具有鎢(W)蓋層102-1及在兩側的介電層105-1，例如低k介電質。此外，源極/汲極區域104是磊晶半導體層。金屬接觸結構106可以是鈷接觸物106-2的頂部上的鎢插塞，其接觸源極/汲極區域104。阻障層106-3，例如氮化鈦(TiN)，及介電層106-4，例如氮化矽(SiN)，設置在鈷接觸物106-2的側面(side)上。在一些實施例中，介電結構105-2設置在源極/汲極區域104上，且藉由底部接觸蝕刻停止層(BCESL)106-6與源極/汲極區域104分隔，且其可以是氮化矽(SiN)層。此外，介電層105，例如氮化矽(SiN)層，設置在電晶體裝置結構上方。
為了說明的目的，與第5A圖相關的以上描述應用於基底裝置結構120的實施例。用於形成包括FinFET電晶體的基底裝置結構120的材料及製程的更多細節及選擇在上文結合第2A圖、第2B圖、第3A圖及第3B圖進行了描述。
在製程420中，如第5B圖所示，方法400包括形成犧牲層130在頂部介電層121上，並形成第一硬遮罩層131在犧牲層130上。如下文更詳細地描述，犧牲層130用作佔位件，並將藉由最終的(eventual)金屬互連結構替換。在一些實施例中，使用切割金屬製程形成金屬互連結構。切割金屬製程包括兩個曝光步驟及兩個蝕刻步驟(所謂的2P2E)，這減少了介於線部件(line features)之間的間距。
在一些實施例中，犧牲層130包括多層不同材料的堆疊物。在第5B圖所示的實施例中，犧牲層130包括層130a、層130b及層130c的堆疊物。在一些實施例中，層130a是介電層，諸如TEOS，或其他合適的介電層。層130b包括TiN或其他黏著劑(adhesion)或阻障金屬。層130c配置為虛設互連層，其可 以包括矽(Si)、釕(Ru)或鎢(W)。如下所述，Ru及W的金屬層在介電質中的擴散率(diffusivities)低於Cu，這將使製造製程更簡單。
接著，沉積第一硬遮罩層131在犧牲層130上。在此範例中，用於第一硬遮罩層131的材料是鎢摻雜碳化物(tungsten-doped carbide，WdC)。其他合適的材料也可以用作第一硬遮罩層131，諸如鎢(W)、氮化鈦(TiN)等。
在製程430中，如第5C圖、第5D圖及第5E圖所示，方法400包括使犧牲層130圖案化以形成開口。
在第5C圖中，使第一硬遮罩層131圖案化，以形成開口131-1。如下圖所示，開口131-1是為金屬替換製程中的金屬互連結構而設計的。可以使用光微影製程來執行硬遮罩層131的圖案化。在一些實施例中，使用2P2E(兩次光微影兩次蝕刻)圖案化製程來圖案化硬遮罩層131。在2P2E製程中，光阻層的第一次曝光之後是蝕刻。移除光阻後，沉積第二層光阻並進行第二次曝光，然後進行第二次蝕刻。完成的光阻圖案是來自兩次曝光的光阻圖案的合成。2P2E製程提供的線型具有比單光微影及單蝕刻製程更小的線寬及線距。
接著，如第5D圖所示，形成第二硬遮罩(層)132在第5C圖所示的第一硬遮罩層131中的開口131-1中。首先，以合適的硬遮罩材料，例如矽(Si)填充在第5C圖中的開口131-1。接著，使用平坦化製程移除第一硬遮罩材料131上的多餘的硬遮罩材料。然後，如第5D圖所示，藉由蝕刻製程移除圖案化第一硬遮罩層131，得到第二硬遮罩層132。在一些實施例中，平坦化製程包括化學機械研磨(chemical-mechanical-polishing，CMP)。
接著，使用圖案化第二硬遮罩(層)132蝕刻犧牲層130，以形成用於後續互連製程的圖案。第5E圖是根據一些實施例的顯示在蝕刻製程之後的 圖案化犧牲區域(patterned sacrificial regions)135及在犧牲層中的開口139的剖面圖。使用圖案化第二硬遮罩層132作為遮罩，蝕刻犧牲層130的層130a、130b及130c的堆疊物，以形成圖案化犧牲區域135及在犧牲層130中的開口139。每個開口139具有側壁139a及底表面139b。
接著，在製程440中，如第5F圖所示，方法400包括沉積第一保護介電層及低k介電層在第5E圖中的開口139中及犧牲區域135之上。如第5F圖所示，沉積第一保護介電層141，然後沉積低k介電材料144在第一保護介電層141上。
在一些實施例中，第一保護介電層141包括氮化硼(BN)材料，諸如非晶氮化硼(a-BN)、六方晶氮化硼(h-BN)等。這些BN材料除了具有低介電常數之外，還具有作為擴散阻障層的特性。基於擊穿(breakdown)、壽命(lifetime)及材料分析，已顯示BN材料是防止(against)Cu擴散的有效阻障材料。
在一些實施例中，BN膜藉由具有DED(沉積-蝕刻-沉積(Deposition-Etching-Deposition)或定向能量沉積(Directed Energy Deposition))的ALD或CVD製程來沉積。BN前驅物可以是藉由NH3、N2、N2H4或N2/H2電漿處理的B3N3H6或B2H6。
在一些實施例中，低k介電層(亦即，低k介電材料)144包括藉由FCVD沉積的SiCO。SiCO為摻雜CHy的氧化矽SiOx，其中x及y為合適的整數，且低k SiCO材料具有大約為2.8~3.1的介電常數k。在其他實施例中，低k介電層(亦即，低k介電材料)144可以包括介電常數k小於二氧化矽的介電常數k的低k介電材料，其中二氧化矽的介電常數k大約為3.9，或者包括具有介電常數低於2.5的極低k(ELK)介電材料。在一些實施例中，低k材料包括聚合物類材料，諸 如苯並環丁烯(BCB)、FLARE®或SILK®；或者二氧化矽類(silicon dioxide-based)材料，諸如氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)或SiOF。低k介電層(亦即，低k介電材料)144可為單層結構或多層結構，且可以藉由CVD、PECVD、FCVD、旋轉塗佈或其類似物來形成。
注意的是，用於犧牲區域135的底部的金屬材料，例如Ru、Mo或W，具有比Cu低的擴散率。因此，在此描述的製程期間中，不需要(no need)TaN作為擴散阻障層。此外，在第5F圖中，為了說明的目的，在低k介電層(亦即，低k介電材料)144的外邊緣143處顯示了第一保護介電層141的一層，以指示形成第一保護介電層141的一層在隔離區域(亦即，犧牲區域)135或類似的結構的側壁上。
接著，在製程450中，方法400包括執行平坦化製程，以形成第一平坦化結構，所述第一平坦化結構包括藉由第一保護層分隔的犧牲區域及低k區域。如第5G圖所示，對第5F圖中的結構執行第一平坦化製程，以形成第一平坦化結構150，且所述第一平坦化結構150包括：犧牲區域135的底部135a、第一保護介電層的底部(亦即，第一保護介電層)141a及填充開口139的低k介電材料144a。
沉積第一保護介電層的底部(亦即，第一保護介電層)141a，以襯在(lining)在犧牲區域135的底部135a中的開口的側壁139a及底表面139b。
在一些實施例中，介電層(亦即，低k介電材料)144a可以包括介電常數k小於二氧化矽的介電常數k的低k介電材料，其中二氧化矽的介電常數k大約為3.9，或者包括具有介電常數低於2.5的極低k(ELK)介電材料。在一些實 施例中，低k材料包括聚合物類材料，諸如苯並環丁烯(BCB)、FLARE®或SILK®；或者二氧化矽類材料，諸如氫倍半矽氧烷(HSQ)或SiOF。介電層(亦即，低k介電材料)144a可為單層結構或多層結構。介電層(亦即，低k介電材料)144a可以藉由CVD、PECVD、FCVD、旋轉塗佈或其類似物來形成。
接著，方法400的製程460包括以第二保護介電層替換低k介電層的頂部，以形成第二平坦化結構，且所述第二平坦化結構包括藉由犧牲區域分隔的封閉介電結構。製程460在第5H圖、第5I圖及第5J圖中顯示。
首先，如第5H圖所示，移除低k介電材料144a的頂部以形成凹部146，保留(leaving)襯在犧牲區域的底部135a中的開口139的側壁的第一保護介電層141a及低k介電材料144a的剩餘部分(亦即，低k介電材料)144b。在一些實施例中，凹入製程使用稀釋氫氟酸(diluted hydrofluoric acid，dHF)製程。在一些實施例中，以留下保護襯層(protectice liner)(亦即，第一保護介電層)141a的頂部在溝槽的側壁上的選擇性方式，使低k介電材料144a凹入，而使得BN層的頂表面與犧牲區域的頂部共平面。在替代製程中，凹入製程可以移除低k介電層(亦即，低k介電材料)144a及第一保護介電層141之兩者的頂部，使得LK(低k介電層)及BN之兩者的頂表面低於犧牲區域的頂部。如下所述，確定凹部146的深度，以容置(accommodate)在低k介電材料的剩餘部分(亦即，低k介電材料)144b的頂部之上形成的第二保護介電層。
接著，如第5I圖所示，沉積第二保護介電層142在低k介電材料的剩餘部分(亦即，低k介電材料)144b及犧牲區域(的底部)135a上。在一些實施例中，用於第二保護介電層142的材料與用於第一保護介電層141的材料相同並且可以使用類似的沉積製程。在一些實施例中，第二保護介電層142包括氮化 硼(BN)材料，諸如非晶氮化硼(a-BN)、六方晶氮化硼(h-BN)等。在一些實施例中，BN膜藉由具有DED(沉積-蝕刻-沉積或定向能量沉積)的ALD或CVD製程來沉積。BN前驅物可以是藉由NH3、N2、N2H4或N2/H2電漿處理的B3N3H6或B2H6。
接著，如第5J圖所示，執行第二平坦化製程，以形成第二平坦化結構160，所述第二平坦化結構160包括犧牲層的剩餘部分(亦即，底部)135a及封閉保護介電結構161，所述封閉保護介電結構161藉由在所有的側面(on all sides)上受到(by)保護介電外殼(protective dielectric enclosure)包圍的(enclosed)低k介電材料144b形成。如上所述，保護介電外殼163由第一保護介電層141及第二保護介電層142的一部分形成。在一些實施例中，藉由CMP執行第二平坦化製程，以研磨掉(polish off)多餘的第二保護介電層142，因此其頂表面與犧牲區域(的底部)135a共平面，從而產生具有藉由封閉保護介電結構161分隔的犧牲區域(的底部)135a的裝置結構。
在製程470中，方法400包括以目標金屬互連材料替換犧牲層的剩餘部分，以形成第三平坦化結構，所述第三平坦化結構包括設置在介於封閉保護介電結構之間的目標金屬互連材料。製程470在第5K圖及第5L圖中顯示。
如第5K圖所示，從在第5J圖中的結構開始，移除犧牲層的剩餘部分(亦即，底部)135a，且留下設置在介於封閉保護介電結構161之間的間隙區域164。第5K圖顯示了圖案化介電層167，所述圖案化介電層包括藉由間隙區域164分隔的複數個封閉保護介電結構161。在一些實施例中，藉由適合用於犧牲層的材料的蝕刻製程來執行犧牲層的剩餘部分(亦即，底部)135a的移除，所述犧牲層的材料可以是如上所述的Si、Ru、W或Mo等。
接著，如第5L圖所示，沉積目標金屬互連材料165在設置在介於封閉保護介電結構161之間的間隙區域164中。在此範例中，目標金屬互連材料165包括銅(Cu)。在其他範例中，目標金屬互連材料165可以是其他合適的導電材料，諸如鋁(Al)。可以藉由各種濺鍍(sputtering)、蒸鍍(evaporation)、無電鍍(electroless-plating)、電鍍(electroplating)及/或其他沉積製程來形成用於形成目標金屬互連材料165的導電材料在間隙區域164中。
隨後，執行第三平坦化製程，以形成第三平坦化結構170，所述第三平坦化結構170包括圖案化介電層167，且所述圖案化介電層167包括藉由間隙區域164分隔的複數個封閉保護介電結構161。使用CMP來執行第三平坦化製程。每個封閉保護介電結構161包括藉由保護介電外殼163封閉的低k介電材料144b。第5L圖中顯示具有金屬互連材料165的金屬互連結構168設置在介於封閉保護介電結構161之間的間隙區域164中。
在本段中總結的關鍵揭露元件(key inventive elements)及益處(benefits)。
在一些實施例中，提供銅互連結構，其中在介於銅線及相鄰的低k介電層之間沒有阻障金屬層。取而代之的是，形成保護介電層在介於銅線及低k介電質之間。保護介電層是低k介電質，還用作銅的擴散阻障層。保護介電層不會減少為銅線預留的空間，允許銅線的最大寬度，以獲得最低的電阻率及互連線的電阻-電容(RC)延遲。在一些實施例中，銅線藉由封閉保護介電結構分開，所述封閉保護介電結構包括在所有側面上受到保護介電外殼封閉的低k介電材料。保護介電外殼包括一層保護介電層，其是低k介電質及銅擴散阻障層。在這種結構中，保護低k介電質免受蝕刻損壞，已知蝕刻損壞會在蝕刻製 程之後增加低k介電層的介電常數。
此外，在一些實施例中，提供了一種方法，其中形成犧牲結構作為最終銅互連結構的佔位件，且在犧牲結構周圍(around)形成低k介電層。隨後，以銅互連取代犧牲結構。在此製程中，低k介電層不受高能電漿或反應性離子蝕刻製程的影響，這些製程會對低k介電質造成損壞。相反地，在常規製程中，低k介電質受到蝕刻而形成開口，且銅材料沉積在開口中。已知蝕刻製程會導致低k介電層損壞。此外，方法還提供更高的金屬線密度。
在一些實施例中，用於形成半導體裝置的方法包括提供具有頂部介電層的基底裝置；形成犧牲層在頂部介電層上；以及使犧牲層圖案化以形成開口。方法還包括沉積第一保護介電層及低k介電層在開口中；以及執行平坦化，以形成包括藉由第一保護層分隔的犧牲區域及低k區域的第一平坦化結構。接著，以第二保護介電層替換低k介電層的頂部，以形成第二平坦化結構，所述第二平坦化結構包括藉由犧牲區域分隔的封閉介電結構。方法還包括以目標金屬互連材料替換犧牲層的剩餘部分，以形成第三平坦化結構，且所述第三平坦化結構包括設置在介於封閉介電結構之間的金屬互連材料。
根據一些實施例，半導體裝置的形成方法包括提供基底(base)裝置結構，所述基底裝置結構具有頂部介電層(top dielectric layer)及設置在頂部介電層中的金屬接觸結構(metal contact structures)；形成犧牲層在頂部介電層上；以及使犧牲層圖案化，以在犧牲層中形成圖案化犧牲區域(patterned sacrificial regions)及開口(openings)。每一個開口具有側壁及底表面。半導體裝置的形成方法亦包括沉積第一保護介電層在每一個開口的側壁及底表面上；沉積低介電常數(低k，low dielectric constant，low-k)介電材料在第一保護介電層上；以及 執行第一平坦化製程，以形成第一平坦化結構(planarized structure)。第一平坦化結構包括犧牲區域的底部(lower portion)、第一保護介電層的底部，且所述第一保護介電層的底部襯於(lining)犧牲區域的底部中的開口的側壁及底表面；以及低介電常數介電材料的底部，且所述低介電常數介電材料的底部填充開口。半導體裝置的形成方法亦包括以(with)第二保護介電層替換(replacing)低介電常數介電材料的頂部(top portion)，以形成第二平坦化結構，且所述第二平坦化結構包括藉由犧牲區域分隔的(separated)封閉保護介電結構(enclosed protective dielectric structures)。封閉保護介電結構藉由在所有的側面上(on all sides)受到保護介電外殼(protective dielectric enclosure)包圍(enclosed)的低介電常數介電材料形成，且保護介電外殼藉由第一保護介電層及第二保護介電層的一部分形成。半導體裝置的形成方法亦包括以目標(target)金屬互連材料替換犧牲區域，以形成第三平坦化結構，且所述第三平坦化結構包括設置在介於封閉保護介電結構之間的目標金屬互連材料。
在一些實施例中，目標金屬互連材料在沒有(without)阻障金屬層的情況下與第一保護介電層及第二保護介電層直接接觸。在一些實施例中，目標金屬互連材料與一或多個金屬接觸結構及頂部介電層接觸。在一些實施例中，目標金屬互連材料包括銅(Cu)，且第一保護介電層及第二保護介電層包括氮化硼(boron nitride，BN)材料。在一些實施例中，氮化硼(BN)材料包括非晶氮化硼(amorphous boron nitride，a-BN)或六方晶氮化硼(hexagonal boron nitride，h-BN)。在一些實施例中，以第二保護介電層替換低介電常數介電材料的頂部包括移除低介電常數介電材料的頂部，以形成凹部(recess)，且保留襯在犧牲層的底部中的開口的側壁的第一保護介電層及低介電常數介電材料的剩餘部分 (remaining portions)；沉積第二保護介電層在開口中的低介電常數介電材料的剩餘部分上；以及執行第二平坦化製程，以形成第二平坦化結構，且所述第二平坦化結構包括封閉保護介電結構及犧牲區域(或者，犧牲層的剩餘區域)，且封閉保護介電結構藉由在所有的側面上都受到第一保護介電層及第二保護介電層包圍的低介電常數介電材料形成。在一些實施例中，以目標金屬互連材料替換犧牲區域(或者，犧牲層的剩餘區域)包括：移除犧牲區域(或者，犧牲層的剩餘區域)，且保留設置在介於封閉保護介電結構之間的間隙區域(gap regions)；沉積目標金屬互連材料在間隙區域；以及執行第三平坦化製程，以形成第三平坦化結構，且所述第三平坦化結構包括金屬互連結構，且所述金屬互連結構具有設置在介於封閉保護介電結構之間的間隙區域中的目標金屬互連材料。在一些實施例中，犧牲層包括矽(Si)、釕(Ru)或鎢(W)的底層(bottom layer)、位於底層上的氮化鈦(TiN)層及位於氮化鈦層上的四乙氧基矽烷(tetraethyl orthosilicate，TEOS)層。在一些實施例中，在犧牲層中形成開口包括使用圖案化矽層作為硬遮罩來蝕刻犧牲層。在一些實施例中，基底裝置結構包括鰭式場效電晶體(fin-type field effect transistor，FinFET)，其中頂部介電層是設置在鰭式場效電晶體上方的層間介電層(interlayer dielectric layer)。
根據一些實施例，半導體裝置包括基底半導體結構，且所述基底半導體結構具有頂部介電層及設置在頂部介電層中的一或多個金屬接觸結構。半導體裝置亦包括位於頂部介電層上的圖案化介電層。圖案化介電層包括藉由間隙區域分隔的封閉保護介電結構。每一個封閉保護介電結構包括在所有的側面上受到保護介電外殼包圍的低介電常數介電材料。半導體裝置亦包括金屬互連結構，所述金屬互連結構具有設置在圖案化介電層中的間隙區域中的金 屬互連材料，且金屬互連結構與封閉保護介電結構接觸。
在一些實施例中，金屬互連結構在沒有阻障金屬層的情況下與保護介電外殼直接接觸。在一些實施例中，金屬互連結構包括銅(Cu)，且保護介電外殼包括氮化硼(boron nitride，BN)材料。在一些實施例中，金屬互連結構與在基底半導體結構中的頂部介電層及該一或多個金屬接觸結構直接接觸。在一些實施例中，金屬互連結構的頂表面實質上(substantially)與圖案化介電層的頂表面共平面(coplanar)。
根據一些實施例，鰭式場效電晶體(fin-type field effect transistor，FinFET)裝置包括具有鰭片結構的基板；跨越鰭片結構的閘極結構；以及位於鰭片結構中及/或鰭片結構上，且位於閘極結構的一側的源極/汲極(source/drain，S/D)區域。鰭式場效電晶體裝置亦包括設置於基板上的頂部介電層；設置在頂部介電層中，且與閘極結構及源極/汲極(S/D)區域接觸的金屬接觸結構；以及位在頂部介電層上的圖案化介電層。圖案化介電層包括藉由間隙區域分隔的複數個封閉保護介電結構。每一個封閉保護介電結構包括在所有的側面上受到保護介電外殼包圍的低介電常數介電材料。鰭式場效電晶體裝置亦包括金屬互連結構，所述金屬互連結構具有設置在圖案化介電層中的間隙區域中的金屬互連材料，且金屬互連結構與複數個封閉保護介電結構接觸。
在一些實施例中，金屬互連結構在沒有阻障金屬層的情況下與保護介電外殼直接接觸。在一些實施例中，金屬互連結構包括銅(Cu)，且保護介電外殼包括氮化硼(boron nitride，BN)材料。在一些實施例中，金屬互連結構與頂部介電層及金屬接觸結構直接接觸。
前述揭露內容概述了多個實施例的部件，使所屬技術領域中具 有通常知識者可以更佳地了解本揭露的態樣。所屬技術領域中具有通常知識者將理解的是，他們可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到與在本文中介紹的實施例相同的目的及/或達到相同的優點。所屬技術領域中具有通常知識者將亦應理解的是，這些等效的構型並未脫離本揭露的精神與範疇，且在不脫離本揭露的精神與範疇的情況下，可對本揭露進行各種改變、取代或替代。
101:基板
101-a:鰭片結構
102:閘極結構
102-1:蓋層
104:源極/汲極區域
105,105-1,106-4:介電層
105-2:介電結構
106:金屬接觸結構
106-2:接觸物
106-3:阻障層
106-6:底部接觸蝕刻停止層
120:基底裝置結構
121:頂部介電層
144b:低介電常數介電材料
161:封閉保護介電結構
163:保護介電外殼
164:間隙區域
165:金屬互連材料
167:圖案化介電層
168:金屬互連結構
170:第三平坦化結構

Claims (10)

  1. 一種半導體裝置的形成方法，包括：提供一基底裝置結構，該基底裝置結構具有一頂部介電層及設置在該頂部介電層中的複數個金屬接觸結構；形成一犧牲層在該頂部介電層上；使該犧牲層圖案化，以在該犧牲層中形成一圖案化犧牲區域及複數個開口，且該複數個開口中的每一個開口具有一側壁及一底表面；沉積一第一保護介電層在該複數個開口中的每一個開口的該側壁及該底表面上；沉積一低介電常數介電材料在該第一保護介電層上；執行一第一平坦化製程，以形成一第一平坦化結構，該第一平坦化結構包括：該犧牲區域的一底部；該第一保護介電層的一底部，襯於該犧牲層的一底部中的該複數個開口的該側壁及該底表面；以及該低介電常數介電材料的一底部，填充該複數個開口；以一第二保護介電層替換該低介電常數介電材料的一頂部，以形成一第二平坦化結構，且該第二平坦化結構包括藉由該犧牲區域分隔的複數個封閉保護介電結構，其中該複數個封閉保護介電結構藉由在所有的側面上受到一保護介電外殼包圍的該低介電常數介電材料形成，且該保護介電外殼藉由該第一保護介電層的一部分及該第二保護介電層的一部分形成；以及以一目標金屬互連材料替換該犧牲區域，以形成一第三平坦化結構，該第 三平坦化結構包括設置在介於該複數個封閉保護介電結構之間的該目標金屬互連材料。
  2. 如請求項1所述的形成方法，其中該目標金屬互連材料在沒有一阻障金屬層的情況下與該第一保護介電層及該第二保護介電層直接接觸。
  3. 如請求項2所述的形成方法，其中該目標金屬互連材料與該複數個金屬接觸結構中的一或多個金屬接觸結構及該頂部介電層接觸。
  4. 如請求項2所述的形成方法，其中該目標金屬互連材料包括銅(Cu)，且該第一保護介電層及該第二保護介電層包括氮化硼(boron nitride，BN)材料。
  5. 如請求項1所述的形成方法，其中以該第二保護介電層替換該低介電常數介電材料的該頂部包括：移除該低介電常數介電材料的該頂部，以形成一凹部，且保留襯在該犧牲層的該底部中的該複數個開口的該側壁的該第一保護介電層及該低介電常數介電材料的一剩餘部分；沉積該第二保護介電層在該複數個開口中的該低介電常數介電材料的該剩餘部分上；以及執行一第二平坦化製程，以形成該第二平坦化結構，且該第二平坦化結構包括該複數個封閉保護介電結構及該犧牲區域，且該複數個封閉保護介電結構藉由在所有的側面上都受到該第一保護介電層及該第二保護介電層包圍的該低介電常數介電材料形成。
  6. 如請求項5所述的形成方法，其中以該目標金屬互連材料替換該犧牲區域包括： 移除該犧牲區域，且保留設置在介於該複數個封閉保護介電結構之間的一間隙區域；沉積該目標金屬互連材料在該間隙區域；以及執行一第三平坦化製程，以形成該第三平坦化結構，該第三平坦化結構包括一金屬互連結構，該金屬互連結構具有設置在介於該複數個封閉保護介電結構之間的該間隙區域中的該目標金屬互連材料。
  7. 一種半導體裝置，包括：一基底半導體結構，具有一頂部介電層及設置在該頂部介電層中的一或多個金屬接觸結構；一圖案化介電層，位於該頂部介電層上，且該圖案化介電層包括藉由一間隙區域分隔的複數個封閉保護介電結構，該複數個封閉保護介電結構中的每一個封閉保護介電結構包括在所有的側面上受到一保護介電外殼包圍的一低介電常數介電材料；以及一金屬互連結構，具有設置在該圖案化介電層中的該間隙區域中的一金屬互連材料，且與該複數個封閉保護介電結構接觸，其中該金屬互連結構的頂表面高於該低介電常數介電材料的頂表面。
  8. 如請求項7所述的半導體裝置，其中該金屬互連結構與在該基底半導體結構中的該頂部介電層及該一或多個金屬接觸結構直接接觸。
  9. 如請求項7所述的半導體裝置，其中該金屬互連結構的一頂表面實質上與該圖案化介電層的一頂表面共平面。
  10. 一種鰭式場效電晶體(fin-type field effect transistor，FinFET)裝置，包括： 一基板，具有一鰭片結構；一閘極結構，跨越該鰭片結構；一源極/汲極(source/drain，S/D)區域，位於該鰭片結構中及/或該鰭片結構上，且位於該閘極結構的一側；一頂部介電層，設置於該基板上；一金屬接觸結構，設置在該頂部介電層中，且與該閘極結構及該源極/汲極(S/D)區域接觸；一圖案化介電層，位在該頂部介電層上，且該圖案化介電層包括藉由一間隙區域分隔的複數個封閉保護介電結構，該複數個封閉保護介電結構中的每一個封閉保護介電結構包括在所有的側面上受到一保護介電外殼包圍的一低介電常數介電材料；以及一金屬互連結構，具有設置在該圖案化介電層中的該間隙區域中的一金屬互連材料，且與該複數個封閉保護介電結構接觸，其中該金屬互連結構的頂表面高於該低介電常數介電材料的頂表面。
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