TWI856013B - 半導體封裝 - Google Patents

Abstract

一種半導體封裝包括：基板；第一晶片，位於基板上；第二晶片，位於基板上且與第一晶片並排地佈置；以及支撐結構，位於第二晶片上。支撐結構的寬度等於或大於第二晶片的寬度。

Description

半導體封裝 [優先權聲明]

本申請案主張於2018年7月5日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0078275號的優先權，所述韓國專利申請案的全部內容併入本申請案供參考。

本發明概念是有關於一種半導體封裝，更具體而言，是有關於一種包括以覆晶接合方式安裝的半導體晶片的半導體封裝。

提供半導體封裝來實施積體電路晶片以供在電子產品中使用。通常而言，半導體封裝被配置成使半導體晶片安裝於印刷電路板(printed circuit board，PCB)上，接合線或凸塊用於將半導體晶片電性連接至印刷電路板，且半導體晶片被包封於模製層中。隨著電子產業持續演進，越來越需要半導體封裝具有提高的容量、功能、效能及緊密度(compactness)。因此，舉例而言，已開發出具有安裝於PCB上的多個晶片的半導體封裝。

根據本發明概念，提供一種半導體封裝，所述半導體封 裝包括：基板；至少一個第一晶片，位於所述基板的上表面上；第二晶片，當在平面圖中觀察時位於所述基板的所述上表面上且定位於所述至少一個第一晶片旁邊；以及支撐結構，位於所述第二晶片上，且其中所述支撐結構在平行於所述基板的所述上表面的方向上的寬度等於或大於所述第二晶片在所述方向上的寬度。

根據本發明概念，亦提供一種半導體封裝，所述半導體封裝包括：基板；至少一個第一晶片，安置於所述基板上且焊線接合至所述基板；第二晶片，當在平面圖中觀察時在所述基板上安置於所述第一晶片旁邊且覆晶接合至所述基板；以及至少一個第三晶片，以跨越所述至少一個第一晶片及所述第二晶片的方式安置於所述至少一個第一晶片及所述第二晶片上。

根據本發明概念，亦提供一種半導體封裝，所述半導體封裝包括：電子封裝基板；第一功能區塊，包括第一晶片或第一晶片的堆疊，所述第一晶片或第一晶片的堆疊安置於所述電子封裝基板的上表面上且電性連接至所述電子封裝基板；第二晶片，安置於所述電子封裝基板的所述上表面上且電性連接至所述電子封裝基板；含矽材料區塊，當在平面圖中觀察時安置於所述第二晶片上且安置於所述第一晶片或第一晶片的堆疊旁邊；以及模製層，位於所述電子封裝基板上且所述第一功能區塊、所述第二晶片及所述含矽材料區塊被包封於所述模製層中。所述第一功能區塊在所述電子封裝基板的上表面的第一區上具有覆蓋區。當在平面圖中觀察時所述第二晶片安置於所述第一晶片或第一晶片的堆 疊旁邊，使得所述第二晶片在所述電子封裝基板的所述第一區旁邊的第二區上具有覆蓋區。所述含矽材料區塊在平行於所述電子封裝基板的上表面的方向上的寬度等於或大於所述第二晶片在所述方向上的寬度，使得所述含矽材料區塊在所述電子封裝基板的所述第二區上具有覆蓋區。另外，所述含矽材料區塊具有較所述模製層的矽含量比率大的矽含量比率。

根據本發明概念，亦提供一種半導體封裝，所述半導體封裝包括：電子封裝基板；第一功能區塊，包括第一晶片或第一晶片的堆疊，所述第一晶片或第一晶片的堆疊安置於所述電子封裝基板的上表面上且電性連接至所述電子封裝基板；第二晶片，安置於所述電子封裝基板的所述上表面上且電性連接至所述電子封裝基板；矽系第三晶片，當在平面圖中觀察時安置於所述第二晶片上且安置於所述第一晶片或第一晶片的堆疊旁邊；以及模製層，位於所述電子封裝基板上且所述第一功能區塊、所述第二晶片及所述矽系第三晶片被包封於所述模製層中。所述第一功能區塊在所述電子封裝基板的上表面的第一區上具有覆蓋區。當在平面圖中觀察時所述第二晶片安置於所述第一晶片或第一晶片的堆疊旁邊，使得所述第二晶片在所述基板的所述第一區旁邊的第二區上具有覆蓋區。所述矽系第三晶片在平行於所述基板的上表面的方向上的寬度等於或大於所述第二晶片在所述方向上的寬度，使得所述矽系第三晶片在所述基板的所述第二區上具有覆蓋區。另外，所述矽系第三晶片具有較所述模製層的矽含量比率大的矽 含量比率。

1、2、3、4、5、6、7:半導體封裝

100:基板

102:頂表面/上表面

104:底表面

112:連接墊/接墊

114:外部接墊

120:外部端子

200:第一功能區塊

200a:第一功能區塊

200b:第一功能區塊

210:記憶體晶片/第一晶片

210a:第一下部記憶體晶片

210b:第一上部記憶體晶片

212:第一接墊/接墊

212a、212b:第一接墊

220、220a、220b:第一連接件

230、230a、230b:第一黏合層

300:第二晶片/晶片

310:第二連接構件

320:底部填充層

350:底部填充供應器

400、400a:支撐結構

410:第二接墊

420:第二連接件

430:第二黏合層

500:第二功能區塊/功能區塊

500a:第一晶片堆疊

500b:第二晶片堆疊

510:堆疊記憶體晶片/記憶體晶片/第三晶片

512:第三接墊

520:第三連接件

530:第三黏合層

600:第三功能區塊

600a:第三功能區塊

610:第四記憶體晶片

610a:第四下部記憶體晶片

610b:第四上部記憶體晶片

612:第四接墊

612a、612b:第四接墊

620:第四連接件

620a、620b:第四連接件

630:第四黏合層

630a、630b:第四黏合層

700:第一間隔件

800:第二間隔件

900:模製層

D1、D2:距離

W1、W2:寬度

圖1是根據本發明概念的半導體封裝的實例的簡化剖視圖。

圖2是根據本發明概念的半導體封裝的另一實例的簡化剖視圖。

圖3A、圖3B、圖3C及圖3D是在圖1所示半導體封裝的製造過程期間圖1所示半導體封裝的簡化剖視圖，且同時示出根據本發明概念的製造半導體封裝的方法的實例。

圖4是根據本發明概念的半導體封裝的另一實例的簡化剖視圖。

圖5是根據本發明概念的半導體封裝的又一實例的簡化剖視圖。

圖6是根據本發明概念的半導體封裝的又一實例的簡化剖視圖。

圖7是根據本發明概念的半導體封裝的又一實例的簡化剖視圖。

圖8是根據本發明概念的半導體封裝的又一實例的簡化剖視圖。

現將參照圖1詳細闡述根據本發明概念的半導體封裝1的實例。注意到，在以下說明中，為簡單起見可提及單個元件或 特徵(例如晶片、端子或電性連接件)，但實際上且如圖式所示，根據本發明概念的半導體封裝可具有多個此種特徵或元件。

半導體封裝1可包括基板100、包括至少一個第一晶片的第一功能區塊200、第二晶片300、支撐結構400及模製層900。基板100是具有與絕緣材料層成一體的導電跡線、接墊、配線層等的電子封裝基板，且因此基板100可為印刷電路板(PCB)。因此，如圖所示，在基板100的絕緣本體的頂表面102上設置有連接墊112。連接墊112可包括例如訊號連接墊及/或電源/接地連接墊。在基板100的絕緣本體的底表面104上可設置有外部接墊114。在外部接墊114上可設置有外部端子120。外部端子120可包含焊料凸塊或焊料球。外部端子120可耦合至外部裝置，所述外部裝置藉由外部端子120電性連接至基板100。外部端子120可包括例如訊號連接端子及/或電源/接地連接端子。

第一功能區塊200安置於基板100的上表面102上。第一功能區塊200可安置於基板100的一側上。第一功能區塊200可包括單個(僅一個)記憶體晶片。另外，每一第一晶片可包括位於所述每一第一晶片的頂表面上的第一接墊212。在第一晶片與基板100之間可設置有第一連接件220，且第一連接件220可藉由接墊112、212耦合至第一晶片及基板100。第一連接件220可為接合線。接合線可包含金屬，例如金或鋁。

如圖1的實例所示，第一功能區塊200可包括在基板100的一側處堆疊於基板100的第一區上的多個記憶體晶片210，而非 僅一個記憶體晶片。每一記憶體晶片210可為例如反及(NAND)晶片。在記憶體晶片210之間以及基板100與最下部記憶體晶片210之間可插置有第一黏合層230。每一第一黏合層230可為例如晶粒貼合膜(die attach film，DAF)或線上薄膜(film over wire，FOW)。另外，記憶體晶片210中的每一者可包括位於記憶體晶片210中的所述每一者的頂表面上的第一接墊212。記憶體晶片210在堆疊中彼此橫向地偏移，使得每一記憶體晶片210的第一接墊212不被直接堆疊於第一接墊212上的記憶體晶片210覆蓋。第一連接件220可設置於第一晶片210與基板100之間且耦合至第一晶片210及基板100。

第二晶片300可安置於基板100的上面安置有第一功能區塊200的第一晶片或第一晶片210的堆疊的第一區旁邊的第二區上。第二晶片300可安置於基板100的另一側上。因此第一晶片與第二晶片可在基板100上並排地設置。第二晶片300可為邏輯晶片。第二晶片300可藉由第二連接構件310電性連接至基板100。第二連接構件310可為焊料凸塊或焊料球。舉例而言，第二晶片300可覆晶接合至基板100。在基板100與第二晶片300之間可設置有保護第二連接構件310的底部填充層320。

通常而言，至少就邏輯晶片的覆蓋區而言，邏輯晶片將小於記憶體晶片。因此，當第一功能區塊200被實施成單個記憶體晶片或記憶體晶片210的堆疊且第二晶片300被實施成邏輯晶片時，第一功能區塊200在基板100的第一區上的覆蓋區將大於 第二晶片300在基板100的第二區上的覆蓋區。由於第二晶片300是以覆晶接合方式安裝，因此半導體封裝1可具有相對高的運行速度及短的轉迴時間(turnaround time，TAT)。

支撐結構400可安置於第二晶片300上。支撐結構400可包含矽(Si)。支撐結構400的矽對支撐結構400的其他材料的比率(矽含量)可大於模製層900的矽對模製層900的其他材料的比率。支撐結構400可為由包含矽的絕緣體組成的區塊。矽的比率(矽含量)是指每單位體積的Si的體積。在此種情形中，用語「區塊」可指代厚度或高度明顯大於材料本體在圖中在平行於基板的上表面的方向上的寬度的材料本體。作為另外一種選擇，支撐結構400可包括虛擬晶片。顧名思義，如此項技術中具有通常知識者將理解，虛擬晶片與封裝中的所有其他電路系統(即，基板及晶片)電性隔離且可為矽系晶片。

在第二晶片300與支撐結構400之間可插置有第二黏合層430。第二黏合層430可為例如晶粒貼合膜(DAF)或線上薄膜(FOW)。第二黏合層430可具有與第一黏合層230實質上相同的厚度。

支撐結構400的寬度W1可等於或大於第二晶片300的寬度W2。在此說明中，用語「寬度」是指在平行於基板100的上表面的方向上的尺寸。自基板100的頂表面102至支撐結構400的頂表面的距離D2可與自基板100的頂表面102至第一晶片210的頂表面的距離D1實質上相同。在所示出的具有第一晶片的堆疊 的實例中，距離D1可對應於自基板100的頂表面102至晶片堆疊的最上部晶片的頂表面的距離。在此說明中，片語「實質上」相同的大小或形狀用於說明固有的或因製造製程中的不明顯的誤差而出現的可能的差異。

模製層900可設置於基板100上以覆蓋或「包封」第一功能區塊200、第二晶片300、支撐結構400及第一連接件220。模製層900可包含介電聚合物，例如環氧模製化合物。

根據本發明概念的態樣，支撐結構400可減小剪切應力(shear stress)的差異對第一功能區塊200的第一晶片以及第二晶片300的影響。用語「剪切應力」是指對抗由物體的工程特性或施加至物體的外力造成的物體的變形的反作用力。若不設置支撐結構400，則施加在第二晶片300上的剪切應力將因第一晶片與第二晶片之間的矽含量的不平衡而非常高，其結果是在第二晶片300與模製層900之間可能發生分層(delamination)。亦即，半導體封裝1的某個晶片與另一(其他)晶片之間的矽含量越不平衡，則在所述某個晶片上的剪切應力可變得越大。由於支撐結構400的矽含量大於模製層900的矽含量，因此根據本發明概念的半導體封裝1在各個晶片之間可具有相對高的矽含量的平衡。

接下來將參照圖2闡述根據本發明概念的半導體封裝2。在對圖2所示半導體封裝2的說明中，與參照圖1論述的半導體封裝1的組件相似的組件被分配有相同的圖式編號，且為簡潔起見可不再對此些組件予以贅述。

圖2所示半導體封裝2具有被設置成半導體晶片的支撐結構400a。

支撐結構400a可被設置成記憶體晶片。因此，支撐結構400a可為反及晶片或動態隨機存取記憶體(dynamic random access memory，DRAM)晶片。被設置成記憶體晶片的支撐結構400a的矽含量大於模製層900的矽含量。支撐結構400a可包括第二接墊410。在支撐結構400a與基板100之間可設置有第二連接件420且第二連接件420可耦合至支撐結構400a及基板100。第二連接件420可為接合線。接合線可包含金屬，例如金或鋁。

在本發明概念的其中支撐結構400a被設置成記憶體晶片的此實例中，可防止第二晶片300的分層並提高半導體封裝2的處理容量。

圖3A至圖3D示出製造圖1所示半導體封裝1的方法。

參照圖1及圖3A，在基板100上放置第二晶片300，其中將第二晶片300的第二連接構件310安置成與基板100的連接墊(未示出)接觸。之後，可執行回焊製程(reflow process)。回焊製程可在大於第二連接構件310的熔點(melting point)的溫度下執行。

參照圖1及圖3B，底部填充供應器350可在第二晶片300的第二連接構件310周圍提供底部填充材料，且可執行固化製程(curing process)。因此，第二晶片300覆晶接合至基板100。

參照圖1及圖3C，在第二晶片300上安裝支撐結構 400。舉例而言，在第二晶片300上設置第二黏合層430且在第二黏合層430上設置支撐結構400。作為另外一種選擇，可在支撐結構的底表面上設置第二黏合層430且接著將帶有第二黏合層430的支撐結構400按壓至第二晶片300的頂表面上。注意到，相較於將第二晶片300焊線接合至基板而言，當以覆晶接合方式將第二晶片300安裝至基板100時，第二晶片300更易受到由支撐結構400施加的應力的破壞。因此，當將支撐結構400接合至第二晶片300時，可能需要小的壓力及長的製程時間以防止晶片300受到損壞。

參照圖1及圖3D，可在基板100上在第二晶片300旁邊形成第一功能區塊200。在此製程中，可將第一功能區塊的第一晶片焊線接合至基板100。可形成模製層900以覆蓋第一功能區塊200、第二晶片300及支撐結構400，且可將外部端子120貼合至基板100的底表面104，所述步驟可完成圖1所示半導體封裝1的製造。

接下來，將參照圖4詳細闡述根據本發明概念的半導體封裝3的實例。在對圖4所示半導體封裝3的說明中，與參照圖1論述的半導體封裝1的組件相似的組件被分配有相同的圖式編號，且為簡潔起見可不再對其予以贅述。

圖4所示半導體封裝3包括第二功能區塊500，第二功能區塊500包括至少一個第三晶片。在此實例中，第一功能區塊200a是單個記憶體晶片。第二功能區塊500亦可為單個記憶體晶 片。第二功能區塊500可包括例如反及晶片或DRAM晶片。第二功能區塊500設置在第一功能區塊200a及支撐結構400上。

在圖4所示半導體封裝3的實例中，第二功能區塊500包括設置於第一功能區塊200a及支撐結構400上的多個堆疊記憶體晶片510，而非單個第三晶片。在堆疊記憶體晶片510之間可插置有第三黏合層530。第三黏合層530可為例如晶粒貼合膜(DAF)或線上薄膜(FOW)。在最下部的記憶體晶片510、第一晶片210及支撐結構400之間亦可插置有第三黏合層530。

記憶體晶片510中的每一者可包括位於記憶體晶片510中的每一者的頂表面上的第三接墊512。在第三晶片510與基板100之間可設置有第三連接件520且第三連接件520可耦合至第三晶片510及基板100。第三連接件520可為接合線。接合線可包含金屬，例如金或鋁。

現將參照圖5詳細闡述根據本發明概念的半導體封裝4的實例。在對圖5所示半導體封裝4的說明中，與參照圖4論述的半導體封裝3的組件相似的組件被分配有相同的圖式編號，且為簡潔起見可不再對其予以贅述。

圖5所示半導體封裝4包括第一功能區塊200b、第二功能區塊500、第三功能區塊600及第一間隔件700。

第三功能區塊600可與第一功能區塊200b及第二晶片300並排地佈置於基板100的上表面102上。舉例而言，第二晶片300可安置於第一功能區塊200b與第三功能區塊600之間。

第一功能區塊200b可為包括多個堆疊晶片的晶片堆疊。舉例而言，第一功能區塊200b可包括第一下部記憶體晶片210a及堆疊於第一下部記憶體晶片210a上的第一上部記憶體晶片210b。第一下部記憶體晶片210a及第一上部記憶體晶片210b中的每一者可包括單個DRAM晶片，但本發明概念並非僅限於此。在第一下部記憶體晶片210a與基板100之間以及第一下部記憶體晶片210a與第一上部記憶體晶片210b之間可分別插置有第一黏合層230a及230b。第一黏合層230a及230b中的每一者可為例如晶粒貼合膜(DAF)或線上薄膜(FOW)。第一下部記憶體晶片210a及第一上部記憶體晶片210b可包括位於其頂表面上的其第一接墊212a及212b。在第一功能區塊200b與基板100之間可設置有第一連接件220a及220b，且第一連接件220a及220b可耦合至第一功能區塊200b及基板100。第一連接件220a及220b可為接合線。

第三功能區塊600可具有單個(僅一個)記憶體晶片。作為另外一種選擇，第三功能區塊600可為包括多個堆疊晶片的晶片堆疊。舉例而言，第三功能區塊600可包括第四下部記憶體晶片610a及堆疊於第四下部記憶體晶片610a上的第四上部記憶體晶片610b。第四下部記憶體晶片610a及第四上部記憶體晶片610b中的每一者(即，晶片堆疊的第四晶片中的每一者)可為DRAM晶片，但本發明概念並非僅限於此。在第四下部記憶體晶片610a與基板100之間以及第四下部記憶體晶片610a與第四上部記憶體晶片610b之間可分別插置有第四黏合層630a及630b。 第四黏合層630a及630b中的每一者可為例如晶粒貼合膜(DAF)或線上薄膜(FOW)。第四下部記憶體晶片610a及第四上部記憶體晶片610b可分別包括位於其頂表面上的第四接墊612a及612b。在第三功能區塊600與基板100之間可設置有第四連接件620a及620b，且第四連接件620a及620b可耦合至第三功能區塊600及基板100。第四連接件620a及620b可為接合線。

第一間隔件700可設置於作為集體的第一功能區塊200b、第二晶片300、第三功能區塊600與第二功能區塊500之間。甚至更具體而言，第一間隔件700可設置於作為集體的第一功能區塊200b、支撐結構400、第三功能區塊600與第二功能區塊500之間。第一間隔件700可設置於第一功能區塊200b、第三功能區塊600及支撐結構400上。第一間隔件700是絕緣體板，即，第一間隔件700的厚度或高度可實質上小於第一間隔件700的其他兩個尺寸(在平行於基板的上表面的方向上的尺寸)，且第一間隔件700可包含矽(Si)，但本發明概念並非僅限於此。第一間隔件700可具有與功能區塊500的晶片的大小(覆蓋區)對應的大小(覆蓋區)，但本發明概念並非僅限於此。

根據本發明概念的此實例的態樣，第一間隔件可用作支撐結構。因此，第一間隔件700可提高半導體封裝4的結構穩定性。具體而言，第一間隔件700可防止半導體封裝4在功能區塊500的晶片的區中在第一間隔件700的上部部分處發生翹曲及/或防止因翹曲而形成空隙。因此，半導體封裝4可為相對無缺陷的。

在第一間隔件700與第一功能區塊200b、支撐結構400及第三功能區塊600之間可設置有晶粒貼合膜(DAF)或線上薄膜(FOW)，但為使圖式簡潔起見可省略晶粒貼合膜(DAF)或線上薄膜(FOW)。

現將參照圖6闡述根據本發明概念的半導體封裝5。在圖6中，分別與參照圖4論述的半導體封裝3及參照圖5論述的半導體封裝4的組件相似的組件被分配有相同的圖式編號，且為簡潔起見可不再對其予以贅述。

圖6所示半導體封裝5可包括第二間隔件800。第三功能區塊600a可具有單個(僅一個)記憶體晶片。第三功能區塊600a包括第四記憶體晶片610、第四接墊612、第四連接件620以及第四黏合層630。

圖6所示半導體封裝5可包括第一晶片堆疊500a及堆疊於第一晶片堆疊500a上的第二晶片堆疊500b。第一晶片堆疊500a及第二晶片堆疊500b中的每一者可包括多個堆疊記憶體晶片，如上所述。因此，將不再對其予以贅述。

第二間隔件800可設置於第一晶片堆疊500a與第二晶片堆疊500b之間。第二間隔件800可由包含矽(Si)的板形式的絕緣體組成，但本發明概念並非僅限於此。第二間隔件800可具有與功能區塊500的晶片中的一者的大小對應的大小(覆蓋區)，但本發明概念並非僅限於此。

根據本發明概念的此實例的態樣，第二間隔件800可為 半導體封裝5提供結構穩定性。第二間隔件800可被設置以防止半導體封裝5在含有功能區塊500的晶片的區的上部部分處發生翹曲及/或可防止因翹曲而形成空隙。

在第一間隔件700與第一功能區塊200a、第二晶片300及第三功能區塊600a之間可設置有晶粒貼合膜(DAF)或線上薄膜(FOW)，但為使圖式簡潔起見可省略晶粒貼合膜(DAF)或線上薄膜(FOW)。

現將參照圖7詳細闡述根據本發明概念的半導體封裝6。在圖7所示半導體封裝6中，與參照圖4論述的半導體封裝3的組件相似的組件被分配有相同的圖式編號，且為簡潔起見可不再對其予以贅述。

圖7所示半導體封裝6不具有支撐結構。

由於第二晶片300是以覆晶接合方式安裝，因此半導體封裝6可以短的轉迴時間(TAT)高速度運行，同時仍擁有高的積體程度。

現將參照圖8闡述根據本發明概念的半導體封裝7。在圖8所示半導體封裝7中，與參照圖7論述的半導體封裝6的組件相似的組件被分配有相同的圖式編號，且為簡潔起見可不再對其予以贅述。

圖8所示半導體封裝7包括第一間隔件700。

第一間隔件700可設置於作為集體的第一晶片210及第二晶片300與功能區塊500之間。第一間隔件700可為絕緣體板 且可包含矽(Si)。第一間隔件700可具有與功能區塊500的晶片的大小對應的大小(覆蓋區)，但本發明概念並非僅限於此。

根據本發明概念的此實例的態樣，第一間隔件700可為半導體封裝7提供結構穩定性。具體而言，第一間隔件700可被設置以防止半導體封裝7在含有功能區塊500的晶片的區的上部部分處發生翹曲及/或可防止因翹曲而形成空隙。因此，半導體封裝7可為相對無缺陷的。

根據本發明概念的一些實例，提供具有高的積體程度且結構穩定的半導體封裝。

在第一間隔件700與第一功能區塊200a及第二晶片300之間可設置有晶粒貼合膜(DAF)或線上薄膜(FOW)，但為使圖式簡潔起見可省略晶粒貼合膜(DAF)或線上薄膜(FOW)。

另外，根據本發明概念的一些實例，提供其中防止安裝於基板上的模製層與晶片彼此分層的半導體封裝。

然而，本發明概念的效果、益處及優點並非僅限於以上所述者。藉由閱讀上述說明及附圖，以上未提及的其他效果、益處及優點將對熟習此項技術者顯而易見。

最後，呈現本文中所闡述的本發明概念的實例是為了促進對本發明概念的理解，而不應被視為對本發明概念的範圍進行限制。確切而言，本文中所闡述的實例的各種組合、修改及變化被視為屬於由所附申請專利範圍界定的本發明概念的真正精神及範圍。

1:半導體封裝

100:基板

102:頂表面/上表面

104:底表面

112:連接墊/接墊

114:外部接墊

120:外部端子

200:第一功能區塊

210:記憶體晶片/第一晶片

212:第一接墊/接墊

220:第一連接件

230:第一黏合層

300:第二晶片/晶片

310:第二連接構件

320:底部填充層

400:支撐結構

430:第二黏合層

900:模製層

D1、D2:距離

W1、W2:寬度

Claims (22)

1. 一種半導體封裝，包括：基板；至少一個第一晶片，位於所述基板的上表面上；第二晶片，當在平面圖中觀察時位於所述基板的所述上表面上且定位於所述至少一個第一晶片旁邊；以及支撐結構，位於所述第二晶片上，其中所述支撐結構在平行於所述基板的所述上表面的方向上的寬度等於或大於所述第二晶片在所述方向上的寬度，自所述基板的所述上表面至所述支撐結構的頂表面的距離與自所述基板的所述上表面至所述至少一個第一晶片的頂表面的距離實質上相同，其中所述至少一個第一晶片焊線接合至所述基板，且所述第二晶片覆晶接合至所述基板。
2. 如申請專利範圍第1項所述的半導體封裝，其中所述支撐結構包括絕緣材料區塊、虛擬晶片或記憶體晶片。
3. 如申請專利範圍第1項所述的半導體封裝，其中所述支撐結構包含矽(Si)。
4. 如申請專利範圍第1項所述的半導體封裝，其中所述至少一個第一晶片是記憶體晶片，且所述第二晶片是邏輯晶片。
5. 如申請專利範圍第4項所述的半導體封裝，其中所述至少一個第一晶片包括多個堆疊第一晶片以形成第一晶片堆疊。
6. 如申請專利範圍第1項所述的半導體封裝，更包括位於所述至少一個第一晶片及所述第二晶片上的至少一個第三晶片。
7. 如申請專利範圍第1項所述的半導體封裝，更包括位於所述至少一個第一晶片及所述支撐結構上的至少一個第三晶片。
8. 如申請專利範圍第6項或第7項所述的半導體封裝，更包括插置於所述至少一個第一晶片與所述至少一個第三晶片之間的第一間隔件。
9. 如申請專利範圍第8項所述的半導體封裝，更包括至少一個第四晶片，當在平面圖中觀察時所述至少一個第四晶片位於所述基板的所述上表面上且安置於所述至少一個第一晶片及所述第二晶片旁邊，所述至少一個第四晶片插置於所述基板與所述第一間隔件之間。
10. 如申請專利範圍第9項所述的半導體封裝，其中所述至少一個第一晶片包括多個堆疊第一晶片以形成第一晶片堆疊，及/或所述至少一個第四晶片包括多個堆疊第四晶片以形成第四晶片堆疊。
11. 如申請專利範圍第9項所述的半導體封裝，其中所述至少一個第三晶片包括多個堆疊第三晶片以形成第一晶片堆疊及第二晶片堆疊，所述第二晶片堆疊安置於所述第一晶片堆疊上，且所述半導體封裝更包括安置於所述第一晶片堆疊與所述第二晶片堆疊之間的第二間隔件。
12. 如申請專利範圍第9項所述的半導體封裝，其中所述至少一個第四晶片是記憶體晶片。
13. 一種半導體封裝，包括：基板；至少一個第一晶片，安置於所述基板上且焊線接合至所述基板；第二晶片，當在平面圖中觀察時在所述基板上安置於所述第一晶片旁邊且覆晶接合至所述基板；以及至少一個第三晶片，安置於所述至少一個第一晶片及所述第二晶片上；以及支撐結構，插置於所述第二晶片與所述至少一個第三晶片之間，其中自所述基板的所述上表面至所述支撐結構的頂表面的距離與自所述基板的所述上表面至所述至少一個第一晶片的頂表面的距離實質上相同。
14. 如申請專利範圍第13項所述的半導體封裝，其中每一所述至少一個第一晶片是記憶體晶片，且所述第二晶片是邏輯晶片。
15. 如申請專利範圍第13項所述的半導體封裝，其中所述至少一個第三晶片包括多個記憶體晶片。
16. 如申請專利範圍第13項所述的半導體封裝，其中所述支撐結構包括絕緣材料區塊、虛擬晶片或記憶體晶片。
17. 如申請專利範圍第13項所述的半導體封裝，其中所述 支撐結構在平行於所述基板的上表面的方向上的寬度等於或大於所述第二晶片在所述方向上的寬度。
18. 如申請專利範圍第13項所述的半導體封裝，更包括第一間隔件，所述第一間隔件插置於所述至少一個第一晶片與所述至少一個第三晶片之間以及所述第二晶片與所述至少一個第三晶片之間。
19. 如申請專利範圍第18項所述的半導體封裝，其中所述支撐結構插置於所述第二晶片與所述第一間隔件之間。
20. 如申請專利範圍第18項所述的半導體封裝，更包括至少一個第四晶片，當在平面圖中觀察時所述第四晶片在所述基板上安置於所述至少一個第一晶片及所述第二晶片旁邊，所述至少一個第四晶片插置於所述基板與所述第一間隔件之間。
21. 如申請專利範圍第20項所述的半導體封裝，其中所述至少一個第一晶片包括多個堆疊第一晶片以形成第一晶片堆疊，及/或所述至少一個第四晶片包括多個堆疊第四晶片以形成第四晶片堆疊。
22. 如申請專利範圍第20項所述的半導體封裝，其中所述至少一個第三晶片包括多個堆疊第三晶片以形成第一晶片堆疊及第二晶片堆疊，所述第二晶片堆疊安置於所述第一晶片堆疊上，且所述半導體封裝更包括插置於所述第一晶片堆疊與所述第二晶片堆疊之間的第二間隔件。