TWI855770B - 具有氣隙的半導體元件 - Google Patents

Abstract

本揭露公開一種半導體元件及其製備方法。該半導體元件包括一基底；一汲極，其設置於該基底中；一頂部介電層，其設置於該基底上；一單元插塞結構，其包括：一單元插塞底部導電層，其設置於該頂部介電層中和該汲極上，一單元插塞頂部導電層，其設置於該頂部介電層中和該單元插塞底部導電層上，及一單元插塞頂部密封層，其設置於該頂部介電層中和該單元插塞底部導電層上，並且圍繞該單元插塞頂部導電層；及一第一氣隙，其設置於該頂部介電層中，並圍繞該單元插塞底部導電層。

Description

具有氣隙的半導體元件

本申請案主張美國第18/207,828號專利申請案之優先權(即優先權日為「2023年6月9日」)，其內容以全文引用之方式併入本文中。

本揭露涉及一種半導體元件及其製備方法，尤其涉及一種具有氣隙的半導體元件及其製備方法。

半導體元件被用於各種電子應用中，例如個人計算機，行動電話，數位相機和其他電子設備。為了滿足日益嚴苛的計算效能需求，半導體元件的尺寸不斷地被縮小。然而，縮小尺寸導致了製程中出現各種問題，並且這些問題更不斷衍生出不同狀況。因此，在提高質量、良率、性能和可靠性以及降低複雜性方面仍然面臨著挑戰。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露的一個方面提供一種半導體元件，包括一基底；一汲極，其設置於該基底中；一頂部介電層，其設置於該基底上；一單元插 塞結構，其包括：一單元插塞底部導電層，其設置於該頂部介電層中和該汲極上，一單元插塞頂部導電層，其設置於該頂部介電層中和該單元插塞底部導電層上，及一單元插塞頂部密封層，其設置於該頂部介電層中和該單元插塞底部導電層上，並且圍繞該單元插塞頂部導電層；及一第一氣隙，其設置於該頂部介電層中，並圍繞該單元插塞底部導電層。

本揭露的另一方面提供一種半導體元件，包括一基底；一共同源極與一汲極設置於該基底中，並以一字元線結構彼此隔開；一頂部介電層，其設置於該基底上；一位元線結構，其設置於該頂部介電層和該共同源極上；一單元插塞結構，其包括：一單元插塞底部導電層，其設置於該頂部介電層中和該汲極上，一單元插塞頂部導電層，其設置於該頂部介電層中和該單元插塞底部導電層上，及一單元插塞頂部密封層，其設置於該頂部介電層中和該單元插塞底部導電層上，且圍繞該單元插塞頂部導電層；一第一位元線間隙壁，其設置於該位元線結構的一側壁上，且設置於該單元插塞結構與該位元線結構之間；一第三位元線間隙壁，其設置於該第一位元線間隙壁上；及一第二氣隙，其設置於該第一位元線間隙壁與該第三位元線間隙壁之間。

本揭露的另一方面提供一種半導體元件的製備方法，包括提供一基底，並形成一汲極在該基底中；形成一頂部介電層在該基底上，並形成一開口沿著該頂部介電層以暴露該汲極；共形地形成一犧牲用層在該開口中；執行一第一沖壓蝕刻製程以部分地去該除犧牲用層，從而在該開口的一側壁上形成一犧牲用段並暴露該汲極；形成一單元插塞底部導電層在該汲極上並被該犧牲用段所圍繞；形成一單元插塞頂部密封層在該單元插塞底部導電層上以密封該空間，從而形成一第一氣隙圍繞該單元插塞 底部導電層；及形成一單元插塞頂部導電層在該單元插塞底部導電層上，並被該單元插塞頂部密封層所圍繞。該單元插塞底部導電層、該單元插塞頂部導電層和該單元插塞頂部密封層構成一單元插塞結構。

由於本揭露的半導體元件的設計，可利用該第一氣隙降低導電特徵之間的寄生電容。這種寄生電容的減少促使半導體元件的性能提高。此外，可以通過併入該第二氣隙來進一步減少寄生電容。因此，可以進一步提高半導體元件的性能。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。

「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。

為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。

在本揭露中，半導體元件一般是指能夠利用半導體特性發 揮作用的裝置，電光裝置、發光顯示裝置、半導體電路和電子裝置都屬於半導體元件的範疇。

需要說明的是，在本發明的描述中，上方(或上)對應於Z方向的箭頭方向，下方(或下)對應於Z方向箭頭的相反方向。

需要說明的是，「形成」一詞表示任何創造、建立、圖形化、植入或沉積一元素、一摻質或一材料的方法。舉例來說包括原子層沈積、化學氣相沈積、物理氣相沈積、濺鍍、共濺鍍、旋轉塗布、擴散、沈積、長晶、植入、微影、乾式蝕刻與濕式蝕刻等方法，但不以此為限。

需要說明的是，在本揭露的描述中，此處所提及的功能或步驟可能以與附圖中所標註的順序不同的順序出現。例如，根據所涉及的功能或步驟，連續顯示的兩個圖示實際上可以基本上同時執行或者有時可以以相反的順序執行。

圖1為流程圖，例示本揭露一實施例的一種半導體元件1A的製備方法10。圖2為俯視圖，例示本揭露一實施例的中間半導體元件。圖3為剖面圖，例示圖2中A-A'、B-B'線段截取的剖面結構。圖4為俯視圖，例示本揭露一實施例的中間半導體元件。圖5為剖面圖，例示圖4中A-A'、B-B'線段截取的剖面結構。圖6為俯視圖，例示為本揭露一實施例的中間半導體元件。圖7為剖面圖，例示圖6中A-A'、B-B'線段截取的剖面結構。圖8為俯視圖，例示本揭露一實施例的中間半導體元件。圖9為剖面圖，例示圖8中A-A'、B-B'線段截取的剖面結構。

參照圖1至圖9，在步驟S11中，提供一基底101，在基底101中形成一隔離層103以定義多個主動區AA，並在主動區AA中形成多個井區域WR，多個字元線結構200可形成在基底101中，並且在井區域 WR中形成多個共同源極CS和多個汲極DR。

參照圖2和圖3，在一些實施例中，基底101包括由至少一種半導體材料組成的塊狀半導體基底。塊狀半導體基底可以由例如矽或鍺等元素半導體形成，或例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦等化合物半導體形成，或其他III-V化合物半導體、II-VI化合物半導體，或其組合形成。

在一些實施例中，基底101包括絕緣體上半導體結構，其從底部到頂部由處理基底、絕緣體層和最頂部半導體材料層組成。處理基底和最頂部半導體材料層由與上述塊狀半導體基底相同的材料形成。絕緣體層為結晶或非結晶介電材料，例如氧化物和/或氮化物。例如，絕緣體層是介電氧化物，例如氧化矽。又例如，絕緣體層可以是介電氮化物，例如氮化矽或氮化硼。再例如，絕緣體層包括介電氧化物和介電氮化物的堆疊，例如以任何順序堆疊的氧化矽及氮化矽或氮化硼。絕緣體層具有介於約10奈米(nm)與約200nm之間的厚度。絕緣體層可消除基底101中相鄰元件之間的漏電流，並且減少與源極/汲極相關聯的寄生電容。

應當注意，術語「約」改變本揭露的成分、組分或反應物的量是指例如通過用於製備的典型測量和液體處理程序可發生的數值變化於濃縮物或溶液。此外，變化亦可能源自量測程序中的非故意失誤、製備組合物或實施方法時等情況中所使用之成分的製備、來源或純度上之差異。在一方面，術語「約」是指所示數值10%以內的變化。另一方面，術語「約」是指所示數值5%以內的變化。在其他方面，術語「約」是指所示數值10%、9%、8%、7%、6%、5%、4%、3%、2%或1%以內的變化。

參照圖2和圖3，執行一系列沉積製程以在基底101上沉積一墊氧化物層(為清楚起見未示出)和一墊氮化物層(為清楚起見未示出)。執行微影製程來定義隔離層103的位置。在微影製程之後，進行蝕刻製程，例如各向異性乾式蝕刻製程，以形成穿透墊氧化物層、墊氮化物層並延伸至基底101的溝槽。可以將諸如氧化矽、氮化矽、氮氧化矽或氧氮化矽的絕緣材料沉積到溝槽中，並且隨後執行諸如化學機械研磨的平坦化製程直到基底101的頂面暴露以去除多餘的填充材料以形成隔離層103。隔離層103的頂面和基底101的頂面可以實質上共面。

參照圖2和圖3，隔離層103用以定義主動區AA。在一些實施例中，主動區AA在俯視視角中沿相對於X軸和Y軸傾斜的方向延伸。

需要說明的是，每個主動區AA包括基底101的一部分和基底101上方的空間。將元件描述為設置在主動區AA上是指該元件設置在基底101的部分的頂面上。將元件描述為設置在主動區AA中是指該元件設置在基底101的部分中；然而，元件的頂面可以與基底101的部分的頂面齊平。將元件描述為設置在主動區AA上方意味著該元件設置在基底101的部分的頂面的上方。

需要說明的是，在本揭露的描述中，將元件(或特徵)位於Z方向上垂直層級(vertical level)最高的表面稱為元件(或特徵)的頂面。將元件(或特徵)位於Z方向上垂直層級最低的表面被視為元素(或特徵)的底面。

需要說明的是，在本揭露的描述中，氮氧化矽是指含有矽、氮和氧的物質，其中氧的比例大於氮的比例。氧氮化矽是指含有矽、氧和氮的物質，其中氮的比例大於氧的比例。

參照圖4和圖5，井區域WR分別對應地形成在主動區AA中。為了描述的簡潔、清楚和方便，僅描述了一個井區域WR。井區域WR通過使用例如p型摻雜劑的植入製程形成。井區域WR可以具有第一電類型(例如，p型)。術語「p型摻雜劑」是指當添加到本徵半導體材料中時會產生價電子缺陷的雜質。在含矽半導體材料中，p型摻雜劑的實例包括但不限於硼、鋁、鎵和/或銦。

參照圖6和7，在井區域WR中形成多個字元線溝槽TR，以定義字元線結構200的位置。字元線溝槽TR可以通過微影製程和隨後的蝕刻製程形成。在一些實施例中，字元線溝槽TR具有線形，並且在俯視視角中沿方向X延伸並橫穿主動區AA。例如，每個主動區AA可以與兩個字元線溝槽TR相交。多個字元線結構200(例如，兩個字元線結構200)分別對應地形成在兩個字元線溝槽TR中。為了描述的簡潔、清楚和方便，僅描述一個字元線結構200。字元線結構200可以包括字元線介電層201、字元線導電層203和字元線覆蓋層205。

參照圖6和圖7，字元線介電層201可以共形地形成在字元線溝槽TR的內表面上。字元線介電層201可以具有U形截面輪廓。換句話說，字元線介電層201可以向內形成在井區域WR中。在一些實施例中，字元線介電層201可以通過熱氧化製程形成。例如，可以通過氧化字元線溝槽TR的內表面來形成字元線介電層201。在一些實施例中，字元線介電層201可以通過化學氣相沉積或原子層沉積等沉積製程形成。字元線介電層201可以包括高k材料、氧化物、氮化物、氮氧化物或其組合。在一些實施例中，在沉積襯裡多晶矽層(為清楚起見未示出)之後，可以通過自由基氧化襯裡多晶矽層來形成字元線介電層201。在一些實施例中，在形成 內襯氮化矽層(為清楚起見未示出)之後，可以通過自由基氧化內襯氮化矽層來形成字元線介電層201。

在一些實施例中，高k材料可以包括含鉿材料。含鉿材料可以是例如氧化鉿、氧化鉿矽、氮氧化鉿矽或其組合。在一些實施例中，高k材料可以是例如氧化鑭、氧化鋁鑭、氧化鋯、氧化鋯、氮氧化矽鋯、氧化鋁或其組合。

參照圖6和圖7，字元線導電層203可以形成在字元線介電層201上。在一些實施例中，為了形成字元線導電層203，可以形成導電層(為清楚起見未示出)以填充字元線溝槽TR，隨後可以進行凹陷製程。凹陷製程可以作為回蝕製程執行或者作為平坦化製程和回蝕製程順序地執行。字元線導電層203可以具有部分填充字元線溝槽TR的凹陷形狀。也就是說，字元線導電層203的頂面可以處於低於基底101的頂面的垂直層級。

在一些實施例中，字元線導電層203可以包括金屬、金屬氮化物或其組合。例如，字元線導電層203可以由氮化鈦、鎢或氮化鈦/鎢形成。在共形地形成氮化鈦之後，氮化鈦/鎢可以具有其中使用鎢部分地填充字元線溝槽TR的結構。氮化鈦或鎢可以單獨用於字元線導電層203。在一些實施例中，字元線導電層203可以由例如多晶矽、多晶矽鍺或其組合的導電材料形成。在一些實施例中，字元線導電層203可以摻雜有諸如磷、砷、銻或硼的摻雜劑。在一些實施例中，字元線導電層203可以由例如鎢、鋁、鈦、銅等或其組合形成。

參照圖6和圖7，可以通過例如化學氣相沉積來沉積介電材料(未示出)，以完全填充字元線溝槽TR並覆蓋基底101的頂面。可以執行 諸如化學機械研磨的平坦化製程以為後續處理步驟提供實質上平坦的表面並形成字元線覆蓋層205。在一些實施例中，字元線覆蓋層205可以由例如氧化矽、氮化矽或其他適用的介電材料形成。

參照圖8和圖9，共同源極CS和汲極DR可以形成在主動區AA中。為了描述的簡潔、清楚和方便，僅描述一個主動區AA中的共同源極CS和兩個汲極DR。所有其他主動區AA可以具有相同的元件並且可以具有相同的配置。兩個汲極DR可以分別形成在兩個字元線結構200和隔離層103之間。共同源極CS可以形成在兩個字元線結構200之間。共同源極CS和汲極DR可以通過植入製程形成。植入製程可以採用例如n型摻雜劑。可以將n型摻雜劑添加到本徵半導體以將自由電子貢獻給本徵半導體。在含矽基底中，n型摻雜劑即雜質的實例包括但不限於銻、砷和磷。共同源極CS和汲極DR可以具有與井區域WR的電學類型相反的第二電學類型(例如，n型)。在一些實施例中，共同源極CS和汲極DR的摻雜濃度可在約1E19原子/cm^3和約1E21原子/cm^3之間；但小於或大於上述範圍的其他摻雜劑濃度也可用於本申請。

在一些實施例中，可以執行退火製程以激活共同源極CS、汲極DR和井區域WR。退火製程可具有介於約800℃與約1250℃之間的製程溫度。退火製程可具有介於約1毫秒與約500毫秒之間的製程持續時間。退火製程可以是例如快速熱退火、雷射尖峰退火或閃光燈退火。

圖10為俯視圖，例示本揭露一實施例的中間半導體元件。圖11為剖面圖，例示圖10中A-A'和B-B'線段截取的剖面結構。圖12為俯視圖，例示本揭露一實施例的中間半導體元件。圖13和圖14為剖面圖，例示圖12中A-A'和B-B'線段截取的剖面結構，以表示製備本揭露一實施 例的半導體元件1A的部分流程。圖15為俯視圖，例示本揭露的一個實施例的中間半導體元件。圖16和圖17為剖面圖，例示圖15中A-A'線和B-B'線段截取的剖面結構，以表示製備本揭露一實施例的半導體元件1A的部分流程。

參照圖10至圖17，在步驟S13，在共同源極CS上形成多個位元線插塞321，在位元線插塞321上形成多個位元線結構300，在位元線結構300的側壁上形成多個第一位元線間隙壁311，並且形成覆蓋位元線結構300的一頂部介電層107。

參照圖10和11，在基底101上形成一底部介電層105。底部介電層105可作為後續半導體製程的蝕刻停止層。通常，蝕刻停止層可以提供在形成導電特徵時停止蝕刻製程的機制。在一些實施例中，底部介電層105優選地由具有與相鄰層不同的蝕刻選擇性的介電材料形成。例如，底部介電層105可以由氮化矽、碳氮化矽、碳氧化矽等形成。底部介電層105通過化學氣相沉積或電漿增強化學氣相沉積來沉積。

參照圖10和11，位元線插塞321沿著底部介電層105形成，並且分別對應地形成在共同源極CS上。位元線插塞321分別對應地電連接到共同源極CS。在一些實施例中，位元線插塞321可以由例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物或其組合形成。在一些實施例中，位元線插塞321在俯視視角中可以具有正方形截面輪廓，但不限於該形狀。在一些實施例中，位元線插塞321在俯視視角中可以具有矩形、圓形或其他適用形狀的截面輪廓。

參照圖12和13，在底部介電層105上形成一第一導電材料 601的層。在一些實施例中，第一導電材料601例如可以是多晶矽、多晶鍺、多晶矽鍺、摻雜多晶矽、摻雜多晶鍺、摻雜多晶矽鍺或其組合。在一些實施例中，用於第一導電材料601的摻雜劑可以包括硼、鋁、鎵、銦、銻、砷或磷。在一些實施例中，第一導電材料601的層可以通過例如化學氣相沉積或其他適用的沉積製程形成。

參照圖12和13，在第一導電材料601的層上形成一第二導電材料603的層。在一些實施例中，第二導電材料603例如可以是矽化鈦、矽化鎳、矽化鎳鉑、矽化鉭或矽化鈷。在一些實施例中，第二導電材料603的層可具有介於約2nm與約20nm之間的厚度。

參照圖12和13，在第二導電材料603的層上形成一第三導電材料605的層。在一些實施例中，第三導電材料605可以是例如鈦、鎳、鉑、鉭、鈷、銀、銅、鋁、其他適用的導電材料或其組合。

為了描述的簡潔、清楚和方便，僅描述一個位元線覆蓋層307。

參照圖12和13，位元線覆蓋層307形成在第三導電材料605的層上和共同源極CS上方。位元線覆蓋層307具有位元線結構300的圖案化構型。在一些實施例中，在俯視視角中，位元線覆蓋層307沿著垂直於字元線結構200的方向延伸。在一些實施例中，位元線覆蓋層307可以由例如氧化矽、氮化矽、氮氧化矽、氧氮化矽或其他適用的絕緣材料形成。在一些實施例中，位元線覆蓋層307的寬度W1大於位元線插塞321的寬度W2。

參照圖14，執行位元線蝕刻製程以去除部分第一導電材料601、部分第二導電材料603和部分第三導電材料605。在一些實施例中， 位元線蝕刻製程可以是多階段蝕刻製程。例如，位元線蝕刻製程可以是三階段各向異性乾式蝕刻製程。每個階段的蝕刻化學可以不同，以提供不同的蝕刻選擇性。

在一些實施例中，在位元線蝕刻製程的第一階段期間，第三導電材料605與位元線覆蓋層307的蝕刻速率比可介於約100：1和約1.05：1之間、介於約15：1和約2：1之間、或介於約10：1和約2：1之間。在一些實施例中，在位元線蝕刻製程的第一階段，第三導電材料605與第二導電材料603的蝕刻速率比可介於約100：1與約1.05：1之間、介於約15：1與約2：1之間、或介於約10：1與約2：1之間。

在一些實施例中，在位元線蝕刻製程的第二階段，第二導電材料603與位元線覆蓋層307的蝕刻速率比可介於約100：1和約1.05：1之間、介於約15：1和約2：1之間、或介於約10：1和約2：1之間。在一些實施例中，在位元線蝕刻製程的第二階段，第二導電材料603與第一導電材料601的蝕刻速率比可介於約100：1與約1.05：1之間、介於約15：1與約2：1之間，或介於約10：1與約2：1之間。

在一些實施例中，在位元線蝕刻製程的第三階段，第一導電材料601與位元線覆蓋層307的蝕刻速率比可介於約100：1和約1.05：1之間、介於約15：1和約2：1之間，或介於約10：1和約2：1之間。在一些實施例中，在位元線蝕刻製程的第三階段，第一導電材料601與底部介電層105的蝕刻速率比可介於約100：1與約1.05：1之間、介於約15：1與約2：1之間，或介於約10：1與約2：1之間。

參照圖14，剩餘的第一導電材料601可以視為位元線底部導電層301。位元線底部導電層301形成在位元線插塞321上，並且可以電 連接到共同源極CS。剩餘的第二導電材料603可以視為位元線中間導電層303。位元線中間導電層303形成在位元線底部導電層301上。剩餘的第三導電材料605可以視為位元線頂部導電層305。位元線頂部導電層305形成在位元線中間導電層303和位元線覆蓋層307之間。位元線底部導電層301、位元線中間導電層303、位元線頂部導電層305和位元線覆蓋層307共同構成位元線結構300。

參照圖15和16，共形地形成一間隙壁材料的層(未示出)以覆蓋底部介電層105和位元線結構300。在一些實施例中，間隙壁材料的層可以通過例如原子層沉積、化學氣相沉積或其他適用的沉積製程形成。在一些實施例中，間隙壁材料可以是例如未摻雜的氧化物。在一些實施例中，間隙壁材料可以是例如氧化矽、氮化矽、氮氧化矽、氧氮化矽或其他適用的絕緣材料。隨後，執行間隙壁蝕刻製程以去除部分間隙壁材料。剩餘的間隙壁材料可以視為多個第一位元線間隙壁311。第一位元線間隙壁311形成在位元線結構300的側壁300SW上。在一些實施例中，間隙壁蝕刻製程例如可以是諸如反應離子蝕刻的各向異性蝕刻製程。

參照圖17，在基底101上方形成一頂部介電層107，以覆蓋位元線結構300和第一位元線間隙壁311。可以執行平坦化製程，例如化學機械研磨，以去除多餘的材料並為後續製程步驟提供實質上平坦的表面。在一些實施例中，頂部介電層107可以由例如未摻雜的氧化物形成。在一些實施例中，頂部介電層107包括例如氧化矽、未摻雜的矽酸鹽玻璃、旋塗低k介電層、化學氣相沉積低k介電層或其組合。在一些實施例中，頂部介電層107包括諸如旋塗玻璃的自平坦化材料或諸如SiLK^TM的旋塗低k介電質材料。在一些實施例中，頂部介電層107可通過包括例如 化學氣相沉積、電漿增強化學氣相沉積、蒸發或旋塗的沉積製程形成。

參照圖17，在頂部介電層107上形成第一遮罩701。在一些實施例中，第一遮罩701可以是光阻劑層。第一遮罩701包括定義稍後將說明的單元插塞結構400的位置和輪廓的圖案。

圖18為俯視圖，例示本揭露一實施例的中間半導體元件。圖19和圖20為剖面圖，例示圖18中A-A'線和B-B'線段截取的剖面結構，以表示製備本揭露一實施例的半導體元件1A的部分流程。圖21為俯視圖，例示本揭露一實施例的中間半導體元件。圖22和圖23為剖面圖，例示圖21中A-A'線和B-B'線段截取的剖面結構，以表示製備本揭露一實施例的半導體元件1A的部分流程。圖24為俯視圖，例示本揭露一實施例的中間半導體元件。圖25為剖面圖，例示圖24中的A-A'和B-B'線段截取的剖面結構。

參照圖1及圖18至圖25，在步驟S15，形成多個開口107O以暴露汲極DR，在開口107O的側壁107SW上共形地形成多個犧牲用段609S，以及在開口107O中形成多個單元插塞底部導電層401。

參照圖18和19，可以使用第一遮罩701作為遮罩來執行開口蝕刻製程以去除部分頂部介電層107和部分底部介電層105。在一些實施例中，開口蝕刻製程可以是多階段蝕刻製程。例如，開口蝕刻製程可以是兩階段的各向異性乾式蝕刻製程。每個階段的蝕刻化學可以不同，以提供不同的蝕刻選擇性。

在一些實施例中，在開口蝕刻製程的第一階段，頂部介電層107與第一遮罩701的蝕刻速率比可介於約100：1與約1.05：1之間、介於約15：1與約2：1之間、或介於約10：1與約2：1之間。在一些實施例中，在開 口蝕刻製程的第一階段，頂部介電層107與底部介電層105的蝕刻速率比可介於約100：1與約1.05：1之間、介於約15：1與約2：1之間、或介於約10：1與約2：1之間。

在一些實施例中，在開口蝕刻製程的第二階段，底部介電層105與第一遮罩701的蝕刻速率比可介於約100：1與約1.05：1之間、介於約15：1與約2：1之間、或介於約10：1與約2：1之間。在一些實施例中，在開口蝕刻製程的第二階段，底部介電層105與汲極DR的蝕刻速率比可在約100：1和約1.05：1之間、在約15：1和約2：1之間、或在約10：1和約2：1之間。

在開口蝕刻製程之後，可以沿著頂部介電層107和底部介電層105形成開口107O。汲極DR可分別對應地通過開口107O暴露。第一遮罩701在形成開口107O之後將被去除。在一些實施例中，開口107O在俯視視角中可具有圓形截面輪廓，但不限於該形狀。在一些實施例中，開口107O在俯視視角中可以具有矩形、正方形或其他適用形狀的截面輪廓。

參照圖20，犧牲用層609共形地形成在頂部介電層107的頂面107TS上和開口107O中。在一些實施例中，犧牲用層609可以由相對於頂部介電層107具有蝕刻選擇性的材料形成。在一些實施例中，犧牲用層609可以由諸如硼矽玻璃、磷矽玻璃、硼磷矽玻璃、氟矽酸鹽玻璃、碳摻雜氧化矽等的摻雜氧化物形成。在一些實施例中，犧牲用層609可以由可熱分解聚合物或可熱降解聚合物形成。當暴露於超過可熱分解聚合物的分解溫度或可熱降解聚合物的降解溫度的溫度時，可熱分解聚合物或可熱降解聚合物分解或降解成氣態。在一些實施例中，犧牲用層609可以通過例 如原子層沉積、化學氣相沉積或其他適用的沉積製程形成。汲極DR可在當前階段被犧牲用層609所覆蓋。

參照圖21和圖22，執行第一沖壓蝕刻製程以去除部分的犧牲用層609。詳細地，去除形成在頂部介電層107的頂面107TS和開口107O的底部107B上的犧牲用層609。在一些實施例中，第一沖壓蝕刻製程可以是各向異性蝕刻製程，例如各向異性乾式蝕刻製程或反應離子蝕刻。在一些實施例中，在第一次沖壓蝕刻過程中，犧牲用層609與頂部介電層107的蝕刻速率比可介於約100：1與約1.05：1之間、介於約15：1與約2：1之間、或介於約10：1與約2：1之間。在一些實施例中，在第一次沖壓蝕刻過程中，犧牲用層609與汲極DR的蝕刻速率比可介於約100：1和約1.05：1之間、介於約15：1和約2：1之間、或介於約10：1和約2：1之間。在第一沖壓蝕刻製程之後，剩餘的犧牲用層609可視為犧牲用段609S。

參照圖21和22，犧牲用段609S分別對應地形成在開口107O的側壁107SW上。犧牲用段609S在俯視視角中可以具有環形截面輪廓，但不以此為限。犧牲用段609S的俯視形狀由開口107O的俯視形狀來確定。汲極DR可在當前階段被部分地暴露。

參照圖23，第四導電材料607的層形成在頂部介電層107的頂面107TS上，並可完全填充開口107O。執行平坦化製程，例如化學機械研磨，以去除多餘的材料並為後續製程步驟提供實質上平坦的表面。在一些實施例中，第四導電材料607例如可以是多晶矽、多晶鍺、多晶矽鍺、摻雜多晶矽、摻雜多晶鍺、摻雜多晶矽鍺或其組合。在一些實施例中，第四導電材料607的摻雜劑可以包括硼、鋁、鎵、銦、銻、砷或磷。在一些實施例中，第四導電材料607的層可以通過例如化學氣相沉積或其 他適用的沉積製程形成。

參照圖24和25，可以執行回蝕製程以去除部分第四導電材料607。在一些實施例中，在回蝕製程中，第四導電材料607與頂部介電層107的蝕刻速率比可介於約100：1與約1.05：1之間、介於約15：1與約2：1之間、或介於約10：1與約為2：1之間。在一些實施例中，在回蝕製程中，第四導電材料607與多個犧牲用段609S的蝕刻速率比可介於約100：1和約1.05：1之間、介於約15：1和約2：1之間、或介於約10：1和約2：1之間。在回蝕製程之後，剩餘的第四導電材料607可以視為單元插塞底部導電層401。單元插塞底部導電層401分別對應地形成在開口107O中。單元插塞底部導電層401分別並且相應地被犧牲用段609S所圍繞。

為了描述的簡潔、清楚和方便，僅描述了一個單元插塞底部導電層401。

參照圖25，在一些實施例中，單元插塞底部導電層401的頂面401TS位在位元線頂部導電層305的頂面305TS和位元線頂部導電層305的底面305BS之間的垂直層級VL1。或者，在一些實施例中，單元插塞底部導電層401的頂面401TS(如圖28所示)位在位元線底部導電層301的頂面301TS和底部介電層105的頂面105TS之間的垂直層級。在一些實施例中，單元插塞底部導電層401的寬度W3與開口107O的寬度W4的寬度比可以介於約0.5與約0.95之間或介於約0.6與約0.85之間。應當注意，稍後將說明的單元插塞結構400是形成在開口107O中。因此，開口107O的寬度W4將被單元插塞結構400所繼承。

圖26為俯視圖，例示本揭露一實施例的中間半導體元件。圖27和圖28為剖面圖，例示圖26中A-A'線和B-B'線段截取的剖面結構， 以表示製備本揭露一實施例的半導體元件1A的部分流程。圖29為俯視圖，例示本揭露一實施例的中間半導體元件。圖30為剖面圖，例示圖30中A-A'、B-B'線段截取的剖面結構。圖31為俯視圖，例示本揭露一實施例的中間半導體元件。圖32為剖面圖，例示圖31中A-A'和B-B'線段截取的剖面結構。

參照圖1及圖26至圖32，在步驟S17，去除犧牲用段609S以形成圍繞單元插塞底部導電層401的多個空間SP，形成多個單元插塞頂部密封層405以密封空間SP，且同時形成多個第一氣隙501，並且在單元插塞底部導電層401上形成多個單元插塞頂部導電層403，以構成多個單元插塞結構400。

參照圖26和圖27，執行移除製程以去除犧牲用段609S，並分別相應地形成(或建立)圍繞單元插塞底部導電層401的空間SP(或間隙)。在一些實施例中，空間SP在俯視視角中具有環形截面輪廓，但不限於此。空間SP在俯視視角中的形狀由開口107O在俯視視角中的形狀來確定。

在一些實施例中，移除製程可涉及氣相蝕刻。舉例來說，可使用氣相氟化氫移除犧牲用段609S，從而原位形成空間SP。由於由摻雜氧化物形成的犧牲用段609S與由未摻雜氧化物形成的頂部介電層107和底部介電層105之間的密度差異，氣相氟化氫在由摻雜氧化物形成的犧牲用段609S上表現出更高的蝕刻速率。因此，氣相氟化氫選擇性地移除由摻雜的氧化物形成的犧牲用段609S，同時完整地留下由未摻雜的氧化物形成的頂部介電層107和底部介電層105。

在一些實施例中，移除製程可涉及熱處理。圖25所示的中 間半導體元件可被加熱，以分解或降解由可熱分解聚合物或可熱降解聚合物形成的犧牲用段609S。熱處理的溫度可為約300℃至約450℃。在一些實施例中，熱處理的溫度可為約350℃至約420℃。

參照圖28，在頂部介電層107的頂面107TS上、單元插塞底部導電層401上以及開口107O的側壁107SW上共形地形成一密封材料613的層。密封材料613的層密封空間SP，並將密封的空間轉變為第一氣隙501。在一些實施例中，密封材料613的層的底面613BS可以位於與單元插塞底部導電層401的頂面401TS實質上共面的垂直層級。在一些實施例中，密封材料613可以向下流向底部介電層105。這意指密封材料613的層的底面613BS可設置在與單元插塞底部導電層401的頂面401TS相對比較低的垂直層級(圖28中未示出)。即使在這種情況下，在密封材料613向下流動的情況下，仍存在剩餘的未填充空間來形成第一氣隙501。

在俯視視角下，第一氣隙501的截面形狀由空間SP的截面形狀來確定。也就是說，第一氣隙501可以具有環形截面輪廓或其他適用形狀的截面輪廓。

在一些實施例中，密封材料613可以是例如氧化矽、氮化矽或其他適用的介電材料。

參照圖29和圖30，執行第二沖壓蝕刻製程以去除部分密封材料613。詳細地，形成在頂部介電層107的頂面107TS上的密封材料613被完全去除。另外，可以部分地去除形成在單元插塞底部導電層401的頂面401TS上的密封材料613。這種部分去除允許剩餘的密封材料613繼續密封第一氣隙501，同時部分地暴露單元插塞底部導電層401的頂面401TS。

在一些實施例中，第二沖壓蝕刻製程可以是各向異性蝕刻 製程，例如各向異性乾式蝕刻製程或反應離子蝕刻。在一些實施例中，在第二沖壓蝕刻過程中，密封材料613與頂部介電層107的蝕刻速率比可介於約100：1與約1.05：1之間、介於約15：1與約2：1之間、或介於約10：1與約2：1之間。在一些實施例中，在第二沖壓蝕刻過程中，密封材料613與單元插塞底部導電層401的蝕刻速率比可介於約100：1和約1.05：1之間、介於約15：1和約2：1之間、或介於約10：1和約2：1之間。

在第二沖壓蝕刻製程之後，剩餘的密封材料613可視為單元插塞頂部密封層405。為了描述的簡潔、清楚和方便，僅描述了一個單元插塞頂部密封層405。在一些實施例中，單元插塞頂部密封層405的厚度T1大於第一氣隙501的厚度T2。在一些實施例中，單元插塞頂部密封層405在俯視視角中具有環形截面輪廓，但並不限於此。俯視視角中的單元插塞頂部密封層405的形狀是由俯視視角中的開口107O的形狀來確定。

參照圖31和圖32，單元插塞頂部導電層403分別對應地形成在單元插塞底部導電層401上。單元插塞頂部導電層403分別被單元插塞頂部密封層405所圍繞。為了描述的簡潔、清楚和方便，僅描述了一個單元插塞頂部導電層403。在一些實施例中，單元插塞頂部導電層403的寬度W5小於單元插塞底部導電層401的寬度W3。單元插塞頂部導電層403通過單元插塞底部導電層401電耦合到汲極DR，並且電連接到電容器(未圖示)。在一些實施例中，單元插塞頂部導電層403在俯視視角中具有圓形截面輪廓，但不限於該形狀。俯視視角中的單元插塞頂部密封層405的形狀是由俯視視角中的開口107O的形狀來確定。在一些實施例中，單元插塞頂部導電層403通過用導電材料完全填充開口107O來形成；隨後，執行平坦化製程直到暴露頂部介電層107的頂面107TS。在一些實施 例中，導電材料可以是例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物或其組合。

參照圖31和圖32，單元插塞底部導電層401、單元插塞頂部導電層403和單元插塞頂部密封層405一起構成單元插塞結構400。

由於第一氣隙501的存在，可以減小導電特徵(例如，位元線結構300和單元插塞結構400)之間的寄生電容。結果，半導體元件1A的性能將得以提高。

圖33至圖36為剖面圖，例示製備本揭露另一實施例的半導體元件1B的部分流程。

參照圖33，中間半導體元件可以用類似於圖2至圖16中所示的過程來製備，在此不再重複說明。多個第一位元線間隙壁311可以由例如未摻雜的氧化物或氮化矽形成。多個犧牲用間隙壁611分別對應地形成在多個第一位元線間隙壁311上。在一些實施例中，犧牲用間隙壁611由相對於第一位元線間隙壁311具有蝕刻選擇性的材料形成。在一些實施例中，犧牲用間隙壁611可以由諸如硼矽玻璃、磷矽玻璃、硼磷矽玻璃、氟化矽酸鹽玻璃、碳摻雜氧化矽等的摻雜氧化物形成。在一些實施例中，犧牲用間隙壁611可以由可熱分解聚合物或可熱降解聚合物形成。當暴露於超過可熱分解聚合物的分解溫度或可熱降解聚合物的降解溫度的溫度時，可熱分解聚合物或可熱降解聚合物分解或降解成氣態。

參照圖34，多個第三位元線間隙壁315分別對應地形成在多個犧牲用間隙壁611上。多個第三位元線間隙壁315可以由例如未摻雜的氧化物或氮化矽形成。

參照圖35，執行移除製程以去除多個犧牲用間隙壁611並分別對應地形成(或產生)多個第二氣隙503。為了描述的簡潔、清楚和方便，僅描述一個第二氣隙503。第二氣隙503形成在第一位元線間隙壁311和第三位元線間隙壁315之間。在一些實施例中，第二氣隙503在俯視視角中具有線形截面輪廓(未示出)。

在一些實施例中，移除製程涉及氣相蝕刻。例如，可以採用氣相氟化氫去除犧牲用間隙壁611，從而原位形成第二氣隙503。由於由摻雜的氧化物形成的犧牲用間隙壁611與由未摻雜的氧化物形成的第一位元線間隙壁311和第三位元線間隙壁315之間的密度差異，氣相氟化氫在由摻雜的氧化物形成的犧牲用間隙壁611上表現出更高的蝕刻速率。因此，氣相氟化氫選擇性地去除由摻雜的氧化物形成的犧牲用間隙壁611，同時完整地留下由未摻雜的氧化物形成的第一位元線間隙壁311和第三位元線間隙壁315。

在一些實施例中，移除過程可涉及熱處理。圖25所示的中間半導體元件可被加熱，以分解或降解由可熱分解聚合物或可熱降解聚合物形成的犧牲用間隙壁611。熱處理的溫度可為約300℃至約450℃。在一些實施例中，熱處理的溫度可為約350℃至約420℃。

參照圖36，頂部介電層107、多個第一氣隙501和多個單元插塞結構400可以用類似於圖17至圖32中所示的過程來形成，在此不再重複說明。

由於第二氣隙503的存在，可以進一步減小導電特徵(例如，位元線結構300和單元插塞結構400)之間的寄生電容。因此，半導體元件1B的性能將得以進一步提高。

圖37至圖41為剖面圖，例示製備本揭露另一實施例的半導體元件1C的部分流程。

參照圖37，中間半導體元件可以用類似於圖2至圖14中所示的過程來製備，在此不再重複說明。一襯墊層317可被共形地形成以覆蓋底部介電層105和多個位元線結構300。襯墊層317可以通過例如原子層沉積、化學氣相沉積或其他適用的沉積製程形成。在一些實施例中，襯墊層317可以由例如氮化矽、氮氧化矽、氧氮化矽或其他適用的介電材料形成。

參照圖38，在襯墊層317上共形地形成一間隙壁材料617的層。在一些實施例中，間隙壁材料617可以包括釩和低k材料。例如，間隙壁材料617可以包括一種或多種氧化釩。氧化釩的種類根據VO_x，其中x在約1至約3的範圍內。在一些實施例中，間隙壁材料617的介電常數可介於約1和約3之間。

在一些實施例中，間隙壁材料617的層可以通過例如化學氣相沉積、電漿增強化學氣相沉積、原子層沉積或電漿增強原子層沉積形成。原子層沉積過程在理論上是自限性的，一直持續到基底表面上所有可用的活性位點都已反應為止。原子層沉積製程可以通過時域或空間原子層沉積來執行。

在時域製程中，基底(例如，襯墊層317)在任何給定時間暴露於單一反應氣體。在例示性時域製程中，處理腔室可以用金屬前驅物填充一段時間，以允許金屬前驅物與基底上的可用位點充分反應。接著可讓第二反應氣體流入處理腔室，並在第二反應氣體與基底表面或基底表面上的材料完全反應之前吹掃處理腔室中的前驅物。時域過程通過確保在 任何給定時間只有一種反應氣體存在於處理腔室中來最小化反應氣體的混合。在任何反應性氣體暴露的開始，反應性物質的濃度從零到最終預定壓力都有一段延遲。類似地，從處理腔室中清除所有反應性物質也有延遲。

在空間原子層沉積中，基底在單個處理腔室內的不同處理區域之間移動。每個單獨的處理區域通過氣幕與相鄰的處理區域隔開。氣幕有助於防止反應氣體混合，以最大限度地減少任何氣相反應。基底移動通過不同的處理區域允許基底順序地暴露於不同的反應氣體，同時防止氣相反應。

在一些實施例中，釩前驅物可以是任何釩有機金屬化合物。合適的釩前驅物包括但不限於三異丙氧基氧釩、三乙氧基氧釩、乙酰丙酮釩、三氯化釩、氯化釩(III)、氯化釩(IV)等。釩前驅物可以通過載氣例如氬氣、氦氣或氫氣輸送。在一些實施例中，反應物可包括氧源、氮源、碳源、氫源、硼源、矽源或其組合。

在一些實施例中，間隙壁材料617的層可以被摻雜。間隙壁材料617的層可以包括摻雜劑，其量在該層的0至50原子%範圍內。摻雜劑包括但不限於碳、氮、矽、硼和氟。

參照圖39，執行間隙壁蝕刻製程以去除部分間隙壁材料617。剩餘的間隙壁材料617可以視為覆蓋襯墊層317的側壁317SW的多個第二位元線間隙壁313。間隙壁蝕刻製程例如可以是諸如反應離子蝕刻的各向異性蝕刻製程。

參照圖40，多個第三位元線間隙壁315分別對應地形成在多個犧牲用間隙壁611上。第三位元線間隙壁315可以由例如未摻雜的氧化物或氮化矽形成。在一些實施例中，第三位元線間隙壁315可以由例如 氧化矽、氮化矽、氮氧化矽、氧氮化矽或其他適用的絕緣材料形成。

參照圖41，頂部介電層107、多個第一氣隙501和多個單元插塞結構400可以用類似於圖17至圖32中所示的過程形成，在此不再重複說明。

由於採用含釩的第二位元線間隙壁313，可以進一步減小導電特徵(例如，位元線結構300和單元插塞結構400)之間的寄生電容。因此，半導體元件1C的性能將得以進一步提高。

本揭露的一方面提供一種半導體元件，包括一基底；一汲極，其設置於該基底中；一頂部介電層，其設置於該基底上；一單元插塞結構，其包括：一單元插塞底部導電層，其設置於該頂部介電層中和該汲極上，一單元插塞頂部導電層，其設置於該頂部介電層中和該單元插塞底部導電層上，及一單元插塞頂部密封層，其設置於該頂部介電層中和該單元插塞底部導電層上，並且圍繞該單元插塞頂部導電層；及一第一氣隙，其設置於該頂部介電層中，並圍繞該單元插塞底部導電層。

本揭露的另一方面提供一種半導體元件，包括一基底；一共同源極與一汲極設置於該基底中，並以一字元線結構彼此隔開；一頂部介電層，其設置於該基底上；一位元線結構，其設置於該頂部介電層和該共同源極上；一單元插塞結構，其包括：一單元插塞底部導電層，其設置於該頂部介電層中和該汲極上，一單元插塞頂部導電層，其設置於該頂部介電層中和該單元插塞底部導電層上，及一單元插塞頂部密封層，其設置於該頂部介電層中和該單元插塞底部導電層上，且圍繞該單元插塞頂部導電層；一第一位元線間隙壁，其設置於該位元線結構的一側壁上，且設置於該單元插塞結構與該位元線結構之間；一第三位元線間隙壁，其設置於 該第一位元線間隙壁上；及一第二氣隙，其設置於該第一位元線間隙壁與該第三位元線間隙壁之間。

本揭露的另一方面提供一種半導體元件的製備方法，包括提供一基底，並形成一汲極在該基底中；形成一頂部介電層在該基底上，並形成一開口沿著該頂部介電層以暴露該汲極；共形地形成一犧牲用層在該開口中；執行一第一沖壓蝕刻製程以部分地去該除犧牲用層，從而在該開口的一側壁上形成一犧牲用段並暴露該汲極；形成一單元插塞底部導電層在該汲極上並被該犧牲用段所圍繞；形成一單元插塞頂部密封層在該單元插塞底部導電層上以密封該空間，從而形成一第一氣隙圍繞該單元插塞底部導電層；及形成一單元插塞頂部導電層在該單元插塞底部導電層上，並被該單元插塞頂部密封層所圍繞。該單元插塞底部導電層、該單元插塞頂部導電層和該單元插塞頂部密封層構成一單元插塞結構。

由於本揭露的半導體元件的設計，可利用第一氣隙501降低導電特徵之間的寄生電容。寄生電容的減少促使半導體元件1A的性能提高。此外，可以通過包含第二氣隙503和/或包含釩的第二位元線間隙壁313進一步減小寄生電容。因此，半導體元件1A的性能將得以提高。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應 實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。

1A:半導體元件

1B:半導體元件

1C:半導體元件

10:製備方法

101:基底

103:隔離層

105:底部介電層

105TS:頂面

107:頂部介電層

107O:開口

107B:底部

107SW:側壁

107TS:頂面

200:字元線結構

201:字元線介電層

203:字元線導電層

205:字元線覆蓋層

300:位元線結構

300SW:側壁

301:位元線底部導電層

301TS:頂面

303:位元線中間導電層

305:位元線頂部導電層

305BS:底面

305TS:頂面

307:位元線覆蓋層

311:第一位元線間隙壁

313:第二位元線間隙壁

315:第三位元線間隙壁

317:襯墊層

317SW:側壁

321:位元線插塞

400:單元插塞結構

401:單元插塞底部導電層

401TS:頂面

403:單元插塞頂部導電層

405:單元插塞頂部密封層

501:第一氣隙

503:第二氣隙

601:第一導電材料

603:第二導電材料

605:第三導電材料

607:第四導電材料

609:犧牲用層

609S:犧牲用段

611:犧牲用間隙壁

613:密封材料

613BS:底面

617:間隙壁材料

701:第一遮罩

AA:主動區

CS:共同源極

DR:汲極

S11:步驟

S13:步驟

S15:步驟

S17:步驟

SP:空間

T1:厚度

T2:厚度

VL1:垂直層級

W1:寬度

W2:寬度

W3:寬度

W4:寬度

W5:寬度

WR:井區域

Z:方向

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。

圖1為流程圖，例示本揭露一實施例的一種半導體元件的製備方法；圖2為俯視圖，例示本揭露一實施例的中間半導體元件；圖3為剖面圖，例示圖2中A-A'、B-B'線段截取的剖面結構；圖4為俯視圖，例示本揭露一實施例的中間半導體元件；圖5為剖面圖，例示圖4中A-A'、B-B'線段截取的剖面結構；圖6為俯視圖，例示為本揭露一實施例的中間半導體元件； 圖7為剖面圖，例示圖6中A-A'、B-B'線段截取的剖面結構；圖8為俯視圖，例示本揭露一實施例的中間半導體元件；圖9為剖面圖，例示圖8中A-A'、B-B'線段截取的剖面結構；圖10為俯視圖，例示本揭露一實施例的中間半導體元件；圖11為剖面圖，例示圖10中A-A'和B-B'線段截取的剖面結構；圖12為俯視圖，例示本揭露一實施例的中間半導體元件；圖13和圖14為剖面圖，例示圖12中A-A'和B-B'線段截取的剖面結構，以表示製備本揭露一實施例的半導體元件的部分流程；圖15為俯視圖，例示本揭露一實施例的中間半導體元件；圖16和圖17為剖面圖，例示圖15中A-A'線和B-B'線段截取的剖面結構，以表示製備本揭露一實施例的半導體元件的部分流程；圖18為俯視圖，例示本揭露一實施例的中間半導體元件；圖19和圖20為剖面圖，例示圖18中A-A'線和B-B'線段截取的剖面結構，以表示製備本揭露一實施例的半導體元件的部分流程；圖21為俯視圖，例示本揭露一實施例的中間半導體元件；圖22和圖23為剖面圖，例示圖21中A-A'線和B-B'線段截取的剖面結構，以表示製備本揭露一實施例的半導體元件的部分流程；圖24為俯視圖，例示本揭露一實施例的中間半導體元件；圖25為剖面圖，例示圖24中的A-A'和B-B'線段截取的剖面結構；圖26為俯視圖，例示本揭露一實施例的中間半導體元件；圖27和圖28為剖面圖，例示圖26中A-A'線和B-B'線段截取的剖面結構，以表示製備本揭露一實施例的半導體元件的部分流程；圖29為俯視圖，例示本揭露一實施例的中間半導體元件； 圖30為剖面圖，例示圖30中A-A'、B-B'線段截取的剖面結構；圖31為俯視圖，例示本揭露一實施例的中間半導體元件；圖32為剖面圖，例示圖31中A-A'和B-B'線段截取的剖面結構；圖33至圖36為剖面圖，例示製備本揭露另一實施例的半導體元件的部分流程；及圖37至圖41為剖面圖，例示製備本揭露另一實施例的半導體元件的部分流程。

1A:半導體元件

101:基底

103:隔離層

105:底部介電層

107:頂部介電層

107O:開口

107TS:頂面

200:字元線結構

300:位元線結構

311:第一位元線間隙壁

321:位元線插塞

400:單元插塞結構

401:單元插塞底部導電層

403:單元插塞頂部導電層

405:單元插塞頂部密封層

501:第一氣隙

AA:主動區

CS:共同源極

DR:汲極

W3:寬度

W5:寬度

WR:井區域

Z:方向

Claims (18)

1. 一種半導體元件，包括：一基底；一汲極，其設置於該基底中；一頂部介電層，其設置於該基底上；一單元插塞結構，其包括：一單元插塞底部導電層，其設置於該頂部介電層中和該汲極上；一單元插塞頂部導電層，其設置於該頂部介電層中和該單元插塞底部導電層上；及一單元插塞頂部密封層，其設置於該頂部介電層中和該單元插塞底部導電層上，並且圍繞該單元插塞頂部導電層；一第一氣隙，其設置於該頂部介電層中，並圍繞該單元插塞底部導電層；一位元線結構，其設置於該基底上；一第一位元線間隙壁，設置於該位元線元線結構的一側壁上；以及其中該第一位元線間隙壁包括未摻雜的氧化物或氮化矽。
2. 如請求項1所述的半導體元件，其中該第一氣隙在一俯視視角中包括一環形截面輪廓。
3. 如請求項2所述的半導體元件，其中該單元插塞頂部密封層在一俯視視角中包括一環形截面輪廓。
4. 如請求項3所述的半導體元件，其中該單元插塞頂部密封層的厚度大於該第一氣隙的厚度。
5. 如請求項4所述的半導體元件，其中該位元線結構相鄰於該單元插塞結構。
6. 如請求項5所述的半導體元件，其中該第一位元線間隙壁設置於該單元插塞結構和該位元線結構之間。
7. 如請求項1所述的半導體元件，其中該單元插塞底部導電層包括多晶矽、多晶鍺、多晶矽鍺、摻雜多晶矽、摻雜多晶鍺、摻雜多晶矽、或其組合。
8. 如請求項7所述的半導體元件，其中該單元插塞頂部導電層包括鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物、金屬氮化物、過渡金屬鋁化物、或其組合。
9. 如請求項8所述的半導體元件，其中該單元插塞頂部密封層包括氧化矽或氮化矽。
10. 一種半導體元件，包括：一基底； 一共同源極與一汲極設置於該基底中，並以一字元線結構彼此隔開；一頂部介電層，其設置於該基底上；一位元線結構，其設置於該頂部介電層和該共同源極上；一種單元插塞結構，其包括：一單元插塞底部導電層，其設置於該頂部介電層中和該汲極上；一單元插塞頂部導電層，其設置於該頂部介電層中和該單元插塞底部導電層上；及一單元插塞頂部密封層，其設置於該頂部介電層中和該單元插塞底部導電層上，且圍繞該單元插塞頂部導電層；一第一位元線間隙壁，其設置於該位元線結構的一側壁上，且設置於該單元插塞結構與該位元線結構之間；一第三位元線間隙壁，其設置於該第一位元線間隙壁上；及一第二氣隙，其設置於該第一位元線間隙壁與該第三位元線間隙壁之間；其中該第一位元線間隙壁包括未摻雜的氧化物或氮化矽。
11. 如請求項10所述的半導體元件，其中該第一氣隙在一俯視視角中包括一環形截面輪廓。
12. 如請求項11所述的半導體元件，其中該單元插塞頂部密封層在一俯視視角中包括一環形截面輪廓。
13. 如請求項12所述的半導體元件，其中該單元插塞頂部密封層的厚度大於該第一氣隙的厚度。
14. 如請求項13所述的半導體元件，還包括一位元線插塞，其設置於該位元線結構和該共同源極之間。
15. 如請求項14所述的半導體元件，其中該單元插塞底部導電層包括多晶矽、多晶鍺、多晶矽鍺、摻雜多晶矽、摻雜多晶鍺、摻雜多晶矽、或其組合。
16. 如請求項15所述的半導體元件，其中該單元插塞頂部導電層包括鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物、金屬氮化物、過渡金屬鋁化物、或其組合。
17. 如請求項16所述的半導體元件，其中該單元插塞頂部密封層包括氧化矽或氮化矽。
18. 如請求項17所述的半導體元件，其中該第三位元線間隙壁包括未摻雜的氧化物或氮化矽。

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