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TWI855684B - 具速度控制元件之比較器電路 - Google Patents

具速度控制元件之比較器電路 Download PDF

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TWI855684B
TWI855684B TW112117928A TW112117928A TWI855684B TW I855684 B TWI855684 B TW I855684B TW 112117928 A TW112117928 A TW 112117928A TW 112117928 A TW112117928 A TW 112117928A TW I855684 B TWI855684 B TW I855684B
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swing
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羅伊 伊坦
亞寇夫 達揚
佑希 桑荷德拉伊
亞維夫 伯格
艾斯特 Ｔ 弗里德曼
其里爾 波龍
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美商雷霆股份有限公司
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Abstract

本文中揭示一種具一速度控制元件之比較器電路。速度控制元件可包括一可變電壓源及一或多個電晶體。使用由可變電壓源供應之一電壓，一或多個電晶體可控制一時脈信號之一擺幅，用以向比較器電路之一放大部分提供一擺幅控制型時脈信號。擺幅控制型時脈因此可用於基於電路中之一雜訊位準來控制比較器電路之速度(例如：一放大階段)。擺幅控制型時脈可進一步用於將比較器電路之一輸出共同電壓與連接至比較器電路的下游邏輯胞元(例如：反相器)之切換電壓對準。

Description

具速度控制元件之比較器電路
本揭露大致係有關於時控比較器電路，並且更特別的是，係有關於具速度控制元件之改良型時控比較器電路。
一時脈比較器係用於各種應用中之一組件，諸如類比數位轉換器(ADC)、串聯器/解串器(SERDES)及高速通訊電路。比較器決策之可靠度、靈敏度及準確度強烈取決於亦由比較器本身產生之熱雜訊。比較器之雜訊與決策速度相關，因此提升比較器之效能，舉例而言，藉由降低雜訊位準(例如，藉由在積分上花費更多時間)將使比較器運作減慢。比較器大致係藉由速度及準確度(雜訊)來衡量。在先進節點製程中，速度與雜訊之間的變化由於製程、電壓及溫度(PVT)散布而更顯著。然而，習知的比較器沒有用以控制其速度之一機制。
本提案根據各製程在這兩個參數之間取得平衡。允許藉由即時控制速度在最佳操作點操作比較器。
本文中所揭示之實施例解決前述技術問題，還可提供其他技術解決方案。在一些例示性實施例中，可為一比較器電路提供一速度控制元件。速度控制元件可包括一可變電壓源及一或多個電晶體。使用由可變電壓源供應之一電壓，一或多個電晶體可控制一時脈信號之一擺幅，用以向比較器電路之一放大部分提供一擺幅控制型時脈信號。擺幅控制型時脈因此可用於基於電路中之一雜訊位準來控制比較器電路之速度(例如：一放大階段)。擺幅控制型時脈可進一步用於將放大器為基之比較器電路之一輸出共同電壓與連接至比較器電路的下游邏輯胞元(例如：反相器)之切換電壓對準。
在一例示性實施例中，用於一比較器電路之一速度控制元件可包括被組配向一或多個電晶體供應一可變電壓之一可變電壓源；該一或多個電晶體被組配用以進行下列動作：接收一時脈信號；控制該時脈信號之一擺幅以基於由該可變電壓源供應之該可變電壓來產生一擺幅控制型時脈信號；以及提供該擺幅控制型時脈信號以控制該比較器電路之一放大階段之一速度。
在另一實施例中，一比較器電路可包括一速度控制元件，其包含：被組配向一或多個電晶體供應一可變電壓之一可變電壓源；該一或多個電晶體被組配用以進行下列動作：接收一時脈信號；控制該時脈信號之一擺幅以基於由該可變電壓源供應之該可變電壓來產生一擺幅控制型時脈信號；以及提供該擺幅控制型時脈信號以控制該比較器電路之一放大階段之一速度。
在又一實施例中，一種對一比較器電路之一速度進行控制之方法可包括藉由一比較器電路之一速度控制元件之一可變電壓源，向該速度控制元件之一或多個電晶體供應一可變電壓；藉由該一或多個電晶體，接收一時脈信號；藉由該一或多個電晶體，控制該時脈信號之一擺幅以基於由該可變電壓源供應之該可變電壓來產生一擺幅控制型時脈信號；以及藉由該一或多個電晶體，提供該擺幅控制型時脈信號以控制該比較器電路之一放大階段之一速度。
本文中所揭示之實施例大致係有關於一改良型比較器設計。更具體而言，本文中所揭示之實施例大致係有關於利用一速度控制元件來幫助降低比較器雜訊之一改良型比較器設計。
已經進行了一些降低比較器雜訊之嘗試。舉例而言，習知的系統已嘗試藉由對內部節點之電容進行控制(例如，藉由新增電容器進行控制)來降低比較器之雜訊。然而，新增此類電容器會增大影響整個PVT變異之恆定寄生電容。另一降低比較器雜訊之嘗試係藉由改變輸入共模來進行。然而，此類作法通常需要從前幾級進行調適。
為了理解雜訊機制及其對比較器運作之影響，下文解釋關於比較器之一介紹。下文將以一StrongARM比較器為例進行介紹。如所屬技術領域中具有通常知識者所認知，此類架構係例示性，並不意味著限制可利用一速度控制元件之比較器之類型。
圖1根據例示性實施例，係具一附加速度控制元件101之一StrongARM比較器100 (「比較器100」)的一示意性電路圖。
如所示，比較器100可包括複數個開關S1至S4 (其在一些實施例中可使用電晶體來形成)及複數個電晶體M0至M6。電晶體M0至M6可包括一時控差動對M1及M2、一第一交叉耦合對M3及M4、以及一第二第一交叉耦合對M5及M6。比較器100可更包括節點P及節點Q。在運作中，比較器100可經受數個階段。
第一階段可意指為重設階段。在重設階段中，時脈(clk)信號處於低位準(例如，clk信號之狀態處於「0」邏輯階)。因此，在重設階段中，M0受到阻斷，因為擺幅控制型clk信號亦處於低位準，並且控制M0之閘極端子。在此階段(clk處於低位準)中，S1至S4導通，因為其係PMOS裝置，與係為一NMOS裝置之M0形成對照。阻斷M0並接通S1至S4會將內部節點(P、Q、Out p及Out n)充電至V dd之「1」邏輯階。
第二階段可意指為放大階段。在放大階段中，clk信號及「擺幅控制型clk」處於高位準(「1」邏輯階)。因此，在放大階段中，M0可接通，將其汲極拉向接地，讓輸入對M1至M2導通。電流開始從節點P及Q流經輸入對M1至M2，此時該輸入對中各者之電流取決於其閘極之電壓(輸入信號vin p及vin n)。因為輸入信號vin p及vin n具差動性且不一定相等，流經M1及M2之電流不同，並且在節點P及Q上產生差動輸入信號vin p及vin n之放大。此放電(或放大)過程一直持續到P及Q達到V dd-V t之「導通」電壓(如圖3之ph2.a所示)，並且接通電晶體M3及M4從而將Out p及Out n放電(取決於差動輸入信號)(圖3之ph2.b)。此階段之結果係輸入信號vin p及vin n在輸出節點上之一放大，用以產生放大信號Out p及Out n。
第三階段在Out p及Out n擇一達到其「導通」電壓(V dd-V t之電壓位準)時開始，接通交叉耦合電晶體M5/M6中之一者。一旦其中一者接通，相關聯之輸出網就會上拉，並且致能背靠背反相器(例如：M3至M6)之正回授(如圖3之ph3所示)。舉例而言，背靠背反相器可將輸出(Out p、Out n)充電至V dd及V ss。
通常對雜訊最靈敏之階段係放大階段。放大階段可對雜訊特別靈敏，因為在放大階段期間，節點P與Q之間產生電壓差，因此在比較器100之Out p與Out n之間產生電壓差。放大級中由此過程或任何其他來源產生之雜訊可導致級段輸出之翻轉，導致一比較器錯誤決策。再者，因為雜訊在放大階段期間進行積分，使本階段減慢，使用速度控制元件101會降低比較器100之輸入基準雜訊。速度控制元件101可藉由控制速度，在放大級期間將雜訊降到所欲雜訊位準以供放大。
由於比較器100之速度與雜訊之間的相關性，有可能使用速度控制元件101在有雜訊之PVT中減慢比較器，並且仍然符合速度要求。這種速度限制在緩慢PVT中更強，雜訊可處於低位準，因此不需要降低速度。
速度控制元件101可被組配用以藉由限制流經M0之電流來控制比較器100之速度。如所示，速度控制元件101可包括一電晶體M7、一電晶體M8、以及一可變電壓源102。速度控制元件101可藉由變更施加至M0閘極之時脈信號之電壓位準來限制經過M0之電流。為此，速度控制元件101可使用電晶體M7、電晶體M8、及可變電壓源102來控制M0之驅動器之供應(即，M0之閘極電壓)。換句話說，擺幅係藉由電晶體M7及M8之供應電壓(V DD)及可變電壓源102之所施加直流電壓V DC來控制。除了控制速度以外，藉由降低M0之閘極電壓擺幅，M0可更加在飽和區中運作，從而增大增益，並且提升共模拒斥比(CMRR)。
如所示，圓圈105中強調速度控制元件101之一部分。速度控制元件101之圈起部分105指出S1至S4之閘極信號之極性與M0相同，但由於原始(即非擺幅控制型)時脈信號用於S1至S4而具一恆定供應。
圖2根據例示性實施例，係具附加速度控制元件201之一放大器為基之比較器200 (「比較器200」)的一示意性電路圖。
如所示，比較器200可包括複數個開關S10至S11 (其在一些實施例中可使用電晶體來形成)及複數個電晶體M10至M14。電晶體M10至M14可包括一時控差動對M11及M12以及一交叉耦合對M13及M14。比較器200可進一步後接反相器202及反相器204。反相器202及反相器204、或任何其他邏輯胞元可用於朝向軌對軌開啟信號，這可在一個或數個邏輯胞元級之後實現。
對於比較器200，比較器200之輸出共同電壓與下一個(或下游)邏輯胞元之切換點，例如一反相器(所示實施例中之202及204，但其也可以是其他邏輯胞元)，的對準可令人期望。舉例而言，如果這些電壓未對準，則邏輯胞元之輸出可不獨立於比較器決策而改變。為了將輸出共同電壓與下一個邏輯胞元之切換點對準，除了雜訊降低之目的以外，比較器200還可使用速度控制元件201。
速度控制元件201可包括一電晶體M15、一電晶體M16、以及一可變電壓源206。速度控制元件201可藉由改變施加至M10閘極的時脈信號之電壓位準來限制經過M10之電流，另外可被組配用以藉由改變M10之電壓擺幅來將輸出共同電壓與下一個邏輯胞元對準。舉例而言，使用速度控制元件201控制M10之閘極的電壓擺幅可用於在輸出共同電壓與下一個邏輯胞元(圖2中之反相器202及204)之切換點之間進行協調。
如所示，圓圈205中強調速度控制元件201之一部分。速度控制元件201之圈起部分強調S10至S11之閘極信號之極性與M0相同，但由於原始(即非擺幅控制型)時脈信號用於S10至S11而具一恆定供應。
圖3係一圖表300，其根據例示性實施例，繪示一比較器(例如：不具一速度控制元件101之一StrongARM比較器)之運作階段。如所示，圖表300繪示輸出Out p(參考編號「302」)、輸出Out n(參考編號「304」)、節點P (參考編號「306」)、及節點Q (參考編號「308」)處在各種階段期間隨著時間變化之輸出電壓。首先，遵循輸出Out n，比較器100於Out n處之輸出電壓在階段一期間穩定，直到其在階段二期間開始下降。比較器100在Out n處之輸出電壓繼續下降，直到其在階段三達到零。其次，遵循Out p之輸出，Out p處之輸出電壓遵循從階段一至階段二之一類似下降，但由於放大，一差動電壓於階段二在Out n與Out p之間養成。結果是，在階段三，一個輸出降至零(圖表300中之Out n)且一個輸出升至Vdd (圖表300中之Out p)。
圖4係一圖表400，其根據例示性實施例，繪示一比較器(例如：一StrongARM比較器)與具一速度控制元件之一比較器(例如：具速度控制元件101之比較器100)作比較之輸出之間的一比較。如可在圖中所示，習知的比較器中相較於目前揭示之比較器更早地發展一顯著差動電壓，因為本比較器中具速度控制元件，使積分運算減慢。
舉例而言，如圖示，圖表400展示不具一速度控制元件之一比較器之Outp (例如：對應於參考編號402之「outp原始」)，不具一速度控制元件之一比較器之Outn (例如：對應於參考編號404之「outn原始」)、具一速度控制元件之一比較器之Outp (例如：對應於參考編號406之「outp所提」)、以及具一速度控制元件之一比較器之Outn (例如：對應於參考編號408之「outn所提」)。
圖5係一圖表500，其根據例示性實施例，繪示一習知的StrongARM比較器之差動輸出相較於具一速度控制元件之一比較器(例如：具速度控制元件101之比較器100)之差動輸出之間的一比較。舉例而言，參考編號502可對應於一習知的StrongARM比較器之差動輸出；參考編號504可對應於具一速度控制元件之一比較器之差動輸出。如所示，藉由包括速度控制元件101，放大階段(例如，階段二)可延長超過最初可能者。
所屬技術領域中具有通常知識者將了解的是，前述實例係例示性而非限制性。用意在於，其所有排列、增強、均等例及改良對所屬技術領域中具有通常知識者在閱讀本說明書後會顯而易見，並且本揭露之真實精神及範疇內包括對圖式之研究。因此，用意在於，以下申請專利範圍包括落入這些教示之真實精神及範疇內之所有此類修改、排列及均等例。
100,200:比較器 101,201:速度控制元件 102,206:可變電壓源 105,205:圓圈 202,204:反相器 300,400,500:圖表 302,304,306,308,402,404,406,408,502,504:參考編號 M0,M1,M2,M3,M4,M5,M6,M7,M8,M10,M11,M12,M13,M14,M15,M16:電晶體 S1,S2,S3,S4,S10,S11:開關
因此，採用可詳細理解本揭露之上述特徵之方式，可藉由參照實施例獲得已在上文簡短彙總之本揭露之一更具體說明，附圖中繪示一些該等實施例。然而，應知，附圖僅繪示本揭露之典型實施例，因此不應視為對其範疇之限制，因為本揭露可容許其他同等有效之實施例。
圖1根據例示性實施例，係具一附加速度控制元件之一StrongARM比較器的一示意性電路圖。
圖2根據例示性實施例，係具一附加速度控制元件之一放大器為基之比較器的一示意性電路圖。
圖3係一圖表，其根據例示性實施例，繪示圖1之StrongARM比較器之運作階段。
圖4係一圖表，其根據例示性實施例，繪示一原始比較器相較於所提比較器之輸出之間的一比較。
圖5係一圖表，其根據例示性實施例，繪示一原始比較器之一差動輸出相較於所提比較器之差動輸出之間的一比較。
為了促進理解，已在可能之情況下，將等同之參考編號用於指定該等圖式共同之等同元件。列入考量的是，一項實施例中揭示之元件可有效益地用於其他實施例而不用具體明載。
100:比較器
101:速度控制元件
102:可變電壓源
105:圈起部分
M0,M1,M2,M3,M4,M5,M6,M7,M8:電晶體
S1,S2,S3,S4:開關

Claims (20)

  1. 一種用於一比較器電路之速度控制元件，該速度控制元件包含：一可變電壓源，其被組配向一或多個電晶體供應一可變電壓；該一或多個電晶體，其被組配用以進行下列動作：接收一時脈信號；控制該時脈信號之一擺幅以基於由該可變電壓源供應之該可變電壓來產生一擺幅控制型時脈信號；以及提供該擺幅控制型時脈信號以控制該比較器電路之一放大階段之一速度。
  2. 如請求項1之比較器電路之速度控制元件，其中在該比較器電路之一重設階段期間，該一或多個電晶體被組配用以提供擺幅控制型時脈邏輯以阻斷該比較器電路之另一電晶體。
  3. 如請求項1之比較器電路之速度控制元件，其中在該比較器電路之該放大階段期間，該一或多個電晶體被組配用以提供一擺幅控制型時脈邏輯以接通該比較器電路之另一電晶體。
  4. 如請求項1之比較器電路之速度控制元件，其中該一或多個電晶體被組配用以基於用於該放大之一預定雜訊位準向該比較器電路之另一電晶體提供該擺幅控制型時脈信號。
  5. 如請求項1之比較器電路之速度控制元件，其中該一或多個電晶體被組配用以基於該比較器電路之一輸出共同電壓與連接至該比較器電路的下游邏輯胞元之切換點的一對準，向該比較器電路之另一電晶體提供該擺幅控制型時脈信號。
  6. 如請求項5之比較器電路之速度控制元件，其中該下游邏輯胞 元中之至少一者包含一反相器。
  7. 如請求項1之比較器電路之速度控制元件，其中該可變電壓源包含一直流電壓源。
  8. 一種比較器電路，其包含：一速度控制元件，其包含：一可變電壓源，其被組配向一或多個電晶體供應一可變電壓；該一或多個電晶體，其被組配用以進行下列動作：接收一時脈信號；控制該時脈信號之一擺幅以基於由該可變電壓源供應之該可變電壓來產生一擺幅控制型時脈信號；以及提供該擺幅控制型時脈信號以控制該比較器電路之一放大階段之一速度。
  9. 如請求項8之比較器電路，其中在該比較器電路之一重設階段期間，該一或多個電晶體被組配用以提供擺幅控制型時脈邏輯以阻斷該比較器電路之另一電晶體。
  10. 如請求項8之比較器電路，其中在該比較器電路之該放大階段期間，該一或多個電晶體被組配用以提供一擺幅控制型時脈邏輯以接通該比較器電路之另一電晶體。
  11. 如請求項8之比較器電路，其中該一或多個電晶體被組配用以基於用於該放大之一預定雜訊位準向該比較器電路之另一電晶體提供該擺幅控制型時脈信號。
  12. 如請求項8之比較器電路，其中該一或多個電晶體被組配用以基於該比較器電路之一輸出共同電壓與連接至該比較器電路的下游邏輯胞元之切換點的一對準，向該比較器電路之另一電晶體提供該擺幅控制型時脈信號。
  13. 如請求項12之比較器電路，其中該等下游邏輯胞元中之至少一者包含一反相器。
  14. 如請求項8之比較器電路，其中該可變電壓源包含一直流電壓源。
  15. 一種對一比較器電路之一速度進行控制之方法，該方法包含：藉由一比較器電路之一速度控制元件之一可變電壓源，向該速度控制元件之一或多個電晶體供應一可變電壓；藉由該一或多個電晶體，接收一時脈信號；藉由該一或多個電晶體，控制該時脈信號之一擺幅以基於由該可變電壓源供應之該可變電壓來產生一擺幅控制型時脈信號；以及藉由該一或多個電晶體，提供該擺幅控制型時脈信號以控制該比較器電路之一放大階段之一速度。
  16. 如請求項15之方法，其中該擺幅控制型時脈之該提供包含：藉由該一或多個電晶體，提供一擺幅控制型時脈邏輯以在該比較器電路之一重設階段期間阻斷該比較器電路之另一電晶體。
  17. 如請求項15之方法，其中該擺幅控制型時脈之該提供包含：藉由該一或多個電晶體，提供一擺幅控制型時脈邏輯以在該比較器電路之該放大階段期間阻斷該比較器電路之另一電晶體。
  18. 如請求項15之方法，其中該擺幅控制型時脈之該提供包含：藉由該一或多個電晶體，基於用於該放大之一預定雜訊位準向該比較器電路之另一電晶體提供該擺幅控制型時脈信號。
  19. 如請求項15之方法，其中該擺幅控制型時脈之該提供包含：藉由該一或多個電晶體，基於該比較器電路之一輸出共同電壓與連接至該比較器電路的下游邏輯胞元之切換點的一對準，向該比較器電路之另一電晶體 提供該擺幅控制型時脈信號。
  20. 如請求項15之方法，其中該可變電壓源包含一直流電壓源。
TW112117928A 2022-05-16 2023-05-15 具速度控制元件之比較器電路 TWI855684B (zh)

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