TWI855551B

TWI855551B - 半導體裝置及其製造方法

Info

Publication number: TWI855551B
Application number: TW112105449A
Authority: TW
Inventors: 呂侑倫; 蔡宗杰; 鄭光茗; 鐘于彰
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-06-28
Filing date: 2023-02-15
Publication date: 2024-09-11
Also published as: US20250364447A1; US20230420392A1; TW202401501A; CN221239603U

Abstract

本文中描述之一些實施方案提供用於包含一第二積體電路裝置上方之一第一積體電路裝置之一堆疊晶粒結構之技術及設備，其中該第一積體電路裝置之一操作電壓相對於該第二積體電路裝置之一操作電壓不同。該第一積體電路裝置包含該堆疊晶粒結構之一密封環結構之一第一部分。該第一部分包含將該第一積體電路裝置之一背側重佈層與該第一積體電路裝置之第一金屬層連接之一互連結構。包含該互連結構之該密封環結構消除二極體之使用且電隔離該第一積體電路裝置之井結構以相對於具有包含一二極體之一密封環結構之一堆疊晶粒結構減少該堆疊晶粒結構內之洩漏路徑。此外，使用該互連結構作為該密封環結構之部分實質上消除水分及/或裂縫穿透該堆疊晶粒結構。

Description

半導體裝置及其製造方法

本發明實施例係有關半導體裝置及其製造方法。

一堆疊晶粒結構(諸如晶圓上覆晶圓(WoW)半導體封裝)可包含沿著一接合線垂直堆疊並接合之兩個或更多個積體電路(IC)晶粒。為了解決在一切割或鋸切操作期間裂縫之一傳播或水分至兩個或更多個IC晶粒之電路之一滲透，可在兩個IC晶粒之邊緣附近包含一密封環結構。

本發明的一實施例係關於一種半導體結構，其包括：一密封環結構之一第一部分，其包括：一互連結構，其穿透一第一積體電路晶粒之一第一基板及一第一井結構，第一複數個金屬層，其等在該互連結構下方，及一第一混合接合層結構，其在該第一複數個金屬層下方；及該密封環結構之一第二部分，其包括：第二複數個金屬層，其等在一第二積體電路晶粒之一第二基板及一第二井結構上方，及一第二混合接合層結構，其在該第二複數個金屬層上方，其中該第二混合接合層結構與該第一混合接合層結構結合以完成該密封環結構。

本發明的一實施例係關於一種半導體結構，其包括：一第一積體電路晶粒，其包括：一第一基板，一第一環形井結構，其在該第一基板下方；及一密封環結構之一第一部分，其包括一環形貫穿通路結構，其中該環形貫穿通路結構穿透該第一基板及該第一環形井結構；及一第二積體電路晶粒，其在該密封環結構之該第一部分下方接合至該第一積體電路晶粒且包括：一第二基板，一第二環形井結構，其在該第二基板上方，及該密封環結構之一第二部分，其包括環形接點結構，其中該等環形接點結構連接至該第二環形井結構。

本發明的一實施例係關於一種形成一半導體之方法，其包括：在一第一基板上方形成一密封環結構之一第一部分之一第一子結構，其中形成該第一子結構包括在該第一基板之一第一表面上方形成該第一子結構；在一第二基板上方形成該密封環結構之一第二部分之一第一子結構；在該第一子結構上方形成該密封環結構之該第一部分之一第二子結構；在該第二基板上方形成該密封環結構之該第二部分之一第二子結構；將該密封環結構之該第一部分之該第二子結構結合至該密封環結構之該第二部分之該第二子結構；及穿過該第一基板形成連接至該密封環結構之該第一部分之該第一子結構之一互連結構，其中形成該互連結構包括自該第一基板之與該第一表面相對之一第二表面形成該互連結構。

下列揭露內容提供用於實施所提供標的物之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。例如，在下文描述中之一第一構件形成於一第二構件上方或上可包含其中第一及第二構件經形成為直接接觸之實施例，且亦可包含其中額外構件可形成在第一與第二構件之間，使得第一及第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡單及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間之一關係。

此外，為便於描述，可在本文中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或按其他定向)且本文中使用之空間相對描述詞同樣可相應地解釋。

在一些情況中，一堆疊晶粒結構可包含沿著一接合線堆疊並接合之兩個或更多個積體電路(IC)晶粒。兩個或更多個IC晶粒可為不同類型之裝置且具有不同操作電壓。另外，堆疊晶粒結構可包含定位於兩個或更多個IC晶粒之邊緣附近之一密封環結構。可包含積體電路系統(諸如二極體)之密封環結構可降低兩個或更多個IC晶粒在一鋸切操作期間破裂及/或開裂之一可能性。密封環結構亦可降低水分在一合格性檢定程序(例如，高加速蒸汽測試或HAST測試)期間穿透至兩個或更多個IC晶粒之一可能性以防止兩個或更多個IC晶粒內之分層、腐蝕或其他損害。

在其中裝置之操作電壓不同之一情況中，可在WoW半導體封裝內發生短路及/或漏電。旨在限制短路及/或漏電之包含於密封環結構內之結構(諸如二極體)可係無效的。

本文中描述之一些實施方案提供用於包含一第二IC晶粒上方之一第一IC晶粒之一堆疊晶粒結構之技術及設備，其中第一IC晶粒之一操作電壓相對於第二IC晶粒之一操作電壓不同。第一IC晶粒包含堆疊晶粒結構之一密封環結構之一第一部分。第一部分包含將第一IC晶粒之一背側重佈層與第一IC晶粒之第一金屬層連接之一互連結構(例如，一背側貫穿矽通路)。

包含互連結構之密封環結構消除二極體之使用且電隔離第一IC晶粒之井結構以相對於包含一二極體之一密封環結構減少堆疊晶粒結構內之洩漏路徑。此外，使用互連結構作為密封環結構之部分提供實質上消除水分及/或裂縫穿透堆疊晶粒結構之一實體阻障。

以此方式，可相對於具有包含一二極體之一密封環結構之一堆疊晶粒結構降低堆疊晶粒結構內之洩漏之一可能性以改良堆疊晶粒結構之一電效能。另外，使用互連結構作為密封環結構之部分形成之一實體阻障實質上消除水分及/或裂縫穿透堆疊晶粒結構以改良堆疊晶粒結構之一良率及/或一可靠性。

圖1係其中可實施本文中描述之系統及/或方法之一例示性環境100之一圖式。如圖1中繪示，環境100可包含複數個半導體處理工具102至114及一晶圓/晶粒運送工具116。複數個半導體處理工具102至114可包含一沉積工具102、一曝光工具104、一顯影劑工具106、一蝕刻工具108、一平坦化工具110、一電鍍工具112、一接合工具114及/或另一類型之半導體處理工具。包含於例示性環境100中之工具可包含於一半導體無塵室、一半導體晶圓代工廠、一半導體處理設施及/或製造設施以及其他實例中。

沉積工具102係包含一半導體處理腔室及能夠將各種類型之材料沉積至一基板上之一或多個裝置之一半導體處理工具。在一些實施方案中，沉積工具102包含能夠將一光阻劑層沉積於一基板(諸如一晶圓)上之一旋塗工具。在一些實施方案中，沉積工具102包含一化學氣相沉積(CVD)工具，諸如一電漿輔助CVD (PECVD)、一高密度電漿CVD (HDP-CVD)工具、一低氣壓CVD (SACVD)工具、一低壓CVD (LPCVD)工具、一原子層沉積(ALD)工具、一電漿輔助原子層沉積(PEALD)工具或另一類型之CVD工具。在一些實施方案中，沉積工具102包含一物理氣相沉積(PVD)工具，諸如一濺鍍工具或另一類型之PVD工具。在一些實施方案中，沉積工具102包含經組態以藉由磊晶生長形成一裝置之層及/或區之一磊晶工具。在一些實施方案中，例示性環境100包含複數個類型之沉積工具102。

曝光工具104係能夠將一光阻劑層曝光至一輻射源(諸如一紫外光(UV)源(例如，一深UV光源、一極UV光(EUV)源及/或類似者)、一x射線源、一電子束(electron beam)(電子束(e-beam))源及/或類似者)之一半導體處理工具。曝光工具104可將一光阻劑層曝光至輻射源以將一圖案自一光罩轉印至光阻劑層。圖案可包含用於形成一或多個半導體裝置之一或多個半導體裝置層圖案，可包含用於形成一半導體裝置之一或多個結構之一圖案，可包含用於蝕刻一半導體裝置之各種部分之一圖案及/或類似者。在一些實施方案中，曝光工具104包含一掃描器、一步進器或一類似類型之曝光工具。

顯影劑工具106係能夠使已曝光至一輻射源之一光阻劑層顯影以使自曝光工具104轉印至光阻劑層之一圖案顯影之一半導體處理工具。在一些實施方案中，顯影劑工具106藉由移除一光阻劑層之未曝光部分而使一圖案顯影。在一些實施方案中，顯影劑工具106藉由移除一光阻劑層之曝光部分而使一圖案顯影。在一些實施方案中，顯影劑工具106藉由透過使用一化學顯影劑溶解一光阻劑層之曝光或未曝光部分而使一圖案顯影。

蝕刻工具108係能夠蝕刻一基板、晶圓或半導體裝置之各種類型之材料之一半導體處理工具。例如，蝕刻工具108可包含一濕式蝕刻工具、一乾式蝕刻工具及/或類似者。在一些實施方案中，蝕刻工具108包含填充有一蝕刻劑之一腔室，且基板被放置於腔室中達一特定時間段以移除基板之一或多個部分之特定量。在一些實施方案中，蝕刻工具108使用一電漿蝕刻或一電漿輔助蝕刻來蝕刻基板之一或多個部分，其可涉及使用一離子化氣體各向同性或定向蝕刻該一或多個部分。在一些實施方案中，蝕刻工具108包含用於移除一光阻劑材料之一基於電漿之灰化器。

平坦化工具110係能夠拋光或平坦化一晶圓或半導體裝置之各種層之一半導體處理工具。例如，一平坦化工具110可包含一化學機械平坦化(CMP)工具及/或拋光或平坦化經沉積或電鍍材料之一層或表面之另一類型之平坦化工具。平坦化工具110可使用化學及機械力(例如，化學蝕刻及自由磨料拋光)之一組合拋光或平坦化一半導體裝置之一表面。平坦化工具110可結合一拋光墊及保持環(例如，通常具有大於半導體裝置之一直徑)利用一磨料及腐蝕性化學漿液。拋光墊及半導體裝置可藉由一動態拋光頭按壓在一起且藉由保持環固持在適當位置中。動態拋光頭可以不同旋轉軸旋轉以移除材料且使半導體裝置之任何不規則形貌平坦，從而將半導體裝置製成扁平或平坦。

電鍍工具112係能夠使用一或多個金屬電鍍一基板(例如，一晶圓、一半導體裝置及/或類似者)或其之一部分之一半導體處理工具。例如，電鍍工具112可包含銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、複合材料或合金(例如，錫-銀、錫-鉛及/或類似者)電鍍裝置及/或用於一或多種其他類型之導電材料、金屬及/或類似類型之材料之一電鍍裝置。

接合工具114係能夠將兩個或更多個半導體基板(例如，兩個或更多個晶圓，或兩個或更多個半導體晶粒)接合在一起之一半導體處理工具。例如，接合工具114可包含能夠在兩個或更多個半導體基板之間形成一共晶接合之一共晶接合工具。在此等實例中，接合工具114可加熱兩個或更多個半導體基板以在兩個或更多個晶圓之材料之間形成一共晶系統。

晶圓/晶粒運送工具116包含一行動機器人、一機器人臂、一電車或軌道車、一架空起重運送(OHT)系統、一自動材料處置系統(AMHS)及/或經組態以在半導體處理工具102至112之間運送基板及/或半導體裝置，經組態以在同一半導體處理工具之處理腔室之間運送基板及/或半導體裝置及/或經組態以來往於其他位置(諸如一晶圓架、一儲存室及/或類似者)運送基板及/或半導體裝置之另一類型之裝置。在一些實施方案中，晶圓/晶粒運送工具116可為經組態以沿一特定路徑行進及/或可半自主或自主操作之一程式化裝置。在一些實施方案中，環境100包含複數個晶圓/晶粒運送工具116。

例如，晶圓/晶粒運送工具116可包含於一叢集工具或包含複數個處理腔室之另一類型之工具中，且可經組態以在複數個處理腔室之間運送基板及/或半導體裝置，在一處理腔室與一緩衝區域之間運送基板及/或半導體裝置，在一處理腔室與一介面工具(諸如一裝備前端模組(EFEM))之間運送基板及/或半導體裝置，及/或在一處理腔室與一運送載體(諸如一前開式晶圓盒(FOUP))之間運送基板及/或半導體裝置以及其他實例。在一些實施方案中，一晶圓/晶粒運送工具116可包含於一多腔室(或叢集)沉積工具102中，該多腔室(或叢集)沉積工具可包含一預清潔處理腔室(例如，用於自一基板及/或半導體裝置清潔或移除氧化物、氧化及/或其他類型之污染或副產物)及複數種類型之沉積處理腔室(例如，用於沉積不同類型之材料之處理腔室、用於執行不同類型之沉積操作之處理腔室)。在此等實施方案中，晶圓/晶粒運送工具116經組態以在沉積工具102之處理腔室之間運送基板及/或半導體裝置而不破壞或移除處理腔室之間及/或在沉積工具102中之處理操作之間之一真空(或一至少部分真空)，如本文中描述。

如結合圖2A至圖6且在本文中之別處描述，半導體處理工具102至114可執行操作之一組合以形成包含一密封環結構之一半導體結構(例如，一堆疊晶粒結構)。作為一實例，該系列操作包含在一第一基板上方形成一密封環結構之一第一部分之一第一子結構，其中形成第一子結構包括在第一基板之一第一表面上方形成第一子結構。該系列操作包含在一第二基板上方形成密封環結構之一第二部分之一第一子結構。該系列操作包含在第一子結構上方形成密封環結構之第一部分之一第二子結構。該系列操作包含在第二基板上方形成密封環結構之第二部分之一第二子結構。該系列操作包含將密封環結構之第一部分之第二子結構結合至密封環結構之第二部分之第二子結構。該系列操作包含穿過第一基板形成連接至密封環結構之第一部分之第一子結構之一互連結構，其中形成互連結構包括自第一基板之與第一表面相對之一第二表面形成互連結構。

圖1中繪示之裝置之數目及配置被提供為一或多個實例。實務上，與圖1中繪示之裝置相比，可存在額外裝置、更少裝置、不同裝置或不同配置之裝置。此外，圖1中繪示之兩個或更多個裝置可實施於一單一裝置內，或圖1中繪示之一單一裝置可實施為多個分散式裝置。另外或替代地，環境100之一組裝置(例如，一或多個裝置)可執行描述為藉由環境100之另一組裝置執行之一或多個功能。

圖2A至圖2C係本文中描述之一密封環結構之一例示性實施方案200之圖式。在例示性實施方案200中描述之特徵可使用結合圖1描述之半導體處理工具102至114之一或多者形成。

圖2A繪示接合至一積體電路(IC)晶粒205b之一IC晶粒205a之一側視圖。在一些實施方案中，接合至IC晶粒205b之IC晶粒205a對應於一堆疊晶粒結構(例如，一WoW半導體封裝)。堆疊晶粒結構可包含鄰近一邊緣區215 (例如，非主動積體電路系統)之一裝置區210 (例如，主動積體電路系統)。邊緣區215可包含一劃線道虛設條區220及一密封環區225。

IC晶粒205a可沿著一接合線230接合至IC晶粒205b。在密封環區225內，接合線230可包含IC晶粒205a之一混合接合層結構235a之一表面與IC晶粒205b之一混合接合層結構235b之一表面之間之一共晶接合。混合接合層結構235a及/或混合接合層結構235b可包含一導電材料，諸如鋁(Al)材料、銅(Cu)材料、鈦(Ti)材料、銀(Ag)材料、金(Au)材料或鎳(Ni)材料以及其他實例。

如圖2A中繪示，IC晶粒205a包含一接點結構240a (例如，一混合接合接點結構)及複數個金屬層245a。例如，複數個金屬層245a可包含藉由互連結構電及/或機械連接之一金屬1 (M1)層、一頂部金屬(TME)層及/或金屬間(IM)層。接點結構240a及/或複數個金屬層245a可包含一導電材料，諸如鋁(Al)材料、銅(Cu)材料、鈦(Ti)材料、銀(Ag)材料、金(Au)材料或鎳(Ni)材料以及其他實例。

IC晶粒205a進一步包含一基板250a及一井結構255a。在一些實施方案中，基板250a對應於一p型基板(例如，摻雜有一第一濃度之硼(B)或鎵(Ga)之矽基板，以及其他實例)。在一些實施方案中，井結構255a對應於一p型井結構(例如，摻雜有一第二濃度之硼(B)或鎵(Ga)之基板250a之一區，以及其他實例)。在一些實施方案中，基板250a及井結構255a之摻雜物及/或摻雜物之各自濃度係不同的。

IC晶粒205a包含機械連接至複數個金屬層245a之一互連結構260。如圖2A中繪示，互連結構260進穿過(例如，穿透)基板250a及井結構255a。在一些實施方案中，互連結構260對應於一背側貫穿矽通路(BTSV)互連結構。互連結構260可包含將基板250a及/或井結構255a與複數個金屬層245a電隔離之一介電材料(例如，氧化物材料以及其他實例)。IC晶粒205a進一步包含一重佈層265。重佈層265可包含一導電材料，諸如鋁(Al)材料、銅(Cu)材料、鈦(Ti)材料、銀(Ag)材料、金(Au)材料或鎳(Ni)材料以及其他實例。

在一些實施方案中，IC晶粒205a可包含額外層，諸如在劃線道虛設條區220內具有一溝渠結構270之一鈍化層(例如，氧化鋁(Al ₂O ₃)層以及其他實例)。溝渠結構270可用作防止空氣或水進入或逸出IC晶粒205a之一阻障。

如圖2A中繪示，IC晶粒205b包含一接點結構240b (例如，一混合接合接點結構)及複數個金屬層245b。例如，複數個金屬層245b可包含藉由互連結構電及/或機械連接之一金屬1 (M1)層、一頂部金屬(TME)層及/或金屬間(IM)層。混合接合接點結構240b及/或複數個金屬層245b可包含一導電材料，諸如鋁(Al)材料、銅(Cu)材料、鈦(Ti)材料、銀(Ag)材料、金(Au)材料或鎳(Ni)材料以及其他實例。

IC晶粒205b進一步包含一基板250b及一井結構255b。在一些實施方案中，基板250b對應於一p型基板(例如，摻雜有一第一濃度之硼(B)或鎵(Ga)之矽基板，以及其他實例)。在一些實施方案中，井結構255b對應於一p型井結構(例如，摻雜有一第二濃度之硼(B)或鎵(Ga)之基板250b之一區，以及其他實例)。在一些實施方案中，基板250b及井結構255b之摻雜物及/或摻雜物之各自濃度係不同的。

如圖2A中繪示，裝置區210包含主動積體電路系統。例如且如圖2A中繪示，IC晶粒205a包含一電晶體結構275a且IC晶粒205b包含一電晶體結構275b。此外，在裝置區210內，IC晶粒205a包含電連接至IC晶粒205a之積體電路系統(例如，電晶體結構275a以及其他實例)之一互連結構280a及電連接至IC晶粒205b之積體電路系統(例如，電晶體結構275b以及其他實例)之一互連結構280b。互連結構280a及/或互連結構280b可各對應於一背側貫穿矽通路(BTSV)結構，該BTSV結構包含穿過BTSV之一中心軸之一背側重佈通路(RVB)。

互連結構280a及/或280b可包含材料之一組合。例如，互連結構280a及/或280b之外周邊或邊緣區可包含介電材料，諸如二氧化矽(Si ₂O ₃)材料以及其他實例。互連結構280a及/或280b之核心或中心區可包含一導電材料，諸如鋁(Al)材料、銅(Cu)材料、鈦(Ti)材料、銀(Ag)材料、金(Au)材料或鎳(Ni)材料以及其他實例。

在一些實施方案中，IC晶粒205a之積體電路系統及IC晶粒205b之積體電路系統可經組態以在不同電壓下操作。例如，IC晶粒205a之積體電路系統(例如，裝置區210之井結構255a及電晶體結構275a，以及其他實例)可經組態以在約0.9伏特(V)至約5.0 V之一範圍中操作。在此一情況中，一電壓源285a可向IC晶粒205a之積體電路系統提供在約0.9伏特(V)至約5.0 V之一範圍中之一電壓290a。另外或替代地，IC晶粒205b之積體電路系統(例如，裝置區210之井結構255b及電晶體結構275b，以及其他實例)可經組態以在約8.0 V至約28.0 V之一範圍中操作。在此一情況中，一電壓源285b可向IC晶粒205b之積體電路系統提供在約5.0伏特(V)至約28.0 V之一範圍中之一電壓290b。然而，IC晶粒205a及IC晶粒205b之積體電路系統之操作電壓之其他值及範圍在本揭露之範疇內。

圖2B繪示形成於堆疊晶粒結構(例如，接合至IC晶粒205b之IC晶粒205a)中之一密封環結構295之一側視圖。密封環結構295包含一部分295a (例如，一第一部分)。部分295a包含穿過IC晶粒205a (例如，一第一IC晶粒)之基板250a (例如，一第一基板)及井結構255a (例如，一第一井結構)之互連結構260。如圖2B中繪示，互連結構260係自重佈層265至基板250b之一機械連接之部分。部分295a包含在互連結構260下方之複數個金屬層245a (例如，第一複數個金屬層)。部分295a包含在複數個金屬層245a下方之混合接合層結構235a (例如，一第一混合接合層)。

圖2B之密封環結構295進一步包含一部分295b (例如，一第二部分)。部分295b包含在IC晶粒205b (例如，一第二IC晶粒)之基板250b (例如，一第二基板)及井結構255b (例如，一第二井結構)上方之複數個金屬層245b (例如，第二複數個金屬層)。部分295b進一步包含在複數個金屬層245b上方之混合接合層結構235b (例如，一第二混合接合層)。在一些實施方案中且如圖2B中繪示，第二混合接合層結構235b與第一混合接合層結構235a結合以完成密封環結構295且實質上消除水分及/或裂縫穿透密封環結構295至鄰近密封環結構295之積體電路系統(例如，電晶體結構275a及/或電晶體結構275b以及其他實例)。

作為一實例，水分之實質消除可對應於滿足對應於一高加速蒸汽測試(HAST)合格性檢定程序之一臨限值。另外或替代地，水分之實質消除可對應於滿足對應於一客戶或環境規範(例如，一汽車應用之一環境規範以及其他實例)之一臨限值。

作為一實例，裂縫之實質消除可對應於滿足對應於一掉落測試合格性檢定程序之一臨限值。另外或替代地，裂縫之實質消除可對應於滿足對應於一客戶或環境規範(例如，一飛機應用之一振動或加速度規範以及其他實例)之一臨限值。

另外或替代地，IC晶粒205a (例如，第一IC晶粒)包含密封環結構295之在IC晶粒205a之一邊緣(例如，邊緣部分215)處之部分295a (例如，第一部分)。IC晶粒205a包含與密封環結構295電隔離之井結構255a，其中密封環結構295穿過井結構255a。IC晶粒205a進一步包含鄰近部分295a之積體電路系統(例如，對應於井結構255a及電晶體結構275a之第一積體電路系統，以及其他實例)。IC晶粒205a之積體電路系統可經組態以在包含於約0.9 V至約5.0 V之一範圍中之一操作電壓(例如，一第一操作電壓)下起作用，如結合圖2B描述。

另外或替代地，IC晶粒205b (例如，第二IC晶粒)定位於IC晶粒205a下方。IC晶粒205b包含密封環結構295在部分295a下方之IC晶粒205b之一邊緣(例如，邊緣區215)處之部分295b (例如，第二部分)。IC晶粒205b進一步包含鄰近部分295b且在IC晶粒205a之積體電路系統下方之積體電路系統(例如，對應於井結構255b及電晶體結構275b之第二積體電路系統，以及其他實例)。IC晶粒205b之積體電路系統可經組態以在相對於IC晶粒205a之積體電路系統之操作電壓不同之一操作電壓下起作用。例如，IC晶粒205b之積體電路系統可經組態以在包含於約8.0 V至約28.0 V之一範圍中之一操作電壓(例如，一第二操作電壓)下操作。

包含互連結構260之密封環結構295消除二極體之使用且電隔離IC晶粒205a之井結構255a以實質上減少IC晶粒205a與IC晶粒205b之積體電路系統之間之洩漏及/或短路。在一些實施方案中，實質上減少洩漏及/或短路可對應於透過將IC晶粒205a之積體電路系統與IC晶粒205b之積體電路系統隔離而消除洩漏及/或短路。

此外，使用互連結構260作為密封環結構295之部分提供降低水分及/或裂縫穿透至IC晶粒205a及/或IC晶粒205b (例如，堆疊晶粒結構)中之一可能性之一實體阻障。

圖2C繪示實施方案200之額外態樣。如圖2C之側視圖(例如，圖2C之左部分)中繪示，堆疊晶粒結構(例如，IC晶粒205b上方之IC晶粒205a)可包含一或多個尺寸及/或幾何性質。例如，互連結構260之一寬度D1可包含於約2.50微米至約3.05微米之一範圍中。若寬度D1小於約2.50微米，則用於形成互連結構260之一填充或沉積程序可在互連結構260內產生空隙及/或缺陷。若寬度D1大於約3.05微米，則可浪費區域且可增加堆疊晶粒結構之一成本。然而，寬度D1之其他值及範圍在本揭露之範疇內。

在一些實施方案中，互連結構260對應於一貫穿垂直互連接取(通路)結構。如圖2C之側視圖中展示，互連結構260可包含一漸縮剖面形狀。在一些實施方案中，互連結構260連接至複數個金屬層245a之一頂部金屬層。

圖2C之右部分繪示IC晶粒205a之一區段299a之俯視圖及IC晶粒205b之一區段299b之俯視圖。如對應於區段299a之俯視圖中繪示，互連結構260可對應於一環形互連結構且井結構255a可對應於一環形井結構。此外且如區段299b之對應俯視圖中展示，井結構255b可對應於一環形井結構且接點結構240c可對應於環形接點結構。接點結構240c介於井結構255b之一頂表面與複數個金屬層245b之間。

圖2C之視圖中繪示之結構(例如，一半導體結構)包含IC晶粒205a (例如，一第一IC晶粒)。IC晶粒205a包含基板250a (例如，一第一基板)及井結構255a (例如，第一基板下方之一第一環形井結構)。IC晶粒205a進一步包含部分295a (例如，密封環結構295之一第一部分)。部分295a包含互連結構260 (例如，一環形貫穿通路結構)。在一些實施方案中且如圖2C中展示，互連結構260穿透基板250a及井結構255a。

圖2C之視圖中繪示之結構進一步包含在第一部分295a下方接合至IC晶粒205a之IC晶粒205b (例如，一第二IC晶粒)。IC晶粒205b包含基板250b (例如，一第二基板)及井結構255b (例如，第二基板上方之一第二環形井結構)。IC晶粒205b包含部分295b (例如，密封環結構295之一第二部分)。部分295b包含接點結構240c (例如，環形接點結構)。在一些實施方案中且如圖2C中展示，接點結構240c連接至井結構255b。

如上文指示，圖2A至圖2C被提供為實例。其他實例可不同於關於圖2A至圖2C描述之實例。

圖3係本文中之一例示性實施方案300之一圖式。圖3包含一實施方案之一側視圖，該實施方案包含結合圖1及圖2A至圖2C描述之半導體結構(例如，包含在IC晶粒205b上方之IC晶粒205a之一堆疊晶粒結構)之一或多個特徵。

如圖3中繪示，IC晶粒205a及IC晶粒205b呈一經結合(例如，堆疊)狀態。在一些實施例中且如圖3中繪示，IC晶粒205a及IC晶粒205b在已自包含IC晶粒205a及205b之各自半導體基板(例如，矽晶圓，以及其他實例)切割(例如，移除或鋸切)之後結合。半導體結構包含密封環區225 (包含互連結構260)內之密封環結構295。

半導體結構中不存在一劃線道虛設條區(例如，劃線道虛設條區220)(例如，可已在切割程序期間移除劃線道虛設條區220)。為了補償可已在IC晶粒205a之劃線道虛設條區內之劃線道虛設條區(及/或混合接合層結構)之缺乏，除沿著接合線230之混合接合層結構235a1之外，IC晶粒205a亦可包含一虛設混合接合層結構235a2。為了補償可已在IC晶粒205b之劃線道虛設條區內之劃線道虛設條區(及/或混合接合層結構)之缺乏，除沿著接合線230之混合接合層結構235b1之外，IC晶粒205b亦可包含一虛設混合接合層結構235b2。

如上文指示，圖3被提供為一實例。其他實例可不同於關於圖3描述之實例。

圖4A至圖4F係本文中描述之一例示性實施方案400之圖式。實施方案400包含可藉由半導體處理工具102至114之一或多者執行以形成包含接合至IC晶粒105b之IC晶粒205a之一堆疊晶粒結構之一系列操作。在一些實施方案中，該系列操作對應於一晶圓上覆晶圓(WoW)封裝程序。

如圖4A中繪示，半導體處理工具102至114之一或多者(例如，沉積工具102、曝光工具104、顯影劑工具106或蝕刻工具108以及其他實例之一或多者)可執行用於在基板250a上方形成井結構255a之一系列操作405。另外或替代地，半導體處理工具102至114之一或多者(例如，沉積工具102、曝光工具104、顯影劑工具106或蝕刻工具108以及其他實例之一或多者)可執行用於在基板250b上方形成井結構255b之一系列操作410。

如圖4B中繪示，半導體處理工具102至114之一或多者(例如，沉積工具102、曝光工具104、顯影劑工具106或蝕刻工具108以及其他實例之一或多者)可執行一系列操作415以形成電晶體結構275a作為IC晶粒205a之裝置區210內之積體電路系統之部分。另外或替代地，半導體處理工具102至114之一或多者(例如，沉積工具102、曝光工具104、顯影劑工具106或蝕刻工具108以及其他實例之一或多者)可執行一系列操作420以形成電晶體結構275b作為IC晶粒205b之裝置區域210內之積體電路之部分。

如圖4C中繪示，半導體處理工具102至114之一或多者(例如，沉積工具102、曝光工具104、顯影劑工具106或蝕刻工具108以及其他實例之一或多者)可執行一系列操作425以在IC晶粒205a之裝置區210及邊緣區215內形成複數個金屬層245a。在一些實施方案中，複數個金屬層245a之一部分對應於一密封環結構之一子結構(例如，密封環結構295之部分295a之一第一子結構)。另外或替代地，半導體處理工具102至114之一或多者(例如，沉積工具102、曝光工具104、顯影劑工具106或蝕刻工具108以及其他實例之一或多者)可執行一系列操作430以在IC晶粒205b之裝置區210及邊緣區215內形成複數個金屬層245b。在一些實施方案中，複數個金屬層245b之一部分對應於一密封環結構之一子結構(例如，密封環結構295之部分295b之一子結構)。

如圖4D中繪示，半導體處理工具102至114之一或多者(例如，沉積工具102、曝光工具104、顯影劑工具106或蝕刻工具108以及其他實例之一或多者)可執行一系列操作435以在IC晶粒205a之裝置區210及邊緣區215內形成混合接合層結構235a及接點結構240a之一或多者。在一些實施方案中，混合接合層結構235a及接點結構240a對應於一密封環結構之一子結構(例如，密封環結構295之部分295a之一第二子結構)。

另外或替代地，半導體處理工具102至114之一或多者(例如，沉積工具102、曝光工具104、顯影劑工具106或蝕刻工具108以及其他實例之一或多者)可執行一系列操作440以在IC晶粒205b之裝置區210及邊緣區215內形成混合接合層結構235b及混合接合接點結構240b之一或多者。在一些實施方案中，混合接合層結構235b及混合接合接點結構240b對應於一密封環結構之一子結構(例如，密封環結構295之部分295b之一第二子結構)。

如圖4E中繪示，半導體處理工具102至114之一或多者(例如，接合工具114，以及其他實例)可執行一系列操作445以結合IC晶粒205a與IC晶粒205b。該系列操作445可包含用於沿著接合線230接合IC晶粒205a與IC晶粒205b之一共晶接合操作。結合IC晶粒205a與IC晶粒205b可包含結合混合接合層結構235a與混合接合層結構235b之表面(例如，結合部分295a與295b之子結構)。結合IC晶粒205a與IC晶粒205b可包含使IC晶粒205a倒置以跨IC晶粒205a及205b對準裝置區210及邊緣區215。

如圖4F中繪示，半導體處理工具102至114之一或多者(例如，接合工具114，以及其他實例)可執行一系列操作450以形成互連結構260及重佈層265。形成互連結構260可包含穿過基板250a之一背側形成互連結構260以將互連結構260機械連接至複數個金屬層245a (例如，密封環結構295之部分295a之一子結構)。

在一些實施方案中，形成互連結構260包含半導體處理工具102至114之一或多者(例如，曝光工具104、顯影劑工具106及/或蝕刻工具108以及其他實例)形成穿過基板250a及井結構255a以曝光第一複數個金屬層245a之一貫穿孔。形成互連結構260可進一步包含半導體處理工具102至114之一或多者(例如，沉積工具102，以及其他實例)在此一貫穿孔內沉積氧化物材料(例如，一介電材料)以與第一複數個金屬層245a之一頂層進行機械接觸。

另外或替代地，半導體處理工具102至114之一或多者(例如，接合工具114，以及其他實例)可執行一系列操作450以形成互連結構280a及280b。形成互連結構280a及280b可包含穿過基板250a之一側背形成互連結構280a及280b。

在一些實施方案中，形成互連結構280a及280b包含半導體處理工具102至114之一或多者(例如，曝光工具104、顯影劑工具106及/或蝕刻工具108以及其他實例)形成穿過基板250a及井結構255a之對應貫穿孔。形成互連結構280a及280b可進一步包含半導體處理工具102至114之一或多者(例如，沉積工具102，以及其他實例)在貫穿孔內沉積氧化物材料(例如，一介電材料)及一金屬材料(例如，一導電材料)以與IC晶粒205a中之一或多個下伏金屬層進行電接觸。

由圖4A至圖4F提供之操作被提供為實例。實務上，與圖4A至圖4F中繪示之操作相比，可存在額外操作、不同操作或不同配置之操作。

圖5係本文中描述之一或多個裝置500之例示性組件之一圖式。在一些實施方案中，半導體處理工具102至114及/或晶圓/晶粒運送工具116之一或多者可包含一或多個裝置500及/或裝置500之一或多個組件。如圖5中繪示，裝置500可包含一匯流排510、一處理器520、一記憶體530、一輸入組件540、一輸出組件550及一通信組件560。

匯流排510包含啟用裝置500之組件當中之有線及/或無線通信之一或多個組件。匯流排510可諸如經由操作耦合、通信耦合、電子耦合及/或電耦合將圖5之兩個或更多個組件耦合在一起。處理器520包含一中央處理單元、一圖形處理單元、一微處理器、一控制器、一微控制器、一數位信號處理器、一場可程式化閘陣列、一特定應用積體電路及/或另一類型之處理組件。處理器520可實施於硬體、韌體或硬體及軟體之一組合中。在一些實施方案中，處理器520包含能夠經程式化以執行本文中別處描述之一或多個操作或程序之一或多個處理器。

記憶體530包含揮發性及/或非揮發性記憶體。例如，記憶體530可包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、一硬碟機及/或另一類型之記憶體(例如，一快閃記憶體、一磁性記憶體及/或一光學記憶體)。記憶體530可包含內部記憶體(例如，RAM、ROM或一硬碟機)及/或可抽換式記憶體(例如，可經由一通用串列匯流排連接抽換)。記憶體530可為一非暫時性電腦可讀媒體。記憶體530儲存與裝置500之操作相關之資訊、指令及/或軟體(例如，一或多個軟體應用程式)。在一些實施方案中，記憶體530包含諸如經由匯流排510耦合至一或多個處理器(例如，處理器520)之一或多個記憶體。

輸入組件540使裝置500能夠接收輸入(諸如使用者輸入及/或經感測輸入)。例如，輸入組件540可包含一觸控螢幕、一鍵盤、一小鍵盤、一滑鼠、一按鈕、一麥克風、一開關、一感測器、一全球定位系統感測器、一加速度計、一陀螺儀及/或一致動器。輸出組件550使裝置500能夠諸如經由一顯示器、一揚聲器及/或一發光二極體提供輸出。通信組件560使裝置500能夠經由一有線連接及/或一無線連接與其他裝置通信。例如，通信組件560可包含一接收器、一發射器、一收發器、一數據機、一網路介面卡及/或一天線。

裝置500可執行本文中描述之一或多個操作或程序。例如，一非暫時性電腦可讀媒體(例如，記憶體530)可儲存一組指令(例如，一或多個指令或程式碼)以供處理器520執行。處理器520可執行該組指令以執行本文中描述之一或多個操作或程序。在一些實施方案中，一或多個處理器520執行該組指令引起一或多個處理器520及/或裝置500執行本文中描述之一或多個操作或程序。在一些實施方案中，代替指令或與指令組合使用硬接線電路系統以執行本文中描述之一或多個操作或程序。另外或替代地，處理器520可經組態以執行本文中描述之一或多個操作或程序。因此，本文中描述之實施方案不限於硬體電路系統及軟體之任何特定組合。

圖5中繪示之組件之數目及配置被提供為一實例。與圖5中繪示之組件相比，裝置500可包含額外組件、更少組件、不同組件或不同配置之組件。另外或替代地，裝置500之一組組件(例如，一或多個組件)可執行被描述為藉由裝置500之另一組組件執行之一或多個功能。

圖6係與一半導體結構及形成方法相關聯之一例示性程序600之一流程圖。在一些實施方案中，圖6之一或多個程序方塊藉由一或多個半導體處理工具(例如，半導體處理工具102至114之一或多者)執行。另外或替代地，圖6之一或多個程序方塊可藉由裝置500之一或多個組件(諸如處理器520、記憶體530、輸入組件540、輸出組件550及/或通信組件560)執行。藉由程序600形成之半導體結構可包含結合圖2A至圖4F描述之一或多個特徵或子結構。

如圖6中繪示，程序600可包含在一第一基板上方形成一密封環結構之一第一部分之一第一子結構(方塊610)。例如，半導體處理工具102至114之一或多者(例如，沉積工具102、曝光工具104、顯影劑工具106或蝕刻工具108以及其他實例之一或多者)可在一第一基板(例如，基板250a)上方形成一密封環結構295之一第一部分(例如，部分295a)之一第一子結構(例如，金屬層245a)，如上文描述。在一些實施方案中，形成第一子結構包含在第一基板之一第一表面上方形成第一子結構。

如圖6中進一步繪示，程序600可包含在一第二基板上方形成密封環結構之一第二部分之一第一子結構(方塊620)。例如，半導體處理工具102至114之一或多者(例如，沉積工具102、曝光工具104、顯影劑工具106或蝕刻工具108以及其他實例之一或多者)可在一第二基板(例如，基板250b)上方形成密封環結構295之一第二部分(例如，部分295b)之一第一子結構(例如，金屬層245b)，如上文描述。

如圖6中進一步繪示，程序600可包含在第一子結構上方形成密封環結構之第一部分之一第二子結構(方塊630)。例如，半導體處理工具102至114之一或多者(例如，沉積工具102、曝光工具104、顯影劑工具106及蝕刻工具108以及其他實例之一或多者)可在第一子結構上方形成密封環結構之第一部分之一第二子結構(例如，接點結構240a及混合接合層結構235a之一組合)，如上文描述。

如圖6中進一步繪示，程序600可包含在第二基板上方形成密封環結構之第二部分之一第二子結構(方塊640)。例如，半導體處理工具102至114之一或多者(例如，沉積工具102、曝光工具104、顯影劑工具106或蝕刻工具108以及其他實例之一或多者)可在第二基板上方形成密封環結構之第二部分之一第二子結構(例如，混合接合接點結構240b及混合接合層結構235b之一組合)，如上文描述。

如圖6中進一步繪示，程序600可包含將密封環結構之第一部分之第二子結構結合至密封環結構之第二部分之第二子結構(方塊650)。例如，半導體處理工具102至114之一或多者(例如，接合工具114，以及其他實例)可將密封環結構之第一部分之第二子結構結合至密封環結構之第二部分之第二子結構(例如，將混合接合層結構235a之一表面結合至混合接合層結構235b之一表面)，如上文描述。

如圖6中進一步繪示，程序600可包含穿過第一基板形成連接至密封環結構之第一部分之第一子結構之一互連結構(方塊660)。例如，半導體處理工具102至114之一或多者(例如，沉積工具102、曝光工具104、顯影劑工具106或蝕刻工具108以及其他實例之一或多者)可穿過第一基板形成連接至密封環結構之第一部分之第一子結構(例如，金屬層245a)之一互連結構260，如上文描述。在一些實施方案中，形成互連結構260包含自第一基板之與第一表面相對之一第二表面形成互連結構260。

程序600可包含額外實施方案，諸如任何單一實施方案或在下文及/或結合本文中別處描述之一或多個其他程序描述之實施方案之任何組合。

在一第一實施方案中，形成密封環結構295之第一部分之第一子結構包含在第一基板上方形成複數個金屬層(例如，金屬層245a)之一垂直堆疊。

在一第二實施方案中，單獨或與第一實施方案組合，形成密封環結構295之第一部分之第二子結構包含在複數個金屬層245a上方形成一接點結構240a，且在接點結構240a上方形成一混合接合層結構235a。

在一第三實施方案中，單獨或與第一及第二實施方案之一或多者組合，形成密封環結構295之第二部分之第一子結構包含在第二基板上方形成複數個金屬層245b之一垂直堆疊。

在一第四實施方案中，單獨或與第一至第三實施方案之一或多者組合，形成密封環結構295之第二部分之第二子結構包含在複數個金屬層245b上方形成一混合接合接點結構240b，且在混合接合接點結構240b上方形成一混合接合層結構235b。

在一第五實施方案中，單獨或與第一至第四實施方案之一或多者組合，將密封環結構295之第一部分之第二子結構結合至密封環結構295之第二部分之第二子結構包含使用一共晶接合程序將密封環結構295之第一部分之一混合接合層結構235a結合至密封環結構295之第二部分之一混合接合層結構235b。

在一第六實施方案中，單獨或與第一至第五實施方案之一或多者組合，形成連接至密封環結構295之第一部分之第一子結構之互連結構260包含形成穿過第一基板及一井結構(例如，井結構255a)之一貫穿孔以曝光第一子結構，且在貫穿孔內形成氧化物材料。

雖然圖6繪示程序600之例示性方塊，但在一些實施方案中，與圖6中描繪之方塊相比，程序600包含額外方塊、更少方塊、不同方塊或不同配置之方塊。另外或替代地，可並行執行程序600之兩個或更多個方塊。

本文中描述之一些實施方案提供用於包含一第二IC晶粒上方之一第一IC晶粒之一堆疊晶粒結構之技術及設備，其中第一IC晶粒之一操作電壓相對於第二IC晶粒之一操作電壓不同。第一IC晶粒包含堆疊晶粒半導體封裝之一密封環結構之一第一部分。第一部分包含將第一IC晶粒之一背側重佈層與第一IC晶粒之第一金屬層連接之一互連結構(例如，一背側貫穿矽通路)。

以此方式，可相對於具有包含一二極體之一密封環結構之一堆疊晶粒結構降低堆疊晶粒結構內之洩漏之一可能性以改良堆疊晶粒結構之一效能。另外，使用互連結構作為密封環結構之部分形成之一實體阻障實質上消除水分及/或裂縫穿透堆疊晶粒結構以改良堆疊晶粒結構之一良率及/或一可靠性。

如上文更詳細描述，本文中描述之一些實施方案提供一種半導體結構。該半導體結構包含一密封環結構之一第一部分。該密封環結構之該第一部分包含：一互連結構，其穿過一第一IC晶粒之一第一基板及一第一井結構；第一複數個金屬層，其等在該互連結構下方；及一第一混合接合層結構，其在該第一複數個金屬層下方。該半導體結構包含該密封環結構之一第二部分。該密封環結構之該第二部分包含在一第二IC晶粒之一第二基板及一第二井結構上方之第二複數個金屬層。該密封環結構之該第二部分包含在該第二複數個金屬層上方之一第二混合接合層結構。

如上文更詳細描述，本文中描述之一些實施方案提供一種半導體結構。該半導體結構包含：一第一IC晶粒，其包含一第一基板、該基板下方之一第一環形井結構及一密封環結構之一第一部分。該密封環結構之該第一部分包含一環形貫穿通路結構，其中該環形貫穿通路結構穿透該第一基板及該第一環形井結構。該半導體結構包含在該密封環結構之該第一部分下方接合至該第一IC晶粒之一第二IC晶粒。該第二IC晶粒包含一第二基板、在該第二基板上方之一第二環形井結構及該密封環結構之一第二部分。該密封環結構之該第二部分包含環形接點結構，其中該等環形接點結構連接至該第二環形井結構。

如上文更詳細描述，本文中描述之一些實施方案提供一種方法。該方法包含在一第一基板上方形成一密封環結構之一第一部分之一第一子結構，其中形成該第一子結構包括在該第一基板之一第一表面上方形成該第一子結構。該方法包含在一第二基板上方形成該密封環結構之一第二部分之一第一子結構。該方法包含在該第一子結構上方形成該密封環結構之該第一部分之一第二子結構。該方法包含在該第二基板上方形成該密封環結構之該第二部分之一第二子結構。該方法包含將該密封環結構之該第一部分之該第二子結構結合至該密封環結構之該第二部分之該第二子結構。該方法包含穿過該第一基板形成連接至該密封環結構之該第一部分之該第一子結構之一互連結構，其中形成該互連結構包括自該第一基板之與該第一表面相對之一第二表面形成該互連結構。

如本文中使用，取決於背景內容，「滿足一臨限值」可係指一值大於臨限值、大於或等於臨限值、小於臨限值、小於或等於臨限值、等於臨限值、不等於臨限值或類似者。

如本文中使用，當結合複數個品項使用時，術語「及/或」旨在單獨涵蓋複數個品項之各者及複數個品項之任何及全部組合。例如，「A及/或B」涵蓋「A及B」、「A而非B」及「B而非A」。

上文概述若干實施例之特徵，使得熟習此項技術者可較佳理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易使用本揭露作為用於設計或修改用於實行本文中介紹之實施例之相同目的及/或達成本文中介紹之實施例之相同優點之其他製程及結構之一基礎。熟習此項技術者亦應意識到此等等效構造不脫離本揭露之精神及範疇且其等可在本文中做出各種改變、替代及更改而不脫離本揭露之精神及範疇。

100:環境 102:半導體處理工具/沉積工具 104:半導體處理工具/曝光工具 106:半導體處理工具/顯影劑工具 108:半導體處理工具/蝕刻工具 110:半導體處理工具/平坦化工具 112:半導體處理工具/電鍍工具 114:半導體處理工具/接合工具 116:晶圓/晶粒運送工具 200:例示性實施方案 205a:積體電路(IC)晶粒 205b:積體電路(IC)晶粒 210:裝置區 215:邊緣區域/邊緣部分 220:劃線道虛設條區 225:密封環區 230:接合線 235a:混合接合層結構 235a1:混合接合層結構 235a2:虛設混合接合層結構 235b:混合接合層結構 235b1:混合接合層結構 235b2:虛設混合接合層結構 240a:接點結構 240b:接點結構 240c:接點結構 245a:金屬層 245b:金屬層 250a:基板 250b:基板 255a:井結構 255b:井結構 260:互連結構 265:重佈層 270:溝渠結構 275a:電晶體結構 275b:電晶體結構 280a:互連結構 280b:互連結構 285a:電壓源 285b:電壓源 290a:電壓 290b:電壓 295:密封環結構 295a:部分 295b:部分 299a:區段 299b:區段 300:例示性實施方案 400:例示性實施方案 405:一系列操作 410:一系列操作 415:一系列操作 420:一系列操作 425:一系列操作 430:一系列操作 435:一系列操作 440:一系列操作 445:一系列操作 450:一系列操作 500:裝置 510:匯流排 520:處理器 530:記憶體 540:輸入組件 550:輸出組件 560:通信組件 600:程序 610:方塊 620:方塊 630:方塊 640:方塊 650:方塊 660:方塊 D1:寬度

當結合附圖閱讀時自以下詳細描述最佳理解本揭露之態樣。應注意，根據業界中之標準實踐，各種構件未按比例繪製。事實上，為了清楚論述起見，可任意增大或減小各種構件之尺寸。

圖1係其中可實施本文中描述之系統及/或方法之一例示性環境之一圖式。

圖2A至圖2C係本文中描述之一密封環結構之一例示性實施方案之圖式。

圖3係本文中描述之一例示性實施方案之一圖式。

圖4A至圖4F係本文中描述之一例示性實施方案之圖式。

圖5係本文中描述之圖1之一或多個裝置之例示性組件之一圖式。

圖6係與製造本文中描述之一密封環結構相關聯之一例示性程序之一流程圖。

200:例示性實施方案

205a:積體電路(IC)晶粒

205b:積體電路(IC)晶粒

210:裝置區

215:邊緣區

220:劃線道虛設條區

225:密封環區

230:接合線

235a:混合接合層結構

235b:混合接合層結構

240a:接點結構

240b:接點結構

240c:接點結構

245a:金屬層

245b:金屬層

250a:基板

250b:基板

255a:井結構

255b:井結構

260:互連結構

265:重佈層

270:溝渠結構

275a:電晶體結構

275b:電晶體結構

280a:互連結構

280b:互連結構

285a:電壓源

285b:電壓源

290a:電壓

290b:電壓

Claims

一種半導體結構，其包括：一密封環結構之一第一部分，其包括：一互連結構，其穿透一第一積體電路晶粒之一第一基板及一第一井結構，第一複數個金屬層，其等在該互連結構下方，及一第一混合接合層結構，其在該第一複數個金屬層下方；及該密封環結構之一第二部分，其包括：第二複數個金屬層，其等在一第二積體電路晶粒之一第二基板及一第二井結構上方，及一第二混合接合層結構，其在該第二複數個金屬層上方，其中該第二混合接合層結構與該第一混合接合層結構結合以完成該密封環結構。
如請求項1之半導體結構，其中該第一基板對應於一p型基板且該第一井結構對應於一p型井結構。
如請求項1之半導體結構，其中該互連結構之一寬度包含於約2.50微米至約3.05微米之一範圍中。
一種半導體結構，其包括：一第一積體電路晶粒，其包括：一第一基板，一第一環形井結構，其在該第一基板下方；及一密封環結構之一第一部分，其包括一環形貫穿通路結構，其中該環形貫穿通路結構穿透該第一基板及該第一環形井結構；及一第二積體電路晶粒，其在該密封環結構之該第一部分下方接合至該第一積體電路晶粒且包括：一第二基板，一第二環形井結構，其在該第二基板上方，及該密封環結構之一第二部分，其包括環形接點結構，其中該等環形接點結構連接至該第二環形井結構。
如請求項4之半導體結構，其中該等環形接點結構介於該第二環形井結構之一頂表面與該密封環結構之該第二部分之複數個金屬層之間。
如請求項4之半導體結構，其中該密封環結構之該第一部分包括：複數個金屬層，且其中該環形貫穿通路結構連接至該複數個金屬層之一頂部金屬層。
一種形成一半導體之方法，其包括：在一第一基板上方形成一密封環結構之一第一部分之一第一子結構，其中形成該第一子結構包括在該第一基板之一第一表面上方形成該第一子結構；在一第二基板上方形成該密封環結構之一第二部分之一第一子結構；在該第一子結構上方形成該密封環結構之該第一部分之一第二子結構；在該第二基板上方形成該密封環結構之該第二部分之一第二子結構；將該密封環結構之該第一部分之該第二子結構結合至該密封環結構之該第二部分之該第二子結構；及穿過該第一基板形成連接至該密封環結構之該第一部分之該第一子結構之一互連結構，其中形成該互連結構包括自該第一基板之與該第一表面相對之一第二表面形成該互連結構。
如請求項7之方法，其中形成該密封環結構之該第一部分之該第一子結構包括：在該第一基板上方形成複數個金屬層之一垂直堆疊。
如請求項7之方法，其中形成該密封環結構之該第二部分之該第一子結構包括：在該第二基板上方形成複數個金屬層之一垂直堆疊。
如請求項7之方法，其中將該密封環結構之該第一部分之該第二子結構結合至該密封環結構之該第二部分之該第二子結構包括：使用一共晶接合程序將該密封環結構之該第一部分之一混合接合層結構結合至該密封環結構之該第二部分之一混合接合層結構。