TWI855483B - 記憶體晶胞及記憶體裝置 - Google Patents
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Abstract
本案提供一種記憶體晶胞及記憶體裝置。該記憶體晶胞包括：一寫入電晶體；以及一讀取電晶體，耦接至該寫入電晶體，該寫入電晶體與該讀取電晶體耦接於一儲存節點，該儲存節點係儲存資料；其中，該寫入電晶體與該讀取電晶體至少有一者具有一臨界電壓調整層，該寫入電晶體及/或該讀取電晶體的一臨界電壓是可調整的。
Description
本發明是有關於一種記憶體晶胞及記憶體裝置，且特別是有關於一種雙電晶體記憶體晶胞及記憶體裝置。
動態隨機存取記憶體(Dynamic random-access memory，DRAM)的記憶體晶胞例如但不受限於，是單電晶體單電容(1T1C，one transistor-one capacitor)記憶體晶胞。
雖然1T1C記憶體晶胞具有良好可靠度(reliability)與高整合存度(high integration density)。然而，由於所用的單電容不是可擴展的(scalable)，因為單電容需要儲存足夠電荷並維持長保持時間(retention time)。因此，單電容需要較大電容尺寸比(aspect ratio)，導致對製程的挑戰。
當記憶體晶胞的尺寸縮小時，由於電晶體的截止電流(Off-current)會增加，這也限制了DRAM擴展性(scaling)，因此要維持電流更新時間(current refresh time)也變得困難。
故而，如何在縮小記憶體晶胞的尺寸時，仍可以維持低截止電流，乃是業界努力方向之一。
根據本案之一方面，提出一種記憶體晶胞，包括：一寫入電晶體；以及一讀取電晶體，耦接至該寫入電晶體，該寫入電晶體與該讀取電晶體耦接於一儲存節點，該儲存節點係儲存資料；其中，該寫入電晶體與該讀取電晶體至少有一者具有一臨界電壓調整層，該寫入電晶體及/或該讀取電晶體的一臨界電壓是可調整的。
根據本案之另一方面，提出一種記憶體裝置，包括：一記憶體陣列，包括複數個記憶體晶胞、複數條第一信號線、複數條第二信號線、複數條第三信號線與複數條第四信號線，該些記憶體晶胞耦接至該些第一、第二、第三與第四信號線；複數個驅動電路，耦接至該記憶體陣列，該些驅動電路係透過該些第一、第二、第三與第四信號線而施加複數個驅動電壓至該些記憶體晶胞，以寫入或讀取該些記憶體晶胞；以及複數個感應放大器，耦接至該記憶體陣列，以感應由該些記憶體晶胞所產生的複數個讀取電流。各該些記憶體晶胞包括：一寫入電晶體；以及一讀取電晶體，耦接至該寫入電晶體，該寫入電晶體與該讀取電晶體耦接於一儲存節點，該儲存節點係儲存資料；該寫入電晶體與該讀取電晶體至少有一者具有一臨界電壓調整層，該寫入電晶體及/或該讀取電晶體的一臨界電壓是可調整的。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
100A、100B、100C:記憶體晶胞
WTA、WTB、WTC:第一電晶體
RTA、RTB、RTC:第二電晶體
SN:儲存節點
WBL:寫入位元線
WWL:寫入字元線
CSL:電荷儲存層
RBL:讀取位元線
RWL:讀取字元線
200:記憶體裝置
210:記憶體陣列
220-1~220-4:驅動電路
230:感應放大器(SA)
MC:記憶體晶胞
WWL1~WWLn:寫入字元線
RBL1~RBLn:讀取位元線
WBL1~WBLm:寫入位元線
RWL1~RWLm:讀取字元線
MC11~MCnm:記憶體晶胞
T1~TN:層
第1A圖至第1C圖顯示根據本案數個實施例的記憶體晶胞的電路圖。
第2圖顯示根據本案一實施例的記憶體裝置。
第3圖顯示本案一實施例的記憶體晶胞的寫入電晶體與讀取電晶體之電流-電壓特徵曲線圖。
第4圖顯示本案一實施例的記憶體晶胞的寫入電晶體與讀取電晶體之電流-電壓特徵曲線圖。
第5圖顯示本案另一實施例的記憶體晶胞的寫入電晶體與讀取電晶體之電流-電壓特徵曲線圖。
第6圖顯示本案更一實施例的記憶體晶胞的寫入電晶體與讀取電晶體之電流-電壓特徵曲線圖。
第7A圖顯示根據本案一實施例的記憶體裝置的寫入操作。
第7B圖顯示根據本案一實施例的記憶體裝置的讀取操作。
第8A圖顯示根據本案一實施例的記憶體晶胞的二維單晶(2D monolithic)示意圖。
第8B圖與第8C圖顯示根據本案一實施例的記憶體晶胞的三維單晶堆疊(3D monolithic stacking)示意圖。
本說明書的技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一
或多個技術特徵。在可能實施的前提下，本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵，或者選擇性地將這些實施例中部分或全部的技術特徵加以組合。
第1A圖至第1C圖顯示根據本案數個實施例的記憶體晶胞的電路圖。如第1A圖所示，顯示根據本案一實施例的記憶體晶胞100A包括：第一電晶體WTA與第二電晶體RTA。第一電晶體WTA耦接至第二電晶體RTA。第一電晶體WTA亦可稱為寫入電晶體，而第二電晶體RTA亦可稱為讀取電晶體。寫入電晶體WTA與讀取電晶體RTA的耦接點是儲存節點(storage node)SN係用於儲存資料(邏輯1或邏輯0)。
寫入電晶體WTA例如但不受限於是銦鎵鋅氧化物(IGZO)薄膜電晶體(TFT)。在讀取操作時，即便是閘極被施加0V電壓，IGZO-TFT仍具有非常小的截止電流，代表可以減少記憶體晶胞100A的漏電流，從而可以強化記憶體晶胞100A的資料保持能力。此外，IGZO-TFT可整合於後段製程(BEOL)，可以進一步減少電路佔用空間，從而提供高儲存密度。
讀取電晶體RTA例如但不受限於是矽奈米線場效電晶體(Silicon nanowire field-effect transistor，Si-NW FET)。矽奈米線場效電晶體可提供高讀取電流，以達成快速讀取。
寫入電晶體WTA具有：一第一端(例如但不受限於，汲極)耦接至寫入位元線(Write bitline)WBL；一第二端(例如但不受限於，源極)耦接至儲存節點SN；以及，一控制端(例如但不
受限於，閘極)耦接至寫入字元線(Write word line)WWL。其中，寫入電晶體WTA的通道具有電荷儲存層(charge storage layer)CSL。電荷儲存層CSL例如但不受限於，是矽-氧化物-氮化物-氧化物-矽(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)。
讀取電晶體RTA具有：一第一端(例如但不受限於，汲極)耦接至讀取位元線(Read bit line)RBL；一第二端(例如但不受限於，源極)耦接至讀取字元線(Read word line)RWL；以及，一控制端(例如但不受限於，閘極)耦接至儲存節點SN。其中，讀取電晶體RTA的通道具有電荷儲存層CSL。
寫入位元線WBL、寫入字元線WWL、讀取位元線RBL與讀取字元線RWL亦可稱為信號線。
如第1B圖所示，顯示根據本案一實施例的記憶體晶胞100B包括：第一電晶體(寫入電晶體)WTB與第二電晶體(讀取電晶體)RTB。第一電晶體WTB實質上相同或相似於第1A圖的第一電晶體WTA，故其細節在此省略。
第二電晶體RTB不同於第1A圖之第二電晶體RTA處在於，第二電晶體RTB不具有電荷儲存層，其餘相似。
如第1C圖所示，顯示根據本案一實施例的記憶體晶胞100C包括：第一電晶體(寫入電晶體)WTC與第二電晶體(讀取電晶體)RTC。第一電晶體WTC與第1A圖的第一電晶體WTA之不同處在於，第一電晶體WTC不具有電荷儲存層，其餘相似。
第二電晶體RTC實質上相同或相似於第1A圖之第二電晶體RTA，故其細節在此省略。
由第1A圖至第1C圖可知，根據本案一實施例的記憶體晶胞100A~100C是四端元件。此外，由第1A圖至第1C圖可知，根據本案一實施例的記憶體晶胞包括：具有或不具有電荷儲存層的寫入電晶體(具有非常低的截止電流)，以及具有或不具有電荷儲存層的讀取電晶體(具有高讀取電流)，其中，寫入電晶體與讀取電晶體至少有一者具有電荷儲存層。
在本案一實施例中，寫入電晶體WTA~WTC的通道材質包括，例如但不受限於，後續之任一者：IGZO、多晶矽(Poly-Si)、非晶矽(Amorphous silicon，a-Si)、多晶鍺(Poly-Ge)、非晶鍺(a-Ge)等。讀取電晶體RTA~RTC的通道材質包括，例如但不受限於，後續之任一者：單晶矽(Single crystal Si)、單晶鍺(Single crystal Ge)、三五族材質(III-V Materials)、IGZO等。
第2圖顯示根據本案一實施例的記憶體裝置。如第2圖所示，根據本案一實施例的記憶體裝置200包括：記憶體陣列210、複數個驅動電路220-1~220-4，以及複數個感應放大器(SA)230。
記憶體陣列210包括排成陣列的複數個記憶體晶胞MC、複數條寫入字元線WWL1~WWLn、複數條讀取位元線RBL1~RBLn、複數條寫入位元線WBL1~WBLm與複數條讀取字元線RWL1~RWLm。雖然第2圖顯示該些記憶體晶胞MC係
以記憶體晶胞100B為例做說明，但在本案其他實施例中，該些記憶體晶胞MC也可以是記憶體晶胞100A或100C。
該些記憶體晶胞MC耦接至該些寫入字元線WWL1~WWLn、該些讀取位元線RBL1~RBLn、該些寫入位元線WBL1~WBLm與該些讀取字元線RWL1~RWLm。更甚者，該些記憶體晶胞MC位於該些寫入字元線WWL1~WWLn、該些讀取位元線RBL1~RBLn、該些寫入位元線WBL1~WBLm與該些讀取字元線RWL1~RWLm之複數個交叉處。
該些驅動電路220-1~220-4耦接至記憶體陣列210。該些驅動電路220-1~220-4包括：寫入字元線驅動電路220-1、讀取位元線驅動電路220-2、寫入位元線驅動電路220-3與讀取字元線驅動電路220-4。該些驅動電路220-1~220-4係透過該些寫入字元線WWL1~WWLn、該些讀取位元線RBL1~RBLn、該些寫入位元線WBL1~WBLm與該些讀取字元線RWL1~RWLm而施加驅動電壓至該些記憶體晶胞MC，以寫入或讀取該些記憶體晶胞MC。
該些感應放大器230耦接至該些讀取字元線RWL1~RWLm，以感應由該些記憶體晶胞MC所產生的複數個讀取電流。根據該些感應放大器230的感應結果，以決定該些記憶體晶胞MC的儲存資料是邏輯1或邏輯0。
第3圖顯示本案一實施例的記憶體晶胞的寫入電晶體與讀取電晶體之電流-電壓特徵曲線圖。本案一實施例的記憶體
晶胞的寫入電晶體及/或讀取電晶體的臨界電壓是可以調整的。例如但不受限於，寫入電晶體的臨界電壓高於0V，而讀取電晶體的臨界電壓則低於0V。
例如但不受限於，記憶體晶胞的寫入電晶體的臨界電壓VtW為，VGW_W>VtW>VGW_R(或者是VGW_Rn)，其中，VGW_W代表在寫入操作時，施加至寫入字元線WWL的電壓(亦即，寫入操作時的寫入電晶體的閘極電壓)，VGW_R代表在讀取操作時，施加至寫入字元線WWL的電壓(亦即，讀取操作時的寫入電晶體的閘極電壓)，VGW_Rn代表在保持操作時，施加至寫入字元線WWL的電壓(亦即，保持操作時的寫入電晶體的閘極電壓)。VGW代表施加至寫入電晶體的閘極電壓，VGW=VWWL，VWWL代表寫入字元線WWL的電壓。
例如但不受限於，記憶體晶胞的讀取電晶體的臨界電壓為，在讀取操作時，讀取邏輯1(儲存節點SN的資料為邏輯1)的讀取電流Id高於參考電流Isense，而當讀取邏輯0(儲存節點SN的資料為邏輯0)的讀取電流Id低於參考電流Isense。VGR代表施加至讀取電晶體的閘極電壓，VGR=VSN，VSN代表儲存節點SN的電壓。
現將說明本案一實施例的記憶體晶胞之寫入操作與讀取操作。第4圖顯示本案一實施例的記憶體晶胞100A的寫入電晶體與讀取電晶體之電流-電壓特徵曲線圖。
底下舉表1說明，在寫入操作、讀取操作與保持操
作時，施加至寫入字元線WWL、寫入位元線WBL、讀取字元線RWL與讀取位元線RBL的電壓，當知本案並不受限於此。
在寫入操作時，施加3V電壓至寫入字元線WWL，以導通寫入電晶體。當要寫入邏輯0時，施加0V電壓至寫入位元線WBL，以將寫入位元線WBL的0V電壓寫入至儲存節點SN。當要寫入邏輯1時，施加1V電壓至寫入位元線WBL，以將寫入位元線WBL的1V電壓寫入至儲存節點SN。此外，於寫入操作時，施加0V至讀取字元線RWL與讀取位元線RBL。
於保持操作時，施加0V至寫入字元線WWL、讀取字元線RWL與讀取位元線RBL，以及，施加0V或1V電壓至寫入位元線WBL。
於讀取操作時，寫入電晶體要被關閉。所以，於讀取操作時，施加0V電壓至寫入字元線WWL(亦即，施加0V電
壓至寫入電晶體的閘極)以關閉寫入電晶體；施加0V電壓至寫入位元線WBL；施加0V電壓至讀取字元線RWL；以及，施加0.8V電壓至讀取位元線RBL。
在本案一實施例中，當寫入電晶體是IGZO-TFT SONOS時，寫入電晶體可以提供低漏電流(低截止電流)且可以調整臨界電壓。在本案一實施例中，藉由調整寫入電晶體的臨界電壓至高於0V，則在讀取操作時，寫入電晶體的閘極電壓可以不用是負電壓，以避免造成負面影響。在此，負面影響例如但不受限於包括，增加電路面積或額外增加晶片功率消耗。在習知技術中，需要額外電路以產生負電壓，會造成電路面積額外增加，但在本案一實施例中，寫入電晶體的閘極電壓可以不用是負電壓，所以不需要用以產生負電壓的額外電路，可以避免增加電路面積。此外，如果閘極電壓在0V時就可以關閉寫入電晶體，則在保持時，不需額外施加負偏壓，這樣可以避免額外增加晶片功率消耗，因為額外施加負偏壓會增加晶片耗能。
在本案一實施例中，藉由將讀取電晶體臨界電壓調整至低於0V，於讀取電晶體是Si NW SONOS的情況下時，當讀取電晶體處於抹除狀態下，仍可在飽和區內提供高讀取電流，藉此可以加速讀取速度。
第5圖顯示本案另一實施例的記憶體晶胞100B的寫入電晶體與讀取電晶體之電流-電壓特徵曲線圖。
底下舉表2說明，在寫入操作、讀取操作與保持操
作時，施加至寫入字元線WWL、寫入位元線WBL、讀取字元線RWL與讀取位元線RBL的電壓，當知本案並不受限於此。
表2實質相同於表1，故其細節在此省略。
在本案一實施例中，當寫入電晶體是IGZO-TFT SONOS時，寫入電晶體可以提供低漏電流(低截止電流)且可以調整臨界電壓。在本案一實施例中，藉由調整寫入電晶體的臨界電壓至高於0V，則在讀取操作時，寫入電晶體的閘極電壓可以不用是負電壓，以避免造成負面影響。
在本案一實施例中，於讀取電晶體是Si NW的情況下時，即便是在次臨界區，讀取電晶體仍可提供高讀取電流，藉此可以加速讀取速度。讀取電晶體的讀取電流可由奈米線(nano-wire)的數量而調整。
第6圖顯示本案更一實施例的記憶體晶胞100C的寫入電晶體與讀取電晶體之電流-電壓特徵曲線圖。
底下舉表3說明，在寫入操作、讀取操作與保持操作時，施加至寫入字元線WWL、寫入位元線WBL、讀取字元線RWL與讀取位元線RBL的電壓，當知本案並不受限於此。
在表3中，由於寫入電晶體不具有電荷儲存層，所以，在讀取操作時，必需施加負偏壓至寫入電晶體的閘極以關閉寫入電晶體。至於表3的其他部份實質相同或相似於表1，故其細節在此省略。
在本案一實施例中，當寫入電晶體是IGZO-TFT時，施加負偏壓至寫入電晶體的閘極，以使得寫入電晶體可以提供低漏電流(低截止電流)。
在本案一實施例中，於讀取電晶體是Si NW SONOS的情況下時，當讀取電晶體處於抹除狀態下，仍可在飽和區內提供高讀取電流，藉此可以加速讀取速度。
第7A圖顯示根據本案一實施例的記憶體裝置的寫入操作。第7B圖顯示根據本案一實施例的記憶體裝置的讀取操作。記憶體陣列包括記憶體晶胞MC11~MCnm。
於第7A圖中，假設記憶體晶胞MC12、MC1m、MCn1與MCnm是被選，而其餘的記憶體晶胞則未被選。在本案一實施例中，乃是隨機選擇記憶體晶胞來寫入資料。
下表4顯示，在寫入操作、讀取操作與保持操作時，施加被選記憶體晶胞的寫入字元線WWL、寫入位元線WBL、讀取字元線RWL與讀取位元線RBL的電壓，以及施加未選記憶體晶胞的寫入字元線WWL、寫入位元線WBL、讀取字元線RWL與讀取位元線RBL的電壓。
在表4中，於寫入操作時，施加至被選記憶體晶胞MC12、MC1m、MCn1與MCnm的電壓可以如表1或表2或表3所示；以及，施加至未選記憶體晶胞的電壓則基本上實質都是0V。
在本案一實施例中，在讀取操作時，乃是進行批次操作，且將所有的寫入電晶體都關閉。如第7B圖所示，假設讀取位元線RBL2被選擇，而其餘讀取位元線未被選。讀取位元線RBL2被施加0.8V，以一次讀取出耦接至被選讀取位元線RBL2的記憶體晶胞MC21~MC2m的資料。未選讀取位元線(RBL1、RBL3~RBLn)被施加0V以浮接所有的未被選記憶體晶胞，以減少漏電流。
第8A圖顯示根據本案一實施例的記憶體晶胞的二維單晶(2D monolithic)示意圖。第8B圖與第8C圖顯示根據本案一實施例的記憶體晶胞的三維單晶堆疊(3D monolithic stacking)示意圖。第8A圖至第8C圖以記憶體晶胞100A為例做說明，但當知亦可應用至記憶體晶胞100B或100C，此亦在本案精神範圍內。
如第8A圖所示，記憶體晶胞為二維單晶架構，寫入電晶體與讀取電晶體的源極(S)與汲極(D)皆形成於同一主動層上，而寫入電晶體的汲極與儲存節點SN之間則以導電線連接。
如第8B圖所示，記憶體晶胞為三維單晶堆疊架構，
寫入電晶體形成於第一層(tier)T1之上，而讀取電晶體則形成於第二層T2上。不同層之間以導電線連接。在第8C圖中則顯示第一層T1至第N層TN(N為正整數)。
利用3D單晶堆疊可以更進一步減少記憶體晶胞的足跡(footprint)。
本案實施例揭露雙電晶體無電容(2T0C)記憶體晶胞，故而，可減少習知技術的問題(單電容需要較大電容尺寸比(aspect ratio)，導致對製程的挑戰)。
如上所述，在本案一實施例中，記憶體晶胞的寫入電晶體的臨界電壓是可以調整至高於0V。則在讀取操作時，寫入電晶體的閘極電壓可以不用是負電壓，以避免造成負面影響。
在本案一實施例中，藉由將讀取電晶體臨界電壓調整至低於0V，可提供高讀取電流，藉此可以加速讀取速度。
在本案一實施例中，寫入電晶體及/或讀取電晶體的閘極結構包括電荷儲存層，例如但不受限於，可為SONOS、浮接閘(floating gate)、浮接點(floating dot)等，藉此可以調整寫入電晶體及/或讀取電晶體的臨界電壓。
在本案一實施例中，寫入電晶體及/或讀取電晶體的閘極結構包括鐵電(ferroelectric)層(亦即，寫入電晶體及/或讀取電晶體為鐵電閘極場效式電晶體(FeFET))，藉此可以調整寫入電晶體及/或讀取電晶體的臨界電壓。
在本案一實施例中，電荷儲存層與鐵電層可合稱為
臨界電壓調整層。亦即，在本案一實施例的記憶體晶胞中，寫入電晶體與讀取電晶體至少有一者具有臨界電壓調整層。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100A:記憶體晶胞
WTA:第一電晶體
RTA:第二電晶體
SN:儲存節點
WBL:寫入位元線
WWL:寫入字元線
CSL:電荷儲存層
RBL:讀取位元線
RWL:讀取字元線
Claims (16)
- 一種記憶體晶胞，包括：一寫入電晶體；以及一讀取電晶體，耦接至該寫入電晶體，該寫入電晶體與該讀取電晶體耦接於一儲存節點，該儲存節點係儲存資料；其中，該寫入電晶體與該讀取電晶體至少有一者具有一臨界電壓調整層，該寫入電晶體及/或該讀取電晶體的一臨界電壓是可調整的。
- 如請求項1所述之記憶體晶胞，其中，該臨界電壓調整層包括一電荷儲存層或一鐵電層；以及該電荷儲存層為矽-氧化物-氮化物-氧化物-矽(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)，或者，浮接閘(floating gate)，或者，浮接點(floating dot)。
- 如請求項1所述之記憶體晶胞，其中，於一讀取操作時，施加0V電壓至該寫入電晶體的一控制端以關閉寫入電晶體。
- 如請求項1所述之記憶體晶胞，其中，該寫入電晶體的通道材質包括後續之任一者：銦鎵鋅氧化物(IGZO)、多晶矽(Poly-Si)、非晶矽(Amorphous silicon，a-Si)、多晶鍺(Poly-Ge)、非晶鍺(a-Ge)；以及 該讀取電晶體的通道材質包括後續之任一者：單晶矽(Single crystal Si)、單晶鍺(Single crystal Ge)、三五族材質(III-V Materials)、IGZO。
- 如請求項1所述之記憶體晶胞，其中，該記憶體晶胞為二維單晶架構，該寫入電晶體與該讀取電晶體形成於同一主動層上，以及該寫入電晶體的一第一端與該儲存節點之間以一導電線連接。
- 如請求項1所述之記憶體晶胞，其中，該記憶體晶胞為三維單晶堆疊架構，該寫入電晶體形成於一第一層，該讀取電晶體形成於一第二層，以及該第一層與該第二層之間以一導電線連接。
- 如請求項1所述之記憶體晶胞，其中，該寫入電晶體及/或該讀取電晶體的一控制端包括該臨界電壓調整層；以及該寫入電晶體的該臨界電壓小於在一寫入操作時的該寫入電晶體的一閘極電壓，該寫入電晶體的該臨界電壓大於在一讀取操作與一保持操作時的該寫入電晶體的該閘極電壓。
- 如請求項7所述之記憶體晶胞，其中， 該讀取電晶體的該臨界電壓設定為，在該讀取操作時，讀取邏輯1的一第一讀取電流高於一參考電流，而讀取邏輯0的一第二讀取電流低於該參考電流。
- 一種記憶體裝置，包括：一記憶體陣列，包括複數個記憶體晶胞、複數條第一信號線、複數條第二信號線、複數條第三信號線與複數條第四信號線，該些記憶體晶胞耦接至該些第一、第二、第三與第四信號線；複數個驅動電路，耦接至該記憶體陣列，該些驅動電路係透過該些第一、第二、第三與第四信號線而施加複數個驅動電壓至該些記憶體晶胞，以寫入或讀取該些記憶體晶胞；以及複數個感應放大器，耦接至該記憶體陣列，以感應由該些記憶體晶胞所產生的複數個讀取電流，其中，各該些記憶體晶胞包括：一寫入電晶體；以及一讀取電晶體，耦接至該寫入電晶體，該寫入電晶體與該讀取電晶體耦接於一儲存節點，該儲存節點係儲存資料；該寫入電晶體與該讀取電晶體至少有一者具有一臨界電壓調整層，該寫入電晶體及/或該讀取電晶體的一臨界電壓是可調整的。
- 如請求項9所述之記憶體裝置，其中， 該臨界電壓調整層包括一電荷儲存層或一鐵電層；以及該電荷儲存層為矽-氧化物-氮化物-氧化物-矽(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)，或者，浮接閘(floating gate)，或者，浮接點(floating dot)。
- 如請求項9所述之記憶體裝置，其中，於一讀取操作時，施加0V電壓至該寫入電晶體的一控制端以關閉寫入電晶體。
- 如請求項9所述之記憶體裝置，其中，該寫入電晶體的通道材質包括後續之任一者：銦鎵鋅氧化物(IGZO)、多晶矽(Poly-Si)、非晶矽(Amorphous silicon，a-Si)、多晶鍺(Poly-Ge)、非晶鍺(a-Ge)；以及該讀取電晶體的通道材質包括後續之任一者：單晶矽(Single crystal Si)、單晶鍺(Single crystal Ge)、三五族材質(III-V Materials)、IGZO。
- 如請求項9所述之記憶體裝置，其中，該記憶體晶胞為二維單晶架構，該寫入電晶體與該讀取電晶體的一第一端與一第二端皆形成於同一主動層上，以及該寫入電晶體的該第一端與該儲存節點之間以一導電線連接。
- 如請求項9所述之記憶體裝置，其中，該記憶體晶胞為三維單晶堆疊架構， 該寫入電晶體形成於一第一層，該讀取電晶體形成於一第二層，以及該第一層與該第二層之間以一導電線連接。
- 如請求項9所述之記憶體裝置，其中，該寫入電晶體及/或該讀取電晶體的一控制端包括該臨界電壓調整層；以及該寫入電晶體的該臨界電壓小於在一寫入操作時的該寫入電晶體的一閘極電壓，該寫入電晶體的該臨界電壓大於在一讀取操作與一保持操作時的該寫入電晶體的該閘極電壓。
- 如請求項15所述之記憶體裝置，其中，該讀取電晶體的該臨界電壓設定為，在該讀取操作時，讀取邏輯1的一第一讀取電流高於一參考電流，而讀取邏輯0的一第二讀取電流低於該參考電流。
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Citations (3)
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| TW462127B (en) * | 1999-07-22 | 2001-11-01 | Sony Corp | Semiconductor memory device |
| TW202040756A (zh) * | 2010-08-27 | 2020-11-01 | 日商半導體能源研究所股份有限公司 | 記憶體裝置及半導體裝置 |
| TW202245070A (zh) * | 2021-04-30 | 2022-11-16 | 台灣積體電路製造股份有限公司 | 半導體結構的形成方法 |
-
2022
- 2022-12-28 TW TW111150413A patent/TWI855483B/zh active
Patent Citations (3)
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