TWI854745B - 半導體裝置結構及其形成方法 - Google Patents

Abstract

本揭露描述一種半導體裝置結構及其形成方法。在一些實施例中，結構包含裝置及設置在裝置上方的第一介電層。氣隙位於第一介電層中。結構進一步包含設置在第一介電層中的導電特徵，且第一介電層包含設置在氣隙與導電特徵的第一側之間的第一部分及鄰近導電特徵的與第一側相對的第二側設置的第二部分。第一部分具有第一氮濃度，且第二部分具有實質上小於第一氮濃度的第二氮濃度。

Description

半導體裝置結構及其形成方法

本揭露關於半導體裝置結構及其形成方法。

半導體裝置(例如金屬氧化物半導體場效電晶體)在處於關閉狀態時具有關閉狀態電容。關閉狀態包含裝置電容及佈線電容裝置電容係由裝置的層之間的電容引起的。佈線電容係由導電特徵之間以及導電特徵與裝置之間的電容引起的。高關閉狀態電容增加時間延遲且降低半導體配置的開關性能。

因此，需要改進的半導體裝置結構。

根據本揭露的一些實施例，一種半導體裝置結構包括：一裝置；一第一介電層，設置在該裝置上方，其中一氣隙位於該第一介電層中；及一導電特徵，設置在該第一介電層中，其中該第一介電層包括設置在該氣隙與該導電特徵的一第一側之間的一第一部分及鄰近該導電特徵的與該第一側相對的一第二側設置的一第二部分，該第一部分具有一第一氮濃度，且該第二部分具有實質上小於該第一 氮濃度的一第二氮濃度。

根據本揭露的一些實施例，一種半導體裝置結構，包括：一裝置；一第一介電層，設置在該裝置上方；一第一蝕刻終止層，設置在該第一介電層上，其中該第一蝕刻終止層包括具有一第一氮濃度的一第一部分及具有實質上小於該第一氮濃度的一第二氮濃度的一第二部分；一第二介電層，設置在該第一蝕刻終止層上，其中一氣隙位於該第一介電層及該第二介電層中；及一第二蝕刻終止層，設置在該第二介電層上，其中該第二蝕刻終止層包括具有一第三氮濃度的一第一部分及具有實質上小於該第三氮濃度的一第四氮濃度的一第二部分。

根據本揭露的一些實施例，一種半導體裝置結構的形成方法包括以下步驟：將一第一介電層沈積在一裝置上方；在該第一介電層中形成兩個導電觸點；在該第一介電層上方沈積一第二介電層；在該第二介電層中形成兩個導電特徵；在該第一介電層及該第二介電層中形成一開口；對該第一介電層及該第二介電層執行一處理製程，以將該第一介電層在該開口中的一暴露部分轉化為一第一氮化物層，且將該第二介電層在該開口中的一暴露部分轉化為一第二氮化物層；及藉由移除該第一氮化物層及該第二氮化物層以及該第一介電層及該第二介電層的多個部分來擴大該開口。

100:半導體裝置結構

102:裝置

104:源極區

106:汲極區

108:溝道區

110:閘極電極層

112:閘極介電層

113:閘極間隔物

114:覆蓋層

116、117:矽化物層

118:隔離結構

120、126、144、164、172:蝕刻終止層

124、136、162、166:介電層

128、130、404、602:導電觸點

124a、124b、136a、136b、146a、146b、160a、160b:部分

140、142、168a~168b、170a~170b、402、604:導電特徵

145:光罩層

146:開口

148、148a~148d:氮化物層

152、156:第二部分

158:襯裡

160:氣隙

200:RF前端模組

202:低雜訊放大器

204:開關

A-A、B-B、C-C、D-D、E-E、F-F:橫截面

CD1:第一臨界尺寸

CD2:第二臨界尺寸

CD3、CD4、CD5、CD6:臨界尺寸

當結合隨附圖式閱讀時，根據以下詳細描述最佳地 理解本揭露的態樣。應注意，根據行業中的標準實踐，未按比例繪製各種特徵。實務上，為了論述清楚起見，各種特徵的尺寸可以任意增加或減小。

第1A圖至第1I圖為根據一些實施例的製造半導體裝置結構的各個階段的橫截面側視圖。

第2圖為根據一些實施例的RF前端模組的電路圖。

第3圖為根據一些實施例的第2圖的RF前端模組的低雜訊放大器的俯視圖。

第4A圖至第4F圖為根據一些實施例的分別在橫截面A-A、B-B、C-C、D-D、E-E、F-F截取的第3圖的低雜訊放大器的橫截面側視圖。

第5圖為根據一些實施例的第2圖的RF前端模組的開關的俯視圖。

第6A圖至第6D圖為根據一些實施例的分別在橫截面A-A、B-B、C-C、D-D截取的第5圖的開關的橫截面側視圖。

以下揭露內容提供用於實施所提供的主題的不同特徵的許多不同的實施例或實例。下文描述元件及配置的特定實例以簡化本揭露。當然，這些特定實例僅為實例，而不旨在進行限制。例如，在以下描述中第一特徵在第二特徵上方或上的形成可以包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可以包含額外特徵可以形成於第一特徵與第二特徵之間以使得第一特徵及第二特徵可以不 直接接觸的實施例。另外，本揭露可以在各種實例中重複附圖標記及/或字母。此重複係出於簡單及清楚的目的，且其本身並不指示所論述的各種實施例及/或組態之間的關係。

另外，為了便於描述，本文中可以使用空間相對術語(諸如「在...之下」、「在...下方」、「底部」、「在...之上」、「在...上方」、「在...上」、「頂部」、「上部」及其類似者)，以描述如圖式中所說明的一個部件或特徵與另一部件或特徵的關係。除了在圖式中所描繪的定向之外，空間相對術語亦旨在涵蓋裝置在使用或操作中的不同定向。〔設備可以以其他方式定向(旋轉90度或處於其他定向)，且因此可以相應地解釋本文中所使用的空間相對描述詞。

第1A圖至第1I圖示出根據一些實施例的用於製造半導體裝置結構100的例示性順序製程。應理解，可以在由第1A圖至第1I圖所示出的製程之前、期間及之後提供額外的操作，且針對方法的額外實施例，可以將下文所描述的一些操作替換或除去。操作/製程的次序可以互換。

如第1A圖中所示出，半導體裝置結構100包含裝置102。裝置102可為任何合適的裝置，諸如電晶體、二極體、成像感測器、電阻器、電容器、電感器、記憶體單元或其組合。在一些實施例中，裝置102為電晶體，諸如平面場效電晶體(field effect transistor，FET)、鰭式場效電晶體(fin field effect transistor，FinFET)、奈米結構電晶體或其他合適的電晶體。奈米結 構電晶體可包含奈米片電晶體、奈米線電晶體、全環繞閘極(gate-all-around，GAA)電晶體、多橋溝道(multi-bridge channel，MBC)電晶體或具有包圍溝道的閘極電極的任何電晶體。裝置102的實例為MOSFET。裝置102包含源極區104、汲極區106及位於源極區104與汲極區106之間的溝道區108。在本揭露中，源極區及汲極區可互換使用，且其結構基本上相同。此外，源極/汲極區可以指源極或汲極，單獨地或共同地取決於上下文。源極區104及汲極區106各自包含半導體材料，諸如Si或Ge、III-V族化合物半導體、II-VI族化合物半導體或其他合適的半導體材料。例示性源極區104及汲極區106可以包含但不限於Ge、SiGe、GaAs、AlGaAs、GaAsP、SiP、InAs、AlAs、InP、GaN、InGaAs、InAlAs、GaSb、AlP、GaP及其類似者。源極區104及汲極區106可以包含p型摻雜劑，諸如硼；n型摻雜劑，諸如磷或砷；及/或其他合適的摻雜劑，包含其組合。溝道區108可以包含一種或多種半導體材料，諸如Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP或InP。裝置102進一步包含設置在溝道區108上方的閘極電極層110及設置在閘極電極層110與溝道區108之間的閘極介電層112。閘極電極層110可為導電材料，諸如多晶矽、鎢、鈷、鈦、鋁、釕、銅、其多層、其組合、其合金或其類似者。閘極介電層112可以包含介電材料，諸如含氧材料或含氮材料、具有大於 二氧化矽的k值的k值的高k介電材料或其多層。

如上所述，在一些實施例中，裝置102為FinFET，且溝道區108為具有由閘極電極層110包圍的三個側面的鰭結構。在一些實施例中，裝置102為奈米結構電晶體，且溝道區108由閘極電極層110包圍。

裝置102進一步包含沿閘極電極層110的側壁設置的閘極間隔物113。閘極間隔物113可以包含碳氧化矽、氮化矽、氮氧化矽、碳氮化矽、其類似者、其多層或其組合。覆蓋層114設置在閘極電極層110上，且覆蓋層114可以包含矽化鎳(NiSi)或其他合適的材料。矽化物層116、117分別設置在源極區104及汲極區106上。矽化物層116、117可以包含任何合適的矽化物，諸如NiSi。裝置102的諸如源極區104、汲極區106及溝道區108的部分可以設置在隔離結構118之間，諸如淺溝槽隔離(shallow trench isolation，STI)區。隔離結構118可以包含電絕緣材料，諸如含氧材料、含氮材料或其組合。隔離結構118電隔離鄰近裝置102。

蝕刻終止層120設置在隔離結構118、矽化物層116、117、閘極間隔物113及覆蓋層114上方。蝕刻終止層可以包含含氧材料、含碳材料或含氮材料，諸如氮化矽、碳化矽、氮化碳矽、氮氧化矽、氮化碳、氧化矽、氧化碳矽、或其類似者或其組合，且可以利用CVD、PECVD、ALD或任何合適的沈積技術來沈積。蝕刻終止層120可以共形地沈積在半導體裝置結構100的暴露表面上。本文 中可以使用術語「共形」以便於描述在各個區上方具有基本相同厚度的層。在一些實施例中，蝕刻終止層120為多層結構。

如第1A圖中所示，介電層124設置在蝕刻終止層120上方。介電層124可為層間介電質(interlayer dielectric，ILD)層。介電層124可以包含由正矽酸乙酯(TEOS)、未摻雜的矽酸鹽玻璃或摻雜的氧化矽形成的氧化物，諸如摻雜氟的氧化矽、摻雜磷的氧化矽、硼磷矽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽玻璃(PSG)、硼矽玻璃(BSG)、有機矽酸鹽玻璃(OSG)、SiOC及/或任何合適的低k介電材料(例如，具有低於二氧化矽的介電常數的介電常數的材料)，且可以利用旋塗、CVD、FCVD、PECVD、PVD或任何合適的沈積技術來沈積。在一些實施例中，介電層124包含氧化矽、氮化矽、碳化矽、碳氧化矽、氮氧化矽、氮碳氧化矽或其他合適的材料。

如第1A圖中所示，導電觸點128、130分別設置在介電層124中及源極區104及汲極區106上方。可以首先在介電層124及蝕刻終止層120中形成開口，且隨後在開口中形成導電觸點128、130。導電觸點128、130分別與矽化物層116、117接觸。導電觸點128、130各自包含具有Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN或TaN中的一者或多者的導電材料，且導電觸點128、130可利用任何合適的方法形成，諸如電化學電鍍(electro-chemical plating，ECP)或PVD。可以在 介電層124及蝕刻終止層120中形成導電觸點(未示出)，且導電觸點與覆蓋層114接觸。導電觸點128、130及導電觸點(未示出)分別電連接至源極區104、汲極區106及閘極電極層110。

如第1A圖中所示，蝕刻終止層126設置在介電層124及導電觸點128、130上。蝕刻終止層126包含含氧材料、含碳材料或含氮材料，諸如氮化矽、碳化矽、氮化碳矽、氮氧化矽、氮化碳、氧化矽、氧化碳矽、或其類似者或其組合，且可以利用CVD、PECVD、ALD或任何合適的沈積技術來沈積。

如第1B圖中所示，介電層136設置在蝕刻終止層126上。介電層136可為金屬間介電質(intermetal dielectric，IMD)層。介電層136可以包含由TEOS、未摻雜的矽酸鹽玻璃或摻雜的氧化矽形成的氧化物，諸如摻雜氟的氧化矽、摻雜磷的氧化矽、硼磷矽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽玻璃(PSG)、硼矽玻璃(BSG)、有機矽酸鹽玻璃(OSG)、SiOC及/或任何合適的低k介電材料(例如，具有低於二氧化矽的介電常數的介電常數的材料)，且可以利用旋塗、CVD、FCVD、PECVD、PVD或任何合適的沈積技術來沈積。在一些實施例中，介電層136包含氧化矽、氮化矽、碳化矽、碳氧化矽、氮氧化矽、氮碳氧化矽或其他合適的材料。在一些實施例中，介電層136及介電層124包含不同的介電材料且在蝕刻製程期間具有不同的蝕刻速率。

如第1B圖中所示，導電特徵140、142分別設置在介電層136中及導電觸點128、130上方。可以首先在介電層136及蝕刻終止層126中形成開口，且隨後在開口中形成導電特徵140、142。導電特徵140、142可以分別與導電觸點128、130接觸。導電特徵140、142各自包含具有Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN或TaN中的一者或多者的導電材料，且導電特徵140、142可利用任何合適的方法形成，諸如ECP或PVD。在一些實施例中，每一導電特徵140、142包含設置在介電層136與導電材料之間的一個或多個層(未示出)，諸如阻障層(barrier layer)及襯裡(liner)。例如，可以首先在每一開口中形成阻障層，可以在阻障層上形成襯裡，且在襯裡上形成導電材料。在一些實施例中，阻障層與導電觸點128、130接觸。

在介電層136及導電特徵140、142上形成蝕刻終止層144，如第1B圖中所示。蝕刻終止層144可以包含與蝕刻終止層126相同的材料且可以由與蝕刻終止層126相同的製程形成。

如第1C圖中所示，在介電層136、124中形成開口146。開口146利用一種或多種蝕刻製程形成，諸如一種或多種乾式蝕刻製程。開口146形成在蝕刻終止層144、介電層136、蝕刻終止層126及介電層124中。在一些實施例中，由於蝕刻終止層144、介電層136、蝕刻終止層126及介電層124的材料具有不同的蝕刻選擇性， 因此執行多個蝕刻製程以形成開口146。例如，在一些實施例中，藉由在蝕刻終止層144上形成所形成的光罩層145、圖案化光罩層145以暴露蝕刻終止層144的一部分、利用第一蝕刻製程移除蝕刻終止層144的暴露部分以暴露介電層136的部分、利用第二蝕刻製程移除介電層136的暴露部分以暴露蝕刻終止層126的部分、利用第三蝕刻製程移除蝕刻終止層126的暴露部分以暴露介電層124的部分及利用第四蝕刻製程移除介電層124的暴露部分來形成開口146。在一些實施例中，第一蝕刻製程、第二蝕刻製程、第三蝕刻製程及第四蝕刻製程為乾式蝕刻製程，諸如電漿蝕刻製程。由於多個乾式蝕刻製程，開口146可以具有基本直的側壁，諸如垂直或錐形的側壁。在一些實施例中，開口146的側壁可以略微彎曲。在一些實施例中，可以執行單個乾式蝕刻製程以移除蝕刻終止層144、介電層136、蝕刻終止層126及介電層124的部分。

在一些實施例中，如第1C圖中所示，由於蝕刻製程所形成的錐形側壁，開口146具有沿x軸逐漸減小的臨界尺寸。一般而言，開口146在介電層136中的部分具有第一臨界尺寸CD1，而開口146在介電層124中的部分具有實質上小於第一臨界尺寸CD1的第二臨界尺寸CD2。

如第1D圖中所示，執行處理製程以將開口146中的介電層136、介電層124、蝕刻終止層126及蝕刻終止層144的暴露表面的至少一部分分別轉化為氮化物層 148a、148b、148c、148d。氮化物層148a~148d可統稱為氮化物層148。處理製程可為熱或電漿處理製程，且半導體裝置結構100在處理製程期間暴露於含氮氣體。處理製程可以在介於約20攝氏度至約450攝氏度的範圍內的溫度下執行。處理製程不會在半導體裝置結構100的暴露表面上沈積層。在一些實施例中，介電層136、124均由氧化物製成，且處理製程將介電層136、124的暴露表面的至少一部分轉化為氮化物，諸如氮氧化物。在一些實施例中，氮化物層148a、148b包含SiON。氮化物層148沿x軸的厚度在自開口146的頂部至開口146的底部的方向上減小，此係因為在開口146的頂部比在開口146的底部存在更多的含氮氣體。例如，氮化物層148a的厚度實質上大於氮化物層148b的厚度。此外，開口的底部可能不會轉化為氮化物，此係因為含氮氣體可能不會到達開口146的底部。

在一些實施例中，蝕刻終止層126、144由氮化矽製成，且處理製程增加蝕刻終止層126、144的暴露部分中的氮濃度。例如，在處理製程之後，蝕刻終止層126包含作為氮化物層148c的具有第一氮濃度的第一部分及具有實質上小於氮化物層148c的第一氮濃度的第二氮濃度的第二部分156。蝕刻終止層144包含作為氮化物層148d的具有第一氮濃度的第一部分及具有實質上小於氮化物層148d的第一氮濃度的第二氮濃度的第二部分152。

如上所述，氮化物層148的厚度在自開口146的頂部至開口146的底部的方向上減小。因此，在一些實施例中，氮化物層148d沿x軸的厚度實質上大於氮化物層148a沿x軸的厚度，氮化物層148a沿x軸的厚度實質上大於氮化物層148c沿x軸的厚度，氮化物層148c沿x軸的厚度實質上大於氮化物層148b沿x軸的厚度。

在一些實施例中，介電層124及介電層136包含在蝕刻製程期間具有不同的蝕刻速率的不同材料(包含具有不同組成的相同材料)。例如，介電層124及介電層136均包含氧化矽，且介電層124及介電層136中的矽濃度可以不同。在一些實施例中，在蝕刻製程期間，介電層136可以具有比介電層124快的蝕刻速率。因此，在蝕刻製程中，可以移除比介電層124多的介電層136。利用大臨界尺寸CD1(第1C圖)及較快的蝕刻速率，在蝕刻製程期間可以移除介電層136以暴露導電特徵140、142，這可能使得導電特徵140、142剝離。因此，為了在隨後的蝕刻製程期間保護導電特徵140、142，利用具有不同厚度的氮化物層148。氮化物層148a基本上比氮化物層148b厚，且在蝕刻製程期間移除氮化物層148a比移除氮化物層148b花費更長的時間。因此，沒有移除與導電特徵140、142接觸的介電層136的部分，且導電特徵140、142沒有暴露於蝕刻劑。

在一些實施例中，如第1E圖中所示，光罩層145在處理製程之前移除。蝕刻終止層144在處理製程期間暴 露於含氮氣體，且蝕刻終止層144中的氮濃度增加。氮化物層148包含氮化物層148a、148b、148c，且氮化物層148沿x軸的厚度在自開口146的頂部至開口146的底部的方向上減小。

如第1F圖中所示，在形成氮化物層148的處理製程之後，執行蝕刻製程以擴大介電層124、136中的開口146。在一些實施例中，蝕刻製程為濕式蝕刻製程。介電層136在濕式蝕刻製程期間可以具有比介電層124的蝕刻速率快的蝕刻速率。由於較厚的氮化物層148a，濕式蝕刻製程的蝕刻劑(諸如稀釋的HF)在移除氮化物層148a之前移除氮化物層148b。因此，開口146包含在濕式蝕刻製程之後形成在介電層136中的部分146a及形成在介電層124中的部分146b。如第1F圖中所示，與導電特徵140、142接觸的介電層136的部分136a沒有利用濕式蝕刻製程移除，且導電特徵140、142被介電層136的部分136a保護免受蝕刻劑的影響。

除了已經保護導電特徵140、142之外，開口146的部分146b亦經擴大以進一步減小裝置關閉狀態電容。因為在濕式蝕刻製程期間，介電層124與介電層136相比具有更慢的蝕刻速率，所以若氮化物層148a、148b不存在，則開口146的部分146b可以實質上小於開口146的部分146a。在氮化物層148a、148b的情況下，開口146的部分146a具有臨界尺寸CD3，而開口146的部分146b具有與臨界尺寸CD3基本相同的臨界尺寸CD4，如第1F 圖中所示。在一些實施例中，位於開口146的部分146a與導電特徵140、142之間的介電層136的部分136a由於處理製程而可以各自包含少量的氮，而位於導電特徵140、142的另一側上的介電層136的部分136b基本上不含氮。換言之，部分136a具有第一氮濃度，而部分136b具有實質上小於第一氮濃度的第二氮濃度。類似地，在一些實施例中，位於開口146的部分146b與導電特徵128、130之間的介電層124的部分124a由於處理製程而可以各自包含少量的氮，而位於導電觸點128、130的另一側上的介電層124的部分124b基本上不含氮。換言之，部分124a具有第一氮濃度，而部分124b具有實質上小於第一氮濃度的第二氮濃度。

如第1F圖中所示，擴大開口146以形成部分146a、146b的蝕刻製程基本上不影響蝕刻終止層126、144。在一些實施例中，蝕刻終止層126包含作為氮化物層148c的第一部分及具有與第一部分不同的組成(即，較低的氮濃度)的第二部分156。類似地，蝕刻終止層144包含作為氮化物層148d的第一部分及具有與第一部分不同的組成(即，較低的氮濃度)的第二部分152。在一些實施例中，蝕刻終止層144及蝕刻終止層126均包含SiN，且由於處理製程(無光罩層145)，蝕刻終止層144具有比蝕刻終止層126高的氮濃度。蝕刻終止層126包含作為氮化物層148c的第一部分及具有與第一部分不同的組成的第二部分156。

如第1G圖中所示，在半導體裝置結構100的暴露表面上形成襯裡158。襯裡158形成於蝕刻終止層144上及開口146中。例如，襯裡158設置在蝕刻終止層144、介電層136、蝕刻終止層126及介電層124上。在處理製程之前，襯裡158可包含與蝕刻終止層144相同的材料。在一些實施例中，襯裡158包含SiN、SiC、SiON、SiONC或其他合適的材料。襯裡158可為共形層且利用共形製程形成，諸如ALD。如第1G圖中所示，半導體裝置結構100包含蝕刻終止層144及襯裡158，蝕刻終止層144包含第一部分(氮化物層148d)及第二部分152，襯裡158設置在蝕刻終止層144上。在一些實施例中，襯裡158包含與第二部分152相同的材料及組成。襯裡158包含與氮化物層148d相同的材料(即，SiN)，但具有與氮化物層148d的組成不同(即，氮濃度低於氮化物層148d)。在一些實施例中，襯裡158包含與蝕刻終止層144相同的材料(即，SiN)，但具有與蝕刻終止層144不同的組成(即，氮濃度低於蝕刻終止層144)。

在一些實施例中，襯裡158與蝕刻終止層126的作為氮化物層148c的第一部分接觸，且襯裡158包含與氮化物層148c相同的材料(即，SiN)，但具有與氮化物層148c不同的組成(即，氮濃度低於氮化物層148d)。

如第1H圖中所示，介電層162形成於襯裡158上。介電層162可包含與介電層136相同(在處理製程前)且利用與介電層136相同的製程形成的材料。在一些實施 例中，介電層162包含氟或摻雜磷的氧化矽。介電層162可為IMD層。在開口146可以用介電層162填充之前，介電層162密封開口146(第1G圖)。因此，少量介電層162可形成在開口146中，且氣隙160或孔隙由介電層162限定在開口146中。在一些實施例中，氣隙160延伸至設置在開口146上方的介電層162的部分中，如第1H圖中所示。氣隙160可包含介電層136中的部分160a及介電層124中的部分160b。部分160a具有臨界尺寸CD5，且部分160b具有與臨界尺寸CD5基本相同的臨界尺寸CD6。相似的臨界尺寸CD5、CD6為具有相似的臨界尺寸CD3、CD4的結果(第1F圖)，相似的臨界尺寸CD3、CD4為具有氮化物層148的結果。擴大氣隙160的部分160b，從而減小關閉狀態電容。此外，導電特徵140、142受介電層136的部分保護。

在一些實施例中，由於具有氣隙160，導電觸點128、130之間、導電觸點128與閘極電極層110之間及導電觸點130與閘極電極層110之間的佈線電容減小。此外，減小導電特徵140、142之間的佈線電容。此外，導電特徵140與閘極電極層110之間及導電特徵142與閘極電極層110之間的佈線電容減小。半導體裝置結構100的關閉狀態電容為佈線電容及裝置電容的函數。因此，隨著佈線電容的減小，半導體裝置結構100的關閉狀態電容亦減小。在一些實施例中，半導體裝置結構100的關閉狀態電容減小多於40%。

如第1H圖中所示，蝕刻終止層164形成在介電層162上。蝕刻終止層164可以包含與蝕刻終止層144相同的材料(在處理製程前)且可以由與蝕刻終止層144相同的製程形成(無處理製程)。另一介電層166形成在蝕刻終止層164上。介電層166可以包含與介電層162相同的材料且可以由與介電層162相同的製程形成。在一些實施例中，介電層166為IMD層。

如第1I圖中所示，在介電層162、166中形成導電特徵168a~168b、170a~170b。在一些實施例中，導電特徵168a、170a形成在介電層162中，且導電特徵168b、170b形成在介電層166中。導電特徵168a、170a可分別設置在導電特徵140、142上方。導電特徵168a、170a可為導電通孔，且導電特徵168b、170b可為導線。導電特徵168a~168b、170a~170b各自包含具有Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN或TaN中的一者或多者的導電材料，且導電特徵168a~168b、170a~170b可利用任何合適的方法形成，諸如ECP或PVD。在一些實施例中，每一導電特徵168a~168b、170a~170b包含一層或多層(未示出)，諸如阻障層及襯裡。另一蝕刻終止層172形成在介電層166及導電特徵168b、170b上。蝕刻終止層168可以包含與蝕刻終止層164相同的材料且可以由與蝕刻終止層164相同的製程形成。

額外的介電層可形成在蝕刻終止層172上方。介 電層136、162、166及形成在介電層166上方的額外介電層可稱為互連結構。諸如導電特徵140、142、168a~168b、170a~170b的導電特徵可設置在互連結構中。氣隙160可形成在互連結構的1、2、3或更多層中，以便減小半導體裝置結構100的佈線電容。氣隙160可為裝置102至互連結構最頂層介電層下方的介電層的鄰近導電特徵之間延伸的連續氣隙。在一些實施例中，氣隙160形成在互連結構的一層或多層中。在一些實施例中，離散氣隙160可形成在互連結構的一個或多個介電層中的鄰近導電特徵之間。

第2圖為根據一些實施例的RF前端模組200的電路圖。如第2圖中所示，RF前端模組200包含低雜訊放大器(low-noise amplifier，LNA)202及開關204以及其他元件。在一些實施例中，氣隙160可用於LNA 202及開關204中，以減小關閉狀態電容，從而改善RC延遲性能。氣隙160可形成於鄰近金屬線之間的最小間距中，諸如平行金屬線、垂直金屬襯裡或金屬角區域，此處寄生電容可最高。鄰近金屬線之間的最小間距可基於微影能力。在一些實施例中，氣隙160可形成於鄰近金屬線之間的間距中，該間距實質上大於最小間距。

第3圖為根據一些實施例的第2圖的RF前端模組200的LNA 202的俯視圖。如第3圖中所示，LNA 202包含複數個閘極電極層110、設置在閘極電極層110上方的介電層166(或互連結構的頂部介電層)、源極區104/ 汲極區106、設置在源極區104/汲極區106上方的導電觸點128、130、設置在導電觸點128、130上方的導電特徵140、142、設置在導電特徵140、142上方的導電特徵168a、170a及設置在導電特徵168a、170a上方的導電特徵168b、170b。如第3圖中所示，位於結構的中心的閘極電極層110、源極區104及汲極區106可形成複數個裝置102。在一些實施例中，如第3圖中所示，閘極電極層110連接在結構的底部處，且電連接至複數個導電特徵。

第4A圖至第4F圖為根據一些實施例的分別在橫截面A-A、B-B、C-C、D-D、E-E、F-F截取的第3圖的低雜訊放大器的橫截面側視圖。如第4A圖中所示，氣隙160形成於鄰近導電特徵140、142之間及鄰近導電觸點128、130之間。每一氣隙160包含部分160a及部分160b。加大部分160b進一步減小關閉狀態電容。介電層136的部分136a在擴大開口146的蝕刻製程期間保護導電特徵140、142。如第4A圖中所示，氣隙160可形成於鄰近導電特徵140、142與鄰近導電觸點128、130之間的間距中。在一些實施例中，氣隙160形成於無導電觸點128、130的區中，如第4B圖中所示。此外，導電特徵168a、170a、170b可能不存在於第4B圖中所示的區中。

在一些實施例中，氣隙160形成在位於結構的底部的閘極電極層110的部分與複數個裝置102之間。閘極 電極層110可在沿x軸的不同位置處電連接至導電特徵402。如第4C圖中所示，氣隙160可形成於導電特徵402、140之間的間距中。如第4D圖中所示，導電特徵168a設置在導電特徵140上，且導電特徵168b設置在導電特徵168a上。

如第4E圖及第4F圖中所示，閘極電極層110經由導電觸點404連接至導電特徵402。第一氣隙160設置在閘極電極層110與複數個裝置102之間(第3圖)，且第二氣隙160設置在鄰近導電觸點128、130之間(第3圖)，如第4E圖及第4F圖中所示。第4E圖及第4F圖中所示的第二氣隙160的形狀可能略有不同。

第5圖為根據一些實施例的第2圖的RF前端模組200的開關204的俯視圖。如第5圖中所示，開關204包含複數個閘極電極層110、設置在閘極電極層110上方的介電層166(或互連結構的頂部介電層)、源極區104/汲極區106、設置在源極區104/汲極區106上方的導電觸點128、130、設置在導電觸點128、130上方的導電特徵140、142、設置在導電特徵140、142上方的導電特徵168a、170a及設置在導電特徵168a、170a上方的導電特徵168b、170b。如第5圖中所示，位於結構的中心的閘極電極層110、源極區104及汲極區106可形成複數個裝置102。在一些實施例中，如第5圖中所示，閘極電極層110連接在結構的側面處，且電連接至複數個導電特徵。

第6A圖至第6D圖為根據一些實施例的分別在橫截面A-A、B-B、C-C、D-D截取的第5圖的開關204的橫截面側視圖。如第6A圖中所示，氣隙160形成於鄰近導電特徵140、142之間及鄰近導電觸點128、130之間。每一氣隙160包含部分160a及部分160b。加大部分160b進一步減小關閉狀態電容。介電層136的部分136a在擴大開口146的蝕刻製程期間保護導電特徵140、142。如第6A圖中所示，氣隙160可形成在鄰近導電特徵140、142與鄰近導電觸點128、130之間的最小間距中。在一些實施例中，氣隙160形成於無導電觸點128、130的區中，如第6B圖中所示。此外，導電特徵168a、170a、170b可能不存在於第6B圖中所示的區中。

在一些實施例中，氣隙160設置在汲極區106上方，如第6C圖及第6D圖中所示。在一些實施例中，氣隙160可設置在源極區104上方。如第6C圖中所示，源極區104電連接至導電觸點602，導電觸點602電連接至導電特徵604。導電觸點602可能未在第6D圖中所示的區中示出。

本揭露在各個實施例中提供半導體裝置結構及其形成方法。在一些實施例中，半導體裝置結構100包含在蝕刻製程期間與導電特徵140接觸的介電層136的部分136a。此外，由於形成在開口146中的氮化物層148，氣隙160的部分160b擴大。一些實施例可以實現優點。例如，介電層136的部分136a在蝕刻製程期間保護導電 特徵140免受蝕刻劑的影響。因此，避免導電特徵剝離。此外，加大部分160b進一步減小關閉狀態電容，從而改善RC延遲性能。

實施例為一種半導體裝置結構。結構包含裝置及設置在裝置上方的第一介電層。氣隙位於第一介電層中。結構進一步包含設置在第一介電層中的導電特徵，且第一介電層包含設置在氣隙與導電特徵的第一側之間的第一部分及鄰近導電特徵的與第一側相對的第二側設置的第二部分。第一部分具有第一氮濃度，且第二部分具有實質上小於第一氮濃度的第二氮濃度。在一些實施例中，裝置為一電晶體，其包括一源極區、一汲極區及一閘極電極層。在一些實施例中，半導體裝置結構進一步包括設置在第一介電層上的一蝕刻終止層。在一些實施例中，蝕刻終止層包括具有一第三氮濃度的一第一部分及具有實質上小於第三氮濃度的一第四氮濃度的一第二部分。在一些實施例中，半導體裝置結構進一步包括設置在蝕刻終止層及第一介電層的第一部分上的一襯裡。在一些實施例中，半導體裝置結構進一步包括與襯裡接觸的一第二介電層，第二介電層暴露於氣隙中。

另一實施例為一種半導體裝置結構。結構包含裝置、設置在裝置上方的第一介電層及設置在第一介電層上的第一蝕刻終止層。第一蝕刻終止層包含具有第一氮濃度的第一部分及具有實質上小於第一氮濃度的第二氮濃度的第二部分。結構進一步包含設置在第一蝕刻終止層上的第二介 電層，且氣隙位於第一介電層及第二介電層中。結構進一步包含設置在第二介電層上的第二蝕刻終止層，且第二蝕刻終止層包含具有第三氮濃度的第一部分及具有實質上小於第三氮濃度的第四氮濃度的第二部分。在一些實施例中，半導體裝置結構進一步包括設置在第一介電層中的一第一導電特徵，其中第一導電特徵具有一第一側及與第一側相對的一第二側。在一些實施例中，第一介電層包括設置在氣隙與第一導電特徵的第一側之間的一第一部分及鄰近第一導電特徵的第二側設置的一第二部分。在一些實施例中，第一介電層的第一部分包含氮，且第一介電層的第二部分基本上不含氮。在一些實施例中，半導體裝置結構進一步包括設置在第二介電層中的一第二導電特徵，第二導電特徵具有一第一側及與第一側相對的一第二側。在一些實施例中，第二介電層包括設置在氣隙與第二導電特徵的第一側之間的一第一部分及鄰近第二導電特徵的第二側設置的一第二部分。在一些實施例中，第二介電層的第一部分包含氮，且第二介電層的第二部分基本上不含氮。在一些實施例中，氣隙包括設置在第一介電層中的一第一部分及設置在第二介電層中的一第二部分。在一些實施例中，氣隙的第一部分具有一第一臨界尺寸，且氣隙的第二部分具有與第一臨界尺寸基本相同的一第二臨界尺寸。

另一實施例為一種方法。方法包含將第一介電層沈積在裝置上方；在第一介電層中形成兩個導電觸點；在第一介電層上方沈積第二介電層；在第二介電層中形成兩個 導電特徵；在第一介電層及第二介電層中形成開口；對第一介電層及第二介電層執行處理製程，以將第一介電層在開口中的暴露部分轉化為第一氮化物層，且將第二介電層在開口中的暴露部分轉化為第二氮化物層；及藉由移除第一氮化物層及第二氮化物層以及第一介電層及第二介電層的部分來擴大開口。在一些實施例中，方法進一步包括在第一介電層上沈積一第一蝕刻終止層，其中第二介電層沈積在第一蝕刻終止層上，且在第二介電層上沈積一第二蝕刻終止層。在一些實施例中，開口形成在第一介電層及第二介電層中。在一些實施例中，處理製程增加開口中的第一蝕刻終止層及第二蝕刻終止層的一暴露部分中的一氮濃度。在一些實施例中，第一氮化物層的一厚度實質上小於第二氮化物層的一厚度。

前述概述若干實施例的特徵，以使得熟習此項技術者可以較佳地理解本揭露的態樣。熟習此項技術者應當瞭解，其可以容易地將本揭露用作設計或修改其他製程及結構的基礎，以供實現本文中所引入的實施例的相同目的及/或達成相同優點。熟習此項技術者亦應該認識到，這些等效構造不脫離本揭露的精神及範疇，且在不脫離本揭露的精神及範疇的情況下，熟習此項技術者可以進行各種改變、取代及變更。

100:半導體裝置結構

102:裝置

104:源極區

106:汲極區

108:溝道區

110:閘極電極層

112:閘極介電層

113:閘極間隔物

114:覆蓋層

116、117:矽化物層

118:隔離結構

120、126:蝕刻終止層

124:介電層

128、130:導電觸點

Claims (10)

1. 一種半導體裝置結構，包括：一裝置；一第一介電層，設置在該裝置上方，其中一氣隙位於該第一介電層中；及一導電特徵，設置在該第一介電層中，其中該第一介電層包括設置在該氣隙與該導電特徵的一第一側之間的一第一部分及鄰近該導電特徵的與該第一側相對的一第二側設置的一第二部分，該第一部分具有一第一氮濃度，且該第二部分具有實質上小於該第一氮濃度的一第二氮濃度。
2. 如請求項1所述之半導體裝置結構，其中該裝置為一電晶體，該電晶體包括一源極區、一汲極區及一閘極電極層。
3. 如請求項2所述之半導體裝置結構，進一步包括設置在該第一介電層上的一蝕刻終止層。
4. 如請求項3所述之半導體裝置結構，其中該蝕刻終止層包括具有一第三氮濃度的一第一部分及具有實質上小於該第三氮濃度的一第四氮濃度的一第二部分。
5. 如請求項4所述之半導體裝置結構，進一步包括設置在該蝕刻終止層及該第一介電層的該第一部分上 的一襯裡。
6. 如請求項5所述之半導體裝置結構，進一步包括與該襯裡接觸的一第二介電層，其中該第二介電層暴露於該氣隙中。
7. 一種半導體裝置結構，包括：一裝置；一第一介電層，設置在該裝置上方；一第一蝕刻終止層，設置在該第一介電層上，其中該第一蝕刻終止層包括具有一第一氮濃度的一第一部分及具有實質上小於該第一氮濃度的一第二氮濃度的一第二部分；一第二介電層，設置在該第一蝕刻終止層上，其中一氣隙位於該第一介電層及該第二介電層中；及一第二蝕刻終止層，設置在該第二介電層上，其中該第二蝕刻終止層包括具有一第三氮濃度的一第一部分及具有實質上小於該第三氮濃度的一第四氮濃度的一第二部分。
8. 如請求項7所述之半導體裝置結構，其中該氣隙包括設置在該第一介電層中的一第一部分及設置在該第二介電層中的一第二部分。
9. 如請求項8所述之半導體裝置結構，其中該氣隙的該第一部分具有一第一臨界尺寸，且該氣隙的該第 二部分具有與該第一臨界尺寸基本相同的一第二臨界尺寸。
10. 一種半導體裝置結構的形成方法，包括以下步驟：將一第一介電層沈積在一裝置上方；在該第一介電層中形成兩個導電觸點；在該第一介電層上方沈積一第二介電層；在該第二介電層中形成兩個導電特徵；在該第一介電層及該第二介電層中形成一開口；對該第一介電層及該第二介電層執行一處理製程，以將該第一介電層在該開口中的一暴露部分轉化為一第一氮化物層，且將該第二介電層在該開口中的一暴露部分轉化為一第二氮化物層；及藉由移除該第一氮化物層及該第二氮化物層以及該第一介電層及該第二介電層的多個部分來擴大該開口。

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