TWI854666B

TWI854666B - 封裝晶片及包括其的背光模組

Info

Publication number: TWI854666B
Application number: TW112119285A
Authority: TW
Inventors: 陳嘉倫; 宋立偉; 黃士展
Original assignee: 群創光電股份有限公司; 新加坡商群豐駿科技股份有限公司
Priority date: 2023-05-24
Filing date: 2023-05-24
Publication date: 2024-09-01
Also published as: TW202447992A

Abstract

提供封裝晶片及包括其的背光模組。封裝晶片包括基材、晶片及封裝層。基材包括第一電極。晶片設置於基材上，且與第一電極電連接。封裝層設置於基材上，且包圍晶片。其中，基材包括表面，晶片的頂表面與基材的表面具有第一距離，且基材的表面上包括耦合部。於剖視方向上，耦合部的高度或深度小於第一距離。

Description

封裝晶片及包括其的背光模組

本發明是關於一種封裝晶片及包括其的背光模組，特別是關於包括耦合部的封裝晶片及包括封裝晶片的背光模組。

諸如顯示器、智慧型手機、平板電腦、筆記型電腦及電視等包括晶片的電子產品已成為現代社會不可或缺的必需品。隨著這類電子產品的蓬勃發展，消費者對這些電子產品的品質、功能或價格抱有很高的期望。

因此，通常會執行封裝製程來提升晶片的可靠性。例如，藉由設置保護層來提升執行封裝製程後的封裝晶片的結構強度。然而，設置保護層會導致界面過多而降低發光效率或降低晶片的混光能力。是以，這些電子產品並未在各個方面皆滿足消費者的期望，電子產品仍存在一些問題。開發可改善發光效率或混光能力的封裝晶片及包括封裝晶片的背光模組仍為目前的目標之一。

在一些實施例中，提供封裝晶片。所述封裝晶片包括基材(base material)、晶片及封裝層(package layer)。基材包括第一電極。晶片設置於基材上，且與第一電極電連接。封裝層設置於基材上，且包圍(surrounds)晶片。其中，基材包括表面，晶片的頂表面與基材的表面具有第一距離，且基材的表面上包括耦合部(coupling portion)。於剖視方向上，耦合部的高度或深度小於第一距離。

在一些實施例中，提供背光模組。所述背光模組包括基板及複數個封裝晶片。複數個封裝晶片中的至少一個封裝晶片包括基材、晶片及封裝層。基材包括第一電極。晶片設置於基材上，且與第一電極電連接。封裝層設置於基材上，且包圍晶片。其中，基材包括表面，晶片的頂表面與基材的表面具有第一距離，且基材的表面上包括耦合部。於剖視方向上，耦合部的高度或深度小於第一距離。

本揭露的封裝晶片或背光模組可應用於多種類型的電子裝置中。為讓本揭露之特徵及優點能更明顯易懂，下文特舉出各種實施例，並配合所附圖式，作詳細說明如下。

1A,1B,1C,1D,1E,1F,1G,1H,1I,1J:封裝晶片

2A,2B,2C:背光模組

10:基材

10E,20E,30E,40E:邊緣

10TS,20TS,30TS:頂表面

12:第一電極

14:導電結構

16:接合墊

20:耦合部

20BS:底表面

20A:第一子耦合部

20B:第二子耦合部

21:間隙

22:氣隙

24:島狀部

30:晶片

30C:角隅

32:第二電極

34:接合件

40:封裝層

42:反射層

50:基板

60:光學膜

D1:第一方向

D2:第二方向

D3:第三方向

d20:深度

h10,h20:高度

L1,L2:區域

s1:第一距離

s2:第二距離

s3:第三距離

s4,s4’:第四距離

s5,s5’:第五距離

w20:寬度

藉由以下的詳述配合所附圖式，我們能更加理解本揭露實施例的觀點。值得注意的是，根據工業上的標準慣例，一些部件(feature)可能沒有按照比例繪製。事實上，為了能清楚地討論，不同部件的尺寸可能被增加或減少。

第1圖顯示根據本揭露的一些實施例的封裝晶片的剖面示意圖。

第2圖顯示根據本揭露的一些實施例的封裝晶片的俯視示意圖。

第3圖顯示根據本揭露的一些實施例的封裝晶片的剖面示意圖。

第4圖顯示根據本揭露的一些實施例的封裝晶片的俯視示意圖。

第5圖顯示根據本揭露的一些實施例的封裝晶片的剖面示意圖。

第6圖顯示根據本揭露的一些實施例的封裝晶片的俯視示意圖。

第7圖顯示根據本揭露的一些實施例的封裝晶片的剖面示意圖。

第8圖顯示根據本揭露的一些實施例的封裝晶片的俯視示意圖。

第9圖顯示根據本揭露的一些實施例的封裝晶片的剖面示意圖。

第10圖顯示根據本揭露的一些實施例的封裝晶片的俯視示意圖。

第11圖至第15圖分別顯示根據本揭露的一些實施例的封裝晶片的俯視示意圖。

第16圖顯示根據本揭露的一些實施例的背光模組的示意圖。

第17圖顯示根據本揭露的一些實施例的背光模組的示意圖。

第18圖顯示根據本揭露的一些實施例的背光模組的示意圖。

以下針對本揭露中的各實施例的封裝晶片及背光模組作詳細說明。應理解的是，以下的敘述提供許多不同的實施例，用以實施本揭露的一些實施例的不同態樣。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露一些實施例。當然，這些僅用以舉例而非對於本揭露的限定。此外，在不同實施例中可能使用類似及/或對應的元件符號標示類似及/或對應的元件，以清楚描述本揭露。然而，這些類似及/或對應的元件符號的使用僅為了簡單清楚地敘述本揭露的一些實施例，不代表所討論的不同實施例及/或結構之間具有任何關連性。

應理解的是，在各實施例中可能使用相對性用語，例如，「較低」或「底部」或「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。可理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。本揭露的實施例可配合圖式一併理解，本揭露的圖式亦被視為揭露說明的一部分。

再者，當述及一第一材料層位於一第二材料層上(on)或之上(over)時，可能包括第一材料層與第二材料層直接接觸之情形，或者第一材料層與第二材料層之間可能不直接接觸，亦即第一材料層與第二材料層之間可能間隔有一或更多其他材料層之情形。但若第一材料層直接位於第二材料層上時，即表示第一材料層與第二材料層直接接觸之情形。

此外，應理解的是，說明書與申請專利範圍中所使用的序數例如「第一」、「第二」等的用詞用以修飾元件，其本身並不意圖涵及代表該(或該些)元件有任何之前的序數，也不代表某一元件與另一元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的元件得以和另一具有相同命名的元件能作出清楚區分。申請專利範圍與說明書中可不使用相同用詞，例如，說明書中的第一元件在申請專利範圍中可能為第二元件。

在本揭露的一些實施例中，關於接合、連接之用語例如「連接(connect)」、「互連(interconnect)」、「接合(bond)」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其他結構設置於此兩個結構之間。且此關於連接、接合之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。此外，用語「電連接」或「電耦接」包括任何直接及間接的電性連接手段。

於文中，「約(approximate)」、「大約(about)」、「實質上(substantially)」之用語通常表示在一給定值或範圍的10%內、或5%內、或3%之內、或2%之內、或1%之內、或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「實質上」的情況下，仍可隱含「約」、「大約」、「實質上」之含義。用語「範圍介於第一數值至第二數值之間」表示所述範圍包括第一數值、第二數值以及它們之間的其他數值。再者，任意兩個用來比較的數值或方向，可存在著一定的誤差。若第一數值等於第二數值，其隱含著第一數值與第二數值之間可存在著約10%、或5%內、或3%之內、或2%之內、或1%之內、或0.5%之內的誤差。若第一方向垂直於第二方向，則第一方向與第二方向之間的角度可介於80度至100度之間。若第一方向平行於第二方向，則第一方向與第二方向之間的角度可介於0度至10度之間。

本揭露中的通篇說明書與申請專利範圍中會使用某些詞彙來指稱特定元件。所屬技術領域中具有通常知識者應理解的是，電子設備製造商可能會以不同的名稱來指稱相同的元件。本文並不意在區分那些功能相同但名稱不同的元件。在下文說明書與申請專利範圍中，「包括(comprise)」、「含有」、「具有」等詞為開放式詞語，因此其應被解釋為「含有但不限定為…」之意。因此，當本揭露的描述中使用術語「包括」、「含有」及/或「具有」時，其指定了相應的部件、區域、步驟、操作及/或元件的存在，但不排除一個或多個相應的部件、區域、步驟、操作及/或元件的存在。

除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與所屬技術領域中具有通常知識者通常理解的相同涵義。能理解的是，這些用語例如在通常使用的字典中定義用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露的實施例有特別定義。

在本揭露中，各個方向不限於直角坐標系的像是X軸、Y軸及Z軸的三個軸，且可以在更廣泛的意義上進行解釋。舉例而言，X軸、Y軸及Z軸可彼此垂直，或者可表示彼此不垂直的不同方向，但不以此為限。為便於說明，在下文中，X軸方向為第一方向D1(寬度方向)，Y軸方向為第二方向D2(長度方向)，且Z軸方向為第三方向D3(高度方向或深度方向)。在一些實施例中，本文所述的剖面示意圖為觀察XZ平面的剖面示意圖。亦即，剖視方向為觀察XZ平面的方向。在一些實施例中，本文所述的俯視示意圖為觀察XY平面的俯視示意圖。亦即，俯視方向為觀察XY平面的方向。

應理解的是，根據本揭露實施例，可使用光學顯微鏡(optical microscope，OM)、掃描式電子顯微鏡(scanning electron microscope，SEM)、薄膜厚度輪廓測量儀(α-step)、橢圓測厚儀、或其他合適的方式量測各元件的深度、厚度、寬度或高度、或元件之間的間距或距離。根據一些實施例，可使用掃描式電子顯微鏡取得包括欲量測的元件的剖面結構影像，並量測各元件的深度、厚度、寬度或高度、或元件之間的間距或距離。

在本揭露中，電子裝置可包括顯示模組、背光模組、天線模組、感測模組或拼接模組，但不以此為限。電子裝置可為可彎折或可撓式電子裝置。顯示模組可為非自發光型顯示模組或自發光型顯示模組。天線模組可為液晶型態的天線模組或非液晶型態的天線模組，感測模組可為感測電容、光線、熱能或超聲波的感測模組，但不以此為限。電子元件可包括被動元件與主動元件，例如電容、電阻、電感、二極體、電晶體等。二極體可包括發光二極體或光電二極體。發光二極體可例如包括有機發光二極體(organic light emitting diode，OLED)、次毫米發光二極體(mini LED)、微發光二極體(micro LED)或量子點發光二極體(quantum dot LED)，但不以此為限。拼接模組可例如是顯示器拼接模組或天線拼接模組，但不以此為限。需注意的是，電子裝置可為前述之任意排列組合，但不以此為限。下文將以封裝晶片及包括封裝晶片的背光模組說明本揭露內容，但本揭露不以此為限。

此外，電子裝置的外型可為矩形、圓形、多邊形、具有彎曲邊緣的形狀或其他適合的形狀。電子裝置可以具有處理系統、驅動系統、控制系統、光源系統、層架系統等周邊系統以支援顯示模組或拼接模組。

參照第1圖及第2圖所示，其分別顯示根據本揭露的一些實施例，封裝晶片1A的剖面示意圖及俯視示意圖。應理解的是，為了清楚說明，圖中省略封裝晶片1A的部分元件，僅示意地繪示部分元件。在一些實施例中，可添加額外部件於以下所述的封裝晶片1A中。在另一些實施例中，以下所述的封裝晶片1A的部分部件可以被取代或省略。應理解的是，在一些實施例中，可於封裝晶片1A的形成方法之前、期間中及/或之後提供額外的操作步驟。在一些實施例中，所述的一些操作步驟可能被取代或省略，並且所述的一些操作步驟的順序為可互換的。為了便於說明，第2圖僅顯示基材10、耦合部20及晶片30。

如第1圖所示，在一些實施例中，封裝晶片1A可包括基材(base material)10。在一些實施例中，基材10可包括環氧樹脂模塑化合物(epoxy molding compound，EMC)、雙馬來醯亞胺三嗪(bismaleimide triazine，BT)、增層膜(Ajinomoto build up film，ABF)、玻璃纖維(glass fiber)、其類似物或其組合，但本揭露不限於此。

在一些實施例中，基材10可具有頂表面10TS。在一些實施例中，在基材10的法線方向(第三方向D3)上，基材10的底表面與基材10的頂表面10TS之間具有高度h10。在一些實施例中，基材10的高度h10可大於或等於150微米(um)且小於或等於300微米(um)。舉例而言，基材10的高度h10可為150um、175um、200um、225um、250um、275um、300um或前述數值之間的任意數值或任意數值組成的數值範圍，但本揭露不限於此。

如第1圖所示，基材10可包括第一電極12、導電結構14及接合墊(bonding pad)16，以提供導電路徑在基材10中。導電結構14設置於第一電極12及接合墊16之間，且電連接第一電極12及接合墊16。在一些實施例中，導電結構14可包括導孔、導線、導電層、其類似物或其組合，但本揭露不限於此。在一些實施例中，接合墊16可使封裝晶片1A與其他外部元件電連接。第一電極12、導電結構14及/或接合墊16可包括導電材料。導電材料可包括金屬導電材料、透明導電材料或其組合。舉例而言，金屬導電材料可包括銅(Cu)、鋁(Al)、鉬(Mo)、銀(Ag)、錫(Sn)、鎢(W)、金(Au)、鉻(Cr)、鎳(Ni)、鉑(Pt)、其它合適的金屬或其合金、其類似物或其組合，但本揭露不限於此。舉例而言，透明導電材料可包括透明導電氧化物(transparent conductive oxide，TCO)，諸如氧化銦錫(indiumtin oxide，ITO)、氧化錫(tin oxide，SnO)、氧化鋅(zinc oxide，ZnO)、氧化銦鋅(indiumzinc oxide，IZO)、氧化銦鎵鋅(indium gallium zinc oxide，IGZO)、氧化銦錫鋅(indiumtin zinc oxide，ITZO)、氧化銻錫(antimony tin oxide，ATO)、氧化銻鋅(antimony zincoxide，AZO)、其類似物或其組合，但本揭露不限於此。在一些實施例中，第一電極12、導電結構14及/或接合墊16可藉由沉積製程、濺鍍製程、蝕刻製程、其類似製程或其組合來形成。

如第1圖所示，封裝晶片1A可更包括晶片30。在一些實施例中，晶片30設置於基材10上且與基材10中的第一電極12電連接。在一些實施例中，晶片30可包括有機發光二極體(organic light emitting diode，OLED)、次毫米發光二極體(mini LED)、微發光二極體(micro LED)或量子點發光二極體(quantum dot LED)，但本揭露不限於此。在一些實施例中，晶片30可包括第二電極32，且在基材10的法線方向上，晶片30的第二電極32與基材10中的第一電極12至少部分重疊，且晶片30的第二電極32與基材10中的第一電極12電連接。在一些實施例中，封裝晶片1A可更包括設置於晶片30的第二電極32與基材10中的第一電極12之間的接合件34。藉由接合件34使第一電極12與第二電極32接合，且接合件34電連接第一電極12與第二電極32。在一些實施例中，接合件34可包括導電材料，舉例來說，接合件34可為焊球，諸如錫球。在一些實施例中，可執行接合(bonding)製程，以形成接合件34在基材10的第一電極12及晶片30的第二電極32之間，而接合第一電極12及第二電極32。

晶片30具有遠離基材10的頂表面30TS，所述頂表面30TS可為晶片30的未設置有第二電極32的表面。在基材10的法線方向上，基材10的頂表面10TS與晶片30的頂表面30TS之間具有第一距離s1。在一些實施例中，第一距離s1可大於或等於80um且小於或等於200um。舉例而言，第一距離s1可為80um、100um、 125um、150um、175um、200um或前述數值之間的任意數值或任意數值組成的數值範圍，但本揭露不限於此。在一些實施例中，可藉由調整晶片30的種類及/或接合件34的尺寸來調整第一距離s1。

如第1圖所示，封裝晶片1A可更包括封裝層40，封裝層40可設置於基材10上，且包圍晶片30。在一些實施例中，封裝層40可設置於基材10的頂表面10TS上，且封裝層40可設置於晶片30的底表面、側表面及頂表面30TS上。藉由此設置方式，封裝晶片可以具有多面發光的優點(例如，四面發光或五面發光)。在一些實施例中，封裝層40可更設置在接合件34的側表面上、晶片30的底表面與基材10的頂表面之間。封裝層40可包括封裝基質(matrix)及分散於封裝基質中的分散粒子。封裝基質可包括樹脂材料或其類似物，但本揭露不限於此。舉例而言，封裝基質可包括矽氧樹脂(silicon resin)、環氧樹脂(epoxy resin)、丙烯酸類樹脂(acrylic-based resin)、其類似物或其組合，但本揭露不限於此。分散粒子可包括光轉換(light-conversion)材料。舉例而言，光轉換材料可包括氮化物類(nitride-based)磷光體(phosphor)、矽酸鹽類(silicate-based)磷光體、氟化物類(fluoride-based)磷光體、量子點、其類似物或其組合，但本揭露不限於此。在一些實施例中，封裝層40與晶片30接觸，且在封裝層40與晶片30之間省略模塑材料(molding material)。

如第1圖所示，在基材10的頂表面10TS可包括耦合部20，以提升基材10與接觸基材10的封裝層40之間的結構強度(例如，界面強度或機械強度)。舉例而言，由於在基材10的法線方向上，基材10與形成於基材10上的封裝層40為垂直堆疊，基材10及封裝層40之間的結構強度可能不足，從而可能受到外力破壞。舉例而言，可能受到沿著第一方向D1及/或第二方向D2的側向推力破壞及/或可能受到沿著第三方向D3的垂直分離力破壞。因此，在基材10頂表面10TS上的耦合部20能夠提高基材10與封裝層40之間的接觸面積，從而提升基材10與封裝層40的結構強度或提升封裝晶片1A的可靠性。再者，由於在基材10的法線方向上，耦合部20介於基材10的頂表面10TS及封裝層40之間，因此可省略設置保護層於封裝晶片1A的側表面(例如，第一方向D1及/或第二方向D2)上，從而避免因為保護層而使晶片30的混光能力降低的問題。據此，設置耦合部20可提升晶片30的混光能力或提升封裝晶片1A的光學特性。

於剖視方向(第一方向D1及第三方向D3形成的平面)上，耦合部20的高度h20(如第1圖所示)或深度d20(如第3圖所示)可小於第一距離s1，以避免耦合部20阻擋晶片30發出的光線的行進路徑而降低晶片30的發光效率，或者破壞基材10中的元件(例如，第一電極12、導電結構14或接合墊16)而降低封裝晶片1A的可靠性。在一些實施例中，耦合部20可包括凸起(如第1圖或第7圖所示)、凹槽(如第3圖、第5圖或第9圖所示)或其組合，但本揭露不限於此。

如第1圖所示，當耦合部20為凸起，耦合部20可具有矩形、三角形、半圓形、半橢圓形、子彈形或其他合適的形狀，但本揭露不限於此。在一些實施例中，耦合部20具有弧形頂部輪廓或尖狀(tip)頂部輪廓，但本揭露不限於此。

在一些實施例中，基材10及耦合部20可在相同製程中形成，或者可在不同道製程中先後形成。在一些實施例中，基材10及耦合部20可以射出成形製程形成。舉例而言，可藉由使用模具加工的方式，藉由射出成形製程來形成具有耦合部20的基材10。耦合部20可提高基材10的頂表面10TS的表面粗糙度。在此實施例中，基材10與耦合部20的材料為相同。在此實施例中，基材10可包括環氧樹脂模塑化合物(EMC)。

在另一些實施例中，可先形成基材10，再形成耦合部20於基材10上。舉例而言，可藉由塗佈製程形成耦合部20於基材10上。在此實施例中，基材10與耦合部20的材料可為相同或不同。在一些實施例中，耦合部20的材料的反射率可大於或等於90%。舉例而言，耦合部20的材料的反射率可為90%、93%、95%、97%、99%或前述數值之間的任意數值或任意數值組成的數值範圍。在一些實施例中，耦合部20可包括白色反射材料。接著，在形成基材10與耦合部20之後，可形成晶片30於基材10上。然後，形成封裝層40於基材10上，以使封裝層40與耦合部20接觸。舉例而言，封裝層40的材料可填充耦合部20或者封裝層20的材料可包圍耦合部20。

在一些實施例中，耦合部20的高度h20或深度d20可以基材10的頂表面10TS作為基準點進行量測。在一些實施例中，若耦合部20沿著基材10的法線方向突出於基材10，則耦合部20為凸起，且耦合部20具有從基材10的頂表面10TS到耦合部20的頂表面20TS(如第1圖所示)之間的高度h20。在另一些實施例中，若耦合部20沿著相反於基材10的法線方向的方向凹入至基材10中，則耦合部20為凹槽，且耦合部20具有從基材10的頂表面10TS 到耦合部20的底表面20BS(如第3圖所示)之間的深度d20。

在一些實施例中，耦合部20的高度h20或深度d20可大於0且小於或等於100um。舉例而言，耦合部20的高度h20或深度d20可為1um、10um、20um、30um、40um、50um、60um、70um、80um、90um、100um或前述數值之間的任意數值或任意數值組成的數值範圍，但本揭露不限於此。在一些實施例中，耦合部20的高度h20或深度d20可大於0且小於或等於第一距離s1的二分之一，以避免耦合部20阻擋晶片30發出的光線的行進路線或者破壞基材10中的元件。舉例而言，耦合部20的高度h20或深度d20與第一距離s1的比值(高度h20/第一距離s1，或者深度d20/第一距離s1)為0.5、0.4、0.3、0.2、0.1或前述數值之間的任意數值或任意數值組成的數值範圍，但本揭露不限於此。

如第1圖所示，在第一方向D1上，耦合部20可具有寬度w20。在一些實施例中，耦合部20的寬度w20可大於或等於10um且小於或等於150um，但本揭露不限於此。

如第1圖及第2圖所示，在一些實施例中，在第一方向D1上，封裝層40的邊緣40E與基材10的邊緣10E實質上對齊。在一些實施例中，晶片30的邊緣30E與基材10的邊緣10E間隔第二距離s2。在一些實施例中，鄰近基材10的邊緣10E的耦合部20的邊緣20E與基材10的邊緣10E間隔第三距離s3。在一些實施例中，第三距離s3可大於或等於0且小於或等於第二距離s2的二分之一，以避免耦合部20阻擋晶片30發出的光線的行進路線。舉例而言，第三距離s3與第二距離s2的比值(第三距離s3/第二距離s2)為0.5、0.4、0.3、0.2、0.1或前述數值之間的任意數值或任意數值組成的數值範圍，但本揭露不限於此。

如第2圖所示，在一些實施例中，在俯視方向(由第一方向D1及第二方向D2組成的平面)上，耦合部20可環繞晶片30。在一些實施例中，耦合部20可覆蓋(例如，完全覆蓋)晶片30的側表面，以提升基材10與封裝層40的接觸面積。在一些實施例中，封裝晶片1A的面積可為0.05平方毫米(mm²)、0.2mm²、0.5mm²、1.5mm²、3mm²、5mm²、8mm²、13mm²、20mm²、28mm²或前述數值之間的任意數值或任意數值組成的數值範圍，但本揭露不限於此。

參照第3圖及第4圖，分別顯示根據本揭露的一些實施例的封裝晶片1B的剖面示意圖及俯視示意圖。為了便於說明，第4圖僅顯示基材10、耦合部20及晶片30，且以點狀填充圖案顯示為凹槽的耦合部20的設置位置。其中，第3圖及第4圖顯示耦合部20為凹槽的實施例。在剖視方向上，當耦合部20為凹槽，耦合部20可具有V形(如第3圖及第5圖所示)、U形、半圓形、半橢圓形、矩形(如第9圖所示)或其他合適的形狀，但本揭露不限於此。在一些實施例中，耦合部20具有尖狀底部輪廓或弧形底部輪廓，但本揭露不限於此。如第3圖及第4圖所示，在一些實施例中，耦合部20可環繞晶片30，且耦合部20與晶片30的邊緣間隔一距離。在一些實施例中，封裝層40的材料可填充耦合部20。

參照第5圖及第6圖，分別顯示根據本揭露的一些實施例的封裝晶片1C的剖面示意圖及俯視示意圖。其中，第5圖及第6圖顯示耦合部20為凹槽的實施例。如第5圖所示，在一些實施例中，封裝層40的材料未完全填充耦合部20，使得封裝層40的一部分與基材10物理上地分離。在一些實施例中，封裝晶片1C可更包括介於基板10的耦合部20與封裝層40之間的氣隙22。在一些實施例中，氣隙22可包括空氣、諸如氮氣的惰性氣體，或者氣隙22可為真空。在一些實施例中，氣隙22可連續(如第6圖的虛線所示)或不連續地環繞晶片30。如第5圖及第6圖所示，在一些實施例中，耦合部20可環繞晶片30，且耦合部20與晶片30的邊緣間隔一距離。

參照第7圖及第8圖，分別顯示根據本揭露的一些實施例的封裝晶片1D的剖面示意圖及俯視示意圖。其中，第7圖及第8圖顯示耦合部20為凸起的實施例。在一些實施例中，如第8圖所示，耦合部20設置於基材10的邊緣10E。在一些實施例中，在第一方向D1上，耦合部20的邊緣20E與基材10的邊緣10E實質上對齊。在一些實施例中，介於耦合部20的邊緣20E與基材10的邊緣10E之間的第三距離s3為0。在此實施例中，耦合部20遠離晶片30以避免耦合部20阻擋晶片30發出的光線的行進路線。在一些實施例中，耦合部20的頂表面可高於晶片30的底表面。

參照第9圖及第10圖，其分別顯示根據本揭露的一些實施例的封裝晶片1E的剖面示意圖。在一些實施例中，基材10更包括島狀部24，在剖視方向上，耦合部20可環繞島狀部24，且晶片30及接合件34可設置在島狀部24上。在一些實施例中，由於晶片30設置在島狀部24上，所以基材10的頂表面可低於晶片30的底表面，以避免耦合部20阻擋晶片30發出的光線的行進路線。在一些實施例中，在第一方向D1上，耦合部20與島狀部24可相鄰設置。在此實施例中，如第10圖所示，第三距離s3與第二距離s2的比值可小於或等於0.3，但不以此為限。

參照第11圖至第15圖，其分別顯示根據本揭露的一些實施例的封裝晶片1F~1J的俯視示意圖。如第11圖所示，在一些實施例中，在封裝晶片1F中，耦合部20不連續地環繞晶片30，以提升未受到耦合部20環繞的晶片30的一部分的混光能力。在一些實施例中，耦合部20可包括複數個子耦合部，且複數個子耦合部中的每一個分別設置於晶片30的不同側上。在俯視方向上，複數個子耦合部可不連續地環繞晶片30。在俯視方向上，晶片30的角隅(corner)30C可對應兩個相鄰的子耦合部之間的間隙21，以提升晶片30的角隅30C的混光能力。所述兩個相鄰的子耦合部可為複數個子耦合部中的任意兩個相鄰的子耦合部。更進一步來說，兩個相鄰的子耦合部可分別設置於晶片30的相鄰兩側，因此，兩個相鄰的子耦合部之間的間隙21可對應晶片30的角隅30C，提升晶片30在對角線上(例如，與第一方向D1或第二方向D2具有夾角的方向上，且所述夾角可為45度角或其他合適的角度)的發光需求。舉例而言，當晶片30以如後續第18圖所示的斜向對稱(oblique symmetry)方式交錯排列，可使用封裝晶片1F以提升晶片30的對角線方向的發光特性。舉例而言，可降低耦合部20阻擋從晶片30的對角線方向發出的光線的行進路線的可能性。

如第12圖所示，在封裝晶片1G中，耦合部20可包括複數個子耦合部，且複數個子耦合部中的每一個以非對稱方式圍繞晶片30，從而增加基材10與封裝層40之間的界面的阻抗。在一些實施例中，晶片30的角隅30C可對應兩個相鄰的子耦合部之間的間隙21。

如第13圖所示，在一些實施例中，耦合部20可包括複數個子耦合部，且複數個子耦合部中的至少一些子耦合部設置於晶片30的一側上，且複數個子耦合部中的至少另一些子耦合部設置於晶片30的另一側上。在一些實施例中，其中兩個相鄰的子耦合部可分別設置於晶片30的相鄰兩側，因此，兩個相鄰的子耦合部之間的間隙21可對應晶片30的角隅30C，以提升晶片30的水平及垂直方向的混光能力。舉例而言，當晶片30以如後續第16圖或第17圖所示的矩陣方式排列，可使用封裝晶片1G以提升晶片30的水平及垂直方向的發光特性。

如第14圖所示，在一些實施例中，在封裝晶片1I中，耦合部20可包括第一子耦合部20A及第二子耦合部20B。在一些實施例中，第一子耦合部20A圍繞晶片30，且第二子耦合部20B圍繞第一子耦合部20A。在一些實施例中，第一子耦合部20A及第二子耦合部20B可為凹槽、凸起或其組合。在此實施例中，由於為凸起的第二子耦合部20B相較於第一子耦合部20A可更遠離晶片30，因此可避免耦合部20阻擋晶片30發出的光線的行進路線。

如第15圖所示，在一些實施例中，在封裝晶片1J中，耦合部20可環繞至少兩個晶片30。舉例而言，耦合部20可環繞2、3、4或其他數量的晶片30。

在一些實施例中，封裝晶片1A~1J中的一或多個可應用於背光模組中。在一些實施例中，封裝晶片1A~1J中的一或多個可任意混合使用於相同背光模組中，或者可依據使用者的需求，在不同的背光模組中選擇使用不同的封裝晶片1A~1J。

參照第16圖，其顯示根據本揭露的一些實施例的背光模組2A的示意圖。如第16圖所示，背光模組2A可包括基板50及設置於基板50上的複數個封裝晶片1A。在一些實施例中，複數個封裝晶片1A中的一或多個可被封裝晶片1B~1J中的一或多個取代，或者複數個封裝晶片1A可被複數個封裝晶片1B、1C、1D、1E、1F、1G、1H或1J取代。為了便於說明，第16圖顯示背光模組2A可包括封裝晶片1A，但本揭露不限於此。

在一些實施例中，基板50可包括可撓式基材、軟性基材、剛性基材或其組合，但本揭露不限於此。在一些實施例中，基板50可包括玻璃、石英、藍寶石(sapphire)、陶瓷、聚醯亞胺(polyimide，PI)、聚碳酸酯(polycarbonate，PC)、聚對苯二甲酸乙二酯(polyethylene terephthalate，PET)、聚丙烯(polypropylene，PP)、其它合適的材料或其組合，但本揭露不限於此。在一些實施例中，基板50可包括透光基材、半透光基材或不透光基材。在一些實施例中，基板50可包括薄膜電晶體(thin film transistor，TFT)基材，以驅動設置於基板50上的元件。

背光模組2A可更包括設置於基板50及複數個封裝晶片1A上的光學膜60。在基板50的法線方向上，基板50可與光學膜60至少部分重疊。在一些實施例中，光學膜60可為單層或多層結構。舉例而言，光學膜60可包括擴散膜(diffusion layer)、亮度增強膜(brightness enhancement film，BEF)、雙亮度增強膜(dual brightness enhancement film，DBEF)、其類似膜層或其組合，但本揭露不限於此。在一些實施例中，在基板50的法線方向上，基板50與光學膜60可具有第四距離s4，且在第二方向D2或第一方向D1上，複數個封裝晶片1A中的相鄰封裝晶片1A之間可具有第五距離s5。在一些實施例中，封裝晶片1A所發出的光線照射在光學膜60 上的區域可標示為區域L1及L2，以顯示封裝晶片1A的發光範圍。

第17圖顯示根據本揭露的一些實施例的背光模組2B的示意圖。為了便於說明，第17圖顯示背光模組2B可包括封裝晶片1A，但本揭露不限於此。在一些實施例中，背光模組2B可更包括複數個反射層42，且複數個反射層42中的每一個分別設置於複數個封裝晶片1A中的每一個上。在一些實施例中，反射層42的材料的反射率可大於或等於90%。舉例而言，反射層42的材料的反射率可為90%、95%、97%、99%或前述數值之間的任意數值或任意數值組成的數值範圍。在一些實施例中，反射層42可包括白色反射材料。在此實施例中，由於設置反射層42在封裝晶片1A上，能夠提升封裝晶片1A中的晶片30的發光角度或混光能力，從而降低封裝晶片1A在基板50上的元件密度或降低背光模組2B的整體厚度。舉例而言，第16圖所示的介於基板50與光學膜60之間的第四距離s4可大於第17圖所示的介於基板50與光學膜60之間的第四距離s4’。舉例而言，第16圖所示的介於複數個封裝晶片1A中的相鄰封裝晶片1A之間的第五距離s5可小於第17圖所示的介於複數個封裝晶片1A中的相鄰封裝晶片1A之間的第五距離s5’。舉例而言，第16圖中所示的封裝晶片1A所發出的光線照射在光學膜60上的區域L1及L2可類似於第17圖中所示的封裝晶片1A所發出的光線照射在光學膜60上的區域L1及L2。

第18圖顯示根據本揭露的一些實施例的背光模組2C的示意圖。為了便於說明，第18圖顯示背光模組2C可包括封裝晶片1A，但本揭露不限於此。如第18圖所示，複數個封裝晶片1A以斜向對稱方式交錯排列，從而可使用封裝晶片1F取代封裝晶片 1A，以提升晶片30的對角線方向的發光特性。

綜上所述，根據本揭露的實施例，提供一種封裝晶片，可藉由設置耦合部於基材上，來提升基材與封裝層之間的接觸面積。據此，能夠增加基材與封裝層之間的接合強度、提高晶片的發光效率、發光量或混光能力及/或提升封裝晶片的可靠性。

本揭露實施例之間的特徵只要不違背發明精神或相衝突，均可任意混合搭配使用。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施實質上相同功能或獲得實質上相同結果皆可根據本揭露使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。本揭露之保護範圍當視申請專利範圍的範圍所界定者為準。本揭露的任一實施例或請求項不須達成本揭露所揭示的全部目的、優點及/或特點。

以上概述數個實施例，以便所屬技術領域中具有通常知識者可以更理解本揭露實施例的觀點。所屬技術領域中具有通常知識者應該理解的是，他們能以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。所屬技術領域中具有通常知識者也應該理解到，此類等效的製程及結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍之下，做各式各樣的改變、取代及替換。

1A:封裝晶片