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TWI854555B - 具有雜訊抑制機制的低壓差穩壓裝置 - Google Patents

具有雜訊抑制機制的低壓差穩壓裝置 Download PDF

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TWI854555B
TWI854555B TW112111837A TW112111837A TWI854555B TW I854555 B TWI854555 B TW I854555B TW 112111837 A TW112111837 A TW 112111837A TW 112111837 A TW112111837 A TW 112111837A TW I854555 B TWI854555 B TW I854555B
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voltage
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transistor
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TW112111837A
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賴彥伯
陳志龍
馮翼
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瑞昱半導體股份有限公司
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Abstract

一種具有雜訊抑制機制的低壓差穩壓裝置。操作放大電路包含：差動輸入電路、放大輸出電路、第一及第二電阻性元件。差動輸入電路耦接於一對第一連接節點及接地端間，接收參考電壓及迴受電壓。放大輸出電路包含：第一及第二電晶體對電路。第一電晶體對電路耦接於供應電源及一對第二連接節點間。第二電晶體對電路耦接於第二連接節點及接地端間，並具有產生放大電壓的放大輸出端。第一電阻性元件以及第二電阻性元件耦接於第一連接節點及第二連接節點間。穩壓輸出電路接收放大電壓，以產生輸出電壓以及根據輸出電壓分壓產生迴受電壓。

Description

具有雜訊抑制機制的低壓差穩壓裝置
本發明是關於雜訊抑制技術，尤其是關於一種具有雜訊抑制機制的低壓差穩壓裝置。
低壓差穩壓器(low-dropout regulator；LDO)是線性直流穩壓器的一種，用途是提供穩定的直流電壓電源。相比於一般線性直流穩壓器，低壓差穩壓器能於更小輸出輸入電壓差的情況下工作。
在工作狀態下，低壓差穩壓器接收參考電壓以及迴受電壓，並據以產生輸出電壓，再由輸出電壓分壓產生迴受電壓。然而，參考電壓往往容易受到不同來源的雜訊影響，進而影響輸出電壓。如果沒有雜訊抑制機制，低壓差穩壓器的輸出精確度將因為雜訊的干擾而降低。
鑑於先前技術的問題，本發明之一目的在於提供一種具有雜訊抑制機制的低壓差穩壓裝置，以改善先前技術。
本發明包含一種具有雜訊抑制機制的低壓差穩壓裝置，包含：操作放大電路以及穩壓輸出電路。操作放大電路包含：差動輸入電路、放大 輸出電路、第一電阻性元件以及第二電阻性元件。差動輸入電路電性耦接於一對第一連接節點以及接地端間，配置以接收參考電壓以及迴受電壓。放大輸出電路包含：第一電晶體對電路以及第二電晶體對電路。第一電晶體對電路電性耦接於供應電源以及一對第二連接節點間。第二電晶體對電路電性耦接於該對第二連接節點以及接地端間，並具有配置以產生放大電壓的放大輸出端。第一電阻性元件電性耦接於該對第一連接節點中的第一者以及該對第二連接節點中的第一者間。第二電阻性元件電性耦接於該對第一連接節點中的第二者以及該對第二連接節點中的第二者間。穩壓輸出電路配置以接收放大電壓，以產生輸出電壓以及根據輸出電壓分壓產生迴受電壓。
有關本案的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
100:低壓差穩壓裝置
110:操作放大電路
120:穩壓輸出電路
130:分壓電阻電路
160:低通濾波電路
170:帶隙參考電路
200:差動輸入電路
210:放大輸出電路
220:第一電阻性元件
230:第二電阻性元件
240:第一電晶體對電路
250:第二電晶體對電路
C11-C13、C21-C23:曲線
C14、C24:直線
CF:電容
GND:接地端
IBG:帶隙電流
MB:偏壓負載電晶體
MBJ1、MBJ2:電晶體
MN1、MN2:輸入電晶體
MN3-MN8:電晶體
MP1-MP4:電晶體
MP5:輸出電晶體
N11、N12:第一連接節點
N21、N22:第二連接節點
N3、N41、N42:連接節點
OUT:放大輸出端
OUV:穩壓輸出端
R1、R2:電阻
RA1、RA2:電阻
RF:電阻
RL:負載
VAM:放大電壓
VB1、VB2:偏壓電壓
VBG:帶隙電壓
VDD:供應電源
VFB:迴受電壓
VRE:參考電壓
VOUT:輸出電壓
〔圖1〕顯示本發明之一實施例中，一種具有雜訊抑制機制的低壓差穩壓裝置的方塊圖；〔圖2〕顯示本發明一實施例中，操作放大電路的電路圖；〔圖3A〕顯示本發明一實施例中，低壓差穩壓裝置的複數個節點在未設置第一電阻性元件以及第二電阻性元件的情形下的電源電壓抑制比的波形圖； 〔圖3B〕顯示本發明一實施例中，低壓差穩壓裝置的複數個節點在已設置第一電阻性元件以及第二電阻性元件的情形下的電源電壓抑制比的波形圖；以及〔圖4A〕以及〔圖4B〕分別顯示本發明另一實施例中，操作放大電路的電路圖。
本發明之一目的在於提供一種具有雜訊抑制機制的低壓差穩壓裝置，藉由第一電阻性元件以及第二電阻性元件的設置，提高操作放大電路內部節點的電源電壓抑制比，避免所接收的參考電壓受到電源雜訊的影響，進而使輸出電壓不受到相應的雜訊干擾，達到雜訊抑制的功效。
請參照圖1。圖1顯示本發明一實施例中，一種具有雜訊抑制機制的低壓差穩壓裝置100的方塊圖。低壓差穩壓裝置100包含操作放大電路110以及穩壓輸出電路120。
操作放大電路110配置以接收參考電壓VRE以及迴受電壓VFB，並據以產生放大電壓VAM。穩壓輸出電路120配置以接收放大電壓VAM，以產生輸出電壓VOUT以及根據輸出電壓VOUT分壓產生迴受電壓VFB。
於一實施例中，參考電壓VRE是由一個低通濾波電路160接收帶隙(Bandgap)電壓VBG進行低通濾波所產生，且帶隙電壓VBG由帶隙電流IBG流經負載RL所產生。
帶隙電流IBG可由一個根據供應電源VDD運作的帶隙參考電路170產生，並具有為0(或接近0)的溫度係數。更詳細的說，帶隙電流IBG的電流值大小(或幾乎)不受溫度的影響而改變。
低通濾波電路160包含電阻RF以及電容CF。電阻RF電性耦接於第一端以及第二端間，其中第一端配置以接收帶隙電壓VBG，第二端配置以產生參考電壓VRE。電容CF電性耦接於第二端以及接地端GND間。
於一實施例中，電阻RF的電阻值介於104及108的數量級之間，例如但不限於8百萬歐姆(8M Ohm)。在其他實施例中，電阻RF的電阻值可根據系統需求被決定，不限於上述範圍。由於供應電源VDD的雜訊會饋入到帶隙電流IBG中，進而對帶隙電壓VBG造成影響。藉由上述的配置，低通濾波電路160將具有較低的頻寬，進而達到濾除帶隙電壓VBG中數千赫茲以上的雜訊的功效。
然而，同樣根據供應電源VDD運作的操作放大電路110在自身沒有雜訊抑制機制下，會因為電阻RF的大阻值而更容易將供應電源VDD的雜訊透過操作放大電路110的內部路徑饋入到參考電壓VRE，降低參考電壓VRE的電源電壓抑制比(Power Supply Rejection Ratio；PSRR)。
本發明的低壓差穩壓裝置100可藉由雜訊抑制機制避免上述問題的產生。以下段落將針對低壓差穩壓裝置100中的操作放大電路110以及穩壓輸出電路120的結構進行詳細的說明，進一步闡述雜訊抑制的機制。
請參照圖2。圖2顯示本發明一實施例中，操作放大電路110的電路圖。
於一實施例中，操作放大電路110為摺疊式疊接(folded cascode)放大器，並包含：差動輸入電路200、放大輸出電路210、第一電阻性元件220以及第二電阻性元件230。
差動輸入電路200電性耦接於一對第一連接節點N11、N12以及接地端GND間，配置以接收參考電壓VRE以及迴受電壓VFB。
於一實施例中，差動輸入電路200包含一對輸入電晶體MN1、MN2以及偏壓負載電晶體MB。
於本實施例中，輸入電晶體MN1、MN2均為N型電晶體，並藉由一對閘極分別接收參考電壓VRE以及迴受電壓VFB其中之一，以及藉由一對汲極電性耦接於該對第一連接節點N11、N12。更詳細的說，在本實施例中，輸入電晶體MN1的閘極接收參考電壓VRE，汲極電性耦接於第一連接節點N11。輸入電晶體MN2的閘極接收迴受電壓VFB，汲極電性耦接於第一連接節點N12。
於本實施例中，偏壓負載電晶體MB為N型電晶體，並電性耦接於輸入電晶體MN1、MN2的一對源極以及接地端GND間。更詳細的說，在本實施例中，偏壓負載電晶體MB的汲極電性耦接於輸入電晶體MN1、MN2的源極，源極電性耦接於接地端GND。偏壓負載電晶體MB的閘極則接收偏壓電壓VB1，以運作為電流源。
放大輸出電路210包含：第一電晶體對電路240以及第二電晶體對電路250。
第一電晶體對電路240電性耦接於供應電源VDD以及一對第二連接節點N21、N22間。於一實施例中，第一電晶體對電路240包含均為P型電 晶體的一對電晶體MP1、MP2。電晶體MP1的源極電性耦接於供應電源VDD，汲極電性耦接於第二連接節點N21。電晶體MP2的源極電性耦接於供應電源VDD，汲極電性耦接於第二連接節點N22。電晶體MP1、MP2的閘極則互相電性耦接，並可選擇性的再電性耦接於一個偏壓(未繪示)。
第二電晶體對電路250電性耦接於該對第二連接節點N21、N22以及接地端GND間，並具有配置以產生放大電壓VAM的放大輸出端OUT。於一實施例中，第二電晶體對電路250包含均為P型電晶體的一對電晶體MP3、MP4、均為N型電晶體的一對電晶體MN3、MN4以及均為N型電晶體的一對電晶體MN5、MN6。
電晶體MP3的源極電性耦接於第二連接節點N21，汲極電性耦接於放大輸出端OUT。電晶體MP4的源極電性耦接於第二連接節點N22，汲極電性耦接於連接節點N3。電晶體MP3、MP4的閘極則互相電性耦接，並可選擇性的再電性耦接於一個偏壓(未繪示)
電晶體MN3的汲極電性耦接於放大輸出端OUT，源極電性耦接於連接節點N41。電晶體MN4的汲極電性耦接於連接節點N3，源極電性耦接於連接節點N42。電晶體MN3、MN4的閘極則互相電性耦接，並再電性耦接於電晶體MN4的汲極。
電晶體MN5的汲極電性耦接於連接節點N41，源極電性耦接於接地端GND。電晶體MN6的汲極電性耦接於連接節點N42，源極電性耦接於接地端GND。電晶體MN5、MN6的閘極則互相電性耦接，並再電性耦接於電晶體MN4的汲極。
在上述結構中，第一電晶體對電路240以及第一部分(電晶體MP3、MP4)的第二電晶體對電路250配置為疊接電晶體電路。第二部分(電晶體MN3、MN4、MN5、MN6)的第二電晶體對電路250配置為疊接電流源，放大輸出端OUT位於疊接電晶體電路以及疊接電流源間。
第一電阻性元件220電性耦接於該對第一連接節點N11、N12中的第一者以及該對第二連接節點N21、N22中的第一者間。第二電阻性元件230電性耦接於該對第一連接節點N11、N12中的第二者以及該對第二連接節點N21、N22中的第二者間。
更詳細的說，在本實施例中，第一電阻性元件220電性耦接於第一連接節點N11以及第二連接節點N21間。第二電阻性元件230電性耦接於第一連接節點N12以及第二連接節點N22間。
在本實施例中，第一電阻性元件220以及第二電阻性元件230分別包含為N型金氧半場效電晶體的電晶體MN7、MN8，且電晶體MN7、MN8的閘極接收偏壓電壓VB2，以根據偏壓電壓VB2的大小提供相應的電阻值。
請再次參考圖1。穩壓輸出電路120包含為P型電晶體的輸出電晶體MP5以及分壓電阻電路130。
輸出電晶體MP5受控於放大電壓VAM。分壓電阻電路130與輸出電晶體MP5藉由穩壓輸出端OUV相串聯。於一實施例中，分壓電阻電路130包含電阻R1、R2，以對穩壓輸出端OUV輸出的輸出電壓VOUT根據電阻R1、R2的阻值比例進行分壓產生迴受電壓VFB。
於一實施例中，第一電晶體對電路240的第一等效阻抗值小於第二電晶體對電路250的第二等效阻抗值，使第二連接節點N21、N22由於電阻 分壓的關係而具有趨近於0dB的電源電壓抑制比。在這樣的狀況下，供應電源VDD的雜訊容易對第二連接節點N21、N22的電壓造成影響。如差動輸入電路200的輸入電晶體MN1、MN2直接與第二連接節點N21、N22電性耦接，將使參考電壓VRE也容易受到雜訊的影響。
在適當阻值選擇下，第一電阻性元件220以及第二電阻性元件230可使操作放大電路110中的第一連接節點N11、N12的分壓小於第二連接節點N21、N22的分壓，進而使電源電壓抑制比的絕對值經由分壓的結果而大於一個預設值。此預設值將高於第二連接節點N21、N22趨近於0dB的電源電壓抑制比。
因此，相對第二連接節點N21、N22來說，第一連接節點N11、N12對於供應電源VDD的雜訊有更高的抵抗能力，而可避免參考電壓VRE受到雜訊影響，連帶使後續產生的放大電壓VAM以及輸出電壓VOUT不受到雜訊的影響。
請同時參照圖3A以及圖3B。圖3A顯示本發明一實施例中，低壓差穩壓裝置100的複數個節點在未設置第一電阻性元件220以及第二電阻性元件230的情形下的電源電壓抑制比的波形圖。圖3B顯示本發明一實施例中，低壓差穩壓裝置100的複數個節點在已設置第一電阻性元件220以及第二電阻性元件230的情形下的電源電壓抑制比的波形圖。
在圖3A以及圖3B中，橫軸為頻率，單位為赫茲，並且是由以10為底的對數刻度。縱軸為電壓比值，單位為dB，表示輸入電源變化量與輸出電壓變化量的比值。
在圖3A，以實線繪示的曲線C11是第二連接節點N21的電源電壓抑制比。以線狀虛線繪示的曲線C12是參考電壓VRE的電源電壓抑制比。以點狀虛線繪示的曲線C13是輸出電壓VOUT的電源電壓抑制比。以點線交錯的虛線繪示的直線C14是參考電壓VRE以及輸出電壓VOUT在約103至107的頻率範圍內大致上對應的電源電壓抑制比。
在圖3B，以實線繪示的曲線C21是第一連接節點N11的電源電壓抑制比。以線狀虛線繪示的曲線C22是參考電壓VRE的電源電壓抑制比。以點狀虛線C23繪示的曲線是輸出電壓VOUT的電源電壓抑制比。以點線交錯的虛線繪示的直線C24則與圖3A的曲線C14代表相同的意義。
經由對照可知，圖3B中第一連接節點N11的電源電壓抑制比約為-30dB，其絕對值高於圖3A中第二連接節點N21趨近於0dB的電源電壓抑制比的絕對值。第一連接節點N11的電源電壓抑制比的改善，可使參考電壓VRE的直流增益的大小向下移動，進而使圖3B的參考電壓VRE的電源電壓抑制比相對圖3A向下平移(相當於絕對值增大)，最終改善輸出電壓VOUT的電源電壓抑制比。
請參照圖4A以及圖4B。圖4A以及圖4B分別顯示本發明另一實施例中，操作放大電路110的電路圖。圖4A以及圖4B所繪示的操作放大電路110與圖2的操作放大電路110大同小異，因此不再就相同的元件贅述。
圖4A以及圖4B的操作放大電路110與圖2的操作放大電路110的差異在於第一電阻性元件220以及第二電阻性元件230的實現方式。在圖4A中，第一電阻性元件220以及第二電阻性元件230分別包含偏壓的NPN型雙極性接面型電晶體(Bipolar Junction Transistor；BJT)的電晶體MBJ1、MBJ2。 而在圖4B中，第一電阻性元件220以及第二電阻性元件230分別包含電阻RA1、RA2。
此外，第一電阻性元件220以及第二電阻性元件230所包含的上述元件的數目以及阻值大小亦可因實際需求而有所不同。舉例來說，元件的數目以及阻值大小可配置在適當的範圍，以提升一定程度的電源電壓抑制比並能確保各節點電壓具有足夠的電壓餘裕(headroom)。
需注意的是，上述的實施方式僅為一範例。於其他實施例中，本領域的通常知識者當可在不違背本發明的精神下進行更動。
舉例而言，圖2所示的操作放大電路110的結構僅為一範例。在其他實施例中，操作放大電路110的電晶體對的數目可視需求而不同，各電晶體在適當的調整下可由不同型態(例如將P型電晶體置換為N型電晶體或是將N型電晶體置換為P型電晶體)的電晶體替代。並且，操作放大電路110亦可藉由其他的電路架構實現。
更詳細的說，本發明並不限制以特定的操作放大電路110的結構實現。然而在差動輸入電路200與放大輸出電路210的連接節點存在電源電壓抑制比過低的狀況時，均可藉由第一電阻性元件220以及第二電阻性元件230的設置，達到提升電源電壓抑制比以抑制雜訊的功效。
進一步地，在不影響整體功能的運作下，圖1的低壓差穩壓裝置100在各節點間可選擇性的設置穩壓或是濾波的元件。舉例而言，低通濾波電路160的電阻RF可與一個開關(未繪示)並聯，以依照濾波需求開啟或關閉。放大輸出端OUT以及穩壓輸出端OUV間可選擇性設置穩壓電容(未繪 示)。穩壓輸出端OUV亦可選擇性設置連接至接地端GND的負載電容及/或負載電壓源(未繪示)。
綜合上述，本發明中具有雜訊抑制機制的低壓差穩壓裝置可藉由第一電阻性元件以及第二電阻性元件的設置，提高操作放大電路內部節點的電源電壓抑制比，避免所接收的參考電壓受到電源雜訊的影響，進而使輸出電壓也不受到相應的雜訊干擾，達到雜訊抑制的功效。
雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
110:操作放大電路
200:差動輸入電路
210:放大輸出電路
220:第一電阻性元件
230:第二電阻性元件
240:第一電晶體對電路
250:第二電晶體對電路
GND:接地端
MB:偏壓負載電晶體
MN1、MN2:輸入電晶體
MN3-MN8:電晶體
MP1-MP4:電晶體
N11、N12:第一連接節點
N21、N22:第二連接節點
N3、N41、N42:連接節點
OUT:放大輸出端
VAM:放大電壓
VB1、VB2:偏壓電壓
VDD:供應電源
VFB:迴受電壓
VRE:參考電壓
VOUT:輸出電壓

Claims (8)

  1. 一種具有雜訊抑制機制的低壓差穩壓(low-dropout regulator；LDO)裝置，包含：一操作放大電路，包含：一差動輸入電路，電性耦接於一對第一連接節點以及一接地端間，配置以接收一參考電壓以及一迴受電壓，該對第一連接節點具有一第一電源電壓抑制比(Power Supply Rejection Ratio；PSRR)；一放大輸出電路，包含：一第一電晶體對電路，電性耦接於一供應電源以及一對第二連接節點間；以及一第二電晶體對電路，電性耦接於該對第二連接節點以及該接地端間，並具有配置以產生一放大電壓的一放大輸出端，其中該第一電晶體對電路的一第一等效阻抗值小於該第二電晶體對電路的一第二等效阻抗值，以使該對第二連接節點具有一第二電源電壓抑制比；一第一電阻性元件，電性耦接於該對第一連接節點中的一第一者以及該對第二連接節點中的一第一者間；以及一第二電阻性元件，電性耦接於該對第一連接節點中的一第二者以及該對第二連接節點中的一第二者間，其中該第一電阻性元件以及該第二電阻性元件使該對第一連接節點的一對第一分電壓小於該對第二連接節點的一對第二分電壓，進一步使該第二電源電壓抑制比的一絕對值大於一預設值，且該預設值大於該第一電源電壓抑制比；以及一穩壓輸出電路，配置以接收該放大電壓，以產生一輸出電壓，以及根據該輸出電壓分壓產生該迴受電壓。
  2. 如請求項1所述之低壓差穩壓裝置，其中該第一電阻性元件以及該第二電阻性元件分別包含至少一偏壓之金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor；MOSFET)或至少一偏壓之雙極性接面型電晶體(Bipolar Junction Transistor；BJT)。
  3. 如請求項1所述之低壓差穩壓裝置，其中該第一電阻性元件以及該第二電阻性元件分別包含一電阻。
  4. 如請求項1所述之低壓差穩壓裝置，其中該參考電壓由一低通濾波電路接收一帶隙(Bandgap)電壓進行低通濾波所產生，且該帶隙電壓由溫度係數為0的一帶隙電流流經一負載所產生。
  5. 如請求項4所述之低壓差穩壓裝置，其中該低通濾波電路包含：一電阻，電性耦接於一第一端以及一第二端間，該第一端配置以接收該帶隙電壓，該第二端配置以產生該參考電壓，其中該電阻的一電阻值介於104及108的數量級之間；以及一電容，電性耦接於該第二端以及該接地端間。
  6. 如請求項1所述之低壓差穩壓裝置，其中該穩壓輸出電路包含：一輸出電晶體，受控於該放大電壓；以及一分壓電阻電路，與該輸出電晶體藉由一穩壓輸出端相串聯，以對該穩壓輸出端輸出的一輸出電壓進行分壓產生該迴受電壓。
  7. 如請求項1所述之低壓差穩壓裝置，其中該差動輸入電路包含：一對輸入電晶體，藉由一對閘極分別接收該參考電壓以及該迴受電壓其中之一，以及藉由一對汲極電性耦接於該對第一連接節點；以及一偏壓負載電晶體，電性耦接於該對輸入電晶體的一對源極以及該接地端間。
  8. 如請求項1所述之低壓差穩壓裝置，其中該操作放大電路為一摺疊式疊接(folded cascode)放大器，該第一電晶體對電路以及一第一部分的該第二電晶體對電路配置為一疊接電晶體電路，一第二部分的該第二電晶體對電路配置為一疊接電流源，該放大輸出端位於該疊接電晶體電路以及該疊接電流源間。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080001585A1 (en) * 2006-05-25 2008-01-03 Bertan Bakkaloglu Low noise, low dropout regulators
US7405546B2 (en) * 2005-01-28 2008-07-29 Atmel Corporation Standard CMOS low-noise high PSRR low drop-out regulator with new dynamic compensation
TW201737008A (zh) * 2016-01-28 2017-10-16 高通公司 具有改善之電源供應抑制之低壓降電壓調節器
CN107305399A (zh) * 2016-04-21 2017-10-31 瑞昱半导体股份有限公司 Pmos功率电晶体线性降压稳压电路
TW201809945A (zh) * 2016-08-26 2018-03-16 瑞昱半導體股份有限公司 具有消除雜訊的電壓穩壓電路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7405546B2 (en) * 2005-01-28 2008-07-29 Atmel Corporation Standard CMOS low-noise high PSRR low drop-out regulator with new dynamic compensation
US20080001585A1 (en) * 2006-05-25 2008-01-03 Bertan Bakkaloglu Low noise, low dropout regulators
TW201737008A (zh) * 2016-01-28 2017-10-16 高通公司 具有改善之電源供應抑制之低壓降電壓調節器
CN107305399A (zh) * 2016-04-21 2017-10-31 瑞昱半导体股份有限公司 Pmos功率电晶体线性降压稳压电路
TW201809945A (zh) * 2016-08-26 2018-03-16 瑞昱半導體股份有限公司 具有消除雜訊的電壓穩壓電路

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