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TWI854489B - 半導體晶粒、多晶片封裝以及記憶體系統 - Google Patents

半導體晶粒、多晶片封裝以及記憶體系統 Download PDF

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TWI854489B
TWI854489B TW112105587A TW112105587A TWI854489B TW I854489 B TWI854489 B TW I854489B TW 112105587 A TW112105587 A TW 112105587A TW 112105587 A TW112105587 A TW 112105587A TW I854489 B TWI854489 B TW I854489B
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TW
Taiwan
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die
control signal
semiconductor die
circuit
pin
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TW112105587A
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Inventor
吳台榮
Original Assignee
南韓商三星電子股份有限公司
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Publication date
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Priority claimed from US18/154,945 external-priority patent/US12142314B2/en
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202343702A publication Critical patent/TW202343702A/zh
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Abstract

一種半導體晶粒包括：第一接腳，被配置成向第二半導 體晶粒輸出第一晶粒上終端(ODT)控制訊號，第二半導體晶粒包括多個第二晶粒上終端電路，所述多個第二晶粒上終端電路各自具有因應於第一晶粒上終端控制訊號的晶粒上終端；以及第二接腳，被配置成接收自第二半導體晶粒輸出的第二晶粒上終端控制訊號，半導體晶粒包括多個第一晶粒上終端電路，所述多個第一晶粒上終端電路各自具有因應於第二晶粒上終端控制訊號的晶粒上終端。

Description

半導體晶粒、多晶片封裝以及記憶體系統
本文中闡述的本揭露的實施例是有關於一種半導體晶粒，且更具體而言是有關於一種被配置成控制另一個半導體晶粒的晶粒上終端(on-die termination，ODT)的半導體晶粒以及包括其的半導體裝置。
[相關申請案的交叉參考]
本申請案主張優先於2022年4月20日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0048958號及於2022年6月28日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0079252號，所述韓國專利申請案的揭露內容全文併入本案供參考。
即使母板上的終端電阻器可能能夠減少訊號線上的一些訊號的反射，終端電阻器亦可能無法防止由連接至模組卡(例如，動態隨機存取記憶體(dynamic random access memory，DRAM)模組)的組件的短線線路(stub line)引起的訊號反射。
自控制器傳播至模組卡的組件的訊號可能在連接至組件 的短線(或連接節點)處經歷阻抗不連續。沿著訊號線及短線傳播至組件(例如，DRAM的組件)的訊號可能再次被反射至訊號線，藉此造成向訊號引入非預期的雜訊。
然而，根據晶粒上終端(ODT)技術，用於傳輸線的阻抗匹配的終端電阻器可設置在半導體晶片(或半導體晶粒)內，半導體晶片(或半導體晶粒)並不位於印刷電路板(printed circuit board，PCB)或母板上。
因此，ODT可減少設置於母板及複雜配線上的電阻器元件的數目。因此，ODT可使系統設計更簡單且更具成本效益。
本揭露的一些實施例可提供一種控制另一個半導體晶粒的晶粒上終端(ODT)以降低功耗的半導體晶粒以及包括所述半導體晶粒的半導體裝置。
根據實施例，一種半導體晶粒包括：第一接腳，被配置成向第二半導體晶粒輸出第一晶粒上終端(ODT)控制訊號，第二半導體晶粒包括多個第二ODT電路，所述多個第二ODT電路各自具有因應於第一ODT控制訊號的ODT；以及第二接腳，被配置成接收自第二半導體晶粒輸出的第二ODT控制訊號，半導體晶粒包括多個第一ODT電路，所述多個第一ODT電路各自具有因應於第二ODT控制訊號的ODT。
半導體晶粒更包括ODT控制訊號產生電路，所述ODT控制訊號產生電路被配置成：產生第一ODT控制訊號，當實行第 一讀取操作時，第一ODT控制訊號在自半導體晶粒輸出與突發長度(burst length)對應的讀取資料的第一位元之前被啟用，且在輸出讀取資料的最後一位元之後被禁用，且ODT控制訊號產生電路進一步被配置成向第一接腳輸出第一ODT控制訊號。
根據實施例，一種多晶片封裝包括：第一半導體晶粒；以及第二半導體晶粒。第一半導體晶粒包括：第一接腳，被配置成向第二半導體晶粒輸出第一晶粒上終端(ODT)控制訊號，第二半導體晶粒包括多個第二ODT電路，所述多個第二ODT電路各自具有因應於第一ODT控制訊號的ODT；以及第二接腳，被配置成接收自第二半導體晶粒輸出的第二ODT控制訊號，第一半導體晶粒包括多個第一ODT電路，所述多個第一ODT電路各自具有因應於第二ODT控制訊號的ODT。
第二半導體晶粒包括：第三接腳，被配置成接收自第一半導體晶粒輸出的第一ODT控制訊號；以及第四接腳，被配置成向第一半導體晶粒輸出第二ODT控制訊號。
根據實施例，一種記憶體系統包括：多晶片封裝，包括第一半導體晶粒及第二半導體晶粒；以及記憶體控制器，被配置成控制多晶片封裝的操作。第一半導體晶粒包括：第一接腳，被配置成向第二半導體晶粒輸出第一晶粒上終端(ODT)控制訊號，第二半導體晶粒包括多個第二ODT電路，所述多個第二ODT電路各自具有因應於第一ODT控制訊號的ODT；以及第二接腳，被配置成接收自第二半導體晶粒輸出的第二ODT控制訊號，第一半 導體晶粒包括多個第一ODT電路，所述多個第一ODT電路各自具有因應於第二ODT控制訊號的ODT。
第二半導體晶粒包括：第三接腳，被配置成接收自第一半導體晶粒輸出的第一ODT控制訊號；以及第四接腳，被配置成向第一半導體晶粒輸出第二ODT控制訊號。
0:第二輸入端子
1:第一輸入端子
100:記憶體系統
110:記憶體裝置
120:印刷電路板(PCB)
121:第一連接接腳/組件
122:輸入/輸出介面
123:第二連接接腳/組件
200:第一半導體晶粒/半導體晶粒/晶粒
201:發射電路
202、202A:ODT電路
203、203A:開關控制電路
204:選擇電路
205:發射器
207:接收器
209:輸入/輸出接腳
210:第一ODT控制訊號產生電路/ODT控制訊號產生電路
212、352:時脈緩衝器
214、354:命令解碼器
216:延遲控制電路/第一延遲控制電路
218_1~218_(m-1)、220_1~220_(m-1):第一正反器~第(m-1)正反器/正反器
218_1’~218_m’、220_1’~220_m’:正反器
218_9’:第九正反器
218_m、220_m:正反器/第m正反器
220_4’:正反器/第四正反器
222:第一記憶體裝置
222’:第三記憶體裝置
224:第二選擇電路/選擇電路
224’:第五選擇電路
226:第二記憶體裝置
226’:第四記憶體裝置
228:第三選擇電路/選擇電路
228’:第六選擇電路
229:脈衝寬度確定電路/SR鎖存器
229’:SR鎖存器
230、358:複製電路
232_1~232_n:延時電路
232_1’:第一延時電路
232_n’:第n延時電路
240:第一選擇電路
250:第一ODT電路控制電路/ODT電路控制電路
270、272、370、372:記憶胞陣列
274、374:控制邏輯電路
280:第一連接電路/連接電路
300:第二半導體晶粒/半導體晶粒/晶粒
310:第二ODT控制訊號產生電路/ODT控制訊號產生電路
350:第二ODT電路控制電路/ODT電路控制電路
351:訓練電路
356:延遲控制電路/第二延遲控制電路
360:採樣電路
362:第二緩衝器
364:第一緩衝器
366:第三緩衝器
368:第四選擇電路
380:第二連接電路/連接電路
400:記憶體控制器
500A、501:資料處理系統
500B:晶片上系統(SoC)
510A、510B:中央處理單元(CPU)
BW1、BW2、BW3、BW4:引線接合
CA[3：0]:命令訊號或位址/命令訊號
CK:時脈訊號
CK_t、CK_c:差分時脈訊號
CMD:第一讀取命令/第二讀取命令
CP1:第一資料輸入/輸出接墊/接墊/資料輸入/輸出接墊
CP2:讀取資料選通訊號接墊/接墊
CP3:寫入時脈訊號接墊/接墊
CP4:第二資料輸入/輸出接墊/接墊/資料輸入/輸出接墊
CP5、LP5、UP5:時脈訊號接墊/接墊
CP6、LP6、UP6:命令/位址接墊/接墊
CS1:第一半導體晶粒選擇訊號
CS2:第二半導體晶粒選擇訊號
D:輸入端子
DCMD1:第一解碼訊號/輸入/輸出訊號
DCMD2:第二解碼訊號/輸入/輸出訊號
DES:取消選擇
DQ[6：0]、DQ[11：7]:資料
DQ[11：0]:讀取資料/資料
DQ_PAD:資料輸入/輸出接墊
DTCTL:經延時的延遲訊號
IDLE:空閒狀態/操作狀態
IT1、IT2:輸入端子
LP1、LP4、UP1、UP4:資料輸入/輸出接墊/輸入/輸出接墊/接墊
LP2、LP3、UP2、UP3:接墊
MUXO1、MUXO2、RL-3tCK、RL+4tCK、RL-4tCK、RL+5tCK、RL-11tCK、RL-12tCK:輸出訊號
NON-TARGET:非目標列
ODT_CT1:第一ODT控制訊號/ODT控制訊號
ODT_CT2:第二ODT控制訊號/ODT控制訊號
ODT_READ:ODT讀取操作狀態/操作狀態
ODT_WRITE:ODT寫入操作狀態/操作狀態
OFF:關斷狀態
OR:電阻器
OR1:電阻器/第一電阻器
OR2:電阻器/第二電阻器
ORt:電阻器/第t電阻器
OSW:開關
OT1、OT2、Q:輸出端子
P1_1:第一接腳/接腳/組件
P1_2:第二接腳/接腳/組件
P2_1:第三接腳/接腳/組件
P2_2:第四接腳/接腳/組件
PL:電壓供應線
R:重置輸入端子
RANK1:第一列
RANK2:第二列
RDATA1:資料/讀取資料/第一讀取資料
RDATA2:資料/讀取資料/第二讀取資料
RDQS:讀取資料選通訊號
RDQS_t、RDQS_c:差分讀取資料選通訊號
RD(RANK1):第一列RANK1的第一讀取命令
RD(RANK2):第二列RANK2的第二讀取命令
READ:讀取操作狀態/操作狀態
RL:讀取延遲
S:置位輸入端子
SELN:選擇訊號/第二選擇訊號
SELN’:選擇訊號/第五選擇訊號
SELP:選擇訊號/第三選擇訊號
SELP’:選擇訊號/第六選擇訊號
SPL:採樣訊號
SW1:開關/第一開關
SW2:開關/第二開關
SWt:開關/第t開關
T_ODT:參考ODT訊號/輸入/輸出訊號
T11、T21:第一端子/端子/組件
T12、T22:第二端子/端子/組件
T13、T23:第三端子/端子/組件
T14、T24:第四端子/端子/組件
TARGET:目標列
Ta0~Ta3、Tb0~Tb6、Tc0~Tc4:時間點
TCTL_i:延遲訊號/輸入/輸出訊號
TCTL_1:第一延遲訊號
TCTL_2:第二延遲訊號
TCTL_9:第九延遲訊號
TCTL_10:第十延遲訊號
TL1:第一傳輸線/組件
TL2:第二傳輸線/組件
TRAIN_ON:第一選擇訊號/選擇訊號
TRAINING_1:第一訓練操作
TRAINING_2:第二訓練操作
TRAINING_3:第三訓練操作
TRAINING_8:第八訓練操作
TRAINING_9:第九訓練操作
TRAINING_10:第十訓練操作
tWCKDQo:延時時間
VTT:終端電壓
WCK:寫入時脈訊號
WCK_t、WCK_c:差分寫入時脈訊號
WRITE:寫入操作狀態/操作狀態
藉由參考附圖詳細闡述本揭露的實施例，本揭露的上述及其他目的以及特徵將變得顯而易見。
圖1是根據本揭露實施例的包括半導體晶粒的記憶體系統的方塊圖。
圖2是示出當圖1的第一半導體晶粒用作第一列(rank)時第一半導體晶粒與第二半導體晶粒之間的連接關係的概念圖。
圖3是示出當圖1的第二半導體晶粒用作第一列時第一半導體晶粒與第二半導體晶粒之間的連接關係的概念圖。
圖4A是包括在圖1的每一半導體晶粒中且包括ODT電路的資料輸入/輸出接墊的概念圖。
圖4B是包括在圖1的每一半導體晶粒中且包括ODT電路的資料輸入/輸出接墊的概念圖。
圖5是圖2所示的第一列中所包括的ODT控制訊號產生電路的方塊圖。
圖6示出圖5的ODT控制訊號產生電路中所包括的延遲控制 電路的電路圖的實施例。
圖7示出圖5的ODT控制訊號產生電路中所包括的複製電路的電路圖的實施例。
圖8示出圖2所示的第二列中所包括的ODT電路控制電路的電路圖的實施例。
圖9示出圖8所示的ODT電路控制電路中所包括的延遲控制電路的電路圖的實施例。
圖10示出圖8所示的ODT電路控制電路中所包括的複製電路的電路圖的實施例。
圖11是示出藉由使用圖8所示的ODT電路控制電路來訓練第一ODT控制訊號的方法的時序圖。
圖12是示出圖1所示的記憶體系統的操作的時序圖。
圖13示出包括ODT電路對於目標及非目標的相應操作狀態的ODT控制結果的表格。
圖14是包括圖1所示的記憶體系統的資料處理系統的方塊圖。
圖15是包括圖1所示的記憶體系統的資料處理系統的方塊圖。
在下文中，將參照附圖來闡述實例性實施例。然而，本發明標的物可以許多不同的形式來實施且不應被解釋為僅限於本文中所陳述的實施例。在附圖中，相同的參考編號在本說明中指 代相同的元件且可省略重複的說明。應理解，儘管本文中可使用用語「第一」、「第二」等來闡述各種元件，但該些元件不應受該些用語的限制。該些用語僅用於區分各個元件。因此，舉例而言，在不背離本發明概念的教示內容的情況下，以下論述的第一元件、第一組件或第一區段亦可被稱為第二元件、第二組件或第二區段。本文中所使用的用語「及/或」包括相關聯的列出項中的一或多者中的任意及所有組合。應注意，儘管未對不同的實施例進行具體闡述，然而關於一個實施例闡述的態樣亦可合併至所述不同的實施例中。即，所有的實施例及/或任何實施例的特徵均可以任何方式及/或組合進行組合。
圖1是根據本揭露實施例的包括半導體晶粒的記憶體系統的方塊圖。
參照圖1，記憶體系統100包括記憶體裝置110及記憶體控制器400，且記憶體裝置110包括印刷電路板(PCB)120、第一半導體晶粒200及第二半導體晶粒300。
在動態隨機存取記憶體(DRAM)的實例中，為了擴展(或增加)記憶體裝置110的記憶容量，可使用其中兩個半導體晶粒200及300與輸入/輸出介面122並聯連接的2列配置。舉例而言，半導體晶粒200及300中的每一者可為低功率雙倍資料速率(low-power double data rate，LPDDR)DRAM或LPDDR同步DRAM(synchronous DRAM，SDRAM)。
在說明書中，半導體晶粒意指晶粒、半導體晶片、積體 電路(integrated circuit，IC)或類似裝置。根據實施例，記憶體裝置110可意指多晶片封裝、半導體封裝、記憶體模組或類似裝置。
PCB 120包括第一連接接腳121、輸入/輸出介面122及第二連接接腳123。
輸入/輸出介面122包括第一資料輸入/輸出接墊CP1、讀取資料選通訊號接墊CP2、寫入時脈訊號接墊CP3、第二資料輸入/輸出接墊CP4、時脈訊號接墊CP5及命令/位址接墊CP6。舉例而言，當接墊CP2、CP3及CP5中的每一者表示與多個差分訊號的傳送相關聯的接墊時，接墊CP2、CP3及CP5中的每一者意指多個接墊。
第一資料輸入/輸出接墊CP1是用於第一組資料DQ[11：7]的輸入/輸出的接墊；讀取資料選通訊號接墊CP2是用於傳輸與讀取操作相關聯的讀取資料選通訊號RDQS的接墊；寫入時脈訊號接墊CP3是用於傳輸與寫入操作相關聯的寫入時脈訊號WCK的接墊；第二資料輸入/輸出接墊CP4是用於第二組資料DQ[6：0]的輸入/輸出的接墊；時脈訊號接墊CP5是用於傳輸時脈訊號CK的接墊；並且，命令/位址接墊CP6是用於傳輸命令訊號或位址CA[3：0]的接墊。在此實例中，命令訊號意指與讀取命令或寫入命令相關聯的訊號。
由於說明書中揭露的第一組資料DQ[11：7]、第二組資料DQ[6：0]及命令訊號或位址CA[3：0]中包括的數位(例如，11、7、 6、3及0)是為了便於說明而作為實例揭露的數位，因此數位(例如，11、7、6、3及0)可根據不同的實施例而改變。
根據實施例，與資料DQ[11：7]及DQ[6：0]的輸入/輸出相關聯的資料輸入/輸出接墊CP1及CP4中的每一者的配置可與接墊CP2、CP3、CP5及CP6中的每一者的配置不同。根據實施例，接墊亦可被簡單地稱為接腳(pin)。
在圖1中，用作第一列RANK1的第一半導體晶粒200中所包括的接墊LP1至LP6藉由引線接合(wire bonding)分別與輸入/輸出介面122的接墊CP1至CP6電性連接，且用作第二列RANK2的第二半導體晶粒300中所包括的接墊UP1至UP6藉由引線接合分別與輸入/輸出介面122的接墊CP1至CP6電性連接。根據實施例，接墊LP1、LP4、UP1及UP4中的每一者的配置可與接墊LP2、LP3、LP5、LP6、UP2、UP3、UP5及UP6中的每一者的配置不同。
第一半導體晶粒200的第一接腳P1_1藉由引線接合與第一連接接腳121電性連接，且第一連接接腳121藉由引線接合與第二半導體晶粒300的第三接腳P2_1電性連接。將接腳P1_1及P2_1與第一連接接腳121電性連接的傳輸線被稱為「第一傳輸線TL1」。
此外，第一半導體晶粒200的第二接腳P1_2藉由引線接合與第二連接接腳123電性連接，且第二連接接腳123藉由引線接合與第二半導體晶粒300的第四接腳P2_2電性連接。將接腳 P1_2及P2_2與第二連接接腳123電性連接的傳輸線被稱為「第二傳輸線TL2」。
在說明書中，可為半導體晶粒200及300中的每一者額外設置(或形成)兩個接腳。亦即，兩個接腳P1_1及P1_2可設置(或形成)於半導體晶粒200中，且兩個接腳P2_1及P2_2可設置(或形成)於半導體晶粒300中。
圖2是示出當圖1的第一半導體晶粒被用作第一列時第一半導體晶粒與第二半導體晶粒之間的連接關係的概念圖，且圖3是示出當圖1的第二半導體晶粒被用作第一列時第一半導體晶粒與第二半導體晶粒之間的連接關係的概念圖。
參照圖1至圖3，半導體晶粒200及300可被製造成具有相同的物理配置。亦即，ODT控制訊號產生電路210、ODT電路控制電路250、邏輯電路及記憶胞陣列270以及連接電路280被製造成具有與ODT控制訊號產生電路310、ODT電路控制電路350、邏輯電路及記憶胞陣列370以及連接電路380相同的結構。
在各別製造半導體晶粒200及300之後，基於半導體晶粒200及300中的每一者藉由接合引線或切斷熔線被用作第一列RANK1還是第二列RANK2來判斷連接電路280與連接電路380的連接關係。
第一半導體晶粒200包括所述多個接墊LP1至LP6、第一接腳P1_1、第二接腳P1_2、第一ODT控制訊號產生電路210、第一ODT電路控制電路250、第一邏輯電路及記憶胞陣列270以 及第一連接電路280。
第一邏輯電路及記憶胞陣列270包括：記憶胞陣列272，包括多個記憶胞；以及控制邏輯電路274，被配置成控制與記憶胞陣列272相關聯的寫入操作及讀取操作。
舉例而言，在記憶體控制器400請求的寫入操作中，控制邏輯電路274將自記憶體控制器400輸出的資料DQ[11：0]寫入記憶胞陣列272中；在記憶體控制器400請求的讀取操作中，控制邏輯電路274自記憶胞陣列272讀取資料，並將讀取的資料DQ[11：0]傳送至記憶體控制器400。
此外，在記憶體控制器400的控制下，控制邏輯電路274被配置成控制第一ODT控制訊號產生電路210的操作(例如，產生相應選擇訊號TRAIN_ON、SELN、SELP、SELN’及SELP’的操作)。
第二半導體晶粒300包括所述多個接墊UP1至UP6、第三接腳P2_1、第四接腳P2_2、第二ODT控制訊號產生電路310、第二ODT電路控制電路350、第二邏輯電路及記憶胞陣列370以及第二連接電路380。
第二邏輯電路及記憶胞陣列370包括：記憶胞陣列372，包括多個記憶胞；以及控制邏輯電路374，被配置成控制與記憶胞陣列372相關聯的寫入操作及讀取操作。
舉例而言，在記憶體控制器400請求的寫入操作中，控制邏輯電路374將自記憶體控制器400輸出的資料DQ[11：0]寫入 記憶胞陣列372中；在記憶體控制器400請求的讀取操作中，控制邏輯電路274自記憶胞陣列372讀取資料，並將讀取的資料DQ[11：0]傳送至記憶體控制器400。
此外，在記憶體控制器400的控制下，控制邏輯電路374被配置成控制第二ODT控制訊號產生電路310的操作(例如，產生相應選擇訊號TRAIN_ON、SELN、SELP、SELN’及SELP’的操作)。
在寫入操作或讀取操作中，自記憶體控制器400輸出的命令訊號及位址藉由命令/位址接墊CP6被傳送至相應的控制邏輯電路274及374。
如圖2所示，第一半導體晶粒200被用作第一列RANK1，且第二半導體晶粒300被用作第二列RANK2。然而，如圖3所示，第一半導體晶粒200被用作第二列RANK2，且第二半導體晶粒300被用作第一列RANK1。
第一連接電路280包括第一組端子T11、T12、T13及T14；依據第一半導體晶粒200被用作第一列RANK1還是第二列RANK2，第一端子T11與第四端子T14或第三端子T13連接，且第二端子T12與第三端子T13或第四端子T14連接。
如圖2所示，第一端子T11與第四端子T14藉由使用引線接合BW1連接；在其他實施例中，如圖3所示，第一端子T11與第三端子T13連接。此外，如圖2所示，第二端子T12與第三端子T13藉由使用引線接合BW2連接；在其他實施例中，如圖3 所示，第二端子T12與第四端子T14藉由使用引線接合BW2連接。
根據實施例，當第一熔線連接於第一端子T11與第四端子T14之間且第二熔線連接於第一端子T11與第三端子T13之間時，可基於切斷第一熔線還是第二熔線來形成期望的連接。此外，當第三熔線連接於第二端子T12與第三端子T13之間且第四熔線連接於第二端子T12與第四端子T14之間時，可基於切斷第三熔線還是第四熔線來形成期望的連接。
根據實施例，可藉由使用第一反熔線(anti-fuse)至第四反熔線而並非第一熔線至第四熔線來形成期望的連接。
第二連接電路380包括第二組端子T21、T22、T23及T24；依據第二半導體晶粒300被用作第一列RANK1還是第二列RANK2，第一端子T21與第三端子T23或第四端子T24連接，且第二端子T22與第三端子T23或第四端子T24連接。
如圖2所示，第一端子T21與第三端子T23藉由使用引線接合BW3連接；在其他實施例中，如圖3所示，第一端子T21與第四端子T24連接。此外，如圖2所示，第二端子T22與第四端子T24藉由使用引線接合BW4連接；在其他實施例中，如圖3所示，第二端子T22與第三端子T23藉由使用引線接合BW4連接。
根據實施例，當第五熔線連接於第一端子T21與第四端子T24之間且第六熔線連接於第一端子T21與第三端子T23之間時，可基於切斷第五熔線還是第六熔線來形成期望的連接。此外，當第七熔線連接於第二端子T22與第三端子T23之間且第八熔線 連接於第二端子T22與第四端子T24之間時，可基於切斷第七熔線還是第八熔線來形成期望的連接。
根據實施例，可藉由使用第五反熔線至第八反熔線而並非第五熔線至第八熔線來形成期望的連接。
如圖2所示，當第一半導體晶粒200被用作第一列RANK1時，在第一組端子T11、T12、T13及T14中，兩個端子T11與T14連接，且兩個端子T12與T13連接。
如圖2所示，當第二半導體晶粒300被用作第二列RANK2時，在第二組端子T21、T22、T23及T24中，兩個端子T21與T23連接，且兩個端子T22與T24連接。
如圖3所示，當第二半導體晶粒300被用作第一列RANK1時，在第二組端子T21、T22、T23及T24中，兩個端子T21與T24連接，且兩個端子T22與T23連接。
如圖3所示，當第一半導體晶粒200被用作第二列RANK2時，在第一組端子T11、T12、T13及T14中，兩個端子T11與T13連接，且兩個端子T12與T14連接。
在圖2中，第一接腳P1_1被用作輸出接腳，被配置成向第二列RANK2(或第二半導體晶粒300)輸出第一ODT控制訊號ODT_CT1，且第三接腳P2_1被用作輸入接腳，被配置成接收自第一列RANK1(或第一半導體晶粒200)輸出的第一ODT控制訊號ODT_CT1。
然而，在圖3中，第一接腳P1_1被用作輸入接腳，被配 置成接收自第一列RANK1(或第二半導體晶粒300)輸出的第二ODT控制訊號ODT_CT2，且第三接腳P2_1被用作輸出接腳，被配置成向第二列RANK2(或第一半導體晶粒200)輸出第二ODT控制訊號ODT_CT2。
此外，在圖2中，第二接腳P1_2被用作輸入接腳，被配置成接收自第二列RANK2(或第二半導體晶粒300)輸出的第二ODT控制訊號ODT_CT2，且第四接腳P2_2被用作輸出接腳，被配置成向第一列RANK1(或第一半導體晶粒200)輸出第二ODT控制訊號ODT_CT2；然而，在圖3中，第二接腳P1_2被用作輸出接腳，被配置成向第一列RANK1(或第二半導體晶粒300)輸出第一ODT控制訊號ODT_CT1，且第四接腳P2_2被用作輸入接腳，被配置成接收自第二列RANK2(或第一半導體晶粒200)輸出的第一ODT控制訊號ODT_CT1。
藉由第一連接電路280，第一ODT控制訊號產生電路210的輸出端子OT1與第一接腳P1_1及第二接腳P1_2中的一者連接，且第一ODT電路控制電路250的輸入端子IT1與第一接腳P1_1及第二接腳P1_2中的另一者連接。
藉由第二連接電路380，第二ODT控制訊號產生電路310的輸出端子OT2與第三接腳P2_1及第四接腳P2_2中的一者連接，且第二ODT電路控制電路350的輸入端子IT2與第三接腳P2_1及第四接腳P2_2中的另一者連接。
圖4A是包括在圖1的每一半導體晶粒中且包括ODT電 路的資料輸入/輸出接墊的概念圖。參照圖1至圖4A，假設資料輸入/輸出接墊LP1、LP4、UP1及UP4具有相同的結構。
下面，資料輸入/輸出接墊DQ_PAD可用於代表性地(或共同地)表示資料輸入/輸出接墊LP1、LP4、UP1及UP4。資料輸入/輸出接墊DQ_PAD包括發射電路201、選擇電路204、接收器207及輸入/輸出接腳209，且發射電路201包括ODT電路202及發射器205。
記憶體控制器400可被配置成藉由輸入/輸出接腳209與對應的記憶胞陣列270或370交換資料。
ODT電路202包括開關控制電路203、電阻器OR及開關OSW，且電阻器OR與開關OSW串聯連接在供應終端電壓VTT的電壓供應線PL與輸入/輸出接腳209之間。
開關控制電路203基於第一選擇訊號TRAIN_ON的位準及ODT電路控制電路250或350的輸出訊號MUXO1或MUXO2的位準來接通或斷開開關OSW。
在實行訓練操作的訓練模式中，第一選擇訊號TRAIN_ON的位準是第一位準(例如，高位準)；在實行正常操作(例如，寫入操作或讀取操作)的正常操作模式中，第一選擇訊號TRAIN_ON的位準是第二位準(例如，低位準)。
舉例而言，當不實行訓練操作時(即，當第一選擇訊號TRAIN_ON的位準為低位準時或者當訓練功能被禁用(或者被設定成「關」)時)，不論輸出訊號MUXO1或MUXO2的位準如何， 開關控制電路203斷開開關OSW。舉例而言，開關控制電路203可藉由被配置成接收第一選擇訊號TRAIN_ON及輸出訊號MUXO1或MUXO2的及閘(AND gate)來實施，但是本揭露不限於此。
根據實施例，開關OSW可藉由N型金屬氧化物半導體(N type metal oxide semiconductor，NMOS)電晶體或P型金屬氧化物半導體(P type metal oxide semiconductor，PMOS)電晶體來實施。舉例而言，當開關OSW接通時，電阻器OR可與輸入/輸出接腳209連接，且因此，ODT電路202的電阻值可被設定成電阻器OR的電阻值(例如，40歐姆)。
選擇電路204被配置成基於第一選擇訊號TRAIN_ON將邏輯電路及記憶胞陣列270或370的輸出訊號或者輸出訊號MUXO1或MUXO2輸出至發射器205。
舉例而言，當第一選擇訊號TRAIN_ON的位準是第一位準時(即，當訓練模式被賦能(或被設定成「開」)時)，選擇電路204選擇輸出訊號MUXO1或MUXO2，以藉由發射器205及輸入/輸出接腳209提供至記憶體控制器400。然而，當第一選擇訊號TRAIN_ON的位準是第二位準時(即，當訓練模式被禁用(或被設定成「關」)時)，選擇電路204選擇邏輯電路及記憶胞陣列270或370的輸出訊號，以藉由發射器205及輸入/輸出接腳209提供至記憶體控制器400。
為了便於說明，在圖4A中示出包括開關控制電路203及 選擇電路204的資料輸入/輸出接墊DQ_PAD作為實例，但是根據各種實施例，開關控制電路203及選擇電路204中的至少一者可包括在對應的ODT電路控制電路250或350中。
圖4B是包括在圖1的每一半導體晶粒中且包括ODT電路的資料輸入/輸出接墊的概念圖。
在圖1、圖2、圖3及圖4B中，假設資料輸入/輸出接墊LP1、LP4、UP1及UP4具有相同的結構。
下面，資料輸入/輸出接墊DQ_PAD可用於代表性地(或共同地)表示資料輸入/輸出接墊LP1、LP4、UP1及UP4。資料輸入/輸出接墊DQ_PAD包括發射電路201、選擇電路204、接收器207及輸入/輸出接腳209，且發射電路201包括ODT電路202A及發射器205。
ODT電路202A包括開關控制電路203A、電阻器OR1至ORt(t是2或大於2的自然數)以及開關SW1至SWt。
第一電阻器OR1與第一開關SW1串聯連接在電壓供應線PL與輸入/輸出接腳209之間；第二電阻器OR2與第二開關SW2串聯連接在電壓供應線PL與輸入/輸出接腳209之間；第t電阻器ORt與第t開關SWt串聯連接在電壓供應線PL與輸入/輸出接腳209之間。
電阻器OR1至ORt可被設計成具有不同的電阻值。開關SW1至SWt中的每一者可藉由NMOS電晶體或PMOS電晶體來實施。
開關控制電路203A被配置成基於第一選擇訊號TRAIN_ON的位準及ODT電路控制電路250或350的輸出訊號MUXO1或MUXO2的位準來接通或斷開開關SW1至SWt。
當開關SW1至SWt中的至少一者在開關控制電路203A的控制下接通時，與至少一個接通的開關連接的電阻器OR1至ORt中的至少一者與輸入/輸出接腳209連接。因此，ODT電路202A的電阻值可被設定成特定值(例如，40歐姆或240歐姆)。
舉例而言，當訓練功能被禁用(或者被設定成「關」)時，開關控制電路203A接通開關SW1至SWt中的至少一者，以設定ODT電路202A的電阻值。
下面，第一半導體晶粒200的資料輸入/輸出接墊LP1及LP4中的每一者中所包括的ODT電路202或202A被稱為「第一ODT電路」，且第二半導體晶粒300的資料輸入/輸出接墊UP1及UP4中的每一者中所包括的ODT電路202或202A被稱為「第二ODT電路」。
表述「控制ODT電路202或202A的ODT」意指斷開第一ODT電路或第二ODT電路中所包括的開關(即，OSW或SW1至SWt中的至少一者)或者接通開關(即，OSW或SW1至SWt中的至少一者)，使得第一ODT電路或第二ODT電路的電阻值被設定成特定電阻值或Hi-Z。
為了便於說明，在圖4B中示出包括開關控制電路203A及選擇電路204的資料輸入/輸出接墊DQ_PAD作為實例，但是依 據實施例，開關控制電路203A及選擇電路204中的至少一者可包括在對應的ODT電路控制電路250或350中。
當第一半導體晶粒200的資料輸入/輸出接墊LP1及LP4的結構與圖4A或圖4B的資料輸入/輸出接墊DQ_PAD的結構相同時，第一ODT電路控制電路250的輸出訊號MUXO1被供應至圖4A或圖4B的資料輸入/輸出接墊DQ_PAD。
此外，當第二半導體晶粒300的資料輸入/輸出接墊UP1及UP4的結構與圖4A或圖4B的資料輸入/輸出接墊DQ_PAD的結構相同時，第二ODT電路控制電路350的輸出訊號MUXO2被供應至圖4A或圖4B的資料輸入/輸出接墊DQ_PAD。
圖5是圖2所示的第一列中所包括的ODT控制訊號產生電路的方塊圖。
參照圖1至圖5，第一半導體晶粒200中所包括的第一ODT控制訊號產生電路210包括時脈緩衝器212、命令解碼器214、延遲控制電路216、複製電路230及第一選擇電路240。
時脈緩衝器212被配置成對藉由時脈訊號接墊LP5輸入的時脈訊號CK進行緩衝，且被配置成將經緩衝的時脈訊號輸出至命令解碼器214及延遲控制電路216。在說明書中，為了便於說明，時脈訊號及經緩衝的時脈訊號用「CK」標記。
命令解碼器214被配置成藉由使用時脈訊號CK對經由命令/位址接墊LP6接收的命令訊號CA[3：0]進行解碼來產生第一解碼訊號DCMD1，且被配置成將第一解碼訊號DCMD1輸出至延遲 控制電路216。
圖6示出圖5的ODT控制訊號產生電路中所包括的延遲控制電路的電路圖的實施例。
參照圖6，延遲控制電路216包括串聯連接的第一組正反器(flip-flop)218_1至218_m、串聯連接的第二組正反器220_1至220_m、第一記憶體裝置(MRS)222、第二選擇電路224、第二記憶體裝置226、第三選擇電路228及脈衝寬度確定電路229。在本文中，m是4或大於4的自然數。根據實施例，第一組中正反器218_1至218_m的數目與第二組中正反器220_1至220_m的數目可彼此不同。
記憶體控制器400可被配置成對儲存於記憶體裝置(例如，圖6的222及226及/或圖9的222’及226’)中的值進行調整(或設定)，使得延遲訊號TCTL_i的延遲或脈衝寬度(或被稱為「啟用間隔」)得到調整(或設定)。
被時脈緩衝器212緩衝的時脈訊號CK被供應至正反器218_1至218_m及220_1至220_m中的每一者的時脈端子。
第一解碼訊號DCMD1被供應至第一組中的第一正反器218_1的輸入端子「D」，第一正反器218_1的輸出端子「Q」與第二正反器218_2的輸入端子「D」連接，且第(m-1)正反器218_(m-1)的輸出端子「Q」與第m正反器218_m的輸入端子「D」連接。
假設自第一正反器218_1至第m正反器218_m的延時對應於讀取延遲RL。
第一組中的第m正反器218_m的輸出端子「Q」與第二組中的第一正反器220_1的輸入端子「D」連接，第一正反器220_1的輸出端子「Q」與第二正反器220_2的輸入端子「D」連接，且第(m-1)正反器220_(m-1)的輸出端子「Q」與第m正反器220_m的輸入端子「D」連接。
第一組中的正反器218_1至218_m的輸出訊號被提供至第二選擇電路224，且第一組中的正反器218_1至218_m中的至少一者的輸出訊號被提供至第三選擇電路228。第一組中的正反器218_1至218_m之中其輸出訊號被提供至第三選擇電路228的正反器的數目依據設計規格而變化。
第二組中的正反器220_1至220_m的輸出訊號被提供至第三選擇電路228。
第二選擇電路224被配置成因應於自第一記憶體裝置222輸出的第二選擇訊號SELN，向脈衝寬度確定電路229提供第一組中的正反器218_1至218_m中的一者的輸出訊號。
脈衝寬度確定電路229被配置成基於第二選擇電路224的輸出訊號啟用延遲訊號TCTL_i，且基於第三選擇電路228的輸出訊號禁用所啟用的延遲訊號TCTL_i。
脈衝寬度確定電路229被配置成藉由使用第二選擇電路224的輸出訊號(或啟用時間點及禁用時間點)及第三選擇電路228的輸出訊號來調整(或確定)延遲訊號TCTL_i的脈衝寬度。
脈衝寬度確定電路229可藉由SR鎖存器229來實施。 第二選擇電路224被配置成基於自第一記憶體裝置222輸出的第二選擇訊號SELN，向SR鎖存器229的置位輸入端子「S」提供第一組中的正反器218_1至218_m中的一者的輸出訊號。第一記憶體裝置222可藉由模式暫存器集合來實施。
舉例而言，第一邏輯電路及記憶胞陣列270中所包括的控制邏輯電路274可被配置成自記憶體控制器400接收資料，且可被配置成將資料儲存於第一記憶體裝置222中。第二選擇訊號SELN可基於儲存於第一記憶體裝置222中的資料產生。
第三選擇電路228被配置成基於自第二記憶體裝置226輸出的第三選擇訊號SELP，向SR鎖存器229的重置輸入端子「R」提供第一組中的正反器218_1至218_m及第二組中的正反器220_1至220_m中的一者的輸出訊號。第二記憶體裝置226可藉由模式暫存器集合來實施。選擇電路224及228中的每一者可藉由多工器來實施。
舉例而言，第一邏輯電路及記憶胞陣列270中所包括的控制邏輯電路274可被配置成自記憶體控制器400接收資料，且可被配置成將資料儲存於第二記憶體裝置226中。第三選擇訊號SELP可基於儲存於第二記憶體裝置226中的資料產生。
自SR鎖存器229的輸出端子「Q」輸出的延遲訊號TCTL_i被供應至第一選擇電路240的第一輸入端子1及複製電路230。
複製電路230可為延時電路，所述延時電路被實施成複 製自與寫入時脈訊號WCK的特定上升沿對應的第一時間點至輸出與突發長度對應的資料RDATA1或RDATA2的第一位元的第二時間點的延時時間tWCKDQo，如圖12所示。
圖7示出圖5的ODT控制訊號產生電路中所包括的複製電路的電路圖的實施例。
參照圖7，複製電路230包括串聯連接的延時電路232_1至232_n(n是2或大於2的自然數)。根據實施例，延時電路232_1至232_n中的每一者可藉由緩衝器或反相器來實施。
舉例而言，複製電路230被配置成接收自延遲控制電路216輸出的延遲訊號TCTL_i，將延遲訊號TCTL_i延時給定的延時時間tWCKDQo，並將經延時的延遲訊號DTCTL供應至第一選擇電路240的第二輸入端子0。第一選擇電路240可藉由多工器實施。
第一選擇電路240被配置成基於第一選擇訊號TRAIN_ON的位準輸出延遲訊號TCTL_i或經延時的延遲訊號DTCTL作為第一ODT控制訊號ODT_CT1。
如圖2所示，在實行用於調整由用作第一列RANK1的第一半導體晶粒200產生的第一ODT控制訊號ODT_CT1的啟用時間點及由用作第二列RANK2的第二半導體晶粒300產生的第二ODT控制訊號ODT_CT2的啟用時間點的訓練操作期間，第一選擇訊號TRAIN_ON被設定為第一位準(例如，高位準)。
因此，在訓練操作中，第一選擇電路240因應於第一位 準的第一選擇訊號TRAIN_ON，輸出被輸入至第一輸入端子1的延遲訊號TCTL_i作為第一ODT控制訊號ODT_CT1。
然而，當不實行訓練操作時，第一選擇訊號TRAIN_ON被設定為第二位準。因此，第一選擇電路240因應於第二位準(例如，低位準)的第一選擇訊號TRAIN_ON，輸出被輸入至第二輸入端子0的經延時的延遲訊號DTCTL作為第一ODT控制訊號ODT_CT1。
如參照圖2所述，自用作第一列RANK1的第一半導體晶粒200產生的第一ODT控制訊號ODT_CT1藉由組件T11、T14、P1_1、TL1、121、P2_1、T24及T22被傳送至用作第二列RANK2的第二半導體晶粒300的第二ODT電路控制電路350的輸入端子IT2。
圖8示出圖2所示的第二列中所包括的ODT電路控制電路的電路圖的實施例。
參照圖8，第二ODT電路控制電路350包括訓練電路351、第一緩衝器364、第三緩衝器366及第四選擇電路368。
訓練電路351包括時脈緩衝器352、命令解碼器354、延遲控制電路356、複製電路358、採樣電路360及第二緩衝器362。
時脈緩衝器352被配置成對藉由時脈訊號接墊UP5輸入的時脈訊號CK進行緩衝，並將經緩衝的時脈訊號輸出至命令解碼器354及延遲控制電路356。如上所述，時脈訊號及經緩衝的時脈訊號由「CK」標記。
命令解碼器354被配置成藉由使用時脈訊號CK對經由命令/位址接墊UP6接收的命令訊號CA[3：0]進行解碼來產生第二解碼訊號DCMD2，並將第二解碼訊號DCMD2輸出至延遲控制電路356。
圖9示出圖8所示的ODT電路控制電路中所包括的延遲控制電路的電路圖的實施例。
參照圖6及圖9，除了輸入/輸出訊號DCMD1、DCMD2、TCTL_i及T_ODT以及參考符號之外，圖9所示的延遲控制電路356的結構及操作與圖6所示的延遲控制電路216的結構及操作相同。
圖10示出圖8所示的ODT電路控制電路中所包括的複製電路的電路圖的實施例。
參照圖7及圖10，除了參考符號以及除了複製電路358的第一延時電路232_1’的輸入端子連接至第三緩衝器366的輸出端子以及複製電路358的第n延時電路232_n’的輸出端子連接至採樣電路360的控制端子之外，圖10所示的複製電路358的結構及操作與圖7所示的複製電路230的結構及操作相同。
圖11是示出藉由使用圖8所示的ODT電路控制電路來訓練第一ODT控制訊號的方法的時序圖。
參照圖1至圖3，延時發生在其中作為第一半導體晶粒200中產生的異步訊號的第一ODT控制訊號ODT_CT1藉由晶片外連接(off-chip connection)(例如，TL1及121)傳送至第二半 導體晶粒300的過程中，且延時發生在其中作為第二半導體晶粒300中產生的異步訊號的第二ODT控制訊號ODT_CT2藉由晶片外連接(例如，TL2及123)傳送至第一半導體晶粒200的過程中。
晶粒200及300的ODT控制訊號產生電路210及310被配置成考慮到上述延時來調整(或設定)ODT控制訊號ODT_CT1及ODT_CT2的啟用時間點及禁用時間點。
將參照圖1、圖2及圖4A至圖12詳細闡述對第一ODT控制訊號ODT_CT1的時序進行訓練的過程，所述第一ODT控制訊號ODT_CT1在用作實行讀取操作的第一列RANK1的第一半導體晶粒200中輸出與突發長度對應的第一讀取資料RDATA1的第一位元之前被啟用，且在輸出第一讀取資料RDATA1的最後一位元之後被禁用。
在本文中，啟用意指自第二位準轉變(或改變)至第一位準，且禁用意指自第一位準轉變(或改變)至第二位準。
下面，將在以下假設下闡述實施例：為了產生具有自(RL-4tCK)至(RL+4tCK)的啟用間隔的參考ODT訊號T_ODT，關於對應於突發長度的讀取資料，記憶體控制器400將第一值及第二值傳送至被用作第二列RANK2的第二半導體晶粒300，第二半導體晶粒300的控制邏輯電路374將第一值儲存於圖8的延遲控制電路356的第三記憶體裝置222’中，且將第二值儲存於第四記憶體裝置226’中。在本文中，tCK是時脈訊號CK的週期，且表示訓練解析度。
在說明書中，值意指與選擇訊號的產生相關聯的數位訊號(即，圖6的SELN及SELP以及圖9的SELN’及SELP’)。
假設圖8的命令解碼器354對命令訊號CA[3：0]進行解碼以產生啟用的第二解碼訊號DCMD2，假設在訓練模式中，半導體晶粒200或300的控制邏輯電路274或374產生第一位準的第一選擇訊號TRAIN_ON，且假設命令訊號CA[3：0]是用於讀取操作的命令訊號。
此外，為了便於說明，假設第一組中的正反器218_1至218_m及218_1’至218_m’的數目以及第二組中的正反器220_1至220_m及220_1’至220_m’的數目是13(即，m=13)。
圖9的延遲控制電路356中所包括的第五選擇電路224’因應於基於第三記憶體裝置222’中存在的第一值產生的第五選擇訊號SELN’，將第一組中的第九正反器218_9’的輸出訊號RL-4tCK輸出至SR鎖存器229’的置位輸入端子「S」。因此，如圖11所示，參考ODT訊號T_ODT被啟用。
圖9的第二延遲控制電路356中所包括的第六選擇電路228’因應於基於第四記憶體裝置226’中存在的第二值產生的第六選擇訊號SELP’，將第二組中的第四正反器220_4’的輸出訊號RL+4tCK輸出至SR鎖存器229’的重置輸入端子「R」。因此，如圖11所示，參考ODT訊號T_ODT被禁用。
亦即，如圖11所示，參考ODT訊號T_ODT的脈衝寬度對應於自(RL-4tCK)至(RL+4tCK)的間隔。在本文中，CK_t及 CK_c是差分時脈訊號。
下面，將在以下假設下闡述實施例：記憶體控制器400將第三值及第四值傳送至被用作第一列RANK1的第一半導體晶粒200，第一半導體晶粒200的控制邏輯電路274將第三值儲存於圖6的延遲控制電路216的第一記憶體裝置222中，且將第四值儲存於第二記憶體裝置226中。
在第一訓練操作TRAINING_1中，圖6的第一延遲控制電路216中所包括的選擇電路224因應於基於第一記憶體裝置222中存在的第三值產生的第二選擇訊號SELN，將第一組中的第一正反器218_1的輸出訊號RL-12tCK輸出至SR鎖存器229’的置位輸入端子「S」。
圖6的第一延遲控制電路216中所包括的第三選擇電路228因應於基於第二記憶體裝置226中存在的第四值產生的第三選擇訊號SELP，將第一組中的第九正反器218_9的輸出訊號RL-4tCK輸出至SR鎖存器229的重置輸入端子「R」。如圖11所示，在第一訓練操作TRAINING_1中，第一延遲訊號TCTL_i(i=1)的脈衝寬度對應於自(RL-12tCK)至(RL-4tCK)的間隔。
為了便於說明，未示出圖8的第一緩衝器364的延時、圖8的第三緩衝器366的延時及圖8的複製電路358的延時時間tWCKDQo。
在第一訓練操作TRAINING_1中，採樣電路360藉由使用第一延遲訊號TCTL_1的上升沿對參考ODT訊號T_ODT進行 採樣。根據實施例，採樣電路360可藉由D正反器來實施。
採樣電路360向第二緩衝器362輸出處於低位準的採樣訊號SPL。圖8的第四選擇電路368因應於處於第一位準的第一選擇訊號TRAIN_ON，將第二緩衝器362的輸出訊號(即，處於低位準的輸出訊號)輸出至資料輸入/輸出接墊UP1及UP4。根據實施例，資料輸入/輸出接墊UP1及UP4如參照圖4A或圖4B所述般實施。
記憶體控制器400以異步方式接收自第二半導體晶粒300的資料輸入/輸出接墊UP1及UP4輸出的資料DQ[11：0]；當資料DQ[11：0]中所包括的位元中的每一者處於低位準(或資料「0」)時，記憶體控制器400確定將實行第二訓練操作TRAINING_2，並將第五值及第六值傳送至被用作第一列RANK1的第一半導體晶粒200。
第一半導體晶粒200的控制邏輯電路274將第五值儲存於圖6的第一延遲控制電路216中所包括的第一記憶體裝置222中，並將第六值儲存於其中所包括的第二記憶體裝置226中。
在第二訓練操作TRAINING_2中，圖6的第一延遲控制電路216中所包括的第二選擇電路224因應於基於第一記憶體裝置222中存在的第五值產生的第二選擇訊號SELN，將第一組中的第二正反器218_2的輸出訊號RL-11tCK輸出至SR鎖存器229的置位輸入端子「S」。
圖6的第一延遲控制電路216中所包括的第三選擇電路 228因應於基於第二記憶體裝置226中存在的第六值產生的第三選擇訊號SELP，將第一組中的第十正反器218_10的輸出訊號RL-3tCK輸出至SR鎖存器229的重置輸入端子「R」。如圖11所示，在第二訓練操作TRAINING_2中，第二延遲訊號TCTL_i(i=2)的脈衝寬度對應於自(RL-11tCK)至(RL-3tCK)的間隔。
在第二訓練操作TRAINING_2中，採樣電路360藉由使用第二延遲訊號TCTL_2的上升沿對參考ODT訊號T_ODT進行採樣。
採樣電路360將處於低位準的採樣訊號SPL輸出至第二緩衝器362。圖8的第四選擇電路368因應於處於第一位準的第一選擇訊號TRAIN_ON，將第二緩衝器362的輸出訊號(即，處於低位準的輸出訊號)輸出至資料輸入/輸出接墊UP1及UP4。
記憶體控制器400以異步方式接收自第二半導體晶粒300的資料輸入/輸出接墊UP1及UP4輸出的資料DQ[11：0]；當資料DQ[11：0]中所包括的位元中的每一者處於低位準時，記憶體控制器400確定將實行第三訓練操作TRAINING_3，並將第七值及第八值傳送至被用作第一列RANK1的第一半導體晶粒200。
以與第一訓練操作TRAINING_1及第二訓練操作TRAINING_2相同的方式，依序實行第三訓練操作TRAINING_3至第八訓練操作TRAINING_8。
記憶體控制器400基於第八訓練操作TRAINING_8的結果接收自第二半導體晶粒300的資料輸入/輸出接墊UP1及UP4 輸出的資料DQ[11：0]；當資料DQ[11：0]中所包括的位元中的每一者處於低位準時，記憶體控制器400確定將實行第九訓練操作TRAINING_9，並將第十九值及第二十值傳送至被用作第一列RANK1的第一半導體晶粒200。
在第九訓練操作TRAINING_9中，圖6的第一延遲控制電路216中所包括的第二選擇電路224因應於基於第一記憶體裝置222中存在的第十九值產生的第二選擇訊號SELN，將第一組中的第九正反器218_9的輸出訊號RL-4tCK輸出至SR鎖存器229的置位輸入端子「S」。
圖6的第一延遲控制電路216中所包括的第三選擇電路228因應於基於第二記憶體裝置226中存在的第二十值產生的第三選擇訊號SELP，將第二組中的第四正反器220_4的輸出訊號RL+4tCK輸出至SR鎖存器229的重置輸入端子「R」。如圖11所示，在第九訓練操作TRAINING_9中，第九延遲訊號TCTL_i(i=9)的脈衝寬度對應於自(RL-4tCK)至(RL+4tCK)的間隔。
在第九訓練操作TRAINING_9中，採樣電路360藉由使用第九延遲訊號TCTL_9的上升沿對參考ODT訊號T_ODT進行採樣。根據實施例，採樣電路360可輸出處於高位準的採樣訊號SPL；然而，如圖11所示，假設採樣電路360輸出處於低位準的採樣訊號SPL。
採樣電路360將處於低位準的採樣訊號SPL輸出至第二緩衝器362。圖8的第四選擇電路368因應於處於第一位準的第一 選擇訊號TRAIN_ON，將第二緩衝器362的輸出訊號(即，處於低位準的輸出訊號)輸出至資料輸入/輸出接墊UP1及UP4。
記憶體控制器400基於第九訓練操作TRAINING_9的結果以異步方式接收自第二半導體晶粒300的資料輸入/輸出接墊UP1及UP4輸出的資料DQ[11：0]；當資料DQ[11：0]中所包括的位元中的每一者處於低位準時，記憶體控制器400確定將實行第十訓練操作TRAINING_10，並將第二十一值及第二十二值傳送至被用作第一列RANK1的第一半導體晶粒200。在第一訓練操作TRAINING_1至第十訓練操作TRAINING_10中的每一者中，解析度是1tCK。
在第十訓練操作TRAINING_10中，圖6的第一延遲控制電路216中所包括的第二選擇電路224因應於基於第一記憶體裝置222中存在的第二十一值產生的第二選擇訊號SELN，將第一組中的第十正反器218_10的輸出訊號RL-3tCK輸出至SR鎖存器229的置位輸入端子「S」。
圖6的第一延遲控制電路216中所包括的第三選擇電路228因應於基於第二記憶體裝置226中存在的第二十二值產生的第三選擇訊號SELP，將第二組中的第五正反器220_5的輸出訊號RL+5tCK輸出至SR鎖存器229的重置輸入端子「R」。
如圖11所示，在第十訓練操作TRAINING_10中，第十延遲訊號TCTL_i(i=10)的脈衝寬度對應於自(RL-3tCK)至(RL+5tCK)的間隔。
在第十訓練操作TRAINING_10中，採樣電路360藉由使用第十延遲訊號TCTL_10的上升沿對參考ODT訊號T_ODT進行採樣。
採樣電路360將處於高位準的採樣訊號SPL輸出至第二緩衝器362。圖8的第四選擇電路368因應於處於第一位準的第一選擇訊號TRAIN_ON，將第二緩衝器362的輸出訊號(即，處於高位準的輸出訊號)輸出至資料輸入/輸出接墊UP1及UP4。
記憶體控制器400基於第十訓練操作TRAINING_10的結果接收自第二半導體晶粒300的資料輸入/輸出接墊UP1及UP4輸出的資料DQ[11：0]；由於資料DQ[11：0]中所包括的位元中的每者處於高位準，因此記憶體控制器400確定將停止實行附加的訓練操作。
舉例而言，當訓練目標是(RL-4tCK)時，可能出現最大1tck的錯誤。即使出現錯誤，第一ODT控制訊號產生電路210亦在輸出與突發長度對應的第一讀取資料RDATA1的第一位元之前被啟用，且在輸出第一讀取資料RDATA1的最後一位元之後被禁用。如此一來，第二半導體晶粒300的第二ODT電路控制電路350可在(RL-3tCK)處控制資料輸入/輸出接墊UP1及UP4中的每一者中所包括的第二ODT電路的ODT。
以與圖11所示的第一訓練操作TRAINING_1至第十訓練操作TRAINING_10相同的方式，第一ODT電路控制電路250可調整自第二ODT控制訊號產生電路310輸出的第二ODT控制 訊號ODT_CT2的脈衝寬度(或第二ODT控制訊號ODT_CT2的啟用時間點及第二ODT控制訊號ODT_CT2的禁用時間點)。
當在半導體晶粒200及300的每一者中實行正常操作(例如，寫入操作或讀取操作)時，半導體晶粒200及300的控制邏輯電路274及374中的每一者產生處於第二位準的第一選擇訊號TRAIN_ON。
當在第一半導體晶粒200中實行讀取操作時，作為實例，圖5中的第一ODT控制訊號產生電路210的延遲控制電路216向複製電路230輸出如圖11所示具有自(RL-3tCK)至(RL+5tCK)的脈衝寬度的第十延遲訊號TCTL_10。
複製電路230將第十延遲訊號TCTL_10延時延時時間tWCKDQo，並將經延時的延遲訊號DTCTL輸出至第一選擇電路240。
第一選擇電路240基於處於第二位準的第一選擇訊號TRAIN_ON輸出經延時的延遲訊號DTCTL作為第一ODT控制訊號ODT_CT1。因此，第一ODT控制訊號ODT_CT1在時間點「(RL-3tCK)+tWCKDQo」處被啟用。
如圖2所示，第一ODT控制訊號ODT_CT1藉由組件T11、T14、P1_1、TL1、121、P2_1、T24及T22被傳送至第二半導體晶粒300的第二ODT電路控制電路350的輸入端子IT2。
圖8所示的第一緩衝器364接收並緩衝自第一半導體晶粒200傳送的第一ODT控制訊號ODT_CT1，並將因此得到緩衝 的第一ODT控制訊號ODT_CT1輸出至第三緩衝器366。
第四選擇電路368基於第二位準的第一選擇訊號TRAIN_ON將第三緩衝器366的第一ODT控制訊號ODT_CT1輸出至資料輸入/輸出接墊UP1及UP4。
參照圖4A，開關控制電路203基於第一選擇訊號TRAIN_ON的位準及第四選擇電路368的輸出訊號MUXO2來控制開關OSW的接通或斷開。
此外，參照圖4B，開關控制電路203A基於第一選擇訊號TRAIN_ON的位準及第四選擇電路368的輸出訊號MUXO2來控制開關SW1至SWt的接通或斷開。
圖12是示出圖1所示的記憶體系統的操作的時序圖。
參照圖1、圖2及圖12，自記憶體控制器400輸出的第一半導體晶粒選擇訊號CS1是可用於對第一半導體晶粒200的賦能進行控制的訊號，且自記憶體控制器400輸出的第二半導體晶粒選擇訊號CS2是可用於對第二半導體晶粒300的賦能進行控制的訊號。
在圖12中，RD(RANK1)指示用於第一列RANK1的第一讀取命令CMD；RD(RANK2)指示用於第二列RANK2的第二讀取命令CMD；DES指示取消選擇；WCK_t及WCK_c指示差分寫入時脈訊號；DQ[11：0]指示自第一半導體晶粒200或第二半導體晶粒300傳送至記憶體控制器400的讀取資料RDATA1或RDATA2；並且，RDQS_t及RDQS_c指示差分讀取資料選通訊號。 在圖12中，Ta0至Ta3、Tb0至Tb6及Tc0至Tc4指示時間點。
下面，將在以下假設下參照圖1、圖2及圖4A至圖12給出說明：記憶體控制器400將第一讀取命令RD(RANK1)輸出至被用作第一列RANK1的第一半導體晶粒200，且然後將第二讀取命令RD(RANK2)輸出至被用作第二列RANK2的第二半導體晶粒300。WCK對CK的比率可為2：1或4：1，但是在圖12中示出WCK對CK的比率是2：1的實例。
當在第一半導體晶粒200中實行讀取操作時，第一ODT控制訊號產生電路210產生第一ODT控制訊號ODT_CT1，第一ODT控制訊號ODT_CT1在輸出第一讀取資料RDATA1的第一位元之前被啟用且在輸出第一讀取資料RDATA1的最後一位元之後被禁用，且第一ODT控制訊號產生電路210藉由組件T11、T14、P1_1、TL1、121、P2_1、T24及T22將第一ODT控制訊號ODT_CT1輸出至第二半導體晶粒300的第二ODT電路控制電路350。
如此一來，由於圖8所示的第二ODT電路控制電路350的第一緩衝器364接收並緩衝第一ODT控制訊號ODT_CT1，並將因此得到緩衝的第一ODT控制訊號ODT_CT1輸出至第三緩衝器366，因此當在第一半導體晶粒200中實行讀取操作時，不實行讀取操作的第二半導體晶粒300的資料輸入/輸出接墊UP1及UP4中的每一者中所包括的第二ODT電路的ODT被設定成ODT讀取操作狀態ODT_READ。
如圖12所示，當對應的ODT控制訊號ODT_CT1或 ODT_CT2的位準處於低位準時，對應的半導體晶粒200或300的輸入/輸出接墊LP1及LP4或UP1及UP4中的每一者中所包括的ODT電路的ODT被設定成空閒狀態IDLE或ODT寫入操作狀態ODT_WRITE。
圖13示出包括ODT電路對於目標及非目標的相應操作狀態的ODT控制結果的表格。
目標列TARGET意指當前正在實行讀取操作或寫入操作的列，非目標列NON-TARGET意指當前沒有實行讀取操作或寫入操作的列。因此，當半導體晶粒200及300中的一者是目標列TARGET時，半導體晶粒200及300中的另一者是非目標列NON-TARGET。
自目標列TARGET傳送至非目標列NON-TARGET的ODT控制訊號ODT_CT1/ODT_CT2提供：通知非目標列NON-TARGET在目標列TARGET中實行讀取操作還是寫入操作的功能，以及對非目標列NON-TARGET的資料輸入/輸出接墊中的每一者中所包括的ODT電路的ODT進行控制的功能。
如圖12及圖13所示，在空閒狀態IDLE下，與目標列TARGET對應的第一半導體晶粒200的資料輸入/輸出接墊LP1及LP4中的每一者中所包括的第一ODT電路的ODT具有第一電阻值(例如，40歐姆)，且與非目標列NON-TARGET對應的第二半導體晶粒300的資料輸入/輸出接墊UP1及UP4中的每一者中所包括的第二ODT電路的ODT具有第一電阻值(例如，40歐姆)。
如圖12及圖13所示，在寫入操作狀態WRITE或ODT寫入操作狀態ODT_WRITE中，與目標列TARGET對應的第一半導體晶粒200的資料輸入/輸出接墊LP1及LP4中的每一者中所包括的第一ODT電路的ODT處於關斷狀態OFF，且與非目標列NON-TARGET對應的第二半導體晶粒300的資料輸入/輸出接墊UP1及UP4中的每一者中所包括的第二ODT電路的ODT具有第一電阻值(例如，40歐姆)。
如圖12及圖13所示，在讀取操作狀態READ或ODT讀取操作狀態ODT_READ中，與目標列TARGET對應的第一半導體晶粒200的資料輸入/輸出接墊LP1及LP4(統稱為DQ_PAD)的每一者中所包括的第一ODT電路的ODT處於關斷狀態OFF，且與非目標列NON-TARGET對應的第二半導體晶粒300的資料輸入/輸出接墊UP1及UP4中的每一者中所包括的第二ODT電路的ODT處於關斷狀態OFF或具有第二電阻值(例如，240歐姆)。
如圖12及圖13所示，與第二半導體晶粒300相關聯的ODT讀取操作狀態ODT_READ意指即使第二半導體晶粒300是非目標列NON-TARGET，第二半導體晶粒300亦基於來自第一半導體晶粒200的第一ODT控制訊號ODT_CT1來控制資料輸入/輸出接墊UP1及UP4(統稱為DQ_PAD)中的每一者中所包括的第二ODT電路的ODT被設定成關斷狀態OFF或具有第二電阻值(例如，240歐姆)。
相比之下，當實行對第二半導體晶粒300的讀取操作 時，第二ODT控制訊號產生電路310產生第二ODT控制訊號ODT_CT2，所述第二ODT控制訊號ODT_CT2在輸出第二讀取資料RDATA2的第一位元之前被啟用且在輸出第二讀取資料RDATA2的最後一位元之後被禁用，且第二ODT控制訊號產生電路310藉由組件T21、T23、P2_2、TL2、123、P1_2、T13及T12將第二ODT控制訊號ODT_CT2輸出至第一半導體晶粒200的第一ODT電路控制電路250。
因此，如參照圖8所述，由於第一ODT電路控制電路250的第一緩衝器364接收並緩衝第二ODT控制訊號ODT_CT2，並將因此得到緩衝的第二ODT控制訊號ODT_CT2輸出至第三緩衝器366，因此第一半導體晶粒200的資料輸入/輸出接墊LP1及LP4中的每一者中所包括的第一ODT電路的ODT被設定成ODT讀取操作狀態ODT_READ。
圖12及圖13中示出的與第一半導體晶粒200相關聯的ODT讀取操作狀態ODT_READ意指即使第一半導體晶粒200是非目標列NON-TARGET，第一半導體晶粒200亦基於來自第二半導體晶粒300的第二ODT控制訊號ODT_CT2來控制資料輸入/輸出接墊LP1及LP4(統稱為DQ_PAD)中的每一者中所包括的第一ODT電路的ODT被設定成關斷狀態OFF或具有第二電阻值(例如240歐姆)。
參照圖4A、圖4B、圖8、圖12及圖13，可理解，根據一些實施例，可提供一種方法，其中目標列TARGET及非目標列 NON-TARGET中的每一者的ODT電路的ODT在操作狀態IDEL、WRITE、ODT_WRITE、READ及ODT_READ的每一者中被設定成40歐姆、關斷狀態或240歐姆。
如圖12所示，在第二ODT控制訊號ODT_CT2的位準處於低位準的正常模式下，第一半導體晶粒200的輸入/輸出接墊LP1及LP4中的每一者中所包括的第一ODT電路的ODT被設定成空閒狀態IDLE或ODT寫入操作狀態ODT_WRITE。
如上所述，當在目標列(RANK1及RANK2中的一者)中產生的ODT控制訊號ODT_CT1或ODT_CT2以異步方式被傳送至非目標列(RANK1及RANK2中的另一者)時，非目標列不需要單獨地對與讀取操作或寫入操作相關聯的命令訊號進行解碼，且亦不需要在內部產生用於對非目標列中所包括的資料輸入/輸出接墊中的每一者中所包括的ODT電路的ODT進行控制的開關控制訊號。因此，可降低非目標列的功耗。
圖12中示出與當在第一半導體晶粒200或第二半導體晶粒300中實行讀取操作時第一ODT控制訊號ODT_CT1或第二ODT控制訊號ODT_CT2被啟用及禁用的時間點相關聯的時序圖作為實例，但是本揭露的實施例可應用於與當在第一半導體晶粒200或第二半導體晶粒300中實行寫入操作時第一ODT控制訊號ODT_CT1或第二ODT控制訊號ODT_CT2被啟用及禁用的時間點相關聯的時序圖。
舉例而言，可調整第一ODT控制訊號ODT_CT1的時 序，使得第一ODT控制訊號ODT_CT1在第一寫入資料的第一位元被傳送至第一半導體晶粒200之前被啟用，且在第一寫入資料的最後一位元被傳送至第一半導體晶粒200之後被禁用。此外，可調整第二ODT控制訊號ODT_CT2的時序，使得第二ODT控制訊號ODT_CT2在第二寫入資料的第一位元被傳送至第二半導體晶粒300之前被啟用，且在第二寫入資料的最後一位元被傳送至第二半導體晶粒300之後被禁用。
圖14是包括圖1所示的記憶體系統的資料處理系統的方塊圖。參照圖1及圖14，資料處理系統500A可為晶片上系統(system on chip，SoC)，中央處理單元(CPU)510A可包括記憶體控制器400，且可被配置成控制記憶體控制器400的操作。根據實施例，記憶體控制器400可設置在CPU 510A的外側或外部。
圖15是包括圖1所示的記憶體系統的資料處理系統的方塊圖。參照圖1及圖15，資料處理系統501可包括SoC 500B及記憶體裝置110，SoC 500B可包括CPU 510B及記憶體控制器400，且記憶體裝置110可設置在SoC 500B的外側或外部。
圖14及圖15中所示的CPU 510A及510B可為處理器或應用處理器，資料處理系統500A或501可包括在行動裝置中，且行動裝置可包括但不限於智慧型手機、膝上型電腦、可穿戴電腦、物聯網(Internet of Thing，IoT)裝置或無人機。
根據本揭露的實施例，當在半導體晶粒中實行讀取操作或寫入操作時，半導體晶粒可異步地產生提供實行讀取操作或寫 入操作的通知的訊號(例如晶粒上終端(ODT)控制訊號)，且可藉由專用接腳將ODT控制訊號傳送至另一個半導體晶粒，且另一個半導體晶粒可藉由使用ODT控制訊號來控制包括在另一個半導體晶粒的輸入/輸出接墊中的每一者中的ODT電路的ODT。因此，可降低另一個半導體晶粒的功耗。
儘管已經參照本揭露的實施例闡述了本揭露，但是對於此項技術中具有通常知識者而言將顯而易見，在不背離以下申請專利範圍中陳述的本揭露的精神及範圍的條件下，可對其作出各種改變及潤飾。
100:記憶體系統
110:記憶體裝置
120:印刷電路板(PCB)
121:第一連接接腳/組件
122:輸入/輸出介面
123:第二連接接腳/組件
200:第一半導體晶粒/半導體晶粒/晶粒
300:第二半導體晶粒/半導體晶粒/晶粒
400:記憶體控制器
CA[3：0]:命令訊號或位址/命令訊號
CK:時脈訊號
CP1:第一資料輸入/輸出接墊/接墊/資料輸入/輸出接墊
CP2:讀取資料選通訊號接墊/接墊
CP3:寫入時脈訊號接墊/接墊
CP4:第二資料輸入/輸出接墊/接墊/資料輸入/輸出接墊
CP5、LP5、UP5:時脈訊號接墊/接墊
CP6、LP6、UP6:命令/位址接墊/接墊
DQ[6：0]、DQ[11：7]:資料
LP1、LP4、UP1、UP4:資料輸入/輸出接墊/輸入/輸出接墊/接墊
LP2、LP3、UP2、UP3:接墊
P1_1:第一接腳/接腳/組件
P1_2:第二接腳/接腳/組件
P2_1:第三接腳/接腳/組件
P2_2:第四接腳/接腳/組件
RANK1:第一列
RANK2:第二列
RDQS:讀取資料選通訊號
TL1:第一傳輸線/組件
TL2:第二傳輸線/組件
WCK:寫入時脈訊號

Claims (20)

  1. 一種半導體晶粒，包括：第一接腳，被配置成向第二半導體晶粒輸出第一晶粒上終端(ODT)控制訊號，所述第二半導體晶粒包括多個第二晶粒上終端電路，所述多個第二晶粒上終端電路各自具有因應於所述第一晶粒上終端控制訊號的晶粒上終端；第二接腳，被配置成接收自所述第二半導體晶粒輸出的第二晶粒上終端控制訊號，所述半導體晶粒包括多個第一晶粒上終端電路，所述多個第一晶粒上終端電路各自具有因應於所述第二晶粒上終端控制訊號的晶粒上終端；以及晶粒上終端控制訊號產生電路，被配置成：產生所述第一晶粒上終端控制訊號，當實行第一讀取操作時，所述第一晶粒上終端控制訊號在自所述半導體晶粒輸出與突發長度對應的讀取資料的第一位元之前被啟用，且在輸出所述讀取資料的最後一位元之後被禁用；以及向所述第一接腳輸出所述第一晶粒上終端控制訊號。
  2. 如請求項1所述的半導體晶粒，更包括：第一晶粒上終端電路控制電路，被配置成考慮在將所述第一晶粒上終端控制訊號自所述第一接腳傳送至所述第二半導體晶粒的過程中發生的延時來調整所述第一晶粒上終端控制訊號的啟用時間點及禁用時間點。
  3. 如請求項2所述的半導體晶粒，更包括： 資料輸入/輸出接墊，其中所述第一晶粒上終端電路控制電路，被配置成當實行第二讀取操作時，基於自所述第二半導體晶粒傳送的所述第二晶粒上終端控制訊號，控制分別包括在所述資料輸入/輸出接墊中的所述多個第一晶粒上終端電路中的每一者的所述晶粒上終端。
  4. 如請求項3所述的半導體晶粒，更包括：連接電路，被配置成：將由所述晶粒上終端控制訊號產生電路產生的所述第一晶粒上終端控制訊號傳送至所述第一接腳；以及將藉由所述第二接腳接收的所述第二晶粒上終端控制訊號傳送至所述晶粒上終端控制訊號產生電路。
  5. 一種多晶片封裝，包括：第一半導體晶粒；以及第二半導體晶粒，其中所述第一半導體晶粒包括：第一接腳，被配置成向所述第二半導體晶粒輸出第一晶粒上終端(ODT)控制訊號，所述第二半導體晶粒包括多個第二晶粒上終端電路，所述多個第二晶粒上終端電路各自具有因應於所述第一晶粒上終端控制訊號的晶粒上終端；以及第二接腳，被配置成接收自所述第二半導體晶粒輸出的第二晶粒上終端控制訊號，所述第一半導體晶粒包括多個第一晶粒上終端電路，所述多個第一晶粒上終端電路各自具有因應於所述第 二晶粒上終端控制訊號的晶粒上終端，其中所述第一半導體晶粒更包括：第一晶粒上終端控制訊號產生電路，被配置成：產生所述第一晶粒上終端控制訊號，當實行第一讀取操作時，所述第一晶粒上終端控制訊號在自所述第一半導體晶粒輸出與突發長度對應的讀取資料的第一位元之前被啟用，且在輸出所述讀取資料的最後一位元之後被禁用；以及向所述第一接腳輸出所述第一晶粒上終端控制訊號。
  6. 如請求項5所述的多晶片封裝，更包括：第一晶粒上終端電路控制電路，被配置成考慮在將所述第一晶粒上終端控制訊號自所述第一接腳傳送至所述第二半導體晶粒的過程中發生的延時來調整所述第一晶粒上終端控制訊號的啟用時間點及禁用時間點。
  7. 如請求項6所述的多晶片封裝，其中所述第一半導體晶粒更包括：第一資料輸入/輸出接墊，其中所述第一晶粒上終端電路控制電路，被配置成當實行第二讀取操作時，基於自所述第二半導體晶粒傳送的所述第二晶粒上終端控制訊號，控制分別包括在所述第一資料輸入/輸出接墊中的所述多個第一晶粒上終端電路中的每一者的所述晶粒上終端。
  8. 如請求項7所述的多晶片封裝，其中所述第一半導體晶粒更包括連接電路，所述連接電路被配置成： 將由所述第一晶粒上終端控制訊號產生電路產生的所述第一晶粒上終端控制訊號傳送至所述第一接腳；以及將藉由所述第二接腳接收的所述第二晶粒上終端控制訊號傳送至所述第一晶粒上終端電路控制電路。
  9. 如請求項7所述的多晶片封裝，其中所述第二半導體晶粒包括：第三接腳，被配置成接收自所述第一半導體晶粒輸出的所述第一晶粒上終端控制訊號；以及第四接腳，被配置成向所述第一半導體晶粒輸出所述第二晶粒上終端控制訊號。
  10. 如請求項9所述的多晶片封裝，更包括：印刷電路板，包括第一印刷電路板接腳及第二印刷電路板接腳；第一傳輸線，連接所述第一接腳、所述第一印刷電路板接腳及所述第三接腳；以及第二傳輸線，連接所述第二接腳、所述第二印刷電路板接腳及所述第四接腳。
  11. 如請求項9所述的多晶片封裝，其中所述第二半導體晶粒更包括第二晶粒上終端控制訊號產生電路，所述第二晶粒上終端控制訊號產生電路被配置成：產生所述第二晶粒上終端控制訊號，當實行第一讀取操作時，所述第二晶粒上終端控制訊號在自所述第二半導體晶粒輸出 與突發長度對應的讀取資料的第一位元之前被啟用，且在輸出所述讀取資料的最後一位元之後被禁用；以及向所述第四接腳輸出所述第二晶粒上終端控制訊號。
  12. 如請求項11所述的多晶片封裝，其中所述第二半導體晶粒更包括：第二資料輸入/輸出接墊；以及第二晶粒上終端電路控制電路，被配置成當實行第二讀取操作時，基於自所述第一半導體晶粒傳送的所述第一晶粒上終端控制訊號，控制分別包括在所述第二資料輸入/輸出接墊中的所述多個第二晶粒上終端電路中的每一者的所述晶粒上終端。
  13. 如請求項12所述的多晶片封裝，其中所述第二半導體晶粒更包括連接電路，所述連接電路被配置成：將由所述第二晶粒上終端控制訊號產生電路產生的所述第二晶粒上終端控制訊號傳送至所述第四接腳；以及將藉由所述第三接腳接收的所述第一晶粒上終端控制訊號傳送至所述第二晶粒上終端電路控制電路。
  14. 一種記憶體系統，包括：多晶片封裝，包括第一半導體晶粒及第二半導體晶粒；以及記憶體控制器，被配置成控制所述多晶片封裝的操作，其中所述第一半導體晶粒包括：第一接腳，被配置成向所述第二半導體晶粒輸出第一晶粒上終端(ODT)控制訊號，所述第二半導體晶粒包括多個第二晶粒 上終端電路，所述多個第二晶粒上終端電路各自具有因應於所述第一晶粒上終端控制訊號的晶粒上終端；以及第二接腳，被配置成接收自所述第二半導體晶粒輸出的第二晶粒上終端控制訊號，所述第一半導體晶粒包括多個第一晶粒上終端電路，所述多個第一晶粒上終端電路各自具有因應於所述第二晶粒上終端控制訊號的晶粒上終端，其中，當在所述第一半導體晶粒中實行第一讀取操作而在所述第二半導體晶粒中不實行第二讀取操作時，所述第一半導體晶粒更包括：晶粒上終端控制訊號產生電路，被配置成：產生所述第一晶粒上終端控制訊號，所述第一晶粒上終端控制訊號在自所述第一半導體晶粒輸出與突發長度對應的讀取資料的第一位元之前被啟用，且在輸出所述讀取資料的最後一位元之後被禁用；以及向所述第一接腳輸出所述第一晶粒上終端控制訊號。
  15. 如請求項14所述的記憶體系統，其中所述第二半導體晶粒包括：第三接腳，被配置成接收自所述第一半導體晶粒輸出的所述第一晶粒上終端控制訊號；以及第四接腳，被配置成向所述第一半導體晶粒輸出所述第二晶粒上終端控制訊號。
  16. 如請求項15所述的記憶體系統，其中所述多晶 片封裝更包括：印刷電路板，包括第一印刷電路板接腳及第二印刷電路板接腳；第一傳輸線，連接所述第一接腳、所述第一印刷電路板接腳及所述第三接腳；以及第二傳輸線，連接所述第二接腳、所述第二印刷電路板接腳及所述第四接腳。
  17. 如請求項14所述的記憶體系統，更包括：第一晶粒上終端電路控制電路，被配置成考慮在將所述第一晶粒上終端控制訊號自所述第一接腳傳送至所述第二半導體晶粒的過程中發生的延時來調整所述第一晶粒上終端控制訊號的啟用時間點及禁用時間點。
  18. 如請求項17所述的記憶體系統，其中所述第二半導體晶粒更包括：資料輸入/輸出接墊；以及晶粒上終端電路控制電路，被配置成基於藉由所述第三接腳接收的所述第一晶粒上終端控制訊號來控制分別包括在所述資料輸入/輸出接墊中的所述多個第二晶粒上終端電路中的每一者的所述晶粒上終端被設定處於晶粒上終端讀取操作狀態。
  19. 如請求項15所述的記憶體系統，其中，當在所述第二半導體晶粒中實行第二讀取操作而在所述第一半導體晶粒中不實行第一讀取操作時，所述第二半導體晶粒更包括： 晶粒上終端控制訊號產生電路，被配置成：產生所述第二晶粒上終端控制訊號，所述第二晶粒上終端控制訊號在自所述第二半導體晶粒輸出與突發長度對應的讀取資料的第一位元之前被啟用，且在輸出所述讀取資料的最後一位元之後被禁用；以及向所述第四接腳輸出所述第二晶粒上終端控制訊號。
  20. 如請求項19所述的記憶體系統，其中所述第一半導體晶粒更包括：資料輸入/輸出接墊；以及晶粒上終端電路控制電路，被配置成基於藉由所述第二接腳接收的所述第二晶粒上終端控制訊號來控制分別包括在所述資料輸入/輸出接墊中的所述多個第一晶粒上終端電路中的每一者的所述晶粒上終端被設定處於晶粒上終端讀取操作狀態。
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