TWI854381B

TWI854381B - 半導體封裝結構

Info

Publication number: TWI854381B
Application number: TW111145366A
Authority: TW
Inventors: 林子閎; 誌銘洪; 邱詩家
Original assignee: 聯發科技股份有限公司
Priority date: 2021-12-14
Filing date: 2022-11-28
Publication date: 2024-09-01
Also published as: EP4210166A3; CN116435265A; EP4210166A2; US20230187377A1; TW202324651A; US12500180B2

Abstract

一種半導體封裝結構，包括：基膜；半導體晶片，設置在該基膜上；複數個金屬柱，設置在該半導體晶片的主動表面上；複數個屏蔽柱，設置在該基膜上；第一模塑料，將該半導體晶片、該複數個金屬柱和該複數個屏蔽柱封裝在該基膜上；第一重分佈結構，設置在該第一模塑料上；第二模塑料，設置在該第一重分佈結構上；複數個模塑通孔，設置在該第二模塑料中；和第二重分佈結構，設置在該第二模塑料上並電連接至該模塑通孔。

Description

半導體封裝結構

本發明一般涉及半導體封裝。更具體地，本發明涉及具有集成天線和屏蔽柱的封裝天線(Antenna-in-Package，AiP)。

隨著人們對第五代(5G)通信系統、汽車雷達和成像系統等毫米波(mmWave)無線通信系統的興趣日益濃厚，高增益和高輻射效率的毫米波天線變得非常重要。毫米波是30-300GHz的頻段，對應於1毫米-10毫米的波長。在毫米波頻段，天線足夠小，以有效地集成到封裝中。

AiP技術是一種天線封裝解決方案，在可承載裸射頻晶片(收發器)的IC封裝中實現一個或複數個天線。AiP可以進一步與前端組件(例如，功率放大器(Power Amplifier，PA)或低噪聲放大器(Low-Noise Amplifier，LNA))、開關、濾波器甚至電源管理集成電路(Power Management Integrated Circuit，PMIC)集成，以形成使用系統封裝(System-in-Package，SiP)技術的天線模塊。

典型的倒裝晶片球柵陣列(Flip Chip Ball Grid Array，FCBGA)AiP包括一個RF晶片(收發器)，該晶片連接到帶有焊球的封裝基板(substrate)，該焊球進一步將封裝基板連接到主印刷電路板(Printed CircuitBoard，PCB)。天線陣列位於封裝基板的上部，允許無線通信和檢測。倒裝晶片技術通常用於將RF晶片連接到基板，從而減少互連損耗。

在構建帶天線的無線通信封裝時，封裝設計需要提供良好的天線特性(如高效率、寬帶寬等)，同時提供可靠且低成本的封裝解決方案。

本發明提供半導體封裝結構，可降低介電損耗和產品成本。

在一個實施例中，本發明提供的半導體封裝結構可包括：基膜，具有主表面和與主表面相對的底表面；半導體晶片，設置在該基膜的該主表面上，其中複數個互連元件設置在該基膜中且位於該半導體晶片周圍；複數個金屬柱，設置在該半導體晶片的主動表面上；複數個屏蔽柱，分別設置於該基膜的該複數個互連元件上；第一模塑料，將該半導體晶片、該複數個金屬柱和該複數個屏蔽柱封裝在該基膜上；第一重分佈結構，設置在該第一模塑料的頂表面上並電連接到該複數個屏蔽柱和該複數個金屬柱，其中該第一重分佈結構包括通孔堆疊，該通孔堆疊電連接到並對準該複數個金屬柱中的一個金屬柱；第二模塑料，設置在該第一重分佈結構上；複數個模塑通孔，設置在該第二模塑料中，其中該複數個模塑通孔包括直接設置在該通孔堆疊上的天線饋線；第二重分佈結構，設置在該第二模塑料上並電連接到該模塑通孔，其中該第二重分佈結構包括通過該天線饋線，該通孔堆疊，以及該複數個金屬柱中的該一個金屬柱電連接到該半導體晶片的天線；和複數個連接元件，分別設置於該基膜的該底表面上的互連元件上。

在一個實施例中，本發明提供的半導體封裝結構可包括：基膜；半導體晶片，設置在該基膜上；複數個金屬柱，設置在該半導體晶片的主動表面上；複數個屏蔽柱，設置在該基膜上；第一模塑料，將該半導體晶片、該複數個金屬柱和該複數個屏蔽柱封裝在該基膜上；第一重分佈結構，設置在該第一模塑料上；第二模塑料，設置在該第一重分佈結構上；複數個模塑通孔，設置在該第二模塑料中；和第二重分佈結構，設置在該第二模塑料上並電連接至該模塑通孔。

RDT,RDL:重分佈結構

PA6:鈍化膜

PV5,PV4,PV3,PV2:互連結構

PA5,PA4,PA3,PA2:介電膜

S4:模塑料MC2的頂表面

MC2,MC1:模塑料

S3:模塑料MC1的頂表面

SP:屏蔽柱

S2:基膜PA1的主表面

PA1:基膜

PV1:互連元件

BA:連接元件

202:模塑通孔

BL:阻擋層

LC:低電阻金屬

102:金屬柱

101,AP:焊盤

202f:天線饋線

VT,V3,V2,V1:通孔

AT:天線

VS:通孔堆疊

VP3,VP2,VP1:凸緣部

100a:主動表面

100:半導體晶片

100b:被動後表面

S1:基膜PA1的底表面

d2,d1,vd1,vd2,vd3:直徑

h2,h1,h4,h3:高度

GR:接地反射器

1:半導體封裝

W,W1,W2:寬度

108,106:鈍化層

CS:承載基板

AM:對準標記層

300,500:晶片

圖1是示出根據本發明的一個實施例的具有集成天線和屏蔽柱的示例性半導體封裝的示意性橫截面圖。

圖2是示出根據本發明的一個實施例的圖1的重分佈結構RDL中的通孔堆疊VS的示例性結構放大圖。

圖3是示出根據本發明的另一個實施例的圖1的重分佈結構RDL中的通孔堆疊VS的示例性結構放大圖。

圖4-圖14是根據本發明的一個實施例的用於製造具有集成天線和屏蔽柱的半導體封裝的示例性方法的示意性橫截面圖。

圖15是根據本發明另一實施例的具有集成天線和屏蔽柱的示例性半導體封裝的示意性橫截面圖。

圖16是根據本發明另一實施例的具有集成天線和屏蔽柱的示例性半導體封裝的示意性橫截面圖。

在下面對本發明實施例的詳細描述中，參考了附圖，這些附圖構成了本發明的一部分，並且下面的描述通過說明的方式示出了可以在附圖中實踐的本發明的特定優選實施例。

本發明足夠詳細地描述了這些實施例以使所屬技術領域具有通常知識者能夠實踐它們，應當理解，可以使用其他實施例並且可以在不脫離本發明的精神和範圍的情況下進行機械、化學、電氣和程序上的改變。因此，以下的詳細描述不應被理解為限制意義，並且本發明的實施例的範圍僅由所附申請專利範圍限定。

應當理解，當一個元件或層被描述為在另一個元件或層“上”，或“連接到”或“耦合到”另一個元件或層時，它可以直接位於另一個元件或層上、直接連接到或耦合到另一個元件或層，或者它們中間可能存在其他元件或層。相反，當一個元件或層相較於另一個元件或層被描述為“直接在上”、“直接連接到”或“直接耦合到”時，它們中間不存在中間元件或層。相同的數字始終指代相同的元素。如本文所用，術語“和/或”包括一個或複數個相關列出的項目的任何之一和所有組合。

本發明有關於具有集成天線和屏蔽柱的無基板(substrate-less)雙模(dual-mold)半導體封裝。省去了傳統的BT(bismaleimide-triazine)基板，降低了介電損耗和產品成本。利用雙模也提高了工藝靈活性。根據一些實施例，半導體封裝可以是晶圓級(wafer-level)D波段(110-1701GHz)天線封裝(AiP)封裝並且可以在一個封裝中集成射頻集成電路(Radio-Frequency Integrated Circuit，RFIC)和一個或複數個倒裝晶片(flipped chips)或裸片(dies)。

請參考圖1，圖1是示出根據本發明的一個實施例的具有集成天線和屏蔽柱的示例性半導體封裝1的示意性橫截面圖。在圖1中，半導體晶片100(例如，RFIC裸片、基帶晶片或5G無線晶片)設置於基膜PA1的表面。根據一個實施例，基膜PA1可以是可固化的聚合物材料薄膜，例如聚醯亞胺薄膜，但不限於此。根據一個實施例，作為舉例，基膜PA1在固化後可能具有約5-7微米的厚度。

根據一個實施例，諸如通孔塞的互連元件PV1設置在半導體晶片100周圍的基膜PA1中。根據一個實施例，作為舉例，每一個互連元件PV1可以具有阻擋層BL(例如鈦或氮化鈦)，以及低電阻金屬LC(例如銅)。每一個互連元件PV1的阻擋層BL可以從基膜PA1的底表面S1暴露。根據一個實施例，複數連接元件BA(例如焊球)可分別設置於互連元件PV1上，以進一步與應用板或系統板 (未示出)連接。

根據一個實施例，半導體晶片100在基膜PA1的主表面S2上方可以具有約40-60微米的厚度(或高度)h1，例如50微米。根據一個實施例，半導體晶片100具有主動表面(active surface)100a和與主動表面100a相對的被動後表面(passive rear surface)100b。根據一個實施例，被動後表面100b黏附到基膜PA1上。根據一個實施例，複數個輸入/輸出(I/O)焊盤(pad)101可以設置在半導體晶片100的主動表面100a上。

根據一個實施例，複數個金屬柱102(例如銅柱)可以分別設置在複數個I/O焊盤101上。根據一個實施例，金屬柱102可在半導體晶片100的主動表面100a上方具有約40-60微米的厚度(或高度)h2，例如50微米。

根據一個實施例，屏蔽柱SP(例如銅柱)分別設置在基膜PA1的互連元件PV1上。根據一個實施例，屏蔽柱SP在基膜PA1的主表面S2上方的厚度(或高度)h3可以為約80-120微米，例如100微米。根據一個實施例，作為舉例，每個屏蔽柱SP可以具有大約80微米的直徑d1。根據一個實施例，高度h3可以近似等於高度h1和高度h2的組合。根據一個實施例，半導體晶片100、金屬柱102和屏蔽柱SP由模塑料MC1封裝。模塑料MC1與半導體晶片100的側壁直接接觸。根據一個實施例，金屬柱102和屏蔽柱SP的頂表面與模塑料MC1的頂表面S3共面。

根據一個實施例，重分佈結構RDL設置在模塑料MC1的頂表面S3上且電性連接到屏蔽柱SP與金屬柱102。根據一個實施例，作為舉例，重分佈結構RDL可包括介電膜PA2-PA4和分別在介電膜PA2-PA4中或上製造的互連結構PV2-PV4。根據一個實施例，重分佈結構RDL可包括通孔堆疊VS。每個通孔堆疊VS可以由第一通孔V1、堆疊在第一通孔V1上的第二通孔V2和堆疊在第二通孔V2上的第三通孔V3組成，它們都與對應的金屬柱102基本對準(align)。根據一個實施例，第一通孔V1包括位於介電膜PA2上的第一凸緣部VP1，第二通孔V2包括位於介電膜PA3上的第二凸緣部VP2，第三通孔V3包括位於介電膜PA4上的第三凸緣部VP3。

根據一個實施例，作為舉例，介電膜PA2-PA4可為可固化的高分子材料薄膜，例如聚醯亞胺薄膜，但不限於此。根據一個實施例，作為舉例，互連結構PV2-PV4可以包括導電跡線(conductive trace)或導電通孔(conductive via)。根據一個實施例，作為舉例，互連結構PV4可以包括接地反射器(ground reflector)GR。根據一個實施例，作為舉例，介電膜PA2在固化後可以具有大約5-7微米的厚度。根據一個實施例，作為舉例，介電膜PA3在固化後可以具有大約5-7微米的厚度。根據一個實施例，作為舉例，介電膜PA4在固化後可以具有大約5-7微米的厚度。

根據一個實施例，重分佈結構RDL由模塑料MC2封裝。例如，模塑料MC2可以具有大約150-200微米的厚度。複數個模塑通孔(Through-Mold-Via，TMV)202設置在模塑料MC2中。TMV 202可以包括直接設置在通孔堆疊VS上的天線饋線202f。根據一個實施例，每個TMV 202的直徑d2可以大於每個屏蔽柱SP的直徑d1。根據一個實施例，作為舉例，每個TMV 202可以具有大約90微米的直徑d2和大約150-200微米的高度h4。根據一個實施例，TMV 202的頂表面與模塑料MC2的頂表面S4共面。

根據一個實施例，重分佈結構RDT設置在模塑料MC2的頂表面S4上並且電連接到TMV 202。根據一個實施例，作為舉例，重分佈結構RDT可包括介電膜PA5和在介電膜PA5中或上製造的互連結構PV5。根據一個實施例，重分佈結構RDT可以包括介電膜PA5上的天線AT。天線AT可以通過通孔VT、天線饋線202f、通孔堆疊VS和金屬柱102電連接到下面的半導體晶片100，這可以為天線輻射模式和增益提供更好的控制。可以通過控制模塑料MC2的厚度來調整接地反射器GR和天線AT之間的距離。

根據一個實施例，作為舉例，介電膜PA5可以是可固化的高分子材料薄膜，例如聚醯亞胺薄膜，但不限於此。根據一個實施例，作為舉例，介電膜PA5可包括導電跡線或導電通孔。根據一個實施例，作為舉例，介電膜PA5在固化後可以具有大約5-7微米的厚度。鈍化膜PA6可以設置在重分佈結構RDT上。鈍化膜PA6可為可固化的高分子材料膜，例如聚醯亞胺膜，但不限於此。根據一個實施例，例如，鈍化膜PA6在固化後可以具有大約5-7微米的厚度。

圖2是示出根據本發明的一個實施例的圖1的重分佈結構RDL中的通孔堆疊VS的示例性結構放大圖。圖2中與圖1相似的區域、層或元件由相似的數字編號或標籤指定。如圖2所示，金屬柱102在半導體晶片100的鋁焊盤AP上。鋁焊盤AP的周邊可以被諸如氮化矽層的鈍化層106和諸如聚醯亞胺層的鈍化層108覆蓋。鈍化層106與鈍化層108中形成例如直徑約31微米的開口OP，以暴露出鋁焊盤AP的中央部分。金屬柱102形成在開口OP中以及開口OP周圍的鈍化層108上。作為舉例，金屬柱102直接在鈍化層108上的延伸部分的寬度W約為3微米。金屬柱102的高度h2例如可以是50微米。

根據一個實施例，通孔堆疊VS由第一通孔V1、堆疊在第一通孔V1上的第二通孔V2和堆疊在第二通孔V2上的第三通孔V3組成，它們都基本上與金屬柱102對準。根據一個實施例，作為舉例，第一通孔V1、第二通孔V2和第三通孔V3的直徑可以約為31微米，與開口OP的直徑相等。根據一個實施例，第一通孔V1包括位於介電膜PA2上的第一凸緣部VP1，第二通孔V2包括位於介電膜PA3上的第二凸緣部VP2，第三通孔V3包括位於介電膜PA4上的第三凸緣部VP3。根據一個實施例，作為舉例，第一凸緣部分VP1可以具有大約3微米的寬度W1。根據一個實施例，作為舉例，第二凸緣部分VP2可具有大約3微米的寬度W2。

圖3是示出根據本發明的另一個實施例的圖1的重分佈結構RDL中的通孔堆疊VS的示例性結構放大圖。圖3中與圖1相似的區域、層或元件由相似的數字編號或標籤指定。如圖3所示，同樣地，金屬柱102位於半導體晶片100的鋁焊盤AP上。鋁焊盤AP的周邊可以被鈍化層106和鈍化層108(例如，氮化矽層)覆蓋。鈍化層106與鈍化層108中形成例如直徑約31微米的開口OP，以暴露出鋁焊盤AP的中央部分。金屬柱102形成在開口OP中以及開口OP周圍的鈍化層108上。例如，金屬柱102直接在鈍化層108上的延伸部分的寬度W約為3微米。金屬柱102的高度h2可以是例如50微米。

根據一個實施例，通孔堆疊VS由第一通孔V1、堆疊在第一通孔V1上的第二通孔V2和堆疊在第二通孔V2上的第三通孔V3組成，它們都基本上與金屬柱102對準。根據一個實施例，作為舉例，第一通孔V1可以具有大約31微米的直徑vd1，其等於開口OP的直徑。第二通孔V2可以具有大約41微米的直徑vd2，其大於開口OP的直徑。第三通孔V3可以具有大約51微米的直徑vd3，其大於第二通孔V2的直徑。根據一個實施例，同樣地，第一通孔V1包括介電膜PA2上的第一凸緣部VP1，第二通孔V2包括介電膜PA3上的第二凸緣部VP2，第三通孔V3包括介質膜PA4上的第三凸緣部VP3。根據一個實施例，作為舉例，第一凸緣部分VP1可以具有大約8微米的寬度W1。根據一個實施例，作為舉例，第二凸緣部分VP2可具有大約8微米的寬度W2。從上方看，金屬柱102與第一通孔V1完全重疊，並且第一通孔V1與第二通孔V2完全重疊。

圖4至圖14是根據本發明的一個實施例的用於製造具有集成天線和屏蔽柱的半導體封裝的示例性方法的示意性橫截面圖，在這些圖中相同的區域、層或元件由相同的數字編號或標籤指定。應當理解，工藝步驟可以以晶圓級(wafer-level)或面板級(panel-level)方式實施。

如圖4所示，提供上面具有對準標記層AM的承載基板CS。基膜PA1層積在承載基板CS上。根據一個實施例，基膜PA1可以是可固化的聚合物材料膜，例如聚醯亞胺膜，但不限於此。根據一個實施例，作為舉例，基膜PA1在固化後可以具有大約5-7微米的厚度。

隨後，諸如通孔塞的複數個互連元件PV1形成在基膜PA1中，並且諸如銅柱的複數個屏蔽柱SP分別形成在互連元件PV1上。根據一個實施例，屏蔽柱SP在基膜PA1的主表面S2上方可以具有大約80-120微米的厚度(或高度)h3，例如100微米。根據一個實施例，作為舉例，每個屏蔽柱SP可以具有大約80微米的直徑d1。

如圖5所示，然後將諸如RFIC裸片、基帶晶片或5G無線晶片的半導體晶片100設置在基膜PA1的主表面S2上。根據一個實施例，半導體晶片100在基膜PA1的主表面S2上方可以具有大約40-60微米的厚度(或高度)h1，例如50微米。根據一個實施例，半導體晶片100具有主動表面100a和與主動表面100a相對的被動後表面100b。根據一個實施例，被動後表面100b黏附到基膜PA1上。

根據一個實施例，諸如銅柱的複數個金屬柱102可以設置在半導體晶片100的主動表面100a上。根據一個實施例，金屬柱102在半導體晶片100的主動表面100a上方可以具有大約40-60微米的厚度(或高度)h2，例如，50微米。

如圖6所示，隨後，半導體晶片100、金屬柱102和屏蔽柱SP被模塑料MC1封裝。模塑料MC1與半導體晶片100的側壁和基膜PA1被暴露的主表面S2直接接觸。

如圖7所示，然後進行研磨工藝或化學機械拋光(Chemical Mechanical Polishing，CMP)工藝以拋光模塑料MC1。在CMP工藝之後，金屬柱102和屏蔽柱SP的頂表面與模塑料MC1的頂表面S3共面。

如圖8所示，重分佈結構RDL設置在模塑料MC1的頂表面S3上並且電連接到屏蔽柱SP和金屬柱102。根據一個實施例，作為舉例，重分佈結構RDL可以包括介電膜PA2-PA4和分別在介電膜A2-PA4中或上製造的互連結構PV2-PV4。根據一個實施例，重分佈結構RDL可以包括通孔堆疊VS。每個通孔堆疊VS可以由第一通孔V1、堆疊在第一通孔V1上的第二通孔V2和堆疊在第二通孔V2上的第三通孔V3組成，它們都與對應的金屬柱102基本對準。通孔堆疊VS的詳細結構在圖2和圖3中示出。

根據一個實施例，介電膜PA2-PA4例如可為可固化的高分子材料薄膜，例如聚醯亞胺薄膜，但不限於此。根據一個實施例，作為舉例，互連結構PV2-PV4可以包括導電跡線或導電通孔。根據一個實施例，作為舉例，介電膜PA2在固化後可以具有大約5-7微米的厚度。根據一個實施例，作為舉例，介電膜PA3在固化後可以具有大約5-7微米的厚度。根據一個實施例，作為舉例，介電膜PA4在固化後可以具有大約5-7微米的厚度。

如圖9所示，複數個模塑通孔(TMV)202形成在重分佈結構RDL上。 TMV 202可以包括直接設置在通孔堆疊VS上的天線饋線202f。根據一個實施例，每個TMV 202的直徑d2可以大於每個屏蔽柱SP的直徑d1。根據一個實施例，作為舉例，每個TMV 202可以具有大約90微米的直徑d2和大約150-200微米的高度h4。

如圖10所示，隨後，TMV 202和重分佈結構RDL被模塑料MC2封裝。根據一個實施例，作為舉例，模塑料MC2的成分與模塑料MC1的成分相同。根據另一實施例，作為舉例，模塑料MC2的成分可以不同於模塑料MC1的成分。

如圖11所示，然後進行研磨工藝或CMP工藝以拋光模塑料MC2。在CMP工藝之後，TMV 202的頂表面與模塑料MC2的頂表面S4共面。

如圖12所示，重分佈結構RDT然後形成在模塑料MC2的頂表面S4上並且電連接到TMV 202。根據一個實施例，作為舉例，重分佈結構RDT可以包括介電膜PA5和在介電膜PA5之中或之上製造的互連結構PV5。根據一個實施例，重分佈結構RDT可以包括介電膜PA5上的天線AT。天線AT可以通過通孔VT、天線饋線202f、通孔堆疊VS和金屬柱102電連接到下面的半導體晶片100，這可以為天線輻射模式和增益提供更好的控制。

如圖13所示，然後在重分佈結構RDT上形成鈍化膜PA6。根據一個實施例，鈍化膜PA6可以是可固化的聚合物材料膜，例如聚醯亞胺膜，但不限於此。根據一個實施例，例如，鈍化膜PA6在固化後可以具有大約5-7微米的厚度。

如圖14所示，在形成鈍化膜PA6之後，移除承載基板CS。根據一實施例，複數個CBA(例如焊球)分別形成於互連元件PV1上，以進一步與應用板或系統板(未示出)連接。

圖15是根據本發明另一實施例的具有集成天線和屏蔽柱的示例性半導體封裝的示意性橫截面圖，圖15中與其他圖相似的區域、層或元件由相似的數字編號或標籤指定。如圖15所示，晶片300設置在重分佈結構RDL上並且被模塑料MC2包圍。根據一些實施例，晶片300可以是偽晶片(dummy die)、橋接晶片(bridge die)、TSV(Through-Silicon Via)矽晶片或倒裝晶片，但不限於此。

圖16是根據本發明另一實施例的具有集成天線和屏蔽柱的示例性半導體封裝的示意性橫截面圖，圖16中與其他圖相似的區域、層或元件由相似的數字編號或標籤指定。如圖16所示，晶片500設置在基膜PA1上並被模塑料MC1包圍。晶片500與半導體晶片100共面。根據一些實施例，例如，晶片500可以是邏輯晶片(logic die)，但不限於此。

雖然已經通過示例和根據優選實施例描述了本發明，但是應當理解，本發明不限於所公開的實施例。相反，本發明旨在涵蓋所公開的實施例的各種修改和類似的佈置(這對於所屬技術領域具有通常知識者來說是顯而易見的)。因此，所附請求項的範圍應給予最廣泛的解釋，以涵蓋所有此類修改和類似佈置。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。