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TWI854371B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

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TWI854371B
TWI854371B TW111144415A TW111144415A TWI854371B TW I854371 B TWI854371 B TW I854371B TW 111144415 A TW111144415 A TW 111144415A TW 111144415 A TW111144415 A TW 111144415A TW I854371 B TWI854371 B TW I854371B
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semiconductor device
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corner
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TW111144415A
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TW202412228A (zh
Inventor
舘喜一
仁平良太
細村嘉一
Original Assignee
日商鎧俠股份有限公司
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Abstract

實施形態係提供一種可形成具有合適的構造的金屬層之半導體裝置及其製造方法。 若根據一實施形態，則半導體裝置係具備被設在第1基板上的電晶體的上方之金屬層。 前述金屬層係包含： 延伸於第1方向的第1區域；及 前述第1方向的寬度比前述第1區域更小，從前述第1區域突出至第2方向的第2區域， 在前述第2區域的基端部與前述第1區域之間係設有從第3方向看具有比180度更大的角度的第1角落部。 又，前述金屬層係包含： 位於前述第1區域內，在第1高度具有下面的第1部分；及 位於前述第2區域內，在比前述第1高度更低的第2高度具有下面的第2部分， 在前述第1部分與前述第2部分的境界存在的階差係在前述第2方向，在前述第1角落部的附近的第1位置，從前述第2區域的端緣分開，在比前述第1位置更離開前述第1角落部的第2位置，接近前述第2區域的端緣。

Description

半導體裝置及其製造方法
本發明的實施形態是關於半導體裝置及其製造方法。
[關聯申請案]
本申請案是享有以日本專利第2022-146356號(申請日：2022年9月14日)作為基礎申請案的優先權。本申請案是藉由參照此基礎申請案而包含其全部的內容。
當配線(金屬層)的傾斜部存在於配線的角落部附近時，恐有電流集中於傾斜部之虞此情況，一旦配線的厚度在傾斜部變薄，則恐有在傾斜部產生EM(電遷移(electromigration))不良之虞。
實施形態係提供一種可形成具有合適的構造的金屬層之半導體裝置及其製造方法。
若根據一實施形態，則半導體裝置係具備：第1基板； 被設在前述第1基板上的電晶體；被設在前述電晶體的上方之記憶格陣列；及被設在前述電晶體的上方之金屬層。
前述金屬層係包含：延伸於第1方向的第1區域；及前述第1方向的寬度比前述第1區域更小，從前述第1區域突出至與前述第1方向交叉的第2方向，包含打線連接部的第2區域，在前述第2區域的基端部與前述第1區域之間係設有從與前述第1方向及前述第2方向交叉的第3方向看具有比180度更大的角度的第1角落部。
又，前述金屬層係包含：位於前述第1區域內，在第1高度具有下面的第1部分；及位於前述第2區域內，在比前述第1高度更低的第2高度具有下面的第2部分，在前述第1部分與前述第2部分的境界存在的階差係在前述第1角落部的近旁的第1位置，於前述第2方向離開前述第2區域的端緣，在比前述第1位置更離開前述第1角落部的第2位置，於前述第2方向接近前述第2區域的端緣。
以下，參照圖面說明本發明的實施形態。在圖1~圖12中，相同的構成是附上相同的符號，重複的說明省略。 (第1實施形態)
圖1是表示第1實施形態的半導體裝置的構造的剖面圖。
本實施形態的半導體裝置是例如貼合電路晶片1及陣列晶片2的三維半導體記憶體。圖1所示的符號S是表示電路晶片1與陣列晶片2之間的貼合面。
電路晶片1是如圖1所示般，具備基板11、複數的電晶體12、層間絕緣膜13、複數的接觸插塞(contact plug)14、配線層15、複數的通孔插塞(via plug)16及複數的金屬墊17。各電晶體12是包含閘極絕緣膜12a及閘極電極12b。基板11是第1基板的例子。
如圖1所示般，陣列晶片2是具備：層間絕緣膜21、複數的金屬墊22、複數的通孔插塞23、配線層24、複數的通孔插塞25、配線層26、複數的通孔插塞27、配線層28、複數的接觸插塞29、層疊膜31、複數的柱狀部32、配線層33、複數的通孔插塞34、金屬配線35、鈍化絕緣膜36、焊錫37及接合線38。層疊膜31是包含複數的電極層31a及複數的絕緣膜31b。金屬配線35是包含平坦部35a、打線連接部35b、插塞連接部35c及插塞連接部35d。金屬配線35是金屬層的例子。平坦部35a、打線連接部35b、插塞連接部35c及插塞連接部35d是分別第1部分、第2部分、第3部分及第4部分的例子。
基板11是例如Si(矽)基板等的半導體基板。圖1是顯示與基板11的表面平行彼此垂直的X方向及Y方向以及與基板11的表面垂直的Z方向。X方向、Y方向及Z方向是彼此交叉。在本說明書中，將+Z方向視為上方向，將-Z方向視為下方向。-Z方向是亦可與重力方向一致，或亦可不與重力方向一致。Y方向是第1方向的例子，-X方向是第2方向的例子，Z方向是第3方向的例子。
各電晶體12是包含： 依序被設在基板11上的閘極絕緣膜12a及閘極電極12b；及 被設在基板11內的未圖示的源極擴散層及汲極擴散層。
電晶體12是例如形成控制陣列晶片2內的記憶格陣列的動作的邏輯電路(CMOS電路)。
層間絕緣膜13是被形成於基板11上，覆蓋電晶體12。層間絕緣膜13是例如包含SiO 2膜(矽氧化膜)及其他的絕緣膜的層疊膜。
接觸插塞14、配線層15、通孔插塞16及金屬墊17是被形成於層間絕緣膜13內，依序被配置於基板11上(或電晶體12上)。配線層15是如圖1所示般包含複數的配線。各金屬墊17是例如包含Cu(銅)層的金屬層。
層間絕緣膜21是被形成於層間絕緣膜13上。層間絕緣膜21是例如包含SiO 2膜及其他的絕緣膜的層疊膜。
金屬墊22、通孔插塞23、配線層24、通孔插塞25及配線層26是被形成於層間絕緣膜21內，依序被配置於金屬墊17上。各金屬墊22是接觸於對應的金屬墊17，與對應的金屬墊17電性連接。各金屬墊22是例如包含Cu層的金屬層。配線層24、26的各者是如圖1所示般包含複數的配線。
通孔插塞27、配線層28及接觸插塞29是被形成於層間絕緣膜21內，依序被配置於配線層26上。配線層28是如圖1所示般包含複數的配線。該等的配線是包含複數的位元線。
層疊膜31、柱狀部32及配線層33是被形成於層間絕緣膜21內，形成上述的記憶格陣列。記憶格陣列是包含複數的記憶格，可在該等的記憶格內記憶資料。記憶格陣列的動作是經由金屬墊17、22等，藉由上述的邏輯電路來控制。
層疊膜31是包含被交替層疊於Z方向的複數的電極層31a及複數的絕緣膜31b。各電極層31a是例如包含W(鎢)層的金屬層，作為字元線或選擇線機能。絕緣膜31b是例如SiO 2膜。
柱狀部32是在層疊膜31內被形成於接觸插塞29上，具有延伸於Z方向的柱狀的形狀。各柱狀部32的下端是與上述的位元線電性連接，各柱狀部32的上端是與後述的源極線電性連接。有關柱狀部32的近一步的詳細後述。
配線層33是如圖1所示般包含複數的配線。該等的配線之中，被配置於柱狀部32上的配線是作為源極線機能。
通孔插塞34是被形成於層間絕緣膜21內，被配置於配線層26上。金屬配線35是被形成於層間絕緣膜21及通孔插塞34上。金屬配線35是例如包含Al(鋁)層的配線。鈍化絕緣膜36是在層間絕緣膜21上隔著金屬配線35而形成。圖1是表示被設在鈍化絕緣膜36的開口部P。
金屬配線35是包含平坦部35a、打線連接部35b、插塞連接部35c及插塞連接部35d。金屬配線35是進一步包含傾斜部R1、傾斜部R2、傾斜部R3及傾斜部R4。傾斜部R1是第1傾斜部的例子，傾斜部R2是第2傾斜部的例子。
平坦部35a是大概位於層疊膜31、柱狀部32及配線層33的上方，具有平坦的上面及下面。平坦部35a的下面的高度(Z座標)是第1高度的例子。本實施形態的平坦部35a是平面視佔據金屬配線35的面積的大部分，亦即從Z方向看佔據金屬配線35的面積的大部分。
打線連接部35b是被設在比平坦部35a更低的位置。因此，圖1所示的打線連接部35b的上面及下面是分別位於比平坦部35a的上面及下面更低的高度。打線連接部35b的下面的高度是第2高度的例子。傾斜部R1是如圖1所示般連接平坦部35a與打線連接部35b，在平坦部35a與打線連接部35b之間對於XY平面傾斜。
打線連接部35b是被設於打線接合(Wire Bonding)用。在圖1中，打線連接部35b的上面會被露出於開口部P內，接合線38會藉由焊錫37來與開口部P內的打線連接部35b的上面電性連接。接合線38是例如為了電性連接本實施形態的半導體裝置與其他的裝置而被使用。圖1是簍空的箭號來表示從接合線38供給的電流的路徑。
插塞連接部35c是被設在比打線連接部35b更低的位置。因此，圖1所示的插塞連接部35c的上面及下面是分別位於比插塞連接部35b的上面及下面更低的高度。插塞連接部35c的下面的高度是第3高度的例子。傾斜部R2是如圖1所示般連接打線連接部35b與插塞連接部35c，在打線連接部35b與插塞連接部35c之間對於XY平面傾斜。又，傾斜部R3是如圖1所示般連接平坦部35a與插塞連接部35c，在平坦部35a與插塞連接部35c之間對於XY平面傾斜。
插塞連接部35c是被設於插塞連接用。在圖1中，插塞連接部35c會被配置於複數的通孔插塞34上，與該等的通孔插塞34電性連接。該等的通孔插塞34是第1通孔插塞的例子。
插塞連接部35d是被設在比平坦部35a更低的位置。因此，圖1所示的插塞連接部35d的上面及下面是分別位於比平坦部35a的上面及下面更低的高度。具體而言，圖1所示的插塞連接部35d的上面及下面是分別位於與插塞連接部35c的上面及下面同高度。插塞連接部35d的下面的高度是第4高度的例子。傾斜部R4是如圖1所示般連接平坦部35a與插塞連接部35d，在平坦部35a與插塞連接部35d之間對於XY平面傾斜。
插塞連接部35d是被設於插塞連接用。在圖1中，插塞連接部35d會被配置於複數的通孔插塞34上，與該等的通孔插塞34電性連接。該等的通孔插塞34是第2通孔插塞的例子。
另外，本實施形態的金屬配線35的厚度是如圖1所示般，在平坦部35a、打線連接部35b、插塞連接部35c及插塞連接部35d變厚，在傾斜部R1~R4變薄。有關在金屬配線35進一步的詳細後述。
圖2是表示第1實施形態的半導體裝置的構造的擴大剖面圖。圖2是舉上述複數的柱狀部32之中的1個為例表示。
本實施形態的各柱狀部32是包含依序被設在層疊膜31內的區塊絕緣膜32a、電荷蓄積層32b、隧道絕緣膜32c、通道半導體層32d及核心絕緣膜32e。
區塊絕緣膜32a、電荷蓄積層32b、隧道絕緣膜32c及通道半導體層32d是具有延伸於Z方向的管狀的形狀，核心絕緣膜32e是具有延伸於Z方向的柱狀的形狀。區塊絕緣膜32a是例如SiO 2膜。電荷蓄積層32b是例如SiN膜(矽氮化膜)等的絕緣膜或多晶矽層等的半導體層。電荷蓄積層32b是可蓄積各記憶格的訊號電荷。隧道絕緣膜32c是例如SiO 2膜。通道半導體層32d是例如多晶矽層。通道半導體層32d是與上述的位元線(配線層28)及源極線(配線層33)電性連接。核心絕緣膜32e是例如SiO 2膜。
圖3及圖4是表示第1實施形態的半導體裝置的製造方法的剖面圖。
圖3是表示包含複數的電路晶片1的電路晶圓W1及包含複數的陣列晶片2的陣列晶圓W2。圖3所示的陣列晶圓W2的方向是成為與圖1所示的陣列晶片2的方向逆向。在本實施形態中，藉由貼合電路晶圓W1與陣列晶圓W2來製造半導體裝置。圖3是表示為了貼合而將方向反轉之前的陣列晶圓W2，圖1是表示為了貼合而將方向反轉貼合及被切割之後的陣列晶片2。
在圖3中，符號S1表示電路晶圓W1的上面，符號S2表示陣列晶圓W2的上面。陣列晶圓W2是具備隔著絕緣膜42來設於配線層33下的基板41。基板41是例如Si基板等的半導體基板。基板41是第2基板的例子。
在本實施形態中，首先，如圖3所示般，在電路晶圓W1的基板11上形成電晶體12、層間絕緣膜13、金屬墊17等，在陣列晶圓W2的基板41上形成層間絕緣膜21、金屬墊22、層疊膜31、柱狀部32、配線層33、通孔插塞34、絕緣膜42等。其次，如圖4所示般，藉由機械的壓力來貼合電路晶圓W1與陣列晶圓W2。藉此，層間絕緣膜13與層間絕緣膜21會被接著。其次，將電路晶圓W1及陣列晶圓W2退火。藉此，金屬墊17與金屬墊22會被接合。
然後，藉由CMP(Chemical Mechanical Polishing)來將基板11薄膜化，藉由CMP來除去基板41及絕緣膜42，將配線層33蝕刻加工，在基板11上形成及配置金屬配線35、鈍化絕緣膜36、焊錫37及接合線38。進一步，將電路晶圓W1及陣列晶圓W2切斷成複數的晶片。如此製造圖1所示的半導體裝置。
另外，圖1是顯示層間絕緣膜13與層間絕緣膜21的境界面，或金屬墊17與金屬墊22的境界面，但一般上述的退火後是該等的境界面不被觀察到。但，具有該等的境界面的位置是可藉由檢測出例如金屬墊17的側面或金屬墊22的側面的傾斜或金屬墊17的側面與金屬墊22的位移而推定。
又，本實施形態是貼合電路晶片1與陣列晶片2，但亦可取而代之，貼合陣列晶片2彼此間。
又，基板41在本實施形態是藉由CMP來除去，但亦可藉由在絕緣膜42的位置從基板11剝下基板41而除去。藉此，例如可再利用基板41。
其次，參照圖5~圖7，說明本實施形態的金屬配線35的進一步的詳細。
圖5是表示第1實施形態的半導體裝置的構造的平面圖。
圖5是表示上述的通孔插塞34、金屬配線35、焊錫37及接合線38的平面形狀。圖1是成為沿著圖5所示的A-A’線的剖面圖。圖5是以交叉剖面線來表示平坦部35a、打線連接部35b及焊錫37，以平坦部35a、打線連接部35b及插塞連接部35c之間的境界線來表示傾斜部R1~R3。
本實施形態的金屬配線35是如圖5所示般，包含區域51、複數的區域52及區域53。區域51、52、53是分別第1區域、第3區域及第2區域的例子。
區域51是延伸於Y方向。上述複數的區域52是從區域51延伸於X方向，在Y方向彼此鄰接。區域53是對於區域51而言位於區域52的相反側，從區域51突出至-X方向。平坦部35a是大概位於區域51、52內。打線連接部35b是大概位於區域53內。插塞連接部35c是位於區域53內。焊錫37是被配置於打線連接部35b上，通孔插塞34是被配置於插塞連接部35c下。
區域53的Y方向的寬度是形成比區域51的Y方向的寬度更小。在本實施形態中，區域51的+Y方向的端部會位於比紙面所示的範圍更靠+Y方向，區域51的-Y方向的端部會位於比紙面所示的範圍更靠-Y方向。另一方面，區域53的X方向的寬度是在圖5中形成比區域51的X方向的寬度更大，但亦可形成比區域51的X方向的寬度更小。
本實施形態的金屬配線35是進一步如圖5所示般，具有複數的角落部C1、複數的角落部C2及複數的角落部C3。角落部C1、C2是分別為第1角落部及第2角落部的例。
角落部C1是被設在區域53，具體而言，位於區域51與區域53的境界。各角落部C1是平面視具有比180度更大的角度。因此，各角落部C1是具有鈍角。各角落部C1的角度是例如270度。各角落部C1是被設在區域53的基端部與區域51之間。
角落部C2是被設在區域53。各角落部C2是平面視具有比180度更小的角度。因此，各角落部C2是具有銳角。各角落部C2的角度是例如90度。各角落部C2是被設在區域53的前端部。
角落部C3是被設在區域52，具體而言，位於區域51與區域52的境界。各角落部C3是平面視具有比180度更大的角度。因此，各角落部C3是具有鈍角。各角落部C3的角度是例如270度。各角落部C3是被設在區域52的基端部與區域51之間。
平面視，本實施形態的打線連接部35b是具有接近四角形(長方形)的形狀，具體而言，具有從長方形切掉角落部C1附近的部分之類的形狀。因此，打線連接部35b的平面形狀是成為角落部C1側凹下的八角形。其結果，打線連接部35b是離開各角落部C1而配置，且被配置於各角落部C2的附近。因此，平面視，打線連接部35b與各角落部C1的距離是形成比打線連接部35b與各角落部C2的距離更大。平面視的打線連接部35b與各角落部C1的距離是例如成為1μm以上。
又，本實施形態的插塞連接部35c是平面視位於打線連接部35b內，沿著打線連接部35b的輪廓而具有U字型的平面形狀。其結果，插塞連接部35c也離開各角落部C1而配置，且被配置於各角落部C2的附近。因此，平面視，插塞連接部35c與各角落部C1的距離是形成比插塞連接部35c與各角落部C2的距離更大。平面視的插塞連接部35c與各角落部C1的距離是例如成為1μm以上。
又，本實施形態的打線連接部35b及插塞連接部35c是也離開各角落部C3而配置。平面視的打線連接 部35b與各角落部C3的距離，或平面視的插塞連接部35c與各角落部C3的距離也例如成為1μm以上。
圖5是表示被設在區域53的+Y方向的端緣(上緣)的角落部C1及被設在區域53的-Y方向的端緣(下緣)的角落部C1。在平坦部35a與打線連接部35b的境界存在的階差是在前者的角落部C1的近旁的第1階差位置，於Y方向離開區域53的上緣，在比第1階差位置更離開前者的角落部C1的第2階差位置，於Y方向接近區域53的上緣。同樣，在平坦部35a與打線連接部35b的境界存在的階差是在後者的角落部C1的近旁的第3階差位置，於Y方向離開區域53的下緣，在比第3階差位置更離開後者的角落部C1的第4階差位置，於Y方向接近區域53的下緣。理由是因為本實施形態的打線連接部35b具有從長方形切掉角落部C1附近的部分之類的形狀。第1及第3階差位置是第1位置的例子，第2及第4階差位置是第2位置的例子。在本實施形態中，在平坦部35a與打線連接部35b的境界存在的階差會成為傾斜部R1。
本實施形態的金屬配線35是例如供給VCC電壓等的電源電壓的電源配線。此情況，打線連接部35b是作為從接合線38供給電源電壓的電源墊機能。包含金屬配線35的配線層是亦可包含供給輸入訊號或輸出訊號等的電氣訊號的金屬配線(訊號配線)，訊號配線是亦可包含與接合線電性連接的I/O(Input/Output)墊。此情況，從上述的配線層形成電源配線(金屬配線35)及訊號配線。
圖6是表示第1實施形態的半導體裝置的構造及其比較例的半導體裝置的構造的平面圖。
圖6(a)是表示比較例的半導體裝置內的金屬配線35。本比較例的金屬配線35的形狀是與第1實施形態的金屬配線35的形狀大概相同。但，本比較例的打線連接部35b的平面形狀不是八角形，而是成為四角形。因此，打線連接部35b會被配置於各角落部C1的附近。又，本比較例的插塞連接部35c的平面形狀是沿著此四角形的輪廓而具有U字型的平面形狀。因此，插塞連接部35c也被配置於各角落部C1的附近。
模擬的結果，就本比較例的金屬配線35而言，得知電流會集中於具有鈍角的角落部附近。因此，電流是集中於角落部C1、C3附近。另一方面，由於本比較例的金屬配線35是在角落部C1的附近含有打線連接部35b或插塞連接部35c，所以在角落部C1的附近含有傾斜部R1~R3。因此，恐有電流集中於傾斜部R1~R3之虞。此情況，一旦金屬配線35的厚度在傾斜部R1~R3變薄，則恐有在傾斜部R1~R3產生EM不良之虞。此問題是在金屬配線35為電源配線時容易發生。
圖6(b)是表示本實施形態的半導體裝置內的金屬配線35。本實施形態的打線連接部35b的平面形狀是成為角落部C1側凹下的八角形。因此，打線連接部35b會離開各角落部C1而配置。又，本實施形態的插塞連接部35c的平面形狀是除了凹下的部分，沿著此八角形的輪廓而具有U字型的平面形狀。因此，插塞連接部35c也離開各角落部C1而配置。
模擬的結果，得知在本實施形態的金屬配線35也是電流會集中於具有鈍角的角落部附近。因此，電流是集中於角落部C1、C3附近。但，因為本實施形態的打線連接部35b或插塞連接部35c是離開角落部C1而配置，所以本實施形態的金屬配線35是在角落部C1的附近不含傾斜部R1~R3。因此，若根據本實施形態，則可抑制電流集中於傾斜部R1~R3。藉此，即使金屬配線35的厚度在傾斜部R1~R3變薄，也可抑制在傾斜部R1~R3產生EM不良。此構造是例如最好在金屬配線35為電源配線的情況採用。
圖6(b)是表示平面視，角落部C1與打線連接部35b之間的X方向的距離Dx，及角落部C1與打線連接部35b之間的Y方向的距離Dy。在本實施形態中，距離Dx、Dy是例如皆為1μm以上，最好是皆為10μm以上。在本實施形態中，距離Dy比距離Dx更短，因此距離Dy表示角落部C1與打線連接部35b之間的距離。相反的，距離Dy亦可比距離Dx更長。
在本實施形態中，平坦部35a的一部分會被配置於區域53內，打線連接部35b的一部分會被配置於區域51內。但，打線連接部35b是亦可與插塞連接部35c同樣，只被配置在區域53內。
圖7是表示第1實施形態的半導體裝置的構造的平面圖。
圖7(a)是與圖5同樣，表示上述的通孔插塞34、金屬配線35、焊錫37及接合線38的平面形狀。但，圖5是僅表示各區域52的一部分，相對的，圖7(a)是表示各區域52的全體。
如圖7(a)所示般，本實施形態的各區域52是包含貫通金屬配線35的複數的開口部H。該等的開口部H是例如以鈍化絕緣膜36(圖1)來埋入。本實施形態的各區域52是進一步如圖7(a)所示般，在各區域52的X方向的端部附近含有上述的插塞連接部35d。
圖7(b)是舉本實施形態的複數的插塞連接部35d之中的1個為例表示。如圖7(b)所示般，本實施形態的半導體裝置是在各插塞連接部35d下具備複數的通孔插塞34。如圖7(b)所示般，本實施形態的金屬配線35是在各區域52內具有複數的角落部C4。各角落部C4是平面視具有比180度更小的角度。因此，各角落部C2是具有銳角。各角落部C4的角度是例如90度。
如以上般，本實施形態的金屬配線35是在離開具有鈍角的角落部C1的位置含有打線連接部35b或插塞連接部35c。因此，若根據本實施形態，則可抑制電流集中於例如傾斜部R1~R3等，可形成具有合適的構造的金屬配線35。 (第2實施形態)
圖8~圖12是表示第2實施形態的半導體裝置的製造方法的剖面圖。在圖8~圖12所示的半導體裝置的製造方法是相當於圖3及圖4所示的半導體裝置的製造方法之一例。
首先，準備陣列晶圓W2用的基板41，在基板41上依序形成絕緣膜42及配線層33(圖8(a))。絕緣膜42是例如SiO 2膜。配線層33是例如多晶矽層。
其次，在配線層33上形成層疊膜31、柱狀部32及層間絕緣膜21用的絕緣膜21a的一部分(圖8(b))。其結果，在基板41的上方形成包含層疊膜31、柱狀部32及配線層33的記憶格陣列。但，配線層33是進一步在後述的工程被蝕刻加工。層疊膜31是例如交替層疊複數的犠牲層及複數的絕緣膜31b，藉由將該等的犠牲層置換成複數的電極層31a而形成(置換(replace)工程)。此情況，柱狀部32是被形成為例如在置換工程前的層疊膜31內到達配線層33。
其次，在絕緣膜21a內，以能到達配線層33的方式形成通孔插塞34(圖9(a))。進一步，在絕緣膜21a內的柱狀部32上，依序形成接觸插塞29及配線層28(圖9(a))。
其次，在基板41的全面形成層間絕緣膜21用的絕緣膜21a的剩餘部分，在絕緣膜21a內的通孔插塞34及配線層28上依序形成通孔插塞27、配線層26、通孔插塞25、配線層24、通孔插塞23及金屬墊22(圖9(b))。
其次，準備電路晶圓W1用的基板11，在基板11上形成電晶體12(圖10)。進一步，在基板11及電晶體12上形成層間絕緣膜13，在層間絕緣膜13內的基板11或電晶體12上依序形成接觸插塞14、配線層15、通孔插塞14’、配線層15’、通孔插塞14”、配線層15”、通孔插塞16及金屬墊17(圖10)。
其次，將電路晶圓W1與陣列晶圓W2貼合(圖10)。具體而言，隔著層間絕緣膜13或絕緣膜21a等來貼合基板11與基板41。其結果，在電路晶圓W1上配置陣列晶圓W2。
其次，藉由CMP來除去基板41(圖11(a))。其結果，絕緣膜42的上面露出。
其次，藉由微影術(lithography)及RIE (Reactive Ion Etching)，加工絕緣膜42及配線層33(圖11(b))。其結果，在絕緣膜42及配線層33內形成開口部H1、H2，在開口部H1、H2內露出通孔插塞34。
其次，藉由微影術及RIE，加工開口部H1、H2內的絕緣膜21a(圖11(c))。其結果，在開口部H1的底部形成開口部H3，在開口部H2的底部形成開口部H4，通孔插塞34的露出面積會增大。然後，除去絕緣膜42。
其次，在配線層33上形成層間絕緣膜21用的絕緣膜21b，在絕緣膜21a、21b及通孔插塞34上形成金屬配線35(圖12(a))。金屬配線35是例如電源配線。金屬配線35是例如在基板11的全面形成金屬配線35用的配線層，藉由蝕刻加工此配線層而形成。此時，亦可由此配線層形成電源配線(金屬配線35)及訊號配線。另外，本實施形態的絕緣膜21b是不僅配線層33的上面，在配線層33的側面也形成。例如，在圖12(a)所示的配線層33的側面與金屬配線35的側面之間是介入有絕緣膜21b。
本實施形態的金屬配線35是被形成為包含參照圖1或圖5等說明的平坦部35a、打線連接部35b、插塞連接部35c、插塞連接部35d及傾斜部R1~R3。插塞連接部35d是在開口部H1、H3內被形成於通孔插塞34上。插塞連接部35c是在開口部H4內等被形成於通孔插塞34上。打線連接部35b是被形成於開口部H2內。平坦部35a是被形成於絕緣膜21b上。本實施形態的金屬配線35是進一步被形成為包含參照圖5等說明的區域51~53或角落部C1~C4。
另外，通孔插塞34的上端是如圖12(a)所示般，亦可從開口部H3、H4的底面突出至上方。此情況，插塞連接部35c、35d的上面的高度是如圖12(a)所示般，有比打線連接部35的上面的高度更高的情況。
其次，在基板11的全面形成鈍化絕緣膜36，藉由微影術及RIE，在鈍化絕緣膜36內形成開口部P(圖12(b))。其結果，打線連接部35b的上面會露出於開口部P內。
其次，在開口部P內的打線連接部35b的上面，藉由焊錫37來安裝接合線38(圖12(c))。其結果，接合線38會經由焊錫37來與打線連接部35b電性連接。
然後，電路晶圓W1及陣列晶圓W2會被切斷成複數的晶片。如此製造本實施形態的半導體裝置。
如以上般，若根據本實施形態，則可製造第1實施形態的半導體裝置。藉此，可形成具有合適的構造的金屬配線35。
以上，說明了幾個的實施形態，但該等的實施形態是作為例子提示者，不是意圖限定發明的範圍。在本說明書說明的新穎的裝置及方法是能以其他的各種的形態實施。又，對於在本說明書說明的裝置及方法的形態，可在不脫離發明的主旨的範圍內進行各種的省略、置換、變更。附上的申請專利範圍及其均等的範圍為發明的範圍或主旨所包含，意圖包含如此的形態或變形例。
1:電路晶片 2:陣列晶片 11:基板 12:電晶體 12a:閘極絕緣膜 12b:閘極電極 13:層間絕緣膜 14:接觸插塞 14’:通孔插塞 14”:通孔插塞 15:配線層 15’:配線層 15”:配線層 16:通孔插塞 17:金屬墊 21:層間絕緣膜 21a:絕緣膜 21b:絕緣膜 22:金屬墊 23:通孔插塞 24:配線層 25:通孔插塞 26:配線層 27:通孔插塞 28:配線層 29:接觸插塞 31:層疊膜 31a:電極層 31b:絕緣膜 32:柱狀部 32a:區塊絕緣膜 32b:電荷蓄積層 32c:隧道絕緣膜 32d:通道半導體層 32e:核心絕緣膜 33:配線層 34:通孔插塞 35:金屬配線 35a:平坦部 35b:打線連接部 35c:插塞連接部 35d:插塞連接部 36:鈍化絕緣膜 37:焊錫 38:接合線 41:基板 42:絕緣膜 51:區域 52:區域 53:區域
[圖1]是表示第1實施形態的半導體裝置的構造的剖面圖。 [圖2]是表示第1實施形態的半導體裝置的構造的擴大剖面圖。 [圖3、圖4]是表示第1實施形態的半導體裝置的製造方法的剖面圖。 [圖5]是表示第1實施形態的半導體裝置的構造的平面圖。 [圖6(a)、(b)]是表示第1實施形態的半導體裝置的構造及其比較例的半導體裝置的構造的平面圖。 [圖7(a)、(b)]是表示第1實施形態的半導體裝置的構造的平面圖。 [圖8(a)~12(c)]是表示第2實施形態的半導體裝置的製造方法的剖面圖。
34:通孔插塞
35:金屬配線
35a:平坦部
35b:打線連接部
35c:插塞連接部
37:焊錫
38:接合線
51:區域
52:區域
53:區域
C1,C2,C3:角落部
R1~R3:傾斜部

Claims (20)

  1. 一種半導體裝置，其特徵係具備：第1基板；被設在前述第1基板上的電晶體；被設在前述電晶體的上方的記憶格陣列；及被設在前述電晶體的上方的金屬層，前述金屬層係包含：延伸於第1方向的第1區域；及前述第1方向的寬度比前述第1區域更小，從前述第1區域突出至與前述第1方向交叉的第2方向，包含打線連接部的第2區域，在前述第2區域的基端部與前述第1區域之間係設有從與前述第1方向及前述第2方向交叉的第3方向看具有比180度更大的角度的第1角落部，前述金屬層係包含：位於前述第1區域內，在第1高度具有下面的第1部分；及位於前述第2區域內，在比前述第1高度更低的第2高度具有下面的第2部分，在前述第1部分與前述第2部分的境界存在的階差係在前述第1角落部的近旁的第1位置，於前述第2方向離開前述第2區域的端緣，在比前述第1位置更離開前述第1角落部的第2位置，於前述第2方向接近前述第2區域的端緣。
  2. 如請求項1記載的半導體裝置，其中，前 述金屬層更包含：從前述第1區域延伸至前述第2區域的相反側的第3區域。
  3. 如請求項1記載的半導體裝置，其中，從前述第3方向看的前述第2部分與前述第1角落部的距離為1μm以上。
  4. 如請求項1記載的半導體裝置，其中，前述金屬層更包含：連接前述第1部分與前述第2部分，在前述第1部分與前述第2部分之間傾斜的第1傾斜部。
  5. 如請求項1記載的半導體裝置，其中，前述第2部分係具有從前述第3方向看前述第1角落部側凹下的形狀。
  6. 如請求項1記載的半導體裝置，其中，前述金屬層更包含：位於前述第2區域內，在比前述第2高度更低的第3高度具有下面的第3部分。
  7. 如請求項6記載的半導體裝置，其中，從前述第3方向看的前述第3部分與前述第1角落部的距離為1μm以上。
  8. 如請求項6記載的半導體裝置，其中，更具備被設在前述第3部分下的第1通孔插塞。
  9. 如請求項6記載的半導體裝置，其中，前述金屬層更包含：連接前述第2部分與前述第3部分，在前述第2部分與前述第3部分之間傾斜的第2傾斜部。
  10. 如請求項2記載的半導體裝置，其中，前述金屬層更包含：位於前述第3區域內，在比前述第1高 度更低的第4高度具有下面的第4部分。
  11. 如請求項10記載的半導體裝置，其中，更具備被設在前述第4部分下的第2通孔插塞。
  12. 如請求項1記載的半導體裝置，其中，在前述第2區域的前端部設有從前述第3方向看具有比180度更小的角度的第2角落部，從前述第3方向看，前述第2部分與前述第1角落部的距離係比前述第2部分與前述第2角落部的距離更大。
  13. 一種半導體裝置的製造方法，其特徵包括：在第1基板上形成電晶體，在前述電晶體的上方形成記憶格陣列，在前述電晶體的上方形成金屬層，前述金屬層係被形成為包含：延伸於第1方向的第1區域；及前述第1方向的寬度比前述第1區域更小，從前述第1區域突出至與前述第1方向交叉的第2方向，包含打線連接部的第2區域，在前述第2區域的基端部與前述第1區域之間係形成從與前述第1方向及前述第2方向交叉的第3方向看具有比180度更大的角度的第1角落部，前述金屬層係被形成為包含：位於前述第1區域內，在第1高度具有下面的第1部分；及 位於前述第2區域內，在比前述第1高度更低的第2高度具有下面的第2部分，在前述第1部分與前述第2部分的境界存在的階差係被形成為在前述第1角落部的近旁的第1位置，於前述第2方向離開前述第2區域的端緣，在比前述第1位置更離開前述第1角落部的第2位置，於前述第2方向接近前述第2區域的端緣。
  14. 如請求項13記載的半導體裝置的製造方法，其中，前述金屬層係被形成為更包含：連接前述第1部分與前述第2部分，在前述第1部分與前述第2部分之間傾斜的第1傾斜部。
  15. 如請求項13記載的半導體裝置的製造方法，其中，前述金屬層係被形成為更包含：位於前述第2區域內，在比前述第2高度更低的第3高度具有下面的第3部分。
  16. 如請求項15記載的半導體裝置的製造方法，其中，前述金屬層係被形成為更包含：連接前述第2部分與前述第3部分，在前述第2部分與前述第3部分之間傾斜的第2傾斜部。
  17. 如請求項13記載的半導體裝置的製造方法，其中，前述金屬層係被形成為更包含：包括從前述第1區域延伸至前述第2區域的相反側的第3區域，位於前述第3區域內，在比前述第1高度更低的第4高度具有下面的第4部分。
  18. 如請求項13記載的半導體裝置的製造方法，其中，前述記憶格陣列係藉由在第2基板的上方形成前述記憶格陣列，經由前述記憶格陣列來將前述第2基板與前述第1基板貼合，而被形成於前述第1基板的上方。
  19. 如請求項18記載的半導體裝置的製造方法，其中，更包括：在將前述第2基板與前述第1基板貼合之後，除去前述第2基板。
  20. 如請求項19記載的半導體裝置的製造方法，其中，前述金屬層係在前述第2基板被除去之後，被形成於前述記憶格陣列的上方。
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