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TWI854005B - 半導體裝置及其形成方法 - Google Patents

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TWI854005B
TWI854005B TW109128355A TW109128355A TWI854005B TW I854005 B TWI854005 B TW I854005B TW 109128355 A TW109128355 A TW 109128355A TW 109128355 A TW109128355 A TW 109128355A TW I854005 B TWI854005 B TW I854005B
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layer
metal layer
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gate stack
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TW109128355A
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English (en)
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TW202114230A (zh
Inventor
蔡國強
陳志輝
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

在此揭露半導體裝置及其製造方法。一種例示性的半導體裝置包含基板；閘極結構，設置於基板及半導體裝置的通道區上，其中閘極結構包含閘極堆疊及沿著閘極堆疊的多個側壁設置的間隔物，閘極堆疊包含閘極介電層及閘極電極；第一金屬層，設置於閘極堆疊上，其中第一金屬層在閘極介電層及閘極電極上橫向接觸間隔物；以及閘極導孔，設置於第一金屬層上。

Description

半導體裝置及其形成方法
本發明實施例是關於半導體技術，特別是關於一種包含導孔之半導體結構。
積體電路(integrated circuit，IC)產業經歷了快速成長。積體電路的材料與設計的科技進步產生了多個世代的積體電路，其中每一世代具有較先前世代更小更複雜的電路。積體電路演進期間，功能密度(即單位晶片面積的互連裝置數目)通常會增加而幾何尺寸(即可使用生產製程創建的最小元件(或線))卻減少。此微縮化的過程通常會以增加生產效率與降低相關成本而提供助益。
然而，此微縮化也增加了積體電路的製造及生產的複雜度，且為了實現以上進展，在積體電路製造及生產上需要類似的發展。例如，已觀察到由於半導體裝置的微縮化，閘極導孔與源極/汲極(source/drain，S/D)接觸件之間的空間逐漸變小。如果閘極導孔與S/D接觸件之間的空間太小，例如，由於製造時之疊置遮罩的移位，可能會在閘極與S/D導電材料之間造成漏電流。此外，由於金屬閘極與閘極導孔之間以及S/D接觸件與S/D導孔之間的較小的接觸面積以及不同的導電材料，金屬閘極與閘極導孔之間的電阻以及S/D接觸件與S/D導孔之間的電阻會較高。因此，需要改進。
一種半導體裝置，包括：基板；閘極結構，設置於基板上及半導體裝置的通道區上，其中閘極結構包括閘極堆疊及沿著閘極堆疊的多個側壁設置的多個間隔物，閘極堆疊包括閘極介電層及閘極電極；第一金屬層，設置於閘極堆疊上，其中第一金屬層在閘極介電層及閘極電極上橫向接觸間隔物；以及閘極導孔，設置於第一金屬層上。
一種半導體裝置，包括：基板，包括形成於多個源極/汲極區之間的通道區；閘極結構，設置於基板的通道區上，其中閘極結構包括閘極堆疊及沿著閘極堆疊的多個側壁設置的多個間隔物，且間隔物的頂表面位於閘極堆疊的頂表面上方；多個源極/汲極接觸件，設置於基板的S/D區上；第一金屬層，設置於S/D接觸件上；S/D導孔，具有與第一金屬層相同的材料且設置於第一金屬層上，其中S/D導孔的底表面的面積小於第一金屬層的底表面的面積；以及層間介電(interlayer dielectric，ILD)層，形成於閘極結構上，其中ILD層的頂表面在間隔物的頂表面上延伸。
一種半導體裝置的形成方法，包括：形成鰭片於基板上；形成閘極結構於鰭片的通道區上，其中閘極結構包括閘極堆疊及沿著閘極堆疊的多個側壁設置的多個間隔物，閘極堆疊包括閘極介電層及閘極電極；磊晶成長源極/汲極部件於該鰭片的源極/汲極區上；形成第一層間介電層於S/D部件及基板上；凹蝕包括間隔物及閘極堆疊的閘極結構，使得間隔物的頂表面低於第一ILD層的頂表面，且閘極堆疊的頂表面低於間隔物的頂表面；以及藉由由下而上的成長製程形成第一金屬層於閘極堆疊上，其中第一金屬層覆蓋包括閘極介電層及閘極電極的閘極堆疊的頂表面。
100:方法
102,104,106,108,110,112,114,116,118,120,122,124,126,128,130:操作
200:半導體裝置
202:基板
204:鰭片
210:閘極結構
211:閘極堆疊
212:閘極介電層
213:閘極電極
214:閘極間隔物(間隔物)
214-1:介電層
214-2:圖案層
218:溝槽
218-1:頂部
218-2:底部
220:磊晶S/D部件(S/D部件)
230:第一ILD層
240:第一金屬層
242:犧牲層
244:接觸開口
246:第一隔離部件
248:第二ILD層
250:S/D接觸件
252:第二隔離部件
252’:隔離層
254:第二金屬層
260:接觸蝕刻停止層(CESL層)
270:第三ILD層
280:S/D接觸孔
290:閘極導孔
A-A,B-B:面
H1,H2,H3,H4,H5,H6:高度
x,y,z:方向
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1圖根據本揭露的一些實施例繪示了用於製造半導體裝置的範例方法的流程圖；第2圖根據本揭露的一些實施例繪示了範例半導體裝置的三維透視圖；第3、4、6~15、17、及18圖根據本揭露的一些實施例繪示了在第1圖的方法的中間階段的範例半導體裝置的沿著第2圖所示的面A-A的剖面圖；第5A圖根據本揭露的一些實施例繪示了範例半導體裝置的閘極電極與第一金屬層之間的接觸輪廓的三維透視圖；第5B~5F圖根據本揭露的一些實施例繪示了範例半導體裝置的閘極電極與第一金屬層之間的接觸輪廓的沿著第5A圖中所示的面B-B的剖面圖；第16圖根據本揭露的一些實施例繪示了範例半導體裝置的S/D接觸件與第二金屬層之間的接觸輪廓的三維透視圖；第19圖根據本揭露的一些實施例繪示了範例半導體裝置的閘極電極、第一金屬層、及閘極導孔的接觸輪廓的三維透視圖；第20圖根據本揭露的一些實施例繪示了範例半導體裝置的S/D接觸件、第二金屬層、及S/D導孔的接觸輪廓的三維透視圖；以及第21~23圖根據本揭露的一些實施例繪示了範例半導體裝置的沿著第2圖中所示的面A-A的剖面圖。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物 之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。
此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。另外，在本揭露中一個部件位於另一個部件上、連接至另一個部件、及/或耦合至另一個部件之形成可以包含部件直接接觸的實施例，也可以包含額外的部件插入這些部件的實施例，使得這些部件可以不是直接接觸。此外，空間相對用詞，例如「較低的」、「較高的」、「水平」、「垂直」、「上方」、「在......上」、「下方」、「在......下」、「上」、「下」、「頂」、「底」等，及其衍伸字(例如「水平地」、「向下地」、「向上地」等)是為了便於描述本揭露的一個部件與另一個部件的關係。空間相對用詞用以包括裝置包含部件之不同方位。更進一步，當一個數字或一個範圍的數字以「約」、「大約」、及類似用語描述，該用語是用以涵蓋落在包含所描述的數字的合理範圍的數字，例如落在所描述的數字或本領域中具有通常知識者所理解的其他數值的+/-10%之中。例如，用語「約5nm」涵蓋從4.5nm到5.5nm的尺度範圍。
本揭露大致上係關於半導體裝置及其製造。由於半導體裝置的微縮化，半導體裝置的不同的組件之間的幾何尺寸越來越小，可能會造成一些問題並損害半導體裝置的性能。例如，在習知的製造中，由於硬遮罩的疊置移位及/或製造偏差，閘極導孔與S/D接觸件之間的空間可能會非常小。由於閘極導孔與S/D接觸件之間的短路徑，可能會產生漏電流。這可能包含低產率及損害半導體裝置的效能。此外，始終需要降低金屬閘極與閘極導孔之間及/或S/D接觸件與 S/D導孔之間的電阻。
本揭露提供了一種在閘極導孔與S/D接觸件之間有硬遮罩隔離(hard mask isolation)的半導體裝置。硬遮罩隔離可以包含能夠在閘極導孔與S/D接觸件之間提供安全的空間的一或多個膜層，藉此減輕其之間漏電流的產生。此外，為了降低閘極與閘極導孔之間及/或S/D接觸件與S/D導孔之間的電阻，本揭露提供了一種半導體裝置，其中有額外的金屬層設置於閘極與閘極導孔之間及/或S/D接觸件與S/D穿孔之間。額外的金屬層包含與導孔相同的材料，且擴大接觸件(例如，金屬閘極或S/D接觸件)與導孔(例如，閘極導孔或S/D導孔)之間的接觸面積，藉此降低其之間的接觸電阻。因此，可以改善半導體裝置的效能。當然，這些優點只是例示性的，且沒有特定優點對於任何特定實施例是必須的。
第1圖根據本揭露的一些實施例繪示了用於形成半導體裝置200(以下簡稱為「裝置200」)的方法100的流程圖。方法100只是一個範例且並非試圖將本揭露限制為超出申請專利範圍中明確記載的範圍。額外的操作可以在方法100之前、過程中、及之後進行，且一些所描述的操作可以為了上述方法的其他實施例被取代、刪除、或移動。以下結合其他圖式以描述方法100，上述圖式中繪示了在方法100的中間步驟中裝置200的各種三維及剖面圖。特別是，第2圖繪示了最初提供的裝置200的三維圖。第3、4、6~15、17及18圖繪示了裝置200的沿著第2圖中所示的面A-A(即沿著x方向)的剖面圖。
裝置200可以是一種在積體電路(integrated circuit，IC)加工期間所製造的中間裝置，其可以包含：靜態隨機存取記憶體(static random-access memory，SRAM)及/或其他邏輯電路；被動元件，例如電阻器、電容器、及電感器；以及主動元件，例如p型鰭式場效電晶體(p-type FETs，PFETs)、n型鰭式場效電晶體(n-type FETs，NFETs)、鰭式場效電晶體(Fin-like FETs，FinFETs)、 金屬氧化物半導體場效應電晶體(metal-oxide semiconductor field effect transistors，MOSFET)、互補式金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)電晶體、雙極電晶體、高電壓電晶體、高頻電晶體、及/或其他記憶體單元。裝置200可以是積體電路(IC)的一部分的核心區(通常稱為邏輯區)、記憶體區(例如靜態隨機存取記憶體(SRAM)區)、類比區、邊緣區(通常稱為輸入/輸出(I/O)區)、虛設區(dummy region)、其他適合的區、或其組合。在一些實施例中，裝置200可以是一部分的IC晶片、系統單晶片(system on chip，SoC)、或其中一部分。本揭露並非限定於任何特定數目的裝置或裝置區、或限定於任何特定裝置配置。例如，雖然所繪示的裝置200是一種三維FET裝置，本揭露也可以提供用於製造平面FET裝置的實施例。
參照第1及2圖，在操作102，方法100提供了一種半導體裝置200。半導體裝置200包含一或多個鰭片204，鰭片204從基板202突出且由隔離結構208分離。一或多個閘極結構210設置於基板202及鰭片204上。閘極結構210定義出鰭片204的通道區(被閘極結構210覆蓋)、源極區及汲極區(皆稱為源極/汲極(S/D)區)。閘極結構210可以包含閘極堆疊211及沿著閘極堆疊211的側壁設置的閘極間隔物214。閘極結構210可以包含其他組件，例如一或多個閘極介電層(設置於基板202上且閘極堆疊211下方)、阻障層、黏著層(glue layer)、蓋層、其他適合的膜層、或其組合。各種閘極硬遮罩層可以設置於閘極堆疊211上，且可以視為閘極結構210的一部分。裝置200也可以包含磊晶成長於基板202及鰭片204上的S/D部件220。裝置200也可以包含設置於基板202及鰭片204上以及閘極結構210之間的層間介電(interlayer dielectric，ILD)層230。應當理解，裝置200所包含的組件並非限定於如第2圖所示的數目及配置。裝置200可以包含更多或更少的組件，例如，更多或更少的閘極結構及/或S/D部件。
在第2圖所描繪的實施例中，裝置200包含基板(晶圓)202。在所 描繪的實施例中，基板202是包含矽(silicon)的塊體(bulk)基板。替代地或額外地，塊體基板包含另一種元素半導體、化合物半導體、合金半導體、或其組合。替代地，基板202是絕緣層上半導體(semiconductor-on-insulator)基板，例如絕緣層上矽(silicon-on-insulator，SOI)基板、絕緣層上矽鍺(silicon germanium-on-insulator，SGOI)基板、或絕緣層上鍺(germanium-on-insulator，GOI)基板。絕緣層上半導體基板可以利用分離值入氧氣(separation by implantation of oxygen，SIMOX)、晶圓接合、及/或其他適合的方法來製造。基板202可以包含各種摻雜區。在一些實施例中，基板202包含由n型摻質摻雜的n型摻雜區(例如，n型壁)，其中n型摻質為例如磷(phosphorus)(例如，31P)、砷(arsenic)、其他n型摻質、或其組合。在一些實施例中，基板202包含由p型摻質摻雜的p型摻雜區(例如，p型壁)，其中p型摻質為例如硼(boron)(例如，11B、BF2)、銦(indium)、其他p型摻質、或其組合。可以進行離子植入製程、擴散製程、及/或其他適合的摻雜製程以形成各種摻雜區。
半導體鰭片204形成於基板202上。每個鰭片204可以適合用於提供n型FET或p型FET。鰭片204定向為實質上與彼此平行。每個鰭片204具有沿著其x方向上的長度定義的至少一個通道區以及至少一個源極區及一個汲極區，其中上述至少一個通道區被閘極結構覆蓋且設置於S/D區之間。在一些實施例中，鰭片204為部分的基板202(例如基板202的材料層的一部分)。例如，在所描繪的實施例中，其中基板202包含矽，鰭片204包含矽。替代地，在一些實施例中，鰭片204是定義於材料層中，例如上覆基板202的一或多個半導體材料層。例如，鰭片204可以包含具有各種半導體層(例如異質結構)的半導體層堆疊，其設置於基板202上。半導體層可以包含任何適合的半導體材料，例如矽、鍺(germanium)、矽鍺(silicon germanium)、其他適合的材料、或其組合。半導體層可以包含相同或不同的材料、蝕刻速率、組成原子百分比、組成重量百 分比、厚度、及/或配置，取決於裝置200的設計需求。鰭片204是由包含各種沉積、光微影、及/或蝕刻製程的任何適合的製程所形成。
隔離結構208形成於基板202上且分離較低的部分的鰭片204。隔離結構208電性上隔離裝置200的主動裝置區及/或被動裝置區。隔離結構可以配置為不同的結構，例如淺溝槽隔離(shallow trench isolation，STI)結構、深溝槽隔離(deep trench isolation，DTI)結構、矽局部氧化(local oxidation of silicon，LOCOS)結構、或其組合。隔離結構208包含隔離材料，例如氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、其他適合的隔離材料、或其組合。隔離結構208是藉由以下製程所沉積：化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic vapor deposition，ALD)、高密度電漿CVD(high density plasma CVD，HDPCVD)、金屬有機CVD(metal organic CVD，MOCVD)、遠程電漿CVD(remote plasma CVD，RPCVD)、電漿輔助CVD(plasma enhanced CVD，PECVD)、低壓CVD(low pressure CVD，LPCVD)、原子層CVD(atomic layer CVD，ALCVD)、常壓CVD(atmosphere pressure CVD，APCVD)、其他適合的沉積製程、或其組合。在一些實施例中，隔離結構208是在鰭片204形成之前形成(隔離優先方案(isolation-first scheme))。在一些其他的實施例中，鰭片204是在隔離結構208形成之前形成(鰭片優先方案(fin-first scheme))。可以在隔離結構208上進行平坦化製程，例如化學機械拋光(chemical mechanical polishing，CMP)製程。
在第2圖所描繪的實施例中，各種閘極結構210形成於鰭片204上。閘極結構210沿著y方向延伸且設置為實質上彼此平行。閘極結構210齒合(engage)鰭片204的各個通道區，使得電流可以在操作中流動於鰭片204的各個S/D區之間。每個閘極結構210可以包含閘極堆疊211及間隔物214。閘極堆疊211 可以包含閘極介電層212、閘極電極213、硬遮罩層(未顯示)、及/或其他適合的膜層。閘極介電層212可以包含高k介電材料，其為具有大於二氧化矽(silicon dioxide，SiO2)的介電常數(大約是3.9)之介電常數的材料。閘極電極213可以包括含金屬的材料。在一些實施例中，閘極電極213可以包含功函數金屬組件及填充金屬組件。功函數金屬組件是配置為調整其對應的FET的功函數以達到期望的臨界電壓(threshold voltage，Vt)。在各種實施例中，功函數金屬組件可以包含TiAl、TiAlN、TaCN、TiCN、TiN、WN、W、其他適合的材料、或其組合。填充金屬組件是配置為用作功能性閘極結構的主要導電部。在各種實施例中，填充金屬組件可以包含鋁(Aluminum，Al)、鎢(tungsten，W)、銅(Copper，Cu)、或其組合。每個閘極結構210具有在S/D區之間沿著x方向的閘極長度。
間隔物214沿著閘極堆疊211的側壁設置。間隔物214可以包含一或多個介電層及圖案層。例如，如第2圖所描繪，間隔物214包含沿著閘極堆疊211的側壁設置的介電層214-1以及沿著介電層214-1的側壁設置的圖案層214-2。在一些實施例中，介電層214-1可以包含任何適合的介電材料，例如矽、氧(oxygen)、碳(carbon)、氮(nitrogen)、其他適合的材料、或其組合(例如，氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、或碳化矽(silicon carbide，SiC)、低k(k<3.9)介電質)。在一些實施例中，圖案層214-2可以包含具有與介電層不同的蝕刻速率的任何適合的材料，例如氮化矽(SiN)、碳氮化矽(silicon carbon nitride，SiCN)、碳氮氧化矽(silicon oxycarbonitride，SiOCN)、其他適合的材料、或其組合。例如，間隔物214的圖案層214-2包含富氮(nitride-rich)SiN，其中氮化物的莫耳比率是約20%至約60%(例如，多於50%)。間隔物214的形成可以包含各種步驟。例如，第一，介電層214-1共形地形成於基板202上，且圖案層214-2共形地形成於介電層214-1上。介電層214-1可以藉由任何適合的方法來形成，例如ALD、CVD、PVD、其他適合的方法、或其組合。圖案層214-2 可以藉由任何適合的方法，例如ALD，沉積至任何適合的厚度。隨後，藉由非等向性蝕刻製程或任何其他適合的製程來移除介電層214-1及圖案層214-2的頂部。蝕刻製程可以是乾蝕刻製程、濕蝕刻製程、反應性離子蝕刻(reactive ion etching，RIE)製程、或其組合。介電層214-1及圖案層214-2的剩餘的部分形成閘極間隔物214。
在一些其他的實施例中，閘極結構210是在製造裝置200的其他組件(例如，磊晶S/D部件220及第一ILD層230)之後利用閘極替換製程(gate replacement process)所形成。在閘極替換製程中，形成虛置閘極結構於鰭片204的通道區上。每個虛置閘極結構可以包括含有多晶矽(或多晶)的虛置閘極電極與各種其他膜層，例如，設置於虛置閘極電極上的硬遮罩層，以及設置於鰭片204及基板202上和虛置閘極電極下方的界面層。接著間隔物214藉由前述任何適合的方法沿著虛置閘極結構的側壁形成。在形成磊晶S/D部件220以及第一ILD層230之後，利用一或多種蝕刻製程(例如濕蝕刻、乾蝕刻、RIE、或其他蝕刻技術)將虛置閘極結構沿著間隔物214移除，因此在鰭片204的通道區上留下開口以代替被移除的虛置閘極結構。接著藉由各種製程，例如ALD、CVD、PVD、及/或其他適合的製程，用介電材料填充開口以形成閘極介電層212。接著沉積金屬閘極材料(例如，閘極電極213包含功函數組件及金屬填充組件)於閘極介電層上以形成金屬閘極堆疊211。閘極堆疊211是藉由各種沉積製程所形成，例如ALD、CVD、PVD、及/或其他適合的製程。可以進行CMP製程以移除閘極堆疊211及/或間隔物214之過量的材料以平坦化閘極結構210。
在一些實施例中，閘極結構210以及第一ILD層230沿著z方向的高度H1為約30nm至約60nm。
依舊參照第2圖，裝置200也包含形成於鰭片204的源極/汲極區的磊晶S/D部件220。例如，半導體材料(例如矽鍺(SiGe)、磷化矽(silicon phosphide，SiP)或碳化矽(SiC))磊晶成長於鰭片204，形成磊晶S/D部件220於鰭片204上。在一些進一步的實施例，磊晶源極/汲極部件220沿著y方向橫向延伸(成長)，使得磊晶源極/汲極部件220合併為跨越一個以上鰭片的磊晶源極/汲極部件。在一些實施例中，磊晶源極/汲極部件220包含部分合併的部分及/或完全合併的部分。在一些其他的實施例中，磊晶源極/汲極部件220在各自的鰭片204上分離且並未橫向合併。磊晶製程可以實施CVD沉積技術(例如，氣相磊晶(vapor-phase epitaxy，VPE)、超高真空CVD(ultra-high vacuum CVD，UHV-CVD)、LPCVD、及/或PECVD)、分子束磊晶(molecular beam epitaxy)、其他適合的SEG製程、或其組合。磊晶製程可以使用氣體及/或液體前驅物，上述前驅物會與鰭片204的成分交互作用。在一些欲形成N型FET裝置的實施例中，S/D部件220可以包含磊晶成長的矽(epitaxially grown silicon，epi Si)。替代地，在欲形成P型FET裝置時，S/D部件220可以包含磊晶成長的矽鍺(SiGe)。在一些實施例中，S/D部件220在磊晶製程中可以是原位(in-situ)摻雜的或無摻雜的。在一些實施例中，S/D部件220是以n型摻質(例如磷或砷)及/或p型摻質(例如硼或BF2)來摻雜，取決於在各自的FET裝置區製造的FET的類型。在一些實施例中，S/D部件220包含在通道區中達到期望的拉伸應力及/或壓縮應力的材料及/或摻質。在一些實施例中，藉由將雜質添加至磊晶製程的源極材料以在沉積時摻雜磊晶S/D部件220。在一些實施例中，磊晶S/D部件220是藉由沉積製程之後的離子值入製程來摻雜。在一些實施例中，進行退火處理以活化裝置200的磊晶S/D部件220中的摻質。
依舊參照第2圖，裝置200包含形成於基板202的源極/汲極區上、以及閘極結構210之間的第一層間介電(ILD)層230。在一些實施例中，第一層間介電層230可以包含氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、正矽酸乙脂(tetraethylorthosilicate，TEOS)形成的氧化物、無摻雜的矽酸鹽玻璃、 或摻雜的氧化矽例如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、熔矽石玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼摻雜矽玻璃(boron doped silicon glass，BSG)、低k介電材料、其他適合的介電材料、或其組合。例示性的低k介電材料包含FSG、碳摻雜氧化矽、Black Diamond®(Applied Materials of Santa Clara,California)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶氟化碳(amorphous fluorinated carbon)、聚對二甲苯(Parylene)、BCB、SiLK(Dow Chemical,Midland,Michigan)、聚醯亞胺(polyimide)、其他低k介電材料、或其組合。第一ILD層230包含與間隔物214(尤其是間隔物圖案層214-2)為不同的材料之介電材料，藉此在後續的蝕刻製程中達到蝕刻選擇性。例如，在間隔物圖案層214-2包含富氮SiN時，其中氮化物的莫耳比率為約20%至約60%(例如，多於50%)，第一ILD層230包含富氧(oxide-rich)SiO2，其中氧化物的莫耳比率為約20%至約60%(例如，多於50%)。在一些實施例中，第一ILD層230有多層結構，其具有多種介電材料。在一些實施例中，第一ILD層230可以藉由沉積製程(例如CVD、FCVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、電鍍、其他適合的方法、或其組合)來形成，藉此覆蓋基板202、S/D部件220及閘極結構210。在沉積第一ILD層230之後，可以進行CMP製程及/或其他平坦化製程以露出閘極結構210。
現在參照第1及3圖，在操作104，包含閘極堆疊211及間隔物214的閘極結構210被凹蝕，使得每個閘極堆疊211及間隔物214具有在第一ILD層230的頂表面下方的頂表面。在一些實施例中，如第3圖所描繪，閘極堆疊211及間隔物214被凹蝕至不同的高度，使得閘極堆疊211的頂表面在間隔物214的頂表面下方，且兩者皆在第一ILD層230的頂表面下方。凹蝕製程可以包含多於一個步驟。例如，在第一步驟中，包含閘極堆疊211及間隔物214的閘極結構210被凹蝕 至高度H2，高度H2小於第一ILD層230的高度H1；接著，在第二步驟中，進一步將閘極堆疊211凹蝕至高度H3，高度H3小於間隔物214的高度H2。凹蝕製程可以包含不同的蝕刻製程，例如，乾蝕刻、濕蝕刻、或其組合。在一些實施例中，包含閘極堆疊211及間隔物214的閘極結構210是透過選擇性乾蝕刻從高度H1凹蝕至高度H2，接著進一步透過濕蝕刻及乾蝕刻的組合將閘極堆疊211凹蝕至高度H3。在所描述的實施例中，T形溝槽218形成於包含閘極堆疊211及間隔物214的閘極結構210上以及第一ILD層230之間。如第3圖所描繪，溝槽218包含頂部218-1及底部218-2，在x-z平面形成一個T形剖面，其中頂部218-1具有比底部218-2更大的開口。在所描繪的實施例中，溝槽218的頂部218-1位於間隔物214的頂表面上且由第一ILD層230的一部分側壁包圍，而溝槽218的底部218-2位於閘極堆疊211的頂表面上，位於間隔物214的頂表面下方，且由間隔物214的一部分側壁包圍。
在一些實施例中，第一ILD層230沿著z方向的高度H1為約30奈米(nm)至約60nm；間隔物214沿著z方向的高度H2為約20nm至約40nm，H2比第一ILD層230的高度H1低約5nm至約20nm。在一些進一步的實施例中，間隔物214的高度H2為第一ILD層230的高度H1的約50%至約80%。在一些實施例中，閘極堆疊211沿著z方向的高度H3為約5nm至約20nm，H3比間隔物214的高度H2低約10nm至約30nm。在一些進一步的實施例中，閘極堆疊211的高度H3為間隔物214的高度H2的約30%至約50%，其為第一ILD層230的高度H1的約20%至約40%。在第3圖所描繪的實施例中，第一ILD層的高度H1為約40nm，間隔物214的高度H2為約30nm，而閘極堆疊211的高度H3為約10nm。在半導體裝置的習知結構中，間隔物的高度約與ILD層的高度相同；且閘極電極的高度為約間隔物及ILD層的高度的50%。因此，在本揭露中，與半導體裝置的習知結構相比，閘極堆疊211與間隔物214之間的高度差較大，且進一步與半導體裝置的習知結構相比，閘極堆疊211與第一ILD層230之間的高度差較大。這可以擴大閘極堆疊211與之 後形成的S/D導孔280(顯示於第18圖)之間的距離。此外，T形溝槽218將會以低k材料(顯示於第18圖)填充，低k材料可以提供比間隔物214的材料更好的隔離。藉此，在本揭露中閘極電極與S/D導孔之間的隔離以及S/D接觸件與閘極導孔之間的隔離得到改善，可以減輕製造時的疊置移位所造成的漏電流問題。
參照第1、4、及5A圖，在操作106，第一金屬層240沉積於閘極堆疊211上。如第5A圖所描繪，沉積第一金屬層240以實質上沿著x方向(閘極長度方向)及y方向(與閘極長度方向垂直的方向)兩者覆蓋閘極堆疊211的整個頂表面。如第4圖所描繪，第一金屬層240的頂表面位於間隔物214的頂表面下方。且，第一金屬層240橫向接觸間隔物214的側壁。在一些實施例中，第一金屬層240包含金屬材料例如鎢(tungsten，W)、鈷(cobalt，Co)、鋁(aluminum，Al)、鋯(zirconium，Zr)、金(gold，Au)、鉑(platinum，Pt)、銅(copper，Cu)、釕(ruthenium，Ru)、金屬化合物、或其組合。在一些實施例中，第一金屬層240的材料與閘極堆疊211的材料相異。在一些進一步的實施例中，第一金屬層240的材料與之後形成的閘極導孔290(顯示於第18圖)相同。在一些實施例中，第一金屬層240是從閘極堆疊211藉由由下而上的成長製程所形成。包含鎢的催化劑可以用於促進第一金屬層240的由下而上的成長。在一些實施例中，第一金屬層240的厚度H4為閘極堆疊211的高度H3的約10%至約30%。例如，第一金屬層240沿著z方向的厚度H4為約1nm至約10nm。在第4圖所描繪的實施例中，第一金屬層240的厚度H4為約3nm。
在所描繪的實施例中，第一金屬層240是成長為覆蓋閘極堆疊211的整個頂表面，儘管在操作104的凹蝕製程後閘極堆疊211的頂表面可以是平或不平的。第5B~5F圖根據本揭露的各種實施例繪示了第一金屬層240與閘極堆疊211之間沿著第5A圖的面B-B的接觸輪廓的剖面圖。如第5B~5F圖所描繪，閘極堆疊211可以包括含有高k介電材料的閘極介電層212。上述介電層可以沿著間隔 物214的側壁且在基板202的頂表面上沉積為U型。閘極堆疊211也包括包含功函數層及填充金屬層的閘極電極213。功函數層包含功函數金屬材料且可以共形地沿著閘極介電層212形成。填充金屬層包含金屬材料且可以沉積為填充於溝槽中，上述溝槽形成於功函數層中。閘極堆疊211可以包含其他未顯示於第5B~5F圖中的膜層。因此，閘極堆疊211的頂表面可以包含高k介電材料(閘極介電層212)及導電/金屬材料(閘極電極213)。由於不同的材料之不同的蝕刻速率，在操作104的凹蝕製程後閘極堆疊211的頂表面可以是各種形狀，如第5B~5F圖所描繪。例如，閘極堆疊211的頂表面可以是平的表面(第5B圖)、階狀(stepped)U形(第5C圖)、連續U形(第5D圖)、階狀∩形(第5E圖)、或連續∩形(第5F圖)。無論閘極堆疊211的頂表面是什麼形狀，第一金屬層240是由下而上地成長自金屬/導電材料，且延伸至介電材料以共形地或非共形地覆蓋閘極堆疊211的整個表面。
如第5A圖所示，閘極堆疊211與第一金屬層240之間的接觸面是閘極堆疊211的整個頂表面，其遠大於習知結構中之閘極導孔與閘極電極之間的接觸面。此外，第一金屬層240可以包含與之後形成的閘極導孔290相同的導電材料，閘極導孔與第一金屬層之間的電阻非常小且可以忽略。藉此，因為接觸電阻與接觸面積成反比，金屬閘極(例如，閘極堆疊211)與閘極導孔(例如，第18圖所敘述的閘極導孔290)之間的接觸電阻可以降低，且可以改善裝置效能。
依舊參照第1及4圖，在操作108，犧牲層242沉積於基板202上。犧牲層242的材料可以包含矽、矽化合物、氮化物化合物、氧化物化合物，例如氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、碳氮化矽(SiCN)、碳氮氧化矽(SiOCN)、其他介電材料、或其組合。在一些實施例中，犧牲層242的材料與間隔物214及第一ILD層230的材料不同(具有不同的蝕刻選擇性)。例如，犧牲層242包含富矽(silicon-rich)SiN，其中矽的莫耳比率為約20%至約60%(例 如，多於50%)；間隔物圖案層214-2包含富氮SiN，其中氮化物的莫耳比率為約20%至約60%(例如，多於50%)，且第一ILD層230包含富氧SiO2，其中氧化物的莫耳比率為約20%至約60%(例如，多於50%)。犧牲層242可以藉由CVD、PVD、ALD、其他沉積製程、或其組合來沉積。平坦化製程(例如，CMP)可以接著用於移除犧牲層242的頂部，直到露出第一ILD層230。
參照第1及6圖，在操作110，第一ILD層230是沿著犧牲層242及間隔物214(特別是間隔物圖案層214-2)的側壁來蝕刻，因此在裝置200的源極/汲極區上留下接觸開口244以取代被移除的第一ILD層。因為第一ILD層230的材料具有與間隔物圖案層214-2及犧牲層242的材料不同的蝕刻選擇性，選擇性蝕刻製程只移除第一ILD層230而不損害間隔物214及犧牲層242。在一些實施例中，如第6圖所描繪，第一ILD層230實質上完全被移除，因此接觸開口244具有在裝置200的源極/汲極區上的底表面以及由間隔物214的側壁及犧牲層242的側壁所形成的側壁。在一些實施例中，第一ILD層可以不被完全移除。在之後的製程中，可以將導電材料(即第7圖中的S/D接觸件250)填充於接觸開口244中以形成S/D接觸件250，使得源極/汲極接觸件的臨界尺寸(critical dimension，CD)可以藉由此自對準(self-aligned)S/D接觸件形成製程來最大化，幫助降低S/D電阻且擴大S/D導孔對準寬裕度(alignment window)。在一些實施例中，第一ILD層230的選擇性蝕刻製程可以包含濕蝕刻、乾蝕刻、RIE、或其組合。
參照第1及7圖，在操作112，導電材料沉積於接觸開口244中以形成S/D接觸件250。在一些實施例中，S/D接觸件250可以包含鎢(W)、鈷(Co)、鉈(tantalum，Ta)、鈦(titanium，Ti)、鋁(Al)、鋯(Zr)、金(Au)、鉑(Pt)、銅(Cu)、釕(Ru)、金屬化合物例如氮化鈦(titanium nitride，TiN)、氮化鉭(tantalum nitride，TaN)、或其組合。可以由適合的沉積製程來形成S/D接觸件250，例如CVD、PVD、ALD、及/或其他適合的製程。可以進行CMP製 程以移除任何過剩的S/D接觸件250的材料使得S/D接觸件250的頂表面實質上與犧牲層242共平面。在第7圖所描繪的實施例中，S/D接觸件250沿著z方向的高度與H1相同，為約30nm至約60nm。如上所述，由於自對準形成製程，S/D接觸件250的CD可以最大化。
參照第1及8圖，在操作114，移除犧牲層242。因為犧牲層242的材料(例如，包含富矽SiN)與間隔物214的材料(例如，包含富氮SiN)之間的高蝕刻選擇比(high selective etching ratio)，可以用選擇性介電質蝕刻製程移除犧牲層242。選擇性介電質蝕刻可以實質上完全移除犧牲層242且停止於間隔物214及包含第一金屬層240與S/D接觸件250的金屬層上。
參照第1及9圖，在操作116，第一隔離部件246在基板202上沉積於T形溝槽218中。在一些實施例中，第一隔離部件246可以包含介電材料，包含例如，氧化矽(SiO)、氮化矽(SiN)氮氧化矽(SiON)、碳氮氧化矽(SiOCN)、碳氮化矽(SiCN)、其他矽化合物、氮化物化合物、氧化物化合物、或其組合。第一隔離部件246的材料應該在不同的接觸件及/或導孔的導電材料之間根據裝置200的設計需求提供良好的硬度及良好的隔離。在一些實施中，第一隔離部件246可以包含多層結構，其具有多種介電材料。第一隔離部件246藉由沉積製程共形地形成於T形溝槽218中。在第9圖所描繪的實施例中，第一隔離部件246藉由ALD製程共形地形成於第一金屬層240上，沿著間隔物214的側壁的頂部(位於第一金屬層240的頂表面上方)延伸至間隔物214的頂表面，更沿著S/D接觸件250的頂部的側壁(位於間隔物214的頂表面上方)延伸至S/D接觸件250的頂表面。在所描繪的實施例中，第一隔離部件246是共形地沉積，使得第一隔離部件246沿著不同的方向的厚度實質上相同。在一些實施例中，第一隔離部件246的厚度為閘極電極的高度的約10%至約30%。例如，第二硬遮罩層的厚度為約1nm至約10nm。在第9圖所描繪的實施例中，第一隔離部件246的厚度為約3nm。因 為第一隔離部件246共形地沉積於T形溝槽218中，在第一隔離部件246上方形成較小的T形開口218’，如第9圖所描繪。T形開口218’在x-z平面中具有T形的剖面圖，其中T形開口218’的頂部具有比底部更大的開口。與沒有在各種接觸件與導孔之間提供額外的介電層的習知結構相比，本揭露中的第一隔離部件246可以在源極/汲極接觸件(例如，S/D接觸件250)與閘極導孔(例如，第18圖中的閘極導孔290)之間以及金屬閘極(例如，閘極堆疊211)與S/D導孔(例如，第18圖中的S/D導孔280)之間提供增強的隔離，藉此可以減輕在製造時的疊置移位所造成的漏電流問題。
依舊參照第1及10圖，在操作118，第二ILD層248沉積於第一隔離部件246上。第二ILD層248填滿由第一隔離部件246所包圍的較小的T形溝槽218’。在一些實施例中，第二ILD層248可以包含低k介電材料、氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、TEOS形成的氧化物、PSG、BPSG、其他適合的介電材料、或其組合。在一些實施中，第二ILD層248具有多層結構，其具有多種介電材料。第二ILD層248是藉由沉積製程形成於第一隔離部件246上，例如CVD、FCVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、電鍍、其他適合的方法、或其組合。
參照第1及11圖，依舊在操作118，可以用平坦化製程，例如CMP，移除任何過剩的第一隔離部件246及第二ILD層248的材料以露出S/D接觸件250的頂表面。
參照第1及12圖，在操作120，S/D接觸件250的頂部被移除，使得S/D接觸件250從高度H1凹蝕至高度H5。在一些實施例中，如第12圖所描繪，經凹蝕的S/D接觸件250的高度H5大於間隔物214的高度H2。換句話說，經凹蝕的S/D接觸件250的頂表面位於間隔物214的頂表面上方。因此，經凹蝕的S/D接觸件250接觸間隔物214的側壁以及第一隔離部件246的側壁兩者。在一些其他的實 施例中，經凹蝕的S/D接觸件250的高度H5可以小於間隔物214的高度H2。換句話說，經凹蝕的S/D接觸件250的頂表面位於間隔物214的頂表面下方。因此，經凹蝕的S/D接觸件250的側壁只接觸間隔物214的側壁但不接觸第一隔離部件246的側壁。在一些實施例中，S/D接觸件250是藉由反應性離子蝕刻(RIE)製程來凹蝕。例如，化學反應電漿是由電磁場所產生。來自電漿的高能離子被釋放且攻擊S/D接觸件250的頂表面並與其反應。根據裝置200的設計需求控制反應時間，使得S/D接觸件250可以被蝕刻至適當的高度H5。在一些實施例中，S/D接觸件250被凹蝕一定程度之H6以達到高度H5(H5+H6=H1)。在一些實施例中，凹蝕的程度H6為閘極堆疊211的高度H3的約10%至約60%。例如，凹蝕的程度H6為約1nm至約20nm。在第12圖所描繪的實施例中，凹蝕的程度H6為約10nm。
參照第1、13、及14圖，在操作122，第二隔離部件252形成於S/D接觸件250上。在一些實施例中，第二隔離部件252的介電材料包含氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、碳氮氧化矽(SiOCN)、碳氮化矽(SiCN)、其他矽化合物、氮化物化合物、氧化物化合物、或其組合。第二隔離部件252的材料應該在不同接觸件及/或導孔的導電材料之間根據裝置200的設計需求提供良好的硬度及良好的隔離。在一些實施例中，第二隔離部件252的材料可以與第一隔離部件246的材料相同。在一些其他的實施例中，第二隔離部件252的材料可以包含與第一隔離部件246不同的材料。第二隔離部件252可以由任何適合的製程來形成。例如，如第13圖所描繪，在第一步驟中，藉由ALD製程將隔離層252’共形地沉積在基板202上，特別是在S/D接觸件250、第一隔離部件246、及第二ILD層248上。接下來在第二步驟中，如第14圖所描繪，非等向性地蝕刻隔離層252’，使得只有沿著x方向的部分的隔離層252’被移除，且留下沿著z方向的部分的隔離層。留下的部分的隔離層252’形成第二隔離部件252。在所描繪的實施例中，第二隔離部件252設置於S/D接觸件250上方，外邊緣對準S/D 接觸件250的側壁且內邊緣圍繞形成於其中的溝槽。第二隔離部件252在z方向具有高度H6，其等於S/D接觸件250蝕刻的程度H6。在一些實施例中，高度H6為約1nm至約20nm，其為閘極電極的高度H3的約10%至約60%。在第14圖所描繪的實施例中，高度H6為約10nm。相較於在各種接觸件及導孔之間沒有提供額外的隔離部件/層的習知結構，在本揭露中，第二隔離部件252，與第一隔離部件246獨立或合併，可以在各種接觸件與導孔(例如，第18圖所繪示的S/D接觸件250與閘極導孔290、或金屬閘極堆疊211與S/D接觸件280)之間提供更好的隔離。因此，在製造時的疊置移位所造成的漏電流問題可以減輕，且可以改善半導體的效能。
參照第1、15、及16圖，在操作124，第二金屬層254沉積於在第二隔離構件252中及S/D接觸件250上方形成的溝槽中。在一些實施例中，第二金屬層254的材料可以與第一金屬層240相同或不同。在一些進一步的實施例中，第二金屬層254的材料可以與S/D接觸件250的材料不同。在一些進一步的實施例中，第二金屬層254的材料與之後形成的S/D導孔280(顯示於第18圖中)的材料相同。在一些實施例中，第二金屬層254的材料包含W、Co、Al、Zr、Au、Pt、Cu、Ru、金屬化合物、或其任何組合。在一些實施例中，第二金屬層254可以由下而上地從S/D接觸件250成長，或藉由與第一金屬層240的製造相似的其他適合的製程來成長。在一些實施例中，第二金屬層254沿著z方向由下而上成長的厚度實質上與第二隔離部件252的厚度H6相同，其為閘極堆疊211的高度H3的約10%至約60%。例如，第二金屬層254的厚度H6為約1nm至約20nm。在第15圖所描繪的實施例中，第二金屬層254的厚度H6為約10nm。如第16圖所描繪，第二金屬層254沉積於第二隔離部件252之間且在S/D接觸件250上沿著S/D接觸件在y方向(與閘極長度的方向垂直的方向)的整個長度延伸。換句話說，第二金屬層254與第二隔離部件252及S/D接觸件250的接觸面為S/D接觸件250的整個頂表 面，比習知結構中的S/D導孔與S/D接觸件的接觸面更大。與第一金屬層240相似，第二金屬層254具有與S/D導孔相同的材料，且擴大S/D導孔與S/D接觸件之間的接觸面。藉此，S/D接觸件與S/D導孔之間的接觸電阻降低，且可以改善半導體裝置的效能。
參照第1及17圖，在操作126，接觸蝕刻停止層(contact etch stop layer，CESL)260形成於基板202上。在一些實施例中，CESL260包含介電材料，其包括矽及氮(例如，SiN或SiON)。此外，在操作126，第三ILD層270形成於CESL260上及基板202上。在一些實施例中，第三ILD層285包含介電材料，其包括例如，SiO、SiN、SiON、TEOS形成的氧化物、PSG、BPSG、低k介電材料(K<3.9)、其他適合的介電材料、或其組合。第三ILD層270包含與CESL260不同的介電材料。在一些實施例中，其中CESL260包含矽及氮，第三ILD層270包含與CESL260的介電材料不同的低k介電材料。在一些實施例中，第三ILD層270可以具有多層結構，其具有多種介電材料。第三ILD層270及/或CESL260藉由，例如，沉積製程(例如CVD、FCVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、電鍍、其他適合的方法、或其組合)形成於基板202上。在CESL260及/或第三ILD層270的沉積之後，進行CMP製程及/或其他平坦化製程以平坦化裝置200的頂表面。在一些實施例中，CESL層260沿著z方向的厚度為約1nm至約10nm，且第三ILD層270沿著z方向的厚度為約5nm至約30nm。
參照第1及18圖，在操作128，S/D導孔280及閘極導孔290通過CESL260及第三ILD層270形成於基板202上。S/D導孔280及閘極導孔290的材料可以包含W、Co、Al、Zr、Au、Pt、Cu、金屬化合物、或其任何組合。為了降低源極/汲極導孔280與源極/汲極接觸件250之間的接觸電阻，S/D導孔280包含與第二金屬層254相同的材料。為了降低閘極導孔290與閘極堆疊211之間的接觸電 阻，閘極導孔290包含與第一金屬層240相同的材料。
S/D導孔280與閘極導孔290的形成可以包含各種製程。例如，在第一步驟中，可以藉由光微影、及/或蝕刻製程以形成接觸開口。一個例示性的光微影製程包含形成上覆第三ILD層270的光阻層(光阻)、將光阻曝光為一圖案、進行曝光後烘烤(post-exposure bake)製程、及顯影光阻以形成包含光阻的遮蔽元件(masking element)。遮蔽元件接著用於將接觸開口蝕刻到第三ILD層270及CESL260中、以及第二ILD層248及設置於第一金屬層240上的第一隔離部件246中。蝕刻製程可以停止於金屬材料上，例如，第一金屬層240及/或第二金屬層254。蝕刻製程可以包含乾蝕刻製程、濕蝕刻製程、其他適合的蝕刻製程、或其組合。圖案化的光阻層可以在蝕刻製程之前或之後被移除。接著將導電材料沉積於接觸開口中以形成S/D導孔280及閘極導孔290。
第19圖為顯示S/D導孔280、第二金屬層254、及S/D接觸件250之間的接觸輪廓的三維透視圖。如第19圖所描繪，S/D導孔280及第二金屬層254包含相同的材料(因此S/D導孔280及第二金屬層254之間的電阻可以被忽略)且S/D導孔280及S/D接觸件250之間的接觸面被其之間的第二金屬層254擴大，因此可以降低S/D接觸件250及S/D導孔280之間的接觸電阻。
相似地，第20圖為顯示閘極導孔290、第一金屬層240、及閘極堆疊211之間的接觸輪廓的三維透視圖。如第20圖所描繪，閘極導孔290及第一金屬層240包含相同的材料(因此閘極導孔290與第一金屬層240之間的電阻可以被忽略)，且閘極導孔290與閘極堆疊211之間的接觸面被其之間的第一金屬層240擴大，因此可以降低金屬閘極(閘極堆疊211)與閘極導孔290之間的接觸電阻。因此，可以改善裝置200的效能。
此外，如第18圖所示，各種導電接觸件及導孔(例如，閘極導孔290及源極/汲極接觸件250，或金屬閘極堆疊211及S/D導孔280)不只是被間隔物 214隔離，也被第二ILD層248、第一隔離部件246及第二隔離部件252隔離。在所描繪的實施例中，閘極堆疊211的頂表面低於間隔物214的頂表面，且間隔物214的頂表面低於第二金屬層254的頂表面(即S/D導孔280的底表面)。因此，在本揭露中，與習知結構相比，閘極堆疊211與S/D導孔280之間的距離更大。此外，間隔物214被凹蝕至低於第二金屬層254的頂表面(即S/D導孔280的底表面)，使得T形開口的頂部可以被第二ILD層248及/或第一隔離部件246填充，能夠在各種接觸件及導孔之間提供比間隔物214更好的隔離。另外，設置於S/D接觸件250上及第二金屬層254之間的第二隔離部件252可以更增強各種接觸件及導孔之間的隔離。因此，與習知結構相比，可以減輕S/D接觸件及閘極導孔之間以及金屬閘極與S/D導孔之間的漏電流。因此，改善了裝置200的效能。
參照第1圖，在操作130，方法100進行進一步的處理以完成裝置200的製造。例如，可以在裝置200上形成其他接觸開口、接觸金屬、以及各種其他接觸件、導孔、導線、及多層互連部件(例如，金屬層及層間介電質)，配置為連接各種部件以形成包含半導體裝置的功能性電路。
第21~23圖根據本揭露提供了裝置200的各種實施例。隔離部件246及252為可選的，且其中一或兩者可以在這些各種實施例中被刪除。
例如，參照第21圖，第二隔離部件252並未設置於S/D接觸件250上，且在第二金屬層254與第一隔離部件246之間被刪除，使得第二金屬層254直接接觸第一隔離部件246，且第二金屬層254的邊緣對準S/D接觸件250的側壁。如第20圖所描繪，第一隔離部件246設置於第一金屬層240的頂表面上，沿著間隔物214的側壁延伸至間隔物214的頂表面，且更沿著第二金屬層254的側壁延伸。設置第一隔離部件246以在閘極導孔290與S/D接觸件250之間、以及S/D導孔280與閘極堆疊211之間提供更好的隔離。在第21圖所描繪的實施例中，第二金屬層254與S/D接觸件250之間的接觸面積為S/D接觸件250沿著x方向及y方向的 整個頂表面。金屬層240及254(分別與S/D導孔280及閘極290具有相同的材料)設置於接觸件(例如，S/D接觸件250及閘極堆疊211)與導孔(例如，S/D導孔280及閘極導孔290)之間，分別降低接觸件與導孔之間的電阻。
參照第22圖，第一隔離部件246並未共形地設置於閘極導孔290、間隔物214、及S/D接觸件250之間的T形溝槽218中。間隔物214上的T形溝槽218的頂部只由第二ILD層248填充。第二隔離部件252設置於第二ILD層248與第二金屬層254之間以提供進一步的隔離於S/D接觸件250與閘極導孔290之間以及閘極堆疊211與S/D導孔280之間。分別將金屬層240及254設置於接觸件(例如，S/D接觸件250及閘極堆疊211)與導孔(例如，S/D導孔280及閘極導孔290)之間，降低接觸件與導孔之間的電阻。
參照第23圖，第一隔離部件246及第二隔離部件252兩者被刪除。在所描繪的實施例中，間隔物214上的T形溝槽218的頂部只由第二ILD層248填充。閘極堆疊211與S/D導孔280之間以及S/D接觸件250與閘極導孔290之間的隔離由第二ILD層248增強。第二金屬層254與S/D接觸件250之間的接觸面積為S/D接觸件250沿著x方向及y方向的整個頂表面。分別將金屬層240及254設置於接觸件(例如，S/D接觸件250及閘極堆疊211)與導孔(例如，S/D導孔280及閘極導孔290)之間，降低接觸件與導孔之間的電阻。
儘管並非旨在限制，本揭露的一或多個實施例為半導體裝置及其形成製程提供了許多利益。例如，本揭露的實施例提供了在接觸件與導孔之間(例如，S/D接觸件與S/D導孔之間、及/或金屬閘極與閘極導孔之間)包含金屬層的半導體裝置。金屬層包含與導孔相同的材料且擴大了接觸件與導孔之間的接觸面，因此接觸件與對應的導孔之間的接觸電阻降低。本揭露的半導體裝置也可以在各種接觸件與導孔之間包含隔離部件，例如，在S/D接觸件與閘極導孔之間。隔離部件在接觸件與導孔之間提供間隔物以外的進一步的隔離，可以減 輕各種接觸件與導孔之間的短路徑所造成的漏電流。因此，可以改善半導體裝置的效能。
本揭露提供了許多不同的實施例。在此揭露了具有金屬層及硬遮罩層於接觸件與導孔之間的半導體裝置及其製造方法。一個例示性的半導體裝置包含設置於基板上與半導體裝置的通道區上的閘極結構。閘極結構包含閘極堆疊與沿著閘極堆疊的側壁設置的間隔物。閘極堆疊包含閘極介電層與閘極電極。半導體裝置更包含設置於閘極堆疊上的第一金屬層，其中第一金屬層在閘極介電層與閘極電極上橫向接觸間隔物。半導體裝置更包含設置於第一金屬層上的閘極導孔。
在一些實施例中，第一金屬層的頂表面位於間隔物的頂表面下方。在一些實施例中，第一金屬層的材料與閘極導孔的材料相同。
在一些實施例中，半導體裝置更包含：源極/汲極(S/D)接觸件，設置於半導體裝置的源極/汲極區上；S/D導孔，設置於源極/汲極接觸件上；以及第二金屬層，設置於S/D接觸件與S/D導孔之間，其中第二金屬層的底表面接觸S/D接觸件的頂表面，且第二金屬層的底表面的面積大於S/D導孔的底表面的面積。
在一些實施例中，第二金屬層的材料與S/D導孔的材料相同。在一些實施例中，間隔物的頂表面低於第二金屬層的頂表面。
在一些實施例中，半導體裝置更包含第一隔離部件，其形成於第一金屬層的頂表面上，沿著間隔物的側壁延伸至間隔物的頂表面，且更沿著第二金屬層的側壁延伸。
在一些實施例中，半導體裝置更包含第二隔離部件，其沿著第二金屬層的側壁設置於S/D接觸件上，其中第二介電層背對第二金屬層的側壁對準S/D接觸件的側壁，且第二介電層面向第二金屬層的側壁圍繞第二金屬層。
另一個例示性的半導體裝置包含基板，其包括形成於源極/汲極(S/D)區之間的通道區以及形成於基板的通道區上的閘極結構，其中閘極結構包含閘極堆疊及沿著閘極堆疊的側壁設置的間隔物，且間隔物的頂表面位於閘極堆疊的頂表面上方。這個另一個例示性的半導體裝置更包含：源極/汲極(S/D)接觸件，設置於基板的S/D區上；第一金屬層，設置於S/D接觸件上；S/D導孔，其具有與第一金屬層相同的材料，且設置於第一金屬層，其中S/D導孔的底表面的面積小於第一金屬層的底表面的面積；以及層間介電(ILD)層，形成於閘極結構上，其中ILD層的頂部在間隔物的頂表面上延伸。
在一些實施例中，閘極堆疊與間隔物之間的高度比為約20%至約50%。
在一些實施例中，這個另一個半導體裝置更包含：第二金屬層，其設置於閘極結構上，其中第二金屬層的頂表面低於間隔物的頂表面；以及閘極導孔，其設置於第二金屬層上，其中閘極導孔的材料與第二金屬層的材料相同，且閘極導孔的底表面的面積小於第二金屬層的底表面的面積。
在一些實施例中，這個另一個半導體裝置更包含第一隔離部件，其設置於第二金屬層上，沿著間隔物的側壁延伸至間隔物的頂表面，且更沿著第一金屬層的側壁延伸。
在一些實施例中，這個另一個半導體裝置更包含第二隔離部件，其設置於S/D接觸件上且沿著第一金屬層的側壁，其中第二隔離部件包含背對第一金屬層的第一側壁以及面向第一金屬層的第二側壁，第二隔離部件的第一側壁對準S/D接觸件的側壁，且第二隔離部件的第二側壁圍繞第一金屬層。
在一些實施例中，第一金屬層的底表面以及第二隔離部件的底表面接觸S/D接觸件的頂表面。
一種例示性的方法包含：形成鰭片於基板上；形成閘極結構於鰭 片的通道區上，其中閘極結構包含閘極堆疊及沿著閘極堆疊的側壁設置的間隔物，閘極堆疊包含閘極介電質及閘極電極；磊晶成長源極/汲極(S/D)部件於鰭片的源極/汲極區上；形成第一層間介電(ILD)層於S/D部件與基板上，凹蝕包含間隔物與閘極堆疊的閘極結構，使得間隔物的頂表面低於第一ILD層的頂表面，且閘極堆疊的頂表面低於間隔物的頂表面；以及藉由由下而上的成長製程形成第一金屬層於閘極堆疊上，其中第一金屬層覆蓋包含閘極介電層與閘極電極的閘極堆疊的頂表面。
在一些實施例中，凹蝕閘極結構包含：一起蝕刻間隔物及閘極堆疊，使得間隔物與閘極堆疊的頂表面低於第一ILD層的頂表面；以及進一步蝕刻閘極堆疊，使得閘極電極的頂表面低於間隔物的頂表面，且T形溝槽形成於閘極堆疊與間隔物上。
在一些實施例中，上述方法更包含：蝕刻第一ILD層以形成S/D接觸開口；在S/D接觸開口中形成S/D接觸件；沉積第二ILD層於第一金屬層及間隔物上；以及形成閘極導孔通過第二ILD層且接觸第一金屬層，其中閘極導孔包含與第一金屬層相同的材料，且閘極導孔的底表面的面積小於第一金屬層的底表面的面積。
在一些實施例中，上述方法更包含在形成第一金屬層之後且在沉積第二ILD層之前形成第一隔離部件，其中第一隔離部件沉積於第一金屬層的頂表面上，沿著間隔物的側壁延伸，在間隔物的頂表面上延伸，且更沿著S/D接觸件的側壁延伸。
在一些實施例中，上述方法更包含凹蝕S/D接觸件的頂部；以及形成第二隔離部件於經凹蝕的S/D接觸件上，其中第二隔離部件包含接觸第一隔離部件的第一側壁以及背對第一隔離部件的第二側壁，第一側壁對準經凹蝕的S/D接觸件的側壁，第二側壁形成溝槽於其中且經凹蝕的S/D接觸件的頂表面的一部 分透過溝槽露出。
在一些實施例中，上述方法更包含：形成第二金屬層以覆蓋露出於溝槽中的經凹蝕的S/D接觸件的頂表面；以及形成S/D導孔於第二金屬層上，其中S/D導孔包含與第二金屬層相同的材料。
以上概述數個實施例，以便在本發明所屬技術領域中具有通常知識者可以更理解本實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
202:基板
204:鰭片
211:閘極堆疊
214:閘極間隔物(間隔物)
240:第一金屬層
246:第一隔離部件
248:第二ILD層
250:源極/汲極(source/drain，S/D)接觸件
252:第二隔離部件
254:第二金屬層
260:接觸蝕刻停止層(CESL層)
270:第三ILD層
280:S/D接觸孔
290:閘極導孔
x,z:方向

Claims (10)

  1. 一種半導體裝置，包括：一基板；一閘極結構，設置於該基板上及該半導體裝置的一通道區上，其中該閘極結構包括一閘極堆疊及沿著該閘極堆疊的多個側壁設置的多個間隔物，該閘極堆疊包括一閘極介電層及一閘極電極；一第一金屬層，設置於該閘極堆疊上，其中該第一金屬層在該閘極介電層及該閘極電極上橫向接觸該些間隔物，其中該第一金屬層的一頂表面位於該些間隔物的一頂表面下方；以及一閘極導孔，設置於該第一金屬層上。
  2. 如請求項1之半導體裝置，其中該第一金屬層的材料與該閘極導孔的材料相同。
  3. 如請求項1之半導體裝置，更包括：一源極/汲極(S/D)接觸件，設置於該半導體裝置的一源極/汲極區上；一S/D導孔，設置於該源極/汲極接觸件上；以及一第二金屬層，設置於該S/D接觸件與該S/D導孔之間，其中該第二金屬層的一底表面接觸該S/D接觸件的一頂表面，且該第二金屬層的該底表面的面積大於該S/D導孔的該底表面的面積。
  4. 如請求項3之半導體裝置，其中該第二金屬層的材料與該S/D導孔的材料相同。
  5. 如請求項3之半導體裝置，其中該間隔物的該頂表面位於該第二金屬層的頂表面下方。
  6. 一種半導體裝置，包括： 一第一閘極堆疊，設置於一基板上，該閘極堆疊包括一閘極介電層及一閘極電極層；沿著該第一閘極堆疊的一第一側壁設置的一第一側壁間隔物以及沿著該第一閘極堆疊的相對的一第二側壁設置的一第二側壁間隔物，該第二側壁與該第一閘極堆疊的該第一側壁相對；一第一金屬層，直接設置於該閘極電極層上且從該第一側壁間隔物延伸到該第二側壁間隔物，使得該第一金屬層實體接觸該第一側壁間隔物及該第二側壁間隔物，其中該第一金屬層的一頂表面相對該第一側壁間隔物的一頂表面凹陷，且其中該第一金屬層的該頂表面及該第一側壁間隔物分別背對該基板；一閘極導孔，在該第一及第二側壁間隔物之間延伸以與該第一金屬層交界；一源極/汲極接觸件，設置於該基板上；一第二金屬層，直接設置於該源及/汲極接觸件上；以及一源極/汲極導孔，延伸到該第二金屬層。
  7. 一種半導體裝置，包括：一第一閘極堆疊，設置於一基板上，該閘極堆疊包括一閘極介電層及一閘極電極層；沿著該第一閘極堆疊的一第一側壁設置的一第一側壁間隔物以及沿著該第一閘極堆疊的相對的一第二側壁設置的一第二側壁間隔物，該第二側壁與該第一閘極堆疊的該第一側壁相對；一第一金屬層，直接設置於該閘極電極層上且從該第一側壁間隔物延伸到該第二側壁間隔物，使得該第一金屬層實體接觸該第一側壁間隔物及該第二側壁間隔物，且其中該第一側壁間隔物延伸到該基板上方的一第一高度，且該第 一金屬層延伸到該基板上方的一第二高度，該第二高度小於該第一高度；且其中該閘極介電層實體接觸該第一及第二側壁間隔物且位於該閘極電極層與該第一及第二側壁間隔物之間，使得該閘極介電層防止閘極電極層與該第一及第二側壁間隔物交界。
  8. 一種半導體裝置的形成方法，包括：在一鰭片結構上形成一閘極結構，該閘極結構包括一閘極堆疊以及沿著該閘極堆疊的一側壁設置的一第一側壁間隔物，該閘極堆疊包括一閘極電極層及一閘極介電層；在該閘極結構上形成一第一層間介電層；凹蝕該閘極堆疊及該第一側壁間隔物，使得該閘極堆疊及該第一側壁間隔物的多個頂表面各自低於該第一層間介電層的一頂表面；直接在該閘極堆疊的該頂表面上形成一第一金屬層，其中在直接在該閘極堆疊的該頂表面上形成該第一金屬層之後，該第一金屬層的一頂表面位於該第一側壁間隔物的該頂表面下方；在該第一金屬層及該第一側壁間隔物上形成一第一隔離層；形成穿過該第一隔離層的一第一溝槽以露出該第一金屬層的一部分；以及在該第一溝槽中在該第一金屬層的露出的該部分上形成一第一導電部件。
  9. 一種半導體裝置的形成方法，包括在一鰭片上形成一閘極結構，該閘極結構包括一閘極電極層及一閘極介電層；在該鰭片上形成一源極/汲極部件；在該閘極結構上形成一第一層間介電層； 凹蝕該閘極結構，使得該閘極結構的一頂表面低於該第一層間介電層的一頂表面；在該閘極電極層及該閘極介電層的至少一者上直接形成一第一金屬層；形成延伸穿過該第一層間介電層到該源極/汲極部件的一第一導電部件；在該第一金屬層上直接形成一第一隔離層；在該第一導電層及該第一隔離層上直接形成一第二隔離層；移除該第二隔離層的一第一部分以露出該第一導電部件的一第一部分；以及在該第一導電部件的該第二部分上直接形成一第二金屬層。
  10. 一種半導體裝置的形成方法，包括：在一基板上形成一鰭片；在該鰭片的一通道區上形成一閘極結構，其中該閘極結構包括一閘極堆疊以及沿著該閘極堆疊的多個側壁設置的多個間隔物，該閘極堆疊包括一閘極介電層及一閘極電極；在該鰭片的一源極/汲極區上磊晶成長一源極/汲極(S/D)部件；在該S/D部件及該基板上形成一第一層間介電(ILD)層；凹蝕包括該些間隔物及該閘極堆疊的該閘極結構，使得該些間隔物的一頂表面低於該第一ILD層的一頂表面，且該閘極堆疊的一頂表面低於該些間隔物的該頂表面；以及藉由由下而上的製程在該閘極堆疊上形成一第一金屬層，其中該第一金屬層覆蓋包括該閘極介電層及該閘極電極的該閘極堆疊的該頂表面。
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