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TWI852720B - 接面場效電晶體裝置及其製造方法 - Google Patents

接面場效電晶體裝置及其製造方法 Download PDF

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TWI852720B
TWI852720B TW112129967A TW112129967A TWI852720B TW I852720 B TWI852720 B TW I852720B TW 112129967 A TW112129967 A TW 112129967A TW 112129967 A TW112129967 A TW 112129967A TW I852720 B TWI852720 B TW I852720B
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Taiwan
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effect transistor
field effect
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transistor device
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TW112129967A
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Inventor
賴玟瑋
翁武得
Original Assignee
立錡科技股份有限公司
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Priority to US18/473,417 priority patent/US20250056853A1/en
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Abstract

一種接面場效電晶體裝置包含具有第一導電類型的基底；埋設於基底中且具有第二導電類型的井區，第二導電類型不同於第一導電類型；埋設於井區中且具有第一導電類型的第一頂層；設置於井區的頂表面的複數個源極/汲極；與源極/汲極之一相鄰的第一隔離結構；設置於第一頂層的頂表面的閘極；以及設置於閘極下方的多個第一井槽，其中第一井槽的第二導電類型摻質濃度低於井區的第二導電類型摻質濃度。

Description

接面場效電晶體裝置及其製造方法
本發明是關於半導體製造技術，特別是關於接面場效電晶體裝置及其製造方法。
半導體裝置已經廣泛地用於各種電子產品，例如個人電腦、行動電話、數位相機及其他電子設備。隨著半導體裝置尺寸的微縮，製造半導體裝置的難度也大幅提升，半導體裝置的製程期間可能產生缺陷，而這些缺陷可能會造成裝置的效能降低或損壞。舉例來說，接面場效電晶體(junction gate field-effect transistor；JFET)裝置是經由改變電場來達到控制通道電流流量的半導體裝置，可分為N通道和P通道兩種，而傳統的接面場效電晶體裝置具有接面崩潰電壓限制的問題。因此，必須持續改善接面場效電晶體裝置及其製造方法，以提高崩潰電壓並縮減裝置的尺寸。
根據本發明的一些實施例，提供接面場效電晶體裝置。此接面場效電晶體裝置包含具有第一導電類型的基底；埋設 於基底中且具有第二導電類型的井區，第二導電類型不同於第一導電類型；埋設於井區中且具有第一導電類型的第一頂層；設置於井區的頂表面的複數個源極/汲極；與源極/汲極之一相鄰的第一隔離結構；設置於第一頂層的頂表面的閘極；以及設置於閘極下方的複數個第一井槽，其中第一井槽的第二導電類型摻質濃度低於井區的第二導電類型摻質濃度。
根據本發明的另一些實施例，提供接面場效電晶體裝置的製造方法。此接面場效電晶體裝置的製造方法包含在基底中形成井區，其中基底具有第一導電類型且井區具有第二導電類型，第二導電類型不同於第一導電類型；在井區中形成第一頂層，其中第一頂層具有第一導電類型；用具有第一導電類型的摻質佈植井區以形成複數個第一井槽，其中第一井槽的第二導電類型摻質濃度低於井區的第二導電類型摻質濃度；在第一頂層的頂表面形成隔離結構；在井區的頂表面形成複數個源極/汲極；以及在第一井槽上方形成閘極覆蓋第一井槽。
100:接面場效電晶體裝置
102:基底
104:磊晶層
106:井區
108:第一頂層
110:第二頂層
112:第一井槽
114:第二井槽
116,118:隔離結構
120:閘極場板
122:源極/汲極場板
124,126:源極/汲極
128:摻雜區
130:閘極
D1,D2,D3:深度
S1,S2:間距
W1,W2:寬度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的面向。需強調的是，根據產業上的標準慣例，許多部件並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1~8圖根據本發明的一些實施例繪示製造接面場效電晶體裝置的各個階段之剖面圖。
以下概述一些實施例，以使得本發明所屬技術領域中具有通常知識者可以更容易理解本發明。然而，這些實施例只是範例，而非用於限制本發明。可以理解的是，本發明所屬技術領域中具有通常知識者可以根據需求，調整以下描述的實施例，例如改變製程順序及/或包含比在此描述的更多或更少步驟，並且這些調整未超出本發明的範圍。
此外，可以在以下敘述的實施例的基礎上添加其他元件。舉例來說，「在第一元件上形成第二元件」或「在第一元件上方形成第二元件」的描述可能包含第一元件與第二元件直接接觸的實施例，也可能包含第一元件與第二元件之間具有其他元件，使得第一元件與第二元件不直接接觸的實施例，並且第一元件與第二元件的上下關係可能隨著裝置在不同方位操作或使用而改變。另外，本發明可能在不同的實施例中重複參考數字及/或字母，此重複是為了簡化和清楚，而非用以表示所討論的不同實施例之間的關係。
以下根據本發明的一些實施例，描述接面場效電晶體裝置及其製造方法。根據本發明實施例的接面場效電晶體裝置包含多個井槽(well slot)和頂層，可以達到高崩潰電壓和高驅動電流，並且可以縮短通道長度以及汲極和閘極之間的距離，進而縮減裝置的尺寸。
第1~8圖根據本發明的一些實施例繪示形成接面場效電晶體裝置100的各個階段之剖面圖。可以在接面場效電晶體裝置100中添加額外的部件。對於不同的實施例，可以替換或消除 以下描述的一些部件。為了簡化圖式，僅繪示接面場效電晶體裝置100的一部分。
參照第1圖，提供基底102。基底102可以使用任何適用於接面場效電晶體裝置的基底材料。舉例來說，基底102的材料可以包含元素或化合物，例如藍寶石、氮化鋁、氮化鋁鎵、氮化鎵、矽、鍺、碳化矽、砷化鎵、氧化鋅、磷化銦、類似的材料或前述之組合。基底102可以是塊體基底或由不同材料形成的複合基底。基底102可以包含藉由在絕緣層上設置半導體材料而形成的絕緣體上覆半導體(semiconductor-on-insulator；SOI)基底。在一實施例中，基底102包含磊晶層104。
可以使用P型或N型摻質摻雜基底102。舉例來說，P型摻質可以是硼、二氟化硼(BF2)、鎵或前述之組合，而N型摻質可以是磷、砷或前述之組合。基底102和磊晶層104具有相同的導電類型。
可以在基底102上預先形成一或多個半導體元件(包含主動元件及/或被動元件)，此處為了簡化圖式，僅以平整的基底102表示之。在本發明的敘述中，「基底」一詞可以包含半導體晶圓上已形成的元件與覆蓋半導體晶圓的各種塗層。
根據一些實施例，基底102包含井區106。井區106的導電類型可以與基底102的導電類型不同。根據一些實施例，基底102和磊晶層104為P型，井區106為N型，並且形成的接面場效電晶體裝置100為N型。在另一些實施例中，基底102和磊晶層104為N型，井區106為P型，並且形成的接面場效電晶體裝置100為P型。
可以藉由在基底102上方使用圖案化遮罩層的離子佈植製程來形成井區106。舉例而言，遮罩層可以包含光阻，例如正型光阻或負型光阻。在一些實施例中，遮罩層可以包含硬遮罩，並且可由氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳化矽、類似的材料或前述之組合形成。遮罩層可以是單層或多層結構。遮罩層的形成可以包含沉積製程、光微影製程、其他適當之製程或前述之組合。在一些實施例中，沉積製程包含旋轉塗佈、化學氣相沉積、原子層沉積、類似的製程或前述之組合。舉例來說，光微影製程可以包含光阻塗佈(例如旋轉塗佈)、軟烘烤、光罩對準、曝光、曝光後烘烤(post-exposure baking，PEB)、顯影、清洗、乾燥(例如硬烘烤)、其他合適的製程或前述之組合。
然後，根據一些實施例，如第2圖所示，在井區106中形成第一頂層108和第二頂層110以調整臨界電壓(threshold voltage；Vth)和飄移區，進而維持高崩潰電壓。可以藉由在基底102上方使用圖案化遮罩層的離子佈植製程來形成第一頂層108和第二頂層110。在一些實施例中，使用不同的圖案化遮罩層分別形成第一頂層108和第二頂層110。可以在形成第一頂層108之後，形成第二頂層110。或者，可以在形成第二頂層110之後，形成第一頂層108。在另一些實施例中，可以同時形成第一頂層108和第二頂層110。
第一頂層108和第二頂層110的導電類型可以不同於井區106的導電類型。舉例來說，在N型接面場效電晶體中，第一頂層108和第二頂層110為P型。第一頂層108和第二頂層110可以具有相同或不同的摻質濃度。舉例來說，第一頂層108的摻質濃 度可以為約2.5E12cm2至約3E15cm2，並且第二頂層110的摻質濃度可以為約2.5E12cm2至約5E12cm2。
在一些實施例中，第一頂層108和第二頂層110之間被井區106的一部分隔開。如第2圖所示，第二頂層110的寬度可以大於第一頂層108的寬度。
第一頂層108和第二頂層110的深度可以相同或不同。可以調整第一頂層108和第二頂層110的深度以獲得所需的臨界電壓。舉例來說，井區106的深度D1與第一頂層108的深度D2的比值可以為約2至約3，並且井區106的深度D1與第二頂層108的深度D3的比值可以為約2至約3。
然後，根據一些實施例，如第3圖所示，在井區106中形成多個第一井槽112和多個第二井槽114以調整臨界電壓和飄移區，進而維持高崩潰電壓。第一井槽112和第二井槽114可以分別穿過第一頂層108和第二頂層110的底表面，並延伸到井區106的底表面。
第一井槽112和第二井槽114的導電類型可以與井區106的導電類型相同，但第一井槽112和第二井槽114的摻質濃度低於井區106的摻質濃度。在一些實施例中，在N型接面場效電晶體中，第一井槽112和第二井槽114為N型。可以藉由在基底102上方使用圖案化遮罩層的離子佈植製程來形成第一井槽112和第二井槽114。根據一些實施例，對要形成第一井槽112和第二井槽114的地方佈植與井區106的導電類型不同的摻質，例如可以對N型的井區106佈植P型的摻質，以降低這些區域的摻質濃度。
第一井槽112和第二井槽114可以具有相同或不同 的摻質濃度。可以調整第一井槽112和第二井槽114的摻質濃度以獲得所需的臨界電壓。舉例來說，第一井槽112的摻質濃度為約2E12cm2至約2.7E12cm2，並且第二井槽114的摻質濃度為約2E12cm2至約2.7E12cm2。
第二井槽114的數量可以多於第一井槽112的數量，但不限於圖式中的數量。第一井槽112和第二井槽114可以具有相同或不同的間距及/或寬度。第一井槽112之間的間距S1可以為約1μm至約3μm，並且第二井槽114之間的間距S2可以為約1μm至約3μm。第一井槽112之一的寬度W1可以為約1μm至約2μm，並且第二井槽114之一的寬度W2可以為約1μm至約2μm。
然後，根據一些實施例，如第4圖所示，在基底102的頂表面上形成多個隔離結構116、118。在一些實施例中，隔離結構116、118包含矽局部氧化(local oxidation of silicon；LOCOS)隔離結構，並且隔離結構116、118的一部分嵌入基底102。在其他實施例中，隔離結構116、118包含淺溝槽隔離(shallow trench isolation；STI)結構。
在一些實施例中，隔離結構116、118由氧化矽、氮化矽、氮氧化矽、類似的材料或前述之組合製成。在一些實施例中，隔離結構116、118的形成可以包含熱氧化製程、化學氣相沉積(chemical vapor deposition；CVD)製程、類似的製程或前述之組合。隔離結構116、118的形成可以藉由使用蝕刻製程在基底102中蝕刻出多個溝槽，然後藉由化學氣相沉積製程在溝槽中填入隔離結構116、118的材料。
如第4圖所示，隔離結構116可以覆蓋第一頂層 108的一邊緣。隔離結構118可以在整個第二頂層110上方延伸，並覆蓋第二頂層110的兩邊緣以及第二井槽114的頂表面。在一些實施例中，隔離結構116、118在基底102中的深度小於第一頂層108和第二頂層110的深度。
然後，根據一些實施例，如第5圖所示，在基底102的頂表面上方形成閘極場板120和一或多個源極/汲極場板122以維持高崩潰電壓。在一些實施例中，在基底102的頂表面上沉積閘極場板120和源極/汲極場板122的材料，然後進行蝕刻製程來同時形成閘極場板120和源極/汲極場板122。在另一些實施例中，在不同製程中分別形成閘極場板120和源極/汲極場板122。
閘極場板120和源極/汲極場板122的材料可以包含多晶矽或任何合適的導電材料。沉積製程可以包含化學氣相沉積製程、電漿輔助化學氣相沉積製程、原子層沉積製程、類似的製程或前述之組合。蝕刻製程可以包含乾式蝕刻製程、濕式蝕刻製程或前述之組合。舉例來說，乾式蝕刻製程可以包含反應性離子蝕刻(reactive ion etch，RIE)、感應耦合電漿(inductively-coupled plasma，ICP)蝕刻、中性束蝕刻(neutral beam etch，NBE)、類似的蝕刻製程或前述之組合。舉例來說，濕式蝕刻製程可以使用任何合適的蝕刻劑，例如氫氟酸、氫氧化銨或類似的材料。
如第5圖所示，閘極場板120可以從第一頂層108上方延伸至第二頂層110上方，並覆蓋隔離結構118的一邊緣。源極/汲極場板122可以包含如圖所示的四個，但也可以包含更多或更少個。
然後，根據一些實施例，如第6圖所示，在井區106的頂表面上形成源極/汲極124、126，例如源極124和汲極126。在一些實施例中，藉由一道離子佈植製程形成源極/汲極124、126。在另一些實施例中，在不同製程中分別形成源極/汲極124、126。
源極/汲極124、126可以具有相同的導電類型，並且可以與井區106的導電類型相同。舉例來說，在N型接面場效電晶體中，源極/汲極124、126為N型。源極/汲極124、126的摻質濃度可以高於井區106的摻質濃度。
然後，根據一些實施例，如第7圖所示，在基底102的頂表面上形成摻雜區128和閘極130。閘極130可以形成於第一頂層130的頂表面上，並且可以覆蓋第一井槽112的頂表面。在一些實施例中，藉由一道離子佈植製程形成摻雜區128和閘極130。在另一些實施例中，在不同製程中分別形成摻雜區128和閘極130。
摻雜區128和閘極130可以具有相同的導電類型，並且可以與井區106的導電類型不同。舉例來說，在N型接面場效電晶體中，摻雜區128和閘極130為P型。摻雜區128的摻質濃度可以高於基底102的摻質濃度。閘極130的摻質濃度可以高於第一頂層130的摻質濃度。
雖然在此繪示先形成源極/汲極124、126，然後形成摻雜區128和閘極130，但本發明不限於此，可以調整製程順序。舉例來說，可以先形成摻雜區128和閘極130，然後形成源極/汲極124、126。
然後，根據一些實施例，如第8圖所示，形成內連線結構分別連接至源極/汲極124、126、摻雜區128和閘極130，並形成接面場效電晶體裝置100。一些內連線結構電性連接閘極130和閘極場板120，一些內連線結構電性連接源極/汲極之一(例如126)和源極/汲極場板122。
綜上所述，本發明實施例提供的接面場效電晶體裝置在通道區和飄移區下方設置多個井槽和頂層，可以降低臨界電壓、增加崩潰電壓、並且可以縮短通道長度以及汲極和閘極之間的距離(飄移區的長度)，進而縮減裝置的尺寸。此外，根據一些實施例，在飄移區上方設置與源極/汲極之一或閘極電性連接的場板，可以維持高崩潰電壓。
以上概述數個實施例的部件，使得本技術領域中具有通常知識者可以更加理解本發明實施例的多個面向。本技術領域中具有通常知識者應該理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與本文介紹的實施例相同的目的及/或優點。本技術領域中具有通常知識者也應該理解，此類等效的結構並未悖離本發明實施例的精神與範圍，並且他們能在不違背本發明實施例的精神和範圍下，做各式各樣的改變、取代和調整。
100:接面場效電晶體裝置
102:基底
104:磊晶層
106:井區
108:第一頂層
110:第二頂層
112:第一井槽
114:第二井槽
116,118:隔離結構
120:閘極場板
122:源極/汲極場板
124,126:源極/汲極
128:摻雜區
130:閘極

Claims (20)

  1. 一種接面場效電晶體裝置，包括：一基底，具有一第一導電類型；一井區，埋設於該基底中且具有一第二導電類型，該第二導電類型不同於該第一導電類型；一第一頂層，埋設於該井區中且具有該第一導電類型；複數個源極/汲極，設置於該井區的一頂表面；一第一隔離結構，與該些源極/汲極之一相鄰；一閘極，設置於該第一頂層的一頂表面；以及複數個第一井槽，設置於該閘極下方，其中該些第一井槽的第二導電類型摻質濃度低於該井區的第二導電類型摻質濃度。
  2. 如請求項1之接面場效電晶體裝置，其中該些第一井槽穿過該第一頂層。
  3. 如請求項1之接面場效電晶體裝置，更包括：一第二頂層，設置於該第一隔離結構下方且具有該第一導電類型，其中該第一頂層和該第二頂層隔開一距離。
  4. 如請求項1之接面場效電晶體裝置，更包括：一閘極場板，從該第一頂層的該頂表面延伸至該第一隔離結構的一頂表面。
  5. 如請求項4之接面場效電晶體裝置，其中該閘極場板與該閘極相鄰。
  6. 如請求項1之接面場效電晶體裝置，更包括：一源極/汲極場板，設置於該第一隔離結構的一頂表面上且與該些源極/汲極之一電性連接。
  7. 如請求項1之接面場效電晶體裝置，更包括：複數個第二井槽，設置於該第一隔離結構下方，其中該些第二井槽的第二導電類型摻質濃度低於該井區的該第二導電類型摻質濃度。
  8. 如請求項1之接面場效電晶體裝置，更包括：一第二隔離結構，設置於該些源極/汲極之一和該閘極之間且跨過該第一頂層的一邊緣。
  9. 如請求項1之接面場效電晶體裝置，其中該些第一井槽之間的間距為約1μm至約3μm。
  10. 如請求項1之接面場效電晶體裝置，其中該些第一井槽之一的寬度為約1μm至約2μm。
  11. 一種接面場效電晶體裝置的製造方法，包括：在一基底中形成一井區，其中該基底具有一第一導電類型且該井區具有一第二導電類型，該第二導電類型不同於該第一導電類型；在該井區中形成一第一頂層，其中該第一頂層具有該第一導電類型；用具有該第一導電類型的摻質佈植該井區以形成複數個第一井槽，其中該些第一井槽的第二導電類型摻質濃度低於該井區的第二導電類型摻質濃度；在該第一頂層的一頂表面形成一隔離結構；在該井區的一頂表面形成複數個源極/汲極；以及在該些第一井槽上方形成一閘極覆蓋該些第一井槽。
  12. 如請求項11之接面場效電晶體裝置的製造方法 ，更包括：在形成該隔離結構之前，在該井區中形成一第二頂層，其中該第二頂層具有該第一導電類型且與該第一頂層隔開一距離。
  13. 如請求項12之接面場效電晶體裝置的製造方法，更包括：在形成該隔離結構之前，在該井區中形成複數個第二井槽穿過該第二頂層，其中該些第二井槽的第二導電類型摻質濃度低於該井區的該第二導電類型摻質濃度。
  14. 如請求項11之接面場效電晶體裝置的製造方法，更包括：在該隔離結構上方形成複數個場板，其中該些場板分別與該閘極和該些源極/汲極之一電性連接。
  15. 如請求項14之接面場效電晶體裝置的製造方法，其中該些場板之一覆蓋該隔離結構的一邊緣和該第一頂層的一邊緣。
  16. 如請求項11之接面場效電晶體裝置的製造方法，其中該些第一井槽的該第二導電類型摻質濃度為約5E12cm2至約3E15cm2，且該井區的該第二導電類型摻質濃度為約5E12cm2至約3E15cm2。
  17. 如請求項11之接面場效電晶體裝置的製造方法，其中該閘極具有該第一導電類型，並且該閘極的第一導電類型摻質濃度高於該第一頂層的第一導電類型摻質濃度。
  18. 如請求項17之接面場效電晶體裝置的製造方法，其中該第一頂層的該第一導電類型摻質濃度為約2.5E12cm2至 約3E12cm2。
  19. 如請求項11之接面場效電晶體裝置的製造方法，更包括：在形成該井區之前，在該基底中形成一磊晶層，其中該磊晶層具有該第一導電類型。
  20. 如請求項11之接面場效電晶體裝置的製造方法，更包括：在該基底中形成一摻雜區，其中該摻雜區的第一導電類型摻質濃度高於該基底的第一導電類型摻質濃度。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201839982A (zh) * 2017-04-26 2018-11-01 國立清華大學 溝槽式閘極功率金氧半場效電晶體之結構
TW201913876A (zh) * 2017-08-31 2019-04-01 台灣積體電路製造股份有限公司 半導體裝置結構及其形成方法
US20200203276A1 (en) * 2018-12-20 2020-06-25 Imec Vzw Vertical isolated gate field effect transistor integrated in a semiconductor chip
TW202036903A (zh) * 2018-11-21 2020-10-01 大陸商上海瀚薪科技有限公司 一種整合箝制電壓箝位電路的碳化矽半導體元件
US20210135006A1 (en) * 2019-10-30 2021-05-06 Avago Technologies International Sales Pte. Ltd. Lateral double-diffused metal-oxide-semiconductor (ldmos) fin field effect transistor with enhanced capabilities
TW202203400A (zh) * 2020-07-07 2022-01-16 台灣積體電路製造股份有限公司 半導體裝置及其製作方法
TW202226601A (zh) * 2020-12-28 2022-07-01 國家中山科學研究院 半溝槽型金氧半功率場效電晶體結構及其製法
US20220223688A1 (en) * 2020-04-22 2022-07-14 Globalfoundries U.S. Inc. Field effect transistor (fet) stack and methods to form same
TW202322218A (zh) * 2021-11-24 2023-06-01 新唐科技股份有限公司 半導體結構及其形成方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201839982A (zh) * 2017-04-26 2018-11-01 國立清華大學 溝槽式閘極功率金氧半場效電晶體之結構
US20190355847A1 (en) * 2017-04-26 2019-11-21 National Tsing Hua University Structure of trench metal-oxide-semiconductor field-effect transistor
TW201913876A (zh) * 2017-08-31 2019-04-01 台灣積體電路製造股份有限公司 半導體裝置結構及其形成方法
TW202036903A (zh) * 2018-11-21 2020-10-01 大陸商上海瀚薪科技有限公司 一種整合箝制電壓箝位電路的碳化矽半導體元件
US20200203276A1 (en) * 2018-12-20 2020-06-25 Imec Vzw Vertical isolated gate field effect transistor integrated in a semiconductor chip
US20210135006A1 (en) * 2019-10-30 2021-05-06 Avago Technologies International Sales Pte. Ltd. Lateral double-diffused metal-oxide-semiconductor (ldmos) fin field effect transistor with enhanced capabilities
US20220223688A1 (en) * 2020-04-22 2022-07-14 Globalfoundries U.S. Inc. Field effect transistor (fet) stack and methods to form same
TW202203400A (zh) * 2020-07-07 2022-01-16 台灣積體電路製造股份有限公司 半導體裝置及其製作方法
TW202226601A (zh) * 2020-12-28 2022-07-01 國家中山科學研究院 半溝槽型金氧半功率場效電晶體結構及其製法
TW202322218A (zh) * 2021-11-24 2023-06-01 新唐科技股份有限公司 半導體結構及其形成方法

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