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TWI852669B - 記憶體裝置 - Google Patents

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TWI852669B
TWI852669B TW112125305A TW112125305A TWI852669B TW I852669 B TWI852669 B TW I852669B TW 112125305 A TW112125305 A TW 112125305A TW 112125305 A TW112125305 A TW 112125305A TW I852669 B TWI852669 B TW I852669B
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菅原昭雄
半田貴也
磯村亮輔
上原一人
佐藤淳一
浅岡典央
山岡雅史
布什納克沙納德
柴崎謙
熊崎規泰
寺田有里
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日商鎧俠股份有限公司
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Abstract

本發明之實施形態提高記憶體裝置之特性。
本發明之實施形態之記憶體裝置包含：記憶胞陣列；電壓產生電路，其產生供給至記憶胞陣列之電壓；輸入輸出電路，其接收表示記憶胞陣列內之區域之位址；及控制電路，其控制記憶胞陣列之動作；且電壓產生電路於接收位址之過程中產生電壓。

Description

記憶體裝置
本發明之實施形態係關於一種記憶體裝置。
關於如NAND(Not-And，反及)型快閃記憶體般之記憶體裝置，動作之高速化及可靠性之提高等特性之提高不斷推進。
實施形態謀求提高記憶體裝置之特性。
實施形態之記憶體裝置具備：記憶胞陣列；電壓產生電路，其產生供給至上述記憶胞陣列之1個以上之電壓；輸入輸出電路，其接收表示上述記憶胞陣列內之區域之位址；及控制電路，其控制上述記憶胞陣列之動作；且上述電壓產生電路係於接收上述位址之過程中，產生上述電壓。
參照圖1至圖21對實施形態之記憶體裝置進行說明。
以下，一面參照圖式，一面對本實施形態詳細地進行說明。於以下說明中，對具有相同之功能及構成之要素標註相同之符號。
又，於以下各實施形態中，當標註有末尾帶有用以區分之數字/英文字母之參考符號(例如字元線WL或位元線BL、各種電壓及信號等)之構成要素即便不相互區分亦可時，使用省略了末尾之數字/英文字母之記載(參考符號)。
(1)第1實施形態  參照圖1至圖15，對第1實施形態之記憶體裝置、記憶體系統、及記憶體裝置(或記憶體系統)之控制方法進行說明。
(a)構成例  使用圖1至圖7，對第1實施形態之記憶體裝置及記憶體系統進行說明。
(a1)記憶體系統  使用圖1，對包含本實施形態之記憶體裝置之系統進行說明。
圖1係包含實施形態之記憶體裝置之系統之方塊圖。
如圖1所示，系統(例如記憶體系統)900包含主機裝置9、控制器8及記憶體裝置1。
主機裝置9係經由無線通信或有線通信等而電性連接於控制器8。藉此，主機裝置9可與控制器8通信。主機裝置9對控制器8請求對於記憶體裝置1之資料之寫入/刪除、及自記憶體裝置1之資料之讀出等各種動作。
控制器8基於來自主機裝置9之請求，產生並發行指令CMD。控制器8於讀出資料時，將讀出指令CMD、動作對象之位址(以下亦被稱為選擇位址)ADD經由配線發送至記憶體裝置1。控制器8於寫入資料時，將寫入指令CMD、動作對象之位址ADD、及應寫入之資料DT作為信號IO發送至記憶體裝置1。控制器8將各種控制信號CNT發送至記憶體裝置1。
本實施形態之記憶體裝置1係經由配線及端子(焊墊、連接器或引腳)而電性連接於控制器8。
本實施形態之記憶體裝置1例如為NAND型快閃記憶體。
例如，NAND型快閃記憶體1包含複數個晶片20。複數個晶片20之各者包含複數個記憶胞(未圖示)。記憶胞實質上非揮發地記憶資料。
例如，NAND型快閃記憶體1及控制器8構成儲存裝置80。儲存裝置80之一例為SSD(Solid State Drive，固態磁碟機)、記憶卡或USB(Universal Serial Bus，通用序列匯流排)記憶體等。
(a2)快閃記憶體  圖2係用以說明本實施形態之NAND型快閃記憶體之內部構成之方塊圖。
如圖2所示，NAND型快閃記憶體1包含核心電路11及周邊電路12。
核心電路11包含複數(例如16)個記憶體面PLN(PLN0、PLN1、…、PLN15)。各記憶體面PLN包含記憶胞陣列。記憶胞陣列包含複數個塊。各塊包含複數個記憶胞(未圖示)。
各記憶體面PLN係以塊(未圖示)為單位進行規定之動作。例如，各記憶體面PLN對某一塊內之一部分記憶胞進行資料之寫入動作、資料之讀出動作。各記憶體面PLN對塊內之所有記憶胞或塊內之一部分記憶胞進行資料之刪除動作。記憶體面PLN0～PLN15可相互獨立地進行動作，亦可同時(並行地)進行動作。各記憶體面PLN0～PLN15之構成相同。
周邊電路12包含輸入輸出電路120、邏輯控制電路121、暫存器電路123、定序器124、電壓產生電路125及驅動器電路126。
輸入輸出電路120與控制器8收發信號IO (IO＜7：0＞)。輸入輸出電路120將信號IO內之指令CMD及位址ADD傳送至暫存器電路123。輸入輸出電路120與核心電路11收發寫入資料及讀出資料(資料DAT)。
邏輯控制電路121自控制器8接收信號/CE、CLE、ALE、/WE、/REn、/WP。邏輯控制電路121將信號/RB發送至控制器8。藉由信號/RB，NAND型快閃記憶體1之狀態被通知至控制器8。
晶片啟用信號/CE係用以將快閃記憶體1設為啟用之信號。指令鎖存啟用信號CLE係表示信號IO為指令之信號。位址鎖存啟用信號ALE係表示信號IO為位址之信號。寫入啟用信號/WE係用以將所接收到之信號擷取至快閃記憶體1內之信號。讀取啟用信號/RE係用以使控制器8自快閃記憶體1讀出資料之信號。藉此，快閃記憶體1基於被切換(toggle)之讀取啟用信號/RE，將信號IO輸出至控制器8。寫入保護信號/WP係對NAND型快閃記憶體1指示禁止資料之寫入及資料之刪除。
待命/忙碌信號/RB表示NAND型快閃記憶體1是待命狀態(受理來自外部之命令之狀態)，還是忙碌狀態(不受理來自外部之命令之狀態)。
信號IO例如為8位元之信號(IO＜7：0＞)之集合。信號IO係於NAND型快閃記憶體1與控制器8之間收發之資料之實體。信號IO包含指令CMD、位址ADD及資料DAT。資料DAT包含寫入資料及讀出資料。
暫存器電路123保存指令CMD及位址ADD。暫存器電路123例如將位址ADD及指令CMD傳送至定序器124。
定序器124接收包含指令CMD及位址ADD之指令集。定序器124按照基於所接收到之指令集之序列，控制NAND型快閃記憶體1之全體。定序器124例如可藉由輸出控制信號，使核心電路11內之複數個記憶體面PLN同步，並使各記憶體面執行資料之讀出動作、寫入動作、或刪除動作等。
例如，定序器124包含解碼電路40及溫度感測器41等。解碼電路40將指令CMD及位址ADD解碼。溫度感測器41能夠測定NAND型快閃記憶體1之晶片20之溫度。
電壓產生電路125基於來自定序器124之指示，產生用於資料之寫入動作、資料之讀出動作、及資料之刪除動作等之複數個電壓。電壓產生電路125將所產生之電壓供給至驅動器電路126。
驅動器電路126將來自電壓產生電路125之各種電壓供給至核心電路11。驅動器電路126包含複數個驅動器70。各驅動器70輸出複數個電壓中對應之1個。
(a3)記憶體面  使用圖3，對本實施形態之NAND型快閃記憶體之記憶體面之構成例進行說明。圖3之例表示記憶體面PLN0之構成例。再者，其他記憶體面PLN亦具有與圖3之構成實質上相同之構成。
圖3係表示NAND型快閃記憶體之記憶體面之內部構成之一例之圖。
如圖3所示，記憶體面PLN0至少包含記憶胞陣列111、列解碼器(列控制電路)112及感測放大器模組113。
記憶胞陣列111具有複數個塊BLK(BLK0、BLK1、…)。各塊BLK例如藉由能夠相互識別之塊位址來區分。再者，除記憶體面PLN0以外之記憶體面PLN亦包含與記憶體面PLN0對應於相同之塊位址之塊BLK。不同之記憶體面PLN間被分配相同之塊位址之塊BLK彼此係藉由能夠相互識別之記憶體面位址來區分。塊BLK包含與字元線及位元線建立有關聯之複數個記憶胞(未圖示)。塊BLK例如為資料之刪除單位。同一塊BLK內之資料被一次刪除。
但，資料之刪除可以較塊BLK小之單位進行。資料之刪除方法例如記載於2011年9月18日提出申請之美國專利申請13/235,389號“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”。又，資料之刪除方法記載於2010年1月27日提出申請之美國專利申請12/694,690號“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”。進而，資料之刪除方法記載於2012年5月30日提出申請之美國專利申請13/483,610號“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”。該等專利申請之全部內容藉由參照而被引用至本案說明書中。
各塊BLK具有複數個串單元SU(SU0、SU1、…)。各串單元SU具有複數個NAND串NS。再者，1個記憶胞陣列111內之塊之個數、1個塊BLK內之串單元之個數、1個串單元SU內之NAND串NS之個數可設定為任意個數。
列解碼器112接收來自暫存器電路123之位址ADD之列位址。列解碼器112基於列位址，選擇塊BLK、串單元SU及字元線(未圖示)。來自驅動器電路126之電壓經由列解碼器112而被傳送至所選擇之塊BLK。
感測放大器模組113自暫存器電路123接收位址ADD之行位址。感測放大器模組113對位址ADD所表示之動作對象執行由定序器124所指示之動作。感測放大器模組113於讀出資料時感測位元線(未圖示)中是否產生與記憶胞之導通/斷開對應之電流(或位元線之電位之變動)。藉此，感測放大器模組113讀出資料。感測放大器模組113將所讀出之資料傳送至輸入輸出電路120。感測放大器模組113於寫入資料時將經由位元線寫入至記憶胞之資料(寫入資料)傳送至記憶胞。
(a4)記憶胞陣列  使用圖4及圖5，對本實施形態之NAND型快閃記憶體中之記憶胞陣列之內部構成進行說明。
圖4係表示記憶體面PLN0中之記憶胞陣列111之電路構成之圖。於圖4中表示1個塊之電路圖。再者，其他記憶體面PLN亦具有與圖4之電路構成實質上相同之構成之記憶胞陣列。
如圖4所示，各串單元SU為NAND串NS之集合。NAND串NS之各者包含複數個記憶胞MC、選擇電晶體ST1及選擇電晶體ST2。
再者，1個NAND串NS之記憶胞MC之個數為8個、16個、32個、64個、96個、128個等。但，NAND串NS之記憶胞MC之個數並無限定。
各記憶胞MC具有包含控制閘極及電荷儲存部之積層閘極。複數個記憶胞MC串聯連接於選擇電晶體ST1、ST2之間。
選擇閘極線SGD0～SGD3之各者於某一塊BLK內連接於對應之串單元SU0～SU3之選擇電晶體ST1之閘極。選擇閘極線SGD僅連接於同一塊BLK內之複數個串單元SU之1個。
選擇閘極線SGS共通連接於塊BLK內之所有串單元SU之選擇電晶體ST2之閘極。選擇閘極線SGS共通連接於同一塊BLK內之所有串單元SU。
複數條字元線WL0～WLm－1之各者連接於同一塊BLK內之對應之記憶胞MC0～MCm－1之控制閘極。相同位址之字元線WL共通連接於同一塊BLK內之所有串單元SU。
於記憶胞陣列111之呈矩陣狀配置之NAND串NS中，位於同一列之NAND串NS之選擇電晶體ST1之端子連接於n條位元線BL(BL0～BLn－1)中對應之1條。位元線BL遍及複數個塊BLK地連接於同一行(相同位址)之複數個NAND串NS。
選擇電晶體ST2之端子連接於源極線SL。源極線SL遍及複數個塊BLK地連接於複數個NAND串NS。
資料之讀出及寫入可針對任一塊BLK之任一串單元SU中之共通連接於任一字元線WL之複數個記憶胞MC一次進行。此種於1個串單元SU內共用字元線WL之記憶胞MC之組例如被稱為胞單元。胞單元係可一次執行寫入動作或讀出動作之記憶胞MC之組。
如上所述，資料之刪除例如係針對同一塊BLK內之記憶胞MC一次進行。
1個記憶胞MC例如可以保存1位元或複數位元之資料。以下，為了簡化說明，對1個記憶胞MC中可以保存1位元之資料之情況進行說明。於同一胞單元內，記憶胞MC之各者於同位(位數)位元中保存之1位元之集合被稱為「頁」。所謂「頁」可以定義為同一胞單元內之記憶胞MC之組中所形成之記憶空間之一部分。
使用圖5對本實施形態之快閃記憶體之記憶胞陣列之剖面構造進行說明。圖5表示記憶胞陣列之一部分之剖視圖。
於圖5中，模式性地圖示關於1個塊BLK內之2個串單元SU之部分。圖5表示2個串單元SU各自之NAND串NS、及其周邊之部分。
圖5所示之構成沿X方向排列有複數個。例如，沿X方向排列之複數個圖5之NAND串NS之集合相當於1個串單元SU。
記憶胞陣列111設置於半導體基板30上。於以下說明中，將與半導體基板30之表面平行之面設為X-Y平面。將與X-Y平面垂直之方向設為Z方向。於本實施形態中，X方向與Y方向相互正交。
於半導體基板30之上部(表面區域)設置有p型井區域30p。於p型井區域30p上設置有複數個NAND串NS。
於p型井區域30p上，例如自半導體基板側起依序積層有作為選擇閘極線SGS發揮功能之導電層31、作為字元線WL0～WLm－1發揮功能之複數個導電層32、及作為選擇閘極線SGD發揮功能之導電層33。複數個導電層31及複數個導電層33亦可積層於半導體基板30上。於所積層之導電層31～33間設置有絕緣層(未圖示)。如此，於半導體基板30上形成有包含複數個導電層31～33及複數個絕緣層之積層體。
導電層31例如共通連接於1個塊BLK內之複數個NAND串NS各自之選擇電晶體ST2之閘極。導電層32針對各層(配線位準)共通連接於1個塊BLK內之複數個NAND串NS各自之記憶胞MC之控制閘極。導電層33共通連接於1個串單元SU內之複數個NAND串NS各自之選擇電晶體ST1之閘極。
記憶孔MH係以通過導電層33、32、31到達至p型井區域30p之方式設置。於記憶孔MH之側面上依序設置有阻擋絕緣層34、電荷儲存部(絕緣膜)35及閘極絕緣層(隧道絕緣層)36。於記憶孔MH內嵌入有半導體柱(導電層)37。半導體柱37例如為非摻雜之多晶矽。半導體柱37作為NAND串NS(記憶胞MC)之電流路徑發揮功能。於半導體柱37之上方設置有作為位元線BL發揮功能之導電層38a。半導體柱37經由接觸插塞VP連接於導電層38a。
於p型井區域30p之上部(半導體基板30之表面區域)內設置有n +型雜質擴散層39n及p +型雜質擴散層39p。於n +型雜質擴散層39n之上表面上設置有接觸插塞CPa。於接觸插塞CPa之上表面上設置有作為源極線SL發揮功能之導電層(配線)38b。於p +型雜質擴散層39p之上表面上設置有接觸插塞CPb。於接觸插塞CPb之上表面上設置有作為井線CPWELL發揮功能之導電層38c。
如上所述，於p型井區域30p之上方自半導體基板側起依序積層有選擇電晶體ST2、複數個記憶胞MC及選擇電晶體ST1。1個記憶孔MH對應於1個NAND串NS。
再者，記憶胞陣列111(塊BLK)之構成並不限定於圖4及圖5之構成。記憶胞陣列111之構成例如記載於2009年3月19日提出申請之美國專利申請12/407,403號“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”。又，記憶胞陣列18之構成記載於2009年3月18日提出申請之美國專利申請12/406,524號“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”、2010年3月25日提出申請之美國專利申請12/679,991號“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”、及2009年3月23日提出申請之美國專利申請12/532,030號“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”。該等專利申請之全部內容藉由參照而被引用至本案說明書中。
又，亦可分開形成包含設置有記憶胞陣列111之層(第1層)之晶片、與包含設置有列解碼器112及/或感測放大器模組113之層(第2層)之晶片。於該情形時，將包含記憶胞陣列111之晶片、與包含列解碼器112及/或感測放大器模組113之晶片貼合(bond)，貼合而成之晶片之組被用作上述實施形態中之NAND型快閃記憶體1。貼合型NAND型快閃記憶體1若於設置有記憶胞陣列111之區域中將存在作為位元線BL發揮功能之導電層38之側設為上方，將存在半導體基板30之側設為下方，則於下方之晶片配置設置有列解碼器112及/或感測放大器模組113之層。
於本實施形態之NAND型快閃記憶體1中，亦可於記憶胞陣列111之下方之半導體基板上設置設有列解碼器112及/或感測放大器模組113之層。於該情形時，記憶胞陣列111於Z方向上積層於設置有列解碼器112及/或感測放大器模組113之層上。記憶胞陣列11配置於覆蓋設置有列解碼器112及/或感測放大器模組113之層之層間絕緣膜上。
(a5)指令集  使用圖6及圖7，對本實施形態之記憶體系統及快閃記憶體之指令集進行說明。
圖6係模式性地表示指令集之構成例之圖。
圖6(a)係表示NAND型快閃記憶體之指令集之一例之圖。
如圖6(a)所示，於包含NAND型快閃記憶體之記憶體系統中，指令集包含指令CMDa、CMDb及位址ADD。
於指令集之傳送序列(以下，被稱為指令序列)中，指令集按第1指令CMDa、位址ADD、及第2指令CMDb之順序自控制器8發送至快閃記憶體1。指令CMD(CMDa、CMDb)及位址ADD係以8位元為單位自控制器8發送至快閃記憶體1。
指令CMD係對快閃記憶體命令某一動作之信號。
指令CMDa係於發送位址ADR之前，自控制器8經由資料線而發送至快閃記憶體1。指令CMDa係於輸入某一動作對象之位址之前發送之指令。指令CMDb係於發送位址ADR之後，自控制器8經由資料線而發送至快閃記憶體1。指令CMDb係對所輸入之位址命令某一動作之指令。
位址ADD係表示根據指令CMD所執行之動作對象之區域之信號。位址ADD係於發送指令CMDa之後，且於發送指令CMDb之前，自控制器8經由資料線而發送至快閃記憶體1。位址ADD係遍及5循環或6循環地被發送。
圖6(b)係表示指令集之變化例之圖。
如圖6(b)所示，指令集存在包含追加指令之情形。
追加指令(以下，亦被稱為前置指令或功能指令)係於發送指令CMDa之前，自控制器8經由資料線而發送至快閃記憶體1。
追加指令係用以對根據後續之指令而執行之動作追加地宣告(命令)條件之設定、及特定之處理等之指令。
圖7係表示指令集中之位址之傳送循環之一例之圖。
第1循環之8位元之資料表示行位址之一部分。第2循環之8位元之資料中，5位元之資料表示行位址之其餘部分，3位元之資料表示無關(Don't Care)值。第3循環之8位元之資料中，2位元之資料表示串單元SU之位址，其餘之6位元之資料表示字元線WL之位址之一部分。第4循環之8位元之資料中，1位元之資料表示字元線WL之位址之其餘部分，4位元之資料表示記憶體面PLN之位址，3位元之資料表示塊BLK之位址之一部分。第5循環之8位元之資料DT中，7位元之資料表示塊BLK之位址之其餘部分。
例如，於NAND型快閃記憶體1包含複數個記憶體晶片之情形時，使用第5循環之資料之一部分及第6循環之資料，將記憶體晶片之位址自控制器8發送至快閃記憶體1。例如，第5循環之8位元之資料中，其餘之1位元表示晶片之位址之一部分。第6循環之8位元之資料中，2位元之資料表示晶片之位址之其餘部分。第6循環之8位元之資料中，其餘之6位元為無關資料。
如此，於在包含NAND型快閃記憶體之記憶體系統中，基於指令集(指令序列)，選擇記憶胞陣列內之記憶空間，執行對於所選擇之記憶空間之動作。
(b)動作  使用圖8至圖15，對本實施形態之記憶體裝置(例如，NAND型快閃記憶體)及記憶體系統進行說明。
(b1)基本例  使用圖8，對本實施形態之快閃記憶體及記憶體系統之動作(控制方法)之基本例進行說明。
圖8係用以說明本實施形態之記憶體系統及記憶體裝置(快閃記憶體)之動作之基本例之模式圖。
如圖8所示，主機裝置9於某一時刻ta，請求控制器8進行對於快閃記憶體1之某一動作(步驟Sa)。
控制器8以回應主機裝置9之請求之方式設定與動作對應之指令及動作對象之位址。於時刻tb，控制器8將指令及位址發送至快閃記憶體1(步驟Sb)。
快閃記憶體1於時刻tc接收指令及位址(步驟Sc1)。快閃記憶體1將所接收到之指令及位址解碼。
於本實施形態中，快閃記憶體1與指令之解碼及/或位址之解碼並行地，開始並執行用於記憶胞陣列(記憶胞)之動作之電壓之產生(步驟Sc2)。因此，用於應執行之動作之電壓係於指令之解碼及/或位址之解碼期間內產生。記憶胞陣列111與驅動器電路126之間之配線、及記憶胞陣列111內之配線(字元線、位元線、及選擇閘極線)係於指令之解碼及/或位址之解碼期間內被充電。
於指令及位址之解碼之後，於時刻td，快閃記憶體1使用所產生之電壓，對與位址對應之記憶空間(1個以上之記憶胞)執行與指令對應之動作(步驟Sd)。
例如，於應執行之動作為寫入動作之情形時，快閃記憶體1將與指令及位址一併接收到之資料寫入至記憶胞陣列111內之位址所表示之記憶空間(例如，1個以上之頁)。例如，於應執行之動作為讀出動作之情形時，快閃記憶體1自位址所表示之記憶空間讀出資料。快閃記憶體1將所讀出之資料發送至控制器8。控制器8將資料發送至主機裝置9。又，於應執行之動作為刪除動作之情形時，快閃記憶體1刪除記憶胞陣列111內之位址所表示之記憶空間之資料。
於時刻te，快閃記憶體1完成應執行之動作(步驟Se)。
通常之快閃記憶體係於指令及位址之解碼之後(例如，時刻tx)，開始並執行電壓之產生。於動作所使用之電壓之產生完成之後，執行與指令對應之動作。
相對於此，本實施形態之快閃記憶體1與於指令/位址之解碼後產生電壓之情形相比，可較早地開始應執行之動作。其結果，本實施形態之快閃記憶體能夠縮短自接收指令至開始應執行之動作為止之期間。
因此，本實施形態之記憶體系統及快閃記憶體能夠使動作高速化。
(b2)動作例  使用圖9及圖10，對本實施形態之快閃記憶體及記憶體系統之動作例進行說明。
圖9係用以說明本實施形態之快閃記憶體(及記憶體系統)之動作例之流程圖。圖10係用以說明本實施形態之快閃記憶體(及記憶體系統)之動作例之時序圖。
如圖9及圖10所示，快閃記憶體1於某一時序(例如，動作完成時)，將待命/忙碌信號/RB之信號位準設定為“L(Low，低)”位準(圖9之步驟SX)。快閃記憶體1為待命狀態。
控制器8確認待命/忙碌信號/RB之信號位準。控制器8檢測出待命/忙碌信號/RB為“H(High，高)”位準。基於“H”位準之待命/忙碌信號/RB，控制器8基於NAND介面之指令序列，將指令CMDa、位址ADD及指令CMDb作為信號IO依序發送至快閃記憶體1(步驟S0)。例如，控制器8將用以讀出資料之指令(“00h”及“30h”)發送至快閃記憶體1(圖9之步驟S0)。
於時刻t0，快閃記憶體1依序接收指令CMDa、位址ADD及指令CMDb(步驟S1)。快閃記憶體1開始指令CMD及位址ADD之解碼。如上所述，位址ADD按行位址、列位址之順序被快閃記憶體1接收。此處，指令CMDa為“00h”之指令。指令CMDb為“30h”之指令。藉此，快閃記憶體1辨別出應執行之動作為對於1頁(保存1位元之資料之記憶胞)之讀出動作。
例如，於自時刻tp至時刻tq為止之期間(tp≦t0≦tq)內，快閃記憶體1藉由溫度感測器41獲取快閃記憶體內部之溫度(快閃記憶體1之晶片之溫度)(圖10之步驟S10)。
於時刻t1，快閃記憶體1於快閃記憶體之待命期間內(信號/RB之信號位準為“H”位準之期間內)，與指令CMD及位址ADD之接收(及解碼)並行地執行電壓之產生(圖9之步驟S2)。電壓產生電路125與開始信號/WE之切換同步地，啟動電荷泵50。藉此，開始產生用於與指令對應之動作(例如，讀出動作)之電壓(圖10之步驟S11)。伴隨電荷泵50之啟動，快閃記憶體1之電流Ic之電流值上升至某一值i1左右。例如，電流值i1為與指令集對應之動作時之電流Ic之峰值。
於時刻t2，定序器124設定應執行之動作之各種動作參數(例如，電壓值)(圖10之步驟S12)。
於時刻t3，與電壓之產生及參數之設定並行地，定序器124之解碼電路40開始列位址之解碼。藉此，執行字元線位址之解碼(圖10之步驟S13a)及塊位址之解碼(圖10之步驟S13b)。於時刻t4，與列位址之解碼並行地，感測放大器模組113控制位元線BL之激活(圖10之步驟S14)。
於時刻t5，字元線位址及塊位址之解碼完成。藉此，定序器124基於列位址之解碼結果，控制選擇塊、選擇串單元及選擇字元線之激活(圖10之步驟S15)。例如，基於解碼結果之字元線之位址資訊(以下，被稱為字元線位址資訊)藉由並行傳送(例如，以8位元為單位之並行傳送)自定序器124被傳送至各記憶體面PLN。但，字元線位址資訊亦可藉由串列傳送自定序器124被傳送至各記憶體面PLN。
藉此，快閃記憶體1於待命期間內將所產生之電壓施加至字元線(圖9之步驟S3)。例如，於對字元線及位元線施加電壓之時序，電流Ic之電流值具有某一值i2。
於時刻t6，指令集(指令CMDb)之接收完成。
例如，與選擇字元線WL之激活並行地，指令CMDb被解碼。
自指令集之接收起經過期間tWB之後，於時刻t7，定序器124將待命/忙碌信號/RB之信號位準自“H”位準變為“L”位準(圖9之步驟S4)。藉此，快閃記憶體1被設定為忙碌狀態。快閃記憶體1以與“0Xh”指令及“30h”指令對應之方式，對與位址對應之記憶空間(例如，1頁)執行讀出動作(圖10之步驟S16)。例如，於忙碌期間內，電流Ic之電流值於感測出位元線之電流(產生電流)之時序具有值i3。
於時刻t8，NAND型快閃記憶體1將位元線BL及字元線WL去激活。藉此，快閃記憶體1之讀出動作完成。
快閃記憶體1將所讀出之資料發送至控制器8(圖9之步驟S5)。
其後，於時刻t9，定序器124將待命/忙碌信號/RB之信號位準自“L”位準變為“H”位準。快閃記憶體1被設定為待命狀態。
控制器8接收來自快閃記憶體1之讀出資料(圖9之步驟S6)。
如上所述，於本實施形態中，NAND型快閃記憶體1於指令及位址之接收期間(及解碼期間)T1內，使電壓產生電路125動作。
於本實施形態之快閃記憶體中，於列位址(例如，字元線)之建立(set-up)動作中，開始電壓之產生及/或施加。
藉此，本實施形態之快閃記憶體1於期間T1內，產生用於與指令對應之動作之電壓(例如，讀出電壓及非選擇電壓)。
其結果，本實施形態之快閃記憶體1能夠縮短自接收指令集至自記憶胞陣列讀出資料為止之期間。
(b3)具體例及變化例  以下，對上述本實施形態之NAND型快閃記憶體之動作之具體例及變化例進行說明。
＜晶片之確定＞  使用圖11，對本實施形態之快閃記憶體之動作之具體例/變化例進行說明。
圖11係表示本實施形態之快閃記憶體之具體例之一的圖。
於圖11(a)中，表示本實施形態之快閃記憶體之具體例中之指令集。
例如，如上述圖7所示，於第2循環之資料內，存在3位元之無關(don't care)位元。
因此，如圖11(a)所示，可使晶片位址CHPADD包含於位址ADD之第2循環之資料ADD2內。
如此，於快閃記憶體1包含複數個記憶體晶片20之情形時，晶片位址CHPADD於與在第2循環之後之循環(例如，第5循環或第6循環之資料)中發送晶片位址之情形相比更早之階段，被通知至快閃記憶體1。
本實施形態之快閃記憶體1可於指令序列之相對較早之階段，辨別動作對象之晶片位址CHPADD。藉此，本實施形態之快閃記憶體1可於相對較早之階段內，確定動作對象之記憶體晶片，可將除動作對象以外之記憶體晶片設定為非選擇狀態。
其結果，本實施形態之快閃記憶體1能夠抑制除動作對象以外之記憶體晶片中之電流(電力)之產生。
圖11(b)表示與圖11(a)之指令集不同之例。
如圖11(b)所示，亦可藉由發送追加指令(前置指令)CMDx，而將表示複數個記憶體晶片20中之動作對象之記憶體晶片之代碼(例如，識別編號或晶片位址)CHPCD自控制器8通知至快閃記憶體1。
前置指令CMDx係藉由控制器8發行。控制器8將所發行之前置指令CMDx於指令CMDa之前之時序(時刻)發送至NAND型快閃記憶體1。
藉由圖11(b)之例之指令集之發送及接收，本實施形態之快閃記憶體1可於位址ADD之接收及解碼之前，識別複數個記憶體晶片20中之哪個記憶體晶片為動作對象。
藉此，於圖11(b)之指令集之例所使用之記憶體系統中，快閃記憶體1能夠抑制除動作對象之記憶體以外之記憶體晶片中之電流之產生。
如上所述，本實施形態之NAND型快閃記憶體1能夠縮短(及削減)複數個非選擇之記憶體晶片中產生電流之期間。因此，本實施形態之快閃記憶體1能夠減少於動作之準備中(例如，位址之建立中)產生之電流。
其結果，能夠削減本實施形態之快閃記憶體1之消耗電力。
＜溫度之計測＞  使用圖12，對本實施形態之快閃記憶體之動作之具體例/變化例進行說明。
本實施形態之快閃記憶體使用於某一指令集之接收期間內(待命期間內)所獲取之溫度之測定值(以下，被稱為溫度代碼)、或於與某一指令集之前之指令集對應之動作中(忙碌期間內)所獲取之溫度之測定值，決定與接收到之指令集對應之動作之參數(設定條件)。
基於溫度代碼，設定用以執行與指令對應之動作之各種電壓等。藉此，能夠根據記憶體晶片之溫度，修正用於動作之電壓之電壓值。
圖12係表示本實施形態之快閃記憶體之具體例/變化例之一的圖。
於圖12中，模式性地表示本實施形態之快閃記憶體之具體例/變化例中之時序圖。
如圖12所示，指令CMDa、位址ADD及指令CMDb依序自控制器8被傳送至快閃記憶體1。於包含指令CMD(CMDa、CMDb)及位址ADD之指令集SET0之傳送期間內，信號/RB被設定為“H”位準。快閃記憶體1為待命狀態。
於快閃記憶體1為待命狀態之期間內，於快閃記憶體1之各記憶體晶片20中，溫度感測器41測定記憶體晶片20之溫度。藉此，獲取表示各記憶體晶片20之溫度之值TMPSOUT。基於該所獲取之值，設定溫度代碼TEMPCODE。
基於與待命狀態之溫度值READYTMPS-1對應之溫度代碼TEMPCODE，選擇動作參數(例如，電壓值)。
於指令CMD及位址ADR之解碼之後，快閃記憶體1開始與該指令集SET0對應之讀出動作。定序器124將待命/忙碌信號/RB之信號位準自“H”位準變為“L”位準。快閃記憶體1變為忙碌狀態。
基於與值READYTMPS-1對應之溫度代碼TEMPCODE所設定之動作參數反映於讀出動作所使用之各種電壓。藉此，執行讀出動作。
亦可於忙碌狀態中(信號/RB為“L”位準之期間內)，測定動作時之記憶體晶片之溫度。於該情形時，可基於忙碌狀態中(與指令集SET0對應之動作中)所測定之溫度值BUSYTMPS-1，設定接下來接收之指令集SET1之動作所使用之溫度代碼TEMPCODE。
再者，於在待命期間內及忙碌期間內執行溫度測定之情形時，亦可藉由利用快閃記憶體內部之計時器進行定期巡迴，來執行溫度之測定及溫度代碼之設定。又，亦可於快閃記憶體1中設定關於溫度測定之時序之複數個選擇選項，以使得能夠根據快閃記憶體(及記憶體系統)之動作模式，於忙碌期間之開始時獲取溫度代碼，並使基於溫度代碼之動作參數反映於要執行之動作中。
如上所述，本實施形態之快閃記憶體1能夠藉由於待命狀態時及/或忙碌狀態時獲取晶片之溫度值，而抑制因溫度代碼及動作參數之設定所引起之動作之長期化。
＜位址之傳送＞  使用圖13，對本實施形態之快閃記憶體之動作之具體例/變化例進行說明。
圖13係表示本實施形態之快閃記憶體之動作之具體例/變化例之一的圖。
於圖13中，表示本實施形態之快閃記憶體之具體例/變化例中之快閃記憶體之動作之時序圖。
如上所述，於待命期間內之某一期間TA內，位址ADD以5循環(或6循環)之資料之形式自控制器8被傳送至快閃記憶體1。
關於位址ADD之第1循環及第2循環之資料，快閃記憶體1接收行位址CA1、CA2。快閃記憶體1將所接收到之行位址CA1、CA2解碼。
關於位址之第3循環、第4循環、第5循環及第6循環之資料，快閃記憶體1接收列位址RA1、RA2、RA3、RA4。快閃記憶體1將所接收到之列位址RA1、RA2、RA3、RA4解碼。例如，第4循環之資料RA2包含記憶體面位址PLNADD。例如，第5循環之資料RA3包含塊位址BLKADD。
如圖13所示，於本例中，與位址ADD中之記憶體面位址(第4循環之資料)PLNADD之接收之時序同步地，本實施形態之快閃記憶體1將信號PLNen激活。定序器124於時刻t21，將信號(以下，亦被稱為記憶體面啟用信號)PLNen設定為啟用狀態。
藉此，於待命期間內，與位址PLNADD對應之記憶體面可基於記憶體面位址PLNADD之獲取(接收及/或解碼)之時序，而設定為啟用狀態。
與位址ADD中之塊位址(第5循環之資料)BLKADD之獲取之時序同步地，本實施形態之快閃記憶體1將控制信號BLKLATen激活。定序器124於待命期間內之時刻t22，將控制信號BLKLATen之信號位準自“L”位準變為“H”位準。
藉此，於待命期間內，能夠將塊位址BLKADD之解碼結果自定序器124傳送至記憶體面PLN。記憶體面PLN內之鎖存電路(位址鎖存)可設定為能保存傳送而來之塊位址BLKADD之狀態。
“30h”之指令CMDa自控制器8被傳送至快閃記憶體1。與該指令CMDa之獲取(接收及/或解碼)之時序同步地，本實施形態之快閃記憶體1將信號RDEC激活。於待命期間內之時刻t24，定序器124將信號RDEC之信號位準自“L”位準變為“H”位準。
藉由“H”位準之信號RDEC，列解碼器112於快閃記憶體1之待命期間內被激活。列解碼器112能夠開始動作。
如此，本實施形態之快閃記憶體1可藉由與列位址之獲取(接收及/或解碼)同步進行之內部控制信號之控制，而於待命期間TRY內將列解碼器112激活。
＜記憶胞陣列之內部動作＞  使用圖14及圖15，對本實施形態之記憶體裝置之動作之具體例進行說明。
圖14係用以說明本實施形態之記憶體裝置中之核心電路(記憶體面)之動作之具體例之一的時序圖。
如下所述，亦可對記憶胞陣列內之字元線、位元線及選擇閘極線施加電壓。
＜時刻t30＞  如圖14所示，快閃記憶體1依序接收前置指令CMDx、指令CMDa、位址ADD及指令CMDb。
於時刻t30，定序器124基於所接收到之前置指令CMDx，將信號PB之信號位準自“L”位準變為“H”位準。藉此，1個以上之記憶體面PLN被激活。信號PB為對於記憶體面PLN之控制信號。例如，信號PB對應於上述記憶體面啟用信號PLNen。信號PB亦可為包含記憶體面啟用信號PLNen之信號集。
定序器124將對於電荷泵50之控制信號PUMP之信號位準自“L”位準變為“H”位準。藉此，電壓產生電路125之電荷泵50產生用於與指令對應之動作之電壓。
其後，快閃記憶體1依序接收位址ADD並將其解碼。
＜時刻t31＞  於時刻t31，快閃記憶體1接收位址ADD之第5循環之資料。第5循環之資料包含塊位址。
記憶體面之位址係藉由第4循環之資料而確定。因此，定序器124將信號PB之信號位準自“H”位準變為“L”位準。藉此，非選擇之記憶體面被設定為非選擇狀態。
＜時刻t32＞  快閃記憶體1於接收位址ADD之第5循環之資料之後，接收“30h”之指令CMDb。
於時刻t32，選擇記憶體面內之列解碼器112基於位址將選擇選擇閘極線SGD、SGS、選擇字元線WL-s及非選擇字元線WL-u激活。
選擇記憶體面內之感測放大器模組113將控制信號BLC之電位(信號位準)自電壓值Vss變為電壓值VBLC。感測放大器模組之箝位電晶體被設定為導通狀態。藉此，位元線BL被激活。
電壓VSRC被施加於源極線SL。
列解碼器112於讀出動作時，將電壓VSG傳送至選擇選擇閘極線SGD、SGS。藉由施加電壓VSG，選擇電晶體ST1、ST2被設定為導通狀態。列解碼器112於讀出動作時，將非選擇電壓VREAD傳送至選擇字元線WL-s及非選擇字元線WL-u。藉此，電壓VREAD被施加於字元線WL-s、WL-u。藉由非選擇電壓VREAD，記憶胞MC不受資料之保存狀態影響地被設定為導通狀態。
再者，於時刻t32，亦可於施加較非選擇電壓VREAD低之電壓VX之後，將非選擇電壓VREAD施加於字元線WL-s、WL-u。
＜時刻t33＞  於時刻t33，定序器124將待命/忙碌信號/RB之信號位準自“H”位準變為“L”位準。藉此，快閃記憶體1被設定為忙碌狀態。
於選擇字元線WL-s之電位自電壓VREAD變為接地電壓Vss之後，列解碼器112將讀出電壓VCGRV傳送至選擇字元線WL-s。藉此，讀出電壓VCGRV被施加於選擇字元線WL-s。例如，讀出電壓VCGRV亦可為包含2個以上之讀出位準之電壓。
連接於選擇字元線WL-s之選擇單元係根據選擇單元內之資料(選擇單元之閾值電壓)，而被設定為導通狀態、或維持斷開狀態。於選擇單元為導通狀態之情形時，於對應之位元線產生電流(或，位元線之電位改變)。於選擇單元為斷開狀態之情形時，於對應之位元線不產生電流(或，位元線之電位實質上不改變)。
感測放大器模組113感測各位元線BL中有無電流之產生(或位元線之電位之變動)。根據感測結果，判別對應之選擇單元之保存資料。
如此，於本實施形態之快閃記憶體1中，資料自所選擇之位址被讀出。
資料自快閃記憶體被傳送至控制器8。
藉此，本實施形態之快閃記憶體完成讀出動作。
圖15係用以說明本實施形態之快閃記憶體之讀出動作中之與圖14之例不同之例之時序圖。
如上所述，選擇位址係按字元線位址、塊位址、記憶體面位址及晶片位址之順序於快閃記憶體1內確定。於圖14之示例中，於選擇字元線之位址值確定之時序，與記憶體面PLN之位址無關地，與所確定之字元線位址之位址值對應之複數條字元線於複數個記憶體面、複數個塊及複數個晶片中被激活。
＜時刻t40＞  如圖15所示，於時刻t40，根據指令CMDx之接收，信號PB之信號位準及信號PUMP之信號位準被設定為“H”位準。
於本例中，於確定列位址之前，非選擇電壓VREAD被施加至快閃記憶體1之複數個晶片20及複數個記憶體面PLN之複數條字元線WL-s、WL-u。電壓VSG被施加至複數個晶片20及複數個記憶體面PLN之複數條選擇閘極線SGD、SGS。
信號BLC之電位被設定為電壓VBLC(＞Vss)。源極線SL之電位被設定為VSRC(＞Vss)。
＜時刻t41＞  於藉由接收第4循環之位址ADD之資料而確定動作對象之記憶體面PLN之位址之後，於時刻t41，基於記憶體面位址，而定序器124將非選擇記憶體面中之字元線WL-u之電位自電壓VREAD變為接地電壓Vss。定序器124將非選擇記憶體面中之選擇閘極線SGD、SGS之電位自電壓VSG變為接地電壓Vss。
定序器124將非選擇記憶體面之信號BLC之電位自電壓VBLC變為接地電壓Vss。定序器124將非選擇記憶體面中之源極線SL之電位自電壓VSRC變為接地電壓Vss。
如此，於獲取記憶體面位址時，於非選擇記憶體面中，接地電壓Vss被施加至字元線WL、選擇閘極線SGD、SGS及源極線SL。於非選擇記憶體面中，信號BLC之信號位準被設定為接地電壓Vss。
於具有與所確定之記憶體面位址之值相同之值之1個以上之記憶體面中，繼續對字元線WL-u施加電壓VREAD，對選擇閘極線SGD、SGS施加電壓VSG，及對源極線CELSRC施加電壓VSL。信號BLC之電位被維持為電壓VBLC。
＜時刻t42＞  於時刻t42，定序器124將信號PB之信號位準自“H”位準變為“L”位準。
再者，於時刻t42，亦可基於所接收到之包含塊位址之位址ADD之第5循環之資料，停止對非選擇塊之配線供給電壓。
＜時刻t43＞  於接收到包含塊位址之位址ADD之第5循環之資料之後，於時刻t43，快閃記憶體1接收位址ADD之第6循環之資料。第5循環之資料包含晶片位址。
藉此，於確定了動作對象之晶片之位址之後，基於晶片位址，定序器124將非選擇晶片之字元線WL-u之電位自電壓VREAD轉變為接地電壓Vss。定序器124將非選擇晶片之選擇閘極線SGD、SGS之電位自電壓VSG變為接地電壓Vss。定序器124將非選擇晶片之信號BLC之電位自電壓VBLC變為接地電壓Vss。定序器124將非選擇晶片之源極線SL之電位自電壓VSRC變為接地電壓Vss。
如此，當確定了晶片位址時，於非選擇晶片中，接地電壓Vss被施加至字元線WL、選擇閘極線SGD、SGS及源極線SL。於非選擇晶片中，信號BLC之信號位準被設定為接地電壓Vss。
於與所確定之晶片位址對應之晶片(選擇晶片)中，繼續對字元線WL-u施加電壓VREAD，對選擇閘極線SGD、SGS施加電壓VSG，及對源極線CELSRC施加電壓VSL。信號BLC之電位被維持為電壓VBLC。
其結果，用於讀出動作之各電壓VREAD、VSG、VSL分別被施加至與選擇晶片內之選擇記憶體面對應之各配線WL-s、WL-u、SGD、SGS、SL。又，信號BLC之電位被設定為電壓VBLC。
＜時刻t44＞  於接收到位址ADD之後，於時刻t44，快閃記憶體1接收指令CMDb。快閃記憶體1將指令CMDb解碼。基於指令之解碼結果，確定應執行之動作。
於本例中，與圖14之例實質上同樣地，於將待命/忙碌信號/RB設定為“L”位準之後(時刻t45)，基於“30h”之指令之解碼結果，執行讀出動作。讀出電壓VCGRV被施加至選擇字元線WL-s。藉此，資料被讀出。
另一方面，於基於指令之解碼結果，判定為應執行之動作為除讀出動作以外之動作之情形時，各配線WL-s、WL-u、SGD、SGS、SL之電位自電壓VREAD轉變為接地電壓Vss。其後，用於與指令之解碼結果對應之動作之各種電壓分別被施加至字元線、選擇閘極線及源極線SL。藉此，執行與指令之解碼結果對應之動作。
如上所述，與圖15之例對應之動作完成。
如圖15所示，於本實施形態之快閃記憶體中，亦可於選擇位址確定之前，對複數個記憶體面(記憶胞陣列)預測性地供給某一電壓，而謀求快閃記憶體之動作(例如，讀出動作)之高速化。
如圖14及圖15所示，於本實施形態之快閃記憶體中，於確定位址之前，將用於動作之電壓供給至記憶胞陣列(塊)內。
藉此，本實施形態之NAND型快閃記憶體能夠使動作高速化。
(c)總結  於本實施形態之記憶體裝置(例如，NAND型快閃記憶體)中，與指令及位址之接收(及解碼)並行地，產生用於與指令對應之動作之電壓。例如，本實施形態之記憶體裝置可與指令及位址之接收(及解碼)並行地，將所產生之電壓預測性地施加於記憶胞陣列內之配線。
本實施形態之記憶體裝置與於位址及指令之解碼完成之後開始電壓之產生之情形相比，能夠使應執行之動作提前。
藉此，本實施形態之記憶體裝置能夠縮短自接收指令集至開始與指令對應之動作為止之期間。
其結果，本實施形態之記憶體裝置能夠提高動作速度。
因此，本實施形態之記憶體裝置能夠提高特性。
(2)第2實施形態  參照圖16至圖18，對第2實施形態之記憶體裝置及其控制方法進行說明。
(a)構成例  使用圖16及圖17，對本實施形態之記憶體裝置之構成例進行說明。
圖16係表示本實施形態之記憶體裝置(例如，NAND型快閃記憶體)之構成例之電路圖。
本實施形態之NAND型快閃記憶體1係與第1實施形態之快閃記憶體同樣地，與位址之接收及解碼並行地產生用於應執行之動作之電壓。
如圖16所示，輸入輸出電路120將來自控制器8之字元線位址(頁位址)、塊位址依序傳送至定序器124。
定序器124使用控制信號FIVEONV，啟動電壓產生電路125。
電壓產生電路125包含複數個電荷泵50及傳送電路55。
電荷泵50基於控制信號FIVEONV而動作。電荷泵50產生複數個電壓。例如，電荷泵50產生電壓(電壓值)VUSEL。電荷泵50將電壓VUSEL供給至傳送電路51。
傳送電路51包含傳送電晶體(傳送閘極、開關)TR。傳送電路51經由傳送電晶體TR將電壓VUSEL傳送至列解碼器112。傳送電晶體TR將電壓VUSEL供給至配線CGN。配線CGN經由傳送電晶體SW連接於列解碼器112內之配線CGI。
傳送電晶體TR之導通/斷開係藉由控制信號GUSEL而控制。傳送電晶體SW之導通/斷開係藉由控制信號CGSW而控制。
驅動器電路126包含複數個驅動器701、702。
驅動器701基於控制信號FIVEONV而動作。驅動器701使用電壓VDD或電壓VX2，產生電壓(電壓值)VRD。驅動器701將電壓VRD傳送至列解碼器112。
驅動器702接收電壓VPGMH、電壓VGBST及電壓VRD。驅動器702將選自電壓VPGMH、電壓VGBST及電壓VRD中之一種設為電壓VRDEC，輸出至列解碼器112。
列解碼器112包含解碼電路60及傳送電路(開關電路)61。
解碼電路60包含位準移位器601。位準移位器601接收電壓VRDEC及電壓VRD。位準移位器601根據電壓VRDEC及電壓VRD，控制信號BLKSEL之信號位準。
傳送電路61將與動作對應之電壓供給至基於位址而被設定為選擇狀態/非選擇狀態之字元線WL。傳送電路61係以與複數條字元線之各者對應之方式，包含複數個傳送電晶體(傳送閘極)TG。
傳送電晶體TG將被供給至配線CGI之電壓(例如，電壓VUSEL)傳送至字元線WL。傳送電晶體TG根據被供給至傳送電晶體TG之閘極之信號(選擇信號或控制信號)BLKSEL而設為導通/斷開。
圖17係表示本實施形態之快閃記憶體中之列解碼器之電路構成之一例之圖。
如圖17所示，列解碼器112包含位準移位器601、傳送電路61及塊位址解碼電路609。
塊位址解碼電路609包含複數個緩衝器BF1、BF2及“及”閘(AND gate)A1。
“及”閘A1具有複數個輸入端子。複數個信號AROW(AROWa、AROWb、…、AROWx)經由緩衝器BF1而被供給至“及”閘A1。1個信號AROW被供給至“及”閘A1之複數個輸入端子中對應之1個輸入端子。信號RDEC被供給至“及”閘A1之對應之1個輸入端子。“及”閘A1執行使用被供給之複數個信號AROW、RDEC之“及”運算(AND operation)(邏輯及運算)。“及”閘A1將“及”運算之結果設為信號RDECz輸出。
複數個信號AROW經由1個以上之緩衝器BF1而被供給至位準移位器601。信號RDECz經由1個以上之緩衝器BF2而被供給至位準移位器601。
位準移位器601包含“及”閘A2、1個以上之反相器IV、及電晶體TRa、TRb、TRc、TRd。
“及”閘A2具有複數個輸入端子。1個信號AROW經由1個以上之緩衝器BF1而被供給至“及”閘A2之複數個輸入端子中對應之1個輸入端子。信號RDECz經由1個以上之緩衝器BF2而被供給至“及”閘A2之複數個輸入端子中對應之1個輸入端子。
“及”閘A2之輸出端子經由1個反相器IV連接於節點ND1。
“及”閘A2執行所供給之複數個信號AROW、RDECz之“及”運算。“及”閘A2將作為“及”運算之結果之輸出信號經由反相器IV而輸出至節點ND1。
電晶體TRa之一端子(一側之源極/汲極)經由1個反相器IV連接於節點ND1。電晶體TRa之另一端子(另一側之源極/汲極)連接於電晶體TRb之一端子。電晶體TRa之閘極連接於節點ND2。電壓VDDX被施加於節點ND2。電壓VDDX例如與電壓VRD(例如，2 V～3 V)相等。
電晶體TRb之另一端子連接於節點ND3。電晶體TRb之閘極連接於節點ND2。電晶體TRb為高耐壓電晶體。電晶體TRb之絕緣耐壓較電晶體TRa之絕緣耐壓高。
電晶體TRc之一端子連接於節點ND3。電晶體TRc之另一端子連接於電晶體TRd之一端子。電晶體TRc之閘極連接於節點ND1。
電晶體TRd之另一端子連接於節點ND4。電晶體TRd之閘極連接於節點ND3。電壓VRDEC被施加於節點ND4。
節點ND3為信號BLKSEL之輸出節點。節點ND3之電位對應於信號BLKSEL之信號位準。
傳送電路61包含複數個電晶體TG(TGD、TG0、TGm－1、TGS)。
各電晶體TGD、TG0、TGm－1、TGS之閘極連接於節點ND2。
電晶體TGD之一端子連接於選擇閘極線SGD。電晶體TGD之另一端子連接於複數條配線CGI中對應之1條。
複數個電晶體TG0、…、TGm－1連接於對應之字元線。電晶體TG0之一端子連接於複數條字元線中對應之字元線WL0。電晶體TG0之另一端子連接於複數條配線CGI中對應之1條。電晶體TGm－1之一端子連接於複數條字元線中對應之字元線WLm－1。電晶體TGm－1之另一端子連接於複數條配線CGI中對應之1條。
電晶體TGS之一端子連接於選擇閘極線SGS。電晶體TGS之另一端子連接於複數條配線CGI中對應之1條。
根據節點ND2之電位(信號BLKSEL之信號位準)，複數個電晶體TG被設定為導通狀態或斷開狀態。藉此，塊BLK被設定為選擇狀態或非選擇狀態。
於本實施形態之NAND型快閃記憶體1中，用以將塊BLK設定為激活狀態(選擇狀態)之信號BLKSEL係以信號RDEC及與列位址(塊位址)對應之信號AROW為觸發而被激活。
於該情形時，至決定信號BLKSEL為止之等待時間係相對於至列位址之信號位準收斂為止之時間而自我匹配。
因此，本實施形態之NAND型快閃記憶體能夠於待命/忙碌信號/RB為“H”位準之期間內，將信號BLKSEL激活。
藉此，本實施形態之NAND型快閃記憶體能夠使動作高速化。
(b)動作例  使用圖18對本實施形態之NAND型快閃記憶體之動作例進行說明。
圖18係表示本實施形態之NAND型快閃記憶體之動作例之一例之時序圖。
＜時刻t90＞  如上所述，控制器8根據主機裝置9之請求將包含指令及位址之指令集發送至快閃記憶體1。伴隨指令集之發送，信號/WE被切換。
如圖18所示，於時刻t90，快閃記憶體1與被切換之信號/WE同步地接收指令CMDa。
定序器124與指令CMDa之接收同步地將信號FIVEONV激活。信號FIVEONV之信號位準自“L”位準轉變為“H”位準。藉由“H”位準之信號FIVEONV，電壓產生電路125啟動電荷泵50，使電壓升壓。
於接收指令之前，驅動器702輸出電壓值VDD之電壓VRDEC。
藉由“H”位準之信號FIVEONV，電荷泵50輸出電壓值VRD之電壓。驅動器701輸出某一電壓值之電壓VRD。根據該情況，驅動器702輸出電壓值VRD之電壓VRDEC。
因此，於時刻t90，電壓VRDEC之值自電壓值VDD變為電壓值VRD。例如，藉由對節點ND2施加電壓值VRD之電壓，反相器及電晶體TRa、TRb被設定為導通狀態。
於接收指令時，位址ADD未被接收。因此，字元線位址資訊代碼SIN為不定狀態。各信號AROW＜0＞…AROW＜x＞被設定為“L”位準。又，信號RDEC被設定為“L”位準。
＜時刻t91＞  於接收指令CMDa之後，本實施形態之快閃記憶體1依序接收位址ADD1、ADD2、ADD3。
例如，於第3循環之位址ADD3之時序，選擇字元線WL-S之位址確定。因此，字元線位址資訊代碼SIN被設定為與字元線位址對應之值。
根據字元線位址資訊代碼，例如，電壓VCGRV被施加至與選擇字元線對應之配線CGN。非選擇電壓VREAD被施加至與非選擇字元線對應之CGN。例如，電壓VGBST亦可被施加至複數條配線CGN中之1條。
＜時刻t92＞  於時刻t91之後，本實施形態之快閃記憶體1依序接收位址ADD4、ADD5、ADD6。定序器124將所接收到之位址ADD4、ADD5、ADD6解碼。
藉此，於時刻t92，根據所接收到之位址，各解碼信號AROW之信號位準自“L”位準轉變為“H”位準。
信號AROW被供給至圖17之列解碼器內之“及”閘A1、A2。此時，信號RDEC之信號位準被設定為“L”位準。
因此，即便所有信號AROW具有“H”位準之信號位準，“及”閘A1、A2之輸出信號亦為“L”位準。
＜時刻t93＞  於時刻t93，定序器124將信號RDEC之信號位準自“L”位準變為“H”位準。
“H”位準之信號RDEC被供給至“及”閘A1、A2。於被供給至“及”閘A1、A2之所有信號AROW、RDEC為“H”位準之情形時，“及”閘A1、A2輸出“H”位準之信號。
藉此，信號BLKSEL之信號位準(電位)上升至較接地電壓Vss高之電壓值VRD。
又，於“及”閘A2輸出“H”位準之信號之情形時，節點ND1之電位(反相器IV之信號位準)自“H”位準轉變為“L”位準。藉此，電晶體TRc被設定為導通狀態。
＜時刻t94＞  於接收指令CMDb之後，於時刻t94，定序器124將信號VRDEC-CNT之信號位準自“L”位準變為“H”位準。“H”位準之信號VRDEC-CNT被供給至驅動器電路126。再者，於接收(發送)指令CMDb之後，停止信號/WE之切換。
根據“H”位準之信號VRDEC-CNT，驅動器電路126之驅動器702輸出電壓值VGBST。電壓VRDEC之電壓值自電壓值VRD增加至電壓值VGBST。節點ND4之電壓值經由導通狀態之電晶體TRc、TRd而被傳送至節點ND3。
因此，信號BLKSEL之信號位準自電壓值VRD上升至電壓值VGBST。藉此，對傳送電晶體TG之閘極施加較電壓值VRD高之電壓值VGBST。
於選擇塊中，電壓值VGBST之電壓被施加至傳送電晶體TG之閘極。藉此，傳送電晶體TG被設定為導通狀態。
讀出電壓VCGRV及非選擇電壓VREAD被施加至與字元線位址對應之配線CGI及字元線WL。讀出電壓VCGRV被施加至與選擇字元線對應之配線CGI及字元線WL。非選擇電壓VREAD被施加至與非選擇字元線對應之配線CGI及字元線WL。又，電壓VGBST被施加至規定之配線CGI及字元線WL。
於本實施形態中，當開始對配線CGI及字元線WL施加電壓時，待命/忙碌信號之信號位準被設定為“H”位準。此時，本實施形態之快閃記憶體1為待命狀態。
＜時刻t95＞  於時刻t95，定序器124將待命/忙碌信號/RB之信號位準自“H”位準變為“L”位準。其後，於快閃記憶體1之內部，資料自選擇塊內之選擇位址被讀出。
其後，定序器124將電荷泵停止。快閃記憶體1之各配線CGN、CGI、WL、BL之電位被設定為接地電壓Vss。
資料自快閃記憶體1被傳送至控制器8。定序器124將待命/忙碌信號/RB之信號位準自“L”位準變為“H”位準。
如上所述，本實施形態之快閃記憶體之讀出動作完成。
(c)總結  本實施形態之記憶體裝置(例如，NAND型快閃記憶體)使用位址之解碼信號及列解碼器之控制信號，控制用以激活選擇塊之信號。
藉此，於本實施形態中，選擇塊係相對於決定位址之時序而自我匹配地被激活。
於本實施形態中，於記憶體裝置為待命狀態之期間(待命/忙碌信號為“H”位準之期間)內，選擇塊被激活。
其等之結果，本實施形態之記憶體裝置能夠使動作高速化。
如上所述，本實施形態之記憶體裝置能夠提高特性。
(3)第3實施形態  參照圖19至圖21，對第3實施形態之記憶體裝置及其控制方法進行說明。
圖19係表示本實施形態之快閃記憶體1之構成例之模式圖。
本實施形態之快閃記憶體1包含信號AST作為快閃記憶體之內部之控制信號。
序列發生器定序器124將信號AST輸出至驅動器電路126。信號AST係用以激活驅動器電路126之信號。例如，信號AST之信號位準係與字元線位址資訊之代碼SIN之解碼之時序同步地被控制。
圖20係用以說明本實施形態之NAND型快閃記憶體之動作例之時序圖。
如上所述，於待命/忙碌信號為“H”位準之期間內，本實施形態之快閃記憶體1與指令/位址之解碼並行地，藉由電壓產生電路125產生用於應執行之動作之電壓。
定序器124於字元線位址資訊之解碼之期間內(代碼SIN之設定前)，將信號AST之信號位準自“L”位準變為“H”位準。
根據“H”位準之信號AST，驅動器電路126被激活。於信號AST自“L”位準被設定為“H”位準之時序，驅動器電路126將電壓VZ傳送至字元線。
藉此，字元線WL之電位自接地電壓Vss上升至電壓VX。
定序器124係與字元線位址資訊之代碼SIN之解碼之結束同步地，將信號AST之信號位準自“H”位準變為“L”位準。
根據信號AST之自“H”位準向“L”位準之位移，電壓產生電路125輸出電壓VREAD。電壓產生電路125將所產生之電壓VREAD供給至字元線WL(配線CGI)。藉此，字元線WL之電位自電壓VX上升至非選擇電壓VREAD。
如此，字元線WL之電位自接地電壓Vss被設定為規定之電壓。
於待命/忙碌信號/RB自“H”位準轉變為“L”位準之後，讀出電壓VCGRV被施加於選擇字元線WL。藉此，資料自選擇單元被讀出。
圖21係表示圖19之動作例之變化例之時序圖。
如圖21所示，字元線WL(配線CGI)之電位亦可使用信號AST之轉變之時序，設定為非選擇電壓VREAD，而不會令複數個步驟中之電位變化。
如圖21所示，電壓VREAD於信號AST之信號位準被轉變為“H”位準之時序，將驅動器電路126激活。
驅動器電路126將電壓VREAD供給至字元線WL。藉此，字元線WL之電位自電壓Vss上升至非選擇電壓VREAD。
與代碼SIN之解碼之結束同步地，信號AST之信號位準自“H”位準轉變為“L”位準。字元線WL之電位被維持為非選擇電壓VREAD。
於待命/忙碌信號/RB轉變為“L”位準之後，藉由施加讀出電壓VCGRV，而自選擇單元讀出資料。
如圖19至圖21所示，本實施形態之快閃記憶體可於字元線之位址資訊之解碼期間內，將某一電壓供給至字元線。
其結果，本實施形態之快閃記憶體能夠縮短自接收指令至開始讀出資料為止之期間。
因此，本實施形態之記憶體裝置能夠提高記憶體之特性。
(4)其他  於上述實施形態中，作為實施形態之記憶體裝置之例，示出有NAND型快閃記憶體。但，本實施形態之記憶體裝置可為除NAND型快閃記憶體以外之記憶體裝置。例如，本實施形態之記憶體裝置亦可為NOR(not-or，反或)型快閃記憶體、DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)、SRAM(Static Random Access Memory，靜態隨機存取記憶體)、磁阻記憶體(例如，MRAM(Magnetic Random Access Memory，磁性隨機記憶體)及/或STT-MRAM(Spin Transfer Torque-Based Magnetoresistive Random Access Memory，基於自旋轉移矩之磁性隨機記憶體))、電阻變化記憶體(例如，ReRAM(Resistance Random Access Memory，可變電阻式記憶體))、相變記憶體(例如，PCRAM(Phase Change Random Access Memory，相變隨機記憶體)及/或PCM(Phase-change memory，相變記憶體))等。
於上述實施形態中，『連接』並不限於複數個構成要素直接連接之情形，亦包含於複數個構成要素間介存其他能夠導電之要素之情形。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、替換及變更。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。  [相關申請]
本申請享有以日本專利申請2018-241544號(申請日：2018年12月25日)作為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:快閃記憶體(記憶體裝置) 8:控制器 9:主機裝置 11:核心電路 12:周邊電路 20:晶片 30:半導體基板 30p:p型井區域 39n:n+型雜質擴散層 39p:p+型雜質擴散層 31:導電層 32:導電層 33:導電層 34:阻擋絕緣層 35:電荷儲存部(絕緣膜) 36:閘極絕緣層(隧道絕緣層) 37:半導體柱(導電層) 38a:導電層 38b:導電層(配線) 38c:導電層 40:解碼電路 41:溫度感測器 50:電荷泵 51:傳送電路 60:解碼電路 61:傳送電路(開關電路) 70:驅動器 80:儲存裝置 111:記憶胞陣列 112:列解碼器 113:感測放大器模組 120:輸入輸出電路 121:邏輯控制電路 123:暫存器電路 124:定序器 125:電壓產生電路 126:驅動器電路 601:位準移位器 609:塊位址解碼電路 701:驅動器 702:驅動器 900:系統(記憶體系統) A1:“及”閘 A2:“及”閘 BF1:緩衝器 BF2:緩衝器 BL(BL0～BLn－1):位元線 BLK(BLK0、BLK1、…):塊 CGI:配線 CGN:配線 CPa:接觸插塞 CPb:接觸插塞 CPWELL:井線 IO:信號 IV:反相器 MC0～MCm－1:記憶胞 ND1:節點 ND2:節點 ND3:節點 ND4:節點 NS:NAND串 PLN(PLN0、PLN1、…、PLN15):記憶體面 SGD0～SGD3:選擇閘極線 SGS:選擇閘極線 SL:源極線 ST1:選擇電晶體 ST2:選擇電晶體 SU0～SU3:串單元 SW:傳送電晶體 TG:傳送電晶體(傳送閘極) TG0:電晶體 TGm－1:電晶體 TGD:電晶體 TGS:電晶體 TR:傳送電晶體(傳送閘極、開關) TRa:電晶體 TRb:電晶體 TRc:電晶體 TRd:電晶體 VP:接觸插塞 WL0～WLm－1:字元線 ALE:位址鎖存啟用信號 /CE:晶片啟用信號 CLE:指令鎖存啟用信號 /RB:待命/忙碌信號 /Ren:信號 /RE:讀取啟用信號 /WE:寫入啟用信號 /WP:寫入保護信號
圖1係表示實施形態之記憶體系統之一例之圖。  圖2係表示第1實施形態之記憶體裝置之構成例之圖。  圖3係表示第1實施形態之記憶體裝置之構成例之圖。  圖4係表示第1實施形態之記憶體裝置之構成例之圖。  圖5係表示第1實施形態之記憶體裝置之構成例之圖。  圖6(a)、(b)係表示第1實施形態之記憶體裝置之構成例之圖。  圖7係表示第1實施形態之記憶體裝置之動作例之圖。  圖8係表示第1實施形態之記憶體裝置之動作例之圖。  圖9係表示第1實施形態之記憶體裝置之動作例之圖。  圖10係表示第1實施形態之記憶體裝置之動作例之圖。  圖11(a)、(b)係表示第1實施形態之記憶體裝置之動作例之圖。  圖12係表示第1實施形態之記憶體裝置之動作例之圖。  圖13係表示第1實施形態之記憶體裝置之動作例之圖。  圖14係表示第1實施形態之記憶體裝置之動作例之圖。  圖15係表示第1實施形態之記憶體裝置之動作例之圖。  圖16係表示第2實施形態之記憶體裝置之構成例之圖。  圖17係表示第2實施形態之記憶體裝置之構成例之圖。  圖18係表示第2實施形態之記憶體裝置之動作例之圖。  圖19係表示第3實施形態之記憶體裝置之構成例之圖。  圖20係表示第3實施形態之記憶體裝置之動作例之圖。  圖21係表示第3實施形態之記憶體裝置之動作例之圖。
1:快閃記憶體
8:控制器
9:主機裝置

Claims (18)

  1. 一種記憶體裝置，其包含：  記憶胞陣列；  複數個塊(block)，其設置於上述記憶胞陣列中；  電壓產生電路，其產生供給至上述記憶胞陣列之1個以上之電壓；  輸入輸出電路，其接收位址，上述位址表示上述記憶胞陣列中之區域；及  控制電路，其控制上述記憶胞陣列之動作；其中  上述位址包含：字元線位址及在上述字元線位址之後接收之塊位址，  上述電壓產生電路於待命/忙碌信號自待命狀態變化為忙碌狀態之前產生上述電壓，  於接收上述字元線位址時，對上述塊供給上述電壓，且  於接收上述塊位址時，基於上述塊位址，停止對上述塊中除與上述塊位址對應之選擇塊(selected block)以外之1個以上之非選擇塊(non-selected blocks)供給上述電壓。
  2. 如請求項1之記憶體裝置，其進而包含：  列控制電路，其係以第1信號來激活，且控制上述記憶胞陣列之列，  其中上述第1信號之信號位準係：於上述待命/忙碌信號表示為上述待命狀態之期間，自第1位準變化為第2位準。
  3. 如請求項2之記憶體裝置，其中上述列控制電路使用上述第1信號及上述位址執行計算處理，且基於上述計算處理之結果，控制第2信號之信號位準，上述第2信號選擇上述記憶胞陣列之上述塊中與上述位址對應之1個塊。
  4. 如請求項2之記憶體裝置，其中於接收上述位址之後，上述第1信號之上述信號位準設定於上述第2位準。
  5. 如請求項2之記憶體裝置，其中回應於上述第1信號之上述第2位準，上述列控制電路開始上述電壓的供給。
  6. 如請求項1之記憶體裝置，其中  基於在上述位址之前接收之第1指令，上述控制電路開始對上述記憶胞陣列之上述電壓的供給；及  基於在上述第1指令與上述位址之間接收之第2指令，上述控制電路對上述記憶胞陣列執行動作。
  7. 如請求項1之記憶體裝置，其中  於接收上述位址之期間，上述控制電路對上述記憶胞陣列之複數個字元線供給上述電壓；及  於接收上述位址中之上述字元線位址之後，上述控制電路停止對與上述字元線位址對應之選擇字元線(selected word line)供給上述電壓中之第1電壓，且繼續對除上述選擇字元線之外之1個以上非選擇字元線(non-selected word line)供給上述電壓。
  8. 如請求項1之記憶體裝置，其中  電流流動於與上述記憶胞陣列連接之配線(interconnect)，  上述電流於接收上述位址之第1期間(period)中具有第1電流值，  上述電流於第2期間中具有第2電流值，於上述第2期間中上述電壓供給至上述記憶胞陣列，且  上述第1電流值高於上述第2電流值。
  9. 如請求項8之記憶體裝置，其中  上述電流於第3期間中具有第3電流值，於上述第3期間中上述待命/忙碌信號表示上述忙碌狀態，且  上述第3電流值等於或小於上述第2電流值。
  10. 如請求項1之記憶體裝置，其進而包含：  溫度感測器，其測定包含上述記憶胞陣列之晶片之溫度，  其中上述控制電路使用在接收上述位址之前所測定之上述溫度，設定以上述電壓產生電路產生之上述電壓之電壓值。
  11. 如請求項10之記憶體裝置，其中  於與上述位址對應之第1指令之動作被執行之期間中，上述溫度感測器獲得第1溫度；且  上述控制電路使用基於上述第1溫度設定之上述電壓之上述電壓值，執行上述第1指令之上述動作之後所供給的第2指令之動作。
  12. 如請求項10之記憶體裝置，其中上述溫度感測器於第1期間及第2期間中，週期性地測定上述溫度，上述第1期間中上述待命/忙碌信號表示上述待命狀態，上述第2期間中上述待命/忙碌信號表示上述忙碌狀態。
  13. 如請求項1之記憶體裝置，其進而包含：  驅動器電路，其基於來自上述控制電路之第3信號，傳送上述電壓至上述記憶胞陣列，  其中上述第3信號於接收上述位址之期間被激活。
  14. 如請求項13之記憶體裝置，其中  於上述第3信號之信號位準為第1位準之期間中，上述驅動器電路傳送上述電壓中之第2電壓至上述記憶胞陣列，上述第2電壓具有第1電壓值，  回應於上述第3信號之上述信號位準自上述第1位準變化為第2位準之時序(timing)，上述驅動器電路傳送上述電壓中之第3電壓至上述記憶胞陣列，上述第3電壓具有高於上述第1電壓值之第2電壓值，且  回應於上述第3信號之上述信號位準自上述第2位準變化為上述第1位準之時序，上述驅動器電路傳送上述電壓中之第4電壓至上述記憶胞陣列，上述第4電壓具有等於或高於上述第2電壓值之第3電壓值。
  15. 如請求項1之記憶體裝置，其中上述控制電路於上述位址之解碼之完成之前，預測性地(speculatively)開始對上述記憶胞陣列之上述電壓的供給。
  16. 如請求項1之記憶體裝置，其中上述控制電路於相對於上述位址之解碼之完成而自我匹配(self-aligned)之時序，開始對上述記憶胞陣列之上述電壓的供給。
  17. 如請求項1之記憶體裝置，其中上述記憶胞陣列包含：包含電荷儲存層之記憶胞。
  18. 如請求項1之記憶體裝置，其中上述記憶體裝置係：隨機存取記憶體。
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