TWI852326B - Nor型記憶體件及其製造方法及包括記憶體件的電子設備 - Google Patents

Abstract

本發明揭露一種NOR型記憶體件及其製造方法及包括該NOR型記憶體件的電子設備。根據實施例，該NOR型記憶體件可以包括：設置在襯底上的存儲單元層，包括在豎直方向上彼此疊置的第一源/漏層、第一溝道層、第二源/漏層、第二溝道層和第三源/漏層；相對於襯底豎直延伸以穿過存儲單元層的柵堆疊，包括柵導體層和設置在柵導體層與存儲單元層之間的存儲功能層；以及源極線接觸部和體接觸部中至少之一。源極線接觸部相對於襯底豎直延伸以穿過存儲單元層，且與存儲單元層中的第一源/漏層和第三源/漏層分別電連接。體接觸部相對於襯底豎直延伸以穿過存儲單元層，且與存儲單元層中的第一溝道層和第二溝道層分別電連接。

Description

NOR型記憶體件及其製造方法及包括記憶體件的電子設備

本發明涉及半導體領域，具體地，涉及NOR型記憶體件及其製造方法以及包括這種記憶體件的電子設備。

在水平型器件如金屬氧化物半導體場效應電晶體（MOSFET）中，源極、柵極和漏極沿大致平行於襯底表面的方向布置。由於這種布置，水平型器件不易進一步縮小。與此不同，在豎直型器件中，源極、柵極和漏極沿大致垂直於襯底表面的方向布置。因此，相對於水平型器件，豎直型器件更容易縮小。

對於豎直型器件，可以通過彼此疊置來增加集成密度。但是，這可能會導致性能變差。因為為了方便疊置多個器件，通常使用多晶矽來作為溝道材料，導致與單晶矽的溝道材料相比電阻變大。另外，期望進一步增加集成密度並提升性能。

有鑑於此，本發明的目的至少部分地在於提供一種提升集成密度、改進性能、提高可靠性並優化製造工藝的NOR型記憶體件及其製造方法，以及包括這種記憶體件的電子設備。

根據本發明的一個方面，提供了一種NOR型記憶體件，包括：設置在襯底上的至少一個存儲單元層，該至少一個存儲單元層包括在豎直方向上彼此疊置的第一源/漏層、第一溝道層、第二源/漏層、第二溝道層和第三源/漏層；相對於襯底豎直延伸以穿過該至少一個存儲單元層的至少一個柵堆疊，該至少一個柵堆疊包括柵導體層和設置在柵導體層與該至少一個存儲單元層之間的存儲功能層，其中在該至少一個柵堆疊與該至少一個存儲單元層相交之處限定存儲單元；以及源極線接觸部和體接觸部中至少之一。源極線接觸部相對於襯底豎直延伸以穿過該至少一個存儲單元層。在源極線接觸部所在的位置處，該至少一個存儲單元層中的第一源/漏層和第三源/漏層分別與源極線接觸部電連接。體接觸部相對於襯底豎直延伸以穿過該至少一個存儲單元層。在體接觸部所在的位置處，該至少一個存儲單元層中的第一溝道層和第二溝道層分別與體接觸部電連接。

根據本發明的另一方面，提供了一種製造NOR型記憶體件的方法，包括：在包括接觸區和器件區的襯底上設置至少一個存儲單元層，該至少一個存儲單元層包括在豎直方向上彼此疊置的第一源/漏層、第一溝道層、第二源/漏層、第二溝道層和第三源/漏層；在器件區中形成相對於襯底豎直延伸以穿過該至少一個存儲單元層的至少一個柵孔；在該至少一個柵孔中分別形成相應的柵堆疊，柵堆疊包括柵導體層和設置在柵導體層與該至少一個存儲單元層之間的存儲功能層；在接觸區中形成相對於襯底豎直延伸以穿過該至少一個存儲單元層的第一接觸孔；通過選擇性刻蝕，使第二源/漏層在第一接觸孔中露出的至少部分側壁在橫向上縮入，以形成橫向通道；經由第一接觸孔引入刻蝕劑，至少刻蝕第二源/漏層，其中刻蝕劑還通過橫向通道與第二源/漏層作用，從而在第一接觸孔中第二源/漏層相對凹入；以及在第一接觸孔中形成與第二源/漏層電隔離的第一接觸部。

根據本發明的另一方面，提供了一種電子設備，包括上述NOR型記憶體件。

根據本發明的實施例，可以使用單晶材料的疊層作為構建模組，來建立三維（3D）NOR型記憶體件。因此，在彼此疊置多個存儲單元層時，可以抑制電阻的增大。在各存儲單元層之間，特別是豎直方向上相鄰的位線（BL）之間，無需額外設置隔離層，可以優化工藝並利於增加集成度。通過公共的源極線接觸部和/或體接觸部，可以減少接觸部數目並因此節省面積。

以下，將參照附圖來描述本發明的實施例。但是應該理解，這些描述只是示例性的，而並非要限制本發明的範圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本發明的概念。

在附圖中示出了根據本發明實施例的各種結構示意圖。這些圖並非是按比例繪製的，其中為了清楚表達的目的，放大了某些細節，並且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及他們之間的相對大小、位置關係僅是示例性的，實際中可能由於製造公差或技術限制而有所偏差，並且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域/層。

在本發明的上下文中，當將一層/元件稱作位於另一層/元件“上”時，該層/元件可以直接位於該另一層/元件上，或者他們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位於另一層/元件“上”，那麼當調轉朝向時，該層/元件可以位於該另一層/元件“下”。

根據本發明實施例的記憶體件基於豎直型器件。豎直型器件可以包括在襯底上沿豎直方向（大致垂直於襯底表面的方向）設置的有源區，包括設於上下兩端的源/漏區以及位於源/漏區之間的溝道區。源/漏區之間可以通過溝道區形成導電通道。在有源區中，源/漏區和溝道區例如可以通過摻雜濃度來限定。

根據本發明的實施例，有源區可以通過襯底上的下源/漏層、溝道層和上源/漏層的疊層來限定。源/漏區可以分別形成在下源/漏層和上源/漏層中，而溝道區可以形成在溝道層中。柵堆疊可以延伸穿過該疊層，從而有源區可以圍繞柵堆疊的外周。在此，柵堆疊可以包括存儲功能層如電荷捕獲材料或鐵電材料中至少之一，以便實現存儲功能。這樣，柵堆疊和與之相對的有源區相配合而限定存儲單元（或用來構成存儲單元的單元構成器件）。在此，存儲單元可以是快閃記憶體（flash）單元。

根據本發明的實施例，與位線（BL）和源極線（SL）的布置相適應，可以基於兩個並聯連接的單元構成器件來限定單個存儲單元。為此，可以設置第一源/漏層、第一溝道層、第二源/漏層、第二溝道層和第三源/漏層的疊層。於是，穿過該疊層的柵堆疊可以與第一源/漏層、第一溝道層和第二源/漏層相對而限定第一單元構成器件，且與第二源/漏層、第二溝道層和第三源/漏層相對而限定第二單元構成器件。這兩個單元構成器件可以通過公共的第二源/漏層而（並聯）電連接到相同BL，另外他們可以（通過柵堆疊）電連接到相同字線（WL）。於是，第一單元構成器件和第二單元構成器件（限定單個存儲單元）可以通過同一BL和同一WL來尋址。

在NOR（“或非”）型記憶體件中，存儲單元可以電連接在BL與SL之間。在疊層中第二源/漏層電連接到BL的情況下，第一源/漏層和第三源/漏層可以電連接到SL。

可以設置多個柵堆疊以穿過該疊層，從而在這多個柵堆疊與該疊層相交之處限定多個存儲單元。這些存儲單元在該疊層所在的平面內排列成與該多個柵堆疊相對應的陣列（例如，通常是按行和列排列的二維陣列）。

由於豎直型器件易於疊置的特性，根據本發明實施例的記憶體件可以是三維（3D）陣列。具體地，可以在豎直方向上設置多個這樣的疊層。柵堆疊可以豎直延伸，從而穿過這多個疊層。這樣，對於單個柵堆疊而言，與豎直方向上疊置的這多個疊層相交而限定在豎直方向上疊置的多個存儲單元。

這些疊層可以通過在襯底上外延生長而形成，並可以為單晶半導體材料。在生長時，可以對疊層中的各層分別進行原位摻雜，不同摻雜的層之間可以具有摻雜濃度界面。這樣，可以更好地控制豎直方向上的摻雜分布。下源/漏層、溝道層和上源/漏層的疊層可以構成體（bulk）材料，且因此溝道區形成在體材料中。這種情況下，工藝較為簡單。

在常規工藝中，需要在（至少）一些疊層之間設置隔離層，以電隔離彼此相鄰的BL。需要相對複雜的工藝來形成（半導體，特別是單晶半導體）疊層與隔離層彼此疊置的設置。根據本發明的實施例，各個疊層可以彼此直接接觸。例如，下方疊層的最上源/漏層（即，第三源/漏層）可以與之上的疊層的最下源/漏層（即，第一源/漏層）是同一層，和/或上方疊層的最下源/漏層（即，第一源/漏層）與之下的疊層的最上源/漏層（即，第三源/漏層）是同一層。可以相對容易地形成彼此疊置的多個（半導體，特別是單晶半導體）疊層。而且，相鄰BL之間儘管存在隔離層，但是仍然可能存在相互干擾。與此不同，根據本發明的實施例，每一BL與其他BL之間至少間隔有一條SL以及與該SL電連接的單元構成器件，因此可以有效抑制不同BL之間的相互干擾，提高可靠性。

另外，儘管相比於存儲單元基於單個單元構成器件的常規工藝，根據本發明實施例的存儲單元基於更多（即，兩個）單元構成器件並因此具有較大尺寸（例如，具有較大高度），但是由於可以省略隔離層，且由於製造工藝特別是如上形成疊層的工藝的優化，也可以提升集成密度。

根據本發明的實施例，為了減少接觸部數目，豎直方向上不同高度處的存儲單元可以共用公共的接觸部，例如公共的SL接觸部和/或公共的體接觸部。公共的接觸部可以豎直延伸，以穿過各存儲單元層，且與各存儲單元層中相應的層電連接（例如，通過彼此接觸）。例如，公共的SL接觸部可以與各存儲單元層中的第一源/漏層和第三源/漏層電連接，公共的體接觸部可以與各存儲單元層中的第一溝道層和第二溝道層電連接。根據實施例，SL接觸部和體接觸部可以是一體的，也即公共的接觸部可以同時電連接到各存儲單元層中的第一源/漏層和第三源/漏層以及第一溝道層和第二溝道層。

根據本發明的實施例，為減少互連數目，可以在各柵堆疊上設置相應的選擇電晶體。如下所述，選擇電晶體可以自對準於相應的柵堆疊。

這種豎直型記憶體件例如可以如下製造。具體地，可以在襯底上設置多個存儲單元層，每個存儲單元層例如包括第一源/漏層、第一溝道層、第二源/漏層、第二溝道層和第三源/漏層的疊層。例如，可以通過外延生長來提供這些層。在外延生長時，可以控制所生長的各層特別是溝道層的厚度。另外，在外延生長時，可以進行原位摻雜，以實現所需的摻雜極性和摻雜濃度。在此，該疊層中的各層可以包括相同的材料。這種情況下，所謂“層”可以通過他們之間的摻雜濃度界面來限定。

在器件區中，可以形成相對於襯底豎直延伸以穿過各個存儲單元層中的疊層的柵孔。在柵孔中，可以形成柵堆疊，並可以在柵堆疊上製作選擇電晶體。

在接觸區中，可以形成相對於襯底豎直延伸以穿過各個存儲單元層中的疊層的第一接觸孔。可以通過選擇性刻蝕，使第二源/漏層在第一接觸孔中露出的至少部分側壁在橫向上縮入，以形成橫向通道。這種橫向通道使第二源/漏層更多地顯露，從而隨後可以被經由第一接觸孔引入的刻蝕劑更多地刻蝕，以使得其相對於第一源/漏層和第三源/漏層凹入。如果所採用的刻蝕配方還可以刻蝕第一溝道層和第二溝道層且刻蝕量較大，則可以使第一溝道層和第二溝道層也相對於第一源/漏層和第三源/漏層凹入。於是，在第一接觸孔中，可以實現相對於第二源漏層（以及可選地，第一溝道層和第二溝道層）伸出的第一源/漏層和第三源/漏層。因此，可以在第一接觸孔中形成與第一源/漏層和第三源/漏層電連接而與第二源漏層（以及可選地，第一溝道層和第二溝道層）電隔離的第一接觸部，例如SL接觸部。

另外，在接觸區中，可以形成相對於襯底豎直延伸以穿過各個存儲單元層中的疊層的第二接觸孔。可以通過選擇性刻蝕，使第一源/漏層、第二源/漏層和第三源/漏層在第二接觸孔中露出的至少部分側壁在橫向上縮入，以形成橫向通道。同樣，這種橫向通道使第一源/漏層、第二源/漏層和第三源/漏層更多地顯露，從而隨後可以被經由第二接觸孔引入的刻蝕劑更多地刻蝕，以使得其相對於第一溝道層和第二溝道層凹入。於是，在第二接觸孔中，可以實現相對於第一源/漏層、第二源/漏層和第三源/漏層伸出的第一溝道層和第二溝道層。因此，可以在第二接觸孔中形成與第一溝道層和第二溝道層電連接而與第一源/漏層、第二源/漏層和第三源/漏層電隔離的第二接觸部，例如體接觸部。

為實現這種選擇性刻蝕，源/漏層可以包括疊層結構，例如上子層、中間子層和上子層的疊層。中間子層可以相對於上子層和下子層具有刻蝕選擇性，從而可以被選擇性刻蝕，以實現上述的橫向通道。另外，上子層和下子層可以與相鄰的溝道層具有實質上相同的材料。

本發明可以各種形式呈現，以下將描述其中一些示例。在以下的描述中，涉及各種材料的選擇。材料的選擇除了考慮其功能（例如，半導體材料用於形成有源區，電介質材料用於形成電隔離，導電材料用於形成電極、互連結構等）之外，還考慮刻蝕選擇性。在以下的描述中，可能指出了所需的刻蝕選擇性，也可能並未指出。本領域技術人員應當清楚，當以下提及對某一材料層進行刻蝕時，如果沒有提到其他層也被刻蝕或者圖中並未示出其他層也被刻蝕，那麼這種刻蝕可以是選擇性的，且該材料層相對於暴露於相同刻蝕配方中的其他層可以具備刻蝕選擇性。

圖1至21示出了根據本發明實施例的製造NOR型記憶體件的流程中，部分階段的示意圖。

如圖1所示，提供襯底101。該襯底101可以是各種形式的襯底，包括但不限於體半導體材料襯底如體Si襯底、絕緣體上半導體（SOI）襯底、化合物半導體襯底如SiGe襯底等。在以下的描述中，為方便說明，以體Si襯底如Si晶片為例進行描述。

在襯底101上，可以如下所述形成記憶體件，例如NOR型快閃記憶體（flash）。記憶體件中的存儲單元（cell）可以包括n型單元構成器件或p型單元構成器件。在此，以n型單元構成器件為例進行描述，為此襯底101中可以形成有p型阱。因此，以下的描述，特別是關於摻雜類型的描述，針對n型單元構成器件的形成。但是，本發明不限於此。

在襯底101上，可以通過例如外延生長，交替地形成源/漏層103 ₁、107 ₁、103 ₂、107 ₂、103 ₃和溝道層105 ₁、105 ₂、105 ₃、105 ₄，使得每一溝道層105 ₁、105 ₂、105 ₃、105 ₄可以在上、下兩側分別具有與之相鄰的源/漏層。於是，各溝道層105 ₁、105 ₂、105 ₃、105 ₄可以連同上下的相鄰源/漏層分別限定一個器件層。在各器件層中可以形成單元構成器件（的陣列），這些單元構成器件的有源區可以由相應的器件層來限定。彼此相鄰的器件層之間可以具有公共的源/漏層（並因此彼此電連接）。

在圖1的示例中，示出了與四個溝道層105 ₁、105 ₂、105 ₃、105 ₄相對應的四個器件層，但是本發明不限於此。例如，可以存在更多（或更少）的溝道層，並因此可以具有更多（或更少）的器件層。

在圖1中還示出了存儲單元層M ₁、M ₂。如下面進一步所述，在本發明的實施例中，一對在豎直方向上彼此相鄰的（並聯連接）單元構成器件限定一個存儲單元，這一對單元構成器件分別形成在一對相鄰的器件層中。於是，每個存儲單元層M ₁、M ₂可以對應於相應的一對器件層，且在各存儲單元層中可以形成存儲單元的陣列（與相應一對器件層中的單元構成器件陣列相對應）。

在此，對於同一溝道層上下兩側的源/漏層分別使用不同標記103 _n（在圖1的示例中，n＝1、2、3；在更多器件層的情況下，n可以更大）和107 _m（在圖1的示例中，m＝1、2；在更多器件層的情況下，m可以更大），原因部分地在於他們隨後可以進行不同的電連接（例如，分別連接到SL和BL；在以下，以103 _n標記的源/漏層可以連接到SL，而以107 _m標記的源/漏層可以連接到BL），而並不意味著他們一定具有不同的特性（例如，幾何特性如厚度、材料特性如成分、摻雜特性如摻雜元素和濃度等；當然他們也可以在至少一個方面不同）。

另外，各源/漏層103 _n和107 _m可以具有疊層結構。例如，如圖1中所示，各源/漏層103 _n和107 _m可以具有分別以下標a、b、c標示的子層。最上的源/漏層103 ₃由於在上方不再設置溝道層，因此可以僅具有如下所述用來為基於溝道層105 ₄的單元構成器件限定源/漏區的子層103 _3a以及如下所述用來幫助形成SL電連接的子層103 _3b，而可以不具有以下標c標示的子層（當然也可以設置這樣的子層，如同其他源/漏層一樣）。類似地，最下面的源/漏層103 ₁可以不具有以下標a標示的子層，因為其下方不再設置溝道層。但是，在此仍然設置子層103 _1a，以便如下所述提供空間來設置SL接觸部、體接觸部與襯底之間的電隔離。需要指出的是，源/漏層103 _n和107 _m的這種疊層結構是為了如下所述提供所需的刻蝕選擇性，但是本發明不限於此。

襯底101上所形成的這些源/漏層和溝道層中的一層或多層（乃至全部層）特別是溝道層可以是單晶的半導體層。這些層由於分別生長或者摻雜，從而彼此之間可以具有晶體界面或摻雜濃度界面。

源/漏層103 ₁、107 ₁、103 ₂、107 ₂、103 ₃可以限定單元構成器件的源/漏區。源/漏層103 ₁、107 ₁、103 ₂、107 ₂、103 ₃（具體地，他們的各個子層）可以通過摻雜（如生長時原位摻雜）而形成源/漏區。對於n型單元構成器件，可以利用As或P等進行n型摻雜，摻雜濃度可以為例如約5E18～1E21 cm ^-3。

在源/漏層103 _n（n＝1、2、3、…）中，最下方的子層103 _1a的厚度（T _bt）可以相對較大，例如約20 nm～150 nm，以提供足夠的空間以便後續設置SL接觸部、體接觸部與襯底之間的電隔離（例如，參見圖19(a)和19(b)）；與各溝道層105 ₁、105 ₂、105 ₃、105 ₄相鄰的子層103 _1c、103 _2a、103 _2c、103 _3a各自可以限定相應器件的源/漏區，其厚度（以T _sl表示）例如為約20 nm～150 nm（源/漏層各自的子層103 _1c、103 _2a、103 _2c、103 _3a的厚度可以分別設定，彼此之間可以大致相等或者不等）；中間的子層103 _1b、103 _2b、103 _3b（最上的子層103 _3b在功能上與其他中間的子層103 _1b、103 _2b等效，在此為了方便起見，將其同樣稱作“中間”的子層，儘管其上方並不存在另外的子層，但是在其上也可以設置在另外的子層）可以視為到SL的電連接，其厚度（以T _s表示），例如約10 nm～50 nm（源/漏層各自的子層103 _1b、103 _2b、103 _3b的厚度可以分別設定，彼此之間可以大致相等或者不等）。注意，在此將各源/漏層103 _n的各個子層分別視為源/漏區或到SL的電連接，這僅僅是為了更好地理解根據本發明實施例的記憶體件的結構。根據實施例，各源/漏層103 _n的各個子層可以一起限定源/漏區。

在源/漏層107 _m（＝1、2、…）中，與各溝道層105 ₁、105 ₂、105 ₃、105 ₄相鄰的子層107 _1a、107 _1c、107 _2a、107 _2c各自可以限定相應器件的源/漏區，其厚度（以T _bl表示）例如為約20 nm～150 nm（源/漏層各自的子層107 _1a、107 _1c、107 _2a、107 _2c的厚度可以分別設定，彼此之間可以大致相等或者不等）；中間的子層107 _1b、107 _2b可以視為到BL的電連接，其厚度（以T _b表示），例如約10 nm～50 nm（源/漏層各自的子層107 _1b、107 _2b的厚度可以分別設定，彼此之間可以大致相等或者不等）。同樣，在此將各源/漏層107 _m的各個子層分別視為源/漏區或到BL的電連接，這僅僅是為了更好地理解根據本發明實施例的記憶體件的結構。根據實施例，各源/漏層107 _m的各個子層可以一起限定源/漏區。

對於每一溝道層，在與該溝道層相鄰的源/漏層107 _m和103 _n中，與該溝道層相鄰的子層107 _ma（或107 _mc）的厚度T _bl以及與該溝道層相鄰的子層103 _nc（或103 _na）的厚度T _sl可以大致相等，且子層107 _mb的厚度T _b可以不等於且優選大於子層103 _nb的厚度T _s。例如，對於溝道層105 ₁，相鄰的子層107 _1a的厚度與相鄰的子層103 _1c的厚度可以大致相等，且相應的子層107 _1b的厚度可以大於相應的子層103 _1b的厚度，以此類推。這是因為根據本發明的實施例，流過BL的電流大於流過SL的電流。在並聯連接到同一BL的一對單元構成器件分別連接到相應SL的情況下，BL電流可以為SL電流的大致兩倍。

溝道層105 ₁、105 ₂、105 ₃、105 ₄可以限定單元構成器件的溝道區，其厚度（以T _lg表示）可以限定單元構成器件的柵長，例如為約40 nm～300 nm。各溝道層105 ₁、105 ₂、105 ₃、105 ₄的厚度可以分別設定，彼此之間可以大致相等或者不等。溝道層105 ₁、105 ₂、105 ₃、105 ₄可以並未有意摻雜，或者可以通過在生長時原位摻雜而被輕摻雜，以改善短溝道效應（SCE）、調節器件閾值電壓（V _t）等。例如，對於n型單元構成器件，可以利用B等進行p型摻雜，摻雜濃度為約1E17～2E19 cm ^-3。另外，為了優化器件性能，溝道層中的摻雜濃度可以在豎直方向上具有非均勻分布，例如在靠近漏區（連接到BL）之處較高以改善SCE，而在靠近源區（連接到SL）之處較低以降低溝道電阻。

這些半導體層可以包括各種合適的半導體材料，例如元素半導體材料如Si或Ge、化合物半導體材料如SiGe等。在襯底101為矽晶片的示例中，源/漏層和溝道層可以包括矽系材料。另外，考慮到以下工藝中需要的選擇性刻蝕，各源/漏層中的中間的子層相對於其上下的子層可以具有刻蝕選擇性。例如，各溝道層可以包括Si，各源/漏層中以下標a、c標示的子層可以包括Si，而以下標b標示的子層可以包括SiGe（Ge的原子百分比例如為約15%～30%）。但是，本發明不限於此。

在襯底101上形成的這些半導體層上，可以設置硬掩模層，以方便構圖。在該示例中，為了有助於隨後形成選擇電晶體，硬掩模層可以包括疊層配置，例如包括第一子層115 ₁、第二子層115 ₂和第三子層115 ₃，第一子層115 ₁和第三子層115 ₃可以是固相摻雜劑源，以有助於後續對選擇電晶體的摻雜。考慮到後續工藝中的刻蝕選擇性，第一子層115 ₁和第三子層115 ₃可以包括氧化物（例如，氧化矽），其中含有摻雜劑如P以用作固相摻雜劑源；第二子層115 ₂可以括氮化物（例如，氮化矽）。各子層的厚度例如為約50 nm～200 nm。

在如上所述形成的器件層中，可以製作單元構成器件，以形成存儲單元。

例如，如圖2(a)和2(b)所示，可以在硬掩模層上形成光刻膠117，並通過光刻將其構圖為（在襯底上的器件區中）具有一系列開口，這些開口可以限定其中將要形成柵堆疊的柵孔的位置。開口可以是各種合適的形狀，例如圓形、矩形、方形、多邊形等，並具有合適的大小，例如直徑或邊長為約20 nm～500 nm。在此，這些開口可以排列成陣列形式，例如沿圖2(a)中紙面內水平方向和豎直方向的二維陣列。該陣列隨後可以限定單元構成器件（且因此，存儲單元）的陣列。根據本發明的實施例，開口可以具有不同的布局、大小、形狀等。

在該示例中，如圖2(a)所示，襯底可以包括用來形成單元構成器件（且因此，存儲單元）（以及可選地，選擇電晶體）的器件區以及與器件區相鄰的接觸區。在該示例中，接觸區可以包括用於SL的接觸區1以及用於BL的接觸區2。例如，接觸區1和接觸區2可以分別設於器件區的相對兩側。但是，本發明不限於此。可以根據電路設計，改變他們的布局。

如圖3所示，可以如此構圖的光刻膠117作為刻蝕掩模，通過各向異性刻蝕如反應離子刻蝕（RIE），來刻蝕襯底101上的各層，以便形成柵孔T。RIE可以沿大致豎直的方向（例如，垂直於襯底表面的方向）進行，並可以進行到襯底101中。於是，在襯底101上留下了一系列豎直的柵孔T。之後，可以去除光刻膠117。

在柵孔T中，可以形成柵堆疊。在此，可以通過柵堆疊來實現存儲功能。例如，柵堆疊中可以包括存儲結構，如電荷捕獲層或鐵電材料等。

如圖4所示，可以例如通過沉積，依次形成存儲功能層125和柵導體層127。存儲功能層125可以大致共形的方式形成，柵導體層127可以填充柵孔T中形成存儲功能層125之後剩餘的空隙。可以對形成的柵導體層127和存儲功能層125進行平坦化處理如化學機械拋光（CMP，例如可以停止於硬掩模層），從而柵導體層127和存儲功能層125可以留於柵孔T中，形成柵堆疊。

存儲功能層125可以基於介電電荷捕獲、鐵電材料效應或帶隙工程電荷存儲（SONOS）等。例如，存儲功能層125可以包括電介質隧穿層（例如厚度為約1 nm～5 nm的氧化物，可通過氧化或原子層沉積（ALD）形成）－能帶偏移層（例如厚度為約2 nm～10 nm的氮化物，可通過化學氣相沉積（CVD）或ALD形成）－隔離層（例如厚度為約2 nm～6 nm的氧化物，可通過氧化、CVD或ALD形成）。這種三層結構可導致捕獲電子或空穴的能帶結構。或者，存儲功能層125可以包括鐵電材料層，例如厚度為約2 nm～20 nm的HfZrO ₂。

柵導體層127可以包括例如（摻雜的，例如在n型單元構成器件的情況下p型摻雜）多晶矽或金屬柵材料。

如圖4所示，具有存儲功能層的柵堆疊（125/127）被有源區圍繞。柵堆疊與有源區（源/漏層、溝道層和源/漏層的疊層）相配合，限定單元構成器件，如圖4中的虛線圈所示。溝道層中形成的溝道區可以連接相對兩端源/漏層中形成的源/漏區，溝道區可以受柵堆疊的控制。圖4中以兩個虛線圈示出了一對在豎直方向上彼此相鄰的單元構成器件，如下所述，這對單元構成器件隨後限定單個存儲單元。

柵堆疊在豎直方向上呈柱狀延伸，與多個器件層相交疊，從而可以限定在豎直方向上彼此疊置的多個單元構成器件（且因此，多個存儲單元）。與單個柵堆疊柱相關聯的存儲單元可以形成存儲單元串。與柵堆疊柱的布局（對應於上述柵孔T的布局，例如二維陣列）相對應，在襯底上布置有多個這樣的存儲單元串，從而形成存儲單元的三維（3D）陣列。

另外，在各個存儲單元串的上方，可以分別形成選擇電晶體。

例如，如圖5所示，可以通過選擇性刻蝕如RIE，將柵堆疊（125/127）回蝕/凹入一定高度。回蝕/凹入後的柵堆疊的頂面高度可以使得硬掩模層的（至少部分厚度的）第一子層115 ₁在柵孔T的側壁上露出，而最上方的源/漏層103 ₃在柵孔T的側壁上不會露出，仍被柵堆疊所遮蔽。例如，回蝕/凹入後的柵堆疊的頂面高度可以在硬掩模層的第一子層115 ₁的頂表面與底表面之間。在柵孔T中由於柵堆疊的回蝕/凹入而釋放的空間中，可以通過沉積，以大致共形的方式，形成有源層109。於是，有源層109可以呈杯狀，包括在柵堆疊的頂面上延伸的底部以及在柵孔T的側壁上延伸的側部（在柵孔T之外的部分將由於隨後的工藝而被去除）。

有源層109可以包括半導體材料如（多晶）Si，用以限定選擇電晶體的有源區，厚度例如為約5 nm～20 nm。可以通過退火，例如在約700˚C～1050˚C的溫度下進行約0.5秒～2秒的尖峰退火或快速熱處理（RTP），將摻雜劑從作為固相摻雜劑源的第一子層115 ₁和第三子層115 ₃中驅入到有源層109中，以在有源層109中與第一子層115 ₁和第三子層115 ₃相對應的區域處形成選擇電晶體的源/漏區S/D。在此，可以控制退火工藝的條件，使得從固相摻雜劑源擴散的摻雜劑不會實質上影響有源層109在豎直方向上的中部（對應於第二子層115 ₂的區域）。

另外，為降低接觸電阻，可以通過例如豎直方向的離子注入，對有源層109的底部進行摻雜（摻雜類型與源/漏區S/D相同，摻雜濃度例如為約1E19～1E21 cm ^-3）。根據本發明的實施例，該離子注入處理可以在上述退火工藝之前進行，從而由此注入的摻雜劑可以通過上述退火工藝而被啟動，而不必針對該離子注入處理單獨進行退火。

於是，在各存儲單元串的上方限定了選擇電晶體的有源區。選擇電晶體的有源區可以包括在有源層109（在豎直方向上）的上、下兩端形成的源/漏區以及（在豎直方向上的中部）處於源/漏區之間的溝道區。選擇電晶體的下端的源/漏區（通過有源層109底部的高摻雜區）電連接到存儲單元的柵導體層127。

在柵孔T中形成有源層109之後的空隙中，可以通過沉積電介質材料如氧化物，然後進行平坦化處理如CMP（有源層109在柵孔T之外的部分可以在該平坦化處理中被去除），來形成填充部111。

可以通過自對準工藝來製作選擇電晶體的柵堆疊。例如，可以將硬掩模中的第二子層115 ₂替換為選擇電晶體的柵堆疊，如此形成的柵堆疊可以自對準於選擇電晶體的溝道區。

目前，硬掩模層圍繞各柵孔連續延伸。需露出第二子層115 ₂以將之替換。另外，考慮如下所述的選擇線的形成，可以將硬掩模層構圖為實質上平行延伸的一系列線形。

例如，如圖6(a)、6(b)和6(c)所示，可以在硬掩模層上形成光刻膠131，並將其通過光刻構圖為一系列沿第一方向（例如，圖6(a)中紙面內的水平方向）延伸的線形圖案，這些線形圖案在與第一方向相交（例如，垂直）的第二方向（例如，圖6(a)中紙面內的豎直方向）上彼此間隔開（以分別覆蓋在第一方向上的一行柵孔）。可以光刻膠131作為刻蝕掩模，通過選擇性刻蝕如RIE，依次刻蝕硬掩模層的第三子層115 ₃和第二子層115 ₂。在此，刻蝕可以停止於第一子層115 ₁，以在後續形成選擇電晶體的柵堆疊時保護下面的器件層。這樣，如圖6(a)所示，硬掩模層中的第三子層115 ₃和第二子層115 ₂形成為沿第一方向延伸的條形，圍繞相應一行柵孔（中形成的有源層109）的外周，且第二子層115 ₂的側壁被露出。之後，可以去除光刻膠131。

如圖7(a)和7(b)所示，可以通過選擇性刻蝕，例如採用熱磷酸的濕法刻蝕，去除第二子層115 ₂，並在第一子層115 ₁與第三子層115 ₃之間由於第二子層115 ₂的去除而留下的空隙中形成選擇電晶體的柵堆疊。例如，可以依次沉積柵介質層119和柵金屬層121，並以第三子層115 ₃為掩模，刻蝕沉積的柵介質層119和柵金屬層121。於是，柵堆疊（119/121）可以形成為與光刻膠131的圖案相對應的條形（並相應地形成選擇線），且圍繞相應行的柵孔中形成的有源層119的外周。根據實施例，柵介質層119可以包括高k電介質如HfO ₂，厚度為約1 nm～10 nm；柵金屬層121可以包括功函數調節層如TiN和導電金屬層如Al或W等。在柵介質層119與有源層之間，還可以通過例如氧化或沉積，形成例如厚度為約0.5 nm～2 nm的氧化物界面層。

至此，基本上完成了存儲單元（串）和選擇電晶體的製作。然後，可以製作各種電接觸部以實現所需的電連接。

為實現到各器件層的電連接，可以在襯底上的接觸區（更具體地，用於BL的接觸區2）中形成階梯結構。本領域存在多種方式來形成這樣的階梯結構。根據本發明的實施例，階梯結構例如可以如下形成。

如圖7(a)和7(b)所示，當前選擇電晶體的有源層109的頂端在硬掩模層的表面處露出。為了以下在製作階梯結構時保護有源層109，可以在硬掩模層上先形成另一硬掩模層。在該示例中，該另一掩模層可以與第一子層115 ₁和第三子層115 ₃以及填充部111一樣包括氧化物，且因此如圖8(a)和8(b)所示與第一子層115 ₁和第三子層115 ₃以及填充部111示出為一體，以113標記。在硬掩模層113上，可以形成光刻膠123，並將其通過光刻構圖為遮蔽器件區和用於SL的接觸區1而露出用於BL的接觸區2。可以光刻膠123作為刻蝕掩模，通過選擇性刻蝕如RIE，刻蝕硬掩模層113，以露出器件層（在此，最上方的源/漏層103 ₃）。之後，可以去除光刻膠123。

如圖9所示，可以如此形成的硬掩模層113作為刻蝕掩模，可以通過選擇性刻蝕如RIE，來刻蝕源/漏層103 ₃和溝道層105 ₄，以露出要電連接到BL的源/漏層107 ₂。可以通過控制刻蝕深度，使得刻蝕停止於源/漏層107 ₂的上部，例如子層107 _2c。這樣，在接觸區2中在源/漏層103 ₃與源/漏層107 ₂（更具體地，子層107 _2c）的表面之間形成了一個臺階。

可以通過側牆（spacer）形成工藝，在上述臺階處（以及硬掩模層113的側壁上）形成側牆133。例如，可以通過以大致共形的方式沉積一層電介質如氧化物，然後對沉積的電介質進行各向異性刻蝕如豎直方向上的RIE，以去除所沉積電介質的橫向延伸部分，而留下其豎直延伸部分，從而形成側牆133。在此，考慮到硬掩模層113也包括氧化物，可以控制RIE的刻蝕深度實質上等於或稍大於電介質的沉積厚度，以避免露出有源層109。側牆133的寬度（在圖中水平方向上）可以基本等於電介質的沉積厚度。側牆133的寬度限定了隨後到源/漏層107 ₂的接觸部的著陸墊（landing pad）的大小。

如圖10所示，以如此形成的側牆133作為刻蝕掩模，可以通過選擇性刻蝕如RIE，來依次刻蝕源/漏層107 ₂（的剩餘部分）、溝道層105 ₃、源/漏層103 ₂、溝道層105 ₂，以露出要電連接到BL的源/漏層107 ₁。可以通過控制刻蝕深度，使得刻蝕停止於源/漏層107 ₁的上部，例如子層107 _1c。這樣，在接觸區2中形成了又一臺階。

可以按照以上結合圖9和10描述的工藝，通過形成側牆，以側牆為刻蝕掩模進行刻蝕，來在接觸區2中形成多個臺階，如圖10所示。這些臺階形成這樣的階梯結構，使得對於需要電連接到BL的各源/漏層107 _m，其相對於上方的層，端部相對突出，以限定到該層的接觸部的著陸墊。圖10中的135表示各次形成的側牆在處理之後的留下部分。由於這些側牆135與硬掩模層均為氧化物，在此將他們示出為一體（在後面的圖式中，僅僅為了圖示方便起見，不再示出側牆135的起伏）。在此，階梯結構還露出了襯底101的一部分，以便後續製作到襯底的接觸部。

另外，在接觸區1中，可以製作公共的SL接觸部和/或公共的體接觸部。這種公共的SL接觸部、公共的體接觸部相比於針對各源/漏層103 _n分別形成SL接觸部、針對各溝道層分別形成體接觸部的情形，可以節省面積。在以下，以製作SL接觸部和體接觸部二者為例進行描述，以便能夠更全面地理解本發明的構思。但是，本發明不限於此。例如，可以形成公共的SL接觸部，而不形成公共的體接觸部，體接觸部可以在例如接觸區1中通過形成更多臺階（以露出各溝道層）來針對各溝道層分別形成。或者，可以形成公共的體接觸部，而不形成公共的SL接觸部，SL接觸部可以在例如接觸區1中通過形成更多臺階（以露出各源/漏層103 _n）來針對各源/漏層103 _n分別形成。甚至可以不形成（公共或單獨的）體接觸部。

為此，如圖11(a)、11(b)和11(c)所示，可以形成光刻膠129，並通過光刻將其構圖為在接觸區1上具有針對體接觸部的開口（例如，圖11(a)中上側的開口）和針對SL接觸部的開口（例如，圖11(a)中下側的開口）。注意，公共的體接觸部（且因此，光刻膠129中相應的開口）以及公共的SL接觸部（且因此，光刻膠129中相應的開口）各自的數目可以不限於1個，而是可以有多個。在該示例中，這些開口可以大致對準於選擇線之間的位置，以抑制相鄰布線之間的相互影響。

如圖12所示，可以光刻膠129為刻蝕掩模，通過各向異性刻蝕如RIE，來刻蝕襯底101上的各層，以便形成接觸孔H。RIE可以沿大致豎直的方向進行，並可以進行到襯底101中，於是在襯底101上留下了豎直的接觸孔H。之後，可以去除光刻膠129。

在如此形成的接觸孔H中，可以通過填充導電材料如金屬，來形成接觸部。但是，目前各源/漏層和溝道層的側壁均在接觸孔H中露出。在用於SL接觸部的接觸孔中，接觸部應與源/漏層107 _m相接觸，而不應與源/漏層103 _n（以及可選地，溝道層105 ₁、105 ₂、105 ₃、105 ₄）相接觸。類似地，在用於體接觸部的接觸孔中，接觸部應與各溝道層105 ₁、105 ₂、105 ₃、105 ₄相接觸，而不應與源/漏層103 _n（以及可選地，源/漏層107 _m）相接觸。根據實施例，至少部分源/漏層107 _m和至少部分溝道層可以電連接到相同的接觸部。

根據本發明的實施例，通過各層的厚度設計和刻蝕選擇性，提供了這樣一種刻蝕方案，可以使得在用於SL接觸部的接觸孔中，源/漏層103 _n相對伸出而源/漏層107 _m（以及可選地，溝道層105 ₁、105 ₂、105 ₃、105 ₄）相對凹入；在用於體接觸部的接觸孔中，溝道層105 ₁、105 ₂、105 ₃、105 ₄相對伸出而源/漏層107 _m（以及可選地，源/漏層103 _n）相對凹入。

用於SL接觸部的接觸孔和用於體接觸部的接觸孔可以不同地配置，故而他們可以分別處理，例如在處理其中之一時可以遮蔽另一個。他們的處理順序可以改變。

例如，如圖13(a)和13(b)所示，可以形成光刻膠151，以遮蔽用於體接觸部的接觸孔，而露出用於SL接觸部的接觸孔。可以經由用於SL接觸部的接觸孔，通過選擇性刻蝕，使各源/漏層107 _m中的中間的子層107 _mb（在該示例中，SiGe）相對於在此為Si的各源/漏層中其他子層和溝道層在橫向上凹入一定深度（在該示例中，由於各源/漏層103 _n中的中間的子層103 _nb同樣包括SiGe，因此也可以被刻蝕從而在橫向上凹入）。由於這種凹入，形成了供刻蝕劑進入的橫向通道，從而隨後各源/漏層107 _m可以更多地暴露於刻蝕劑而被刻蝕較多量，並因此相對凹入。這是因為源/漏層107 _m應（通過在接觸區1中的階梯結構上形成的接觸部）分別電連接相應的BL，不應電連接到接觸孔中形成的（公共）接觸部。

在此，各子層107 _mb的凹入深度Dc可以大於：（1）同該子層相鄰的子層107 _ma的厚度與同子層107 _ma相鄰的溝道層的厚度之和，（2）同該子層相鄰的子層107 _mc的厚度與同子層107 _mc相鄰的溝道層的厚度之和（這兩個和一般地以（T _bl＋T _lg）表示）。

之後，可以去除光刻膠151。

在該用於SL接觸部的接觸孔，希望源/漏層103 _n相對於源/漏層107 _m伸出，以便實現源/漏層103 _n與在該接觸孔中形成的SL接觸部之間的電連接。但是，由於源/漏層103 _n中的中間的子層103 _nb如上所述也凹入，這種凹入會導致供刻蝕劑進入的橫向通道而使得源/漏層103 _n在隨後被更多刻蝕並因此難以相對伸出。為此，可以在源/漏層103 _n的端部製作填充插塞，以遮蔽源/漏層103 _n端部的這種橫向通道，避免源/漏層103 _n被過多刻蝕而凹入。

例如，如圖14(a)和14(b)所示，可以通過沉積，以大致共形的方式，形成插塞材料層153。可以控制插塞材料層153的沉積厚度，使其大於較薄的子層103 _nb的一半厚度T _s/2（從而可以完全填滿較薄的子層103 _nb端部的凹入），而小於較厚的子層107 _mb的一半厚度T _b/2（從而可以保持較厚的子層107 _mb端部的凹入未被完全填滿）。為很好地控制沉積厚度，可以採用ALD。考慮到刻蝕選擇性，插塞材料層153可以包括例如氮化物。

如圖15(a)和15(b)所示，可以形成光刻膠155，以遮蔽用於體接觸部的接觸孔，而露出用於SL接觸部的接觸孔。對於露出的用於SL接觸部的接觸孔，可以通過選擇性刻蝕，去除一定厚度的插塞材料層153。例如，去除厚度可以基本等於或略大於插塞材料層153的沉積厚度。於是，插塞材料層153可以從較厚的子層107 _mb端部的凹入中去除，而留於較薄的子層103 _nb端部的凹入中，形成填充插塞157。為很好地控制去除厚度，可以採用ALE。在用於體接觸的接觸孔中，插塞材料層153被光刻膠155遮蔽而得以保留。之後，可以去除光刻膠155。

儘管在此將T _s設置為小於T _b是有利的（因為如上所述BL電流大於SL電流），但是填充插塞157製作並不必然要求T _s小於T _b，他們彼此不相等即可。例如，如果T _s大於T _b，那麼可以按以上工藝在子層107 _mb端部的凹入中（而不在子層103 _nb端部的凹入中）形成輔助插塞。此時，可以通過沉積並回蝕的方式，在子層103 _nb端部的凹入中另外形成填充插塞。該另外形成的填充插塞的材料相對於輔助插塞的材料可以具有刻蝕選擇性。於是，可以通過選擇性刻蝕，去除子層107 _mb端部的輔助插塞，而留下子層103 _nb端部的填充插塞。

然後，如圖16所示，在用於SL接觸部的接觸孔中，可以進行例如實質上非選擇性的刻蝕。由於子層107 _mb相對凹入，因此與子層107 _mb相鄰的（子）層更多地暴露於刻蝕劑（可同時作用於Si和SiGe），且因此被刻蝕的量較大。另一方面，子層103 _n的端部被填充插塞157遮蔽，故而可以基本未被刻蝕，且與之相鄰的（子）層較少地暴露於刻蝕劑且因此被刻蝕的量較小。於是，可以形成如圖16所示的形狀：源/漏層103 _n相對伸出，而源/漏層107 _m和溝道層105 ₁、105 ₂、105 ₃、105 ₄相對凹入。

在此，如上所述凹入深度Dc可以大於（T _bl＋T _lg）（因此刻蝕劑經由該凹入所形成的橫向通道而發生的刻蝕可以較顯著甚至占主導），且刻蝕深度可以大於（T _bl＋T _lg）（意味著從該橫向通道可以分別向上和向下刻蝕相鄰的源/漏層子層和溝道層，以使之相對凹入）。這種情況下，溝道層105 ₁、105 ₂、105 ₃、105 ₄也被刻蝕較多而相對凹入，從而源/漏層103 _n充分伸出。但是，溝道層的凹入並非必要，因為如上所述溝道層可以與源/漏層103 _n電連接到相同的接觸部。這種情況下，凹入深度Dc可以大於T _bl而刻蝕深度可以大於T _bl，從而源/漏層107 _m可以被較多刻蝕而凹入，而溝道層105 ₁、105 ₂、105 ₃、105 ₄可能相對源/漏層103 _n並沒有凹入或者凹入程度不明顯。

另外，在用於體接觸的接觸孔中，由於存在插塞材料層153，因此仍可保持原先的形狀。

事實上，如果不考慮體接觸部的形成，源/漏層103 _n和源/漏層107 _m中至少之一可以不必設置為疊層結構。例如，源/漏層107 _m可以整體上相對於源/漏層103 _n和溝道層具有刻蝕選擇性，從而可以選擇性刻蝕源/漏層107 _m使其凹入，而源/漏層103 _n和溝道層可以基本不受影響。利用源/漏層107 _m的這種凹入，源/漏層107 _m（以及刻蝕量較大的情況下，與之相鄰的溝道層）可以被更多刻蝕從而相對凹入，以使源/漏層103 _n相對伸出。這種情況下，無需如上所述形成填充插塞。或者，例如源/漏層103 _n和源/漏層107 _m可以相對於溝道層具有刻蝕選擇性，且彼此厚度不同。可以對他們選擇性刻蝕以在端部形成凹入，在源/漏層103 _n端部的凹入中可以如上所述形成填充插塞。

或者，例如源/漏層103 _n的中間的子層103 _nb和源/漏層107 _m的中間的子層107 _mb可以相對於彼此具有刻蝕選擇性，從而能實現對源/漏層107 _m的中間的子層107 _mb的選擇性刻蝕，而無需如上所述形成填充插塞。

簡而言之，源/漏層可以不同地設置，例如通過厚度、材料、疊層等，只要源/漏層107 _m的（至少部分）側壁能夠被開口以形成刻蝕劑的橫向通道，從而能夠被更多刻蝕以便凹入。

另外，在形成多個存儲單元層的情況下，接觸孔H較深，在刻蝕劑從接觸孔的開口處引入的情況下，刻蝕劑可能存在豎直方向上的濃度分布，例如較高位置處的濃度高於較低位置處的濃度。為此，T _bl和T _lg中至少之一，例如T _bl（T _lg可以基本不變，以保證器件之間的一致性），在不同高度處可以具有不同值，例如在較高位置處較大，從而（T _bl＋T _lg）在較低位置處可以較小，以確保刻蝕深度在整個接觸孔的高度上均能大於（T _bl＋T _lg）。

如圖17(a)和17(b)所示，在如此配置的用於SL接觸部的接觸孔中，可以填充電介質材料如SiC（考慮相對於例如硬掩模層和填充插塞的刻蝕選擇性），以形成填充部159。由於用於SL接觸部的接觸孔在豎直方向上存在粗細變化，為確保良好的填充，可以採用重複沉積－刻蝕的方法。當然，電介質材料也會填充到用於體接觸部的接觸孔中而形成填充部。

接下來，可以對用於體接觸部的接觸孔進行類似的處理。為此，可以形成光刻膠161，以遮蔽用於SL接觸部的接觸孔（其中形成有填充部159），而露出用於體接觸部的接觸孔。可以通過選擇性刻蝕，去除用於體接觸部的接觸孔中的填充部以及插塞材料層153，從而各源/漏層和溝道層的側壁可以在該接觸孔中露出。可以經由該接觸孔，通過選擇性刻蝕，使各源/漏層中的中間的子層103 _nb、107 _mb（在該示例中，SiGe）相對於各源/漏層中的其他子層和溝道層（在該示例中，Si）在橫向上凹入一定深度。在此，凹入深度可以大於中間的子層103 _nb上、下的子層103 _na、103 _nc的厚度（T _sl）及中間的子層107 _mb上、下的子層107 _ma、107 _mc的厚度（T _bl）。之後，可以去除光刻膠161。

如圖18所示，在用於體接觸部的接觸孔中，可以進行例如實質上非選擇性的刻蝕。由於子層103 _nb和107 _mb相對凹入（且如上所述，凹入深度可以大於T _bl、T _sl，因此刻蝕劑經由該凹入所形成的橫向通道而發生的刻蝕可以較顯著甚至占主導），因此與子層103 _nb、107 _mb相鄰的（子）層更多地暴露於刻蝕劑，且因此被刻蝕的量較大。另一方面，各溝道層105 ₁、105 ₂、105 ₃、105 ₄在上下兩側被相應的源/漏層覆蓋，故而較少地暴露於刻蝕劑且因此被刻蝕的量較小。於是，可以形成如圖18所示的形狀：溝道層105 ₁、105 ₂、105 ₃、105 ₄相對伸出，而源/漏層103 _n和107 _m相對凹入。刻蝕深度可以大於T _bl、T _sl（意味著從該橫向通道可以分別向上和向下刻蝕相鄰的源/漏層子層，以使之相對凹入），以使得溝道層105 ₁、105 ₂、105 ₃、105 ₄充分伸出。

如上所述，在接觸孔H較深的情況下，考慮刻蝕劑在豎直方向上的濃度分布，T _bl和T _sl中至少之一在不同高度處可以具有不同值，例如在較高位置處較大，以確保刻蝕深度在整個接觸孔的高度上均能大於T _bl、T _sl。

同樣，可以在用於體接觸部的接觸孔中形成電介質如SiC的填充部163。

如圖19(a)和19(b)所示，可以通過選擇性刻蝕如豎直方向的RIE，回蝕接觸孔中的填充部159、163。在回蝕時，留下一定厚度的填充部在接觸孔底部，以避免隨後在接觸孔中形成的接觸部直接接觸襯底。之後，可以經由接觸孔中由於回蝕而釋放的空間，對留下的填充部以及（用於SL接觸部的接觸孔中的）填充插塞進行各向同性刻蝕，以使得：在用於SL接觸部的接觸孔中，相對伸出的源/漏層103 _n可以從填充部159露出，而相對凹入的源/漏層107 _m和溝道層105 ₁、105 ₂、105 ₃、105 ₄仍然被填充部159覆蓋；在用於體接觸部的接觸孔中，相對伸出的溝道層105 ₁、105 ₂、105 ₃、105 ₄可以從填充部163露出，而相對凹入的源/漏層103 _n和107 _m仍然被填充部163覆蓋。另外，各向同性刻蝕不會使得接觸孔底部留有的填充部被全部刻蝕而露出襯底101。

在各接觸孔中由於上述刻蝕而釋放的空間中，可以填充導電材料如金屬，以分別在用於體接觸部的接觸孔中形成與相對伸出的溝道層105 ₁、105 ₂、105 ₃、105 ₄接觸的體接觸部165a，且在用於SL接觸部的接觸孔中形成與相對伸出的源/漏層103 _n接觸的SL接觸部165b。圖中以虛線圈示出了突出部分與相應接觸部之間的接觸區域。

在該實施例中，在刻蝕填充部159、163之後，即形成接觸部165a、165b，從而源/漏層103 _n和溝道層105 ₁、105 ₂、105 ₃、105 ₄可以在接觸孔中分別保持相對伸出的形狀。但是，本發明不限於此。例如，可以在填充部159、163遮蔽其他（子）層的情況下，回蝕相對伸出的源/漏層103 _n和溝道層105 ₁、105 ₂、105 ₃、105 ₄，使得他們並不伸出或者甚至凹入。在這種情況下，隨後形成的接觸部165a、165b可以相對伸出從而與相應的源/漏層103 _n和溝道層105 ₁、105 ₂、105 ₃、105 ₄接觸。

之後，可以製作其他接觸部。

例如，如圖20(a)和20(b)所示，可以通過沉積氧化物並平坦化如CMP，來形成層間電介質層137。在此，由於均為氧化物，將之前的側牆135均示出為與層間電介質層137一體。可以在層間電介質層137中形成接觸部139、141、143、145a、145b。具體地，接觸部139可以形成在器件區中，電連接到選擇電晶體，並通過選擇電晶體電連接到單元構成器件的柵導體層127；接觸部141可以形成在接觸區2中，電連接到各源/漏層107 _m；接觸部143可以形成在器件區中，電連接到選擇電晶體的柵導體層121（或者，相應的選擇線）；接觸部145a可以形成在接觸區1中，電連接到體接觸部165a；接觸部145b可以形成在接觸區1中，電連接到接觸部165b。這些接觸部可以通過在層間電介質層137中刻蝕孔洞，並在其中填充導電材料如金屬來形成。

在此，接觸部139可以電連接到WL。通過WL，經由接觸部139（並繼而經由選擇電晶體），可以向單元構成器件的柵導體層127施加柵控制信號。經由接觸部143，可以向選擇電晶體的柵導體層121施加柵控制信號，並因此控制來自WL的信號向單元構成器件的柵導體層127的施加。

接觸部141可以電連接到BL。接觸部145a可以電連接到（公共的）體接觸BD。接觸部145b可以電連接到（公共的）源極線SL。另外，還可以設置到襯底101（中的阱區）的接觸部。

在該示例中，每一單元構成器件的源/漏區之一（103 _n）可以電連接到BL，而另一源/漏區（107 _m）可以電連接到SL。這樣，可以得到NOR型配置。豎直方向上彼此相鄰的兩個單元構成器件可以（並聯）連接到同一BL，並因此限定一個存儲單元。

圖21示意性示出了字線WL1、WL2、WL3，位線BL1、BL2，（公共）源極線SL，（公共）體接觸BD以及選擇線SG1、SG2、SG3、SG4的布局。

字線WL1、WL2、WL3可以沿第二方向延伸，以分別電連接到在第二方向上的一列接觸部139（且因此，相應的一列選擇電晶體，並進而相應的一列柵孔中的柵導體層127）。位線BL1、BL2可以沿第二方向延伸，以分別電連接到源/漏層107 ₂、107 ₁。源極線SL可以電連接到源/漏層103 ₃、103 ₂、103 ₁。體接觸BD可以電連接到各溝道層105 ₁、105 ₂、105 ₃、105。選擇線SG1、SG2、SG3、SG4可以沿第一方向延伸，圍繞各選擇電晶體並作為選擇電晶體的柵電極。

圖22示意性示出了根據本發明實施例的NOR型記憶體件的等效電路圖。

在圖13的示例中，示意性示出了三條字線WL1、WL2、WL3以及兩位線BL1、BL2。但是，位線和字線的具體數目不限於此。在位線與字線交叉之處，設置有存儲單元MC。圖22中還示出了三條源極線SL1、SL2、SL3。各條源極線可以彼此連接，並可以連接到公共的源極線SL。如上所述，連接到相同位線、在豎直方向上相鄰的一對單元構成器件形成一個存儲單元MC，該存儲單元分別在上下兩側連接到相應的源極線。位線WL1、WL2、WL3通過相應的選擇電晶體電連接到存儲單元中的單元構成器件的柵極，選擇電晶體的柵極電連接至選擇線SG1。另外，圖22中還以虛線示意性示出了（可選的）到各存儲單元的體連接，他們可以具有公共的體接觸BD。BD和SL可以彼此電連接。

在此，僅為圖示方便起見，示出了存儲單元MC的二維陣列。可以在與此二維陣列相交的方向上（例如，圖中垂直於紙面的方向），設置多個這樣的二維陣列，從而得到三維陣列。

在以上實施例中，結合存儲單元基於一對單元構成器件的實施例，描述了公共SL接觸部和公共體接觸部。但是，本發明不限於此。根據本發明實施例的公共SL接觸部和公共體接觸部及其製造方法也可以應用於其他配置，例如存儲單元基於單個單元構成器件的NOR型記憶體件。

根據本發明實施例的記憶體件可以應用於各種電子設備。例如，記憶體件可以存儲電子設備操作所需的各種程式、應用和數據。電子設備還可以包括與記憶體件相配合的處理器。例如，處理器可以通過運行記憶體件中存儲的程式來操作電子設備。這種電子設備例如智慧型電話、個人電腦（PC）、平板電腦、人工智慧設備、可穿戴設備或移動電源等。

在以上的描述中，對於各層的構圖、刻蝕等技術細節並沒有做出詳細的說明。但是本領域技術人員應當理解，可以通過各種技術手段，來形成所需形狀的層、區域等。另外，為了形成同一結構，本領域技術人員還可以設計出與以上描述的方法並不完全相同的方法。另外，儘管在以上分別描述了各實施例，但是這並不意味著各個實施例中的措施不能有利地結合使用。

以上對本發明的實施例進行了描述。但是，這些實施例僅僅是為了說明的目的，而並非為了限制本發明的範圍。本發明的範圍由所附請求項及其均等物限定。不脫離本發明的範圍，本領域技術人員可以做出多種替代和修改，這些替代和修改都應落在本發明的範圍之內。

101:襯底 103 ₁,103 ₂,103 ₃:源/漏層 103 _1a,103 _2a,103 _3a,103 _1b,103 _2b,103 _3b,103 _1c,103 _2c:子層 105 ₁、105 ₂、105 ₃、105 ₄:溝道層 107 ₁,107 ₂:源/漏層 107 _1a,107 _2a,107 _1b,107 _2b,107 _1c,107 _2c:子層 109:有源層 111:填充部 113:硬掩模層 115 ₁:第一子層 115 ₂:第二子層 115 ₃:第三子層 117:光刻膠 119:柵介質層 121:柵金屬層（柵導體層） 123:光刻膠 125:存儲功能層 127:柵導體層 129:光刻膠 131:光刻膠 133:側牆 135:側牆 137:電介質層 139,141,143,145a,145b:接觸部 151:光刻膠 153:插塞材料層 155:光刻膠 157:填充插塞 159:填充部 161:光刻膠 163:填充部 165a:（體）接觸部 165b:接觸部 BD:體接觸 BL1,BL2:位線 H:接觸孔 M ₁,M ₂:存儲單元層 MC:存儲單元 S/D:源/漏區 SG1,SG2,SG3,SG4:選擇線 SL,SL1,SL2,SL3:源極線 T:柵孔 WL1,WL2,WL3:字線

通過以下參照附圖對本發明實施例的描述，本發明的上述以及其他目的、特徵和優點將更為清楚，在附圖中： 圖1至21示出了根據本發明實施例的製造NOR型記憶體件的流程中，部分階段的示意圖； 圖22示意性示出了根據本發明實施例的NOR型記憶體件的等效電路圖， 其中，圖2(a)、6(a)、11(a)、20(a)、21是俯視圖，圖2(a)中示出了AA'線、BB'線、CC'線和DD'線的位置， 圖1、2(b)、3至5、6(b)、7(a)、8(a)、9、10、11(b)、20(b)是沿AA'線的截面圖， 圖6(c)、7(b)、8(b)是沿BB'線的截面圖， 圖11(c)、12是沿CC'/DD'線的截面圖， 圖13(a)、14(a)、15(a)、17(a)、18、19(a)是沿CC'線的截面圖， 圖13(b)、14(b)、15(b)、16、17(b)、19(b)是沿DD'線的截面圖。

貫穿附圖，相同或相似的附圖標記表示相同或相似的部件。

101:襯底

165a:接觸部

Claims (38)

1. 一種NOR型記憶體件，包括：設置在襯底上的至少一個存儲單元層，所述至少一個存儲單元層包括在豎直方向上彼此疊置的第一源/漏層、第一溝道層、第二源/漏層、第二溝道層和第三源/漏層；相對於所述襯底豎直延伸以穿過所述至少一個存儲單元層的至少一個柵堆疊，所述至少一個柵堆疊包括柵導體層和設置在所述柵導體層與所述至少一個存儲單元層之間的存儲功能層，其中在所述至少一個柵堆疊與所述至少一個存儲單元層相交之處限定存儲單元；以及源極線接觸部和體接觸部中至少之一，其中，所述源極線接觸部相對於所述襯底豎直延伸以穿過所述至少一個存儲單元層，其中，在所述源極線接觸部所在的位置處，所述至少一個存儲單元層中的第一源/漏層和第三源/漏層分別相對於第一溝道層、第二溝道層和第二源/漏層向著所述源極線接觸部伸出且與所述源極線接觸部電連接，其中，所述體接觸部相對於所述襯底豎直延伸以穿過所述至少一個存儲單元層，其中，在所述體接觸部所在的位置處，所述至少一個存儲單元層中的第一溝道層和第二溝道層分別相對於第一源/漏層、第二源/漏層和第三源/漏層向著所述體接觸部伸出且與所述體接觸部電連接。
2. 如請求項1所述的NOR型記憶體件，其中，在所述源極線接觸部所在的位置處，所述至少一個存儲單元層中的第一源/漏層和第三源/漏層分別與所述源極線接觸部相接觸。
3. 如請求項1或2所述的NOR型記憶體件，其中，在所述體接觸部所在的位置處，所述至少一個存儲單元層中的第一溝道層和第二溝道層分別與所述體接觸部相接觸。
4. 如請求項1所述的NOR型記憶體件，其中，在所述源極線接觸部所在的位置處，所述至少一個存儲單元層中的第一溝道層、第二溝道層和第二源/漏層與所述源極線接觸部電隔離，在所述體接觸部所在的位置處，所述至少一個存儲單元層中的第一源/漏層、第二源/漏層和第三源/漏層與所述體接觸部電隔離。
5. 如請求項1所述的NOR型記憶體件，所述第二源/漏層包括第四子層、第五子層和第六子層的疊層，其中，所述第五子層相對於所述第四子層和所述第六子層具有刻蝕選擇性。
6. 如請求項5所述的NOR型記憶體件，所述第一源/漏層包括第一子層、第二子層和第三子層的疊層，所述第三源/漏層包括第七子層、第八子層和第九子層的疊層，其中，所述第二子層、所述第五子層和所述第八子層相對於所述第一子層、所述第三子層、所述第四子層、所述第六子層、所述第七子層和所述第九子層具有刻蝕選擇性，其中，所述第二子層、所述第八子層的厚度不等於所述第五子層的厚度。
7. 如請求項6所述的NOR型記憶體件，其中，所述第二子層、所述第八子層的厚度小於所述第五子層的厚度。
8. 如請求項5所述的NOR型記憶體件，其中，處於較高高度處的第四子層的厚度大於處於較低高度處的第四子層的厚度，處於較高高度處的第六子層的厚度大於處於較低高度處的第六子層的厚度。
9. 如請求項5或8所述的NOR型記憶體件，其中，處於較高高度處的第一溝道層的厚度大於處於較低高度處的第一溝道層的厚度，處於較高高度處的第二溝道層的厚度大於處於較低高度處的第二溝道層的厚度。
10. 如請求項6所述的NOR型記憶體件，其中，處於較高高度處的第一子層的厚度大於處於較低高度處的第一子層的厚度，處於較高高度處的第三子層的厚度大於處於較低高度處的第三子層的厚度，處於較高高度處的第七子層的厚度大於處於較低高度處的第七子層的厚度，處於較高高度處的第九子層的厚度大於處於較低高度處的第九子層的厚度。
11. 如請求項6所述的NOR型記憶體件，其中，所述第一源/漏層、所述第三源/漏層的與所述源極線接觸部相鄰的側壁呈齒狀，且與所述源極線接觸部相咬合。
12. 如請求項1所述的NOR型記憶體件，其中，所述第一源/漏層和所述第三源/漏層分別環繞所述源極線接觸部。
13. 如請求項1所述的NOR型記憶體件，其中，所述第一溝道層和所述第二溝道層分別環繞所述體接觸部。
14. 如請求項1所述的NOR型記憶體件，其中，所述源極線接觸部在底部通過電介質與所述襯底電隔離，所述體接觸部在底部通過電介質與所述襯底電隔離。
15. 如請求項1所述的NOR型記憶體件，其中，所述至少一個存儲單元層包括多個存儲單元層，各存儲單元層中的第一源/漏層、第一溝道層、第二源/漏層、第二溝道層和第三源/漏層彼此直接接觸，相鄰的存儲單元層彼此直接接觸。
16. 如請求項1所述的NOR型記憶體件，其中，所述第一源/漏層、所述第一溝道層、所述第二源/漏層、所述第二溝道層和所述第三源/漏層中至少之一在橫向上環繞所述至少一個柵堆疊中的一個或多個。
17. 如請求項1所述的NOR型記憶體件，還包括：設置在所述至少一個柵堆疊上的至少一個選擇電晶體，所述至少一個選擇電晶體自對準於所述至少一個柵堆疊。
18. 如請求項6所述的NOR型記憶體件，其中，所述至少一個存儲單元層包括多個存儲單元層，其中最上的存儲單元層包括第七子層和第八子層的疊層，而不包括第九子層。
19. 一種製造NOR型記憶體件的方法，包括：在包括接觸區和器件區的襯底上設置至少一個存儲單元層，所述至少一個存儲單元層包括在豎直方向上彼此疊置的第一源/漏層、第一溝道層、第二源/漏層、第二溝道層和第三源/漏層；在所述器件區中形成相對於所述襯底豎直延伸以穿過所述至少一個存儲單元層的至少一個柵孔；在所述至少一個柵孔中分別形成相應的柵堆疊，所述柵堆疊包括柵導體層和設置在所述柵導體層與所述至少一個存儲單元層之間的存儲功能層； 在所述接觸區中形成相對於所述襯底豎直延伸以穿過所述至少一個存儲單元層的第一接觸孔；通過選擇性刻蝕，使所述第二源/漏層在所述第一接觸孔中露出的至少部分側壁在橫向上縮入，以形成橫向通道；經由所述第一接觸孔引入刻蝕劑，至少刻蝕所述第二源/漏層，其中所述刻蝕劑還通過所述橫向通道與所述第二源/漏層作用，從而在所述第一接觸孔中所述第二源/漏層相對凹入；以及在所述第一接觸孔中形成與所述第二源/漏層電隔離的第一接觸部。
20. 如請求項19所述的方法，其中，在所述選擇性刻蝕之後，在所述第一接觸孔中所述第一源/漏層和所述第三源/漏層分別相對於所述第二源/漏層伸出，其中，所述第一接觸部與所述第一源/漏層和所述第三源/漏層電連接。
21. 如請求項19所述的方法，其中，在所述選擇性刻蝕中，所述第一源/漏層和所述第三源/漏層在所述第一接觸孔中露出的至少部分側壁也在橫向上縮入，以形成另外的橫向通道；其中，在經由所述第一接觸孔引入刻蝕劑，至少刻蝕所述第二源/漏層的操作中，所述第一源/漏層和所述第三源/漏層也被刻蝕，其中所述刻蝕劑還通過所述另外的橫向通道與所述第一源/漏層和所述第三源/漏層作用，從而在所述第一接觸孔中所述第一溝道層和所述第二溝道層分別相對於所述第一源/漏層、所述第二源/漏層和所述第三源/漏層伸出，其中，所述第一接觸部與所述第一溝道層和所述第二溝道層電連接。
22. 如請求項19所述的方法，其中，在所述選擇性刻蝕之後，在所述第一接觸孔中所述第一源/漏層和所述第三源/漏層分別相對於所述第二源/漏層以及所述第一溝道層和所述第二溝道層伸出，其中，所述第一接觸部與所述第一源/漏層和所述第三源/漏層電連接，所述方法還包括：在所述接觸區中形成相對於所述襯底豎直延伸以穿過所述至少一個存儲單元層的第二接觸孔；通過選擇性刻蝕，使所述第一源/漏層、所述第二源/漏層和所述第三源/漏層在所述第二接觸孔中露出的至少部分側壁在橫向上縮入，以形成另外的橫向通道；經由所述第二接觸孔引入刻蝕劑，刻蝕所述第一源/漏層、所述第二源/漏層和所述第三源/漏層，其中所述刻蝕劑還通過所述另外的橫向通道與所述第一源/漏層、所述第二源/漏層和所述第三源/漏層作用，從而在所述第二接觸孔中所述第一溝道層和所述第二溝道層分別相對於所述第一源/漏層、所述第二源/漏層和所述第三源/漏層伸出；以及在所述第二接觸孔中形成與所述第一溝道層和所述第二溝道層電連接的第二接觸部。
23. 如請求項20或22所述的方法，其中，在經由所述第一接觸孔引入刻蝕劑，至少刻蝕所述第二源/漏層的操作中，還刻蝕所述第一溝道層和所述第二溝道層，從而在所述第一接觸孔中所述第一源/漏層和所述第三源/漏層分別相對於所述第二源/漏層以及所述第一溝道層和所述第二溝道層伸出。
24. 如請求項20所述的方法，其中，所述第二源/漏層包括第四子層、第五子層和第六子層的疊層，其中，所述第五子層相對於所述第四子層和所述第六子層具有刻蝕選擇性，其中，所述選擇性刻蝕包括：選擇性刻蝕所述第五子層。
25. 如請求項24所述的方法，其中，對所述第五子層的選擇性刻蝕的刻蝕深度大於所述第四子層的厚度與所述第一溝道層的厚度之和，且大於所述第六子層的厚度與所述第二溝道層的厚度之和。
26. 如請求項24所述的方法，其中，在經由所述第一接觸孔引入刻蝕劑，至少刻蝕所述第二源/漏層的操作中，刻蝕深度大於所述第四子層的厚度與所述第一溝道層的厚度之和，且大於所述第六子層的厚度與所述第二溝道層的厚度之後。
27. 如請求項26所述的方法，其中，處於較高高度處的第四子層的厚度大於處於較低高度處的第四子層的厚度，處於較高高度處的第六子層的厚度大於處於較低高度處的第六子層的厚度。
28. 如請求項26所述的方法，其中，處於較高高度處的第一溝道層的厚度大於處於較低高度處的第一溝道層的厚度，處於較高高度處的第二溝道層的厚度大於處於較低高度處的第二溝道層的厚度。
29. 如請求項21所述的方法，其中，所述第一源/漏層包括第一子層、第二子層和第三子層的疊層，所述第二源/漏層包括第四子層、第五子層和第六子層的疊層，所述第三源/漏層包括第七子層、第八子層和第九子層的疊層， 其中，所述第二子層、所述第五子層和所述第八子層相對於所述第一子層、所述第三子層、所述第四子層、所述第六子層、所述第七子層和所述第九子層具有刻蝕選擇性，其中，所述選擇性刻蝕包括：選擇性刻蝕所述第二子層、所述第五子層和所述第八子層。
30. 如請求項29所述的方法，其中，對所述第二子層、所述第五子層和所述第八子層的選擇性刻蝕的刻蝕深度大於所述第一子層、所述第三子層、所述第四子層、所述第六子層、所述第七子層和所述第九子層各自的厚度。
31. 如請求項29所述的方法，其中，在經由所述第一接觸孔引入刻蝕劑，刻蝕所述第一源/漏層、所述第二源/漏層和所述第三源/漏層的操作中，刻蝕深度大於所述第一子層、所述第三子層、所述第四子層、所述第六子層、所述第七子層和所述第九子層各自的厚度。
32. 如請求項31所述的方法，其中，處於較高高度處的第一子層的厚度大於處於較低高度處的第一子層的厚度，處於較高高度處的第三子層的厚度大於處於較低高度處的第三子層的厚度，處於較高高度處的第七子層的厚度大於處於較低高度處的第七子層的厚度，處於較高高度處的第九子層的厚度大於處於較低高度處的第九子層的厚度。
33. 如請求項29所述的方法，其中，所述第二子層和所述第八子層各自的厚度不等於所述第五子層的厚度，其中，經由所述第一接觸孔和所述第二接觸孔，同時選擇性刻蝕所述第二子層、所述第五子層和所述第八子層， 其中，該方法還包括：在所述第一接觸孔中，在所述第二子層和所述第八子層各自由於所述選擇性刻蝕而導致的凹入中，形成填充插塞。
34. 如請求項33所述的方法，其中，所述第二子層和所述第八子層各自的厚度小於所述第五子層的厚度，其中，形成填充插塞包括：沉積厚度大於所述第二子層和所述第八子層各自的一半厚度且小於所述第五子層的一半厚度的插塞材料層；選擇性刻蝕一定厚度的插塞材料層，使得所述插塞材料層留於所述第二子層和所述第八子層各自由於所述選擇性刻蝕而導致的凹入中從而形成所述填充插塞，而從所述第五子層由於所述選擇性刻蝕而導致的凹入中去除。
35. 如請求項19所述的方法，其中，在所述第一接觸孔中形成第一接觸部包括：在所述第一接觸孔中填充電介質材料；對所述電介質材料進行選擇性刻蝕，使得在所述第一接觸孔中留下的所述電介質材料遮蔽所述第二源/漏層，且在所述第一接觸孔的底部留有一定厚度的所述電介質材料；在留有所述電介質材料的所述第一接觸孔中填充導電材料以形成所述第一接觸部。
36. 如請求項23所述的方法，其中，所述第二源/漏層包括第四子層、第五子層和第六子層的疊層，其中，所述第五子層相對於所述第四子層和所述第六子層具有刻蝕選擇性，其中，所述選擇性刻蝕包括：選擇性刻蝕所述第五子層。
37. 一種電子設備，包括如請求項1至18中任一項所述的NOR型記憶體件。
38. 如請求項37所述的電子設備，其中，所述電子設備包括智慧型電話、個人電腦、平板電腦、人工智慧設備、可穿戴設備或移動電源。

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