[go: up one dir, main page]

TWI851211B - 記憶體陣列、記憶體裝置及其形成的方法 - Google Patents

記憶體陣列、記憶體裝置及其形成的方法 Download PDF

Info

Publication number
TWI851211B
TWI851211B TW112118361A TW112118361A TWI851211B TW I851211 B TWI851211 B TW I851211B TW 112118361 A TW112118361 A TW 112118361A TW 112118361 A TW112118361 A TW 112118361A TW I851211 B TWI851211 B TW I851211B
Authority
TW
Taiwan
Prior art keywords
bandgap
low
layer
ots
switching layer
Prior art date
Application number
TW112118361A
Other languages
English (en)
Other versions
TW202349660A (zh
Inventor
李泓儒
張國彬
丁裕偉
陳慶恩
黃國欽
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202349660A publication Critical patent/TW202349660A/zh
Application granted granted Critical
Publication of TWI851211B publication Critical patent/TWI851211B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides

Landscapes

  • Semiconductor Memories (AREA)

Abstract

在各種實施例中提供一種記憶體裝置。在那些實施例中，記憶體裝置具有包括多層橢圓臨限值切換(OTS)材料的OTS選擇器，以實現用於OTS選擇器的低漏電流及相對低的臨限值電壓。多層可以具有至少一層低帶隙OTS材料及至少一層高帶隙OTS材料。

Description

記憶體陣列、記憶體裝置及其形成的方法
本揭露關於記憶體陣列、記憶體裝置及其形成的方法。
記憶體裝置廣泛用於儲存資料的應用。記憶體裝置的操作，諸如讀取及寫入操作，為通過耦合至記憶體裝置的每一記憶體單元的位元線及字元線來執行的。然而，位元線、字元線及耦合至記憶體單元的電路中存在的寄生電阻可能導致記憶體裝置的效能下降。例如，寄生電阻會減小記憶體單元的第一邏輯狀態與第二邏輯狀態之間的邊限，從而增加出錯的風險。
根據本揭露的一些實施例，一種記憶體裝置包括：一第一金屬層；一第一低帶隙橢圓臨限值切換層，設置與該第一金屬層直接接觸；一高帶隙橢圓臨限值切換層，與該第一低帶隙橢圓臨限值切換層相鄰設置且與該第一低帶隙橢圓臨限值切換層直接接觸；一第二低帶隙橢圓臨限值切換層，與該高帶隙橢圓臨限值切換層相鄰設置且與該高 帶隙橢圓臨限值切換層直接接觸；及一第二金屬層，與該第二低帶隙橢圓臨限值切換層相鄰設置且與該第二低帶隙橢圓臨限值切換層直接接觸；且其中該第一金屬層、該第一低帶隙橢圓臨限值切換層、該高帶隙橢圓臨限值切換層、該第二低帶隙橢圓臨限值切換層及該第二金屬層形成一相變部件，該相變部件配置成具有一臨限值電壓以在一對應漏電流下操作。
根據本揭露的一些實施例，一種用於形成記憶體裝置的方法包括以下步驟：形成一第一金屬層；將一第一低帶隙橢圓臨限值切換層設置與該第一金屬層直接接觸；將一高帶隙橢圓臨限值切換層設置與該第一低帶隙橢圓臨限值切換層相鄰，且與該第一低帶隙橢圓臨限值切換層直接接觸；將一第二低帶隙橢圓臨限值切換層設置與該高帶隙橢圓臨限值切換層相鄰，且與該高帶隙橢圓臨限值切換層直接接觸；及將一第二金屬層設置與該第二低帶隙橢圓臨限值切換層相鄰，且與該第二低帶隙橢圓臨限值切換層直接接觸；且其中該第一金屬層、該第一低帶隙橢圓臨限值切換層、該高帶隙橢圓臨限值切換層、該第二低帶隙橢圓臨限值切換層及該第二金屬層形成一相變部件，該相變部件配置成具有一臨限值電壓以在一對應漏電流下操作。
根據本揭露的一些實施例，一種記憶體陣列包括：包含一第一位元線的多個位元線、包含一第一字元線的多個字元線及包含一第一記憶體裝置的多個記憶體裝置，其中該第一記憶體裝置位於與該第一字元線相交的該第一位 元線的一交叉點處，且其中該第一記憶體裝置包括連接到一橢圓臨限值切換選擇器的一相變記憶體，其中該橢圓臨限值切換選擇器包括：一第一金屬層；一第一低帶隙橢圓臨限值切換層，設置為與該第一金屬層直接接觸；一高帶隙橢圓臨限值切換層，與該第一低帶隙橢圓臨限值切換層相鄰設置且與該第一低帶隙橢圓臨限值切換層直接接觸；一第二低帶隙橢圓臨限值切換層，與該高帶隙橢圓臨限值切換層相鄰設置且與該高帶隙橢圓臨限值切換層直接接觸；及一第二金屬層，與該第二低帶隙橢圓臨限值切換層相鄰設置且與該第二低帶隙橢圓臨限值切換層直接接觸；且其中該第一金屬層、該第一低帶隙橢圓臨限值切換層、該高帶隙橢圓臨限值切換層、該第二低帶隙橢圓臨限值切換層及該第二金屬層形成一相變部件，該相變部件配置成具有一臨限值電壓以在一對應漏電流下操作。
100:記憶體選擇器
102:非揮發性記憶體裝置
104、200:OTS選擇器
250:淺陷阱
252:深陷阱
254:電子
300:記憶體陣列
302a~302c:位元線
304a~304c:字元線
306:記憶體裝置
400:方法
410、420、430、440、450:步驟
1042、2042:TE
1044:BE
1046、1046a~1046n、2046a~2046n:層
1048a~n:OTS層
2048:高帶隙OTS層
當結合隨附圖式閱讀時，根據以下詳細描述最佳地理解本揭露的態樣。應注意，根據行業中的標準實踐，未按比例繪製各種特徵。實務上，為論述清楚起見，各種特徵的尺寸可以任意增加或減小。
第1A圖繪示根據本揭露的一個實施例的記憶體裝置的一個實例。
第1B圖繪示根據一個實施例的第1A圖中所示出的OTS選擇器的一個實例。
第1C圖繪示第1A圖中所示出的OTS選擇器中的OTS 層的另一實例組態。
第1D圖繪示第1A圖中所示出的OTS選擇器中的OTS層的另一實例組態。
第1E圖繪示第1A圖中所示出的OTS選擇器中的OTS層的另一實例組態。
第1F圖繪示第1A圖中所示出的OTS選擇器中的OTS層的另一實例組態。
第2A圖繪示根據一個實施例的OTS選擇器的一個實例。
第2B圖繪示第2A圖中所示出的OTS選擇器的狀態。
第2C圖繪示第2A圖中所示出的OTS選擇器的另一狀態。
第2D圖繪示示出第2A圖中所示出的OTS選擇器同時具有低漏電流及低臨限值電壓的實例圖。
第3圖繪示根據本揭露的記憶體陣列的實例。
第4圖為根據一些實施例的繪示用於形成記憶體裝置的方法的流程圖。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。下文描述元件及配置的特定實例以簡化本揭露。當然，這些特定實例僅為實例，而不旨在進行限制。例如，在以下描述中第一特徵在第二特徵上方或上的形成可以包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可以包含額外特徵可以形成於第一 特徵與第二特徵之間以使得第一特徵及第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種實例中重複附圖標記及/或字母。此重複係出於簡單及清楚的目的，且其本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為了便於描述，本文中可以使用空間相對術語(諸如「在...之下」、「在...下方」、「底部」、「在...上方」、「上部」及其類似者)，以描述如圖式中所繪示的一個部件或特徵與另一部件或特徵的關係。除在圖式中所描繪的定向之外，空間相對術語亦旨在涵蓋裝置在使用或操作中的不同定向。設備可以以其他方式定向(旋轉90度或處於其他定向)，且因此可以相應地解釋本文中所使用的空間相對描述詞。
相變記憶(Phase Change Memory，PCM)裝置設計成利用所謂的相變材料，這些材料可以在不同電阻率的非晶相與晶相之間可逆地切換。非晶相往往具有高電阻率，而結晶相表現出低電阻率，例如，比非晶相低三至四個數量級。此大電阻對比用於在PCM中儲存資訊(高電阻狀態可以表示邏輯『0』，而較低電阻狀態可以表示邏輯『1』)。因此，PCM裝置包括夾在兩個金屬電極之間的相變材料層，通常稱為頂部電極(top electrode，TE)及底部電極(bottom electrode，BE)。
例如，一種PCM裝置包括具有非晶區及處於高電阻非晶態的結晶區的相變材料。例如，非晶區在高電阻狀 態下可以具有蘑菇形狀。在該實例中，可以施加低電流脈衝(SET)以使PCM裝置進入低電阻結晶狀態，其中非晶區結晶，且因此整個相變材料處於結晶相。仍然在該實例中，可以施加短的高電流脈衝(RESET)以使PCM裝置進入高電阻非晶態。
一些材料在高電場下表現出導電行為，稱為橢圓臨限值切換(ovonic threshold switching，OTS)效應。當施加在材料上的電壓超過臨界臨限值Vth時，此OTS機制通常包括高電阻狀態(OFF狀態)與導電狀態(ON狀態)之間的可逆轉變。當電流降低至低於保持電流密度Jh時，材料恢復其高電阻狀態。利用此效應，記憶體選擇器設計成包括OTS材料，該OTS材料允許單獨讀取及程式化記憶體陣列中的單獨記憶體點。因此，此記憶體選擇器不僅能夠提供足夠大的電流以將PCM裝置自高電阻(非晶)RESET狀態可逆地切換至高導電(及結晶)SET狀態，而且當PCM裝置未被選擇以避免任何不希望的程式化時能夠提供極低漏電流。
第1A圖繪示根據一個實施例的記憶體選擇器100的一個實例。在此實例中，記憶體裝置100包括非揮發性記憶體(non-volatile memory，NVM)裝置102，諸如PCM裝置、OTS選擇器104及/或任何其他元件。在此實例中，可以施加足夠高的電壓(V)/電流脈衝以將OTS選擇器104(V>Vth)切換至其低電阻SET狀態。與相變材料相比，OTS材料為良好的玻璃形成劑，以在每 一程式化/讀取操作後保持非晶態及高電阻。對原型基於GeSe的OTS薄膜在其製造狀態下的準靜態(DC)量測獲得的(B)I-V特性：GS、GSN、GSS及GSSN。雖然在低電壓下流過OTS材料的電流非常小(子臨限值電流或IOFF)，但當施加的電壓超過臨限值電壓(Vth)時，OTS材料的電阻率會急劇下降若干個數量級，從而實現高電流。當移除此高電壓時，OTS材料恢復其高電阻狀態。
OTS選擇器通常包括夾在兩個電極中間的基於OTS的薄膜，諸如鍺(Ge)、碲(Te)、硫化物礦物(Sb)、硒離子(Se)及/或任何材料，電極例如為TE 1042及BE 1044。如所示出，在此實例中，TE 1042連接至NVM 102。為了改進OTS選擇器104，努力實現低漏電流。然而，減少的漏電流通常需要增加的臨限值電壓Vth來切換OTS選擇器104中的OTS材料，其中OTS材料夾在OTS選擇器104之間。
在各種實施例中，TE 1042及BE 1044的材料可分別選自由以下各項組成的群組：鋁(Al)、鈦(Ti)、銅(Cu)、鎢(W)、鉑(Pt)、鈀(Pd)、鋨(Os)、釕(Ru)、鉭(Ta)或其合金、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鉬(MoN)、TaSiN、TiSiN、WSiN、矽化鎢、矽化鈦、矽化鈷、矽化鋯、矽化鉑、矽化鉬、矽化銅、矽化鎳、氧化銦錫(ITO)、氧化銥(IrO2)、氧化錸(ReO2)、三氧化錸(ReO3)或其組合。電極可以利用合適的沈積製程形成，諸如化學氣相沈積(chemical vapor deposition， CVD)、原子層沈積(atomic layer deposition，ALD)、物理氣相沈積(physical vapor deposition，PVD)或其類似者或其組合。
本揭露提供的一個見解在於，代替在OTS選擇器中具有一層OTS材料，可以在OTS選擇器中使用多層OTS材料以實現用於OTS選擇器的低漏電流及相對低的Vth。多層可以具有至少一層低帶隙OTS材料及至少一層高帶隙OTS材料。
第1B圖繪示根據一個實施例的第1A圖中所示出的OTS選擇器104的一個實例。如所示出，在此實例中，OTS選擇器104包括諸如層1046a至層1046n的多層低帶隙OTS層及諸如OTS層1048a的一個或多個高帶隙OTS層。如可以看出，在此實例中，低帶隙OTS層1046a與TE 1042的下側直接接觸。在此實例中，低帶隙OTS層1046n與BE 1044的上側直接接觸。應當理解，儘管附圖標記1046a~n用於指示待包含在OTS選擇器104中的低帶隙OTS層的數目，但這些附圖標記並不用於將此數目限制為大於2。可以理解，在各種實施例中，OTS選擇器104中的低帶隙OTS層1046a~n的數目可為兩層。
在此實例中，如所示出，高帶隙OTS層1048a與低帶隙OTS層1046a相鄰設置。在此實例中，低帶隙OTS層1046a與高帶隙OTS層1048a之間的虛線將示出在這兩個層之間可以存在一個或多個層。然而，這並非 旨在進行限制。如將在另一實例中示出，在一些實施例中，低帶隙OTS層1046a與高帶隙OTS層1048a直接接觸。類似地，高帶隙OTS層1048a與低帶隙OTS層1046n之間的虛線將示出在這兩個層之間可以存在一個或多個層。然而，這並非旨在進行限制。如將在另一實例中示出，在一些實施例中，低帶隙OTS層1046a與高帶隙OTS層1048n直接接觸。
在各種實施例中，低帶隙OTS層1046a及1046n的厚度可以或多或少相同或相同。在一些實施例中，低帶隙OTS層1046a的厚度介於1奈米(nm)至50奈米之間，且低帶隙OTS層1046n的厚度亦介於1nm至50nm之間。在一些實施例中，高帶隙OTS層1048a的厚度或多或少與低帶隙OTS層1046a或1046n的厚度中的至少一者相同。在一個實施例中，高帶隙OTS層1048a的厚度與低帶隙OTS層1046a或1046n的厚度中的至少一者相同。在一個實施例中，低帶隙OTS層1046a~n及高帶隙OTS層1048a具有相同的厚度。在一些實施例中，高帶隙OTS層1048a的厚度介於1nm至50nm之間。應當理解，儘管低帶隙OTS層1046a~n及高帶隙OTS層1048a的厚度在此實例中示出為均勻的，但其並非旨在進行限制。預期在一些其他實例中，這些層的一個或多個厚度可能不均勻。例如，低帶隙OTS層1046a可以具有凸形，且因此具有不均勻的厚度。在該示例中，低帶隙OTS層1046a的平均厚度介於1nm至50nm之間。在低帶 隙OTS層1046的厚度不均勻的另一示例中，低帶隙OTS層1046a的最大厚度介於1nm至50nm之間。
在各種實施例中，如其名稱所暗示，高帶隙OTS層1048a具有比低帶隙OTS層1046a~n的帶隙更高的帶隙。在一個非限制性實施例中，高帶隙OTS層1048a及低帶隙OTS層1046a~n中的任一者的帶隙之間的差大於0.3eV。通常，可以基於期望的臨限值電壓及/或期望的漏電流來確定一種或多種OTS材料以構成特定的OTS層。此確定的考慮可以包含用於低帶隙OTS層的特定臨限值電壓(Vth-低帶隙OTS層)、用於高帶隙OTS層的特定臨限值電壓(vth-高帶隙OTS層)、Vth-低帶隙OTS層與Vth-高帶隙OTS層之間的期望差值、用於低帶隙OTS層的比漏電流(L低帶隙OTS層)、用於高帶隙OTS層的比漏電流(L高帶隙OTS層)、低帶隙OTS層及/或高帶隙OTS層的厚度及/或任何其他因素。
本揭露提供的一種見解在於，低帶隙OTS層1046a~n與高帶隙OTS層1048a之間的厚度比可以影響整個OTS選擇器104的臨限值電壓及漏電流。應理解，OTS選擇器104的漏電流與低帶隙OTS層1046a/n及高帶隙OTS層1048a的厚度比成比例增加；且OTS選擇器104的臨限值電壓(Vth)與低帶隙OTS層1046a/n及高帶隙OTS層1048a的厚度比成比例地減小。因此，為實現OTS選擇器104的電流洩漏及/或臨限值電壓的期望目標或範圍，可組態OTS選擇器104上的低帶隙OTS 層與高帶隙OTS層之間的厚度比。在一些實施例中，OTS選擇器104中低帶隙OTS層的厚度與高帶隙OTS層的厚度之比介於0.01與100之間。例如，在各種實施例中，低帶隙OTS層1046a的厚度與高帶隙OTS層1048a的厚度之比可以為0.01、0.1、1、10或100。然而，應該理解，OTS選擇器104中的低帶隙OTS層與高帶隙OTS層之間的厚度比不受本揭露的具體限制，且其為基於上述一項或多項考慮的設計選擇。
在各種實施例中，低帶隙OTS層1046a~n可以包括一種或多種相同的OTS材料(低帶隙OTS層材料)，諸如GeSe、SiTe、CTe、GeAsSeTeSi及/或另一種OTS材料。在一些實施例中，低帶隙OTS層1046a或低帶隙OTS層1046n包括選自GeSe、SiTe/CTe及GeAsSeTeSi的群組中的至少一者。在各種實施例中，高帶隙OTS層1048a可以包括一種或多種OTS材料，諸如GeTe、ZnTe、GeAsTeSIN、GeSeN、GeSeAs、GeTeN及/或任何其他OTS材料。在一些實施例中，高帶隙OTS層1048a由選自包括GeTe、ZnTe及GeAsTeSiN的群組中的至少一者組成。在一些實施例中，低帶隙OTS層1046a或低帶隙OTS層1046b包括選自包括GeSe及GeTe的群組的至少一者，且高帶隙OTS層由選自包括GeSeN、GeSeAs及GeTeN的群組的至少一者組成。
在一些實施例中，低帶隙OTS層1046a~n及高 帶隙OTS層1048a中的一者或多者包括OTS選擇器104中的不同基材料。在一個實施例中，低帶隙OTS層1046a~n中的一者或多者包括GeSe，且高帶隙OTS層1048a包括OTS選擇器104中的GeTe。在一個實施例中，低帶隙OTS層1046a~n中的一者或多者包括SiTe/CTe，且高帶隙OTS層1048a包括OTS選擇器104中的ZnTe。在一個實施例中，低帶隙OTS層1046a~n中的一者或多者包括GeAsSeTeSi，且高帶隙OTS層1048a包括OTS選擇器104中的GeAsTeSIN。
在一些實施例中，低帶隙OTS層1046a~n及高帶隙OTS層1048a中的一者或多者包括OTS選擇器104中的不同基材料。在一個實施例中，低帶隙OTS層1046a~n中的一者或多者包括GeSe，且高帶隙OTS層1048a包括OTS選擇器104中的GeSeN。在一個實施例中，低帶隙OTS層1046a~n中的一者或多者包括GeSe，且高帶隙OTS層1048a包括OTS選擇器104中的GeSeAs。在一個實施例中，低帶隙OTS層1046a~n中的一者或多者包括GeTe，且高帶隙OTS層1048a包括OTS選擇器104中的GeTeN。
現在注意第1C圖，其中繪示OTS選擇器104中的OTS層的另一實例組態。此實例可以稱為夾層分層結構，其中低帶隙OTS層及高帶隙OTS層在OTS選擇器104中交替，如所示出。如可以看出，在此夾層結構中，低帶隙OTS層1046a與TE 1042及第一高帶隙OTS層 1048a直接接觸；且低帶隙OTS層1046n與BE 1044及第二高帶隙OTS層1048n直接接觸。在高帶隙OTS層1048a~n之間，可能存在0個或更多個OTS層(低帶隙或高帶隙)。
第1D圖繪示OTS選擇器104中的OTS層的另一實例組態。在此實例中，如可以看出，高帶隙OTS層1048a與TE 1042及低帶隙OTS層1046a直接接觸；且第二高帶隙OTS層1048n與BE 1044及低帶隙OTS層1046n直接接觸。在低帶隙OTS層1046a~n之間，可能存在0個或更多個OTS層(低帶隙或高帶隙)。
第1E圖繪示OTS選擇器104中的OTS層的又一實例組態。在此實例中，如可以看出，低帶隙OTS層1046a與TE 1042及高帶隙OTS層1048a直接接觸；且高帶隙OTS層1048n與BE 1044及低帶隙OTS層1046n直接接觸。在高帶隙OTS層1048a與低帶隙OTS層1046n之間，可能存在0個或更多個OTS層(低帶隙或高帶隙)。
第1F圖繪示OTS選擇器104中的OTS層的又一實例組態。在此實例中，如可以看出，高帶隙OTS層1048a與TE 1042直接接觸；且第二高帶隙OTS層1048n與BE 1044直接接觸。在高帶隙OTS層1048a~n之間，存在至少一個低帶隙OTS層1046a且可以存在0個或更多個OTS層(低帶隙或高帶隙)。
第2A圖繪示根據一個實施例的OTS選擇器的一 個實例。在此實例中，如可以看出，OTS選擇器200包括與OTS選擇器200的TE 2042直接接觸的低帶隙OTS層2046a及與低帶隙OTS層2046n直接接觸的高帶隙OTS層2048。OTS選擇器200可以稱為三層結構化OTS選擇器(Triple-Layer Structured OTS selector，TLS OTS)。如以下將描述，OTS選擇器200結構化成具有低漏電流及臨限值電壓的優點。
第2B圖繪示第2A圖中所示出的OTS選擇器200的狀態。在此實例中，OTS選擇器200被置於低電場下。測試中使用兩種陷阱，一種為深陷阱252，而另一種為淺陷阱250。如所示出，量測淺陷阱250與深陷阱252之間的電子254的能量。觀察到，在TLS OTS結構內，深陷阱的能量與漏電流成反比。亦觀察到，具有TLS OTS結構的深陷阱的能量為針對OTS選擇器200中的高帶隙OTS層及/或低帶隙OTS層選擇的材料的能帶的函數。在各種實施例中，在TLS OTS結構中量測到減少的漏電流，這可歸因於添加至OTS選擇器200的高帶隙OTS層2048。
第2C圖繪示第2A圖中所示出的OTS選擇器200的另一狀態。在此實例中，向OTS選擇器200施加電壓以量測用於OTS選擇器200的臨限值電壓(Vth TLSOTS)。通常，OTS選擇器200由電場驅動。如所示出，當施加的電壓高於臨限值電壓時，電子254由淺陷阱250輸送。觀察到，臨限值電壓與OTS選擇器200的厚度成 正比，且由具有最大帶隙的OTS層材料確定。如所示出，歸因於低帶隙OTS層2046a及2046b的帶隙性質，低帶隙OTS層2046a及2046b向OTS選擇器200提供較低的有效臨限值電壓。
第2D圖繪示示出第2A圖中所示出的OTS選擇器200同時具有低漏電流及低臨限值電壓的實例圖。如可以看出，結構化成OTS選擇器200的TLS OTS與僅具有低帶隙OTS層的OTS選擇器相比具有較低的漏電流，且與僅具有高帶隙OTS層的OTS選擇器相比具有較低的臨限值電壓。
現在參照第3圖，其繪示根據本揭露的記憶體陣列300的實例。如可以看出，在此實例中，記憶體陣列300包括多個位元線，諸如此實例中所示出的302a、302b及302c；多個字元線，諸如此實例中所示出的304a、304b和304c；及多個記憶體裝置306。第1A圖至第2D圖示出記憶體裝置306的實例。例如，在一些實施例中，記憶體裝置306包括諸如第2A圖中所示出的OTS選擇器200的OTS選擇器及諸如第1A圖中所示出的NVM 102的相變記憶體。在該示例中，記憶體裝置306的組態稱為1S(OTS選擇器)及1R(PCM)裝置。觀察到，記憶體陣列300由於低洩漏而提供低功耗。憑藉記憶體陣列300的此性質，可以將較低的V寫入施加至記憶體裝置306。與單個OTS分層OTS選擇器相比，施加至記憶體裝置306的V寫入低於施加至具有單個OTS分層OTS選擇器的記憶體裝 置的V寫入。通常，當選擇特定的記憶體裝置306時，對該記憶體裝置306施加完整的V寫入時且當未選擇特定的記憶體裝置306時，V寫入的一半施加至該記憶體裝置306。因此，觀察到，與具有包括單個OTS分層OTS選擇器的記憶體裝置的記憶體陣列相比，記憶體陣列300具有較低的功耗。
仍然參考第3圖，在將V讀取(V讀取窗口)施加至特定的記憶體裝置306期間的窗口通常由該記憶體裝置306的PCM的V設置與OTS選擇器的Vt的差值來確定。例如，可以使用以下公式確定V讀取窗口：V讀取窗口=V設置NVM-Vt選擇器。如上所述，因為記憶體裝置306具有比單個OTS分層結構低的臨限值電壓，所以記憶體陣列300的V讀取窗口大於具有單個OTS分層結構的記憶體陣列。這意謂與具有單個OTS分層結構的記憶體陣列相比，記憶體陣列300具有更大的操作讀取邊限。
第4圖為根據一些實施例的繪示用於形成記憶體裝置的方法400的流程圖。第4圖中概述的方法400中所示出的部件在上文結合第1A圖至第3圖進行描述。在步驟410處，為記憶體裝置形成第一金屬層。第一金屬層的實例在第1A圖中示出為BE 1044。請參考第1A圖描述該實例第一金屬層。
在步驟420處，將第一低帶隙OTS層設置為與在步驟410處形成的第一金屬層相鄰。如第1A圖至第1F圖中的各種圖式中所示出，在那些實施例中，第一低帶隙 OTS層，諸如1046n，與第一金屬層直接接觸。
在步驟430處，將第一高帶隙OTS層設置為與在步驟420處設置的第一低帶隙OTS層相鄰。如第1A圖至第2D圖中的各種圖式中所繪示，在一些實施例中，第一高帶隙OTS層設置為與第一低帶隙OTS層直接接觸，例如設置在第一低帶隙OTS層的上側。然而，如亦提及，這不一定為唯一的情況。在一些其他實例中，第一高帶隙OTS層設置為與第一低帶隙OTS層相鄰，但不與第一低帶隙OTS層直接接觸。
在步驟440處，設置第二低帶隙OTS層。如第1A圖至第2D圖中的各種圖式中所繪示，在一些實施例中，第二低帶隙OTS層設置為與第一高帶隙OTS層直接接觸，例如設置在第一高帶隙OTS層的上側。然而，如亦提及，這不一定為唯一的情況。在一些其他實例中，第二低帶隙OTS層設置為與第一高帶隙OTS層相鄰，但不與第一高帶隙OTS層直接接觸。
在步驟450處，與第二低帶隙OTS層相鄰形成第二金屬層。第二金屬層的實例在第1A圖中示出為TE 1042。請參考第1A圖描述該實例第二金屬層。在一些實施例中，第二金屬層形成為與第二低帶隙OTS層直接接觸，例如形成在第二低帶隙OTS層的頂部。
如所提及，在各種實例中，第一低帶隙OTS層及第二低帶隙OTS層具有基本相同的厚度。在各種實例中，第一低帶隙OTS層的厚度與高帶隙OTS層的厚度之比為 0.01至100；且第一低帶隙OTS層及第二低帶隙OTS層具有不同的厚度。在一些實施例中，第一低帶隙OTS層或第二低帶隙OTS層包括選自由GeSe、SiTe/CTe及GeAsSeTeSi組成的群組中的至少一者。在一些實施例中，第一低帶隙OTS層或第二低帶隙OTS層包括選自由GeSe、SiTe/CTe及GeAsSeTeSi組成的群組中的至少一者。在一些實施例中，高帶隙OTS層包括選自包括GeTe、ZnTe及GeAsTeSiN的群組中的至少一者。在一些實施例中，第一低帶隙OTS層或第二低帶隙OTS層包括選自包括GeSe及GeTe的群組的至少一者，且高帶隙OTS層由選自包括GeSeN、GeSeAs及GeTeN的群組的至少一者組成。
根據一些實施例，提供一種記憶體裝置。在那些實施例中，記憶體裝置包括第一金屬層、設置為與第一金屬層直接接觸的第一低帶隙橢圓臨限值切換(ovonic threshold switching，OTS)層、設置為與第一低帶隙OTS層相鄰且與第一低帶隙OTS層直接接觸的高帶隙OTS層、設置為與高帶隙OTS層相鄰且與高帶隙OTS層直接接觸的第二低帶隙OTS層及設置為與第二低帶隙OTS層相鄰且與第二低帶隙OTS層直接接觸的第二金屬層。在那些實施例中，形成相變部件的第一金屬層、第一低帶隙OTS層、高帶隙OTS層、第二低帶隙OTS層及第二金屬層配置成具有臨限值電壓以在對應漏電流下操作。在一些實施例中，該第一低帶隙橢圓臨限值切換層及該第 二低帶隙橢圓臨限值切換層具有基本相同的厚度。在一些實施例中，該第一低帶隙橢圓臨限值切換層的一厚度與該高帶隙橢圓臨限值切換層的一厚度的一比率為0.01至100。在一些實施例中，該第一低帶隙橢圓臨限值切換層及該第二低帶隙橢圓臨限值切換層具有不同厚度。在一些實施例中，該第一低帶隙橢圓臨限值切換層或該第二低帶隙橢圓臨限值切換層包括選自由GeSe、SiTe/CTe及GeAsSeTeSi組成的群組的至少一者。在一些實施例中，該高帶隙橢圓臨限值切換層包括選自包括GeTe、ZnTe及GeAsTeSiN的一群組的至少一者。在一些實施例中，該第一低帶隙橢圓臨限值切換層或該第二低帶隙橢圓臨限值切換層包括選自包括GeSe及GeTe的一群組的至少一者，且該高帶隙橢圓臨限值切換層由選自包括GeSeN、GeSeAs及GeTeN的一群組的至少一者組成。
根據一些實施例，提供一種用於形成記憶體記憶體裝置的方法。在那些實施例中，方法包括：形成第一金屬層；將第一低帶隙橢圓臨限值切換(ovonic threshold switching，OTS)層設置為與第一金屬層直接接觸；將高帶隙OTS層設置為與第一低帶隙OTS層相鄰，與第一低帶隙OTS層直接接觸；將第二低帶隙OTS層設置為與高帶隙OTS層相鄰，與高帶隙OTS層直接接觸；及將第二金屬層設置為與第二低帶隙OTS層相鄰，與第二低帶隙OTS層直接接觸。在那些實施例中，形成相變部件的第一金屬層、第一低帶隙OTS層、高帶隙OTS層、第二低帶 隙OTS層及第二金屬層配置成具有臨限值電壓以在對應漏電流下操作。在一些實施例中，該第一低帶隙橢圓臨限值切換層及該第二低帶隙橢圓臨限值切換層具有基本相同的厚度。在一些實施例中，該第一低帶隙橢圓臨限值切換層的一厚度與該高帶隙橢圓臨限值切換層的一厚度的一比率為0.01至100。在一些實施例中，該第一低帶隙橢圓臨限值切換層及該第二低帶隙橢圓臨限值切換層具有不同厚度。在一些實施例中，該第一低帶隙橢圓臨限值切換層或該第二低帶隙橢圓臨限值切換層包括選自包括GeSe、SiTe/CTe及GeAsSeTeSi的一群組的至少一者。在一些實施例中，該高帶隙橢圓臨限值切換層包括選自包括GeTe、ZnTe及GeAsTeSiN的一群組的至少一者。在一些實施例中，該第一低帶隙橢圓臨限值切換層或該第二低帶隙橢圓臨限值切換層包括選自包括GeSe及GeTe的一群組的至少一者，且該高帶隙橢圓臨限值切換層由選自包括GeSeN、GeSeAs及GeTeN的一群組的至少一者組成。
根據一些實施例，提供一種記憶體陣列。記憶體陣列包括包含第一位元線的位元線、包含第一字元線的字元線、包含第一記憶體裝置的記憶體裝置。在那些實施例中，第一記憶體裝置位於第一位元線與第一字元線相交的交叉點處，且其中第一記憶體裝置包括連接至橢圓臨限值切換(ovonic threshold switching，OTS)選擇器的相變記憶體；且第一記憶體裝置包括連接至橢圓臨限值切換 (ovonic threshold switching，OTS)選擇器的相變記憶體。在那些實施例中，OTS選擇器包括第一金屬層、設置為與第一金屬層直接接觸的第一低帶隙OTS層、設置為與第一低帶隙OTS層相鄰且與第一低帶隙OTS層直接接觸的高帶隙OTS層、設置為與高帶隙OTS層相鄰且與高帶隙OTS層直接接觸的第二低帶隙OTS層及設置為與第二低帶隙OTS層相鄰且與第二低帶隙OTS層直接接觸的第二金屬層。在那些實施例中，形成相變部件的第一金屬層、第一低帶隙OTS層、高帶隙OTS層、第二低帶隙OTS層及第二金屬層配置成具有臨限值電壓以在對應漏電流下操作。在一些實施例中，該第一低帶隙橢圓臨限值切換層及該第二低帶隙橢圓臨限值切換層具有基本相同的厚度。在一些實施例中，該第一低帶隙橢圓臨限值切換層的一厚度與該高帶隙橢圓臨限值切換層的一厚度的一比率為0.01至100。在一些實施例中，該第一低帶隙橢圓臨限值切換層及該第二低帶隙橢圓臨限值切換層具有不同厚度。在一些實施例中，該第一低帶隙橢圓臨限值切換層或該第二低帶隙橢圓臨限值切換層包括選自GeSe、SiTe/CTe及GeAsSeTeSi的一群組的至少一者。在一些實施例中，該高帶隙橢圓臨限值切換層包括選自GeTe、ZnTe及GeAsTeSiN的一群組的至少一者。
前述概述若干實施例的特徵，以使得熟習此項技術者可以較佳地理解本揭露的態樣。熟習此項技術者應當瞭解，其可以容易地將本揭露用作設計或修改其他製程及結 構的基礎，以供實現本文中所引入的實施例的相同目的及/或達成相同優點。熟習此項技術者亦應該認識到，這些等效構造不脫離本揭露的精神及範疇，且在不脫離本揭露的精神及範疇的情況下，熟習此項技術者可以進行各種改變、取代及變更。
100:記憶體選擇器
102:非揮發性記憶體裝置
104:OTS選擇器
1042:TE
1044:BE

Claims (10)

  1. 一種記憶體裝置，包括：一第一金屬層；一第一低帶隙橢圓臨限值切換層，設置與該第一金屬層直接接觸；一高帶隙橢圓臨限值切換層，與該第一低帶隙橢圓臨限值切換層相鄰設置且與該第一低帶隙橢圓臨限值切換層直接接觸；一第二低帶隙橢圓臨限值切換層，與該高帶隙橢圓臨限值切換層相鄰設置且與該高帶隙橢圓臨限值切換層直接接觸；及一第二金屬層，與該第二低帶隙橢圓臨限值切換層相鄰設置且與該第二低帶隙橢圓臨限值切換層直接接觸；且其中該第一金屬層、該第一低帶隙橢圓臨限值切換層、該高帶隙橢圓臨限值切換層、該第二低帶隙橢圓臨限值切換層及該第二金屬層形成一相變部件，該相變部件配置成具有一臨限值電壓以在一對應漏電流下操作。
  2. 如請求項1所述之記憶體裝置，其中該第一低帶隙橢圓臨限值切換層及該第二低帶隙橢圓臨限值切換層具有基本相同的厚度。
  3. 如請求項2所述之記憶體裝置，其中該第一低帶隙橢圓臨限值切換層的一厚度與該高帶隙橢圓臨限值 切換層的一厚度的一比率為0.01至100。
  4. 如請求項1所述之記憶體裝置，其中該第一低帶隙橢圓臨限值切換層及該第二低帶隙橢圓臨限值切換層具有不同厚度。
  5. 如請求項1所述之記憶體裝置，其中該第一低帶隙橢圓臨限值切換層或該第二低帶隙橢圓臨限值切換層包括選自由GeSe、SiTe/CTe及GeAsSeTeSi組成的群組的至少一者。
  6. 如請求項1所述之記憶體裝置，其中該高帶隙橢圓臨限值切換層包括選自包括GeTe、ZnTe及GeAsTeSiN的一群組的至少一者。
  7. 如請求項1所述之記憶體裝置，其中該第一低帶隙橢圓臨限值切換層或該第二低帶隙橢圓臨限值切換層包括選自包括GeSe及GeTe的一群組的至少一者，且該高帶隙橢圓臨限值切換層由選自包括GeSeN、GeSeAs及GeTeN的一群組的至少一者組成。
  8. 一種用於形成記憶體裝置的方法，該方法包括以下步驟：形成一第一金屬層； 將一第一低帶隙橢圓臨限值切換層設置與該第一金屬層直接接觸；將一高帶隙橢圓臨限值切換層設置與該第一低帶隙橢圓臨限值切換層相鄰，且與該第一低帶隙橢圓臨限值切換層直接接觸；將一第二低帶隙橢圓臨限值切換層設置與該高帶隙橢圓臨限值切換層相鄰，且與該高帶隙橢圓臨限值切換層直接接觸；及將一第二金屬層設置與該第二低帶隙橢圓臨限值切換層相鄰，且與該第二低帶隙橢圓臨限值切換層直接接觸；且其中該第一金屬層、該第一低帶隙橢圓臨限值切換層、該高帶隙橢圓臨限值切換層、該第二低帶隙橢圓臨限值切換層及該第二金屬層形成一相變部件，該相變部件配置成具有一臨限值電壓以在一對應漏電流下操作。
  9. 如請求項8所述之方法，其中該第一低帶隙橢圓臨限值切換層及該第二低帶隙橢圓臨限值切換層具有基本相同的厚度。
  10. 一種記憶體陣列，包括：包含一第一位元線的多個位元線、包含一第一字元線的多個字元線及包含一第一記憶體裝置的多個記憶體裝置，其中該第一記憶體裝置位於與該第一字元線相交的該第一位元線的一交叉點處，且其中該第一記憶體裝置包括連接 到一橢圓臨限值切換選擇器的一相變記憶體，其中該橢圓臨限值切換選擇器包括：一第一金屬層；一第一低帶隙橢圓臨限值切換層，設置為與該第一金屬層直接接觸；一高帶隙橢圓臨限值切換層，與該第一低帶隙橢圓臨限值切換層相鄰設置且與該第一低帶隙橢圓臨限值切換層直接接觸；一第二低帶隙橢圓臨限值切換層，與該高帶隙橢圓臨限值切換層相鄰設置且與該高帶隙橢圓臨限值切換層直接接觸；及一第二金屬層，與該第二低帶隙橢圓臨限值切換層相鄰設置且與該第二低帶隙橢圓臨限值切換層直接接觸；且其中該第一金屬層、該第一低帶隙橢圓臨限值切換層、該高帶隙橢圓臨限值切換層、該第二低帶隙橢圓臨限值切換層及該第二金屬層形成一相變部件，該相變部件配置成具有一臨限值電壓以在一對應漏電流下操作。
TW112118361A 2022-06-07 2023-05-17 記憶體陣列、記憶體裝置及其形成的方法 TWI851211B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/833,907 US12225735B2 (en) 2022-06-07 2022-06-07 Selector for memory device
US17/833,907 2022-06-07

Publications (2)

Publication Number Publication Date
TW202349660A TW202349660A (zh) 2023-12-16
TWI851211B true TWI851211B (zh) 2024-08-01

Family

ID=88104352

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112118361A TWI851211B (zh) 2022-06-07 2023-05-17 記憶體陣列、記憶體裝置及其形成的方法

Country Status (3)

Country Link
US (1) US12225735B2 (zh)
CN (1) CN219778526U (zh)
TW (1) TWI851211B (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201138110A (en) * 2009-12-11 2011-11-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
TW201541527A (zh) * 2009-10-21 2015-11-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TW201801362A (zh) * 2015-12-22 2018-01-01 Ａｒｍ股份有限公司 對相關電子開關的存取裝置
US20180047784A1 (en) * 2015-03-31 2018-02-15 Sony Semiconductor Solutions Corporation Switch device and storage unit
TW201805813A (zh) * 2016-08-04 2018-02-16 旺宏電子股份有限公司 電子裝置、產品及製造積體電路方法及產生資料集的方法
TW201834290A (zh) * 2016-09-20 2018-09-16 英商Ａｒｍ股份有限公司 相關電子開關結構和應用
US20200335696A1 (en) * 2018-08-21 2020-10-22 Micron Technology, Inc. Transition metal doped germanium-antimony-tellurium (gst) memory device components and composition
US20210184117A1 (en) * 2019-12-16 2021-06-17 Commissariat à l'Energie Atomique et aux Energies Alternatives Elementary cell comprising a resistive memory and associated method of initialisation
TW202218169A (zh) * 2009-11-06 2022-05-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1801896B1 (en) * 2005-12-23 2010-05-19 STMicroelectronics Srl Process for manufacturing a selection device with reduced current leakage, and selection device, in particular for phase change memory devices
US8377741B2 (en) * 2008-12-30 2013-02-19 Stmicroelectronics S.R.L. Self-heating phase change memory cell architecture
KR102375591B1 (ko) * 2015-10-27 2022-03-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9741764B1 (en) * 2016-02-22 2017-08-22 Samsung Electronics Co., Ltd. Memory device including ovonic threshold switch adjusting threshold voltage thereof

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201541527A (zh) * 2009-10-21 2015-11-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TW202218169A (zh) * 2009-11-06 2022-05-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TW201138110A (en) * 2009-12-11 2011-11-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US20180047784A1 (en) * 2015-03-31 2018-02-15 Sony Semiconductor Solutions Corporation Switch device and storage unit
US20190363134A1 (en) * 2015-03-31 2019-11-28 Sony Semiconductor Solutions Corporation Switch device and storage unit
TW201801362A (zh) * 2015-12-22 2018-01-01 Ａｒｍ股份有限公司 對相關電子開關的存取裝置
TW201805813A (zh) * 2016-08-04 2018-02-16 旺宏電子股份有限公司 電子裝置、產品及製造積體電路方法及產生資料集的方法
TW201834290A (zh) * 2016-09-20 2018-09-16 英商Ａｒｍ股份有限公司 相關電子開關結構和應用
US20200335696A1 (en) * 2018-08-21 2020-10-22 Micron Technology, Inc. Transition metal doped germanium-antimony-tellurium (gst) memory device components and composition
US20210184117A1 (en) * 2019-12-16 2021-06-17 Commissariat à l'Energie Atomique et aux Energies Alternatives Elementary cell comprising a resistive memory and associated method of initialisation

Also Published As

Publication number Publication date
CN219778526U (zh) 2023-09-29
TW202349660A (zh) 2023-12-16
US12225735B2 (en) 2025-02-11
US20230397440A1 (en) 2023-12-07

Similar Documents

Publication Publication Date Title
US9543512B2 (en) Switch device and storage unit
KR102496377B1 (ko) 저항변화 물질층을 가지는 비휘발성 메모리소자
US9437658B2 (en) Fully isolated selector for memory device
US7426128B2 (en) Switchable resistive memory with opposite polarity write pulses
CN110729399B (zh) 开关元件与存储器元件
CN100524880C (zh) 具有热隔离结构的ⅰ型相变化存储单元
CN109686838B (zh) 类超晶格（superlattice-like）开关元件
US7709822B2 (en) Phase change memory and manufacturing method thereof
US10892409B2 (en) Switching device, method of fabricating the same, and non-volatile memory device having the same
US10658588B2 (en) Memory cell switch device
US9978941B2 (en) Self-rectifying resistive random access memory cell structure
US8178379B2 (en) Integrated circuit, resistivity changing memory device, memory module, and method of fabricating an integrated circuit
KR102130219B1 (ko) 비선형 스위치 소자, 이의 제조 방법 및 이를 포함하는 비휘발성 메모리 소자
US12402328B2 (en) Switching cell with direct contact to fixed resistor element
TWI851211B (zh) 記憶體陣列、記憶體裝置及其形成的方法
US20200066794A1 (en) Memory cell switch device
KR102778953B1 (ko) 가변 저항 메모리 소자 및 그 제조 방법
Ande et al. A new approach to the design, fabrication, and testing of chalcogenide-based multi-state phase-change nonvolatile memory
KR102778962B1 (ko) 가변 저항 메모리 소자
CN114898786B (zh) 开关单元
KR20250112595A (ko) 가변 저항 메모리 소자 및 그 제조 방법
KR20240115515A (ko) 가변 저항 메모리 소자 및 그 제조 방법