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TWI851101B - 半導體結構及其形成方法、半導體陣列結構及硬體描述語言(hdl)設計結構 - Google Patents

半導體結構及其形成方法、半導體陣列結構及硬體描述語言(hdl)設計結構 Download PDF

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TWI851101B
TWI851101B TW112110554A TW112110554A TWI851101B TW I851101 B TWI851101 B TW I851101B TW 112110554 A TW112110554 A TW 112110554A TW 112110554 A TW112110554 A TW 112110554A TW I851101 B TWI851101 B TW I851101B
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gate
backside
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drain regions
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TW112110554A
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TW202404029A (zh
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瑞龍 謝
雷納多 維嘉
大衛 沃伯特
崔起植
Original Assignee
美商萬國商業機器公司
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Publication date
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Abstract

本發明提供一種半導體陣列結構，其包括：一基板；複數個場效電晶體(FET)，其配置成列且位於該基板上，各場效電晶體包含：一第一源極汲極區；一第二源極汲極區；至少一個通道，其耦接該等源極汲極區；及一閘極，其鄰近該至少一個通道。複數個前側信號線位於該等FET之一前側上；複數個背側電力軌位於該等FET之一背側上；複數個背側信號線位於該背側上。前側信號連接件自該等前側信號線延行至該等第一源極汲極區；電力連接件自該等背側電力軌延行至該等第二源極汲極區；及背側閘極接觸連接件自該等背側信號線延行至該等閘極。該等背側閘極接觸連接件各自具有大於該閘極長度之一底部尺寸。

Description

半導體結構及其形成方法、半導體陣列結構及硬體描述語言(HDL)設計結構
本發明大體上係關於電氣、電子及電腦領域，且更特別地係關於積體電路(IC)中之信號線。
在積體電路技術中，晶片之電力輸送網路將電力及參考電壓提供至主動裝置；電力輸送網路與信號網路分離。傳統地，電力輸送及信號網路兩者經由後段製程(BEOL)處理製造於晶圓之前側上。已提出各種提議以在矽晶圓之背側上提供配電，從而潛在地允許例如直接電力輸送、增強之系統性能、增大之晶片面積利用率及減小的BEOL複雜度。
迄今為止，晶片之背側上之額外網路供給已受限於電力而非信號。
本發明之原理提供用於背側信號線整合之一或多個自對準背側閘極接觸的技術。在一個態樣中，一種例示性半導體結構，其包括：一背側電力軌；一背側信號線；一前側信號線；一第一源極汲極區；一第二源極汲極區；至少一個通道，其耦接該等第一源極汲極區及該等第二源極汲極區；一閘極，其鄰近該至少一個通道；一前側信號連接件，其自該 前側信號線至該第一源極汲極區；一電力連接件，其自該背側電力軌至該第二源極汲極區；及一背側閘極接觸，其自該閘極至該背側信號線。
在另一態樣中，一種例示性半導體陣列結構，其包括：一基板；複數個場效電晶體，其位於該基板上，各場效電晶體包含：一第一源極汲極區；一第二源極汲極區；至少一個通道，其耦接該第一源極汲極區及該第二源極汲極區；及一閘極，其具有一閘極長度且鄰近於該至少一個通道，該複數個場效電晶體配置成列；複數個前側信號線，其位於該複數個場效電晶體之一前側上；複數個背側電力軌，其位於該複數個場效電晶體之一背側上；及複數個背側信號線，其位於該複數個場效電晶體之該背側上。複數個前側信號連接件自該複數個前側信號線延行至該等第一源極汲極區；複數個電力連接件自該等背側電力軌延行至該等第二源極汲極區；及複數個背側閘極接觸連接件自該等背側信號線延行至該等閘極。該等背側閘極接觸連接件各自具有大於該閘極長度之一底部尺寸。
在另一態樣中，一種在一機器可讀資料儲存媒體上編碼之硬體描述語言(HDL)設計結構，且該HDL設計結構包括當在一電腦輔助設計系統中處理時產生一設備/電路之一機器可執行表示的元件。該HDL設計結構包括如剛才所描述之一半導體結構或一半導體陣列結構。
在再一態樣中，一種形成一半導體結構之例示性方法，其包括：在一基板之一奈米薄片堆疊中界定n型主動區及p型主動區，且在該等主動區之間形成淺溝槽隔離(STI)區；在該等n型主動區與該等p型主動區之間的空間中之該等淺溝槽隔離(STI)區中形成背側閘極接觸通孔；形成虛設閘極及閘極間隔件，使得該等背側閘極接觸通孔之底部部分用該等虛設閘極之虛設閘極材料填充；移除該等虛設閘極且形成替換高K金屬閘 極，使得該等背側閘極接觸通孔用鄰近該等閘極之底部之該等高K金屬閘極的高K金屬閘極材料填充，以獲得一所得結構；在該所得結構之與該基板相對之一前側上，形成後段製程佈線；及在該等背側閘極接觸通孔中形成連接至該高K金屬閘極材料之背側信號線。
在又另一態樣中，形成一半導體結構之另一例示性方法包括：在一基板上之一奈米薄片堆疊中界定n型主動區及p型主動區，且在該等主動區之間形成淺溝槽隔離(STI)區；在該等n型主動區與p型主動區之間的空間中之該等淺溝槽隔離(STI)區中形成背側閘極接觸通孔；用犧牲背側閘極接觸材料填充該等背側閘極接觸通孔且使該犧牲背側閘極接觸材料凹陷；形成虛設閘極及閘極間隔件，使得該等背側閘極接觸通孔之底部部分用與該等虛設閘極之虛設閘極材料接觸的該犧牲背側閘極接觸材料填充；移除該虛設閘極且形成替換高K金屬閘極，使得該等背側閘極接觸通孔之該等底部部分用與該等高K金屬閘極之高K金屬閘極材料接觸的該犧牲背側閘極接觸材料填充，以獲得一所得結構；在該所得結構之與該基板相對之一前側上，形成後段製程佈線；移除該犧牲背側閘極接觸材料以形成空隙；及形成經由該等空隙連接至該高K金屬閘極材料之背側信號線。
如本文中所使用，「促進」動作包括執行動作、使得動作更容易、幫助進行動作或使得動作待執行。因此，藉助於實例而非限制，在一處理器上執行之指令可藉由發送適當資料或命令以使得或輔助動作被執行而促進由半導體製造設備進行之動作。在行動者藉由除執行動作以外的其他促進動作之情況下，動作仍然由一些實體或實體的組合執行。
如本文中所揭示之技術可提供實質性有益技術效應。一些實施例可不具有此等潛在優勢且此等潛在優勢未必為所有實施例所需要。 僅藉助於實例且非限制性地，一或多個實施例可提供以下各者中之一或多者：
￭積體電路之增強之系統性能
￭積體電路之增大之晶片面積利用率
￭積體電路之減小之BEOL複雜度
此等及其他特徵及優勢將自其說明性實施例之以下詳細描述變得顯而易見，該詳細描述將結合隨附圖式來閱讀。
12:電腦系統/資料處理單元
14:外部裝置
16:處理單元/處理器
18:匯流排
20:網路配接器
22:輸入/輸出介面
24:顯示器
28:系統記憶體/記憶體元件
30:隨機存取記憶體
32:快取記憶體
34:儲存系統/硬碟機
40:程式/公用程式
42:程式模組
101:半導體結構
109:NFET
111:PFET
201:閘極
203:下部矽部分
205:中間蝕刻終止部分
207:上部矽部分
209:SiGe
211:SiGe
213:SiGe
215:SiGe
217:矽奈米薄片
219:矽奈米薄片
221:矽奈米薄片
223:矽奈米薄片
225:硬遮罩
227:溝槽
229:淺溝槽隔離材料
231:有機平坦化層
233:通孔
235:虛設閘極
236:區/底部部分
237:閘極硬遮罩材料
239:內部間隔件
241:閘極間隔件/襯裡
243:p型源極汲極區/p-磊晶
245:n型源極汲極區
247:ILD
249:HKMG材料/高K金屬閘極
251:閘極切口
253:所得區/高K金屬閘極材料
255:VBPR
257:源極/汲極接觸(CA)/前側連接/源極/汲極區佈線
259:VA/前側連接/源極/汲極區佈線
261:VB
263:後段製程佈線
265:載體晶圓
267:ILD
269:VSS
271:VDD
273:時鐘信號
273A:時鐘信號
275:背側互連
500:空隙
501:氮化矽/犧牲背側閘極接觸
511:空腔
513:空腔
515:空腔
700:設計流程
710:設計程序
720:輸入設計結構
730:程式庫元件
740:設計規格
750:特性化資料
760:驗證資料
770:設計規則
780:網路連線表
785:測試資料檔案
790:第二設計結構
795:階段
2402:電源
2404:接地終端
2406:時鐘信號
2408:邏輯信號源
2502:電壓供應軌
2504:接地軌
2506:時鐘信號線
X:閘極長度
X1:切割平面線
X2:切割平面線
Y:切割平面線/底部尺寸
Y1:切割平面線
Y2:切割平面線
以下圖式僅藉助於實例且非限制性地呈現，其中在若干視圖中，相同附圖標號(當使用時)指示對應元件，且其中：圖1展示根據本發明之一態樣之例示性半導體結構的高層級佈局(俯視圖)。
圖2A展示根據本發明之一態樣之例示性完成半導體結構的俯視圖。
圖2B為沿著圖2A中之切割平面線Y(沿著閘極)截取之起始晶圓結構的橫截面。
圖3為在奈米薄片圖案化之後沿著圖2A中之切割平面線Y截取的圖2B之結構之橫截面。
圖4為在淺溝槽隔離(STI)材料之沈積及硬遮罩之移除之後沿著圖2A中的切割平面線Y(沿著閘極)截取之圖3之結構的橫截面。
圖5A為根據本發明之一態樣之具有額外切割平面線且具有通孔的細節之類似於圖2A之視圖。
圖5B為根據本發明之一態樣之在背側閘極接觸圖案化及諸 如反應性離子蝕刻(RIE)的適合蝕刻之後沿著圖5A中之切割平面線Y1截取的圖4之結構之橫截面。
圖5C為根據本發明之一態樣之在背側閘極接觸圖案化及諸如反應性離子蝕刻(RIE)的適合蝕刻之後沿著圖5A中之切割平面線X2截取的圖4之例示性結構之橫截面。
圖6A、圖6B、圖6C及圖6D為根據本發明之一態樣之在虛設閘極的形成及閘極硬遮罩材料之沈積之後分別沿著圖5A中的切割平面線X1、X2、Y1及Y2截取之圖5B及圖5C之例示性結構的橫截面。
圖7A、圖7B、圖7C及圖7D為根據本發明之一態樣之在閘極硬遮罩材料的微影圖案化以及虛設閘極材料之諸如反應性離子蝕刻(RIE)之適合蝕刻之後分別沿著圖5A中的切割平面線X1、X2、Y1及Y2截取之圖6A、圖6B、圖6C及圖6D之例示性結構的橫截面。
圖8A、圖8B、圖8C及圖8D為根據本發明之一態樣之在閘極間隔件的形成、奈米薄片的凹陷、內部間隔件之形成及p型源極汲極區及n型源極汲極區之磊晶生長之後分別沿著圖5A中的切割平面線X1、X2、Y1及Y2截取之圖7A、圖7B、圖7C及圖7D之例示性結構的橫截面。
圖9A、圖9B、圖9C及圖9D為根據本發明之一態樣之在層間介電質(ILD)填充、化學機械研磨(CMP)、閘極切割、虛設閘極及SiGe移除及替換高K金屬閘極(HKMG)形成之後分別沿著圖5A中的切割平面線X1、X2、Y1及Y2截取之圖8A、圖8B、圖8C及圖8D之例示性結構的橫截面。
圖10A、圖10B、圖10C及圖10D為根據本發明之一態樣之在形成中段製程(middle of line；MOL)接觸、一或多個後段製程(BEOL) 互連及載體晶圓接合之後分別沿著圖5A中的切割平面線X1、X2、Y1及Y2截取之圖9A、圖9B、圖9C及圖9D之例示性結構的橫截面。
圖11A、圖11B、圖11C及圖11D為根據本發明之一態樣之在反轉或「翻轉」之後分別沿著圖5A中的切割平面線X1、X2、Y1及Y2截取之圖10A、圖10B、圖10C及圖10D之例示性結構的橫截面。
圖12A、圖12B、圖12C及圖12D為根據本發明之一態樣之在基板的移除、在蝕刻終止層上停止之後分別沿著圖5A中之切割平面線X1、X2、Y1及Y2截取的圖11A、圖11B、圖11C及圖11D之例示性結構之橫截面。
圖13A、圖13B、圖13C及圖13D為根據本發明之一態樣之在蝕刻終止層之移除之後分別沿著圖5A中的切割平面線X1、X2、Y1及Y2截取之圖12A、圖12B、圖12C及圖12D之例示性結構的橫截面。
圖14A、圖14B、圖14C及圖14D為根據本發明之一態樣之在使矽基板凹陷之後分別沿著圖5A中的切割平面線X1、X2、Y1及Y2截取之圖13A、圖13B、圖13C及圖13D之例示性結構的橫截面。
圖15A、圖15B、圖15C及圖15D為根據本發明之一態樣之在背側層間介電層(ILD)的沈積之後分別沿著圖5A中之切割平面線X1、X2、Y1及Y2截取的圖14A、圖14B、圖14C及圖14D之例示性結構之橫截面。
圖16A、圖16B、圖16C及圖16D為根據本發明之一態樣之在形成背側電力軌及信號線之後分別沿著圖5A中的切割平面線X1、X2、Y1及Y2截取之圖15A、圖15B、圖15C及圖15D之例示性結構的橫截面。
圖17A、圖17B、圖17C及圖17D為根據本發明之一態樣之 在形成背側互連之後分別沿著圖5A中的切割平面線X1、X2、Y1及Y2截取之圖16A、圖16B、圖16C及圖16D之例示性結構的橫截面。
圖18A及圖18B為根據本發明之另一態樣之在用犧牲背側閘極接觸材料填充溝槽及使其凹陷之後分別沿著圖5A中的切割平面線Y1及X2截取之圖5B及圖5C之例示性結構的橫截面。
圖19A、圖19B、圖19C及圖19D為在虛設閘極之形成、閘極硬遮罩材料之沈積、虛設閘極材料的反應性離子蝕刻(RIE)、閘極間隔件之沈積、奈米薄片之凹陷、內部間隔件的形成及p型源極汲極區及n型源極汲極區之磊晶生長之後分別沿著圖5A中的切割平面線X1、X2、Y1及Y2截取的圖18A及18B之例示性本發明結構之橫截面。
圖20A、圖20B、圖20C及圖20D為在類似於圖9A至圖15D中所展示之包括背側ILD之沈積的彼等製程之製程之後分別沿著圖5A中的切割平面線X1、X2、Y1及Y2截取之圖19A、圖19B、圖19C及圖19D之例示性本發明結構的橫截面。
圖21A、圖21B、圖21C及圖21D為在背側ILD之圖案化及蝕刻之後分別沿著圖5A中的切割平面線X1、X2、Y1及Y2截取之圖20A、圖20B、圖20C及圖20D之例示性本發明結構的橫截面。
圖22A、圖22B、圖22C及圖22D為在犧牲背側閘極接觸材料之選擇性移除及暴露之HfO2移除之後分別沿著圖5A中的切割平面線X1、X2、Y1及Y2截取之圖21A、圖21B、圖21C及圖21D之例示性本發明結構的橫截面。
圖23A、圖23B、圖23C及圖23D為在背側電力軌及信號線之形成之後分別沿著圖5A中的切割平面線X1、X2、Y1及Y2截取之圖 22A、圖22B、圖22C及圖22D之例示性本發明結構的橫截面。
圖24展示根據本發明之態樣之例示性信號及電力連接。
圖25展示根據本發明之各態樣之背側互連的示意圖。
圖26描繪可實施諸如展示於圖27中之彼設計程序之設計程序的電腦系統。
圖27為用於半導體設計、製造及/或測試中之設計程序之流程圖。
應瞭解，為了簡單及清晰起見而繪示諸圖中之元件。可在商業上可行之實施例中有用或必需之常見但易於理解的元件可能未展示，以便促進所說明實施例之較不受阻礙的視圖。
本文所描述之發明之原理將在說明性實施例之上下文中。另外，鑒於本文中之教示，熟習此項技術者將顯而易見，可對所展示之在申請專利範圍之範疇內的實施例進行諸多修改。亦即，不意欲或不應推斷對於本文中所展示及描述之實施例之限制。
如所提及，已提出各種提議以在矽晶圓之背側上提供配電，從而潛在地允許例如直接電力輸送、增強之系統性能、增大之晶片面積利用率及減小的BEOL複雜度。當前提出之技術將電力輸送至場效電晶體(FET)之源極/汲極(S/D)區，但不提供至FET之閘極的任何連接。有利地，一或多個實施例添加一或多個背側閘極連接；例如以提供時鐘信號軌道。迄今為止，已提供電力通孔以將S/D磊晶連接至背側配電網(BSPDN)。一或多個實施例提供用於S/D磊晶至電力連接及閘極至背側信號線連接之兩個電力通孔。
舉例而言，在一或多個實施例中，半導體裝置包括將S/D磊晶連接至背側電力軌之至少電力通孔接觸及將FET閘極連接至背側時鐘信號之信號線接觸。在一些情況下，信號線接觸具有大於閘極之底部尺寸且藉由閘極間隔件封端。在一些情況下，信號接觸為閘極底部處之T形結構。在一些情況下，電力通孔接觸及背側電力軌位於一或多個N2N及P2P空間內。在一些情況下，信號線接觸及背側時鐘信號位於一或多個N2P空間內。應注意「N2N」係指鄰近n型FET(NFET)之間的空間；「P2P」係指鄰近p型FET(PFET)之間的空間；且「N2P」係指鄰近NFET與PFET之間的空間。在一或多個實施例中，信號線接觸用高K金屬閘極(HKMG)填充。
在一或多個例示性實施例中，例示性製程流程包括：界定主動區及形成淺溝槽隔離(STI)；在一或多個N2P空間之間的STI區中形成背側閘極接觸通孔；及形成虛設閘極及閘極間隔件，使得背側閘極接觸通孔之底部部分用虛設閘極材料填充。在末端結構中，用虛設閘極材料填充之背側閘極接觸通孔之底部部分最終將如下文所論述用HKMG材料填充，且所得區將藉由閘極間隔件與FEOL結構隔離。在一或多個例示性實施例中，例示性製程流程進一步包括：移除虛設閘極及形成替換高K金屬閘極(HKMG)以使得背側閘極接觸通孔亦用附接至閘極之底部之HKMG填充；翻轉晶圓；及形成連接至背側閘極接觸通孔之背側信號線。
圖1展示根據本發明之一態樣之例示性半導體結構101的高層級佈局(俯視圖)。應注意背側電力軌(例如，VSS(例如，接地電壓)269、VDD(例如，正電源電壓)271)及信號線(例如，時鐘信號273)。亦應注意示意性地描繪之NFET 109及PFET 111。如上文所論述，NFET 109之間的空間稱為N2N空間；PFET 111之間的空間稱為P2P空間；且NFET 109與PFET 111之間的空間稱為N2P空間。在N2N及P2P空間之下，應注意連接至S/D磊晶之各別背側電力軌(VSS 269、VDD 271)，而在N2P空間之下，應注意連接至閘極201(見於下文論述之圖2A中)之背側時鐘信號273。
現考慮根據本發明之一態樣之第一例示性製程流程，且現在參考圖2A及圖2B。圖2B為沿著圖2A中之切割平面線Y(沿著閘極)截取之起始晶圓結構的橫截面。圖2A中之元件類似於圖1中具有相同附圖標號之彼等元件。圖2A及圖5A(下文論述)為完成結構之俯視圖，其中切割平面線以供參考。應注意閘極201。起始晶圓結構包括下部矽部分203、(例如)埋入式氧化物(buried oxide；BOX)或矽鍺(SiGe)之中間蝕刻終止部分205及上部矽部分207。上部矽部分之外部為包括SiGe 209、211、213、215及矽奈米薄片217、219、221、223之交替層的奈米薄片結構。SiGe區209、211、213、215(及205，若由SiGe製成)可包括例如Ge%在15%至75%範圍內之SiGe。熟習此項技術者將一般熟悉奈米薄片電晶體之形成。
圖3為在奈米薄片圖案化之後沿著圖2A中之切割平面線Y截取的圖2B之結構之橫截面。特別地，硬遮罩225(例如，介電質之層或多層)沈積，微影用以在硬遮罩中產生間隙，且進行蝕刻以在硬遮罩中產生對應於間隙之溝槽227(不蝕刻剩餘硬遮罩225之下之區)。熟習此項技術者將一般熟悉經由微影技術圖案化硬遮罩及蝕刻奈米薄片結構。
圖4為在淺溝槽隔離(STI)材料229之沈積(例如，SiO或其他適合之氧化物；視需要可使用已知技術及材料首先沈積適合襯裡)及硬遮罩225之移除(可使用已知技術及材料剝離硬遮罩)之後沿著圖2A中的切 割平面線Y(沿著閘極)截取之圖3之結構的橫截面。STI可例如經由爐化學氣相沈積(Furnace Chemical Vapor Deposition；FCVD)或其他適合之技術沈積。
現參考圖5A、圖5B及圖5C。圖5B為沿著圖5A中之切割平面線Y1截取之結構的橫截面。未在圖5B至圖17B中對SiGe 209、211、213、215及矽奈米薄片217、219、221、223之交替層進行編號以避免雜亂。圖5A中之元件類似於圖1及圖2A中具有相同附圖標號之彼等元件。圖5C為沿著圖5A中之切割平面線X2截取之結構的橫截面。圖5B及圖5C描繪在背側閘極接觸圖案化及諸如反應性離子蝕刻(RIE)之適合蝕刻之後的圖4之結構。應注意有機平坦化層(OPL)231及形成於OPL 231中之對應開口之下的STI 229中之通孔233。可採用任何適合類型之OPL。熟習此項技術者將熟悉OPL之沈積及剝離、使用微影技術之OPL的圖案化及STI材料中之對應通孔之形成。一般而言，應注意切割平面線X1及X2為交叉閘極的，而切割平面線Y1為沿著閘極的，且切割平面線Y2平行於兩個鄰近閘極之間的閘極。
現參考圖6A、圖6B、圖6C及圖6D。圖6A為沿著圖5A中之切割平面線X1截取之結構的橫截面。圖6B為沿著圖5A中之切割平面線X2截取之結構的橫截面。圖6C為沿著圖5A中之切割平面線Y1截取之結構的橫截面。圖6D為沿著圖5A中之切割平面線Y2截取之結構的橫截面。圖6A至圖6D描繪在虛設閘極235之形成及閘極硬遮罩材料237之沈積之後的圖5B及圖5C的結構。應注意虛設閘極展示為單式結構以避免雜亂，但可以已知方式包括例如薄SiO2襯裡加上非晶矽(amorphous silicon；a-Si)。舉例而言，在薄襯裡沈積之後，沈積非晶形Si材料且進行平坦化；及沈積 閘極硬遮罩材料237(可為，例如，多層介電層)。熟習此項技術者將一般熟悉虛設閘極製程。
現參考圖7A、圖7B、圖7C及圖7D。圖7A為沿著圖5A中之切割平面線X1截取之結構的橫截面。圖7B為沿著圖5A中之切割平面線X2截取之結構的橫截面。圖7C為沿著圖5A中之切割平面線Y1截取之結構的橫截面。圖7D為沿著圖5A中之切割平面線Y2截取之結構的橫截面。圖7A至圖7D描繪在閘極硬遮罩材料237之微影圖案化以及虛設閘極材料之諸如反應性離子蝕刻(RIE)的適合蝕刻之後的圖6A至圖6D之結構。如將自以下描述顯而易見，此形成稍後將含有層間介電質(ILD)、磊晶生長源極汲極區及接觸之各種間隙(未單獨地編號)。舉例而言，圖案化硬遮罩及蝕刻a-Si以形成虛設閘極235。熟習此項技術者熟悉用於微影圖案化及蝕刻之技術。
現參考圖8A、圖8B、圖8C及圖8D。圖8A為沿著圖5A中之切割平面線X1截取之結構的橫截面。圖8B為沿著圖5A中之切割平面線X2截取之結構的橫截面。圖8C為沿著圖5A中之切割平面線Y1截取之結構的橫截面。圖8D為沿著圖5A中之切割平面線Y2截取之結構的橫截面。圖8A至圖8D描繪在閘極間隔件241之形成、奈米薄片之凹陷、內部間隔件239的形成及p型源極汲極區243及n型源極汲極區245之磊晶生長之後的圖7A至圖7D之結構。橫向回蝕SiGe 209、211、213、215(例如，對此態樣使用氣相HCl製程)且將內部間隔件239填充至所得區域中。熟習此項技術者熟悉用於p型及n型源極/汲極區之後續磊晶生長及閘極間隔件241之沈積的技術。用於閘極間隔件241之適合材料包括可以已知方式沈積之諸如氧化矽、氮化矽或氮氧化矽的介電材料。用於內部間隔件239之材料之非限 制性實例為SiN，間隔件239可以已知方式形成。
現參考圖9A、圖9B、圖9C及圖9D。圖9A為沿著圖5A中之切割平面線X1截取之結構的橫截面。圖9B為沿著圖5A中之切割平面線X2截取之結構的橫截面。圖9C為沿著圖5A中之切割平面線Y1截取之結構的橫截面。圖9D為沿著圖5A中之切割平面線Y2截取之結構的橫截面。圖9A至圖9D描繪在層間介電質(ILD)填充、化學機械研磨(CMP)、閘極切割、虛設閘極及SiGe移除及替換HKMG形成之後的圖8A至圖8D之結構。應注意ILD 247(例如，FCVD SiO2；通常，用於一或多個ILD層之例示性材料包括SiOx、低k氧化物(其中介電常數<3.9)、SiN或彼等材料之組合(例如，SiN及SiO2))；HKMG材料249；及閘極切口251。如在253處所見，背側閘極接觸(材料249之部分)自對準至中間閘極(返回參考圖7A至圖7D中所展示之虛設閘極RIE，即使閘極未對準左側或右側，背側閘極接觸連接至閘極之底部)。為自圖8A至圖8D之結構移動至圖9A至圖9D之結構，選擇性移除虛設閘極235之犧牲a-Si部分及犧牲奈米薄片209、211、213、215；形成保形高K金屬閘極堆疊；圖案化及蝕刻閘極切口251之空腔；且用介電材料(例如，類似於本文中所論述其他適合之介電材料)填充空腔以形成閘極切口251。在一或多個實施例中，閘極堆疊為高K金屬閘極(HKMG)堆疊。HKMG包括與金屬閘極特徵組合之高k介電層。作為僅幾個非限制性實例，高k介電層可包括氧化鉿矽、氧化鋯矽、氧化鉿或氧化鋯。同樣，僅作為幾個非限制性實例，金屬閘極特徵可包括功函數可調諧材料，諸如氮化鈦、氮化鈦鋁、氮化鈦矽、氮化鉭、氮化鉭鋁或氮化鉭矽。在一或多個實施例中，HKMG之組件可藉由原子層沈積(ALD)、化學氣相沈積(CVD)或彼等兩個製程之某一組合沈積。術語「高K」在高K金 屬閘極(HKMG)堆疊之上下文中對於熟習此項技術者具有明確意義，且並非為純粹相對術語。
現參考圖10A、圖10B、圖10C及圖10D。圖10A為沿著圖5A中之切割平面線X1截取之結構的橫截面。圖10B為沿著圖5A中之切割平面線X2截取之結構的橫截面。圖10C為沿著圖5A中之切割平面線Y1截取之結構的橫截面。圖10D為沿著圖5A中之切割平面線Y2截取之結構的橫截面。圖10A至圖10D描繪在形成中段製程(MOL)接觸、一或多個後段製程(BEOL)互連及載體晶圓接合之後的圖9A至圖9D之結構。應注意VBPR(用於連接至背側電力軌之通孔)255、源極/汲極接觸(CA)257、VA(將源極汲極接觸連接至BEOL佈線之通孔)259、VB(將閘極連接至BEOL佈線之通孔)261、BEOL佈線263及載體晶圓265。熟習此項技術者將熟悉習知MOL及BEOL處理及晶圓接合技術。傳統地，BEOL係指將主動裝置佈線成特定電路組態之互連、接觸、通孔及介電層。最近引入之中段製程(MOL)互連有助於減小局部路線之擁塞。MOL通常位於第一金屬層下方。在圖10A至圖10D中，元件255、257可視為MOL，而元件259、261、263可視為BEOL。
現參考圖11A、圖11B、圖11C及圖11D。圖11A為在反轉之後沿著圖5A中之切割平面線X1截取的結構之橫截面。圖11B為在反轉之後沿著圖5A中之切割平面線X2截取的結構之橫截面。圖11C為在反轉之後沿著圖5A中之切割平面線Y1截取的結構之橫截面。圖11D為在反轉之後沿著圖5A中之切割平面線Y2截取的結構之橫截面。圖11A至圖11D描繪在反轉或「翻轉」之後的圖10A至圖10D之結構。熟習此項技術者熟悉在製造期間用於翻轉半導體晶圓之夾具及技術。
現參考圖12A、圖12B、圖12C及圖12D。圖12A為在反轉之後沿著圖5A中之切割平面線X1截取的結構之橫截面。圖12B為在反轉之後沿著圖5A中之切割平面線X2截取的結構之橫截面。圖12C為在反轉之後沿著圖5A中之切割平面線Y1截取的結構之橫截面。圖12D為在反轉之後沿著圖5A中之切割平面線Y2截取的結構之橫截面。圖12A至圖12D描繪在基板203之移除、在蝕刻終止層205上停止之後的圖11A至圖11D之結構。熟習此項技術者熟悉將蝕刻矽且在氧化物或SiGe上停止之適合蝕刻劑。
現參考圖13A、圖13B、圖13C及圖13D。圖13A為在反轉之後沿著圖5A中之切割平面線X1截取的結構之橫截面。圖13B為在反轉之後沿著圖5A中之切割平面線X2截取的結構之橫截面。圖13C為在反轉之後沿著圖5A中之切割平面線Y1截取的結構之橫截面。圖13D為在反轉之後沿著圖5A中之切割平面線Y2截取的結構之橫截面。圖13A至圖13D描繪在蝕刻終止層205之移除(例如，使用習知濕式蝕刻製程)之後的圖12A至圖12D之結構。
現參考圖14A、圖14B、圖14C及圖14D。圖14A為在反轉之後沿著圖5A中之切割平面線X1截取的結構之橫截面。圖14B為在反轉之後沿著圖5A中之切割平面線X2截取的結構之橫截面。圖14C為在反轉之後沿著圖5A中之切割平面線Y1截取的結構之橫截面。圖14D為在反轉之後沿著圖5A中之切割平面線Y2截取的結構之橫截面。圖14A至圖14D描繪在使矽基板207(例如，使用習知乾式蝕刻製程凹陷)之後的圖13A至圖13D之結構。
現參考圖15A、圖15B、圖15C及圖15D。圖15A為在反轉 之後沿著圖5A中之切割平面線X1截取的結構之橫截面。圖15B為在反轉之後沿著圖5A中之切割平面線X2截取的結構之橫截面。圖15C為在反轉之後沿著圖5A中之切割平面線Y1截取的結構之橫截面。圖15D為在反轉之後沿著圖5A中之切割平面線Y2截取的結構之橫截面。圖15A至圖15D描繪在背側ILD 267之沈積(適合於ILD 247之材料及技術亦可用於ILD 267)之後的圖14A至圖14D之結構。
現參考圖16A、圖16B、圖16C及圖16D。圖16A為在反轉之後沿著圖5A中之切割平面線X1截取的結構之橫截面。圖16B為在反轉之後沿著圖5A中之切割平面線X2截取的結構之橫截面。圖16C為在反轉之後沿著圖5A中之切割平面線Y1截取的結構之橫截面。圖16D為在反轉之後沿著圖5A中之切割平面線Y2截取的結構之橫截面。圖16A至圖16D描繪在形成背側電力軌(例如，VSS 269、VDD 271)及信號線(例如，時鐘信號273)之後的圖15A至圖15D之結構。可使用習知單金屬鑲嵌製程來進行各種金屬線及通孔之金屬化製程。適合材料包括銅及其他導電金屬。如本文中在別處所論述，在一或多個實施例中，背側閘極接觸自對準至中間閘極，且即使閘極未對準至左側或右側，背側閘極接觸連接至閘極之底部。
現參考圖17A、圖17B、圖17C及圖17D。圖17A為在反轉之後沿著圖5A中之切割平面線X1截取的結構之橫截面。圖17B為在反轉之後沿著圖5A中之切割平面線X2截取的結構之橫截面。圖17C為在反轉之後沿著圖5A中之切割平面線Y1截取的結構之橫截面。圖17D為在反轉之後沿著圖5A中之切割平面線Y2截取的結構之橫截面。圖17A至圖17D描繪在形成背側互連275(一般而言，背側互連可含有配電網，且亦可含 有用於信號路由之佈線)之後的圖16A至圖16D之結構。鑒於本文中之教示，熟習此項技術者將能夠調整習知技術以形成背側互連。
現考慮根據本發明之一態樣之第二例示性製程流程。初始步驟與關於圖2A至圖5C所論述之彼等步驟相同。現參考圖18A及圖18B。圖18A為沿著圖5A中之切割平面線Y1截取之結構的橫截面。圖18B為沿著圖5A中之切割平面線X2截取之結構的橫截面。圖18A及圖18B描繪在用諸如氮化矽(SiN)501之犧牲背側閘極接觸填充溝槽233且使該犧牲背側閘極接觸凹陷之後的圖5B及圖5C之結構。鑒於本文中之教示，熟習此項技術者可調適用於填充SiN或類似材料及使該材料凹陷之已知技術。在第二例示性製程流程中，圖18A至圖19D係在反轉之前且圖20A至圖23D係在反轉之後。
現參考圖19A、圖19B、圖19C及圖19D。圖19A為沿著圖5A中之切割平面線X1截取之結構的橫截面。圖19B為沿著圖5A中之切割平面線X2截取之結構的橫截面。圖19C為沿著圖5A中之切割平面線Y1截取之結構的橫截面。圖19D為沿著圖5A中之切割平面線Y2截取之結構的橫截面。圖19A至圖19D描繪以類似於圖6A至圖8D之方式在虛設閘極235之形成、閘極硬遮罩材料237之沈積、虛設閘極材料、間隔件241的反應性離子蝕刻(RIE)、奈米薄片之凹陷、內部間隔件239之形成及p型源極汲極區243及n型源極汲極區245的磊晶生長之後的圖18A及18B之結構。應注意虛設閘極展示為單式結構以避免雜亂，但可以已知方式包括例如薄SiO2襯裡加上非晶矽(a-Si)。舉例而言，沈積薄襯裡且接著沈積非晶形Si材料且進行平坦化；沈積閘極硬遮罩材料237(可為例如多層介電層)。熟習此項技術者將一般熟悉虛設閘極製程。在閘極硬遮罩材料237之微影圖 案化之後，虛設閘極材料之諸如反應性離子蝕刻(RIE)之適合蝕刻形成稍後將含有層間介電層(ILD)、磊晶生長源極汲極區及接觸的各種間隙(未單獨編號)，如將自以下描述顯而易見。舉例而言，圖案化硬遮罩及蝕刻a-Si以形成虛設閘極235。熟習此項技術者熟悉用於微影圖案化及蝕刻之技術。熟習此項技術者熟悉用於p型及n型源極/汲極區之後續磊晶生長及襯裡241之沈積的技術。
圖19A至圖19D中所描繪之結構可經受類似於圖9A至圖15D中所展示之彼等製程的製程，包括背側ILD 267之沈積，以獲得圖20A至圖20D中所展示的結構。圖20A為沿著圖5A中之切割平面線X1截取之結構的橫截面；圖20B為沿著圖5A中之切割平面線X2截取之結構的橫截面；圖20C為沿著圖5A中之切割平面線Y1截取之結構的橫截面；且圖20D為沿著圖5A中之切割平面線Y2截取之結構的橫截面。
作為背側電力軌及信號線之形成之一部分，可針對背側BPR及信號線進行習知微影及蝕刻。應注意，空腔511用於時鐘信號線之形成；空腔513用於VSS電力軌之形成，且空腔515用於VDD電力軌之形成。圖21A為沿著圖5A中之切割平面線X1截取之結構的橫截面；圖21B為沿著圖5A中之切割平面線X2截取之結構的橫截面；圖21C為沿著圖5A中之切割平面線Y1截取之結構的橫截面；且圖21D為沿著圖5A中之切割平面線Y2截取之結構的橫截面。已知微影及蝕刻技術可用於在背側ILD 267中製造適當空腔。
圖22A為沿著圖5A中之切割平面線X1截取之結構的橫截面；圖22B沿著圖5A中之切割平面線X2截取之結構的橫截面；圖22C為沿著圖5A中之切割平面線Y1截取之結構的橫截面；且圖22D為沿著圖5A中 之切割平面線Y2截取之結構的橫截面。圖22A至圖22D展示在犧牲背側閘極接觸(例如，SiN)501之選擇性移除及自鄰近SiN 501之HKMG 249移除暴露HfO2(使用例如習知乾式或濕式蝕刻製程)之後的圖21A至圖21D之結構。
圖23A為沿著圖5A中之切割平面線X1截取之結構的橫截面；圖23B為沿著圖5A中之切割平面線X2截取之結構的橫截面；圖23C為沿著圖5A中之切割平面線Y1截取之結構的橫截面；且圖23D為沿著圖5A中之切割平面線Y2截取之結構的橫截面。圖23A至圖23D描繪在形成背側電力軌(例如，VSS 269、VDD 271)及信號線(例如，時鐘信號273A)之後的22A至圖22D之結構。時鐘信號線273A類似於時鐘信號線273，但向下延伸至SiN 501及暴露HfO2經移除之區域中。可使用習知單金屬鑲嵌製程來進行各種金屬線及通孔之金屬化製程。適合材料包括銅及其他導電金屬。如本文中在別處所論述，在一或多個實施例中，背側閘極接觸自對準至中間閘極，且即使閘極未對準至左側或右側，背側閘極接觸連接至閘極之底部。
應注意，圖20A至圖23D展示可類似於自圖15A至圖15D之結構移動至圖16A至圖16D之彼等結構執行的步驟。
值得注意的係各種特徵將通常具有朝向形成該等特徵之結構之側面的較大直徑，如例如圖5B及圖5C中所見。
半導體裝置製造包括裝置圖案化製程之各種步驟。舉例而言，半導體晶片之製造可以例如複數個電腦輔助設計(CAD)產生之裝置圖案開始，其接著努力在基板中複製此等裝置圖案。複製製程可涉及各種曝光技術及多種減色(蝕刻)及/或添加(沈積)材料處理程序之使用。舉例而 言，在光微影製程中，光致抗蝕劑材料層可首先施加於基板之頂部上，且隨後根據一或多個預定裝置圖案選擇地曝光。曝光於光或其他游離輻射(例如，紫外線、電子束、X射線等)之光致抗蝕劑之部分可在其對某些溶液之溶解度方面經歷一些變化。光致抗蝕劑可接著在顯影溶液中顯影，藉此移除抗蝕劑層之非輻射(在負性抗蝕劑中)或輻射(在正性抗蝕劑中)部分以產生光致抗蝕劑圖案或光遮罩。光致抗蝕劑圖案或光遮罩可隨後複製或轉印至光致抗蝕劑圖案下面之基板。
熟習此項技術者使用許多技術來在產生半導體結構之各種階段移除材料。如本文所使用，此等製程一般稱為「蝕刻」。舉例而言，蝕刻包括濕式蝕刻、乾式蝕刻、化學氧化物移除(COR)蝕刻及反應性離子蝕刻(RIE)之技術，此為在形成半導體結構時移除選擇材料之所有已知技術。標準清潔1(Standard Clean 1；SC1)含有強鹼，典型地為氫氧化銨及過氧化氫。SC2含有強酸，諸如氫氯酸及過氧化氫。熟習此項技術者充分理解蝕刻之技術及應用，且因此，本文中不呈現此類製程之更詳細描述。
儘管藉此形成之總體製造方法及結構為新穎的，但實施該方法所需之某些個別處理步驟可利用習知半導體製造技術及習知半導體製造工具。鑒於本文中之教示，此等技術及工具將已經為一般熟習相關技術者所熟悉。舉例而言，熟習此項技術者將熟悉磊晶生長、自對準接觸形成、高K金屬閘極之形成等。如所提及，術語「高K」在高K金屬閘極(HKMG)堆疊之上下文中對於熟習此項技術者具有明確意義，且並非為純粹相對術語。此外，用以製造半導體裝置之處理步驟及工具中之一或多者亦描述於許多可易於獲得的出版物中，包含例如James D.Plummer等人，Silicon VLSI Technology：Fundamentals,Practice,and Modeling第1版， 普倫蒂斯霍爾出版社(Prentice Hall),2001及P.H.Holloway等人，Handbook of Compound Semiconductors：Growth,Processing,Characterization,and Devices，劍橋大學出版社(Cambridge University Press),2008，該出版物特此均以引用的方式併入本文中。強調的係，雖然本文中闡述一些個別處理步驟，但彼等步驟僅為說明性的，且熟習此項技術者可熟悉將可適用之若干同樣適合的替代方案。
應瞭解，隨附圖式中所展示之各種層及/或區可未按比例繪製。此外，為了易於解釋，在給定圖中可不明確展示此類積體電路裝置中常用類型之一或多個半導體層。此並不暗示在實際積體電路裝置中省略未明確展示之半導體層。
圖25展示根據本發明之各態樣之背側互連275的示意圖。互連可包括：電壓供應軌2502，其耦接至圖24之電源2402及VDD 271(在「A」處)；接地軌2504，其耦接至圖24之接地終端2404及VSS 269(在「B」處)；及時鐘信號線2506，其耦接至圖24之時鐘信號2406及時鐘信號273、273A(在「C」處)。圖25為示意圖，且電壓供應軌2502、接地軌2504、時鐘信號線2506可在不同佈線層級處。
鑒於迄今為止之論述，應瞭解，一般而言，例示性半導體結構包括：背側電力軌(例如，具有如所論述之連接之背側互連275的電壓供應軌2502)；背側信號線(例如，具有如所論述之連接的背側互連275之時鐘信號線2506)；第一源極汲極區(例如，在圖17A或圖23A中，左側p-磊晶243或在NFET情況下之對應n-磊晶)；及第二源極汲極區(例如，在圖17A或圖23A中，右側p-磊晶243或在NFET情況下之對應n-磊晶)。亦包括：至少一個通道，其耦接第一及第二源極汲極區(例如，在圖17A或圖23A 中，第一及第二S/D區之間的奈米薄片)；及閘極，其鄰近至少一個通道(例如，在圖17A或圖23A中，閘極包圍奈米薄片，在圖17B或圖23B中連接至時鐘信號273、273A)。前側連接257、259經提供至第一源極汲極區(在一或多個實施例中，源極/汲極區佈線257、259至BEOL佈線263包括信號連接而非電力連接)。電力連接(例如，圖17D、圖23D中之元件257、255、271或在NFET情況下之元件257、255、269)自背側電力軌提供至第二源極汲極區。背側閘極接觸(例如，圖17B中之元件273加上閘極之T形部分，或圖23B中的元件273A)自閘極提供至背側信號線。
在一些情況下，閘極具有長度，且背側閘極接觸具有大於閘極長度之底部尺寸。參見例如下文尺寸X及Y之論述。
在一些情況下，如圖17B中所見，閘極為高K金屬閘極，且背側閘極接觸包括高K金屬閘極之T形部分。
在一些情況下，背側信號線為背側時鐘信號線。在一些實施例中，背側閘極接觸包括朝向閘極延伸之背側時鐘信號線之一部分(例如，自圖23B中的元件273A向下之金屬)。
在另一態樣中，例示性半導體陣列結構包括基板207及位於基板上之複數個場效電晶體。FET中之各者包括：第一源極汲極區(例如，在圖17A或圖23A中，左側p-磊晶243或在NFET情況下之對應n-磊晶)；及第二源極汲極區(例如，在圖17A或圖23A中，右側p-磊晶243或在NFET情況下之對應n-磊晶)。各FET中亦包括：至少一個通道，其耦接第一及第二源極汲極區(例如，在圖17A或圖23A中，第一及第二S/D區之間的奈米薄片)；及閘極，其具有圖17A及圖23A中可見之閘極長度X，且鄰近至少一個通道(例如，在圖17A或圖23A中，閘極包圍奈米薄片，在圖 17B或23B中連接至時鐘信號273、273A)。如所見，舉例而言，在圖5A之俯視圖中，複數個場效電晶體配置成列。
陣列結構進一步包括複數個場效電晶體之前側上之複數個前側信號線(例如，圖17A及圖23A中連接至VA(通孔將源極汲極接觸連接至BEOL佈線)259的BEOL佈線263之部分)。在一或多個實施例中，因為電源移動至背側/FEOL，所以源極/汲極區佈線257、259至BEOL佈線263包括信號連接而非電力連接。因此，亦包括複數個場效電晶體之背側上之複數個背側電力軌(例如，根據圖25之背側互連275之電力部分，其耦接至圖17D及圖23D中之VSS 269至n-磊晶及VDD 271至p-磊晶)。複數個背側信號線(例如，連接至圖17B及圖23B中之元件273、273A的背側互連275之信號部分)設置在複數個場效電晶體之背側上。複數個前側信號連接257、259自複數個前側信號線提供至第一源極汲極區。複數個電力連接(圖17D及圖23D中之元件257、255271或用於nFET之元件257、255、269)自背側電力軌提供至第二源極汲極區。複數個背側閘極接觸連接(例如，圖17B中之元件273加上閘極之T形部分或圖23B中之元件273A)自背側信號線提供至閘極；背側閘極接觸連接各自具有見於圖17B及圖23B中大於閘極長度X之底部尺寸Y。
在一些情況下，複數個場效電晶體之閘極包含高K金屬閘極，且複數個背側閘極接觸連接包括高K金屬閘極之T形部分，如圖17B中所見。在一些情況下，背側信號線包含背側時鐘信號線。在一些情況下，複數個背側閘極接觸連接包括朝向閘極延伸之背側時鐘信號線之部分(例如，自圖23B中之元件273A向下的金屬)。
舉例而言，參考圖5A，在一或多個實施例中，電晶體之列 之第一鄰近對為NFET 109，且電晶體之該等列之第二鄰近對為PFET 111。在一些情況下，背側時鐘信號線273(對於273A亦為真)位於n型列與p型列之對應者之間。在一些情況下，背側電力連接及背側電力軌位於n型列之對(例如，VSS 269)之間及p型列之對之間(例如，VDD 271)。
在一或多個實施例中，通道包含奈米薄片通道區(例如，在圖17A或圖23A中，第一及第二S/D區之間的奈米薄片)，且閘極包含全環繞閘極(例如，在圖17A或圖23A中，閘極包圍奈米薄片，在圖17B或圖23B中連接至時鐘信號273、273A)。
參考圖24，在一或多個實施例中，陣列結構進一步包括：第一信號源(例如，時鐘信號2406)，其耦接至複數個背側信號線；邏輯信號源2408，其耦接至複數個前側信號線；及電源，其耦接至複數個背側電力軌(例如，耦接至VDD之電源2402及耦接至VSS之接地終端2404)。元件2400一般表示根據所揭示實施例中之任一者之個別裝置或裝置陣列。
在另一態樣中，參考圖2A至圖17D，形成半導體結構之例示性方法包括：如圖3中所見，在基板203上之奈米薄片堆疊中界定n型及p型主動區；及如圖4中所見，在主動區之間形成淺溝槽隔離(STI)區229(如所繪示，在一或多個實施例中，儘管位於主動區之間，但STI不延伸至奈米薄片堆疊之頂部)。應注意，出於方便起見，主動區稱為n型及p型，應理解在一或多個實施例中，n型及p型源極/汲極區稍後磊晶生長。參考圖5A至圖5C，一或多個實施例進一步包括在n型與p型主動區之間的空間中之淺溝槽隔離(STI)區229中形成背側閘極接觸通孔233。
參考圖6A至圖7D，例示性方法進一步包括形成虛設閘極 235，且參考圖8A至圖8D，亦包括形成閘極間隔件241。如在圖7B及圖8B中最佳地所見，背側閘極接觸通孔的底部部分236(應注意，實例中的「T」形狀)用虛設閘極235的虛設閘極材料填充。如別處所提及，圖8A至圖8D描繪在閘極間隔件241之形成、奈米薄片之凹陷、內部間隔件239的形成及p型源極汲極區243及n型源極汲極區245之磊晶生長之後的圖7A至圖7D之結構。如圖8B中最佳地所見，間隔件241位於「T」之較薄豎直部分上且橫向地延伸至等於「T」之突出橫桿的厚度。在末端結構中，區236將如下文所論述用HKMG材料填充，且所得區253將藉由閘極間隔件241與FEOL結構隔離。
參考圖9A至圖9D，方法進一步包括：移除虛設閘極及形成替換高K金屬閘極249，使得背側閘極接觸通孔用鄰近閘極的底部的高K金屬閘極的高K金屬閘極材料253填充(在253處，高K金屬閘極材料替換236處之虛設材料)。如別處所論述，為自圖8A至圖8D之結構移動至圖9A至圖9D之結構，選擇性移除虛設閘極235之犧牲a-Si部分及犧牲奈米薄片209、211、213、215；形成保形高K金屬閘極堆疊；圖案化及蝕刻閘極切口251之空腔；且用介電材料填充空腔以形成閘極切口251。圖9A至圖9D由此描繪此等中之所得結構。
參考圖10A至圖10D，方法進一步包括在所得結構之與基板相對之前側上形成後段製程佈線263。特別地，圖10A至圖10D描繪在形成中段製程(MOL)接觸、一或多個後段製程(BEOL)互連及載體晶圓接合之後的圖9A至圖9D之結構。應注意VBPR(用於連接至背側電力軌之通孔)255、源極/汲極接觸(CA)257、VA(將源極汲極接觸連接至BEOL佈線之通孔)259、VB(將閘極連接至BEOL佈線之通孔)261、BEOL佈線 263及載體晶圓265。
參考圖11A至圖17D，方法進一步包括在背側閘極接觸通孔中形成連接至HKMG材料253之背側(基板側)信號線(例如，時鐘信號273)。
在一些情況下，參考圖8A至圖8D，方法進一步包括在p型及n型主動區中生長p型源極汲極區243及n型245源極汲極區，其中奈米薄片堆疊中之奈米薄片於其間形成通道。此界定各自包括p型源極汲極區之第一及第二對應者的複數個p型場效電晶體及各自包括n型源極汲極區之第一及第二對應者的複數個n型場效電晶體。如圖16A至圖16D中所見之另一步驟包括形成連接至p型源極汲極區之第二對應者及n型源極汲極區的第二對應者之背側電力軌。應注意連接至S/D磊晶之各別背側電力元件(VSS 269、VDD 271)。
在一些情況下，參考圖10A至圖10D，另一方法步驟包括形成連接至p型源極汲極區之第一對應者及n型源極汲極區之第一對應者的前側信號元件(例如，VA 259)。
在另一態樣中，再次參考圖3至圖5C且亦參考圖18A至圖23D，形成半導體結構之例示性方法包括：如圖3中所見，在基板203上之奈米薄片堆疊中界定n型及p型主動區；及如圖4中所見，在主動區之間形成淺溝槽隔離(STI)區229(如所繪示，在一或多個實施例中，儘管位於主動區之間，但STI不延伸至奈米薄片堆疊之頂部)。應注意，出於方便起見，主動區稱為n型及p型，應理解在一或多個實施例中，n型及p型源極/汲極區稍後磊晶生長。參考圖5A至圖5C，一或多個實施例進一步包括在n型與p型主動區之間的空間中之淺溝槽隔離(STI)區229中形成背側閘極接 觸通孔233。
參考圖18A及圖18B，方法進一步包括用犧牲背側閘極接觸材料(例如，氮化矽(SiN)501)填充背側閘極接觸通孔且使犧牲背側閘極接觸材料凹陷。舉例而言，犧牲背側閘極接觸材料可凹陷至與奈米薄片之底部齊平之層級。
參考圖19A至圖19D，方法進一步包括形成虛設閘極235及閘極間隔件241，使得背側閘極接觸通孔之底部部分用與虛設閘極235之虛設閘極材料接觸的犧牲背側閘極接觸材料501填充。在圖19A至圖19D之實例中，間隔件241亦具有鄰近於犧牲背側閘極接觸材料501之底部部分。
參考圖20A至圖20D，方法再進一步包括移除虛設閘極且形成替換高K金屬閘極249，使得背側閘極接觸通孔之底部部分用與高K金屬閘極249之高K金屬閘極材料接觸的犧牲背側閘極接觸材料501填充。獲得類似於圖9A至圖9D中所描繪之所得中間結構。
再次參考圖20A至圖20D，方法進一步包括在所得結構之與基板相對之前側上形成後段製程佈線263。特別地，圖20A至圖20D描繪在形成中段製程(MOL)接觸、一或多個後段製程(BEOL)互連及載體晶圓接合之後的圖19A至圖19D之結構。應注意VBPR(用於連接至背側電力軌之通孔)255、源極/汲極接觸(CA)257、VA(將源極汲極接觸連接至BEOL佈線之通孔)259、VB(將閘極連接至BEOL佈線之通孔)261、BEOL佈線263及載體晶圓265。
如圖22B中最佳地所見，方法進一步包括移除犧牲背側閘極接觸材料501。在實例中，亦移除閘極間隔件241之鄰近部分。所得空 隙標示為500。
參考圖21A至圖23D，方法進一步包括形成經由移除犧牲背側閘極接觸材料501之區500連接至背側閘極接觸通孔中之HKMG材料249的背側(基板側)信號線(例如，時鐘信號273A)，如圖23B中最佳地所見。
在一些情況下，參考圖19A至圖19D，方法進一步包括在p型及n型主動區中生長p型源極汲極區243及n型245源極汲極區，其中奈米薄片堆疊中之奈米薄片於其間形成通道。此界定各自包括p型源極汲極區之第一及第二對應者的複數個p型場效電晶體及各自包括n型源極汲極區之第一及第二對應者的複數個n型場效電晶體。如圖23A至圖23D中所見之另一步驟包括形成連接至p型源極汲極區之第二對應者及n型源極汲極區的第二對應者之背側電力軌。應注意連接至S/D磊晶之各別背側電力軌(VSS 269、VDD 271)。
在一些情況下，參考圖20A至圖20D，另一方法步驟包括形成連接至p型源極汲極區之第一對應者及n型源極汲極區之第一對應者的前側信號連接(例如，VA 259)。
一或多個實施例實施於如非限制性例示性實施例中所展示之閘極全環繞奈米薄片技術之上下文中。因此，在一或多個實施例中，NFET及PFET包括呈奈米薄片通道區形式之通道區；且NFET及PFET包括呈全環繞閘極形式之閘極。然而，熟習此項技術者應瞭解，本文所揭示之技術亦可與例如其他類型之電晶體一起使用。
圖26描繪可用以例如進行如下文相對於圖27所描述之設計程序之電腦系統12。電腦系統12包括例如一或多個處理器或處理單元 16、系統記憶體28及匯流排18，該匯流排將包括系統記憶體28之各種系統組件耦接至處理器16。元件16可例如藉由適合匯流排介面單元連接至匯流排。
匯流排18表示若干類型之匯流排結構之一或多者，包括記憶體匯流排或記憶體控制器、周邊匯流排、加速圖形埠及處理器或使用多種匯流排架構中之任一者之本端匯流排。藉助於實例且不加以限制，此類架構包括工業標準架構(ISA)匯流排、微通道架構(MCA)匯流排、增強型ISA(EISA)匯流排、視訊電子標準協會(VESA)本端匯流排及周邊組件互連(PCI)匯流排。
電腦系統/伺服器12通常包括多種電腦系統可讀媒體。此類媒體可為可由電腦系統/伺服器12存取之任何可用媒體，且其包括揮發性及非揮發性媒體兩者、抽取式及非抽取式媒體兩者。
系統記憶體28可包括呈揮發性記憶體之形式的電腦系統可讀媒體，諸如隨機存取記憶體(RAM)30及/或快取記憶體32。電腦系統/伺服器12可進一步包括其他抽取式/非抽取式、揮發性/非揮發性電腦系統儲存媒體。僅藉助於實例，可提供儲存系統34以用於自非抽取式、非揮發性磁性媒體(圖中未展示且通常稱為「硬碟機」)讀取及寫入至非抽取式、非揮發性磁性媒體。儘管未展示，但可提供用於自抽取式、非揮發性磁碟(例如，「磁碟片」)讀取及寫入至抽取式、非揮發性磁碟之磁碟機，及用於自抽取式、非揮發性光碟(諸如，CD-ROM、DVD-ROM或其他光學媒體)讀取及寫入至抽取式、非揮發性光碟之光碟機。在此等情況下，各者可藉由一或多個資料媒體介面連接至匯流排18。如下文將進一步描繪及描述，記憶體28可包括具有經組態以進行例如如圖27中所展示之設計程序 的一組(例如，至少一個)程式模組之至少一個程式產品。
作為實例而非限制，具有一組(至少一個)程式模組42之程式/公用程式40以及作業系統、一或多個應用程式、其他程式模組及程式資料可儲存於記憶體28中。作業系統、一或多個應用程式、其他程式模組及程式資料或其某一組合中的各者可包括網路連接環境之實施。程式模組42通常進行軟體實施功能及/或方法。
電腦系統/伺服器12亦可與以下各者通信：一或多個外部裝置14，諸如，鍵盤、指標裝置、顯示器24等；使使用者能夠與電腦系統/伺服器12互動之一或多個裝置；及/或使電腦系統/伺服器12能夠與一或多個其他計算裝置通信之任何裝置(例如，網路卡、數據機等)。此類通信可經由輸入/輸出(I/O)介面22發生。又另外，電腦系統/伺服器12可經由網路配接器20與諸如區域網路(LAN)、通用廣域網路(WAN)及/或公用網路(例如，網際網路)之一或多個網路通信。如所描繪，網路配接器20經由匯流排18與電腦系統/伺服器12之其他組件通信。應理解，儘管未展示，但可結合電腦系統/伺服器12使用其他硬體及/或軟體組件。實例包括但不限於：微碼、裝置驅動器、冗餘處理單元及外部磁碟機陣列、RAID系統、磁帶機及資料存檔儲存系統等。
仍參看圖26，應注意處理器16、記憶體28及輸入/輸出介面22至顯示器24及外部裝置14，諸如鍵盤、指標裝置或其類似者。如本文中所使用之術語「處理器」意欲包括任何處理裝置，諸如包括中央處理單元(CPU)及/或其他形式之處理電路的處理裝置。此外，術語「處理器」可指多於一個個別處理器。術語「記憶體」意欲包括與處理器或CPU相關聯之記憶體，諸如隨機存取記憶體(RAM)30、唯讀記憶體(ROM)、固定 記憶體裝置(例如硬碟機34)、抽取式記憶體裝置(例如，磁片)、快閃記憶體及其類似者。另外，如本文中所使用之片語「輸入/輸出介面」意欲涵蓋至例如用於將資料輸入至處理單元之一或多個機制(例如，滑鼠)及用於提供與處理單元相關聯的結果之一或多個機制(例如，印表機)的介面。處理器16、記憶體28及輸入/輸出介面22可例如經由作為資料處理單元12之部分的匯流排18互連。例如經由匯流排18之適合互連亦可提供至：網路介面20，諸如網路卡，其可經提供以與電腦網路介接；及媒體介面，諸如磁片或CD-ROM光碟機，其可經提供以與適合媒體介接。
因此，包括用於執行所要任務之指令或程式碼之電腦軟體可儲存於相關聯記憶體裝置(例如，ROM、固定或抽取式記憶體)中的一或多者中，且當準備利用時部分或全部地載入(例如，至RAM)中且由CPU實施。此類軟體可包括但不限於韌體、常駐軟體、微碼及其類似者。
適合於儲存及/或執行程式碼之資料處理系統將包括經由系統匯流排18直接或間接地耦接至記憶體元件28的至少一個處理器16。記憶體元件可包括在程式碼之實際實施期間採用的本端記憶體、大容量儲存器，及提供至少某一程式碼之暫時儲存以便減少在實施期間必須自大容量儲存器擷取程式碼之次數的快取記憶體32。
輸入/輸出或I/O裝置(包含但不限於鍵盤、顯示器、指標裝置及其類似者)可直接地或經由介入的I/O控制器耦接至系統。
網路配接器20亦可耦接至系統以使得資料處理系統能夠變得經由介入私人網路或公用網路耦接至其他資料處理系統或遠端印表機或儲存裝置。數據機、纜線數據機及乙太網路卡僅為少數當前可用類型之網路配接器。
如本文中所使用，包括申請專利範圍，「伺服器」包括運行伺服器程式之實體資料處理系統(例如，如圖26中所展示的系統12)。應理解，此實體伺服器可包括或可不包括顯示器及鍵盤。此外，圖26表示可用以例如實施下文所描述之設計程序之各態樣的習知通用電腦。
用於半導體設計、製造及/或測試之例示性設計程序
根據本發明之態樣之硬體的一或多個實施例可使用半導體積體電路設計模擬、測試、佈局及/或製造之技術來實施。就此而言，圖27展示用於例如半導體IC邏輯設計、模擬、測試、佈局及製造中的例示性設計流程700之方塊圖。設計流程700包括用於處理設計結構或裝置以產生設計結構及/或裝置之邏輯上或以其他方式在功能上等效的表示之製程、機器及/或機制，諸如本文所揭示之設計結構及/或裝置或類似者。由設計流程700處理及/或產生之設計結構可在機器可讀儲存媒體上經編碼以包括在資料處理系統上經執行或以其他方式處理時產生硬體組件、電路、裝置或系統的邏輯上、結構上、機械上或以其他方式功能上等效的表示之資料及/或指令。機器包括但不限於用於IC設計程序之任何機器，該IC設計程序諸如設計、製造或模擬電路、組件、裝置或系統。舉例而言，機器可包括：微影機器、用於產生遮罩之機器及/或裝備(例如，電子束寫入器)、用於模擬設計結構之電腦或裝備、用於製造或測試製程之任何設備或用於將設計結構之功能上等效表示程式化為任何媒體的任何機器(例如，用於程式化可程式化閘陣列之機器)。
設計流程700可取決於正設計之表示類型而變化。舉例而言，用於建置特殊應用IC(ASIC)之設計流程700可不同於用於設計標準組件之設計流程700或來自用於將設計實體化為可程式化陣列的設計流程 700，可程式化陣列例如由Altera®公司或Xilinx®公司提供之可程式化閘陣列(PGA)或場可程式化閘陣列(FPGA)。
圖27繪示包括較佳地由設計程序710處理之輸入設計結構720的多個此類設計結構。設計結構720可為藉由設計程序710產生且處理以產生硬體裝置之邏輯上等效的功能表示之邏輯模擬設計結構。設計結構720亦可或替代地包含在由設計程序710處理時產生硬體裝置之實體結構的功能表示之資料及/或程式指令。無論表示功能及/或結構設計特徵，可使用諸如由核心開發者/設計者實施之電子電腦輔助設計(electronic computer-aided design；ECAD)來產生設計結構720。當在閘陣列或儲存媒體或其類似者上編碼時，設計結構720可由設計程序710內之一或多個硬體及/或軟體模組存取及處理以模擬或以其他方式功能上表示電子組件、電路、電子或邏輯模組、設備、裝置或系統。因此，設計結構720可包含檔案或包括人類及/或機器可讀原始程式碼之其他資料結構、經編譯結構及電腦可執行程式碼結構，該電腦可執行程式碼結構在由設計或模擬資料處理系統處理時在功能上模擬或以其他方式表示硬體邏輯設計之電路或其他層級。此類資料結構可包括硬體描述語言(HDL)設計實體或符合及/或與低層級HDL設計語言(諸如Verilog及VHDL)及/或高層級設計語言(諸如C或C++)相容之其他資料結構。
設計程序710較佳地採用且併入用於合成、轉譯或以其他方式處理組件、電路、裝置或邏輯結構之設計/模擬功能等效物以產生可含有諸如設計結構720的設計結構之網路連線表780之硬體及/或軟體模組。網路連線表780可包含導線、離散組件、邏輯閘、控制電路、I/O裝置、模型等之清單的經編譯或以其他方式處理的資料結構，該清單描述對 積體電路設計中之其他元件及電路的連接。網路連線表780可使用迭代製程合成，其中網路連線表780取決於用於該裝置之設計規格及參數而經重新合成一或多次。如同本文中所描述之其他設計結構類型，網路連線表780可記錄於機器可讀資料儲存媒體上或程式化至可程式化閘陣列中。媒體可為非揮發性儲存媒體，諸如磁碟或光碟機、可程式化閘陣列、CF卡或其他快閃記憶體。另外或在替代方案中，媒體可為系統或快取記憶體、緩衝空間或其他適合之記憶體。
設計程序710可包括用於處理包括網路連線表780之多種輸入資料結構類型之硬體及軟體模組。此類資料結構類型可駐留於例如程式庫元件730內，且包括用於給定製造技術(例如，不同技術節點：32nm、45nm、90nm等)之常用元件、電路及裝置之集合，包括模型、佈局及符號表示。資料結構類型可進一步包括設計規格740、特性化資料750、驗證資料760、設計規則770以及測試資料檔案785，該測試資料檔案可包括輸入測試圖案、輸出測試結果及其他測試資訊。設計程序710可進一步包括例如標準機械設計製程，諸如應力分析、熱分析、機械事件模擬、用於諸如澆鑄、模製及模壓成形等之操作的程序模擬。機械設計之一般熟習此項技術者可瞭解用於設計程序710中之可能的機械設計工具及應用的範圍而不偏離本發明之範疇及精神。設計程序710亦可包括用於執行標準電路設計程序(諸如，時序分析、驗證、設計規則檢查、置放及路由操作等)之模組。
設計程序710採用且併入諸如HDL編譯器及模擬模型建構工具之邏輯及實體設計工具以連同所描繪支援資料結構中的一些或所有以及任何額外機械設計或資料(若適用)來處理設計結構720，以產生第二設 計結構790。設計結構790以用於交換機械裝置及結構之資料的資料格式(例如，以IGES、DXF、Parasolid XT、JT、DRG或任一其他適合格式儲存以儲存或呈現此類機械設計結構的資訊)駐留於儲存媒體或可程式化閘陣列上。類似於設計結構720，設計結構790較佳地包含一或多個檔案、資料結構或駐存於資料儲存媒體上且在由ECAD系統處理時產生一或多個IC設計或如本文所揭示之類似者的邏輯上或以其他方式功能上等效形式之其他電腦編碼資料或指令。在一個實施例中，設計結構790可包含在功能上模擬本文中所揭示之裝置的經編譯、可執行HDL模擬模型。
設計結構790亦可採用用於交換積體電路之佈局資料的資料格式及/或符號資料格式(例如，以GDSII(GDS2)、GL1、OASIS、映射檔案或用於儲存此類設計資料結構的任一其他適合格式儲存之資訊)。設計結構790可包含資訊，諸如符號資料、映射檔案、測試資料檔案、設計內容檔案、製造資料、佈局參數、導線、金屬含量、通孔、形狀、用於經由所製造線路由之資料及製造商或其他設計者/開發者產生如本文所描述的裝置或結構所需之任何其他資料。設計結構790接著可繼續進行至階段795，其中例如設計結構790：繼續進行至轉交設計資料(tape-out)，經公開以製造，經公開至遮罩廠(mask house)，經發送至另一設計室，經發送回至客戶等。
熟習此項技術者應瞭解上文所論述之例示性結構可以原始形式(亦即，具有多個未封裝晶片之單晶圓)，以封裝形式作為裸晶片分佈，或作為中間產品或最終產品之部分併入。
根據本發明之態樣之積體電路可用於基本上任何應用及/或電子系統。鑒於本文所提供之本揭示之教示，一般熟習此項技術者將能夠 涵蓋本文所揭示之實施例的其他實施及應用。
本文中所描述之實施例之說明意欲提供對各種實施例的一般理解，且其並不意欲充當可利用本文中所描述之電路及技術之設備及系統的所有元件及特徵之完整描述。鑒於本文中之教示，許多其他實施例對於熟習此項技術者將變得顯而易見；利用其他實施例且自其衍生，使得可在不脫離本發明之範疇的情況下進行結構及邏輯取代及改變。亦應注意，在一些替代實施中，例示性方法中之步驟中的一些可不按諸圖中所提及之次序出現。舉例而言，取決於所涉及之功能性，以連續方式展示之兩個步驟實際上可實質上同時執行，或某些步驟有時可以相反次序執行。圖式亦僅為代表性的且不按比例繪製。因此，本說明書及圖式應在說明性意義上而非限制性意義上看待。
本文中由術語「實施例」個別地及/或統稱為實施例僅為方便且不意欲將本申請案之範疇限制為任何單一實施例或本發明概念(在實際上展示超過大於一個實施例的情況下)。因此，儘管本文中已說明及描述特定實施例，但應理解，達成相同目的之配置可經取代所展示特定實施例；亦即，本揭示案意欲涵蓋各種實施例之任何及所有調適或變化。鑒於本文中之教示，上述實施例及本文中未特定描述之其他實施例的組合對於熟習此項技術者將為顯而易見的。
本文中所使用之術語僅出於描述特定實施例之目的，且並不意欲為限制性的。如本文所使用，除非上下文另外清楚地指示，否則單數形式「一(a/an)」及「該(the)」亦意欲包括複數形式。應進一步理解，術語「包含(comprise及/或comprising)」在本說明書中使用時指定所陳述特徵、步驟、操作、元件及/或組件的存在，但不排除一或多個其他特 徵、步驟、操作、元件、組件及/或其群組的存在或添加。諸如「底部」、「頂部」、「上方」、「在...上」、「在...下」以及「下方」之術語用於指示相對於相對高度之元件或結構彼此的相對定位。若結構之層在本文中描述為「在」另一層「上」，則應理解，兩個指定層之間可存在或可不存在中間元件或層。若層描述為在另一層「正上方」，則指示兩個層直接接觸。當術語在本文及隨附申請專利範圍中使用時，「約」意謂在±百分之十內。
以下申請專利範圍中之任何構件或步驟加功能元件之對應結構、材料、動作及等效物意欲包括用於結合如特定主張之其他所主張元件來執行功能的任何結構、材料或動作。各種實施例之描述已出於說明及描述之目的而呈現，但並不意欲為詳盡的或限於所揭示之形式。在不脫離本領域之範疇及精神的情況下，一般熟習此項技術者將顯而易見許多修改及變化。選擇且描述該等實施例以便最佳地解釋原理及實際應用，且使其他一般熟習此項技術者能夠理解具有適合於所涵蓋之特定用途之各種修改的各種實施例。
提供摘要以符合37 C.F.R.§ 1.76(b)，要求摘要將使得讀者快速確定技術揭示之本質。應遵守以下理解：其將不用以解譯或限制申請專利範圍之範疇或意義。另外，在前述實施方式中，可見出於精簡本發明之目的在單個實施例中將各種特徵分組在一起。不應將此揭示之方法解譯為反映以下意圖：所主張之實施例需要比各請求項中明確敍述更多之特徵。實情為，如隨附申請專利範圍反映，所主張之主題可在於單一實施例之少於全部的特徵中。因此，以下申請專利範圍特此併入實施方式中，其中各請求項就其自身而言如同單獨主張之主題一般。
鑒於本文所提供之教示，一般熟習此項技術者將能夠涵蓋技術及所揭示實施例之其他實施及應用。儘管本文中已參考隨附圖式描述了例示性實施例，但應理解，說明性實施例不限於彼等精確實施例，且在不脫離隨附申請專利範圍之範疇的情況下，熟習此項技術者可在其中進行各種其他改變及修改。
109:NFET
111:PFET
201:閘極
269:VSS
271:VDD
273:時鐘信號
Y:切割平面線

Claims (23)

  1. 一種半導體結構，其包含：一背側電力軌；一背側信號線；一前側信號線；一第一源極汲極區；一第二源極汲極區；至少一個通道，其耦接該等第一源極汲極區及該等第二源極汲極區；一閘極，其鄰近該至少一個通道；一前側信號連接件，其自該前側信號線至該第一源極汲極區；一電力連接件，其自該背側電力軌至該第二源極汲極區；及一背側閘極接觸，其自該閘極至該背側信號線，其中該閘極具有一閘極長度，且其中該背側閘極接觸具有大於該閘極長度之一底部尺寸，且其中該閘極包含一高K金屬閘極，且其中該背側閘極接觸包括該高K金屬閘極之一T形部分。
  2. 如請求項1之半導體結構，其中該背側信號線包含一背側時鐘信號線，且其中該背側閘極接觸包括朝向該閘極延伸之該背側時鐘信號線之一部分。
  3. 一種半導體陣列結構，其包含：一基板；複數個場效電晶體，其位於該基板上，各場效電晶體包含：一第一源極汲極區；一第二源極汲極區；至少一個通道，其耦接該等第一源極汲極區及該等第二源極汲極區；及一閘極，其具有一閘極長度且鄰近於該至少一個通道，該複數個場效電晶體配置成列；複數個前側信號線，其位於該複數個場效電晶體之一前側上；複數個背側電力軌，其位於該複數個場效電晶體之一背側上；複數個背側信號線，其位於該複數個場效電晶體之該背側上；複數個前側信號連接件，其自該複數個前側信號線至該等第一源極汲極區；複數個電力連接件，其自該複數個背側電力軌至該等第二源極汲極區；及複數個背側閘極接觸連接件，其自該複數個背側信號線至該等閘極，該複數個背側閘極接觸連接件各自具有大於該閘極長度之一底部尺寸。
  4. 如請求項3之半導體陣列結構，其中該複數個場效電晶體之該等閘極包含高K金屬閘極，且其中該複數個背側閘極接觸連接件包括該等高K金屬閘極之T形部分。
  5. 如請求項3之半導體陣列結構，其中該複數個背側信號線包含背側時鐘信號線，且其中該複數個背側閘極接觸連接件包括朝向該等閘極延伸之 該等背側時鐘信號線之部分。
  6. 如請求項5之半導體陣列結構，其中該等列之第一鄰近對為n型且該等列之第二鄰近對為p型。
  7. 如請求項6之半導體陣列結構，其中該等背側時鐘信號線位於該等n型列與該等p型列之對應者之間。
  8. 如請求項7之半導體陣列結構，其中該複數個電力連接件及該複數個背側電力軌位於該等n型列之對之間及該等p型列之對之間。
  9. 如請求項3之半導體陣列結構，其中：該至少一個通道包含奈米薄片通道區；且該等閘極包含全環繞閘極。
  10. 如請求項3之半導體陣列結構，其進一步包含：一第一信號源，其耦接至該複數個背側信號線；一第二信號源，其耦接至該複數個前側信號線；及一電源，其耦接至該複數個背側電力軌。
  11. 一種形成一半導體結構之方法，其包含：在一基板上之一奈米薄片堆疊中界定n型主動區及p型主動區，且在該等主動區之間形成淺溝槽隔離(STI)區； 在該等n型主動區與該等p型主動區之間的空間中之該等淺溝槽隔離(STI)區中形成背側閘極接觸通孔；形成虛設閘極及閘極間隔件，使得該等背側閘極接觸通孔之底部部分用該等虛設閘極之虛設閘極材料填充；移除該等虛設閘極且形成替換高K金屬閘極，使得該等背側閘極接觸通孔用鄰近該等閘極之底部之該等高K金屬閘極的高K金屬閘極材料填充，以獲得一所得結構；在該所得結構之與該基板相對之一前側上，形成後段製程佈線；及在該等背側閘極接觸通孔中形成連接至該高K金屬閘極材料之背側信號線。
  12. 如請求項11之方法，其進一步包含：在該等p型主動區及該等n型主動區中生長p型源極汲極區及n型源極汲極區，其中該奈米薄片堆疊中之奈米薄片於其間形成通道，以界定各自包括該等p型源極汲極區之第一對應者及第二對應者的複數個p型場效電晶體及各自包括該等n型源極汲極區之第一對應者及第二對應者的複數個n型場效電晶體；及形成連接至該等p型源極汲極區之該等第二對應者及該等n型源極汲極區之該等第二對應者的背側電力軌。
  13. 如請求項12之方法，其進一步包含形成連接至該等p型源極汲極區之該等第一對應者及該等n型源極汲極區之該等第一對應者的前側信號連接件。
  14. 一種形成一半導體結構之方法，其包含：在一基板上之一奈米薄片堆疊中界定n型主動區及p型主動區，且在該等主動區之間形成淺溝槽隔離(STI)區；在該等n型主動區與該等p型主動區之間的空間中之該等淺溝槽隔離(STI)區中形成背側閘極接觸通孔；用犧牲背側閘極接觸材料填充該等背側閘極接觸通孔且使該犧牲背側閘極接觸材料凹陷；形成虛設閘極及閘極間隔件，使得該等背側閘極接觸通孔之底部部分用與該等虛設閘極之虛設閘極材料接觸的該犧牲背側閘極接觸材料填充；移除該等虛設閘極且形成替換高K金屬閘極，使得該等背側閘極接觸通孔之該等底部部分用與該等高K金屬閘極之高K金屬閘極材料接觸的該犧牲背側閘極接觸材料填充，以獲得一所得結構；在該所得結構之與該基板相對之一前側上，形成後段製程佈線；移除該犧牲背側閘極接觸材料以形成空隙；及形成經由該等空隙連接至該高K金屬閘極材料之背側信號線。
  15. 如請求項14之方法，其進一步包含：在該等p型主動區及該等n型主動區中生長p型源極汲極區及n型源極汲極區，其中該奈米薄片堆疊中之奈米薄片於其間形成通道，以界定各自包括該等p型源極汲極區之第一對應者及第二對應者的複數個p型場效電晶體及各自包括該等n型源極汲極區之第一對應者及第二對應者的複數個n型 場效電晶體；及形成連接至該等p型源極汲極區之該等第二對應者及該等n型源極汲極區之該等第二對應者的背側電力軌。
  16. 如請求項15之方法，其進一步包含形成連接至該等p型源極汲極區之該等第一對應者及該等n型源極汲極區之該等第一對應者的前側信號連接件。
  17. 一種在一機器可讀資料儲存媒體上編碼之硬體描述語言(HDL)設計結構，該HDL設計結構包含當在一電腦輔助設計系統中處理時產生一半導體陣列結構之一機器可執行表示的元件，其中該HDL設計結構包含：一基板；複數個場效電晶體，其位於該基板上，各場效電晶體包含：一第一源極汲極區；一第二源極汲極區；至少一個通道，其耦接該等第一源極汲極區及該等第二源極汲極區；及一閘極，其具有一閘極長度，鄰近該至少一個通道，該複數個場效電晶體配置成列；複數個前側信號線，其位於該複數個場效電晶體之一前側上；複數個背側電力軌，其位於該複數個場效電晶體之一背側上；複數個背側信號線，其位於該複數個場效電晶體之該背側上；複數個前側信號連接件，其自該複數個前側信號線至該等第一源極汲極區；複數個電力連接件，其自該複數個背側電力軌至該等第二源極汲極區；及 複數個背側閘極接觸連接件，其自該複數個背側信號線至該等閘極，該複數個背側閘極接觸連接件各自具有大於該閘極長度之一底部尺寸。
  18. 如請求項17之設計結構，其中該複數個場效電晶體之該等閘極包含高K金屬閘極，且其中該複數個背側閘極接觸連接件包括該等高K金屬閘極之T形部分。
  19. 如請求項17之設計結構，其中該複數個背側信號線包含背側時鐘信號線，其中該複數個背側閘極接觸連接件包括朝向該等閘極延伸之該等背側時鐘信號線之部分，且其中該等列之第一鄰近對為n型，且該等列之第二鄰近對為p型。
  20. 如請求項19之設計結構，其中該等背側時鐘信號線位於該等n型列與該等p型列之對應者之間。
  21. 如請求項20之設計結構，其中該複數個電力連接件及該複數個背側電力軌位於該等n型列之對之間及該等p型列之對之間。
  22. 如請求項17之設計結構，其中：該至少一個通道包含奈米薄片通道區；且該等閘極包含全環繞閘極。
  23. 如請求項17之設計結構，其進一步包含：一第一信號源，其耦接至該複數個背側信號線；一第二信號源，其耦接至該複數個前側信號線；及一電源，其耦接至該複數個背側電力軌。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240120256A1 (en) * 2022-10-06 2024-04-11 International Business Machines Corporation Backside BPR/BSPDN Intergration with Backside Local Interconnect.

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202218046A (zh) * 2020-10-27 2022-05-01 台灣積體電路製造股份有限公司 半導體結構及其形成方法
TW202218159A (zh) * 2020-10-27 2022-05-01 台灣積體電路製造股份有限公司 半導體元件結構

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5487625B2 (ja) * 2009-01-22 2014-05-07 ソニー株式会社 半導体装置
WO2019152026A1 (en) * 2018-01-31 2019-08-08 Intel Corporation Asymmetrical device terminals for 3d interconnection of a stacked device
US11581224B2 (en) * 2020-05-08 2023-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming long channel back-side power rail device
US20220102344A1 (en) * 2020-09-25 2022-03-31 Intel Corporation Gallium nitride (gan) three-dimensional integrated circuit technology
US12148751B2 (en) * 2020-10-30 2024-11-19 Intel Corporation Use of a placeholder for backside contact formation for transistor arrangements
US11658226B2 (en) * 2021-02-19 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Backside gate contact
US12489057B2 (en) * 2021-08-27 2025-12-02 Intel Corporation Gate tie structures to buried or backside power rails

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202218046A (zh) * 2020-10-27 2022-05-01 台灣積體電路製造股份有限公司 半導體結構及其形成方法
TW202218159A (zh) * 2020-10-27 2022-05-01 台灣積體電路製造股份有限公司 半導體元件結構

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