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TWI851099B - 形成交錯場效電晶體之觸點及閘極之方法及結構 - Google Patents

形成交錯場效電晶體之觸點及閘極之方法及結構 Download PDF

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TWI851099B
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Abstract

本發明提供一種微電子結構，其包括複數個下部電晶體及複數個上部電晶體，其中該等上部電晶體之通道與該等下部電晶體之通道交錯。一下部介電柱，其位於一上部電晶體之下，其中該介電柱分離底部電晶體。

Description

形成交錯場效電晶體之觸點及閘極之方法及結構
本發明大體上係關於微電子領域，且更特定言之係關於形成位於閘極切口之互連，其中互連連接不同裝置上之至少兩個組件。
奈米片為持續CMOS縮放中之領先裝置架構。然而，奈米片技術已在按比例縮小時表現出問題，以使得隨著裝置變得愈來愈小以及愈來愈緊湊，所述裝置會彼此干擾。增加裝置密度的方法為藉由堆疊裝置。然而，堆疊裝置使得其難以形成至底部裝置之連接且形成共用閘極裝置。
額外態樣及/或優點將部分地在以下描述中闡述，且部分地將自描述顯而易見，或可藉由實踐本發明來獲悉。
一種微電子結構，其包括複數個下部電晶體及複數個上部電晶體，其中該複數個上部電晶體之通道與該複數個下部電晶體之通道交錯。一下部介電柱，其位於一上部電晶體之下，其中該介電柱分離底部電晶體。
根據本發明之態樣，其中該微電子結構包括一接合氧化物，其位於該上部電晶體之該複數個通道與該下部介電柱之間。
根據本發明之態樣，其中該微電子結構包括一上部介電柱，其經定位成鄰近於一上部電晶體之複數個通道，其中該上部介電柱分離該複數個上部電晶體中之各者。
根據本發明之態樣，其中該微電子結構包括該上部介電柱之一部分鄰近於該接合氧化物。
根據本發明之態樣，其中該微電子結構包括一第一閘極，其環繞該下部電晶體之該等通道。
根據本發明之態樣，其中該微電子結構包括一第二閘極，其環繞該上部電晶體之該等通道。
根據本發明之態樣，其中該微電子結構包括一閘極連接，其經定位成鄰近於該接合氧化物，其中該閘極連接連接至該第一閘極及該第二閘極，其中該第一閘極、該第二閘極、該閘極連接之組合在該下部電晶體之該等通道與該上部電晶體之該等通道之間形成一共用閘極。
根據本發明之態樣，其中該微電子結構包括一第二閘極，其位於該上部電晶體之通道層與該上部介電柱之間。
根據本發明之態樣，其中該微電子結構包括一底部介電層，其位於該等下部電晶體之該通道區之下。
根據本發明之態樣，其中該微電子結構包括一上部源極/汲極，其與該複數個上部電晶體中之各者相關聯。一下部源極/汲極，其與該複數個下部電晶體中之各者相關聯。
根據本發明之態樣，其中該微電子結構包括一上部觸點，其連接至該上部源極/汲極。
根據本發明之態樣，其中該微電子結構包括一下部觸點，其連接至該下部源極/汲極之一頂部表面，其中該下部觸點鄰近於該上部源極/汲極。
根據本發明之態樣，其中該微電子結構包括一共用觸點，其連接至該上部源極/汲極之一頂部表面且連接至該下部源極/汲極之一頂部表面。
一種微電子結構，其包括複數個下部電晶體及複數個上部電晶體，其中該複數個上部電晶體之通道與該複數個下部電晶體之通道交錯。一下部介電柱，其位於一上部電晶體之下，其中該介電柱分離底部電晶體。一獨立閘極，其環繞一第一下部電晶體之該等通道，其中該獨立閘極與其他下部電晶體及上部電晶體隔離。
根據本發明之態樣，其中該微電子結構包括一接合氧化物，其位於該上部電晶體之該複數個通道與該下部介電柱之間。
根據本發明之態樣，其中該微電子結構包括一上部介電柱，其經定位成鄰近於一上部電晶體之該複數個通道，其中該上部介電柱分離該上部電晶體。
根據本發明之態樣，其中該微電子結構包括一第一對上部介電，其位於該第一下部電晶體上方。
根據本發明之態樣，其中該獨立閘極在該對上部介電柱之間延伸。
根據本發明之態樣，其中該微電子結構包括該上部介電柱之一部分鄰近於該接合氧化物。
根據本發明之態樣，其中該微電子結構包括一第一上部電晶體，其位於一第一上部介電柱與一第二上部介電柱之間，其中該第一上部介電柱為該等介電柱中包括於該對上部介電柱中之一者。
根據本發明之態樣，其中該微電子結構包括一第二獨立閘極，其環繞該第一上部電晶體之該等通道，其中該第二獨立閘極與其他下部電晶體及上部電晶體隔離。
一種微電子結構，其包括複數個下部電晶體及複數個上部電晶體，其中該複數個上部電晶體之通道與該複數個下部電晶體之通道交錯。一第一獨立閘極，其環繞一第一下部電晶體之該等通道，其中該第一獨立閘極與其他下部電晶體及上部電晶體隔離。一第二獨立閘極，其環繞一第一上部電晶體之該等通道，其中該第二獨立閘極與其他下部電晶體及上部電晶體隔離。一共用閘極，其環繞一第二下部電晶體之該等通道及一第二上部電晶體之該等通道。
一種微電子結構，其包括複數個下部電晶體及複數個上部電晶體，其中該複數個上部電晶體之通道與該複數個下部電晶體之通道交錯。一上部源極/汲極，其與該複數個上部電晶體中之各者相關聯，及一下部源極/汲極，其與該複數個下部電晶體中之各者相關聯。一下部介電柱，其位於一上部電晶體之下，其中該介電柱分離底部電晶體。一獨立閘極，其環繞一第一下部電晶體之該等通道，其中該獨立閘極與其他下部電晶體及上部電晶體隔離。
根據本發明之態樣，其中該微電子結構包括一上部觸點，其連接至該上部源極/汲極。一下部觸點，其連接至該下部源極/汲極之一頂部表面，其中該下部觸點鄰近於該上部源極/汲極。
根據本發明之態樣，其中該微電子結構包括一共用觸點，其連接至該上部源極/汲極之一背側表面且連接至該下部源極/汲極之一背側表面。
參考隨附圖式之以下描述經提供以輔助對如申請專利範圍及其等效物所定義之本發明之例示性實施例的全面理解。以下描述包括各種具體細節以輔助彼理解，但此等細節應被視為僅僅例示性的。因此，一般熟習此項技術者將認識到可在不脫離本發明之範疇及精神的情況下對本文中所描述之實施例進行各種改變及修改。另外，出於清楚以及簡明起見，可省略眾所周知功能及構造之描述。
用於以下描述及申請專利範圍中之術語及詞語並不限於書面含義，而僅用於實現對本發明的清楚且一致的理解。因此，一般熟習此項技術者應顯而易見，本發明之例示性實施例的以下描述係僅出於說明目的而非出於限制如由所附申請專利範圍及其等效物定義之本發明之目的而提供。
應理解，除非上下文另外明確規定，否則單數形式「一(a)」、「一(an)」及「該」包括複數個指示物。因此，舉例而言，除非上下文另外明確規定，否則對「組件表面」之引用包括對此類表面中之一或多者的引用。
本文中揭示了所主張結構及方法的詳細實施例：然而，可理解，所揭示實施例僅說明可以各種形式體現之所主張結構及方法。然而，本發明可以許多不同形式體現，且不應理解為限於本文所闡述的例示性實施例。實際上，提供此等例示性實施例以使得本發明將為透徹且完整的，並且其將本發明之範疇傳達至一般熟習此項技術者。在本說明書中，可省略眾所周知的特徵及技術之細節以避免不必要地混淆本發明實施例。
本說明書中對「一個實施例」、「實施例」、「例示性實施例」等之參考指示所描述之實施例可包括特定特徵、結構或特性，但每一實施例可不包括該特定特徵、結構或特性。此外，此類片語未必指代相同實施例。此外，當結合實施例來描述特定特徵、結構或特性時，應理解，無論是否予以明確描述，結合其他實施例實現此類特徵、結構或特性在一般熟習此項技術者之認識範圍內。
在下文中出於描述之目的，術語「上部」、「下部」、「右側」、「左側」、「豎直」、「水平」、「頂部」、「底部」，及其衍生詞應與所揭示的結構及方法之關係就如在繪製圖式中定向那樣。術語「疊對」、「在頂上」、「在頂部上」、「定位於上」或「定位在頂上」意謂第一元件(諸如，第一結構)存在於第二元件(諸如，第二結構)上，其中介入元件(諸如，界面結構)可存在於第一元件與第二元件之間。術語「直接接觸」意謂第一元件(諸如，第一結構)及第二元件(諸如，第二結構)在兩個元件之界面處在無任何中間導電、絕緣或半導體層之情況下連接。
為了不混淆本發明之實施例的呈現，在以下詳細描述中，此項技術中已知之一些處理步驟或操作可已組合在一起以用於呈現及出於說明性目的，並且在一些例子中可能尚未詳細地描述。在其他例子中，可能根本不描述此項技術中已知之一些處理步驟或操作。應理解，以下描述相當集中於本發明之各種實施例的獨特特徵或元件。
本文中參考相關圖式描述本發明之各種實施例。可設計出替代實施例而不脫離本發明之範圍。應注意不同連接及位置關係(例如，在之上、在下方、鄰近，等)係在以下描述及圖式中之元件之間闡述。除非另外規定，否則此等連接及/或位置關係可為直接或間接的，且本發明在此方面不意欲為限制性的。相應地，實體之耦接可指直接抑或間接耦接，且實體之間的位置關係可為直接或間接位置關係。作為間接位置關係之實例，在本說明書中參考在層「B」之上形成層「A」包括一或多個中間層(例如，層「C」)在層「A」與層「B」之間的情形，只要層「A」及層「B」之相關特性及功能性大體上並未被中間層改變即可。
以下定義及縮寫將用於解譯申請專利範圍及本說明書。如本文中所使用，術語「包含(comprises)」、「包含(comprising)」、「包括(includes)」、「包括(including)」、「具有(has)」、「具有(having)」、「含有(contains)」或「含有(containing)」或其任何其他變體意欲涵蓋非排他性包括。舉例而言，包含一系列元件之組合物、混合物、過程、方法、物品或設備並非必需僅限於彼等元件，而是可包括未明確地列出或固有於此類組合物、混合物、過程、方法、物品或設備之其他元件。
另外，術語「例示性」在本文中用於意謂「充當實例、例子或說明」。不必將本文中描述為「例示性」之任何實施例或設計理解為比其他實施例或設計較佳或優於其他實施例或設計。術語「至少一者」及「一或多個」可理解為包括大於或等於一個之任何整數數目，即一個、兩個、三個、四個等。術語「複數個」可理解為包括大於或等於兩個之任何整數數目，即兩個、三個、四個、五個等。術語「連接」可包括間接「連接」及直接「連接」兩者。
如本文中所使用，修飾所採用的成分、組分或反應物之量的術語「約(about)」指可能例如經由用於產生濃縮物或溶液之典型量測及液體處置程序出現的在數值量上之變化。此外，變化可由量測程序中之無意錯誤、製造、來源或用於製備組合物或執行方法的成分之純度之差異及其類似者而引起。術語「約」或「大體上」意欲包括與基於在申請本申請案時可用之設備而對特定量進行之量測相關聯的誤差之程度。舉例而言，約可包括給定值之±8%或±5%或±2%之範圍。在另一態樣中，術語「約」意謂在所報導數值之5%內。在另一態樣中，術語「約」意謂在所報導數值之10%、9%、8%、7%、6%、5%、4%、3%、2%或1%內。
用於形成將封裝至積體電路(IC)中之微晶片的各種製程屬於四個一般類別，即，膜沈積、移除/蝕刻、半導體摻雜及圖案化/微影。沈積為使材料生長於、塗佈或以其他方式轉移至晶圓上的任何製程。可用技術包括物理氣相沈積(PVD)、化學氣相沈積(CVD)、電化學沈積(ECD)、分子束磊晶法(MBE)，及近年來的原子層沈積(ALD)等。移除/蝕刻為自晶圓移除材料之任何製程。實例包括蝕刻製程(濕式或乾式)、反應性離子蝕刻(RIE)及化學機械平坦化(CMP)及其類似者。半導體摻雜為藉由摻雜例如電晶體源極及汲極，大體上藉由擴散及/或藉由離子植入來修改電特性。此等摻雜製程之後為熔爐退火或快速熱退火(RTA)。退火用以活化植入摻雜劑。導體(例如，鋁、銅等)及絕緣體(例如，各種形式之二氧化矽、氮化矽等)兩者之膜用於連接及隔離電組件。半導體基板之各種區的選擇性摻雜允許藉由電壓之施加而改變基板之導電性。
現將詳細參考本發明之實施例，所述實施例的實例在附圖中繪示，其中相同附圖標記貫穿全文指代相同元件。本發明針對堆疊FET，而非其中上部裝置及下部裝置豎直對準。上部裝置自下部裝置偏移或與下部裝置交錯，使得上部裝置的豎直中心不位於底部裝置上方。本發明針對在底部裝置與偏移上部裝置之間產生共用閘極。此外，本發明針對產生獨立閘極上部裝置及獨立閘極下部裝置以及共用閘極裝置。本發明亦關於形成閘極觸點及源極/汲極觸點。
圖1說明根據本發明之實施例之偏移堆疊裝置之自上而下視圖。本發明包含一或多個偏移堆疊裝置，其具有複數個底部裝置及複數個偏移上部裝置。偏移堆疊裝置藉由填充有介電材料之閘極切口與鄰近堆疊裝置分離。橫截面Y1及Y 3為穿過偏移堆疊裝置之閘極區的豎直橫截面。橫截面Y2為穿過偏移堆疊裝置之源極/汲極區的豎直橫截面。
圖2及圖3說明在形成底部主動區、淺溝槽隔離、虛擬閘極、底部介電隔離、閘極間隔件、內部間隔件、源極/汲極磊晶及層間介電質之後的製程階段。圖2說明根據本發明之實施例之偏移堆疊裝置之源極/汲極區的橫截面Y2。圖3說明根據本發明之實施例之偏移堆疊裝置之閘極區的橫截面Y1及Y3。
偏移裝置包括基板105、淺溝槽隔離層110、底部介電層115、第一底部奈米堆疊117、第二底部奈米堆疊118、第三底部奈米堆疊119、複數個底部源極/汲極130。基板105可為例如包括但不一定限於以下各者之材料：矽(Si)、矽鍺(SiGe)、Si:C (摻碳矽)、摻碳矽鍺(SiGe:C)、III-V、II-V複合半導體或另一類似半導體。另外，半導體材料之多個層可用作基板105之半導體材料。在一些實施例中，基板105包括半導體材料及介電材料兩者。基板105亦可包含有機半導體或分層半導體，諸如Si/SiGe、絕緣體上矽或絕緣體上SiGe。一部分或整個半導體基板105亦可包含非晶、多晶或單晶。基板105可經摻雜、未經摻雜或含有摻雜區及其中未摻雜區。
當蝕刻層以形成複數個底部奈米堆疊117、118、119時，溝槽(圖中未示)形成於基板105中。此等溝槽填充有淺溝槽隔離層110。
複數個底部奈米堆疊117、118、119中之各者包括複數個犧牲層120及複數個通道層125 (亦即，奈米片)。複數個犧牲層120可包含SiGe，其中Ge介於約15%至35%範圍內。通道層125中之一者位於犧牲層120中之各者上方。虛擬閘極140位於淺溝槽隔離層110之頂部上，且虛擬閘極140包封複數個底部奈米堆疊117、118、119中之各者。虛擬閘極140與複數個底部奈米堆疊117、118、119中之各者的多個側接觸。在虛擬閘極形成之後，移除奈米片堆疊下方之最底部犧牲層(圖中未示)，且底部介電層115形成於基板105上，且複數個底部奈米堆疊117、118、119中之各者位於底部介電層115的區段上。
在閘極間隔件及內部間隔件形成(圖中未示)之後，複數個底部源極/汲極130位於底部介電層115的區段上。複數個底部源極/汲極130中之各者分別與底部奈米堆疊117、118、119中之一者相對應。層間介電層135位於底部源極/汲極130之頂部上，使得層間介電層135與複數個底部源極/汲極130中之各者的多個側接觸。
複數個底部源極/汲極130可為例如n型磊晶或p型磊晶。對於n型磊晶，可使用選自磷(P)、砷(As)及/或銻(Sb)之群組的n型摻雜劑。對於p型磊晶，可使用選自硼(B)、鎵(Ga)、銦(In)及/或鉈(Tl)之群組的p型摻雜劑。可使用其他摻雜技術，諸如離子植入、氣相摻雜、電漿摻雜、電漿浸潤離子植入、叢集摻雜、輸注摻雜、液相摻雜、固相摻雜，及/或彼等技術之任何合適組合。在一些實施例中，藉由諸如雷射退火之熱退火、閃速退火、快速熱退火(RTA)或彼等技術之任何合適組合來活化摻雜劑。底部層間介電層135位於淺溝槽隔離層110之頂部上，且底部層間介電層135環繞複數個底部源極/汲極130中之各者。
圖4及圖5說明在形成複數個底部閘極切口之後的製程階段。圖4說明根據本發明之實施例之在形成複數個底部閘極切口145之後偏移堆疊裝置之源極/汲極區的橫截面Y2。圖5說明根據本發明之實施例之在形成複數個底部閘極切口145之後偏移堆疊裝置之閘極區的橫截面Y1及Y3。
複數個底部閘極切口145形成於虛擬閘極140中。複數個底部閘極切口145藉由在虛擬閘極140中產生複數個溝槽(圖中未示)且用介電材料填充溝槽來形成。複數個底部閘極切口145貫穿整個虛擬閘極140間隔開，使得底部閘極切口145位於底部奈米堆疊117、118、199中之一者的每一側上，如由圖5所說明。
圖6及圖7說明在接合頂部通道材料、圖案化頂部主動區、形成頂部虛擬閘極、間隔件、內部間隔件、源極/汲極磊晶及層間介電之後的製程階段。圖6說明根據本發明之實施例之在形成接合氧化物150及複數個上部源極/汲極之後偏移堆疊裝置之源極/汲極區的橫截面Y2。接合氧化物150形成於底部層間介電層135之頂部上。複數個上部源極/汲極155形成於接合氧化物150之頂部上。複數個上部源極/汲極155中之各者對應於複數個上部奈米堆疊162、164、166中之一者。頂部層間介電層160形成於接合氧化物150之頂部上且環繞複數個上部源極/汲極155中之各者。頂部層間介電層160與複數個上部源極/汲極155中之各者的多個側接觸。
複數個上部源極/汲極155可為例如n型磊晶或p型磊晶。對於n型磊晶，可使用選自磷(P)、砷(As)及/或銻(Sb)之群組的n型摻雜劑。對於p型磊晶，可使用選自硼(B)、鎵(Ga)、銦(In)及/或鉈(Tl)之群組的p型摻雜劑。可使用其他摻雜技術，諸如離子植入、氣相摻雜、電漿摻雜、電漿浸潤離子植入、叢集摻雜、輸注摻雜、液相摻雜、固相摻雜，及/或彼等技術之任何合適組合。在一些實施例中，藉由諸如雷射退火之熱退火、閃速退火、快速熱退火(RTA)或彼等技術之任何合適組合來活化摻雜劑。
圖7說明根據本發明之實施例之在形成接合氧化物150及複數個上部奈米堆疊162、164、166之後偏移堆疊裝置之閘極區的橫截面Y1及Y3。接合氧化物150形成於虛擬閘極140及複數個底部閘極切口145之頂部上。複數個上部奈米堆疊162、164、166形成於接合氧化物150之頂部上。複數個上部奈米堆疊162、164、166中之各者包含複數個犧牲層120、複數個通道層125 (亦即，奈米片)。複數個上部奈米堆疊162、164、166中之各者自複數個底部奈米堆疊117、118、119中之一者偏移或與複數個底部奈米堆疊117、118、119中之一者交錯。複數個上部奈米堆疊162、164、166中之各者之中心豎直軸線(亦即，B軸)不在底部奈米堆疊117、118、119之中心豎直軸線(亦即，A軸)上方豎直對準。複數個上部奈米堆疊162、164、166中之各者之中心豎直軸線(亦即，B軸)可在底部閘極切口145中之一者上方或虛擬閘極140上方對準。頂部虛擬閘極170形成於接合氧化物150之頂部上，且頂部虛擬閘極170與複數個上部奈米堆疊162、164、166中之各者的多個側接觸。
圖8及圖9說明在形成虛擬閘極開口溝槽之後的製程階段。圖8說明根據本發明之實施例之在形成複數個第一溝槽175之後偏移堆疊裝置之源極/汲極區的橫截面Y2。圖9說明根據本發明之實施例之在形成複數個第一溝槽175之後偏移堆疊裝置之閘極區的橫截面Y1及Y3。複數個第一溝槽175藉由移除頂部虛擬閘極170的部分及接合氧化物150的部分來產生。第一溝槽175位於各對上部奈米堆疊162、164、166之間。第一溝槽175中之各者朝下延伸穿過接合氧化物150以暴露虛擬閘極140的表面。複數個第一溝槽175中之各者分別與複數個底部奈米堆疊117、118、119中之一者豎直對準。複數個第一溝槽175產生穿過接合氧化物150之複數個開口，其中接合氧化物150劃分成多個區段。接合氧化物150之各部分位於上部奈米堆疊162、164、166中之一者之下，如由圖9所說明。
圖10及圖11說明在移除虛擬閘極及犧牲層且形成替換閘極之後的製程階段。圖10說明根據本發明之實施例之在移除虛擬閘極及犧牲層且形成閘極之後偏移堆疊裝置之源極/汲極區的橫截面Y2。圖11說明根據本發明之實施例之在移除虛擬閘極及犧牲層且形成閘極之後偏移堆疊裝置之閘極區的橫截面Y1及Y3。選擇性地移除奈米堆疊中之各者中的頂部虛擬閘極170、虛擬閘極140及犧牲層120。閘極180係藉由在藉由移除虛擬閘極170、虛擬閘極140及犧牲層120產生的空間中沈積閘極材料來形成。閘極180可包含例如閘極介電襯裡及類似W之導電金屬填充物，該閘極介電襯裡為諸如類似HfO 2、ZrO 2、HfL aO x等之高k介電質及諸如TiN、TiAlC、TiC等之功函數層。閘極180環繞複數個底部奈米堆疊117、118、119中之各者及複數個上部奈米堆疊162、164、166中之各者。閘極180在複數個底部奈米堆疊117、118、119與複數個上部奈米堆疊162、164、166之間為連續的。閘極180位於接合氧化物150之區段之間。舉例而言，閘極180在底部奈米堆疊117與上部奈米堆疊162、164、166之間為連續的，此係由於在此階段不存在分離上部奈米堆疊162、164、166中之各者的閘極切口。
圖12、圖13及圖14說明在形成複數個上部閘極切口之後的製程階段。圖12說明根據本發明之實施例之在形成複數個上部閘極切口185之後偏移堆疊裝置之源極/汲極區的橫截面Y2。圖13說明根據本發明之實施例之在形成複數個上部閘極切口185之後偏移堆疊裝置之閘極區的橫截面Y1。
複數個溝槽(圖中未示)形成於閘極180中。複數個溝槽中之各者的位置將判定共用閘極裝置或獨立閘極裝置是否將產生(如由圖13及圖14所說明)。各溝槽填充有介電材料以形成複數個上部閘極切口185。如由圖13所說明，各上部閘極切口185朝下延伸，使得上部閘極切口185之底部區段直接鄰近於接合氧化物150的區段。此意謂上部閘極切口185之底部區段與接合氧化物150直接接觸。舉例而言，上部閘極切口185之中間區段距第一上部奈米堆疊162之通道層125間隔一距離。虛線圓191強調閘極180位於第一上部奈米堆疊162之通道層125與上部閘極切口185與之間。如由虛線圓190A所說明，上部閘極切口185經定位以使得閘極180在第一底部奈米堆疊117與第二上部奈米堆疊164之間仍為連續的。如由虛線圓190B所說明，上部閘極切口185經定位以使得閘極180在第二底部奈米堆疊118與第三上部奈米堆疊166之間仍為連續的。
圖14說明根據本發明之實施例之在形成複數個上部閘極切口185之後偏移堆疊裝置之閘極區的橫截面Y3。複數個溝槽(圖中未示)形成於閘極180中。複數個溝槽中之各者的位置將判定共用閘極裝置或獨立閘極裝置是否將產生(如由圖13及圖14所說明)。各溝槽填充有介電材料以形成複數個上部閘極切口185。虛線框187強調在兩個上部閘極切口185位於兩個鄰近上部奈米堆疊164B、166B之間時。閘極180位於含於虛線框187內之上部閘極切口185之間，其中閘極180位於此處朝下延伸以環繞第二底部奈米堆疊118A之通道層125。位於虛線框187內之兩個上部閘極切口185允許第二底部奈米堆疊118A及第三上部奈米堆疊166B為獨立閘極裝置。虛線圓192強調環繞第二底部奈米堆疊118A之通道層125的閘極180藉由底部閘極切口145及虛線框187中含有之兩個上部閘極切口185與環繞閘極材料隔離。虛線圓194說明第三上部奈米堆疊166B如何在兩個上部閘極切口185之間隔離，因此形成獨立閘極裝置。虛線圓193說明第一底部奈米堆疊117A與第二上部奈米堆疊164B之間的共用閘極裝置。第一上部奈米堆疊162B及第三底部奈米堆疊119A可為獨立閘極裝置或共用閘極裝置。
圖15、圖16及圖17說明在形成MOL觸點及下部BEOL層級之後的製程階段。圖15說明根據本發明之實施例之在形成源極/汲極觸點200、205及電連接件220之後偏移堆疊裝置之源極/汲極區的橫截面Y2。頂部介電層210位於頂部層間介電層160之頂部上。溝槽(圖中未示)形成於頂部層210、頂部層間介電層160、接合氧化物150及底部層間介電層135中以暴露底部源極汲極130的表面。此等溝槽填充有導電材料以形成底部源極/汲極觸點200。溝槽之第二集合在頂部層210及頂部層間介電層160中產生以暴露上部源極/汲極155的表面。此等溝槽填充有導電材料以形成上部源極/汲極觸點205。電連接件220形成於頂部層210中，且電連接件220連接至底部源極/汲極觸點200且連接至上部源極/汲極觸點205。
圖16說明根據本發明之實施例之在形成閘極觸點及上部電連接件之後偏移堆疊裝置之閘極區的橫截面Y1。圖17說明根據本發明之實施例之在形成閘極觸點及上部電連接件之後偏移堆疊裝置之閘極區的橫截面Y3。頂部層210位於頂部層間介電層160之頂部上。溝槽形成於頂部層210中且填充有導電材料以形成共用閘極觸點215及獨立閘極觸點225。電連接件220形成於頂部層210中且連接至共用閘極觸點215及獨立閘極觸點225。
圖18說明根據本發明之實施例之在形成源極/汲極觸點及電連接件之後偏移堆疊裝置之源極/汲極區的另一橫截面Y2。頂部介電層210位於頂部層間介電層160之頂部上。溝槽(圖中未示)形成於頂部層210、頂部層間介電層160、接合氧化物150及底部層間介電層135中以暴露底部源極汲極130的表面。此等溝槽填充有導電材料以形成底部源極/汲極觸點200。溝槽之第二集合在頂部層210及頂部層間介電層160中產生以暴露上部源極/汲極155的表面。此等溝槽填充有導電材料以形成上部源極/汲極觸點205。另外，共用溝槽可形成於頂部層間介電質160中，所述頂部層間介電質160暴露上部源極/汲極155之表面，且另外連接至共用溝槽之通孔形成於暴露底部源極/汲極130的表面之頂部層間介電質160、接合氧化物150及底部層間介電層135中。溝槽及通孔填充有導電金屬以形成共用源極/汲極觸點255，使得共用源極/汲極觸點255與上部源極/汲極155及底部源極/汲極130直接接觸。電連接件220形成於頂部層210中，且電連接件220連接至底部源極/汲極觸點200、連接至上部源極/汲極觸點205且連接至共用源極/汲極觸點255。
圖19、圖20及圖21說明底部S/D磊晶中之一些經由背側觸點連接至背側互連的另一佈線選項。圖19說明根據本發明之實施例之在形成源極/汲極觸點及電連接件之後偏移堆疊裝置之源極/汲極區的橫截面Y2。圖20說明根據本發明之實施例之在形成閘極觸點及上部電連接件之後偏移堆疊裝置之閘極區的橫截面Y1。圖21說明根據本發明之實施例之在形成閘極觸點及上部電連接件之後偏移堆疊裝置之閘極區的橫截面Y3。頂部介電層210位於頂部層間介電層160之頂部上。一或多個溝槽(圖中未示)形成於頂部層210、頂部層間介電層160、接合氧化物150及底部層間介電層135中以暴露一或多個底部源極汲極130的表面。此等溝槽填充有導電材料以形成底部源極/汲極觸點200。溝槽之第二集合在頂部層210及頂部層間介電層160中產生以暴露上部源極/汲極155的表面。此等溝槽填充有導電材料以形成上部源極/汲極觸點205及230。下部源極/汲極觸點中之一者將產生為背側觸點245，此允許更靈活設計上部源極/汲極觸點205、230，此係由於更多空間可供用於觸點形成。此允許上部源極/汲極觸點205、230之形狀的靈活性且允許在形成至該觸點之電連接件220的靈活性。因此，上部源極/汲極觸點205及230可具有不同形狀。
此實施例之一個差異為不存在淺溝槽隔離層110，且內埋氧化物層235位於基板105與形成於內埋氧化物層235上的組件之間。翻轉偏移裝置(圖式並不說明翻轉狀態)以允許背側處理裝置。移除基板105且溝槽形成於內埋氧化物層235中。溝槽填充有導電材料以形成背側觸點245，其中背側觸點245與底部源極/汲極130中之一者的背側表面接觸。背側層240形成於內埋氧化物層235上且電力軌250形成於背側層240中。背側觸點245連接至電力軌250。
圖22及圖23展示具有背側互連之佈線選項的一些額外選項。圖22說明根據本發明之實施例之在形成源極/汲極觸點及電連接件之後偏移堆疊裝置之源極/汲極區的橫截面Y2。圖22與圖19之間的差異為上部源極/汲極觸點205中之一者重新定位為共用背側觸點265。移除基板105且共用溝槽(圖中未示)形成於內埋氧化物層235中以暴露底部源極/汲極130的背側表面。通孔(圖中未示)形成於底部層間介電層135及接合氧化物150中以暴露上部源極/汲極155的背側表面。共用溝槽及通孔彼此連接且填充導電金屬以形成共用背側觸點265。共用背側觸點連接至底部源極/汲極130的背側且連接至上部源極/汲極155的背側。背側層240形成於內埋氧化物層235上且電力軌250形成於背側層240中。共用背側觸點265連接至電力軌250。
圖23說明根據本發明之實施例之在形成源極/汲極觸點及電連接件之後偏移堆疊裝置之源極/汲極區的橫截面Y2。圖23與圖19之間的差異為上部源極/汲極觸點205中之一者重新定位為背側上部源極/汲極觸點265。移除基板105且溝槽(圖中未示)形成於內埋氧化物層235中以暴露底部源極/汲極130的背側。另一溝槽(圖中未示)形成於內埋氧化物層235、底部層間介電層135及接合氧化物150中以暴露上部源極/汲極155的背側表面。溝槽填充有導電材料以形成下部背側觸點280及上部背側觸點285，其中下部背側觸點280與底部源極/汲極130中之一者的背側表面接觸，且上部背側觸點285與上部源極/汲極155中之一者的背側表面接觸。背側層240形成於內埋氧化物層235上且電力軌250形成於背側層240中。下部背側觸點280及上部背側觸點285連接至電力軌250。
圖24及圖25說明在形成奈米片主動區(亦即，底部奈米堆疊317、318、319)及淺溝槽隔離層310，接著在奈米片主動區之側壁處形成額外底部犧牲間隔件347，接著用底部介電層335填充剩餘空間，接著虛擬閘極345、閘極間隔件(圖中未示)、內部間隔件(圖中未示)、底部源極/汲極磊晶330及層間介電層340形成之後的製程階段。圖24說明根據本發明之實施例之偏移堆疊裝置之源極/汲極區的橫截面Y2。圖25說明根據本發明之實施例之偏移堆疊裝置之閘極區的橫截面Y1及Y3。
偏移裝置包括基板305、淺溝槽隔離層310、第一底部奈米堆疊317、第二底部奈米堆疊318、第三底部奈米堆疊319、底部源極/汲極330、底部介電層335、層間介電層340、底部犧牲間隔件347及虛擬閘極345。
基板305可為例如包括但不一定限於以下各者之材料：矽(Si)、矽鍺(SiGe)、Si:C (摻碳矽)、摻碳矽鍺(SiGe:C)、III-V、II-V複合半導體或另一類似半導體。另外，半導體材料之多個層可用作基板305之半導體材料。在一些實施例中，基板305包括半導體材料及介電材料兩者。半導體基板305亦可包含有機半導體或分層半導體，諸如Si/SiGe、絕緣體上矽或絕緣體上SiGe。一部分或整個半導體基板305亦可包含非晶、多晶或單晶。半導體基板305可經摻雜、未經摻雜或含有摻雜區及其中未摻雜區。
當蝕刻層以形成複數個底部奈米堆疊317、318、319時，溝槽(未示出)形成於基板305中。此等溝槽填充有淺溝槽隔離層310。底部奈米堆疊317、318及319位於基板305之頂部上。
複數個底部奈米堆疊317、318、319中之各者包括複數個犧牲層320及複數個通道層325 (亦即，奈米片)。複數個犧牲層320可包含SiGe，其中Ge介於約15%至35%範圍內。通道層325中之一者位於犧牲層320中之各者上方，且硬遮罩層(圖中未示)用以圖案化底部奈米堆疊317、318、319。底部犧牲間隔件347位於底部奈米堆疊317、318、319中之各者的側壁上，且底部犧牲間隔件347部分向上延伸至虛擬閘極345的側壁。底部介電層335位於奈米堆疊317、318、319中之各者之間，其中底部介電層335具有蘑菇或T形狀，意謂底部介電層335之頂部區段位於底部間隔件347上方，藉由用介電材料填充該空間接著CMP在硬遮罩層上停止來達成。此後，移除硬遮罩層。虛擬閘極140形成於複數個底部奈米堆疊317、318、319中之各者的頂部上。
複數個底部源極/汲極330位於基板305之區段上。層間介電層340之區段與複數個底部源極/汲極330中之各者的頂部表面接觸。此外，層間介電層340經定位成鄰近於底部介電層335且與底部介電層335直接接觸。層間介電層340並不延伸至底部源極/汲極330之水平端，如圖24中所說明。底部介電層335位於底部源極/汲極330中之各者之間，其中底部介電層335具有蘑菇或T形狀。底部介電層335之頂部區段與底部源極/汲極330之頂部表面直接接觸且與層間介電層340之側表面直接接觸。
複數個底部源極/汲極330可為例如n型磊晶或p型磊晶。對於n型磊晶，可使用選自磷(P)、砷(As)及/或銻(Sb)之群組的n型摻雜劑。對於p型磊晶，可使用選自硼(B)、鎵(Ga)、銦(In)及/或鉈(Tl)之群組的p型摻雜劑。可使用其他摻雜技術，諸如離子植入、氣相摻雜、電漿摻雜、電漿浸潤離子植入、叢集摻雜、輸注摻雜、液相摻雜、固相摻雜，及/或彼等技術之任何合適組合。在一些實施例中，藉由諸如雷射退火之熱退火、閃速退火、快速熱退火(RTA)或彼等技術之任何合適組合來活化摻雜劑。底部層間介電層135位於淺溝槽隔離層110之頂部上，且底部層間介電層135環繞複數個底部源極/汲極130中之各者。
圖26及圖27說明接合在頂部通道材料接著圖案化製程以界定頂部主動區之後的製程階段。圖26說明根據本發明之實施例之在形成接合氧化物350及複數個上部奈米堆疊352、354、356之後偏移堆疊裝置之源極/汲極區的橫截面Y2。圖27說明根據本發明之實施例之在形成接合氧化物350及複數個上部奈米堆疊352、354、356之後偏移堆疊裝置之閘極區的橫截面Y1及Y3。接合氧化物350形成於底部介電層335、層間介電層340之頂部及虛擬閘極345之頂部上。複數個上部奈米堆疊352、354、356形成於接合氧化物350之頂部上。
複數個上部奈米堆疊352、354、356中之各者包含複數個犧牲層320及複數個通道層325 (亦即，奈米片)。複數個上部奈米堆疊352、354、356中之各者自複數個底部奈米堆疊317、318、319中之一者偏移。複數個上部奈米堆疊352、354、356中之各者之中心豎直軸線(亦即，B軸)不在底部奈米堆疊317、318、319之中心豎直軸線(亦即，A軸)上方豎直對準。複數個上部奈米堆疊352、354、356中之各者的中心豎直軸線(亦即，B軸)可在介電層335之區段中之一者上方對準。硬遮罩360位於複數個上部奈米堆疊352、354、356中之各者之頂部上。
圖28及圖29說明在薄化上部奈米堆疊接著形成犧牲間隔件之後的製程階段。圖28說明根據本發明之實施例之在薄化上部奈米堆疊且形成上部犧牲層362之後偏移堆疊裝置之源極/汲極區的橫截面Y2。圖29說明根據本發明之實施例之在薄化上部奈米堆疊且形成上部犧牲層362之後偏移堆疊裝置之閘極區的橫截面Y1及Y3。上部奈米堆疊352、354、356薄化使得硬遮罩360之末端現延伸分別超過複數個上部奈米堆疊352、354、356中之各者的末端。上部犧牲層362自複數個上部奈米堆疊352、354、356中之各者的側壁生長。上部犧牲層362可包含例如SiGe。上部犧牲層362之部分位於硬遮罩360之下且與硬遮罩360之底部表面接觸。另外，上部犧牲層362之部分延伸超出硬遮罩360的末端。
圖30及圖31說明在移除經暴露犧牲層362及未由硬遮罩360覆蓋接合氧化物350，接著形成上部介電間隔件365及電介質核心370之後的製程階段。圖30說明根據本發明之實施例之在形成上部介電間隔件365及電介質核心370之後偏移堆疊裝置之源極/汲極區的橫截面Y2。溝槽(圖中未示)形成於上部犧牲層362中及上部奈米堆疊352、354、356之間的接合氧化物350中，其中溝槽暴露層間介電層340的表面。溝槽將接合氧化物350斷裂成多個區段。上部介電間隔件365材料形成於經暴露表面上且經回蝕使得上部介電間隔件365之底部位於溝槽的側壁上。上部介電間隔件365之豎直柱在回蝕製程之後保留，其中剩餘上部介電間隔件365經定位成鄰近於接合氧化物350、上部犧牲層362及硬遮罩360。溝槽之中心(圖中未示)朝下延伸以暴露底部源極/汲極330的頂部表面。電介質核心370藉由用介電材料填充已延伸溝槽來形成，其中電介質核心370之底部與底部源極/汲極330的頂部表面直接接觸。電介質核心370位於上部介電間隔件365的區段之間及層間介電層340的區段之間。
圖31說明根據本發明之實施例之在形成上部介電間隔件365及電介質核心370之後偏移堆疊裝置之閘極區的橫截面Y1及Y3。溝槽(圖中未示)形成於上部犧牲層362中及上部奈米堆疊352、354、356之間的接合氧化物350中，其中溝槽暴露層間介電層340的表面。溝槽將接合氧化物350斷裂成多個區段。上部介電間隔件365形成於經暴露表面上且經回蝕使得上部介電間隔件365之底部位於溝槽的側壁上。上部介電間隔件365之豎直柱在回蝕製程之後保留，其中剩餘上部介電間隔件365經定位成鄰近於接合氧化物350、上部犧牲層362及硬遮罩360。電介質核心370藉由用介電材料填充溝槽來形成，其中電介質核心370之底部與虛擬閘極345之頂部表面直接接觸。
圖32及圖33說明在移除硬遮罩360、形成上部虛擬閘極385、閘極間隔件/內部間隔件(圖中未示)、上部源極/汲極磊晶375及上部層間介電層380之後的製程階段。圖32說明根據本發明之實施例之在形成複數個上部源極/汲極375及上部層間介電層380之後偏移堆疊裝置之源極/汲極區的橫截面Y2。移除硬遮罩360，形成虛擬閘極、閘極間隔件，且反向凹入上部奈米堆疊352、354、356，接著內部間隔件形成。形成複數個上部源極/汲極375，其中凹入上部奈米堆疊352、354、356。電介質核心370及介電間隔件365豎直地延伸高於上部源極/汲極375中之各者的頂部表面。上部層間介電質380形成於上部源極/汲極375、上部介電間隔件365及電介質核心370之頂部上。
圖33說明根據本發明之實施例之在形成上部虛擬閘極385之後偏移堆疊裝置之閘極區的橫截面Y1及Y3。移除硬遮罩360，且電介質核心370及介電間隔件365豎直地延伸高於上部奈米堆疊352、354、356中之各者。上部虛擬閘極385形成於上部奈米堆疊352、354、356、上部介電間隔件365及電介質核心370中之各者上。
圖34及圖35說明在使上部虛擬閘極之頂部部分凹入，接著移除電介質核心370以暴露底部虛擬閘極345之後的製程階段。圖34說明根據本發明之實施例之在使上部虛擬閘極385凹入且在閘極區中移除電介質核心370之後偏移堆疊裝置之源極/汲極區的橫截面Y2。圖35說明根據本發明之實施例之在使上部虛擬閘極385凹入且移除電介質核心370之後偏移堆疊裝置之閘極區的橫截面Y1及Y3。上部虛擬閘極385並不完全移除，上部虛擬閘極385之部分保持位於上部奈米堆疊352、354、356中之各者的頂部上。移除電介質核心370暴露虛擬閘極345的頂部表面。在此階段，上部層間介電質380並不蝕刻或薄化，因此不移除位於源極/汲極區中之電介質核心370，而移除位於閘極區中之電介質核心370。
圖36、圖37及圖38說明在圖案化製程以移除上部介電間隔件365中之一些之後的製程階段。圖36說明根據本發明之實施例之在形成微影層390且移除上部介電間隔件365中之一些之後偏移堆疊裝置之源極/汲極區的橫截面Y2。微影層390形成於經暴露表面上且經圖案化。圖案化使得上部介電間隔件365中之一些將移除。微影層390之圖案化判定將保留上部介電間隔件365中之哪個且將移除上部介電間隔件365中之哪個。上部介電間隔件365之移除或非移除將判定是否將產生共用閘極裝置或獨立閘極裝置。
圖37說明根據本發明之實施例之在形成微影層且移除上部介電間隔件中之一些之後偏移堆疊裝置之閘極區的橫截面Y1。微影層390形成於經暴露表面上且經圖案化。圖案化使得上部介電間隔件365中之一些將移除。如由虛線圓391所見，移除位於上部奈米堆疊352、354、356之間的上部介電間隔件365中之一些。移除上部介電間隔件365判定是否形成共用閘極裝置及/或獨立閘極裝置，此係由於上部介電間隔件365充當閘極切口，其將在下文進一步詳細描述。
圖38說明根據本發明之實施例之在形成微影層390且移除上部介電間隔件365中之一些之後偏移堆疊裝置之閘極區的橫截面Y3。微影層390形成於經暴露表面上且經圖案化。圖案化使得上部介電間隔件365中之一些將移除。如由虛線圓391所見，移除位於上部奈米堆疊352、354之間的上部介電間隔件365中之一者。此外，如由虛線圓392所見，上部介電間隔件365之鄰近區段可由微影層390保護。移除上部介電間隔件365判定是否形成共用閘極裝置或及獨立閘極裝置，此係由於上部介電間隔件365充當閘極切口，其將在下文進一步詳細描述。如由虛線圓391所說明，移除上部介電間隔件365將導致產生共用閘極裝置。如由虛線圓392所說明，由微影層390保護之上部介電間隔件365將導致產生獨立閘極裝置。
圖39、圖40及圖41說明在移除上部虛擬閘極385、虛擬閘極345、犧牲層320、底部間隔件347及上部犧牲層362之後的製程階段。圖39說明根據本發明之實施例之在移除上部虛擬閘極385、虛擬閘極345、犧牲層320、底部間隔件347及上部犧牲層362之後偏移堆疊裝置之源極/汲極區的橫截面Y2。圖40說明根據本發明之實施例之在移除上部虛擬閘極385、虛擬閘極345、犧牲層320、底部間隔件347及上部犧牲層362之後偏移堆疊裝置之閘極區的橫截面Y1。圖41說明根據本發明之實施例之在移除上部虛擬閘極385、虛擬閘極345、犧牲層320、底部間隔件347以及上部犧牲層362之後偏移堆疊裝置之閘極區的橫截面Y3。移除上部虛擬閘極385、虛擬閘極345、犧牲層320、底部間隔件347及上部犧牲層362。虛線圓393A說明其中第二底部奈米堆疊318與第三上部奈米堆疊356之間的通道層325由空白空間經由接合氧化物350來連接，如圖40中所說明。虛線圓393B說明其中第一底部奈米堆疊317與第二上部奈米堆疊354之間的通道層325由空白空間連接，如圖41中所說明。虛線圓394A及394B說明其中第二底部奈米堆疊318之通道層325及第三上部奈米堆疊356之通道層325與其他奈米堆疊中含有之通道層325隔離。第二底部奈米堆疊318之通道層325藉由虛線框394C中含有之上部介電間隔件對隔離。第三上部奈米堆疊356之通道層325藉由虛線框394D中含有之上部介電間隔件對隔離。
圖42、圖43及圖44說明在形成閘極395之後的製程階段。圖42說明根據本發明之實施例之在形成閘極395之後偏移堆疊裝置之源極/汲極區的橫截面Y2。圖43說明根據本發明之實施例之在形成閘極395之後偏移堆疊裝置之閘極區的橫截面Y1。圖44說明根據本發明之實施例之在形成閘極395之後偏移堆疊裝置之閘極區的橫截面Y3。閘極材料經沈積以填充空間且環繞通道層325以產生共用及獨立閘極395。閘極395可包含例如閘極介電襯裡及類似W之導電金屬填充物，該閘極介電襯裡為諸如類似HfO 2、ZrO 2、HfL aO x等之高k介電質及諸如TiN、TiAlC、TiC等之功函數層。
圖45、圖46、圖47及圖48說明在形成源極/汲極觸點及電連接件之後的製程階段。圖45說明根據本發明之實施例之在形成源極/汲極觸點及電連接件之後偏移堆疊裝置之源極/汲極區的橫截面Y2。移除上部層間介電層380及電介質核心370以產生空白空間。上部源極/汲極觸點405及下部源極/汲極觸點400藉由用導電材料填充空白空間來形成。上部介電間隔件365之區段位於源極/汲極觸點中之各者之間以防止觸點彼此短路。頂部介電層415形成於上部源極/汲極觸點400、下部源極/汲極觸點400及上部介電間隔件365之頂部上。電連接件417形成於頂部介電層415中，且電連接件417連接至上部及下部源極/汲極觸點400、405。
圖46說明根據本發明之實施例之在形成閘極觸點及電連接件之後偏移堆疊裝置之閘極區的橫截面Y1。底部介電層335充當位於底部奈米堆疊317、318、319中之各者周圍的閘極395之間的閘極切口。上部介電間隔件365充當上部奈米堆疊352、354、356之間的閘極切口。上部介電間隔件365經定以產生共用閘極裝置或獨立閘極裝置。虛線圓425強調共用閘極裝置，意謂閘極395分別在下部奈米堆疊317、318與上部奈米堆疊354、356之間為連續的。頂部介電層415形成於閘極395之頂部上及上部介電間隔件365之頂部上。閘極觸點420形成於頂部介電層415中，其中閘極觸點420連接至各裝置之閘極395。電連接件417形成於頂部介電層415中且連接至閘極觸點420。
圖47說明根據本發明之實施例之在形成閘極觸點及電連接件之後偏移堆疊裝置之閘極區的橫截面Y3。底部介電層335充當位於底部奈米堆疊317、318、319中之各者周圍的閘極395之間的閘極切口。上部介電間隔件365充當上部奈米堆疊352、354、356之間的閘極切口。上部機電間隔件365經定位以產生共用閘極裝置，例如虛線圓425強調共用閘極裝置，意謂閘極395分別在下部奈米堆疊317與上部奈米堆疊354之間為連續的。此外，上部介電間隔件365可用以產生獨立閘極裝置。舉例而言，虛線方塊432說明上部介電間隔件365可如何配對以產生獨立閘極裝置435、440。頂部介電層415形成於閘極395之頂部上及上部介電間隔件365之頂部上。閘極觸點420形成於頂部介電層415中，其中閘極觸點420連接至各裝置之閘極395。電連接件417形成於頂部介電層415中且連接至閘極觸點420。
圖48說明根據本發明之實施例之在形成源極/汲極觸點及電連接件之後偏移堆疊裝置之源極/汲極區的橫截面Y2。圖48說明源極/汲極觸點與圖45中所說明之彼等不同的組態。移除上部層間介電層380及電介質核心370以產生空白空間。另外，移除上部介電間隔件365之部分，如由虛線框445所說明。移除上部介電間隔件365之部分連接藉由移除電介質核心370及上部層間介電層380產生的空白區段。空白間隔件連接至下部源極/汲極330及上部源極/汲極375的表面。填充空白空間以產生上部源極/汲極觸點405、下部源極/汲極觸點400及共用源極/汲極觸點450。頂部介電層415形成於上部源極/汲極觸點400、下部源極/汲極觸點400、共用源極/汲極觸點450及上部介電間隔件365的頂部上。電連接件417形成於頂部介電層415中，且電連接件417連接至上部及下部源極/汲極觸點400、405及共用源極/汲極觸點450。
儘管本發明已參考其某些例示性實施例而展示及描述，但熟習此項技術者應理解，可在不脫離如由所附申請專利範圍及其等效物所定義之本發明的精神及範疇之情況下對其進行形式及細節上之各種改變。
已出於說明目的呈現本發明之各種實施例之描述，但該描述並不意欲為詳盡的或限於所揭示之實施例。在不脫離所描述實施例之範疇及精神之情況下，許多修改及變化對一般熟習此項技術者而言將顯而易見。本文中所使用術語經選擇以最佳解釋一或多個實施例之原理、實際應用或對市場中發現的技術之技術改良，或使得其他一般熟習此項技術者能夠理解本文所揭示之實施例。
105:半導體基板 110:淺溝槽隔離層 115:底部介電層 117:第一底部奈米堆疊 118:第二底部奈米堆疊 118A:第二底部奈米堆疊 118B:第二底部奈米堆疊 119:第三底部奈米堆疊 119A:第三底部奈米堆疊 120:犧牲層 125:通道層 130:底部源極/汲極 135:底部層間介電層 140:虛擬閘極 145:底部閘極切口 150:接合氧化物 155:上部源極/汲極 160:頂部層間介電層 162:第一上部奈米堆疊 162B:第一上部奈米堆疊 164:上部奈米堆疊 164B:上部奈米堆疊 166:上部奈米堆疊 166B:上部奈米堆疊 170:頂部虛擬閘極 175:第一溝槽 177A:第一底部奈米堆疊 180:閘極 185:上部閘極切口 187:虛線框 190A:虛線圓 190B:虛線圓 191:虛線圓 192:虛線圓 193:虛線圓 194:虛線圓 200:底部源極/汲極觸點 205:上部源極/汲極觸點 210:頂部介電層 215:共用閘極觸點 220:電連接件 225:獨立閘極觸點 230:上部源極/汲極觸點 235:內埋氧化物層 240:背側層 245:背側觸點 250:電力軌 255:共用源極/汲極觸點 265:共用背側觸點 280:下部背側觸點 285:上部背側觸點 305:半導體基板 310:淺溝槽隔離層 315:通道層 317:第一底部奈米堆疊 318:第二底部奈米堆疊 319:第三那底部奈米堆疊 320:犧牲層 325:通道層 330:底部源極/汲極磊晶 335:底部介電層 340:層間介電層 345:虛擬閘極 347:犧牲間隔件 350:接合氧化物 352:上部奈米堆疊 354:第二上部奈米堆疊 356:第三上部奈米堆疊 360:硬遮罩 362:上部犧牲層 365:上部介電間隔件 370:電介質核心 375:上部源極/汲極磊晶 380:上部層間介電層 385:上部虛擬閘極 390:微影層 391:虛線圓 392:虛線圓 393A:虛線圓 393B:虛線圓 394A:虛線圓 394B:虛線圓 394C:虛線框 394D:虛線框 395:閘極 400:下部源極/汲極觸點 405:上部源極/汲極觸點 415:頂部介電層 417:電連接件 420:閘極觸點 425:虛線圓 432:虛線方塊 435:獨立閘極裝置 440:獨立閘極裝置 445:虛線框 450:共用源極/汲極觸點 Y1:橫截面 Y2:橫截面 Y3:橫截面
本發明之某些例示性實施例之以上及其他態樣、特徵及優點自結合隨附圖式進行的以下描述將變得更顯而易見，其中：
圖1說明根據本發明之實施例之偏移堆疊裝置之自上而下視圖。
圖2說明根據本發明之實施例之偏移堆疊裝置之源極/汲極區的橫截面Y2。
圖3說明根據本發明之實施例之偏移堆疊裝置之閘極區的橫截面Y1及Y3。
圖4說明根據本發明之實施例之在形成複數個底部閘極切口之後偏移堆疊裝置之源極/汲極區的橫截面Y2。
圖5說明根據本發明之實施例之在形成複數個底部閘極切口之後偏移堆疊裝置之閘極區的橫截面Y1及Y3。
圖6說明根據本發明之實施例之在形成接合氧化物及複數個上部源極/汲極之後偏移堆疊裝置之源極/汲極區的橫截面Y2。
圖7說明根據本發明之實施例之在形成接合氧化物及複數個上部奈米堆疊之後偏移堆疊裝置之閘極區的橫截面Y1及Y3。
圖8說明根據本發明之實施例之在形成複數個第一溝槽之後偏移堆疊裝置之源極/汲極區的橫截面Y2。
圖9說明根據本發明之實施例之在形成複數個第一溝槽之後偏移堆疊裝置之閘極區的橫截面Y1及Y3。
圖10說明根據本發明之實施例之在移除虛擬閘極及犧牲層且形成閘極之後偏移堆疊裝置之源極/汲極區的橫截面Y2。
圖11說明根據本發明之實施例之在移除虛擬閘極及犧牲層且形成閘極之後偏移堆疊裝置之閘極區的橫截面Y1及Y3。
圖12說明根據本發明之實施例之在形成複數個上部閘極切口之後偏移堆疊裝置之源極/汲極區的橫截面Y2。
圖13說明根據本發明之實施例之在形成複數個上部閘極切口之後偏移堆疊裝置之閘極區的橫截面Y1。
圖14說明根據本發明之實施例之在形成複數個上部閘極切口之後偏移堆疊裝置之閘極區的橫截面Y3。
圖15說明根據本發明之實施例之在形成源極/汲極觸點及電連接件之後偏移堆疊裝置之源極/汲極區的橫截面Y2。
圖16說明根據本發明之實施例之在形成閘極觸點及上部電連接件之後偏移堆疊裝置之閘極區的橫截面Y1。
圖17說明根據本發明之實施例之在形成閘極觸點及上部電連接件之後偏移堆疊裝置之閘極區的橫截面Y3。
圖18說明根據本發明之實施例之在形成源極/汲極觸點及電連接件之後偏移堆疊裝置之源極/汲極區的橫截面Y2。
圖19說明根據本發明之實施例之在形成源極/汲極觸點及電連接件之後偏移堆疊裝置之源極/汲極區的橫截面Y2。
圖20說明根據本發明之實施例之在形成閘極觸點及上部電連接件之後偏移堆疊裝置之閘極區的橫截面Y1。
圖21說明根據本發明之實施例之在形成閘極觸點及上部電連接件之後偏移堆疊裝置之閘極區的橫截面Y3。
圖22說明根據本發明之實施例之在形成源極/汲極觸點及電連接件之後偏移堆疊裝置之源極/汲極區的橫截面Y2。
圖23說明根據本發明之實施例之在形成源極/汲極觸點及電連接件之後偏移堆疊裝置之源極/汲極區的橫截面Y2。
圖24說明根據本發明之實施例之偏移堆疊裝置之源極/汲極區的橫截面Y2。
圖25說明根據本發明之實施例之偏移堆疊裝置之閘極區的橫截面Y1及Y3。
圖26說明根據本發明之實施例之在形成接合氧化物及複數個上部奈米堆疊之後偏移堆疊裝置之源極/汲極區的橫截面Y2。
圖27說明根據本發明之實施例之在形成接合氧化物及複數個上部奈米堆疊之後偏移堆疊裝置之閘極區的橫截面Y1及Y3。
圖28說明根據本發明之實施例之在薄化上部奈米堆疊且形成上部犧牲層之後偏移堆疊裝置之源極/汲極區的橫截面Y2。
圖29說明根據本發明之實施例之在薄化上部奈米堆疊且形成上部犧牲層之後偏移堆疊裝置之閘極區的橫截面Y1及Y3。
圖30說明根據本發明之實施例之在形成上部介電間隔件及電介質核心之後偏移堆疊裝置之源極/汲極區的橫截面Y2。
圖31說明根據本發明之實施例之在形成上部介電間隔件及電介質核心之後偏移堆疊裝置之閘極區的橫截面Y1及Y3。
圖32說明根據本發明之實施例之在形成複數個上部源極/汲極及上部層間介電層之後偏移堆疊裝置之源極/汲極區的橫截面Y2。
圖33說明根據本發明之實施例之在形成上部虛擬閘極之後偏移堆疊裝置之閘極區的橫截面Y1及Y3。
圖34說明根據本發明之實施例之在移除閘極區中之上部虛擬閘極及電介質核心之後偏移堆疊裝置之源極/汲極區的橫截面Y2。
圖35說明根據本發明之實施例之在移除上部虛擬閘極及電介質核心之後偏移堆疊裝置之閘極區的橫截面Y1及Y3。
圖36說明根據本發明之實施例之在形成微影層且移除上部介電間隔件中之一些之後偏移堆疊裝置之源極/汲極區的橫截面Y2。
圖37說明根據本發明之實施例之在形成微影層且移除上部介電間隔件中之一些之後偏移堆疊裝置之閘極區的橫截面Y1。
圖38說明根據本發明之實施例之在形成微影層且移除上部介電間隔件中之一些之後偏移堆疊裝置之閘極區的橫截面Y3。
圖39說明根據本發明之實施例之在移除上部虛擬閘極、虛擬閘極、犧牲層、底部間隔件及上部犧牲層之後偏移堆疊裝置之源極/汲極區的橫截面Y2。
圖40說明根據本發明之實施例之在移除上部虛擬閘極、虛擬閘極、犧牲層、底部間隔件及上部犧牲層之後偏移堆疊裝置之閘極區的橫截面Y1。
圖41說明根據本發明之實施例之在移除上部虛擬閘極、虛擬閘極、犧牲層、底部間隔件以及上部犧牲層之後偏移堆疊裝置之閘極區的橫截面Y3。
圖42說明根據本發明之實施例之在形成閘極之後偏移堆疊裝置之源極/汲極區的橫截面Y2。
圖43說明根據本發明之實施例之在形成閘極之後偏移堆疊裝置之閘極區的橫截面Y1。
圖44說明根據本發明之實施例之在形成閘極之後偏移堆疊裝置之閘極區的橫截面Y3。
圖45說明根據本發明之實施例之在形成源極/汲極觸點及電連接件之後偏移堆疊裝置之源極/汲極區的橫截面Y2。
圖46說明根據本發明之實施例之在形成閘極觸點及電連接件之後偏移堆疊裝置之閘極區的橫截面Y1。
圖47說明根據本發明之實施例之在形成閘極觸點及電連接件之後偏移堆疊裝置之閘極區的橫截面Y3。
圖48說明根據本發明之實施例之在形成源極/汲極觸點及電連接件之後偏移堆疊裝置之源極/汲極區的橫截面Y2。
Y1:橫截面
Y2:橫截面
Y3:橫截面

Claims (19)

  1. 一種微電子結構，其包含：複數個下部電晶體及複數個上部電晶體，其中該複數個上部電晶體之通道與該複數個下部電晶體之通道交錯；一上部源極/汲極，其與該複數個上部電晶體中之各者相關聯；一下部源極/汲極，其與該複數個下部電晶體中之各者相關聯；一上部觸點，其連接至該上部源極/汲極；一下部介電柱，其位於一上部電晶體之下，其中該介電柱分離底部電晶體；一第一閘極，其環繞該下部電晶體之該等通道；及一第二閘極，其環繞該上部電晶體之該等通道，其中該第二閘極位於該上部電晶體之通道層與一上部介電柱之間。
  2. 如請求項1之微電子結構，其進一步包含：一接合氧化物，其位於該上部電晶體之該複數個通道與該下部介電柱之間。
  3. 如請求項2之微電子結構，其中該上部介電柱經定位成鄰近於一上部電晶體之複數個通道，其中該上部介電柱分離該複數個上部電晶體中之各者。
  4. 如請求項3之微電子結構，其中該上部介電柱之一部分鄰近於該接合 氧化物。
  5. 如請求項1之微電子結構，其進一步包含：一閘極連接，其經定位成鄰近於該接合氧化物，其中該閘極連接連接至該第一閘極及該第二閘極，其中該第一閘極、該第二閘極、該閘極連接之組合在該下部電晶體之該等通道與該上部電晶體之該等通道之間形成一共用閘極。
  6. 如請求項1之微電子結構，其進一步包含：一底部介電層，其位於該等下部電晶體之通道區之下。
  7. 如請求項1之微電子結構，其進一步包含：一下部觸點，其連接至該下部源極/汲極之一頂部表面，其中該下部觸點鄰近於該上部源極/汲極。
  8. 如請求項1之微電子結構，其進一步包含：一共用觸點，其連接至該上部源極/汲極之一頂部表面且連接至該下部源極/汲極之一頂部表面。
  9. 一種微電子結構，其包含：複數個下部電晶體及複數個上部電晶體，其中該複數個上部電晶體之通道與該複數個下部電晶體之通道交錯；一上部源極/汲極，其與該複數個上部電晶體中之各者相關聯； 一下部源極/汲極，其與該複數個下部電晶體中之各者相關聯；一上部觸點，其連接至該上部源極/汲極；一下部介電柱，其位於一上部電晶體之下，其中該介電柱分離底部電晶體；一獨立閘極，其環繞一第一下部電晶體之該等通道，其中該獨立閘極與其他下部電晶體及上部電晶體隔離；及一第二獨立閘極，其環繞一第一上部電晶體之該等通道，其中該第二獨立閘極位於該第一上部電晶體之通道層與一上部介電柱之間。
  10. 如請求項9之微電子結構，其進一步包含：一接合氧化物，其位於該上部電晶體之該複數個通道與該下部介電柱之間。
  11. 如請求項10之微電子結構，其中該上部介電柱經定位成鄰近於一上部電晶體之該複數個通道，其中該上部介電柱分離該等上部電晶體。
  12. 如請求項11之微電子結構，其中一第一對上部介電柱位於該第一下部電晶體上方。
  13. 如請求項12之微電子結構，其中該獨立閘極在該對上部介電柱之間延伸。
  14. 如請求項13之微電子結構，其中該上部介電柱之一部分鄰近於該接 合氧化物。
  15. 如請求項12之微電子結構，其中一第一上部電晶體位於一第一上部介電柱與一第二上部介電柱之間，其中該第一上部介電柱為該等介電柱中包括於該對上部介電柱中之一者。
  16. 如請求項15之微電子結構，其中該第二獨立閘極與其他下部電晶體及上部電晶體隔離。
  17. 一種微電子結構，其包含：複數個下部電晶體及複數個上部電晶體，其中該複數個上部電晶體之通道與該複數個下部電晶體之通道交錯；一上部源極/汲極，其與該複數個上部電晶體中之各者相關聯，及一下部源極/汲極，其與該複數個下部電晶體中之各者相關聯；一上部觸點，其連接至該上部源極/汲極；一下部介電柱，其位於一上部電晶體之下，其中該介電柱分離底部電晶體；一獨立閘極，其環繞一第一下部電晶體之該等通道，其中該獨立閘極與其他下部電晶體及上部電晶體隔離；及一第二獨立閘極，其環繞一第一上部電晶體之該等通道，其中該第二獨立閘極位於該上部電晶體之通道層與一上部介電柱之間。
  18. 如請求項17之微電子結構，其進一步包含： 一下部觸點，其連接至該下部源極/汲極之一頂部表面，其中該下部觸點鄰近於該上部源極/汲極。
  19. 如請求項18之微電子結構，其進一步包含：一共用觸點，其連接至該上部源極/汲極之一背側表面且連接至該下部源極/汲極之一背側表面。
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