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TWI850698B - 半導體裝置及其製造方法 - Google Patents

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TWI850698B
TWI850698B TW111125709A TW111125709A TWI850698B TW I850698 B TWI850698 B TW I850698B TW 111125709 A TW111125709 A TW 111125709A TW 111125709 A TW111125709 A TW 111125709A TW I850698 B TWI850698 B TW I850698B
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fin
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高珮玲
林宥霆
張志仲
郭俊銘
彭遠清
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台灣積體電路製造股份有限公司
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Abstract

一種方法包含提供具有第一區和第二區的半導體基底，在半導體基底之上磊晶成長半導體層，將半導體層圖案化以在第一區中形成第一鰭片並在第二區中形成第二鰭片，以及在第一鰭片和第二鰭片的側壁上沉積介電材料層。此方法也包含進行將摻質驅入介電材料層中的退火製程，使得第一區中的介電材料層中的摻質濃度高於第二區中的介電材料層中的摻質濃度，以及進行蝕刻製程以凹蝕介電材料層，藉此暴露出第一鰭片和第二鰭片的側壁。第一區中的凹蝕後的介電材料層的頂面低於第二區中的凹蝕後的介電材料層的頂面。

Description

半導體裝置及其製造方法
本發明實施例關於半導體製造技術，特別關於多閘極電晶體及其製造方法。
半導體積體電路（integrated circuit，IC）產業已經歷了指數型成長。積體電路材料和設計上的技術進展已產生了數個世代的積體電路，每一世代皆較前一世代具有更小且更複雜的電路。在積體電路演進的歷程中，當幾何尺寸（亦即使用生產製程可以產生的最小元件（或線））縮減時，功能密度（亦即單位晶片面積的互連裝置數量）通常也增加。這種尺寸微縮製程通常藉由提高生產效率及降低相關成本而提供一些效益。這樣的尺寸微縮也增加了加工和製造積體電路的複雜度。
舉例來說，隨著積體電路技術向更小的技術節點發展，已經引入多閘極金屬氧化物半導體場效電晶體（多閘極MOSFET或多閘極電晶體），以藉由增加閘極-通道耦合、降低截止狀態電流、及降低短通道效應（short-channel effects，SCEs）來改善閘極控制。多閘極裝置通常是指具有閘極結構（也稱為閘極堆疊）或其一部分的裝置，其設置在通道區的多於一側上方。鰭狀場效電晶體（Fin-like field effect transistors，FinFETs）和多橋通道（multi-bridge-channel，MBC）電晶體是多閘極裝置的範例，其已成為高效能和低漏電應用之流行且有希望的候選裝置。鰭式場效電晶體具有升高的通道，其在多於一側被閘極包覆（例如閘極包覆從基底延伸之半導體材料的「鰭片」的頂部和側壁）。多橋通道電晶體具有可以部分或完全環繞通道區延伸的閘極結構，以提供對兩側或更多側的通道區的進接。因為其閘極結構環繞通道區，所以多橋通道電晶體也可以稱為環繞式閘極電晶體（surrounding gate transistor，SGT）或全繞式閘極（gate-all-around，GAA）電晶體。
在多閘極電晶體的形成中，形成淺溝槽隔離（shallow trench isolation，STI）區以分隔相鄰的電晶體。在淺溝槽隔離區形成期間的各種回蝕刻和清潔步驟可能導致淺溝槽隔離區的頂面的凹蝕。淺溝槽隔離區的頂面的中心部分可以低於淺溝槽隔離區的頂面的邊緣部分。具有這種頂面輪廓的淺溝槽隔離區可能會影響多閘極電晶體的性能。因此，雖然現有的多閘極電晶體通常足以滿足其預期目的，但它們並未在所有面向都令人滿意。
根據一些實施例提供半導體裝置的製造方法。此方法包含提供具有第一區和第二區的半導體基底；在半導體基底之上磊晶成長半導體層；將半導體層圖案化以在第一區中形成第一鰭片並在第二區中形成第二鰭片；在第一鰭片和第二鰭片的側壁上沉積介電材料層；進行將摻質驅入介電材料層中的退火製程，使得第一區中的介電材料層中的摻質濃度高於第二區中的介電材料層中的摻質濃度；以及進行蝕刻製程以凹蝕介電材料層，藉此暴露出第一鰭片和第二鰭片的側壁，其中第一區中的凹蝕後的介電材料層的頂面低於第二區中的凹蝕後的介電材料層的頂面。
根據另一些實施例提供半導體裝置的製造方法。此方法包含提供具有第一區和第二區的半導體基底；分別形成從第一區和第二區突出的第一鰭片結構和第二鰭片結構；在第一鰭片結構和第二鰭片結構的側壁和頂面上沉積介電材料層；在沉積介電材料層之後，形成覆蓋第二區中的介電材料層的佈植遮罩；用佈植遮罩進行佈植製程以將摻質佈植到第一區中的介電材料層中；移除佈植遮罩；以及凹蝕第一區和第二區中的介電材料層。
根據又一些實施例提供半導體裝置。此半導體裝置包含半導體基底；垂直堆疊於從半導體基底突出的第一台面上方的複數個第一通道層；垂直堆疊於從半導體基底突出的第二台面上方的複數個第二通道層；設置在第一台面的側壁和第二台面的側壁上的隔離部件；以及包覆第一通道層和第二通道層中的每一個的閘極結構，其中隔離部件的頂面在第一位置與第一台面的側壁相交並在第二位置與第二台面的側壁相交，第二位置高於第一位置。
以下內容提供許多不同實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，而非用於限定本發明實施例。舉例來說，敘述中提及第一部件形成於第二部件上或上方，可能包含形成第一部件和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一部件和第二部件之間，使得第一部件和第二部件不直接接觸的實施例。此外，本發明實施例在不同範例中可重複使用參考標號及/或字母。此重複是為了簡化和清楚之目的，而非代表所討論的不同實施例及/或組態之間有特定的關係。
此外，本發明實施例在不同範例中可重複使用參照標號及/或字母。此重複是為了簡化和清楚之目的，而非代表所討論的不同實施例及/或組態之間有特定的關係。另外，一部件形成於另一部件上、一部件連接至及/或耦合至另一部件，可能包含形成這些部件直接接觸的實施例，也可能包含額外的部件形成於這些部件之間，使得這些部件不直接接觸的實施例。另外，本文可能使用空間相對用語，例如「下」、「上」、「水平的」、「垂直的」、「在……之上」、「在……上方」、「在……之下」、「在……下方」、「向上」、「向下」、「頂部」、「底部」等及前述之衍生物（例如「水平地」、「向下地」、「向上地」等），這些空間相對用語係為了便於描述一部件與另一部件之間的關係。這些空間相對用語係為了涵蓋與包含這些部件之裝置所描繪的不同的方位。此外，當以「約」、「近似」及類似的用語描述數值或數值範圍時，此用語係為了涵蓋在包含所述數值之合理範圍內的數值，例如所述數值之+/-10%內或本技術領域中具有通常知識者可以理解的其他數值。舉例來說，用語「約5 nm」可以涵蓋4.5 nm至5.5 nm的尺寸範圍。
本發明實施例總體而言關於半導體裝置及其製造，並且更具體地關於多閘極電晶體。多閘極電晶體包含那些電晶體，其閘極結構形成於通道區的至少兩側上。這些多閘極電晶體可以包含p型金屬氧化物半導體電晶體或n型金屬氧化物半導體多閘極電晶體。在多閘極電晶體的形成中，形成淺溝槽隔離區以分隔相鄰的電晶體。除其他因素外，淺溝槽隔離區的頂面輪廓影響多閘極電晶體的通道區的高度（也稱為「通道高度」）。本發明實施例的目的在於設計淺溝槽隔離區的頂面輪廓以調整通道高度，進而實現電晶體更好的電流驅動和漏電流抑制性能。
在多閘極電晶體中，全繞式閘極電晶體是一種多閘極電晶體，其具有環繞通道區延伸的閘極結構，以提供對四個側面上的堆疊通道層的進接。以下結合所附圖式詳細描述本發明實施例的結構和製作方法，圖式根據一些實施例繪示全繞式閘極電晶體的製作過程。全繞式閘極電晶體具有垂直堆疊之水平定向的通道層作為電晶體的通道區。用語「通道層」在本文中用於表示具有奈米級或甚至微米級尺寸並具有細長形狀的任何材料部分，無論此部分的剖面形狀。因此，此用語表示圓形和大致圓形剖面兩者的細長材料部分以及樑狀或棒狀材料部分，包含例如圓柱形或大致矩形剖面。在一些範例中，如本文中使用的通道層被稱為「奈米線」、「奈米片」及類似的名稱，其包含各種幾何形狀（例如圓柱狀、棒狀）和各種尺寸的通道層。全繞式閘極電晶體因其較佳的閘極控制能力、較低的漏電流和完全的鰭式場效電晶體裝置佈局相容性而成為將互補式金屬氧化物半導體（CMOS）帶入路線圖的下一階段之有希望的候選裝置。為了簡化的目的，本發明實施例使用全繞式閘極裝置作為範例。本技術領域中具有通常知識者應該理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構（例如鰭式場效電晶體，因其鰭狀結構而作為多閘極電晶體的另一類型），以達到與本文介紹的實施例相同的目的及/或優點。
根據一些實施例，第1圖是在用於製造包含全繞式閘極電晶體的半導體裝置10之例示性方法的一階段的中間結構的例示性透視圖。第1圖中描繪的半導體裝置10，除了其他部件之外，包含基底12、鰭片結構14、隔離部件16和虛設閘極結構18。為了簡化，第1圖中省略一些層及/或部件。
基底12可以是塊體半導體基底或絕緣體上覆半導體（semiconductor-on-insulator，SOI）基底，其可以被摻雜（例如用p型或n型摻質）以在其中形成各種井區或摻雜區或不被摻雜區。通常而言，絕緣體上覆半導體基底包含形成在絕緣層上的半導體材料層。絕緣層可以是埋入式氧化物（buried oxide，BOX）層、氧化矽層、或類似的層。絕緣層設置在矽或玻璃基底上。基底12可以由矽或其他半導體材料製成。舉例來說，基底12是矽晶圓。在一些範例中，基底12由化合物半導體製成，例如矽鍺（SiGe）、碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）或磷化銦（InP）。在一些範例中，基底12由合金半導體製成，例如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP。
多個鰭片結構14從基底12突出。每個鰭片結構14包含磊晶部分26和基座部分28。磊晶部分26包含第一組成的磊晶層30和插入其間的第二組成的磊晶層32。第一組成和第二組成可以不同。在一些實施例中，磊晶層30是SiGe且磊晶層32是矽。磊晶層32可以作為全繞式閘極電晶體的通道層，並且也可以稱為通道層32。隨後將移除磊晶層30，並且也可以將其稱為犧牲層30。如下文更詳細地描述，在一些實施例中，藉由將覆蓋基底12和基底12頂部的磊晶堆疊圖案化來形成磊晶部分26和基座部分28。由於其平頂隆起，基座部分28也被稱為台面（mesa）28。
此外，形成虛設閘極結構18跨過鰭片結構14，沿著鰭片結構14的側壁和頂面。虛設閘極結構18也形成在隔離部件16上。虛設閘極結構18的縱向通常垂直於鰭片結構14的縱向。在一些實施例中，虛設閘極結構18作為功能閘極結構的佔位元件並將在閘極後製（gate-last）製程中被取代以形成全繞式閘極電晶體。在虛設閘極結構18底下的鰭片結構14的區域被稱為通道區。鰭片結構14中的每個通道區夾在兩個源極/汲極區之間。
虛設閘極結構18包含虛設閘極介電層34和虛設閘極介電層34上方的虛設閘極電極層36。在一些實施例中，虛設閘極電極層36由多晶矽製成。虛設閘極介電層34可以由氧化矽、氮化矽、氮氧化矽或其他低介電常數（low-k）介電材料製成。虛設閘極介電層34和虛設閘極電極層36各自獨立地使用沉積製程形成，例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、高密度電漿化學氣相沉積（high density plasma CVD，HDPCVD）、金屬有機化學氣相沉積（metal organic CVD，MOCVD）或電漿輔助化學氣相沉積（plasma enhanced CVD，PECVD）。然後，使用光學微影和蝕刻製程將虛設閘極介電層34和虛設閘極電極層36的這些沉積層圖案化為虛設閘極結構18。蝕刻製程是非等向性的，並且可以包含反應離子蝕刻（reactive ion etch，RIE）、中性束蝕刻（neutral beam etch，NBE）或其他合適的蝕刻製程。蝕刻製程可以使用第一硬遮罩42和第二硬遮罩44作為蝕刻遮罩。虛設閘極結構18的側壁被閘極間隔物46覆蓋。閘極間隔物46形成在鰭片結構14和隔離部件16上方。閘極間隔物46的形成可以藉由順應性地（conformally）沉積一或多個間隔層以及非等向性地蝕刻所述一或多個間隔層。所述一或多個間隔層可以包含氧化矽（SiO 2）、氮化矽（SiN或Si 3N 4）、氮氧化矽（SiON）、氮碳化矽（SiCN）或前述之組合，並且可以藉由化學氣相沉積、原子層沉積或其他沉積製程沉積。蝕刻製程可以包含反應離子蝕刻、中性束蝕刻或其他蝕刻製程。
繼續參照第1圖，隔離部件16設置在鰭片結構14的相鄰對之間。隔離部件16由絕緣材料形成，例如氧化矽、氮化矽、氮氧化矽、氟化物摻雜的矽酸鹽玻璃（fluoride-doped silicate glass，FSG）或其他低介電常數介電材料。隔離部件16的形成可以藉由使用沉積製程（例如化學氣相沉積（chemical vapor deposition，CVD）製程、可流動式化學氣相沉積（flowable CVD，FCVD）製程、旋塗玻璃（spin-on-glass，SOG）製程或其他適用的製程）將絕緣材料填充鰭片結構14之間的溝槽，然後在回蝕刻製程中凹蝕填充的絕緣材料。凹蝕後的隔離部件16也稱為淺溝槽隔離部件16（或稱為「淺溝槽隔離區」）。在淺溝槽隔離部件16的形成中，回蝕刻製程和其他清潔操作用於凹蝕淺溝槽隔離部件的頂面以暴露出鰭片結構14的磊晶部分26和台面28的頂部。在繪示的實施例中，淺溝槽隔離部件16的頂面在台面28的頂面之下，使得台面28的側壁的頂部在淺溝槽隔離部件16之上。
作為回蝕刻製程及/或其他清潔操作的結果，觀察到淺溝槽隔離部件16的頂面的中心部分（其靠近相鄰鰭片結構之間的空間的中線50）看起來低於淺溝槽隔離部件16的頂面的角落部分（其靠近鰭片結構14的側壁）。在這方面，淺溝槽隔離部件16的頂面具有彎曲輪廓，例如凹面（或碟形）輪廓。從頂部通道層32的頂面到淺溝槽隔離部件16的頂面的角落部分的垂直距離（表示為Hc）（例如在淺溝槽隔離區16相對於台面28的側壁具有橫向厚度（定義為1.5 nm作為範例）的位置處）被稱為電晶體的「通道高度」，因為這表示在淺溝槽隔離部件之上的通道區的高度並因此在功能閘極結構的直接控制下。沿中線50從頂部通道層32的頂面到淺溝槽隔離部件16的頂面的中心部分的垂直距離（表示為Hs）被稱為電晶體的「台階高度」。彎曲輪廓可以由台階高度和通道高度之間的差異（即Hs-Hc）基準化。較大的高度差轉化為較強的彎曲輪廓，反之亦然。
由於淺溝槽隔離部件16的彎曲輪廓影響（除其他因素外）電晶體的通道高度Hc，其以多種方式影響裝置性能。通常而言，通道高度較高表示功能閘極結構可以有效接合的通道區較多，這反過來會導致較強的電流驅動能力。同時，較高的通道高度也表示有較大的台面108的頂部可以直接接合功能性閘極結構，這反過來會導致較大的漏電流流入基底12。此外，彎曲輪廓也可以在電晶體的源極/汲極部件形成期間限制磊晶成長的形狀。本發明實施例的目的是設計不同區域（例如n型區域和p型區域）中的淺溝槽隔離部件的頂面輪廓，以便微調裝置性能以適應不同的應用需求。
第2A～2D圖根據本發明實施例的各個面向繪示用於形成多閘極裝置的方法100的一些實施例的流程圖。以下將結合第3～29圖描述第2A～2D圖。第3～29圖是根據方法100在製造的各個階段之半導體裝置200的局部剖面圖。方法100僅是範例，而非用於將本發明實施例限制於申請專利範圍中明確記載的範圍之外。可以在方法100之前、期間和之後提供額外的步驟，並且對於方法100的額外實施例，可以移動、替換或消除所描述的一些步驟。可以在第3～29圖所示之半導體裝置中增加額外的部件，並且在半導體裝置的其他實施例中，可以替換、修改或消除以下描述的一些部件。
與本文討論的其他方法實施例和例示性裝置相同，應理解的是，半導體裝置200的一部分可以藉由CMOS技術製程流程來製造，因此本文僅簡要描述一些製程。此外，例示性半導體裝置可以包含各種其他裝置和部件，例如其他類型的裝置，例如額外的電晶體、雙極性接面電晶體（bipolar junction transistors，BJTs）、電阻器、電容器、電感器、二極體、保險絲、靜態隨機存取記憶體（static random access memory，SRAM）及/或其他邏輯電路等，但為了更好地理解本發明實施例的發明概念而簡化。在一些實施例中，例示性裝置包含多個半導體裝置（例如電晶體），包含P通道場效電晶體（PFET）、N通道場效電晶體（NFET）等，其可以被互連。在各個面向，半導體裝置200類似於第1圖所示之半導體裝置10。第3～29圖表示半導體裝置200沿第1圖中的I-II線的切線的局部剖面圖，I-II線切穿待形成的n型和p型電晶體的通道區。此外，應注意方法100的製程步驟（包含參照第3～29圖給出的任何描述）與本發明實施例中提供的方法和例示性圖式的其餘部分相同，僅是例示性的，而非用於限制於所附申請專利範圍中明確記載的範圍之外。
在操作102，方法100（第2A圖）提供基底202，如第3圖所示。基底202可以是晶圓的一部分，可以是塊體半導體基底或絕緣體上覆半導體基底。通常而言，絕緣體上覆半導體基底是形成在絕緣層上的半導體材料層。絕緣層可以是例如埋入式氧化層，其可以是氧化矽層或類似的層。絕緣層設置在基底上，通常是矽或玻璃基底。也可以使用其他基底，例如多層或漸變（gradient）基底。根據一些實施例，基底202的半導體材料可以包含矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述之組合。
基底202具有區域202N和區域202P。區域202N可用於形成n型裝置，例如NMOS電晶體，例如n型全繞式閘極電晶體。區域202P可用於形成p型裝置，例如PMOS電晶體，例如p型全繞式閘極電晶體。在整個說明書中，區域202N和區域202P分別被稱為NMOS區和PMOS區。NMOS區202N可以與PMOS區202P接合。或者，NMOS區202N可以與PMOS區202P分離，並且可以在NMOS區202N和PMOS區202P之間設置任意數量的裝置部件（例如其他主動裝置、摻雜區、隔離結構等）。
在操作104，方法100（第2A圖）在基底202中的NMOS區202N中形成佈植區。參照第4圖，形成佈植遮罩204。在一些實施例中，佈植遮罩204由光阻形成，其被塗覆然後圖案化以形成在NMOS區202N上的開口206。然後進行p型摻質佈植（標記為208）以形成p井210。p型摻質可以包含硼、銦或前述之組合。可以使用在約50 keV至約150 keV的範圍的能量來進行佈植。p型摻質濃度可以等於或小於10 18cm -3，例如在約10 17/cm 3至約10 18/cm 3的範圍。p型摻質具有一定的分佈（如高斯分佈），可能沒有尖銳的邊緣/頂面/底面。根據一些實施例，如果摻質的濃度低於其峰值濃度的約百分之50，則認為相應位置是邊緣/頂面/底面。
參照第5圖，方法100在操作104可以可選地形成高摻雜區212。高摻雜區212可以與具有相同p型摻質的p井210共同佈植。或者，高摻雜區212可以佈植不同於p井210的p型摻質。高摻雜區212的摻質濃度高於p井210的摻質濃度。高摻雜區212中的p型摻質濃度可以大於10 18/cm 3，例如在約10 18/cm 3至約10 19/cm 3的範圍。可以使用約80 keV至約120 keV的範圍的能量來進行佈植。高摻雜區212的底面在p井210的底面之上。高摻雜區212的頂面與基底的頂面間隔開距離D0，使得在後續製程在基底202的圖案化以形成鰭片結構的台面期間，將移除厚度等於或大於D0的基底202的頂部，藉此暴露出高摻雜區212。如以下更詳細描述的，這允許高摻雜區212中的摻質（以及p井210中的摻質）擴散到待形成的隔離部件中，以調整回蝕刻製程中的蝕刻速率，以調整NMOS區202N中的彎曲輪廓。
參照第6圖，也進行抗衝穿（Anti-Punch-Through，APT）佈植以形成抗衝穿區214。在抗衝穿佈植期間佈植的摻質的導電類型也是p型。抗衝穿區214可以佈植與p井210中相同的p型摻質。抗衝穿區214的頂面與基底202的頂面隔開，並且可以與高摻雜區212的底部重疊。抗衝穿區214的底面在高摻雜區212的底面之下或之上。在繪示的實施例中，抗衝穿區214的底面在高摻雜區212的底面之下。選擇抗衝穿區214的位置，使其在所產生的n型鰭式場效電晶體之隨後形成的源極/汲極部件的底面之下，其在後續步驟中形成。抗衝穿區214用於降低從源極/汲極區到基底202的漏電流。根據一些實施例，抗衝穿區214中的摻雜濃度可以在約1×10 19/cm 3至約1×10 20/cm 3的範圍。
如第4、5和6圖所示，可以使用相同的佈植遮罩204形成p井210、高摻雜區212和抗衝穿區214。根據本發明實施例的替代實施例，可以使用不同的佈植遮罩。舉例來說，可以使用與用於形成p井210和抗衝穿區214的遮罩不同的佈植遮罩來佈植高摻雜區212，使得可以獨立於p井210和抗衝穿區214的位置和尺寸定制高摻雜區212的位置和尺寸。舉例來說，在一實施例中，高摻雜區212可以包含設置在待形成的鰭片結構的台面的兩側之兩個部分，但不在台面正下方。然後例如藉由合適的灰化（ashing）製程移除佈植遮罩204。
在操作106，方法100（第2A圖）在基底202中的PMOS區202P中形成一或多個佈植區。參照第7圖，形成佈植遮罩216。在一些實施例中，佈植遮罩216由光阻形成，其被塗覆然後圖案化以形成在PMOS區202P上方的開口218。然後進行n型摻質佈植（標記為220）以形成n井222。n型摻質可以包含磷、砷、銻或前述之組合。可以使用在約50 keV至約150 keV的範圍的能量來進行佈植。n型摻質濃度可以等於或小於10 18/cm 3，例如在約10 17/cm 3至約10 18/cm 3的範圍。也進行抗衝穿佈植以形成抗衝穿區224。在抗衝穿佈植期間佈植的摻質的導電類型也是n型。抗衝穿區224可以佈植與n井222中相同的n型摻質。抗衝穿區224的頂面與基底202的頂面隔開。抗衝穿區224的底面在n井222的底面之上。選擇抗衝穿區224的位置，使其在所產生的p型鰭式場效電晶體之隨後形成的源極/汲極部件的底面之下，其在後續步驟中形成。抗衝穿區224用於降低從源極/汲極區到基底202的漏電流。根據一些實施例，抗衝穿區224中的摻雜濃度可以在約1×10 19/cm 3至約1×10 20/cm 3的範圍。然後例如藉由合適的灰化製程移除佈植遮罩216。隨後，在一些實施方式中，進行退火製程以活化在基底202中形成的各種佈植區中的摻質。
根據一些實施例，在PMOS區202P中沒有形成擴散區（類似於高摻雜區212）。因此，在PMOS區202P中待形成的隔離部件的回蝕刻製程中的蝕刻速率將不會被調整為與NMOS區202N中相同的程度，這有意地在兩區域202N和202P中引入彎曲輪廓差異。在一些實施例中，NMOS區202N中也沒有形成高摻雜區212，但p井210中的摻雜濃度高於n井222，例如高20%至50%。因此，從p井210比n井222更強的擴散進入待形成的隔離部件足以在兩區域202N和202P中引入彎曲輪廓差異。
在操作108，方法100（第2A圖）在基底202上方形成一或多個磊晶層，如第8圖所示。在一些實施例中，在基底202上方形成磊晶堆疊230。磊晶堆疊230包含第一組成的磊晶層232和插入其間的第二組成的磊晶層234。第一組成和第二組成可以不同。在一實施例中，磊晶層232是SiGe且磊晶層234是矽。然而，其他實施例也是可能的，包含提供具有不同氧化速率及/或蝕刻選擇性之第一組成和第二組成的實施例。在一些實施例中，磊晶層232包含SiGe，並且在磊晶層234包含矽的情況下，矽氧化速率小於SiGe氧化速率。應注意的是，在第8圖繪示磊晶層232和234中的每一個的三（3）層，其僅用於說明的目的，而非用於將本發明實施例限制於申請專利範圍中明確記載的範圍之外。可以理解的是，可以在磊晶堆疊230中形成任意數量的磊晶層；層數取決於裝置200的所需通道層數。在一些實施例中，磊晶層234的數量在2和10之間，例如4或5。
在一些實施例中，磊晶層234的厚度在約4 nm至約12 nm的範圍。磊晶層234的厚度可以是大致均勻的。在一些實施例中，磊晶層232的厚度在約3 nm至約8 nm的範圍。在一些實施例中，堆疊的磊晶層232的厚度大致均勻。如以下更詳細描述的，磊晶層234作為隨後形成的多閘極裝置的通道層，並且基於裝置性能考量來選擇一個磊晶層234的厚度。磊晶層234也稱為通道層234。磊晶層232作為定義隨後形成的多閘極裝置的相鄰通道層之間的間隙距離，並基於裝置性能考量來選擇一個磊晶層232的厚度。磊晶層232也稱為犧牲層232。
作為範例，磊晶堆疊230的磊晶成長的進行可以藉由分子束磊晶（molecular beam epitaxy，MBE）製程、金屬有機化學氣相沉積（metalorganic chemical vapor deposition，MOCVD）製程及/或其他合適的磊晶成長製程。在一些實施例中，例如磊晶層234的磊晶成長層包含與基底202相同的材料。在一些實施例中，磊晶層232和234包含與基底202不同的材料。如上所述，在至少一些範例中，磊晶層232包含磊晶成長的Si 1-xGe x層（例如x為約25～55%），磊晶層234包含磊晶成長的矽（Si）層。或者，在一些實施例中，磊晶層232和234中的任一個可以包含其他材料，例如鍺、化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦、合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP、或前述之組合。如所討論的，可以基於提供不同的氧化、蝕刻選擇性特性來選擇磊晶層232和234的材料。在各種實施例中，磊晶層232和234大致不含摻質，其中例如在磊晶成長製程期間不進行故意摻雜。
在操作110中，方法100（第2A圖）將磊晶堆疊230和基底202的頂部圖案化以形成鰭片結構240，如第9圖所示。每個鰭片結構240包含來自磊晶堆疊230圖案化的磊晶部分242和來自基底202頂部圖案化的台面244。相鄰的鰭片結構240由鰭片溝槽243隔開。在磊晶堆疊230上方沉積硬遮罩層246以將磊晶堆疊230圖案化。然後將硬遮罩層246圖案化以作為蝕刻遮罩以將交錯的犧牲層232和通道層234以及基底202的頂部圖案化。在一些實施例中，硬遮罩層246的沉積可以使用化學氣相沉積、電漿輔助化學氣相沉積（PECVD）、原子層沉積（ALD）、電漿輔助原子層沉積（PEALD）或合適的沉積方法。硬遮罩層246可以是單層或多層。當硬遮罩層246是多層時，硬遮罩層246可以包含墊氧化物和墊氮化物層。鰭片結構240可以使用合適的製程圖案化，包含雙重圖案化或多重圖案化。通常而言，雙重圖案化或多重圖案化製程結合光學微影和自對準製程，其允許產生的圖案的例如節距（pitches）小於使用單一、直接光學微影可獲得的圖案的節距。舉例來說，在一實施例中，在基底上方形成材料層，並使用光學微影製程將材料層圖案化。使用自對準製程在圖案化的材料層旁邊形成間隔物。然後移除材料層，接著可以使用剩餘的間隔物或心軸（mandrels）來圖案化硬遮罩層246，然後圖案化的硬遮罩層246可以作為蝕刻遮罩以蝕刻磊晶堆疊230和頂部基底202的一部分以形成鰭片結構240。蝕刻製程可以包含乾式蝕刻、濕式蝕刻、反應離子蝕刻（RIE）及/或其他合適的製程。移除基底202的頂部暴露出NMOS區202N中的高摻雜區212。在繪示的實施例中，高摻雜區212的頂部是台面244的底部的一部分。如上所述，取決於用於形成高摻雜區212的佈植遮罩，高摻雜區212可以包含兩個隔開的部分，其設置在台面244兩側但不作為台面244的一部分或在台面244正下方，這可以在隨後的退火製程中減少摻質從高摻雜區212擴散到鰭片結構240中。
在操作112中，方法100（第2A圖）用介電材料填充相鄰鰭片結構240之間的鰭片溝槽243以形成隔離部件250，如第10圖所示。隔離部件250可以包含一或多個介電層。用於隔離部件250的合適介電材料可以包含氧化矽、氮化矽、碳化矽、氟矽酸鹽玻璃（FluoroSilicate Glass，FSG）、低介電常數介電材料及/或其他合適的介電材料。介電材料的沉積可以藉由任何合適的技術，包含熱成長、化學氣相沉積、高密度電漿化學氣相沉積、物理氣相沉積、原子層沉積及/或旋塗技術。根據一些實施例，隔離部件250被形成為使過多的介電材料覆蓋鰭片結構240。雖然隔離部件250繪示為單層，但一些實施例可以利用多層。在繪示的實施例中，介電材料是藉由可流動式化學氣相沉積製程形成的氧化矽。
在操作114，方法100（第2A圖）進行退火製程。一旦沉積介電材料，就可以進行退火製程。退火製程涉及升高的溫度。在一些實施例中，退火製程包含約400°C至約850°C的退火溫度，持續約半小時至約14小時的持續時間。退火製程導致高摻雜區212中的摻質擴散到隔離部件250的底部，由第11圖中的箭頭252表示。舉例來說，高摻雜區212中的p型摻質（例如硼原子）在熱預算下容易發生擴散。摻質濃度可以具有梯度分佈，其在高摻雜區212中具有峰值並進一步向上到隔離部件250中逐漸降低。摻質濃度可以保持在隔離部件250的底部，例如在底部通道層234之下。摻質的外擴散增加在隨後的回蝕刻製程中隔離部件250的底部的蝕刻速率。退火製程也可以導致p井210和n井222中的摻質擴散到隔離部件250的底部。也就是說，n型摻質也可以擴散到PMOS區202P中的隔離部件250的底部，也導致PMOS區202P中的蝕刻速率降低。然而，由於高摻雜區212中的高摻雜濃度，NMOS區202N中的蝕刻速率的降低多於PMOS區202P，這是由於NMOS區202N中的隔離部件250中的摻雜濃度較高。在跳過形成高摻雜區212的實施例中，p井210中的摻質濃度高於n井222，例如高20%至50%，這仍允許NMOS區202N中的摻質擴散比PMOS區202P中更強。在沉積介電材料之後，使用化學機械研磨（chemical mechanical polishing，CMP）製程將半導體裝置200平坦化。也可以在化學機械研磨製程期間移除硬遮罩246以暴露出頂部通道層234，例如在第12圖中所示。
在操作116，方法100（第2A圖）在回蝕刻製程中凹蝕隔離部件250以形成淺溝槽隔離部件（也稱為淺溝槽隔離部件250或淺溝槽隔離區250），如第13圖所示。可以使用任何合適的蝕刻技術來凹蝕隔離部件250，包含乾式蝕刻、濕式蝕刻、反應離子蝕刻及/或其他蝕刻方法，並且在一例示性實施例中，使用非等向性乾式蝕刻來選擇性地移除隔離部件250的介電材料，而不蝕刻鰭片結構240。在一實施例中，使用Siconi（也稱為SiCoNi）製程進行回蝕刻製程，其中製程氣體包含NH 3、HF和類似的氣體。在一實施例中，NH 3的流量在約10 sccm至約1000 sccm的範圍，並且HF的流量在約100 sccm至約500 sccm的範圍。
回蝕刻製程可以由時間模式控制。在蝕刻隔離部件250的頂部期間，NMOS區202N和PMOS區202P中的蝕刻速率大致相同，使得兩區域中的隔離部件250的頂面以相似的速率降低。這是因為兩區域中的隔離部件250的頂部具有大致相同的摻質濃度。在蝕刻隔離部件250的底部（例如在底部通道層234之下）期間，NMOS區202N中的蝕刻速率由於較高的摻雜濃度而加快，使得當回蝕刻製程停止時，NMOS區202N中的淺溝槽隔離區250的頂面通常低於PMOS區202P中。
如第13圖所示，相對於相鄰鰭片結構240之間的空間中的中線253，在NMOS區202N中的中線253一側上的淺溝槽隔離區250的頂面低於在PMOS區202P中的中線253的另一側上的淺溝槽隔離區250的頂面。在一些實施例中，鰭片結構240的側壁與中線253之間的距離D1在約30 nm至約40 nm的範圍。沿著中線253從頂部通道層234的頂面到淺溝槽隔離區250的頂面的中心部分測量的台階高度Hs可以在約55 nm至約65 nm的範圍。在NMOS區202N中，從頂部通道層234的頂面到淺溝槽隔離區250的頂面的角落部分（例如在淺溝槽隔離區250相對於台面244的側壁具有橫向厚度D2（例如定義為1.5 nm）的位置處）量測的通道高度Hcl可以在約65 nm至約75 nm的範圍。作為比較，PMOS區202P中的通道高度Hc2可以在約50 nm至約60 nm的範圍。在一些實施例中，通道高度差ΔHc可以在約5 nm至約25 nm的範圍。對於SRAM應用，通常需要n型電晶體具有較強的電流驅動能力而p型電晶體具有較小的漏電流。相應地，較大的通道高度Hc1允許n型電晶體具有較強的電流驅動能力，而較小的通道高度Hc2允許p型電晶體具有較小的漏電流。
繼續參照第13圖，在繪示的實施例中，淺溝槽隔離區250的頂面輪廓在NMOS區202N和PMOS區202P兩者中保持凹入，但具有不同的凹入深度（在NMOS區202N中較少）。在PMOS區202P中，凹面輪廓在淺溝槽隔離區250的角邊緣處具有小於約45度的側壁角Өsw2（相對於鰭片結構240的側壁）。作為比較，在NMOS區202N中，由於額外凹蝕的頂面輪廓，凹面輪廓在淺溝槽隔離區250的角邊緣處具有大於約55度的側壁角Өsw1。在電晶體的源極/汲極部件形成期間，大於約55度的側壁角對磊晶成長的形狀的約束較小。在一些替代實施例中，由於過蝕刻，NMOS區202N中的淺溝槽隔離區250的頂面可以形成為平坦的或凸的。
在操作118，方法100（第2A圖）在鰭片結構240的通道區上方形成虛設閘極結構260。在一些實施例中，採用閘極取代製程（或閘極後製製程），其中虛設閘極結構260作為功能閘極結構的佔位元件。其他製程和配置是可能的。在繪示的實施例中，虛設閘極結構260包含虛設介電層和設置在虛設介電層上方的虛設電極。在例示性製程中，虛設閘極結構260中的虛設介電層藉由化學氣相沉積毯覆式（blanket）沉積在半導體裝置200上方。然後在虛設介電層上毯覆式沉積虛設電極的材料層。然後使用光學微影製程將虛設介電層和虛設電極的材料層圖案化以形成虛設閘極結構260。在一些實施例中，虛設介電層可以包含氧化矽並且虛設電極可以包含多晶矽（polysilicon）。隨後，方法100可以繼續在虛設閘極結構260的側壁上形成閘極間隔物、在源極/汲極區中磊晶成長源極/汲極部件、以及在源極/汲極部件上方沉積接觸蝕刻停止層（contact etch stop layer，CESL）和層間介電（interlayer dielectric，ILD）層。在一些實施例中，在沉積層間介電層之後，進行化學機械研磨製程以將半導體裝置200的頂面平坦化，使虛設閘極結構260的頂面暴露出來。
在操作120，方法100（第2A圖）移除虛設閘極結構260和犧牲層232。藉由選擇性蝕刻製程從半導體裝置200移除在操作118結束時暴露的虛設閘極結構260，如第15圖所示。選擇性蝕刻製程可以是選擇性濕式蝕刻製程、選擇性乾式蝕刻製程或前述之組合。在描繪的實施例中，選擇性蝕刻製程選擇性地移除虛設介電層和虛設電極，而大致不損壞鰭片結構240和淺溝槽隔離部件250。虛設閘極結構260的移除導致通道區上方的閘極溝槽262。在移除虛設閘極結構260之後，通道區中的犧牲層232和通道層234暴露在閘極溝槽262中。隨後，從閘極溝槽262中選擇性地移除犧牲層232以釋放通道層234，如第16圖所示。選擇性移除犧牲層232的實施可以藉由選擇性乾式蝕刻、選擇性濕式蝕刻或其他選擇性蝕刻製程。在一些實施例中，選擇性濕式蝕刻包含氫氧化銨（NH 4OH）、氟化氫（HF）、過氧化氫（H 2O 2）或前述之組合（例如包含氫氧化氨－過氧化氫－水混合物的APM蝕刻）。在一些替代實施例中，選擇性移除包含矽鍺氧化，然後是矽鍺氧化物移除。舉例來說，可以藉由臭氧清潔提供氧化，然後藉由例如NH 4OH的蝕刻劑移除矽鍺氧化物。在操作120結束時，在待形成的全繞式閘極電晶體的通道區中釋放垂直堆疊的通道層234。
在操作122，方法100（第2A圖）在閘極溝槽262中形成金屬閘極結構270，其在通道區中包覆每個通道層234，藉此形成NMOS區202N中的n型全繞式閘極電晶體280N和PMOS區202P中的p型全繞式閘極電晶體280P，如第17圖所示。金屬閘極結構270也接合台面244的頂部。金屬閘極結構270包含包覆通道區中的每個通道層234的閘極介電層272和形成在閘極介電層上的閘極電極層274。在一些實施例中，閘極介電層272包含一或多層介電材料，例如氧化矽、氮化矽或高介電常數介電材料、其他合適的介電材料及/或前述之組合。高介電常數介電材料的範例包含HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿－氧化鋁（HfO 2-Al 2O 3）合金、其他合適的高介電常數介電材料及/或前述之組合。在一些實施例中，閘極介電層272包含形成在通道層234和介電材料之間的界面層。閘極介電層272的形成可以藉由化學氣相沉積、原子層沉積或任何合適的方法。在一實施例中，閘極介電層的形成使用高度順應性沉積製程（例如原子層沉積）以確保在每個通道層周圍形成具有均勻厚度的閘極介電層。閘極電極層274形成在閘極介電層上以環繞每個通道結構。閘極電極層274包含一或多層導電材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料及/或前述之組合。閘極電極層274的形成可以藉由化學氣相沉積、原子層沉積、電鍍或其他合適的方法。在本發明實施例的特定實施例中，在閘極介電層272和閘極電極層274之間插入一或多個功函數調整層。功函數調整層由導電材料製成，例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的單層、或這些材料中的兩種或更多種的多層。對於n型全繞式閘極電晶體280N，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一或多種作為功函數調整層，並且對於p型全繞式閘極電晶體280P，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一或多種作為功函數調整層。功函數調整層的形成可以藉由原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍或其他合適的製程。此外，對於n通道場效電晶體和p通道場效電晶體，可以使用不同金屬層分別形成功函數調整層。
NMOS區202N中的淺溝槽隔離區250的進一步凹蝕的頂面暴露出通道區的更高通道高度，允許n型全繞式閘極電晶體280N具有更強的驅動電流能力。同時，p型全繞式閘極電晶體280P的較低通道高度具有較少的台面244的部分暴露在閘極驅動下並表現出更好的漏電流抑制性能。這種組合適用於一些SRAM應用。半導體裝置200可以更包含不同通道高度組合的其他CMOS對。參照第18圖，藉由調整淺溝槽隔離區的不同區域中的蝕刻速率，例如藉由調整擴散到淺溝槽隔離區的不同區域中的摻質的量，半導體裝置200可以包含適用於一般SRAM應用的第一區I，其中n型電晶體具有擴大的通道高度Hc1，而p型電晶體具有未調整的通道高度Hc2，適用於大電流SRAM應用的第二區II，其中n型和p型電晶體兩者都具有擴大的通道高度Hc1，以及適用於低漏電SRAM應用的第三區III，其中n型和p型電晶體兩者都具有未調整的通道高度Hc2。在一些實施例中，擴大的通道高度Hc1在約65 nm至約75 nm的範圍，並且未調整的通道高度Hc2在約50 nm至約60 nm的範圍。
此外，雖然第3～18圖以全繞式閘極電晶體為例，本技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構（例如鰭式場效電晶體或其他類型的多閘極電晶體）以達到與本文介紹的實施例相同的目的及/或優點。作為範例，第19圖繪示具有鰭式場效電晶體的半導體裝置200的另一實施例，其在不同區域具有不同的通道高度組合。
在操作124，方法100（第2A圖）對半導體裝置200進行進一步製程以形成本技術領域已知的各種部件和區域。舉例來說，後續製程可以在半導體裝置200上形成各種接觸件、導孔（vias）、金屬線和多層互連部件（例如金屬層和層間介電質），被配置以連接各種部件以形成功能電路，其可以包含一或多個多閘極裝置。在進一步的範例中，多層互連可以包含垂直互連（例如導孔或接觸件）以及水平互連（例如金屬線）。各種互連部件可以採用各種導電材料，包含銅、鎢及/或矽化物。在一範例中，鑲嵌及/或雙鑲嵌製程用於形成與銅相關的多層互連結構。此外，可以在方法100之前、期間和之後實施額外的製程步驟，並且可以根據方法100的各種實施例替換或消除上述的一些製程步驟。
參照第2B圖，其繪示方法100的替代實施例的流程圖。在方法100的替代實施例中，經由操作102～110進行方法100，而在操作104跳過高摻雜區212的形成。在操作110之後，方法100進行到操作111，其中在鰭片結構240上形成摻質層。參照第20圖，在鰭片結構240的側壁和頂面上毯覆式沉積第一摻質層282。在繪示的實施例中，第一摻質層282是磷矽酸鹽玻璃（phosphosilicate glass，PSG）及/或其他材料，其包含n型摻質，選自磷、砷、銻及前述之組合。第一摻質層282中的摻質濃度可以在約10 17/cm 3至約10 21/cm 3的範圍。參照第21圖，從NMOS區202N移除第一摻質層282。第一摻質層282的移除可以包含在半導體裝置200上方形成蝕刻遮罩，其具有暴露出NMOS區202N的開口，經由蝕刻遮罩中的開口蝕刻第一摻質層282，並在從NMOS區202N移除第一摻質層282之後移除蝕刻遮罩。參照第22圖，在NMOS區202N中的鰭片結構240的側壁和頂面上毯覆式沉積第二摻質層284，並且第二摻質層284覆蓋PMOS區202P中的第一摻質層282。在繪示的實施例中，第二摻質層284是硼矽酸鹽玻璃（borosilicate glass，BSG）及/或其他材料，包含p型摻質，選自硼、銦及前述之組合。第二摻質層284中的摻質濃度可以在約10 17/cm 3至約10 21/cm 3的範圍。
在操作111之後，方法100進行到操作112～116。在操作116，退火製程導致第一摻質層282和第二摻質層284中的摻質擴散到隔離部件250中，由第23圖中的箭頭252表示。由於擴散主要發生在鰭片結構240的側壁和頂面，隔離部件250的頂部也被摻雜。在NMOS區202N中，p型摻質調整隔離部件250的蝕刻速率。在PMOS區202P中，由於p型摻質和n型摻質兩者都擴散到隔離部件250中，蝕刻速率調整的淨效應減弱。整體效果是NMOS區202N中的蝕刻速率變得高於PMOS區202P中的蝕刻速率。在操作116之後，方法100進行到操作118～124。在第24圖中繪示操作122結束時的半導體裝置200。
參照第2C圖，其繪示方法100的第三實施例的流程圖。在方法100的這個替代實施例中，經由操作102～112進行方法100，而在操作104跳過高摻雜區212的形成。在操作112沉積介電材料以形成隔離部件250之後，方法100進行到操作116以凹蝕隔離部件250。在操作116，代替同時在NMOS區202N和PMOS區202P中凹蝕隔離部件250，方法100形成第一蝕刻遮罩286以限制NMOS區202N中的回蝕刻製程，如第25圖所示；隨後，方法100形成第二蝕刻遮罩288以限制PMOS區202P中的回蝕刻製程，如第26圖所示。藉由依序地在NMOS區202N和PMOS區202P中進行回蝕刻製程，可以單獨調整不同區域的蝕刻時間，以實現不同的凹蝕深度，並在各個區域分別實現不同的頂面輪廓，例如凹的、平的或凸的。舉例來說，在NMOS區202N中的凸輪廓和在PMOS區202P中的凹輪廓。在操作116之後，方法100進行到操作118～124。在第27圖中繪示操作122結束時的半導體裝置200。
現在參照第2D圖，其繪示方法100的第四實施例的流程圖。在方法100的這個替代實施例中，經由操作102～112進行方法100，而在操作104跳過高摻雜區212的形成。在沉積隔離部件250的介電材料之後，方法100進行到操作113以對NMOS區202N進行摻質佈植。參照第28圖，在半導體裝置200上方形成佈植遮罩290。在一些實施例中，佈植遮罩290由光阻形成，其被塗覆然後圖案化以形成在NMOS區202N上方的開口292。然後進行p型摻質佈植（標記為208）以調整隔離部件250的蝕刻速率。p型摻質可以包含硼、銦或前述之組合。可以使用在約50 keV至約150 keV的範圍的能量來進行佈植。p型摻質濃度可以等於或小於10 20cm -3，例如在約10 17/cm 3至約10 20/cm 3的範圍。作為比較，在PMOS區202P中的隔離部件250大致不含摻質。然後例如藉由合適的灰化製程移除佈植遮罩290。也可以進行退火製程以活化摻質。在操作113之後，方法100進行到操作116～124。在第29圖中繪示操作122結束時的半導體裝置200。
本發明實施例中的一或多個實施例為半導體裝置及其形成提供了許多優點，但並非用於限制。本發明實施例提供在半導體裝置的不同區域中形成具有不同通道高度和淺溝槽隔離區的不同頂面輪廓的多閘極電晶體的方法以微調裝置性能。此外，調整隔離部件的蝕刻速率並因此在淺溝槽隔離區中實現不同彎曲輪廓的方法的實施例可以輕易地整合到現有的半導體製造製程中。
在一例示性面向，本發明實施例關於一種方法。此方法包含提供具有第一區和第二區的半導體基底，在半導體基底之上磊晶成長半導體層，將半導體層圖案化以在第一區中形成第一鰭片並在第二區中形成第二鰭片，在第一鰭片和第二鰭片的側壁上沉積介電材料層，進行將摻質驅入介電材料層中的退火製程，使得第一區中的介電材料層中的摻質濃度高於第二區中的介電材料層中的摻質濃度，以及進行蝕刻製程以凹蝕介電材料層，藉此暴露出第一鰭片和第二鰭片的側壁。第一區中的凹蝕後的介電材料層的頂面低於第二區中的凹蝕後的介電材料層的頂面。在一些實施例中，此方法更包含在半導體層的磊晶成長之前，在第一區中的半導體基底中佈植第一摻質，藉此在半導體基底中形成摻雜區。將摻質驅入介電材料層包含將摻雜區中的第一摻質驅入介電材料層的底部。在一些實施例中，在退火製程之後，介電材料層的頂部大致不含來自摻雜區的第一摻質。在一些實施例中，半導體層的圖案化也將半導體基底的頂部圖案化。半導體層的圖案化暴露出摻雜區。在一些實施例中，此方法更包含在第二鰭片上方沉積第一摻質層並在第二區中的第一摻質層上方沉積第二摻質層，以及在第一鰭片上方沉積第二摻質層。第一摻質層和第二摻質層的類型相反。在一些實施例中，將摻質驅入介電材料層包含將第一摻質層和第二摻質層中的摻質驅入介電材料層的頂部和底部。在一些實施例中，在凹蝕介電材料層之後，由第一鰭片提供的通道高度大於由第二鰭片提供的通道高度。在一些實施例中，在凹蝕介電材料層之後，凹蝕後的介電材料層的頂面具有凹陷輪廓，凹陷輪廓在第一區和第二區中具有不同凹陷深度。在一些實施例中，在凹蝕介電材料層之後，凹蝕後的介電材料層的頂面相對於第一鰭片的側壁形成第一側壁角並相對於第二鰭片的側壁形成第二側壁角，並且第一側壁角大於第二側壁角。在一些實施例中，第一側壁角大於約55度且第二側壁角小於約45度。在一些實施例中，第一區用於形成n型電晶體且第二區用於形成p型電晶體。
在另一例示性面向，本發明實施例關於多閘極裝置的製造方法。此方法包含提供具有第一區和第二區的半導體基底，分別形成從第一區和第二區突出的第一鰭片結構和第二鰭片結構，在第一鰭片結構和第二鰭片結構的側壁和頂面上沉積介電材料層，在沉積介電材料層之後，形成覆蓋第二區中的介電材料層的佈植遮罩，用佈植遮罩進行佈植製程以將摻質佈植到第一區中的介電材料層中，移除佈植遮罩，以及凹蝕第一區和第二區中的介電材料層。在一些實施例中，第一區用於形成n型電晶體且第二區用於形成p型電晶體，並且摻質是p型摻質。在一些實施例中，在佈植製程之後，在凹蝕介電材料層期間，介電材料層在第一區中表現出比第二區中高的蝕刻速率。在一些實施例中，在凹蝕介電材料層之後，第一鰭片結構暴露在凹蝕後的介電材料層之上的側壁高於第二鰭片結構暴露在凹蝕後的介電材料層之上的側壁。
在另一例示性面向，本發明實施例關於半導體裝置。半導體裝置包含半導體基底，垂直堆疊於從半導體基底突出的第一台面上方的多個第一通道層，垂直堆疊於從半導體基底突出的第二台面上方的多個第二通道層，設置在第一台面的側壁和第二台面的側壁上的隔離部件，以及包覆第一通道層和第二通道層中的每一個的閘極結構。隔離部件的頂面在第一位置與第一台面的側壁相交並在第二位置與第二台面的側壁相交，第二位置高於第一位置。在一些實施例中，第一台面的底部的摻質濃度高於第二台面的底部的摻質濃度。在一些實施例中，第一通道層是n型電晶體的一部分且第二通道層是p型電晶體的一部分，並且摻質濃度是p型摻質。在一些實施例中，隔離部件的頂面形成相對於第一台面的側壁的第一側壁角和相對於第二台面的側壁的第二側壁角，並且第一側壁角大於第二側壁角。在一些實施例中，第二位置比第一位置高約5 nm至約25 nm。
以上概述數個實施例的部件，使得本技術領域中具有通常知識者可以更加理解本發明實施例的多個面向。本技術領域中具有通常知識者應該理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與本文介紹的實施例相同的目的及/或優點。本技術領域中具有通常知識者也應該理解，此類等效的結構未悖離本發明實施例的精神與範圍，並且他們能在不違背本發明實施例的精神和範圍下，做各式各樣的改變、取代和調整。
10,200:半導體裝置 12,202:基底 14:鰭片結構 16,250:隔離部件 18,260:虛設閘極結構 26:磊晶部分 28:基座部分 30,32,232,234:磊晶層 34:虛設閘極介電層 36:虛設閘極電極層 42:第一硬遮罩 44:第二硬遮罩 46:閘極間隔物 50,253:中線 100:方法 102,104,106,108,110,111,112,113,114,116,118:操作 120,122,124:操作 202N:NMOS區 202P:PMOS區 204,290:佈植遮罩 206,218,292:開口 208:p型摻質佈植 210:p井 212:高摻雜區 214,216,224:抗衝穿區 220:n型摻質佈植 222:n井 230:磊晶堆疊 240:鰭片結構 242:磊晶部分 243:鰭片溝槽 244:台面 246:硬遮罩層 252:箭頭 262:閘極溝槽 270:金屬閘極結構 272:閘極介電層 274:閘極電極層 280N:n型全繞式閘極電晶體 280P:p型全繞式閘極電晶體 282:第一摻質層 284:第二摻質層 286:第一蝕刻遮罩 288:第二蝕刻遮罩 D0,D1:距離 D2:橫向厚度 Hc,Hc1,Hc2:通道高度 Hs:台階高度 I:第一區 II:第二區 III:第三區 I-II:線 ΔHc:通道高度差 Өsw1,Өsw2:側壁角
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的面向。需強調的是，根據產業上的標準慣例，許多部件並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1圖根據本發明實施例中的一些實施例繪示例示性半導體裝置的透視圖。 第2A、2B、2C和2D圖根據本發明實施例中的一些實施例繪示用於製造半導體裝置的例示性方法的一些實施例的流程圖。 第3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28和29圖是根據本發明實施例中的一些實施例之例示性半導體裝置的局部剖面圖。
200:半導體裝置
202N:NMOS區
202P:PMOS區
Hc1,Hc2:通道高度
I:第一區
II:第二區
III:第三區

Claims (13)

  1. 一種半導體裝置的製造方法，包括：提供具有一第一區和一第二區的一半導體基底；在該半導體基底之上磊晶成長一半導體層；將該半導體層圖案化以在該第一區中形成一第一鰭片並在該第二區中形成一第二鰭片；在該第一鰭片和該第二鰭片的側壁上沉積一介電材料層；進行將摻質驅入該介電材料層中的退火製程，使得該第一區中的該介電材料層中的摻質濃度高於該第二區中的該介電材料層中的摻質濃度；以及進行蝕刻製程以凹蝕該介電材料層，藉此暴露出該第一鰭片和該第二鰭片的側壁，其中該第一區中的該凹蝕後的介電材料層的頂面低於該第二區中的該凹蝕後的介電材料層的頂面。
  2. 如請求項1之半導體裝置的製造方法，更包括：在該半導體層的該磊晶成長之前，在該第一區中的該半導體基底中佈植一第一摻質，藉此在該半導體基底中形成一摻雜區，其中將該些摻質驅入該介電材料層包含將該摻雜區中的該第一摻質驅入該介電材料層的底部。
  3. 如請求項2之半導體裝置的製造方法，其中在該退火製程之後，該介電材料層的頂部大致不含來自該摻雜區的該第一摻質。
  4. 如請求項2之半導體裝置的製造方法，其中該半導體層的該圖案化也將該半導體基底的頂部圖案化，其中該半導體層的該圖案化暴露出該摻雜區。
  5. 如請求項1至4中任一項之半導體裝置的製造方法，更包括：在該第二鰭片上方沉積一第一摻質層並在該第二區中的該第一摻質層上方沉積一第二摻質層；以及在該第一鰭片上方沉積該第二摻質層，其中該第一摻質層和該第二摻質層的類型相反。
  6. 如請求項5之半導體裝置的製造方法，其中將該摻質驅入該介電材料層包含將該第一摻質層和該第二摻質層中的摻質驅入該介電材料層的頂部和底部。
  7. 如請求項1至4中任一項之半導體裝置的製造方法，其中在凹蝕該介電材料層之後，該凹蝕後的介電材料層的該頂面相對於該第一鰭片的側壁形成一第一側壁角，並相對於該第二鰭片的側壁形成一第二側壁角，其中該第一側壁角大於該第二側壁角。
  8. 如請求項7之半導體裝置的製造方法，其中該第一側壁角大於約55度且該第二側壁角小於約45度。
  9. 一種半導體裝置的製造方法，包括：提供具有一第一區和一第二區的一半導體基底；分別形成從該第一區和該第二區突出的一第一鰭片結構和一第二鰭片結構；在該第一鰭片結構和該第二鰭片結構的側壁和頂面上沉積一介電材料層；在沉積該介電材料層之後，形成覆蓋該第二區中的該介電材料層的一佈植遮罩；用該佈植遮罩進行佈植製程以將摻質佈植到該第一區中的該介電材料層 中；移除該佈植遮罩；以及凹蝕該第一區和該第二區中的該介電材料層。
  10. 如請求項9之半導體裝置的製造方法，其中該第一區用於形成n型電晶體且該第二區用於形成p型電晶體，並且該摻質是p型摻質。
  11. 如請求項9或10之半導體裝置的製造方法，其中在該佈植製程之後，在凹蝕該介電材料層期間，該介電材料層在該第一區中表現出比該第二區中高的蝕刻速率。
  12. 一種半導體裝置，包括：一半導體基底；複數個第一通道層，垂直堆疊於從該半導體基底突出的一第一台面上方；複數個第二通道層，垂直堆疊於從該半導體基底突出的一第二台面上方；一隔離部件，設置在該第一台面的側壁和該第二台面的側壁上；以及一閘極結構，包覆該第一通道層和該第二通道層中的每一個，其中該隔離部件的頂面在一第一位置與該第一台面的該些側壁相交並在一第二位置與該第二台面的該些側壁相交，該第二位置高於該第一位置，該隔離部件具有一第一凹面輪廓鄰接該第一台面的該些側壁以及一第二凹面輪廓鄰接該第二台面的該些側壁，並且該第一凹面輪廓的凹入深度小於該第二凹面輪廓的凹入深度。
  13. 如請求項12之半導體裝置，其中該第二位置比該第一位置高約5nm至約25nm。
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