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TWI850585B - 半導體裝置及其製造方法 - Google Patents

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TWI850585B
TWI850585B TW110134535A TW110134535A TWI850585B TW I850585 B TWI850585 B TW I850585B TW 110134535 A TW110134535 A TW 110134535A TW 110134535 A TW110134535 A TW 110134535A TW I850585 B TWI850585 B TW I850585B
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dielectric
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邱鈺婷
葉柏男
汪于仕
林群能
葉明熙
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置之製造方法，包括：形成一半導體特徵部件於一基底上，半導體特徵部件包括一導電區域；形成一介電層於半導體特徵部件上；圖案化介電層，以形成一接觸開口，露出導電區域的一上表面；形成一單層於介電層上，維持露出導電區域的上表面；以及沉積一導電材料於接觸開口內。

Description

半導體裝置及其製造方法
本發明實施例係關於一種半導體技術，且特別為關於一種半導體裝置及其製造方法。
半導體積體電路(IC)行業經歷了快速的增長。積體電路材料及設計方面的技術進展已經產生了一代又一代的積體電路，每一世代都比上一世代具有更小更複雜的電路。在積體電路的發展過程中，功能密度(例如，每個晶片面積上的內連接裝置的數量)普遍增加，而幾何尺寸(例如，使用製造製程可形成的最小的部件(或接線))卻減少。這種微縮化製程通常因提高生產效率及降低相關成本而帶來許多好處。
隨著裝置的微縮化，製造商已經開始使用新的及不同的材料及/或材料的組合，以促進裝置微縮化。單獨或與新的及不同的材料相結合的微縮化，也導致了前幾世代於較大的幾何尺寸下尚未出現的挑戰。
在一些實施例中，一種半導體裝置之製造方法包括：形成一半導體特徵部件於一基底上，半導體特徵部件包括一導電區域；形成介電層於半導 體特徵部件上；圖案化介電層，以形成一接觸開口，露出導電區域的一上表面；形成一單層於介電層上，維持露出導電區域的上表面；以及沉積一導電材料於接觸開口內。
在一些實施例中，一種半導體裝置之製造方法包括：形成一第一介電層於一基底上；形成一第一開口於第一介電層內，以露出基底；形成一第一導電特徵部件於第一開口內，第一導電特徵部件包括一金屬；形成一第二介電層於第一介電層及第一導電特徵部件上，其中在形成第二介電層時，第二介電層包括具有一第一濃度的露出的羥基；形成一第二開口於第二介電層內，以露出第一導電特徵部件；流動一單層前驅物於第二介電層上，以形成一單層於第二介電層上，其中在形成單層後，第二介電層包括具有一第二濃度的露出的羥基，第二濃度小於第一濃度；以及流動一金屬前驅物於第二介電層上，以沉積一金屬特徵部件於第二開口內及第一導電特徵部件上。
在一些實施例中，一種半導體裝置包括：一第一導電特徵部件，埋入於一基底內；一第一介電層，設置於第一導電特徵部件上；一第二導電特徵部件，延伸穿過第一介電層；一第二介電層，設置於第一介電層上；一自對準單層，設置於第二介電層上；以及一第三導電特徵部件，延伸穿過第二介電層，自對準單層的一部分夾設於第二介電層與第三導電特徵部件之間。
50:基底
54:源極及汲極區
58:鰭部
60:鰭式場效電晶體(FinFET)裝置
62:淺溝槽隔離(STI)區域
64:(取代)導電閘極層
66:(取代)閘極介電層
68:閘極結構
72:間隙壁
74:下層接觸插塞
76:第一內層介電(ILD)層
78:第二內層介電(ILD)層
80,130,280:開口
84,184,284:自對準單層
90,150,190,250,290:導電材料
92,192:上層接觸插塞
100:晶圓
108:蝕刻停止層
110:金屬間介電(IMD)層
124:緩衝層
126:罩幕層
140,240:阻障層
142,242:襯層
160:導電線
170:蓋層
260:金屬化接線
262:金屬化介層連接窗
274:下層導電特徵部件
278:介電層
292:上層導電特徵部件
第1、2、3、4、5、6、7、8、9、10、11、12、13、14、15及16圖繪示出根據一些實施例之積體電路的內連接結構的中間製造階段的剖面示意圖。
第17及18圖繪示出根據一些實施例之半導體裝置的中間製造階段的剖面示意圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個部件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本發明。舉例來說，若為以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件為直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露於各個不同範例中會重複標號及/或文字。重複為為了達到簡化及明確目的，而非自列指定所探討的各個不同實施例及/或配置之間的關係。
再者，於空間上的相關用語，例如“下方”、“之下”、“下”、“上方”、“上”等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，也涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其它方位)且此處所使用的空間上的相關符號同樣有相應的解釋。在適用的情況下，用語“實質上”也可包括實施例中的“整體上”、“完全地”、“所有”等。在適用的情況下，用語“實質上”也可能關於90%或更高，如95%或更高，特別是99%或更高，包括100%。
根據一些實施例，導電特徵部件，例如位於閘極電極與源極/汲極區域上的接觸插塞，其形成具有許多好處。舉例來說，某些導電特徵部件可在沒有導電阻障層的情況下形成。在介電層內形成供導電特徵部件所用的一開口後，可對介電層進行處理，以提高待沉積於開口內與沉積於介電層上的導電特徵部件的導電材料選擇性。
具有導電特徵部件位於其內的積體電路的效能可透過幾種方式而得到改善。首先，導電特徵部件的導電性可透過形成實質的導電材料而得到改善。亦即，不需要將導電材料與導電阻障層結合。第二，導電特徵部件的導電性可透過無晶界而得到改善，否則晶界可能會形成於導電材料與導電阻障層之間。第三，由於金屬(例如，來自阻障層或導電材料)沉積於介電層上，並因此而混合或擴散至介電層內的發生率較低，因此積體電路的效能可得到改善。
另外，透過在形成導電特徵部件之前，用介電層的化學處理取代形成阻障層，可使半導體製造製程更加有效並降低了成本。舉例來說，在一些情況下，形成阻障層可利用交替前驅物的多個沉積循環週期來形成導電阻障層的一完整單層，使完整單層包括對下方表面的完全覆蓋。根據一些實施例，此處所述的處理比起形成導電阻障層可為快速製程，且可在低溫下進行(因而減少熱預算)，如以下實施例中所述。在一些實施例中，每個前驅物的單次循環週期可實現所提出的表面特性。
再者，可形成具高深寬比的導電特徵部件，其說明於下方實施例中。因為處理介電層而於介電開口內所增加的相較於沉積於介電開口內的導電阻障層的厚度說是很小的。因此，導電材料有更多的空間來更有效進行沉積，並且在開口的上部有更少的堆積，因而允許導電材料沉積於更窄及更深的開口 內。
第1至16圖繪示出根據一些實施例之積體電路的導電特徵部件及內連接結構的中間製造階段的剖面示意圖。第1至6圖及第14至第16圖繪示出使用單鑲嵌製程形成內連接結構的接觸插塞。第7至13圖繪示出使用單鑲嵌或雙製程形成內連接結構的導線及金屬化層(包括金屬化接線及金屬化介層連接窗(via))。
第1圖繪示出根據一些實施例之位於晶圓100上的半導體結構(其包括一基底50(例如，半導體基底)，其中各種電子裝置可形成於基底50上)的剖面示意圖。在隨後的圖式中，可在各種電子裝置及基底50上形成一多層內連接系統。正如以下將詳細說明般，第1圖繪示出在基底50上形成的鰭式場效電晶體(Fin field effect transistor,FinFET)裝置60。在後續圖式中，在其上形成多個內連接層。平面式電晶體、閘極全繞式(gate-all-around,GAA)電晶體及其他類型的裝置也都涵蓋於本揭露的範圍內。
第1圖中所繪示的基底50可包括塊材半導體基底或絕緣體上覆矽(silicon-on-insulator,SOI)基底。絕緣體上覆矽(SOI)基底包括一絕緣體層，位於作為絕緣體上覆矽(SOI)基底的主動層的薄半導體層下方。由半導體構成的主動層與塊材半導體通常包括晶體半導體材料矽，但也可包括一或多種其他半導體材料，諸如鍺、矽鍺合金、化合物半導體(例如，GaAs、AlAs、InAs、GaN、AlN及相似物)，或其合金(例如，GaxAl1-xAs、GaxAl1-xN、InxGa1-xAs及相似物)、氧化物半導體(例如，ZnO、SnO2、TiO2、Ga2O3及相似物)或其組合。半導體材料可為摻雜或未摻雜的。可使用的其他基底包括多層基底、漸變式基底或混合晶向(orientation)基底。
第1圖中的鰭式場效電晶體(FinFET)裝置60繪示為三維金屬氧化物半導體場效應電晶體(MOSFET)結構，形成於半導體突起物的鰭型條(其稱為被稱為鰭部58)內。第1圖所示的剖面為沿著鰭部的縱軸平行於源極及汲極區54之間的電流流向的方向。鰭部58可透過使用微影及蝕刻技術對基底進行圖案化形成。舉例來說，可使用間隔物圖像轉移(spacer image transfer,SIT)圖案化技術。在此方法中，犧牲層形成於基底上，並使用合適的微影及蝕刻製程形成芯軸。使用自對準製程，在芯軸旁側形成間隔物。然後透過適當的選擇性蝕刻製程去除犧牲層。然後，每個餘留的間隔物可作為一硬式罩幕，透過使用，例如，反應離子蝕刻(reactive ion etching,RIE)於基底50內蝕刻出一溝槽，來形成對應的鰭部58。第1圖繪示出單一鰭部58，然而基底50可包括任何數量的鰭部。
第1圖中繪示出沿鰭部58的兩相對側壁形成的淺溝槽隔離(Shallow trench isolation,STI)區域62。淺溝槽隔離(STI)區域62可透過沉積一或多種介電材料(例如，氧化矽)以完全填充鰭部周圍的溝槽，然後凹陷介電材料的上表面而形成。淺溝槽隔離(STI)區域62的介電材料可使用高密度電漿化學氣相沉積(high density plasma chemical vapor deposition,HDP-CVD)、低壓化學氣相沉積(low-pressure CVD,LPCVD)、次常壓化學氣相沉積(sub-atmospheric CVD,SACVD)、流動式化學氣相沉積(flowable CVD,FCVD)、旋塗及/或相似的方法，或其組合來進行沉積。沉積之後，可進行一退火製程或固化製程。在一些情況下，淺溝槽隔離(STI)區域62可包括一襯層，例如，透過氧化矽表面生長的熱氧化襯層。凹陷製程可使用，例如，平坦化製程(例如，化學機械研磨(chemical mechanical polish,CMP))，接著進行選擇性蝕刻製程(例如，濕式蝕刻或乾式蝕刻或其組合)，其可凹陷位於淺溝槽隔離(STI)區域62的介電材料的上表面，使鰭部 58的上部從周圍的絕緣淺溝槽隔離(STI)區域62突出。在一些情況下，用於形成鰭部58的圖案化硬式罩幕也可由平坦化製程去除。
在一些實施例中，第1圖中繪示的鰭式場效電晶體(FinFET)裝置60的閘極結構68為高k值金屬閘極(high-k,metal gate,HKMG)閘極結構，其可使用後閘極製造流程來形成。在後閘極製程中，於形成淺溝槽隔離(STI)區域62之後，會形成犧牲的虛置閘極結構(未繪示)。虛置閘極結構可包括一虛置閘極介電層、一虛置閘極電極及一硬式罩幕。首先，可沉積一虛置閘極電材料(例如，氧化矽、氮化矽、氮氧化矽或相似材料)。接著，虛置閘極電材料(例如，非晶矽、多晶矽或相似材料)可沉積於虛置閘極材料上，然後進行平坦化處理(例如，透過化學機械研磨(CMP))。硬式罩幕層(例如，氮化矽、碳化矽或相似材料)可形成於虛置閘極材料上。虛置閘極結構的製作為透過對硬式罩幕進行圖案化，並利用適當的微影及蝕刻技術將圖案轉移至虛置閘極介電及虛置閘極材料。虛置閘極結構可沿著突出的鰭部58的多個側面延伸，並延伸於位於淺溝槽隔離(STI)區域62的表面的鰭部58之間。如以下所述，虛置閘極結構可由第1圖中所繪示的閘極結構68取代。第1圖中繪示於右側的閘極結構68(見於鰭部58的頂部)為一主動閘極結構的示例，主動閘極結構沿著鰭部58的側壁延伸，且位於突出於淺溝槽隔離(STI)區域62上方的鰭部58部分。第1圖中繪示於左側的閘極結構68為延伸於淺溝槽隔離(STI)區域62上方的閘極結構的一示例，例如位於兩相鄰的鰭部58之間。用於形成虛置閘極結構及硬式罩幕的材料可使用任何合適的方法進行沉積，例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(plasma-enhanced CVD,PECVD)、原子層沉積(atomic layer deposition,ALD)、電漿增強原子層沉積(plasma-enhanced ALD,PEALD)或相似方法或透過半導體表面的熱氧化或其組合。
形成鰭式場效電晶體(FinFET)裝置60的源極及汲極區54及間隙壁72，繪示於第1圖中，例如自對準於虛置閘極結構。間隙壁72可透過在虛置閘極結構完成後對間隔介電層進行沉積及異向性蝕刻來形成。間隔介電層可包括一或多個介電層，例如氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳化矽、相似物或其組合。異向性蝕刻製程從虛置閘極結構的頂部移除間隔介電層，留下沿虛置閘極結構的側壁的間隙壁72橫向延伸至鰭部58的局部表面(如第1圖的右側所繪示)上或淺溝槽隔離(STI)區域62的表面(如第1圖的左側所繪示)上。
源極及汲極區54為接觸鰭部58的半導體區域。在一些實施例中，源極及汲極區54可包括重摻雜區域及相對上輕摻雜汲極(lightly-doped drain,LDD)延伸區。重摻雜區域利用間隙壁72與虛置閘極結構隔開。輕摻雜汲極(LDD)區域可在形成間隙壁72之前形成，因此延伸於間隙壁72下方。在一些實施例中，其進一步延伸到虛置閘極結構下方的局部半導體。舉例來說，輕摻雜汲極(LDD)區域可透過使用離子佈植製程植入摻雜物(例如，As、P、B、In或相似物)形成。
源極及汲極區54可包括磊晶生長的區域。舉例來說，在形成輕摻雜汲極(LDD)區域後，可形成間隙壁72。隨後，可形成重摻雜源極及汲極區自對準於間隙壁72。特別的是，重摻雜源極及汲極區可透過先蝕刻鰭部以形成凹槽，再透過選擇性磊晶生長(selective epitaxial growth,SEG)製程於凹槽內沉積晶體半導體材料，此材料可填充凹槽，且通常延伸至鰭部的原始表面以外及上方，形成一突起的源極-汲極結構，如第1圖中所繪示。晶體半導體材料可為元素形式(例如，Si或Ge或相似物)的或合金形式(例如，Si1-xCx或Si1-xGex、Si1-x-yGexCy或相似物)的。選擇性磊晶生長(SEG)製程可使用任何合適的磊晶生長方法，例如汽相/固相/液相磊晶(VPE、SPE、LPE)或金屬有機化學氣相沉積(metal-organic CVD, MOCVD)或分子束磊晶(molecular beam epitaxy,MBE)或相似的方法。高劑量的摻雜物(例如，從1014cm-2到1016cm-2)可在選擇性磊晶生長(SEG)期間原位導入重摻雜源極及汲極區54，或在選擇性磊晶生長(SEG)之後透過離子佈植製程導入重摻雜源極及汲極區54，或透過其組合導入重摻雜源極及汲極區54。源極及汲極區54可由其他製程形成，例如摻雜物或相似物的離子佈植。
仍請參照第1圖，在上述結構上沉積一第一內層介電(interlayer dielectric,ILD)層76。在一些實施例中，在沉積內層介電(ILD)材料之前，可沉積由合適的介電材料(例如，氮化矽、碳化矽或相似材料或其組合)構成的一接觸蝕刻停止層(contact etch stop layer,CESL)(不具體繪示出)。可進行一平坦化製程(例如，化學機械研磨(CMP)，以去除虛置閘極材料的上表面上多餘的內層介電(ILD)材料及任何餘留的硬式罩幕材料，以形成一上表面，其中露出虛置閘極材料的上表面被，且實質上與第一內層介電(ILD)層76的上表面共平面。
然後，繪示於第1圖中的高k值金屬閘極(HKMG)閘極結構68可透過先使用一或多種蝕刻技術去除虛置閘極結構來形成，從而在對應的間隙壁72之間形成凹槽。接下來，可依序沉積由一或多個介電層構成的一取代閘極介電層66以及由一或多個導電材料構成的一取代導電閘極層64，以完全填充凹槽。閘極介電層66包括，例如，高介電材料，諸如金屬的氧化物及/或矽酸鹽(例如，Hf、Al、Zr、La、Mg、Ba、Ti及其他金屬的氧化物及/或矽酸鹽)、氮化矽、氧化矽、相似物，或其組合或其多層。在一些實施例中，導電閘極層64可為一多層金屬閘極堆疊，包括在閘極介電層66的頂部依序形成的一阻障層、一功函數層及一閘極填充層。阻障層的示例材料包括TiN、TaN、Ti、Ta或相似材料或其多層組合。功函數層可包括用於p型FET的TiN、TaN、Ru、Mo、Al，以及用於n 型FET的Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr。也可使用其他合適的功函數材料或其組合或其多層。填充凹槽其餘部分的閘極填充層可包括金屬，例如Cu、Al、W、Co、Ru、相似物或其組合或其多層。用來形成閘極結構的材料可透過任何合適的方法進行沉積，例如，化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(ALD)、電漿增強原子層沉積(PEALD)、電化學鍍(electrochemical plating,ECP)、無電電鍍及/或相似方法。閘極結構層(導電閘極層64及閘極介電層66)的多餘部分可使用，例如，化學機械研磨(CMP)製程自第一內層介電(ILD)層76的上表面去除。由此產生的結構，如第1圖所示，可具有實質上共平面表面，包括第一內層介電(ILD)層76、間隙壁72，以及高k值金屬閘極(HKMG)閘極層的餘留部分(亦即，閘極結構層(導電閘極層64及閘極介電層66))的露出上表面。閘極結構層(導電閘極層64及閘極介電層66)嵌入於對應的間隙壁72之間。
如第1圖中所繪示，在基底50內形成的電子裝置的電極可使用穿過中間的介電層形成的導電連接器(例如，下層接觸插塞74)電性連接第一內連接層的導電特徵部件(形成於後續圖式中)。在第1圖中所繪示的示例中，下層接觸插塞74電性連接鰭式場效電晶體(FinFET)裝置60的源極及汲極區54。下層接觸插塞74可利用微影技術形成。舉例來說，可在第一內層介電(ILD)層76上形成圖案化的罩幕，並用於蝕刻出開口(其延伸至第一內層介電(ILD)層76)，以露出部分的源極及汲極區54。在一些實施例中，可使用異向性乾式蝕刻製程，其中蝕刻分兩個相繼步驟進行。在蝕刻製程的第一步驟中使用的蝕刻劑，相較於對接觸蝕刻停止層(CESL)的材料(其以襯層形式形成於由重摻雜區域構成的源極及汲 極區54的上表面)的蝕刻率來說，對第一內層介電(ILD)層76的材料有較高的蝕刻率。一旦蝕刻製程的第一步驟露出接觸蝕刻停止層(CESL)，就可進行蝕刻製程的第二步驟，其中可切換蝕刻劑，以選擇性去除接觸蝕刻停止層(CESL)。雖然繪示出第一內層介電(ILD)層76，但具有兩個或更多個內層介電(ILD)層的實施例也涵蓋於本揭露的範圍內。
在一些實施例中，可在第一內層介電(ILD)層76的開口內形成一導電襯層。隨後，用導電填充材料填充開口。襯層包括阻障金屬，用於減少導電材料從下層接觸插座74向周圍介電材料外擴散。在一些實施例中，襯層可包括兩個阻障金屬層。第一阻障金屬層與源極及汲極區54的半導體材料接觸，隨後可與源極及汲極區54的重摻雜半導體發生化學反應，形成低電阻的歐姆接觸。之後，可移除未反應的金屬。舉例來說，若源極及汲極區54的重摻雜半導體為矽或矽鍺合金半導體，第一阻障金屬層可包括Ti、Ni、Pt、Co、其他合適的金屬或其合金。導電襯層的第二阻障金屬層可另外包括其他金屬(例如，TiN、TaN、Ta或其他合適的金屬或其合金)。可使用任何可接受的沉積技術(例如，化學氣相沉積(CVD)、原子層沉積(ALD)、電漿增強原子層沉積(PEALD)、電漿增強化學氣相沉積(PECVD)、物理氣相沉積(PVD)、電化學鍍(ECP)、無電電鍍、相似方法或其任何組合)，在導電層上沉積導電填充材料(例如，W、Al、Cu、Ru、Ni、Co、這些的合金、相似物或其任何組合)，以填充接觸開口。接下來，可使用平坦化製程(例如，化學機械研磨(CMP))，從第一內層介電(ILD)層76的表面上去除所有導電材料的多餘部分。由此產生的導電插塞延伸至第一內層介電(ILD)層76，並構成下層接觸插塞74，且物理及電性連接電子裝置的電極，如第1圖中所繪示的三閘極鰭式場效電晶體(FinFET)。在此示例中，位於淺溝槽隔離(STI)區 域62上方的電極的接點及位於鰭部58上方的電極的接點是使用相同的製作步驟同時形成的。然而，在其他實施例中，此兩種類型的接點也可各自形成。
在第2圖中，一第二內層介電(ILD)層78可沉積於第一內層介電(ILD)層76(如第1圖所示)上。在一些實施例中，在沉積內層介電(ILD)材料之前，可沉積由合適的介電材料(例如，氮化矽、碳化矽、或相似物或其組合)構成的另一接觸蝕刻停止層(CESL)(未具體繪示出)。可進行一平坦化製程(例如，化學機械研磨(CMP))，以去除多餘的內層介電(ILD)材料，形成平順的上表面。在一些實施例中，形成第一內層介電(ILD)層76及第二內層介電(ILD)層78的絕緣材料可包括氧化矽、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼矽酸鹽玻璃(borosilicate glass,BSG)、摻硼磷矽酸鹽玻璃(boron-doped phosphosilicate glass,BPSG)。未摻雜的矽酸鹽玻璃(undoped silicate glass,USG)，低介電常數(low-k)介電材料(例如，氟矽酸鹽玻璃(fluorosilicate glass,FSG)、碳氧化矽(SiOCH)、摻碳氧化物(carbon-doped oxide,CDO)、流動式氧化物或多孔性氧化物(例如，乾凝膠(xerogels)/氣凝膠(aerogels))或相似物或其組合。用於形成第一內層介電(ILD)層76及第二內層介電(ILD)層78的絕緣材料可使用任何合適的方法進行沉積，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電漿增強原子層沉積(PEALD)、電漿增強化學氣相沉積(PECVD)、次常壓化學氣相沉積(SACVD)、流動式化學氣相沉積(FCVD)、旋塗及/或相似方法或其組合。在一些實施例中，一或多個蝕刻停止層(未具體繪示出)也形成於所繪示的內層介電(ILD)層上方及/或下方的結構上。
在第3圖中，在第二內層介電(ILD)層78內形成開口80。開口80的製作可包括進行微影製程以蝕刻一罩幕層(未具體繪示出)，以便形成初始開口。 微影製程可包括在罩幕層上形成光阻(也未具體繪示出)，圖案化具有對應於開口80的開口的光阻，透過罩幕層延伸開口80，然後去除光阻。開口80透過使用可接受的蝕刻技術延伸至第二內層介電(ILD)層78。在一實施例中，開口80由異向性乾式蝕刻製程形成。舉例來說，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，反應氣體可選擇性蝕刻第二內層介電(ILD)層78，而未明顯蝕刻罩幕層。蝕刻製程一直進行到開口80露出接觸蝕刻停止層(CESL)(未具體繪示出)。舉例來說，蝕刻製程可包括使用電漿自蝕刻劑氣體中形成反應物質。在一些實施例中，電漿可為遠端電漿。蝕刻氣體可包括氟碳化學，例如C4F6/CF4/C5F及NF3/O2/Ar/H3/H2、相似物或其組合。在一些實施例中，蝕刻劑使用以O2或Ar作為載氣的氟碳化學。去除開口80內的接觸蝕刻停止層(CESL)部分，以露出下層接觸插塞74。接觸蝕刻停止層(CESL)可使用對接觸蝕刻停止層(CESL)的材料具有選擇性的異向性濕式或乾式蝕刻來去除。舉例來說，接觸蝕刻停止層(CESL)可使用異向性濕式蝕刻來去除，其使用蝕刻反應物(例如，H2O2)。用於去除接觸蝕刻停止層(CESL)的蝕刻製程可與用於形成開口80的蝕刻製程不同(例如，可使用不同的蝕刻劑及/或其他蝕刻製程參數)。
如第3圖的放大部分所繪示，在一些實施例中，在形成及圖案化第二內層介電(ILD)層78之後，第二內層介電(ILD)層78可具有從露出的表面延伸的羥基(-OH基)的濃度。露出的羥基的濃度可約在1×1014羥基/cm2至7×1014羥基/cm2之間，例如約在4×1014羥基/cm2。在某些實施例中，在對第二內層介電(ILD)層78進行圖案化後，進行一清洗製程，此增加了從露出表面延伸的羥基的密度。清洗製程可包括使用諸如過氧化氫(H2O2)、氫氧化銨(NH4OH)、過氧化銨((NH4)2O2)、水、稀釋氫氟酸(dHF)或相似物及/或其組合(例如，包括氫氧化銨、過氧化 氫及水(APM溶液)的標準清液1(Standard Clean 1,SC1))的材料來清洗晶圓。在清洗製程之後，露出的羥基的濃度可約在1x1015羥基/cm2至7x1015羥基/cm2之間，例如，約在4x1015羥基/cm2。
在第4圖中，在第二內層介電(ILD)層78上形成自對準單層(self-aligned monolayer,SAM)84。如後續所述，自對準單層84透過增加金屬在金屬表面上的生長與第二內層介電(ILD)層78及/或自對準單層84的表面之間的選擇性，在後續的步驟中保護第二內層介電(ILD)層78(或部分的第二內層介電(ILD)層78)免遭受金屬生長。自對準單層84可透過單層前驅物與從第二內層介電(ILD)層78表面延伸的羥基反應而形成。在一些實施例中，反應產物可包括從上述的羥基中取代氫原子或者完全取代羥基的附著部分。然後，氫原子或羥基將從環境中清除。反應之後的結果，產物可沿第二內層介電(ILD)層78的表面形成一單層。在一同形成自對準單層84時，附著部分可彼此橫向鍵結，或包括分離部分。在後者的情況下，分離部分可能對彼此具有化學吸引力。因此，用詞“單層”是指包括即使新附著的官能基團沒有相互鍵結形成一連續性化學結構，附著的官能基團也會覆蓋第二內層介電(ILD)層78的表面的情況。
在一些實施例中，自對準的單層84是透過將含矽的單層前驅物流經第二內層介電(ILD)層78的表面而形成的。如第4圖的放大部分所示，單層前驅物及第二內層介電(ILD)層78表面所露出的羥基發生交換反應，導致第二內層介電(ILD)層78的表面矽烷化(silylation)。單層前驅物的矽附著於第二內層介電(ILD)層78上。單層前驅物可有以下的化學結構：
Figure 110134535-A0305-02-0017-1
其中R1為包括氫氧化物(-OH)的官能基團，R2、R3及R4中各個為一官能基團，例如疏水官能基團，其包括甲基(-CH3)、乙基(-CH2CH3)、氮、氨基負離子(-NH2)、苯、咪唑或相似物的官能基團。R2、R3及R4可包括彼此相同或不同的官能基團。在矽烷化反應中，R1官能基團將與附著至第二內層介電(ILD)層78的羥基中的氫結合。由此產生的R1-H產物將呈現氣態，並與第二內層介電(ILD)層78脫開，以便之後從系統中去除。前驅物的餘留部分中的矽將與來自羥基的氧鍵結。
在一些實施例中，自對準單層84是透過在第二內層介電(ILD)層78的表面上流動非反應性(或實質上非反應性)單層前驅物形成的。單層前驅物可包括，例如，一有機分子(其未與第二內層介電(ILD)層78發生任何顯著反應，包括沿第二內層介電(ILD)層78表面露出的羥基)。反而，有機分子可選擇性沉積於第二內層介電(ILD)層78上，而未形成於露出的下層接觸插塞74或閘極電極64上。在一些實施例中，有機分子與羥基形成氫鍵。儘管有機分子可能不會發生反應，但有機分子可會被吸引至第二內層介電(ILD)層78，特別是沿著第二內層介電(ILD)層78的露出表面的羥基。有機分子可包括疏水分子，包括碳氫化合物，例如烷烴(例如，己烷、庚烷、辛烷、環己烷)、苯環或相似物，或其他不含羥基或氧的分子或官能基團。
形成包括疏水分子或疏水官能基團的自對準單層84的結果，第二 內層介電(ILD)層78的表面可從親水性轉換為疏水性。在形成自對準單層84之前以及在清洗第二內層介電(ILD)層78之前，測量第二內層介電(ILD)層78的露出表面與水的接觸角約在3°至5°之間。在形成自對準單層84之後，測量第二內層介電(ILD)層78的露出表面(包括自對準單層84)，其與水具有約在10°至15°的更大接觸角。
在第5圖中，導電材料90填充至開口80內。導電材料90可為金屬材料，包括金屬或金屬合金，例如鎢、鈷、銅或其合金。導電材料90可使用化學氣相沉積(CVD)、原子層沉積(ALD)或相似方法，並透過在晶圓100上流經金屬前驅物而形成。舉例來說，金屬前驅物可包括一含金屬分子，例如六氟化鎢(WF6)。導電材料90的生長牽涉，例如，金屬前驅物與環境中氫氣之間的交換反應，使得來自金屬前驅物的氟(例如，在六氟化鎢(WF6)的情況下)將與氫結合形成氫氟氣體(HF)或與氟結合形成氟氣(F2)，而來自金屬前驅物的鎢將附著於下方金屬(例如，露出的閘極電極64、下層接觸插塞74或導電材料90的已沉積部分)。
存在自對準單層84的好處包括在導電材料90生長之前無需沉積種子層或導電阻障層(例如，氮化鈦或氮化鉭)。通常為了確保完全覆蓋，種子層或導電阻障層需要比自對準的單層84的厚度更大。因此，如果沒有種子層或阻障層，導電材料90於開口80內具有更多進入及生長空間，而允許有更高的深寬比，如約在0.4至0.8之間，例如約在0.6。另外，在沉積過程中，導電材料90選擇性沉積於下方金屬(例如，閘極電極64及下層接觸插塞74)上，而不是沉積於第二內層介電(ILD)層78及自對準單層84上。由於成核位置主要是在閘極電極64及下層接觸插塞74上，因此防止或減少成核及沉積於第二內層介電(ILD)層78上的選擇性損失，因而提高製程效率(例如，較短的製程時間)及增加良率。
在第6圖中，透過對導電材料90、自對準單層84及第二內層介電(ILD)層78進行平坦化(例如，化學機械研磨(CMP))來形成上層接觸插塞92。如此一來，上層接觸插塞92及第二內層介電(ILD)層78的上表面將為齊平的。另外，自對準單層84可從第二內層介電(ILD)層78的上表面去除，同時仍然直接夾設於第二內層介電(ILD)層78與上層接觸插塞92之間。因此，在沒有種子層或導電阻障層的情況下，上層接觸插塞92整體包括導電材料90的材料，因而在使用完成的半導體裝置期間改善其導電性。
在一些實施例中，特別是當有機分子用於形成自對準單層84時，可使用清潔步驟來從第二內層介電(ILD)層78的上表面去除自對準單層84。在那些實施例中，平坦化步驟可接續清潔步驟之後進行，或者若沉積的導電材料90已充分形成成為上層接觸插塞92，則平坦化步驟可為選擇性的。清洗步驟可包括使用去離子水(DI)、稀釋氫氟酸(dHF)、相似物或其任何組合來清洗晶圓100。
在第7圖中，在第二內層介電(ILD)層78及上層接觸插塞92上形成一蝕刻停止層108。蝕刻停止層108可由碳化矽、氮化矽、氮氧化矽、氮碳化矽或相似物形成。蝕刻停止層108可透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋塗介電(spin-on-dielectric)製程、相似製程或其組合形成。
仍請參照第7圖，在蝕刻停止層108上形成一金屬間介電(inter-metal dielectric,IMD)層110。金屬間介電(IMD)層110可為由具有k值低於約3.0的低k值介電材料所形成的膜層。金屬間介電(IMD)層110可為由具有k值低於約2.5的k值的超低k值(extra-low-k,ELK)介電材料所形成的膜層。在一些實施例中，金屬間介電(IMD)層110可由含氧及/或含碳的低k值介電材料、含氫矽氧烷 (Hydrogen SilsesQuioxane,HSQ)、甲基矽氧烷(MethylSilsesQuioxane,MSQ)或相似物形成。蝕刻停止層108的材料與金屬間介電(IMD)層110具有較高的蝕刻選擇性，因此蝕刻停止層108可用於在後續的製程步驟中停止對於金屬間介電(IMD)層110的蝕刻。
在一些實施例中，金屬間介電(IMD)層110由多孔材料形成，例如SiOCN、SiCN、SiOC、SiOCH或相似材料，並且可透過在蝕刻停止層108上最初形成的前驅物層來形成。前驅物層可包括一基質(matrix)材料及插入基質材料內的致孔劑，或者也可包括無致孔劑的基質材料。在一些實施例中，前驅物層可透過使用諸如電漿增強化學氣相沉積(PECVD)製程共同沉積基質及致孔劑來形成，其中基質材料與致孔劑同時沉積，因而形成基質材料及致孔劑混合的前驅物層。然而，正如所屬技術領域中具有通常知識者所理解的，使用同步電漿增強化學氣相沉積(PECVD)製程的共同沉積並非唯一可用於形成前驅物層的製程。也可利用任何合適的製程，例如預混合基質材料及致孔劑材料成液體，然後將混合物旋塗於蝕刻停止層108上。
基質材料或基體介電材料可使用諸如電漿增強化學氣相沉積(PECVD)製程形成，然而也可使用任何合適的製程，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)或甚至是旋塗。電漿增強化學氣相沉積(PECVD)製程可利用前驅物，例如甲基二乙氧基矽烷(methyldiethoxysilane,DEMS)，然而也可使用其他前驅物，例如其他矽烷、烷基矽烷(例如，三甲基矽烷及四甲基矽烷)、烷氧基矽烷(例如，甲基三乙氧基矽烷(methyltriethoxysilane,MTEOS)、甲基三甲氧基矽烷(methyltrimethoxysilane,MTMOS)、甲基二甲氧基矽烷(methyldimethoxysilane,MDMOS)、三甲基甲氧基矽烷(trimethylmethoxysilane,TMMOS)及二甲基二甲氧 基矽烷(dimethyldimethoxysilane,DMDMOS))、線性矽氧烷及環狀矽氧烷(例如，八甲基環四矽氧烷(octamethylcyclotetrasiloxane,OMCTS)及四甲基環四矽氧烷(tetramethylcyclotetrasiloxane,TMCTS))、這些的組合或相似物。然而，正如所屬技術領域中具有通常知識者所理解的，此處列出的材料及製程僅供說明，並未作為實施例的限制，因為可選擇使用任何其他合適的基質前驅物。
致孔劑可為分子，其在基質材料凝固後，可從基質材料內移除，以便在基體內形成孔隙，因而降低金屬間介電(IMD)層110的介電常數的總體值。致孔劑可為一種材料，其大到足以形成孔隙，同時也小到足以使各個孔隙的大小不會過度取代基質材料。因此，致孔劑可包括有機分子，例如α-萜品烯(alpha-terpinene ATRP)(1-異丙基-4-甲基-1,3-環己二烯)或環辛烷(船形)或1,2-雙(三乙氧基矽)乙烷矽。
在前驅物層與分散在基質材料內的致孔劑形成後，將致孔劑從基質材料中去除，以在基質材料內形成孔隙。在一實施例中，透過退火來進行致孔劑的去除，退火可分解及汽化致孔劑材料，因而使致孔劑材料擴散並離開基質材料，留下結構完整的多孔性介電材料作為金屬間介電(IMD)層110。舉例來說，可退火約在200℃至500℃的範圍(例如，約400℃)進行約10秒至600秒的範圍(例如，約200秒)。另外，也可使用其他合適的製程來去除致孔劑，例如使用紫外線(UV)輻射來照射致孔劑，以分解致孔劑，或利用微波來分解致孔劑。
在第8圖中，在金屬間介電(IMD)層110上形成一膜層堆疊。根據一些實施例，膜層堆疊用來形成與上層接觸插塞92電性連接的導電線。膜層堆疊包括一緩衝層124及一罩幕層126。在一些實施例中，膜層堆疊包括一層以上的緩衝層及罩幕層，其可以交替的方式形成。
緩衝層124形成於金屬間介電(IMD)層110上，而罩幕層126形成在緩衝層124上。緩衝層124可由介電材料形成，例如氧化矽，並且可透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋塗介電製程或相似方式形成。罩幕層126可由包括金屬的材料(例如，氮化鈦、鈦、氮化鉭、鉭或相似物)形成，並可透過物理氣相沉積(PVD)、射頻物理氣相沉積(Radio Frequency PVD,RFPVD)、原子層沉積(ALD)或相似方式形成。在後續的製程步驟中，將罩幕層126形成一圖案。然後，以罩幕層126作為蝕刻罩幕，其中罩幕層126的圖案用來蝕刻金屬間介電(IMD)層110。緩衝層124在金屬間介電(IMD)層110與罩幕層126之間降低應力。
在第9圖中，在罩幕層126內形成開口130。開口130的製作可包括進行微影製程來蝕刻罩幕層126，以便形成初始開口。微影製程可包括在罩幕層126上形成光阻(未具體是繪示出)，以對應於開口130的開口來圖案化光阻，而將開口130延伸穿過罩幕層126，然後去除光阻。
在第10圖中，開口130延伸穿過緩衝層124及金屬間介電(IMD)層110。可透過使用可接受的蝕刻技術來延伸開口130。在一實施例中，開口130是由異向性乾式蝕刻製程形成的。舉例來說，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，此反應氣體可選擇性蝕刻金屬間介電(IMD)層110而未明顯蝕刻罩幕層126。進行蝕刻製程直至開口130露出蝕刻停止層108。舉例來說，蝕刻製程可包括使用電漿從蝕刻劑氣體中形成反應物質。在一些實施例中，電漿可為遠端電漿。蝕刻氣體可包括氟碳化學，例如C4F6/CF4/C5F及NF3/O2/Ar/H3/H2、相似物或其組合。在一些實施例中，蝕刻劑使用以O2或Ar作為載氣的氟碳化學。
在第11圖中，去除開口130內的蝕刻停止層108部分，以露出位於 下方的上層接觸插塞92。蝕刻停止層108可使用對蝕刻停止層108的材料具有選擇性的異向性濕式或乾式蝕刻來去除。舉例來說，可使用異向性濕式蝕刻(其使用蝕刻劑，例如H2O2)去除蝕刻停止層108。用於去除蝕刻停止層108的蝕刻製程可與用於形成開口130的蝕刻製程不同(例如，可使用不同的蝕刻劑及/或其他蝕刻製程參數)。
在第12圖中，在晶圓100的露出表面上及開口130內形成一阻障層140。根據一些實施例，阻障層140的製作可包括物理氣相沉積(PVD)、原子層沉積(ALD)或其組合。在一些示例性的沉積製程中，將Ar導入放置有晶圓100的對應沉積反應室(未繪示)，以從使用於物理氣相沉積(PVD)中的對應靶材(未繪示)中濺鍍金屬離子(例如，鈦(Ti+)或鉭(Ta+))或無電荷原子(例如，鈦(Ti)或鉭(Ta))。氮氣可加入於製程氣體中。濺鍍的金屬離子沉積於晶圓100上，形成阻障層140，其為導電的。在阻障層140的沉積中，可應用直流電及/或射頻(RF)功率。在沉積之後，阻障層140包括位於金屬間介電(IMD)層110正上方的部分、位於開口130的側壁上的部分(例如，罩幕層126、緩衝層124、金屬間介電(IMD)層110及蝕刻停止層108的側壁)以及位於開口130的底部的部分。
仍請參照第12圖，在晶圓100的露出表面上及開口130內形成一襯層142。襯層142可由鈷、鉭、鈦、氮化鉭、氮化鈦、釕或相似物形成，且可透過沉積製程形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、相似方法或其組合。
導電材料150沉積於襯層142上並填充至開口130內。過量的導電材料150也可沿著襯層142的上表面形成。導電材料150可為金屬材料，包括金屬或金屬合金，例如銅、銀、金、鎢、鈷、鋁，或其合金。在一些實施例中，導 電材料150的製作包括沉積薄的一種子層(未繪示)，其可包括銅或銅合金，並使用化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電化學鍍(ECP)(例如，高壓電化學鍍(ECP))或無電電鍍填充開口130的剩餘部分。
根據一些實施例，可使用沉積方法(例如，物理氣相沉積(PVD))來形成開口130內的導電材料150。舉例來說，可在室溫下進行第一次銅沉積，隨後可在約150℃至約300℃下進行約1分鐘至約5分鐘的回流製程。一或多次銅沉積及回流製程可在第一循環週期之後進行。總體來說，可有一到五次或更多的沉積及回流製程的交替循環週期。
仍請參照第12圖，可進行一平坦化製程，以去除多餘的導電材料150、襯層142及阻障層140，因而在開口130內形成導電線160。另外，平坦化製程可去除罩幕層126及緩衝層124的餘留部分，因而露出金屬間介電(IMD)層110。平坦化製程可為磨削或化學機械研磨(CMP)，並且可進行至導電材料150、襯層142、阻障層140及金屬間介電(IMD)層110的上表面為齊平的，或者為實質上齊平的。導電線160包括導電材料150的餘留部分以及沿導電材料150的側壁及底部延伸的襯層142及阻障層140的餘留部分。因此，導電線160在物理上及電性上連接上層接觸插塞92。
可使用化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電漿增強原子層沉積(PEALD)、電化學鍍(ECP)、無電電鍍、及/或相似方法在金屬間介電(IMD)層110、阻障層140、襯層142及導電材料150上沉積一蓋層170。蓋層170可包括鈷、釕、相似物或其任何組合。蓋層170可視作導電線160的一部分。根據一些實施例，蓋層170使用化學氣相沉積(CVD)進行沉積的。沉積可使用鈷前驅物，其包括一分子，具有附 著於碳、氧、氫或其組合的鈷。在沉積蓋層170的材料後，可用任何合適的方法去除多餘的部分，例如使用微影。因此，可在蓋層170的材料上形成光阻(未具體繪示出)，並進行圖案化，以露出蓋層170的材料中未位於導電線160(例如，襯層142及導電材料150)正上方的部分。然後可透過蝕刻或任何合適的方法去除上述露出的部分。在一些實施例中，選擇性沉積蓋層170於導電材料150上。另外，局部的蓋層170也可沉積於襯層142(或許還有阻障層140)上。蓋層170可使用與阻障層140、襯層142或導電材料150有關的任何技術進行沉積。根據一些實施例，蓋層170的厚度可約在15Å至50Å之間。
根據一些實施例且未具體繪示出，在沉積蓋層170之前，可蝕刻及凹陷導電線160(例如，導電材料150及襯層142)的上部約0Å至50Å之間。接下來，蓋層的材料可透過以上所列出的方法之一(例如，透過化學氣相沉積(CVD)進行選擇性沉積)，沉積於上述結構上並填入凹槽。
在第13圖中，在金屬間介電(IMD)層110及導電線160上形成一蝕刻停止層208。蝕刻停止層208可由相似的材料及透過相似的製程形成，如上述與蝕刻停止層108有關的說明。
仍請參照第13圖，在蝕刻停止層208上形成金屬間介電(IMD)層210。金屬間介電(IMD)層210可由相似的材料及透過相似的製程形成，如上述與金屬間介電(IMD)層110有關的說明。蝕刻停止層208的材料與金屬間介電(IMD)層210具有高的蝕刻選擇比，因此蝕刻停止層208可用於在後續的製程步驟中停止對於金屬間介電(IMD)層210的蝕刻。
在金屬間介電(IMD)層210上形成一膜層堆疊。根據一些實施例，膜層堆疊用於形成與導電線160電性連接的金屬化接線及介層連接窗。膜層堆疊 (未具體繪示出)包括一緩衝層及一罩幕層。在一些實施例中，膜層堆疊包括一層以上的緩衝層及罩幕層，其可以交替的方式形成。上述緩衝層及罩幕層可由相似材料及相似製程形成，如上述與緩衝層124及罩幕層126有關的說明。
然後，在上述罩幕層內形成開口(未具體繪示出)，且開口延伸穿過上述緩衝層、金屬間介電(IMD)層210及蝕刻停止層208。這些開口可透過上述與開口130有關的可接受蝕刻技術及蝕刻劑來形成並延伸。這些開口露出位於下方的導電線160(具體為蓋層170，若有使用)。蝕刻停止層208可使用對蝕刻停止層208的材料具有選擇性的異向性濕式或乾式蝕刻來去除。舉例來說，可使用異向性濕式蝕刻(其使用蝕刻劑，例如H2O2)去除蝕刻停止層208。用於去除蝕刻停止層208的蝕刻製程可與用於形成上述開口的蝕刻製程不同(例如，可使用不同的蝕刻劑及/或其他蝕刻製程參數)。
如圖式所繪，可使用雙鑲嵌製程圖案化出開口。因此，開口的上部容納金屬化接線260，而開口的下部則容納金屬化介層連接窗262，以將金屬化接線260電性連接至位於下方的導電線160。
在開口內形成一阻障層240及一襯層242。阻障層240可由相似的材料及透過相似的製程形成，如以上與阻障層140有關的說明。襯層242可由相似的材料及透過相似的製程形成，如以上與襯層142有關的說明。
仍請參照第13圖，將導電材料250填充至開口內，且沿著襯層242的上表面，以及進行一平坦化製程，以去除多餘的導電材料250、襯層242及阻障層240而形成金屬化接線260及金屬化介層連接窗262。導電材料250可由相似的材料及透過相似的製程形成，如上述與導電材料150有關的說明。
根據一些實施例，可使用沉積方法(例如，物理氣相沉積(PVD)) 來形成開口內的導電材料250。舉例來說，可在室溫下進行第一次銅沉積，隨後可在約150℃至約300℃下進行約1分鐘至約5分鐘的回流製程。一或多次銅沉積及回流製程可在第一循環週期之後進行。總體來說，可有一到五次的沉積及回流製程的交替循環週期。
平坦化製程去除多餘的導電材料250、襯層242及阻障層240，因而形成金屬化接線260及金屬化介層連接窗262。另外，平坦化製程可去除罩幕層及緩衝層的餘留部分，因而露出金屬間介電(IMD)層210。平坦化製程可為磨削或化學機械研磨(CMP)，並且可進行至導電材料250、襯層242、阻障層240及金屬間介電(IMD)層210的上表面為齊平的，或者是實質上齊平的。金屬化接線260及金屬化介層連接窗262包括導電材料250的餘留部分以及沿導電材料250的側壁及底部延伸的襯層242及阻障層240的餘留部分。金屬化接線260透過金屬化介層連接窗262與導電線160電性連接。
再者，可在導電材料250及金屬化接線260的襯層242上形成蓋層270。蓋層270可由相似的材料(例如，鈷)及透過相似的製程形成，如以上與蓋層170有關的說明。蓋層270可視作金屬化接線260的一部分。蓋層270可具有約在15Å至50Å之間的厚度。
在完成金屬化接線260及金屬化介層連接窗262之後，可在金屬化接線260上使用相似的材料及相似的製程來形成額外的金屬化接線(未具體繪示出)，如上所述的導電線160或金屬化接線260。然後可在額外的金屬化接線上形成連接器(也未具體繪示出)。
在第14圖中，根據一些實施例，第二內層介電(ILD)層78(如上述與第1-3圖有關的製作)可能具有沿露出表面的相對低的羥基濃度或密度。因此， 在自對準單層184的製作期間，單層前驅物與分離的或孤立的羥基發生選擇性反應或被其吸引，因而使得形成的自對準單層184於第二內層介電(ILD)層78上形成分離部或碎片，如第14圖中所繪示。在一些實施例中，自對準單層184的製作是透過非反應性有機分子的沉積，自對準單層184可在分離的或孤立的羥基附近及上方形成分離部或碎片，這是因為有機分子被吸引至這些區域而未形成化學鍵。形成包括第二內層介電(ILD)層78的矽烷化或包括疏水分子的自對準單層84的結果為第二內層介電(ILD)層78的表面可從親水性轉為疏水性。
在第15圖中，一導電材料190填充於開口80內。導電材料190可由相似的材料及透過相似的製程及機制形成，如以上關於導電材料90的說明。儘管有一些不均勻的表面形貌(例如，起因於自對準單層184的分離部)，當自對準單層184提供一更均勻的表面形貌時，導電材料190的生長通常會如上所述進行。與不需要種子層或阻障層有關的好處也同樣適用。
在第16圖中，透過對導電材料190、自對準單層184及第二內層介電(ILD)層78進行一平坦化(例如，化學機械研磨(CMP))來形成上層接觸插塞192。因此，上層接觸插塞192及第二內層介電(ILD)層78的上表面將為齊平的。另外，自對準的單層184將從第二內層介電(ILD)層78的上表面上去除，同時仍直接夾設於第二內層介電(ILD)層78與上層接觸插塞192之間。所形成的上層接觸插塞192將獲得上述有關於第5-6圖的相似的好處。在形成上層接觸插塞192之後，其餘製程依照上文有關於第7-13圖及以後所述的相同的步驟。
在上述實施例中，說明用於形成導電線160及具有金屬化介層連接窗262的金屬化接線260的相同或相似的材料及製程。另外，與形成導電線160的對應步驟相比，形成具有金屬化介層連接窗262的金屬化接線260的一或多個 步驟可使用不同的材料及/或製程來進行。
第17-18圖繪示出根據一些實施例之導電特徵部件(例如，插塞、接觸墊等)的中間製造階段的剖面示意圖。導電特徵部件可為與以上所述的那些相同或相似，或為在整個半導體製造製程的其他步驟中所形成的導電特徵部件(例如，圖案化介電層以形成導電特徵部件，導電特徵部件將下方元件與後續形成的上方元件或後續貼合的半導體封裝進行耦合。
在第17圖中，介電層278已形成於基底250上。基底250可為半導體基底或表示為先前已形成的半導體部件的任何膜層。介電層278可為一或多層，包括氮化矽、氧化矽、氮化矽氧、相似物或其任何組合的材料。在介電層278的開口280內，可能已形成下層導電特徵部件274。在一些實施例中，下層導電特徵部件274可能已形成於基底250，而介電層278的一或多層可能已形成於下層導電特徵部件274周圍。
如以上所述所繪的其他特徵部件的相關說明，介電層278的一露出表面可包括羥基(-OH)，其可能降低後續將另一種導電材料沉積至開口280內的選擇性。可對介電層278進行相似於以上與第3圖相關說明中的清洗製程，以增加沿介電層278的露出表面的羥基的濃度。
在第18圖中，在介電層278上形成一自對準單層(self-aligned monolaye,SAM)284。如上所述，自對準單層284在沉積導電材料290時透過增加導電材料290在下層導電特徵部件274上的生長與在介電層278及/或自對準單層284的表面上的生長之間的選擇性來保護介電層278(或局部的介電層278)免於遭受金屬生長。相似地，如上所述，自對準單層284可透過使單層前驅物與從介電層278的表面延伸的羥基反應或透過流動被吸引並吸附至介電層278(尤其是介電 層278的羥基)的非反應性分子而形成。
在形成自對準單層284之後，導電材料290可選擇性沉積於下層導電特徵部件274上，並具有最少的導電材料290沉積於介電層278或自對準單層284上。另外，如上所述，可進行一平坦化步驟或其他製程步驟(未具體繪示出)，以將導電材料290形成為上層導電特徵部件292。
實施例可實現諸多優點。在第二內層介電(ILD)層78(或介電層278)上形成自對準單層84/184/284可提高將導電材料90/190沉積至開口80/280及沉積於金屬(例如，在閘極電極64、下部接觸插塞74及導電特徵部件274內的金屬)正上方的選擇性。舉例來說，自對準單層84/184/284可包括沿著第二內層介電(ILD)層78的露出表面的羥基的矽烷化。或者，自對準單層84/184/284可包括吸引至羥基或吸附至羥基處或附近的非反應性化學物質。在任一情況下，由於缺乏露出的羥基來吸引用以形成導電材料90/190的金屬前驅物，會減少或阻止導電材料90/190沉積於第二內層介電(ILD)層78(或介電層278)上。
另外，夾設於第二內層介電(ILD)層78與導電材料90/190/290(以及最終的上層接觸插塞92/192)之間的自對準單層84/184/a284薄於上層接觸插塞或上導電特徵部件92/192/292中所使用的阻障層(例如，TiN或TaN)。因此，上層接觸插塞或上層導電特徵部件92/192/292具有改善的效能及可靠度，因為導電材料90/190/290包括位於開口80/280內的區域的較大部分(實質上為或接近100%)。無論自對準單層84/184/284包括羥基的矽烷化，還是包括吸引或吸附至(或靠近)羥基的非反應性化學物質，形成自對準單層84/184/284會比形成導電阻障層的方式更有效率、更加便宜及/或更為有效。另外，導電材料90/190/390可以更高的效率進行沉積，而形成更可靠及效能更好的導電特徵部件92/192/292。
在一實施例中，一種半導體裝置之製造方法包括：形成一半導體特徵部件於一基底上，半導體特徵部件包括一導電區域；形成一介電層於半導體特徵部件上；圖案化介電層，以形成一接觸開口，露出導電區域的一上表面；形成一單層於介電層上，維持露出導電區域的上表面；以及沉積一導電材料於接觸開口內。在一實施例中，在形成單層之前，介電層包括具有羥基的一露出表面。在一實施例中，上述方法更包括：在形成單層之前，對介電層進行一化學處理。在一實施例中，進行化學處理增加了介電層的一上表面的羥基濃度。在一實施例中，在形成單層後，導電區域的上表面維持無單層。在一實施例中，單層與介電層化學鍵結。在一實施例中，上述方法更包括：在形成單層之前，介電層的一上表面與水具有一第一接觸角；以及在形成單層之後，介電層與單層的一上結合表面與水具有一第二接觸角，第二接觸角大於第一接觸角。在一實施例中，在沉積導電材料後，單層的上表面維持無導電材料。
在另一實施例中，一種半導體裝置之製造方法包括：形成一第一介電層於一基底上；形成一第一開口於第一介電層內，以露出基底；形成一第一導電特徵部件於第一開口內，第一導電特徵部件包括一金屬；形成一第二介電層於第一介電層及第一導電特徵部件上，其中在形成第二介電層時，第二介電層包括具有一第一濃度的露出的羥基；形成一第二開口於第二介電層內，以露出第一導電特徵部件；流動一單層前驅物於第二介電層上，以形成一單層於第二介電層上，其中在形成單層後，第二介電層包括具有一第二濃度的露出的羥基，第二濃度小於第一濃度；以及流動一金屬前驅物於第二介電層上，以沉積一金屬特徵部件於第二開口內及第一導電特徵部件上。在一實施例中，上述方法更包括：在流動單層前驅物之前，進行一化學處理，在進行化學處理後， 第二介電層包括具有一第三濃度的露出的羥基，第三濃度大於第一濃度。在一實施例中，第二介電層包括氧化矽。在一實施例中，在流動單層前驅物之前，相較於第二介電層，金屬前驅物對金屬具有一第一選擇性，其中在流動單層前驅物之後，相較於第二介電層，金屬前驅物對金屬具有一第二選擇性，第二選擇性大於第一選擇性。在一實施例中，金屬特徵部件包括鎢。在一實施例中，單層前驅物與露出的羥基發生反應。在一實施例中，單層前驅物吸引至露出的羥基上而未發生鍵結。在一實施例中，單層前驅物為一有機分子。
在另一實施例中，一種半導體裝置包括：一第一導電特徵部件，埋入於一基底內；一第一介電層，設置於第一導電特徵部件上；一第二導電特徵部件，延伸穿過第一介電層；一第二介電層，設置於第一介電層上；一自對準單層，設置於第二介電層上；以及一第三導電特徵部件，延伸穿過第二介電層，自對準單層的一部分夾設於第二介電層與第三導電特徵部件之間。在一實施例中，自對準單層的上述部分在從第二介電層的上表面至第二介電層的下表面的絕大部分距離上為連續性的。在一實施例中，自對準單層與第二介電層化學鍵結。在一實施例中，自對準單層包括一分子，其不同於第二介電層的材料、第二導電特徵部件的材料及第三導電特徵部件的材料。
以上概略說明瞭本發明數個實施例的特徵部件，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍，且可於不脫離本揭露之精神及範圍，當可作更動、替代與潤飾。
50:基底
54:源極及汲極區
58:鰭部
60:鰭式場效電晶體(FinFET)裝置
62:淺溝槽隔離(STI)區域
64:(取代)導電閘極層
66:(取代)閘極介電層
68:閘極結構
72:間隙壁
74:下層接觸插塞
76:第一內層介電(ILD)層
78:第二內層介電(ILD)層
84:自對準單層
92:上層接觸插塞
100:晶圓
108:蝕刻停止層
110:金屬間介電(IMD)層
140:阻障層
142:襯層
150:導電材料
160:導電線
170:蓋層

Claims (10)

  1. 一種半導體裝置之製造方法，包括：形成一半導體特徵部件於一基底上，該半導體特徵部件包括一導電區域；形成一介電層於該半導體特徵部件上；圖案化該介電層，以形成一接觸開口，露出該導電區域的一上表面；形成一單層於該介電層上，包括流動一非反應性單層前驅物於維持露出的該導電區域的該上表面，其中該單層未與該介電層發生反應；以及沉積一導電材料於該接觸開口內。
  2. 如請求項1之半導體裝置之製造方法，其中在形成該單層之前，該介電層包括具有羥基的一露出表面。
  3. 如請求項1或2之半導體裝置之製造方法，更包括：在形成該單層之前，對該介電層進行一化學處理，其中進行該化學處理增加了該介電層的一上表面的一羥基濃度。
  4. 如請求項1之半導體裝置之製造方法，更包括：在形成該單層之前，該介電層的一上表面與水具有一第一接觸角；以及在形成該單層之後，該介電層與該單層的一上結合表面與水具有一第二接觸角，該第二接觸角大於該第一接觸角。
  5. 一種半導體裝置之製造方法，包括：形成一第一介電層於一基底上；形成一第一開口於該第一介電層內，以露出該基底；形成一第一導電特徵部件於該第一開口內，該第一導電特徵部件包括一金屬； 形成一第二介電層於該第一介電層及該第一導電特徵部件上，其中在形成該第二介電層時，該第二介電層包括具有一第一濃度的露出的羥基；形成一第二開口於該第二介電層內，以露出該第一導電特徵部件；流動一單層前驅物於該第二介電層上，以形成一單層於該第二介電層上，其中在形成該單層後，該第二介電層包括具有一第二濃度的露出的羥基，該第二濃度小於該第一濃度，且其中該單層前驅物不與該第二介電層發生反應；以及流動一金屬前驅物於第二介電層上，以沉積一金屬特徵部件於該第二開口內及該第一導電特徵部件上。
  6. 如請求項5之半導體裝置之製造方法，更包括：在流動該單層前驅物之前，進行一化學處理，在進行該化學處理後，該第二介電層包括具有一第三濃度的露出的羥基，該第三濃度大於該第一濃度。
  7. 如請求項5或6之半導體裝置之製造方法，其中在流動該單層前驅物之前，相較於該第二介電層，該金屬前驅物對一金屬具有一第一選擇性，其中在流動該單層前驅物之後，相較於該第二介電層，該金屬前驅物對該金屬具有一第二選擇性，該第二選擇性大於該第一選擇性。
  8. 一種半導體裝置，包括：一第一導電特徵部件，埋入於一基底內；一第一介電層，設置於該第一導電特徵部件上；一第二導電特徵部件，延伸穿過該第一介電層；一第二介電層，設置於該第一介電層上；一自對準單層，設置於該第二介電層上；以及一第三導電特徵部件，延伸穿過該第二介電層，該自對準單層的一部分夾設 於該第二介電層與該第三導電特徵部件之間，且該第二導電特徵部件夾設於該第一導電特徵部件與該第三導電特徵部件之間。
  9. 如請求項8之半導體裝置，其中該自對準單層與該第二介電層化學鍵結。
  10. 如請求項8或9之半導體裝置，其中該自對準單層包括一分子，其不同於該第二介電層的材料、該第二導電特徵部件的材料及該第三導電特徵部件的材料。
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