[go: up one dir, main page]

TWI849720B - 差分通道電路架構、以及藉由差分通道傳遞訊號的方法 - Google Patents

差分通道電路架構、以及藉由差分通道傳遞訊號的方法 Download PDF

Info

Publication number
TWI849720B
TWI849720B TW112103928A TW112103928A TWI849720B TW I849720 B TWI849720 B TW I849720B TW 112103928 A TW112103928 A TW 112103928A TW 112103928 A TW112103928 A TW 112103928A TW I849720 B TWI849720 B TW I849720B
Authority
TW
Taiwan
Prior art keywords
differential
signal
circuit
mode
odd
Prior art date
Application number
TW112103928A
Other languages
English (en)
Other versions
TW202433867A (zh
Inventor
陳巍仁
林曉銘
莫皓凱
Original Assignee
國立陽明交通大學
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 國立陽明交通大學 filed Critical 國立陽明交通大學
Priority to TW112103928A priority Critical patent/TWI849720B/zh
Priority to US18/416,167 priority patent/US20240267263A1/en
Application granted granted Critical
Publication of TWI849720B publication Critical patent/TWI849720B/zh
Publication of TW202433867A publication Critical patent/TW202433867A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • H04L25/0276—Arrangements for coupling common mode signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0278—Arrangements for impedance matching

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dc Digital Transmission (AREA)
  • Amplifiers (AREA)

Abstract

本揭示提供一種差分通道電路架構，其包含一第一差分電路，該第一差分電路包含一差分通道以及一終端電路。該差分通道具有一差模阻抗、一共模阻抗，且包括一第一端及一第二端用以同時傳遞一差分訊號及一共模訊號。該終端電路包括一第一端及一第二端分別電性耦接於該差分通道之第一端及第二端用以同時匹配該差分通道的該差模阻抗與該共模阻抗。

Description

差分通道電路架構、以及藉由差分通道傳遞訊號的方法
本發明是關於一種差分通道的電路架構，以及架構在差分通道傳遞訊號的方法，特別是在差分通道上同時傳送同源的資料與時脈/資料的電路架構及其方法。
由於製程技術的精進，半導體的晶片尺寸愈來愈小，但密度卻愈來愈大，消耗功率愈來愈低，卻能夠增加運算能力。由於晶片的耗電低，因此運行晶片所需要的訊號也隨之降低而容易遭受到雜訊的干擾。在強化與穩固訊號的強健性的解決方式中，在差分通道上傳輸差分訊號為一代表性的解決方法之一。
在傳統的非自源同步(source synchronous)技術中，時脈通道必須要從接收到的資訊中抽取其時脈，然而此CDR技術(clock data recovery)則需要額外的CDR電路來校正其時脈，例如鎖相迴路。
在美國專利號US6295323的專利文獻中，其揭示一種使用差模和共模訊號的資料傳輸方法和系統。根據其代表圖的電路架構以及相關的內容可知，其電路架構可在非耦合導線通道傳輸差分和共模信號，但如果是耦合導線通道，則其電路架構不能同時匹配耦合導線通道的奇模阻抗和 偶模阻抗。
在美國專利號US 6866065的專利文獻中，其揭示一種改善差分訊號的訊號完整性的系統。根據其代表圖的電路架構以及相關的內容可知，其電路架構雖能夠同時匹配耦合導線通道的奇模阻抗和偶模阻抗，但並無傳輸共模訊號。
有鑑於此，期望有一種差分通道與阻抗匹配終端電路的電路架構，以及一種在同一差分通道與阻抗匹配終端電路同時傳輸差分訊號與共模訊號的方法。該差分通道與該阻抗匹配終端電路形成一傳送電路，該差分通道例如為一耦合的傳輸線，且該耦合的傳輸線耦接一耦合的傳輸端，該差分通道與該阻抗匹配終端電路電性耦接一第一電流驅動器與一第二電流驅動器，一共模偏壓提供至該阻抗匹配終端電路，在提供該共模偏壓下，該第一電流驅動器因應一第一輸入訊號而在該傳輸線的傳輸端形成一差分訊號，且該第二電流驅動器因應一第二輸入訊號而在該傳輸線的傳輸端形成一共模訊號，其中該差分訊號與該共模訊號疊加且兩者之間在電路學上具有一正交特性。該差分通道與該阻抗匹配終端電路亦可形成一接收電路，且電性耦接於耦合的傳輸線，該差分通道電性耦接一第一接收器，該阻抗匹配終端電路電性耦接一第二接收器，該共模偏壓提供至該阻抗匹配終端電路，接收端阻抗匹配終端電路可無須共模偏壓，該偏壓由發射端共模偏壓決定，該第一接收器應來自該傳送電路的該差分訊號而輸出一第一輸出訊號，且該第二接收器應來自該傳送電路的該共模訊號而輸出一第二輸出訊號。
該差分訊號與該共模訊號在經過傳輸端的電路之後分別具 有一傳遞延時，兩者的傳遞延時可被預先設計為兩者存在一預定關係，根據該預定關係來確定耦合導線通道的對地容抗與導線間互容抗的數值關係、以及對地感抗與導線間互感抗的數值關係、以及奇模阻抗與偶模阻抗的數值關係，然後依據該些數值關係來選定該阻抗匹配終端電路的阻抗匹配參數。選定的阻抗匹配參數可同時滿足該預定關係與該差分通道、以及該阻抗匹配終端電路的阻抗匹配，若差分訊號與共模訊號其中之一是時脈(clock)，且差分訊號與共模訊號同源，則可省去CDR(clock data recovery)電路，亦可避免因資料(data)與時脈(clock)傳輸經由不同通道產生的時脈偏斜(clock skew)。
依據上述構想，本揭示提供一種差分通道電路架構，其包含一第一差分電路，該第一差分電路包含一差分通道以及一終端電路。該差分通道具有一差模阻抗、一共模阻抗，且包括一第一端及一第二端用以同時傳送或接收一第一差分訊號及一第一共模訊號。該終端電路包括一第一端及一第二端分別電性耦接於該差分通道之第一端及第二端以同時匹配該差分通道的該差模阻抗與該共模阻抗。
依據上述構想，本發明提供一種架構在差分通道傳遞訊號的方法，包含下列步驟：提供一差分通道，其具有一差模阻抗與一共模阻抗，且包括一第一端及一第二端，且提供一終端電路，其包括一第一端及一第二端分別電性耦接於該差分通道之第一端及第二端使該終端電路同時匹配該差分通道的該差模阻抗與該共模阻抗；提供一第一輸入訊號以及一第二輸入訊號；因該第一輸入訊號而在該差分通道之第一端與第二端形成一差分訊號，並同時因該第二輸入訊號而在該差分通道之第一端與第二端形成一 共模訊號，俾使該差分訊號與該共模訊號在該第一端以及該第二端疊加。
本發明進一步的說明與優點可參閱後續的圖式與實施例，以更清楚地理解本發明的技術方案。
10,20,30,40,50,60,70,80,90,21,31,71:差分通道電路架構
102M,102’M,502M,502’M:終端匹配電路
101,501:差分通道
102,102’,302,502,502’,602:終端電路
102π,102’π,902π,222π,722π:π型網路終端電路
1011,1012,5011,5012,5011,5012:傳輸線
1013,1023,1013’,1023’,5013,5023,5013’,5023’:驅動器
R11:第一第一電組器
R12:第一第二電組器
R21:第二第一電組器
R22:第二第二電組器
12,42,52,92,22,72:傳送電路
12’52’,92’,22’,32’:接收電路
P1,P1’,P2,P2’:端點
P3,P3’:中間點
S1I:第一輸入訊號
S1’O:第一輸出訊號
S1+,S1-,S1’+,S1’-:第一訊號
S2,S2’:第二訊號
DN,DOUT:資料訊號
CLKI,CLKO:時脈訊號
S2I:第二輸入訊號
VIP1,VIN1:第一差分訊號
VIP2,VIN2:第二差分訊號
CLKIP,CLKIN,CLKOP,CLKON:差分時脈訊號
202,202’,3021,3022,4021,4022,402’,9023,9023’,2223,2223’,3223’:驅動器
CLKI1,CLKO1:第一共模訊號
CLKI2,CLKO2:第二共模訊號
PI1,PI2,PI3,PI4,PI5:傳送端點
PO1,PO2,PO3,PO4,PO5:接收端點
10’:第二差分電路
402:一組差分共模的電路架構
4021+,4021-,4022+,4022-:輸出端
VCM:共模偏壓
R21T,R21’T,R31’:第二電阻器
502T,502’T,602T,902’T,222’T,322’T；T型網路終端電路
VCOMM:共模電壓
CDR:時脈資料回復
942:共模訊號接收端/差分訊號驅動端
941:差分訊號接收端/共模訊號驅動端
PD:相位偵測器
PI:相位內插器
PDR:相位偵測結果
CLKREF:第一參考時脈
CLKR1:第一訊號時脈
CLKR2:第二訊號時脈
PAM4/TX:脈幅調變訊號驅動端
PAM4/RX:脈幅調變訊號接收端
NRZ/TX:不歸零訊號驅動端
NRZ/RX:不歸零訊號接收端
94:差分電路架構
940:差分通道
DFDA,DFDA’:差分訊號
CMDA:共模訊號
圖一：本揭示較佳實施例在圖二電路架構中的差分通道的等效電路的示意圖。
圖二：本揭示較佳實施例用於在一差分通道同時傳送一資料訊號與一時脈訊號的電路架構的示意圖。
圖三：本揭示較佳實施例用於在差分通道同時傳送第一差分訊號、第二差分訊號、以及差分共模訊號的電路架構之示意圖。
圖四：本揭示較佳實施例共模訊號藉由兩端點饋入的電路架構的示意圖。
圖五：圖三電路架構與圖四的電路架構組合後的電路架構的示意圖。
圖六：本揭示較佳實施例另一終端電路的差分通道電路架構示意圖。
圖七：本揭示較佳實施例另一終端電路的差分通道電路架構示意圖。
圖八：本揭示較佳實施例另一終端電路的差分通道電路架構示意圖。
圖九：本揭示較佳實施例另一終端電路的差分通道電路架構示意 圖。
圖十：本揭示較佳實施例混和型終端電路的差分通道電路架構的示意圖。
圖十一：本揭示較佳實施例另一混和型終端電路的差分通道電路架構的示意圖。
圖十二：本揭示較佳實施例另一混和型終端電路的差分通道電路架構的示意圖。
圖十三：本揭示較佳實施例不同終端電路的差分通道電路架構的示意圖。
圖十四A：本揭示較佳實施例在圖三中的終端電路的輸入(傳送)端點的波形示意圖。
圖十四B：本揭示較佳實施例在圖三中的終端電路的輸入(傳送)端點的差分與共模訊號的波形示意圖。
圖十四C：本揭示較佳實施例在圖三中的終端電路的輸出(接收)端點的波形示意圖。
圖十四D：本揭示較佳實施例在圖三中的終端電路的輸出(接收)端點的差分與共模訊號的波形示意圖。
圖十四E：本揭示較佳實施例在圖三中的傳送端點的電壓的眼圖之示意圖。
圖十四F：本揭示較佳實施例在圖三中的傳送端點的差分訊號以及共模訊號的眼圖之示意圖。
圖十四G：本揭示較佳實施例在圖三中的接收端點的差分訊號以及共 模訊號的眼圖之示意圖。
圖十五A：本揭示較佳實施例在圖三中的終端電路的輸入(傳送)端點的差分與共模訊號的波形示意圖。
圖十五B：揭示較佳實施例在圖三中的傳送端點的差分訊號以及共模訊號的眼圖之示意圖。
圖十六A：本揭示較佳實施例在圖三中的接收端點的電壓以及其差分訊號的波形的示意圖。
圖十六B：本揭示較佳實施例在圖三中的接收端點的差分訊號的波形的示意圖。
圖十六C：本揭示較佳實施例在圖三中的接收端點的差分訊號的眼圖之波形示意圖。
圖十七：本揭示較佳實施例架構在差分通道傳遞訊號的方法圖。
圖十八：本揭示較佳實施例在一差分電路架構中使用CDR抽取時脈作為差分訊號的參考時脈的示意圖。
圖十九：Y型網路通道。
圖二十：△型網路通道。
請參酌本揭示的附圖來閱讀下面的詳細說明，其中本揭示的附圖是以舉例說明的方式，來介紹本揭示各種不同的實施例，並供瞭解如何實現本揭示。本揭示實施例提供了充足的內容，以供本領域的技術人員來實施本揭示所揭示的實施例，或實施依本揭示所揭示的內容所衍生的實施例。須注意的是，該些實施例彼此間並不互斥，且部分實施例可與其他一個或多 個實施例作適當結合，以形成新的實施例，亦即本揭示的實施並不局限於以下所揭示的實施例。此外為了簡潔明瞭舉例說明，在各實施例中並不會過度揭示相關的細節，即使揭示了具體的細節也僅舉例說明以使讀者明瞭，在各實施例中的相關具體細節也並非用來限制本案的揭示。
請參閱圖一，其為本揭示較佳實施例在圖二電路架構10中的差分通道101的等效電路的示意圖。在圖一中，差分通道101包含，例如一對傳輸線1011,1012，傳輸線1011,1012用以傳輸差分訊號VIP,VIN，傳輸線1011與傳輸線1012個別對地GND都具有電容C11，傳輸線1011與傳輸線1012本身都具有自感L11，傳輸線1011與傳輸線1012之間具有互感L12與互容C12。單一傳輸線1011對地GND的電壓為V1，單一傳輸線1012對地GND的電壓為V2，在傳輸線1011上的電壓V1相對於傳輸線1012上的電壓V2的電壓差定義為差分電壓VDIFF=V1-V2。在兩傳輸線1011,1012上同時對地的電壓定義為 共模電壓
Figure 112103928-A0101-12-0007-1
。共模電壓VCOMM可視為(直流或交流)偏壓，而 差分電壓可視為在DC直流偏壓上的交流電壓，從上述兩方程式可得到
Figure 112103928-A0101-12-0007-2
，且
Figure 112103928-A0101-12-0007-3
。因此差分訊號VIP,VIN可使用正 相位的差分電壓
Figure 112103928-A0101-12-0007-4
，饋入該差分通道101的傳輸線1011，同時使用負相 位的差分電壓
Figure 112103928-A0101-12-0007-5
，饋入該差分通道101的傳輸線1012。
在圖一中，當差分訊號VIP,VIN被操作在差模模式下，差分訊號VIP,VIN分別在該對傳輸線1011,1012上以振幅大小相同但相位相反而傳輸，單一傳輸線1011或1012對地GND的電壓V1或V2以及兩傳輸線之間的 感應電壓V12的總和以VODD表示，
Figure 112103928-A0101-12-0007-6
，由於差分訊號VIP與差分訊號VIN的相位相反，而可知在傳輸線1012的電流變 化dI2與在傳輸線1011的電流變化dI1相反，即dI2=-dI1，因此將其代入方程式1可得到
Figure 112103928-A0101-12-0008-7
，故可知在差分通道上101的單一傳輸線1011或1012的奇模感抗LODD=L11-L12(方程式5)。
在圖一中，當差分訊號VIP,VIN被操作在共模模式下，差分訊號VIP,VIN分別在該對傳輸線1011,1012上以振幅大小相同且相位相同而傳輸，單一傳輸線1011或1012對地GND的電壓V1或V2以及兩傳輸線之間的 感應電壓V12的總和以VEVEND表示，
Figure 112103928-A0101-12-0008-10
3)，由於差分訊號VIP與差分訊號VIN的相位相同，而可知在傳輸線1012的電流變化dI2與在傳輸線1011的電流變化dI1相同，即dI2=dI1，因此將其代入 方程式3可得到
Figure 112103928-A0101-12-0008-8
，故可知在差分通道上101的單一傳輸線1011或1012的偶模感抗LEVEN=L11+L12(方程式6)。
在圖一中，當差分訊號VIP,VIN被操作在差模模式下，差分訊號VIP,VIN分別在該對傳輸線1011,1012上以振幅大小相同但相位相反而傳輸，差分訊號VIP與差分訊號VIN之間的振幅變成兩倍，因此兩傳輸線1011,1012之間的互容也變成兩倍C12，再加上單一傳輸線1011或1012對地GND的電容抗，則奇模電容CODD=C11+2 C12(方程式7)。
在圖一中，當差分訊號VIP,VIN被操作在共模模式下，差分訊號VIP,VIN分別在該對傳輸線1011,1012上以振幅大小相同且相位相同而傳輸，差分訊號VIP與差分訊號VIN之間相當於沒有振幅，因此兩傳輸線1011,1012之間的互容C12也變成零，再加上單一傳輸線1011或1012對地GND的電容抗C11，則偶模容抗CEVEN=C11(方程式8)。
從上述可知，由於差分通道101耦合的特性，可得到差分通 道101的單一導線1011或1012的：
奇模感抗LODD=L11-L12 (方程式5)
偶模感抗LEVEN=L11+L12 (方程式6)
奇模容抗CODD=C11+2 C12 (方程式7)
偶模容抗CEVEN=C11 (方程式8)
而奇模阻抗可由方程式5、7以及9獲得，偶模阻抗可由方程式6、8以及11獲得如下：
奇模阻抗
Figure 112103928-A0101-12-0009-18
，將方程式5與7代入方程式9中可得到
Figure 112103928-A0101-12-0009-15
偶模阻抗
Figure 112103928-A0101-12-0009-16
，將方程式6與8代入方程式11中可得到
Figure 112103928-A0101-12-0009-17
奇模傳遞延時
Figure 112103928-A0101-12-0009-13
偶模傳遞延時
Figure 112103928-A0101-12-0009-14
在差模傳輸模式下，差模阻抗ZDIFF為兩傳輸導線1011以及1012彼此間的阻抗，奇模阻抗ZODD為單一傳輸導線1011或1012對地GND的阻抗，差模阻抗ZDIFF=2ZODD(方程式15)
在共模傳輸模式下，共模阻抗ZCOMM為兩傳輸導線1011以及1012對地GND的阻抗，偶模阻抗ZEVEN為單一傳輸導線1011或1012對地GND的阻抗，共模 阻抗
Figure 112103928-A0101-12-0009-12
請參閱圖二，其為本揭示較佳實施例用於在一差分通道同時 傳送一資料訊號DIN與一時脈訊號CLKI的電路架構10的示意圖。在第二圖中，該電路架構10包含一差分通道101以及一終端電路102。
在圖二中該終端電路102為一阻抗匹配終端電路102M。該差分通道101傳送或接收一差分訊號VIP,VIN以傳遞資料，具有一奇模傳遞延時TD-ODD及一偶模傳遞延時TD-EVEN，其中該奇模傳遞延時TD-ODD及該偶模傳遞延時TD-EVEN存在一特定關係。該阻抗匹配終端電路102M具有電性耦接於該差分通道101的兩端P1,P2，差分通道101可包含第一驅動器1013與傳輸線1011,1012，用以傳送或接收該差分訊號VIP,VIN，一偏壓(例如共模偏壓VCM)提供至該阻抗匹配終端電路102M以傳送或接收該時脈訊號CLKI，其中該阻抗匹配終端電路102M根據該特定關係而設計，使得該差分通道101與該阻抗匹配終端電路102M形成阻抗匹配。
在圖二的較佳實施例中，該電路架構10包含一傳送電路12與一接收電路12’，傳送電路12包含分別傳送第一訊號S1+,S1-與第二訊號S2的驅動器1013,1023與終端電路102，第一S1+,S1-、第二訊號S2關聯於資料訊號DIN、時脈訊號CLKI、或控制訊號(未顯示)。接收電路12’包含分別接收第一訊號S1’+,S1’-與第二訊號S2’的驅動器1013’,1023’與終端電路102’，第一S1’+,S1’-、第二訊號S2’關聯於資料訊號DIO、時脈訊號CLKO、或控制訊號(未顯示)。傳送電路12中的第一驅動器1013以及第二驅動器1023電性耦接該傳輸線1011,1012，接收電路12’中的第一驅動器1013’以及第二驅動器1023’電性耦接該傳輸線1011,1012。傳送電路12中的第一驅動器1013的輸入與第一驅動器1013’的輸出可互換，即，VIP,VIN可從第一驅動器1013’輸入，VOP,VON可由第一驅動器1013輸出，即，傳送電路12與接收電路12’的 部分功能可以互換。此外，當資料訊號DIN從傳送電路12被傳遞到接收電路12’，時脈訊號CLKI亦可從接收電路12’被傳遞到傳送電路12，亦即，資料訊號DIN與時脈訊號CLKI的傳遞方向可以相同或相反。
在圖二中的傳送電路12中的阻抗匹配終端電路102M可以是π型網路終端電路或T型網路終端電路，接收電路12’中的阻抗匹配終端電路102’M也可以是π型網路終端電路或T型網路終端電路，因此可以組合出不同的電路架構10。傳送電路12的終端電路102電性連接第一驅動器1013以及第二驅動器1023，接收電路12’的終端電路102’電性連接第一驅動器1013’以及第二驅動器1023’。在接收電路12’中，該第一驅動器1013’與該第二驅動器1023’作為接收器。
在圖二中的終端電路102,102’皆以π型網路終端電路來說明。請同時參閱圖一、以及圖二、以及方程式10,12,13-14，該π型網路終端電路102π,102’π包括一中間點P3,P3’、具有一第一電阻值R1的一第一第一電阻器R11,R11’、具有該第一電阻值R1的一第一第二電阻器R12,R12’、具有一第二電阻值R2的一第二第一電阻器R21,R21’、以及具有該第二電阻值R2的一第二第二電阻器R22,R22’。該第一第一電阻器R11,R11’與該第一第二電阻器R12,R12’的一端與該中間點P3,P3’電性連接，且兩者的另一端(即，分別為端點P1,P1’以及端點P2,P2’)分別與該第二第一電阻器R21,R21’以及該第二第二電阻器R22,R22’電性連接，該第二第一電阻器R21,R21’以及該第二第二電阻器R22,R22’的另一端分別為端點P4,P4’以及端點P5,P5’，端點P4與P5接收共模偏壓VCM，端點P4’與P5’為短路，阻抗匹配終端端電路102’可不需要提供共模偏壓VCM，它的偏壓可由阻抗匹配終端端電路 102決定。該中間點P3電性耦接時脈訊號CLKI而在中間點P3’耦接輸出時脈訊號CLKO，或是該中間點P3’電性耦接時脈訊號CLKI而在中間點P3耦接輸出時脈訊號CLKO。在另一實施例中，兩端P1以及P2亦可電性耦接時脈訊號CLKI，而在兩端P1’以及P2’耦接輸出時脈訊號CLKO；兩端P1’以及P2’亦可電性耦接時脈訊號CLKI，而在兩端P1以及P2耦接輸出時脈訊號CLKO。
在圖二中，第一驅動器1013可以是電壓驅動器或是電流驅動器，較佳為電流驅動器，第二驅動器1023可以是電壓驅動器或是電流驅動器，在圖二的實施例以第一驅動器1013與第二驅動器1023皆為電流驅動器為例子，進一步說明電路架構10的差分通道101與終端電路102的阻抗匹配如下。傳輸線1011,1012與終端電路102之間的阻抗匹配可藉由選定適當的第一電阻值R1與第二電駔值R2達成。在差模模式下，第二第一電組器R21的端點P4與第二第二電組器R22的端點P5皆接收等電位的共模偏壓VCM，而可視為短路，因此差模阻抗
Figure 112103928-A0305-02-0014-1
，再根據方程式 15可知，ZDIFF=2ZODD，所以
Figure 112103928-A0305-02-0014-2
，
Figure 112103928-A0305-02-0014-3
。在共模模式下，端點P1與P2電位相等，因此第一第一電組器R11與第一第二電組器R12可視為開路，因此共模阻抗
Figure 112103928-A0305-02-0014-4
，再根據方程式16可知，
Figure 112103928-A0305-02-0014-5
，所以
Figure 112103928-A0305-02-0014-6
，R2=ZEVEN(方程式18)，將ZEVEN代入方程式17可得
Figure 112103928-A0305-02-0014-7
，R1×ZODD+ZEVEN×ZODD=R1×ZEVEN，因此可得到R1=(ZEVEN×ZODD)/(ZEVEN-ZODD)(方程式19)。從方程式12可知
Figure 112103928-A0305-02-0014-8
，從方程式10可知
Figure 112103928-A0305-02-0014-9
，而C11,C12,L11,L12這些電性參數與傳輸線1011,1012的尺寸與間距、以及介電質的介電常 數相關，因此可以設計傳輸線1011,1012的尺寸與間距、以及介電質來選定第一電阻值R1與第二電阻值R2，以符合傳輸線1011,1012與終端電路102阻抗匹配。
請同時參閱圖一、圖二、以及方程式10,12,13-14，當設計該差分通道101使得L11=3L12並且C11=2C12時，將其分別代入方程式10與12，可得到奇模阻抗ZODD與偶模阻抗ZEVEN的關係，即，ZEVEN=2ZODD(方程式20)，則方程式19可進一步化簡得到R1=2ZODD。此外，將L11=3L12並且C11=2C12分別代入方程式13與14，可得到奇模傳遞延時TD-ODD等於該偶模傳遞延時TD-EVEN。因此C11,C12,L11,L12這些電性參數經過適當地選定後，可符合奇模傳遞延時等於偶模傳遞延時的條件。
承上，進一步說明差分通道101的差分訊號VIP,VIN與終端電路102的共模訊號的運作如下。在僅提供共模偏壓VCM而未提供攜帶資訊的第一輸入訊號S1I、且未提供攜帶時脈的第二輸入訊號S2I時，端點P2以及P1的電壓皆為VCM-I0×R2，其中I0為偏壓電流。在差模模式下，僅提供第一輸入訊號S1I後，會形成第一差分電流△i1，使得V1與V2皆為第一差分電流△i1的函數，即V1(△i1),V2(△i1)。在端點P4,P5皆提供共模偏壓VCM至終端電路102、且僅提供一第一輸入訊號S1I至第一驅動器1013，端點P2的電壓為
Figure 112103928-A0305-02-0015-10
，端點P1的電壓為
Figure 112103928-A0305-02-0015-11
。在此狀況下，端點P4與P5可視為短路，因此在端點P1與P2之間的等效電阻值等於(R11串聯R12)並聯(R21串聯R22)的電阻值，即(R1+R1)∥(R2+R2)。當第一驅動器1013為第一電流驅動器時，其所產生的第一差分電流△i1會因應攜帶資訊的第一輸入訊號S1I的變動而變動，且依序流經第一驅動器1013的正輸出端、 端點P2、(R11串聯R12)並聯(R21串聯R22)、以及端點P1之後，回到第一驅動器1013的負輸出端。因此端點P2的電壓
Figure 112103928-A0305-02-0016-12
，端點P1的電壓
Figure 112103928-A0305-02-0016-13
，這裡的共模訊號的電壓VCOMM則隨著時脈訊號CLKI變動而變動，當未提供時脈訊號CLKI時，共模訊號的電壓VCOMM等於VCM-I0×R2。而VDIFF是跟隨第一差分電流△i1的變動而變動。第一訊號S1+是指在端點P2上的具有電壓V1的差分分量的訊號，第一訊號S1-是指在端點P1上的具有電壓V2的差分分量的訊號，或是簡言之第一訊號為端點P2與端點P1之間的電壓差V1-V2。
在共模模式下，僅提供第二輸入訊號S2I後，會形成△i2，使得V1與V2皆為△i2的函數，即V1(△i2),V2(△i2)。在端點P4,P5皆提供共模偏壓VCM至終端電路102、且僅提供一第二輸入訊號S2I至第二驅動器1023，由於第二驅動器1023為第二電流驅動器，其所產生的電流經過第二第一電阻器R21與第二第二電阻器R22皆為共模電流△i2，共模電流△i2會因應攜帶時脈的時脈訊號CLKI的第二輸入訊號S2I的變動而變動，端點P2的電壓為
Figure 112103928-A0305-02-0016-14
，端點P1的電壓為
Figure 112103928-A0305-02-0016-15
，當未提供差分訊號VIP,VIN時，差分訊號的電壓VDIFF等於零，此時共模訊號的電壓VCOMM隨著△i2的變動而變動，且VCOMM=VCM-I0×R2+i2R2。第二訊號S2是指在端點P1或P2上皆同樣具有電壓V1與V2的共模分量△i2×R2的訊號。若同時提供差分訊號VIP,VIN，則差分訊號VIP,VIN的電壓仍為V1-V2=VDIFF，即，共模訊號的電壓VCOMM的變動並不會影響到差分訊號的電壓VDIFF；差分訊號VIP,VIN的電壓VDIFF是跟隨第一差分電流△i1的變動而變動，並不會影響到共模 訊號的電壓VCOMM，差分訊號與共模訊號兩者在電路學上具有一正交特性，即，該差分訊號理想上於電路學上具有不受該第二輸入訊號S2I影響之特性，且該共模訊號理想上於電路學上具有不受該第一輸入訊號SI1影響之特性。
當皆提供共模偏壓VCM、攜帶資訊的第一輸入訊號S1I、以及攜帶時脈的第二輸入訊號S2I時，端點P2的電壓V1則同時為△i1與△i2的函數，端點P1的電壓V2也同時為△i1與△i2的函數，即V1(△i1,△i2)=
Figure 112103928-A0305-02-0017-17
,
Figure 112103928-A0305-02-0017-18
。
從上述的說明可歸納如下：差分通道電路架構包含一第一差分電路10，該第一差分電路10包含一差分通道101以及一終端電路102。該差分通道101具有一差模阻抗ZDIFF、一共模阻抗ZCOMM，且包括一第一端P1及一第二端P2用以處理至少一差分訊號VIP,VIN及一共模訊號VCOMM。該終端電路102包括一第一端P1及一第二端P2分別電性耦接於該差分通道101之第一端P1及第二端P2以同時匹配該差分通道101的該差模阻抗ZDIFF與該共模阻抗ZCOMM。接收電路12’的電路架構也與傳送電路12類似，因此不再贅述。
承上，所述的處理包括同時傳送差分訊號VIP,VIN及傳送共模訊號VCOMM、同時接收差分訊號VIP,VIN及接收共模訊號VCOMM、同時傳送差分訊號VIP,VIN及接收共模訊號VCOMM、或同時接收差分訊號VIP,VIN及傳送共模訊號VCOMM。該差分通道101電性耦接至一第一驅動端1013。該共模訊號VCOMM與該差分訊號VIP,VIN間於電路學上具有一正交特性並電性耦接至一第二驅動端1023。該差分訊號VIP,VIN承載源自該第一驅動端1013之一第一訊號S1+,S1-。該共模訊號VCOMM承載源自該第二驅動端1023之一第二訊號S2。接收電路12’的電路架構也與傳送電路12類似，因此不再 贅述。
值得注意的是，在先前技術中的共模訊號是一種擾動訊號，其為無法避免且不希望出現的擾動訊號。而在本揭示中，則是利用共模訊號來傳送訊息，且可藉由終端電路同時匹配該差分通道的該差模阻抗與該共模阻抗，使擾動在控制之下不影響訊息的傳輸，因此具有顯著突出的進步性特點。
在本揭示的任一實施例中，該終端電路102,102’為一阻抗匹配終端電路102M,102’M、該第一訊號S1+,S1-係關聯於一時脈訊號、一資料訊號、或一控制訊號，該第二訊號S2係關聯於一時脈訊號、一資料訊號、或一控制訊號。
在一實施例中時脈訊號CLKI亦可利用差分訊號的方式來提供。請合併參閱圖二與圖三，其為本揭示較佳實施例用於在差分通道同時傳送第一差分訊號VIP1,VIN1、第二差分訊號VIP2,VIN2、以及差分時脈訊號CLKIP,CLKIN的電路架構20之示意圖，電路架構20包含一第一差分電路10，該第一差分電路10包含一差分通道101以及一阻抗匹配終端電路102M,102’M。該差分通道101傳送或接收一差分訊號VIP1,VIN1以傳送該第一輸入訊號S1I。該阻抗匹配終端電路102M,102’M，具有電性耦接於該差分通道101的圖二的兩端P1,P1’、P2,P2’(圖三的兩端PI1,PO1,PI2,PO2)用以傳送或接收一第一共模訊號CLKI1以傳送差分時脈訊號CLKIP；該阻抗匹配終端電路102M,102’M，具有電性耦接於該差分通道101的圖三的兩端PI3,PO3,PI4,PO4)用以傳送或接收一第二共模訊號CLKI2以傳送差分時脈訊號CLKIN，且該共模訊號與該差分訊號VIP1,VIN1、VIP2,VIN2之間於電路學 上具有一正交特性。
在圖三中的第一差分電路10與圖二相同，因此不再贅述。不同的是電路架構20更包括一第二差分電路10’、驅動器202、以及驅動器(或接收器)202’，該第二差分電路10’藉由驅動器202電性耦接第一差分電路10，且其電路結構與第一差分電路10相同。該第二差分電路10’具有一第二差分訊號VIP2,VIN2以及一第二共模訊號CLKI2，該第一共模訊號CLKI1與該第二共模訊號CLKI2組成一差分共模訊號，其中該第一差分訊號VIP1,VIN1、該第二差分訊號VIP2,VIN2、以及該差分共模訊號CLKI1,CLKI2彼此之間的傳輸方向為同向或反向。
在圖三中，第二輸出訊號CLKOP,CLKON係關聯於一第一共模訊號CLKO1，例如為一第一單端時脈訊號，藉由驅動器202’，該第一差分電路10傳送或接收一第一共模訊號CLKO1。第二輸出訊號CLKOP,CLKON亦關聯於一第二共模訊號CLKO2，例如為一第二單端時脈訊號，藉由驅動器202’，該第二差分電路10’傳送或接收一第二共模訊號CLKO2，且該第一共模訊號CLKO1以及該第二共模訊號CLKO2組成一差分共模訊號CLKO1,CLKO2。圖三中的輸出端點PO1,PO2,PO3,PO4,PO5,PO6可出波形如圖十四A~G、圖十五A~B、以及圖十六A~C、，請容後文敘述。
在圖二中的傳送時脈訊號CLKI的驅動器1023,1023’是藉由中間點P3,P3’電性連接到電路架構10的終端電路102，在另一實施例中，例如圖四，其為本揭示較佳實施例共模訊號藉由兩端點饋入的電路架構30的示意圖。傳送時脈訊號CLKI的驅動器3021,3022是分別藉由第一端點P1以及第二端點P2電性連接到電路架構30的終端電路302，接收電路12’與圖二相 同。經由端點P3來傳送時脈訊號CLKI將會經過電阻器而消耗能量，傳送時脈訊號CLKI的驅動器3021,3022分別直接電性連接第一端點P1與第二端點P2的好處是可將第二訊號S2直接饋入第一端點P1與第二端點P2，而可傳遞較高的共模訊號的擺幅(swing)。
在本揭示一實施例中，該電路架構10,20為在同一差分通道同時同向或同時反向傳遞一第一資料與一第二資料的電路架構。該電路架構10,20包含一接收端，其具有一CDR(Clock Data Recovery)電路(未顯示)，該CDR電路從第一資料或該第二資料中抽取其時脈，用該時脈來取樣該第一資料以及該第二資料的至少其中之一。
在本揭示另一實施例中，該第一差分訊號或該第一共模訊號的其中之一為一時脈訊號，該電路架構10,20包含一時脈接收端，該時脈接收端用該時脈訊號對該第一差分訊號或該第一共模訊號的其中之另一取樣。
在本揭示的任一實施例中，共模訊號可為NRZ訊號或PAM訊號，較佳為NRZ訊號；差分訊號可為NRZ訊號或PAM訊號，較佳為PAM訊號。
請參閱圖五，其為圖三電路架構20與圖四的電路架構30組合後的電路架構40的示意圖。在圖四中的時脈訊號CLKI可改成如圖三中的差分時脈訊號CLKIP,CLKIN，其分別藉由驅動器4021,4022來傳送。驅動器4021的輸出端4021+,4021-分別電性連接端點P7以及端點P1，且驅動器4022的輸出端4022+,4022-分別電性連接端點P8以及端點P2，此種電路架構40在傳送電路42形成了一組差分共模的電路架構402。
請參閱圖六，其為本揭示較佳實施例另一種終端電路的差分通道電路架構50的示意圖。差分通道電路架構50包含傳送電路52與接收電路52’，傳送電路52包含終端電路502與驅動器5013，差分通道501包含傳輸線5011,5012，並與驅動器5013及終端電路502電性耦接；接收電路52’包含終端電路502’與驅動器(接收器)5013’，差分通道501與驅動器5013’及終端電路502’電性耦接。傳送電路52更包含驅動器5023，接收電路52’更包含接收器5023’。驅動器5013可為電壓驅動器或電流驅動器皆可，較佳為電流驅動器，而驅動器5023則可為電壓驅動器或電流驅動器皆可，較佳為電壓驅動器。
在圖六中，終端電路502,502’為阻抗匹配終端電路502M,502’M分別為T型網路終端電路502T,502’T。T型網路終端電路502T,502’T包含一中間點P3,P3’、具有一第一電阻值R1的一第一第一電阻器R11,R11’、具有該第一電阻值R1的一第一第二電阻器R12,R12’、以及具有一第二電阻值R2的一第二電阻器R21T,R21’T，該第一第一電阻器R11,R11’與該第一第二電阻器R12,R12’的一端與該中間點P3,P3’、以及該第二電阻器R21T,R21’T的一端電性連接，兩者的另一端P1,P2以及P1’,P2’分別與該差分通道501電性連接。
在本發明任一實施例中，R11的第一電阻值R1與R12的第一電阻值R1在理想上相等，但實際上可能會有所偏差，而在有限的偏差範圍內影響有限。R11’的第一電阻值R1與R12’的第一電阻值R1在理想上相等，但實際上可能會有所偏差，而同樣地在有限的偏差範圍內影響有限。
在圖六中，在差模模式下，T型網路終端電路502T的等效差 模終端阻抗理想上等於互相耦合的傳輸線5011,5012的差模阻抗ZDIFF，而從方程式15可知傳輸線5011,5012的差模阻抗ZDIFF=2ZODD。在差模模式下，傳送電路52中的驅動器5013較佳為電流驅動器，流經R11,R12的電流互相抵銷，因此中間點P3可視為虛接地，則差分電流△i1從驅動器5013的正輸出端，依序流經端點P2,P3,P1，再流回從驅動器5013的負輸出端，差模阻抗ZDIFF=R1+R1=2R1=2 ZODD，故R1=ZODD(方程式21)。
在圖六中，在共模模式下，T型網路終端電路502T的等效共模終端阻抗等於互相耦合的傳輸線5011,5012的共模阻抗ZCOMM，而從方程式16可知傳輸線5011,5012的差模阻抗
Figure 112103928-A0305-02-0022-23
。在共模模式下，傳送電路52中的驅動器5023較佳為電壓驅動器，流經第二電阻器R21T之後的電流△i2分別流經第一第一電阻器R11與第一第二電阻器R12，且分別在端點P1以及P2形成相同的電壓，因此共模阻抗ZCOMM=R2+(R1∥R1)，將R1=ZODD代入可得
Figure 112103928-A0305-02-0022-24
，故
Figure 112103928-A0305-02-0022-25
ZODD)(方程式22)。從方程式12可知
Figure 112103928-A0305-02-0022-26
，從方程式10可知
Figure 112103928-A0305-02-0022-27
，而C11,C12,L11,L12這些電性參數與傳輸線5011,5012的尺寸與間距、以及介電質的介電常數相關，因此可以設計傳輸線5011,5012的尺寸與間距、以及介電質的介電常數，並選定第一電阻值R1與第二電阻值R2，以符合傳輸線5011,5012與終端電路102阻抗匹配。
與π型網路終端電路102π相類似地，T型網路終端電路502T在端點P2的電壓V1會受到小訊號電流△i1以及△i2的變動而影響，即，電壓V1為小訊號電流△i1以及△i2的函數，以V1(△i1,△i2)表示。且及端點P1的 電壓V2會受到小訊號電流△i1以及△i2的變動而影響，即，電壓V2為小訊號電流△i1以及△i2的函數，以V2(△i1,△i2)表示。而小訊號電流△i1以及△i2分別受到差分訊號VIP,VIN以及時脈訊號CLKI的影響。
在圖六中，接收電路52’中的T型網路終端電路502’T與傳送電路52中的T型網路終端電路502T之電路結構相同，故同樣地R1=ZODD，
Figure 112103928-A0305-02-0023-28
。在第二電阻器R21’的一端提供共模偏壓VCM，第二電阻器R21’的另一端電性連接中間點P3’，從中間點可取出共模訊號的電壓，即端點P1’,P2’的電壓之分壓V3’，分壓V3’輸入接收器5023’以輸出時脈訊號CLKO。
請參閱圖七，其為本揭示較佳實施例另一種終端電路的差分通道電路架構60的示意圖。差分通道電路架構60與圖六中的差分通道電路架構50相似，不同之處僅在於傳送電路62的T型網路終端電路602T中的驅動器6023改成電流驅動器，共模偏壓訊號VCM(或稱為大訊號)提供至T型網路終端電路602T的第二電阻器R21T，第二輸入訊號，即時脈訊號CLKI(或稱為小訊號)輸入驅動器6023而產生共模訊號VCOMM，其剛好為電壓V1與V2的分壓或平均值，即，
Figure 112103928-A0305-02-0023-29
。終端電路皆為T型網路終端電路，故同樣地R1=ZODD，
Figure 112103928-A0305-02-0023-30
。
請參閱圖八，其為本揭示較佳實施例另一種終端電路的差分通道電路架構70的示意圖。差分通道電路架構70與圖六中的差分通道電路架構50相似，不同之處在於傳送電路52的驅動器5023改為接收器5023’，接收器5023’的接法與圖六中的接收器5023’的接法相同。接收電路52’的接收器5023’改為驅動器5023，驅動器5023的接法與圖六中的驅動器5023的接法 相同，且差分訊號VIP,VIN的傳送方向與共模相關聯的輸入訊號的傳送方向相反，且輸入訊號除了可為攜帶時脈的時脈訊號CLKI之外，還可為攜帶資料的電壓訊號VI2。終端電路皆為T型網路終端電路，故同樣地R1=ZODD，
Figure 112103928-A0305-02-0024-31
。
請參閱圖九，其為本揭示較佳實施例另一種終端電路的差分通道電路架構80的示意圖。差分通道電路架構80與圖七中的差分通道電路架構60相似，不同之處在於差分訊號VIP,VIN的傳送方向與共模相關聯的輸入訊號的傳送方向相反，且輸入訊號除了可為攜帶時脈的時脈訊號CLKI之外，還可為攜帶資料的電壓訊號VI2。終端電路皆為T型網路終端電路，故同樣地R1=ZODD，
Figure 112103928-A0305-02-0024-32
。
請參閱圖十，其為本揭示較佳實施例混和型終端電路的差分通道電路架構90的示意圖。差分通道電路架構90的傳送電路92可為π型網路終端電路902π，接收電路92’則可為T型網路終端電路902’T，傳送電路902π中的驅動器9023較佳為電流驅動器，在另一實施例中較佳為電壓驅動器2223’，如圖十一所示。傳送電路92中的π型網路終端電路902π之阻抗匹配的關係式可參考方程式18-19，R2=ZEVEN，且R1=(ZEVEN×ZODD)/(ZEVEN-ZODD)。接收電路92’中的T型網路終端電路902’T之阻抗匹配的關係式可參考方程式21-22，R1’=ZODD，
Figure 112103928-A0305-02-0024-33
。
請參閱圖十一，其為本揭示較佳實施例另一混和型終端電路的差分通道電路架構21的示意圖。差分通道電路架構21與圖十的差分通道電路架構90相似，差別在於差分訊號VIP,VIN與輸入訊號VI2的傳送方向相反，輸入訊號VI2可為資料訊號或時脈訊號，且傳送電路22中的π型網路終端 電路222π之驅動器2223為接收器，輸出輸出訊號VO2。接收電路22’中的T型網路終端電路222’T之驅動器2223’較佳為電壓驅動器。傳送電路22中的π型網路終端電路222π之阻抗匹配的關係式可參考方程式18-19，R2=ZEVEN，且R1=(ZEVEN×ZODD)/(ZEVEN-ZODD)。接收電路22’中的T型網路終端電路222’T之阻抗匹配的關係式可參考方程式21-22，R1’=ZODD，
Figure 112103928-A0305-02-0025-34
。對於輸入訊號VI2而言，接收電路22’則視為傳送電路，而傳送電路22則視為接收電路。
請參閱圖十二，其為本揭示較佳實施例另一混和型終端電路的差分通道電路架構31的示意圖。差分通道電路架構31與圖十一相似，差別在於傳送電路32’的T型網路終端電路322’T之中的驅動器3223’為電流驅動器。π型網路終端電路222π之阻抗匹配的關係式可參考方程式18-19，R2=ZEVEN，且R1=(ZEVEN×ZODD)/(ZEVEN-ZODD)。T型網路終端電路322’T之阻抗匹配的關係式可參考方程式21-22，R1’=ZODD，
Figure 112103928-A0305-02-0025-35
。
請參閱圖十三，其為本揭示較佳實施例不同終端電路的差分通道電路架構71的示意圖。差分通道電路架構71與圖二中的差分通道電路架構10相似，差別在於第二第一電阻器R21的一端直接電性連接到驅動器1013的負輸出端，另一端電性連接第一第一電阻器R11與耦合的傳輸線。而第二第二電阻器R22的一端直接電性連接到驅動器1013的正輸出端，另一端電性連接第一第二電阻器R12與耦合的傳輸線。此外，也不需要提供共模偏壓VCM給傳送電路72中的π型網路終端電路722π，驅動器1013可直接提供承載差模訊號VIP,VIN的電流至π型網路終端電路722π。傳送電路72中的π型網路終端電路722π、以及接收電路12’中的π型網路終端電路102’π的阻抗匹 配關係同樣是R1=(ZEVEN×ZODD)/(ZEVEN-ZODD)，且R2=ZEVEN。在此實施例中，驅動器1013較佳為電壓驅動器，驅動器1023較佳為電流驅動器。
請參閱圖十四A，其為本揭示較佳實施例在圖三中的終端電路的輸入(傳送)端點PI1,PI2的波形示意圖，橫軸代表時間，以皮秒(pico-second)為單位，縱軸代表電壓，以毫伏特(mV)為單位。在一實施例中，圖三中攜帶資料的差分訊號VIP1,VIN1,VIP2,VIN2以脈波振幅調變(Pulse Amplitude Modulation,PAM)的方式來傳遞資料，且分成四個不同的電位，以PAM-4表示，所以可以傳遞兩個二進制的位元或一個四進制的位元之資料。在一實施例中，圖三中攜帶時脈的差分訊號CLKIP,CLKIN,CLKOP,CLKON為不歸零(NRZ)訊號，可分成兩個不同的電位。
請參閱圖十四B，其為本揭示較佳實施例在圖三中的終端電路的輸入(傳送)端點PI1,PI2的差分與共模訊號的波形示意圖。請同時參閱圖三與圖十四B，傳送端點PI1,PI2的電壓分別為VPI1,VPI2，傳送端點PI1,PI2的差分訊號為VPI1-VPI2，共模訊號則為
Figure 112103928-A0305-02-0026-36
(VPI1+VPI2)，以圖十四B為例，可知差分訊號VPI1-VPI2的擺幅(swing)在約正負250mV之間，具有四個不同電位，且在同一差分通道中理想上不影響共模訊號
Figure 112103928-A0305-02-0026-37
(VPI1+VPI2)的運作，反之在理想上共模訊號也不會影響差模訊號。
請參閱圖十四C，其為本揭示較佳實施例在圖三中的終端電路的接收端點PO1,PO2的波形示意圖。請同時參閱圖三與圖十四C，接收端點PO1,PO2的電壓分別為VPO1,VPO2。在一實施例中，接收端點PO1,PO2的波形代表攜帶資料的差分訊號VIP1,VIN1、以及共模訊號CLKIP經過傳送後的波形。
請參閱圖十四D，其為本揭示較佳實施例在圖三中的終端電 路的接收端點PO1,PO2的差分與共模訊號的波形示意圖。請同時參閱圖三與圖十四D，接收端點PO1,PO2的電壓分別為VPO1,VPO2，接收端點PO1,PO2 的差分訊號為VPO1-VPO2，共模訊號則為
Figure 112103928-A0101-12-0025-57
，從圖十四D可知差分訊號VPO1-VPO2的擺幅(swing)具有四個不同電位，且在同一差分通道中 理想上不影響共模訊號
Figure 112103928-A0101-12-0025-58
的運作，反之在理想上共模訊號也不會影響差模訊號。
請參閱圖十四E，其為本揭示較佳實施例在圖三中的傳送端點PI1的電壓VPI1的眼圖(Eye Diagram)之示意圖。
請參閱圖十四F，其為本揭示較佳實施例在圖三中的傳送端點PI1,PI2的差分訊號以及共模訊號的眼圖(Eye Diagram)之示意圖。在差分訊號VPI1-VPI2的眼圖中，在一實施例中，各個不同電位的開眼程度約 150mV。在一實施例中，共模訊號號
Figure 112103928-A0101-12-0025-59
的眼圖中，開眼程度約150mV。
請參閱圖十四G，其為本揭示較佳實施例在圖三中的接收端點PO1,PO2的差分訊號以及共模訊號的眼圖(Eye Diagram)之示意圖。在差分訊號VPO1-VPO2的眼圖中，各個不同電位的開眼程度約小於150mV，比在 傳送端點PI1,PI2的開眼程度略低。在共模訊號號
Figure 112103928-A0101-12-0025-60
的眼圖中，開眼程度約小於150mV。
請參閱圖十五A，其為本揭示較佳實施例在圖三中的終端電路的傳送端點PI3,PI4的差分與共模訊號的波形示意圖。請同時參閱圖三與圖十五A，傳送端點PI3,PI4的電壓分別為VPI3,VPI4，傳送端點PI3,PI4的差 分訊號為VPI3-VPI4，共模訊號則為
Figure 112103928-A0101-12-0025-61
，以圖十五A為例，可知差 分訊號VPI3-VPI4的擺幅(swing)在約正負250mV之間，具有四個不同電位，且在同一差分通道中理想上不影響共模訊號
Figure 112103928-A0101-12-0026-62
的運作，反之在理想上共模訊號也不會影響差模訊號。
請參閱圖十五B，其為本揭示較佳實施例在圖三中的傳送端點PI3,PI4的差分訊號以及共模訊號的眼圖(Eye Diagram)之示意圖。在差分訊號VPI3-VPI4的眼圖中，在一實施例中，各個不同電位的開眼程度約 150mV。在一實施例中，在共模訊號
Figure 112103928-A0101-12-0026-63
的眼圖中，開眼程度約150mV。
請參閱圖十六A，其為本揭示較佳實施例在圖三中的接收端點PO5,PO6的電壓以及其差分訊號的波形的示意圖。從圖十六A可知，接收端點PO5的電壓VPO5以及接收端點PO6的電壓VPO6，兩者的振幅約為160mV，而差分訊號VPO5-VPO6的擺幅約為兩倍，即約為320mV，顯示其較優良的抗雜訊能力。
請參閱圖十六B，其為本揭示較佳實施例在圖三中的接收端點PO1~PO6的差分訊號的波形的示意圖。從圖十六B可知，差分訊號VPO1-VPO2以及差分訊號VPO3-VPO4的擺幅約為480mV，且PAM-4的電位約分成-240mV、-80mV、80mV、以及240mV四個不同的等級。而差分訊號VPO5-VPO6的擺幅約為320mV，且NRZ的電位約分成-160mV、以及160mV。
請參閱圖十六C，其為本揭示較佳實施例在圖三中的接收端點PO1~PO6的差分訊號的眼圖之波形示意圖。在差分訊號VPO1-VPO2的眼圖中，各個不同電位的開眼程度略小於160mV。在差分訊號VPO3-VPO4的眼圖中，各個不同電位的開眼程度略小於160mV。在差分訊號VPO5-VPO6的眼 圖中，開眼程度略小於300mV。
在本揭示任一實施例中，電路架構10,20,30,40,50,60,70,80,90,21,31,71可為在同一差分通道同時同向或反向傳遞一第一資料與一第二資料的電路架構。差分訊號VIP1,VIN1,VIP2,VIN2傳遞脈波振幅調變(Pulse Amplitude Modulation 4 level,PAM4)資料，共模訊號傳遞不歸零(NRZ)資料。該NRZ資料與該PAM4資料在一傳送端同步。電路架構10,20,30,40,50,60,70,80,90,21,31,71包含一接收端，其具有一CDR(Clock Data Recovery)電路(未顯示)，該CDR電路從該NRZ資料抽取其時脈，用該時脈來取樣NRZ及PAM4資料。
請參閱圖十七，其為本揭示較佳實施例架構在差分通道傳遞訊號的方法S10，包含下列步驟：步驟S101，提供一差分通道，其具有一差模阻抗與一共模阻抗，且包括一第一端及一第二端，且提供一終端電路，其包括一第一端及一第二端分別電性耦接於該差分通道之第一端及第二端。步驟S102，提供一第一輸入訊號、且提供一第二輸入訊號。步驟S103，使該終端電路同時匹配該差分通道的該差模阻抗與該共模阻抗。步驟S104，因應該第一輸入訊號而在該差分通道之第一端與第二端形成一差分訊號，並同時因應該第二輸入訊號而在該差分通道之第一端與第二端形成一共模訊號，俾使該差分訊號與該共模訊號在該第一端以及該第二端疊加。
請參閱圖十八，其為本揭示較佳實施例在一差分電路架構94中使用CDR抽取時脈作為差分訊號DFDA的參考時脈的示意圖。該差分電路架構94包含一差分訊號接收端/一共模訊號驅動端941、差分通道940、以及一共模訊號接收端/一差分訊號驅動端942。在一組差分通道940中同時傳送 一差分訊號DFDA，以及與其反向的一共模訊號CMDA。共模訊號接收端942的例如不歸零訊號接收端NRZ/RX之時脈資料回復CDR(Clock Data Recovery)抽取時脈作為差分訊號DFDA的參考時脈，如圖十八之示意圖。其中由左側的例如不歸零訊號傳送端NRZ/TX作為共模訊號CMDA的驅動端941傳輸NRZ資料，右側共模訊號接收端942具有例如不歸零訊號接收端NRZ/RX以及可從NRZ資料抽取其時脈的極寬頻CDR電路，並以此時脈作為該差分訊號DFDA的驅動端942的例如脈幅調變訊號傳送端PAM4/TX的參考時脈。由於此差分電路架構94的系統的運行速度全由左側的第一參考時脈CLKREF主導，因此左側差分訊號DFDA的接收端941可直接對該第一參考時脈CLKREF藉由一相位偵測器PD做相位偵測(Phase Detection)，並藉由一相位內插器PI進行相位內插(Phase Interpolation)以取樣例如脈幅調變訊號接收端PAM4/RX的接收到的脈幅調變資料，無需複雜的頻率偵測。因此可大幅縮減脈幅調變接收端PAM4/RX之複雜度且利於極寬頻的資料傳輸。
在本揭示任一實施例中，該差分訊號DFDA為一差分資料；該第一參考時脈CLKREF具有一第一相位；該差分資料DFDA接收端941更包含一相位校正電路ADJ1，該相位校正電路ADJ1利用該第一參考時脈CLKREF產生一可調整相位的一第二訊號時脈CLKR2，以最佳化取樣該差分資料DFDA，其中該第二訊號時脈CLKR2具有一第二相位；以及該相位校正電路ADJ1包含偵測該第二訊號時脈與該差分資料接收端941的差分訊號DFDA’之間的相位前後關係的一相位偵測器PD，以及一相位內插器PI，該相位內插器PI因應該相位偵測器PD之一相位偵測結果PDR調整該第一相位與該差分訊號之間的相位差。該差分訊號DFDA,DFDA’為脈幅調變(Pulse Amplitude Modulation,PAM)訊號，例如具有4個位準的PAM訊號，該共模訊號CMDA為不歸零(Non Return to Zero,NRZ)訊號，例如為2個位準的NRZ訊號。
在本揭示的任一實施例中，本發明亦可適用於多端通道，例如三端通道為多端通道之一例，更例如三端通道可為一Y型網路通道(如圖十九所示)或一△型網路通道(如圖二十所示)，其中Y型網路/△型網路通道中三端的任意一端可以傳送或/及接收差分訊號或/及共模訊號，任意一端都可能是差分訊號的驅動端或接收端，亦可能是共模訊號的驅動端或接收端。
本發明雖以上述數個實施方式或實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10:差分通道電路架構
102M,102’M:終端匹配電路
101:差分通道
102,102’；終端電路
1011,1012:傳輸線
102π,102’π:π型網路終端電路
R11:第一第一電組器
1013,103,1013’,103’:驅動器
R21:第二第一電組器
R12:第一第二電組器
12:傳送電路
R22:第二第二電組器
P1,P1’,P2,P2’:端點
12’:接收電路
S1I:第一輸入訊號
P3,P3’:中間點
S1+,S1-,S1’+,S1’-:第一訊號
S1’O:第一輸出訊號
DIN,DOUT:資料訊號
S2,S2’:第二訊號
S2I:第二輸入訊號
CLKI,CLKO:時脈訊號

Claims (13)

  1. 一種差分通道電路架構，包含：一第一差分電路：包含一差分通道，具有一差模阻抗、一共模阻抗，且包括一第一端、及一第二端用以至少處理一第一差分訊號及一第一共模訊號；以及一終端電路，包括一第一端及一第二端分別電性耦接於該差分通道之第一端或/及第二端，以同時匹配該差分通道的該差模阻抗與該共模阻抗。
  2. 如請求項1所述的電路架構，其中：該差分通道電性耦接至一第一驅動端；該第一共模訊號與該第一差分訊號間於電路學上具有一正交特性且由一第二驅動端傳送；該第一差分訊號承載源自該第一驅動端之一第一訊號；該第一共模訊號承載源自該第二驅動端之一第二訊號；該終端電路為一阻抗匹配終端電路、該第一訊號係關聯於一時脈訊號、一資訊訊號、或一控制訊號，該第二訊號係關聯於一時脈訊號、一資料訊號、或一控制訊號；該阻抗匹配終端電路為π型網路終端電路；以及該π型網路終端電路包括一中間點、具有一第一電阻值R1的一第一第一電阻器、具有該第一電阻值R1的一第一第二電阻器、具有一第二電阻值R2的一第二第一電阻器、以及具有該第二電阻值R2的一第二第二電阻器；該第一第一電阻器與該第一第二電阻器的一端與該中間點電性連接， 且兩者的另一端分別與該第二第一電阻器以及該第二第二電阻器電性連接。
  3. 如請求項1所述的電路架構，其中：該終端電路為一阻抗匹配終端電路、該第一訊號係關聯於一時脈訊號、一資料訊號、或一控制訊號，該第二訊號係關聯於一時脈、一資料訊號、或一控制訊號；該阻抗匹配終端電路為T型網路終端電路；以及該T型網路終端電路包含一中間點、具有一第一電阻值R1的一第一第一電阻器、具有該第一電阻值R1的一第一第二電阻器、以及具有一第二電阻值R2的一第二電阻器，該第一第一電阻器與該第一第二電阻器的一端與該中間點、以及該第二電阻器的一端電性連接，兩者的另一端分別與該差分通道電性連接。
  4. 如請求項1所述的電路架構，其中：該電路架構為在同一差分通道同向或反向傳遞一第一資料與一第二資料的電路架構；以及該電路架構包含一接收端，其具有一CDR(Clock Data Recovery)電路，該CDR電路從該第一資料或該第二資料中抽取其時脈，用該時脈來取樣該第一資料以及該第二資料的至少其中之一。
  5. 如請求項1所述的電路架構，其中：該第一差分訊號或該第一共模訊號的其中之一為一時脈訊號，該電路架構包含一時脈接收端，該時脈接收端用該時脈訊號對該第一差分訊號或該第一共模訊號的其中之另一取樣。
  6. 如請求項1所述的電路架構，更包含一第一驅動端及一第二驅動端，其中：該差分通道具有一奇模傳遞延時及一偶模傳遞延時，且該奇模傳遞延時及該偶模傳遞延時存在一特定關係；該差分通道具有一奇模阻抗參數ZODD以及一偶模阻抗參數ZEVEN；當ZEVEN=2ZODD時，該奇模傳遞延時理論上等於該偶模傳遞延時，其中該π型網路終端電路與該差分通道阻抗匹配，使得R1=(ZEVEN˙ZODD)/(ZEVEN-ZODD)=2ZODD，且R2=ZEVEN；該差分通道具有一差模阻抗參數ZDIFF與一共模阻抗值ZCOMM，該差模阻抗參數ZDIFF=2ZODD，且該共模阻抗值ZCOMM=ZEVEN/2；以及該第一驅動端包含一第一電流驅動器，該第二驅動端包含一第二電流驅動器或一第二電壓驅動器。
  7. 如請求項1所述的電路架構，更包含一第一驅動端及一第二驅動端，其中：該差分通道具有一奇模阻抗參數ZODD以及一偶模阻抗參數ZEVEN；該阻抗匹配終端電路包括一T型網路終端電路；以及當ZEVEN=2ZODD時，該奇模傳遞延時等於該偶模傳遞延時，其中該T型網路終端電路與該差分通道阻抗匹配，使得R1=ZODD，且R2=(1/2)(ZEVEN-ZODD)=(1/2)ZODD。
  8. 如請求項1所述的電路架構，更包括一第二差分電路，該第二差分電路的電路架構與該第一差分電路相同，其中：該第二差分電路具有一第二差分訊號以及一第二共模訊號，該第一共模訊號與該第二共模訊號組成一差分共模訊號，其中該第一差分訊號、該第二差分訊號、以及該差分共模訊號彼此之間的傳輸方向為同向或反向。
  9. 一種架構在差分通道傳遞訊號的方法，包含下列步驟：提供一差分通道，其具有一差模阻抗與一共模阻抗，且包括一第一端及一第二端，且提供一終端電路，其包括一第一端及一第二端分別電性耦接於該差分通道之第一端及第二端；使該終端電路同時匹配該差分通道的該差模阻抗與該共模阻抗；提供一第一輸入訊號、且提供一第二輸入訊號；因應該第一輸入訊號而在該差分通道之第一端與第二端形成一差分訊號，並同時因應該第二輸入訊號而在該差分通道之第一端與第二端形成一共模訊號，俾使該差分訊號與該共模訊號在該第一端以及該第二端疊加。
  10. 如請求項9所述的方法，更包含：該差分通道具有一奇模傳遞延時、一偶模傳遞延時、一奇模阻抗參數以及一偶模阻抗參數，該終端電路具有一阻抗匹配參數；該阻抗匹配參數包含一第一電阻值、以及一第二電阻值；且該方法更包含下列步驟：在該奇模傳遞延時以及該偶模傳遞延時相等的條件下，確定該奇模阻抗參數以及該偶模阻抗參數之間的一第一預設數值關係；以及在該差分通道與該阻抗匹配終端電路阻抗匹配的條件下，確定該第一電阻值與該奇模阻抗參數以及該偶模阻抗參數至少其中之一之間的一第二預設數值關係，且確定該第二電阻值與該奇模阻抗參數以及該偶模阻抗參數至少其中之一之間的一第三預設數值關係。
  11. 一種差分通道電路架構，包含：一差分通道，配置以傳輸至少一差分訊號與一共模訊號； 一共模訊號驅動端，耦接該差分通道，並以一第一參考時脈做為一共模訊號的參考時脈；一差分訊號接收端，耦接該差分通道，並利用該第一參考時脈；一共模訊號接收端，耦接該差分通道，並包含一時脈資料回復(CDR)電路，該CDR電路從該共模訊號中抽取其第一訊號時脈；以及一差分訊號驅動端，耦接該差分通道，並以該第一訊號時脈做為該差分訊號的參考時脈，其中該第一訊號時脈係關聯於該第一參考時脈，其中：該差分通道電路架構更包含一終端電路，其包括一第一端及一第二端分別電性耦接於該差分通道之一第一端或/及一第二端，以同時匹配該差分通道的一差模阻抗與一共模阻抗。
  12. 如請求項11所述的差分通道電路架構，其中：該差分訊號為一差分資料；該第一參考時脈具有一第一相位；該差分資料接收端更包含一相位校正電路，該相位校正電路利用該第一參考時脈產生一第二訊號時脈，以取樣該差分資料，其中，該第二訊號時脈具有一可調整相位的一第二相位；以及該相位校正電路偵測該第二訊號時脈的該第二相位與該差分資料之間的相位前後關係，以調整該第二相位。
  13. 如請求項11所述的差分通道電路架構，其中：該差分訊號為脈幅調變(PAM)訊號，該共模訊號為不歸零(NRZ)訊號。
TW112103928A 2023-02-03 2023-02-03 差分通道電路架構、以及藉由差分通道傳遞訊號的方法 TWI849720B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW112103928A TWI849720B (zh) 2023-02-03 2023-02-03 差分通道電路架構、以及藉由差分通道傳遞訊號的方法
US18/416,167 US20240267263A1 (en) 2023-02-03 2024-01-18 Differential channel circuit structure and method of transmitting signals by the differential channel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW112103928A TWI849720B (zh) 2023-02-03 2023-02-03 差分通道電路架構、以及藉由差分通道傳遞訊號的方法

Publications (2)

Publication Number Publication Date
TWI849720B true TWI849720B (zh) 2024-07-21
TW202433867A TW202433867A (zh) 2024-08-16

Family

ID=92119200

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112103928A TWI849720B (zh) 2023-02-03 2023-02-03 差分通道電路架構、以及藉由差分通道傳遞訊號的方法

Country Status (2)

Country Link
US (1) US20240267263A1 (zh)
TW (1) TWI849720B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12283733B2 (en) * 2023-04-13 2025-04-22 Radio Wires Inc. Multi-tap transmission line system and methods thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030146772A1 (en) * 2002-02-01 2003-08-07 Chaiyuth Chansungsan Termination pair for a differential driver-differential receiver input output circuit
US20100272215A1 (en) * 2007-10-30 2010-10-28 Qi Lin Signaling with Superimposed Differential-Mode and Common-Mode Signals
US20120143556A1 (en) * 2010-12-06 2012-06-07 Kabushiki Kaisha Toshiba Differential signal output device, test method of differential signal output device, and tester

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030146772A1 (en) * 2002-02-01 2003-08-07 Chaiyuth Chansungsan Termination pair for a differential driver-differential receiver input output circuit
US20100272215A1 (en) * 2007-10-30 2010-10-28 Qi Lin Signaling with Superimposed Differential-Mode and Common-Mode Signals
US20120143556A1 (en) * 2010-12-06 2012-06-07 Kabushiki Kaisha Toshiba Differential signal output device, test method of differential signal output device, and tester

Also Published As

Publication number Publication date
TW202433867A (zh) 2024-08-16
US20240267263A1 (en) 2024-08-08

Similar Documents

Publication Publication Date Title
KR101734297B1 (ko) 고속 수신기 회로 및 방법
Yuan CMOS current-mode circuits for data communications
US11784782B2 (en) Method for measuring and correcting multi-wire skew
US9076551B2 (en) Multi-phase ground-referenced single-ended signaling
CN106209709A (zh) 一种适用于高速串行接口的线性均衡器
CN102611440B (zh) 基于门控振荡器的超高速突发模式时钟恢复电路
US7042255B1 (en) Programmable differential capacitance for equalization circuits
JP2002204272A (ja) 信号伝送装置および信号伝送システム
US9832048B2 (en) Transmitter circuit for and methods of generating a modulated signal in a transmitter
US7456670B2 (en) Distributed delay-locked-based clock and data recovery systems
CN101557213A (zh) 延迟单元、环形振荡器及pll电路
US9985684B2 (en) Passive equalizer capable of use in high-speed data communication
TWI849720B (zh) 差分通道電路架構、以及藉由差分通道傳遞訊號的方法
US11777475B2 (en) Multiple adjacent slicewise layout of voltage-controlled oscillator
Lee et al. A 2.5-10-Gb/s CMOS transceiver with alternating edge-sampling phase detection for loop characteristic stabilization
US8010825B2 (en) Jitter reduction circuit
CN103001628B (zh) 高速串行接口的多相时钟产生电路中用的鉴相和启动电路
JP6981097B2 (ja) ４相発振回路及びｃｄｒ回路
EP1257053A1 (en) Differential signal transfer circuit
JP5197164B2 (ja) 信号伝送装置
US6771728B1 (en) Half-rate phase detector with reduced timing requirements
CN109412579B (zh) 电流模式逻辑驱动电路
CN102684684A (zh) 多通道前向时钟高速串行接口的正交时钟产生电路
Wang et al. A new current-mode incremental signaling scheme with applications to Gb/s parallel links
US20050140412A1 (en) Interpolation delay cell for 2ps resolution jitter injector in optical link transceiver